JP2009170598A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】耐圧及びオン時の抵抗に大きな影響を与えることなく、寄生容量を低減することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置1は、n−ドリフト層11、n−ドリフト層11内に配列形成されたpベース層17、及びpベース層17内に形成されたn+層19に加えて、拡張pベース層20等を有する基板を備えており、この基板の表面側にはゲート電極12及びソース電極13が設けられ、基板の裏面側にドレイン電極14が設けられている。拡張pベース層20は、pベース層17を個別に含むようn−ドリフト層11内に配列形成され、pベース層17よりも低濃度に設定される。
【選択図】図1
【解決手段】半導体装置1は、n−ドリフト層11、n−ドリフト層11内に配列形成されたpベース層17、及びpベース層17内に形成されたn+層19に加えて、拡張pベース層20等を有する基板を備えており、この基板の表面側にはゲート電極12及びソース電極13が設けられ、基板の裏面側にドレイン電極14が設けられている。拡張pベース層20は、pベース層17を個別に含むようn−ドリフト層11内に配列形成され、pベース層17よりも低濃度に設定される。
【選択図】図1
Description
本発明は、縦構造の電解効果トランジスタ(MOSFET:Metal Oxide Semiconductor Field Effect Transistor)、ゲート隔離型バイポーラトランジスタ(IGBT:Insulated Gate Bipolar Transistor)、ダイオード等に適用可能な半導体装置及びその製造方法に関する。
一般的なパワーMOSFETや半導体リレー(SSR:Solid State Relay)は、縦型二重拡散MOSFET(DMOSFET:Double-Diffused MOSFET)と呼ばれる半導体装置で構成される。図7は、従来の縦型DMOSFETの構成を示す断面図である。図7に示す通り、従来の縦型DMOSFET100は、n型のシリコンで形成されたn−ドリフト層101の表面側にゲート電極102及びソース電極103が設けられており、n−ドリフト層101の裏面側にドレイン電極104が設けられている。
尚、図7において、記号「n」が付された層は電子を多数キャリアとする層を意味し、記号「p」が付された層は正孔を多数キャリアとする層を意味する。また、記号「n」又は記号「p」に付随する記号「+」はその層が比較的高不純物濃度であることを意味し、記号「−」は比較的低不純物濃度であることを意味する。
ゲート電極102は、例えばポリシリコンで形成されており、n−ドリフト層101に沿って所定の間隔をもって複数配列されている。尚、ゲート電極102の周囲には、ゲート電極102を取り囲むように酸化膜105が形成されている。ソース電極103は、酸化膜105を介してゲート電極102を覆い、且つゲート電極102間の隙間を埋めるように形成されている。ドレイン電極104は、n+層106を介してn−ドリフト層101の裏面側に設けられている。
また、n−ドリフト層101の表面側には、ゲート電極102の隙間を利用した不純物の拡散によってpベース層107が形成されており、このpベース層107内にはゲート電極102の隙間を再度利用した不純物の拡散によってp+層108及びn+層109が形成されている。尚、pベース層107とn−ドリフト層101との間には空乏層110が形成されている。また、ゲート電極102の下方であって、pベース層107の間には、寄生JFET(Junction Field-Effect Transistor:接合型電界効果トランジスタ)によるオン時の抵抗の増大を防止するn層111が形成されている。
上記構成において、ゲート電極102に電圧を印加しない場合には、ソース電極103に正の電圧を印加しなければソース電極103とドレイン電極104との間には電流が流れない。これに対し、ゲート電極102に電圧を印加すると、pベース層107にnチャンネルが形成される。このため、ソース電極103とドレイン電極104の間に電圧を印加すると、例えばソース電極103からn+層109、pベース層107に形成されたnチャンネル、n層111、n−ドリフト層101、n+層106、及びドレイン電極104に至る経路を介して電流が流れる。
尚、図7に示す半導体装置以外の従来の半導体装置の詳細については、例えば以下の特許文献1を参照されたい。
特開平7−221296号公報
ところで、スイッチングを行う半導体装置の重要な特性の一つとして、ドレイン・ソース間容量Cds及びドレイン・ゲート間容量Cdgが挙げられるが、高速スイッチングを実現するためには両者とも小さい方が望ましい。図7に示す半導体装置100において、ドレイン・ソース間容量Cdsは、pベース層107とn−ドリフト層101との間の接合容量C101と、pベース層107とn層111との間の接合容量C102との和によってほぼ決まる。また、ドレイン・ゲート間容量Cdgは、ゲート電極102とn層111との酸化膜105を介した容量C110でほぼ決まる。
ここで、n−ドリフト層101の濃度を調整すれば、寄生容量(ドレイン・ソース間容量Cds)を低減することはできる。しかしながら、図7に示す半導体装置100の耐圧及びオン時の抵抗は、n−ドリフト層101の濃度及び厚みで決まるため、寄生容量を低減するためにn−ドリフト層101の濃度を調整してしまうと、半導体装置100の耐圧及びオン時の抵抗等が変化して半導体装置100の性能低下を招く虞がある。
本発明は上記事情に鑑みてなされたものであり、耐圧及びオン時の抵抗に大きな影響を与えることなく、寄生容量を低減することができる半導体装置及びその製造方法を提供することを目的とする。
上記課題を解決するために、本発明の半導体装置は、第1導電型の第1領域(11)と、当該第1領域内に配列形成された第1導電型とは異なる第2導電型の第2領域(17)と、当該第2領域内に形成された第1導電型の第3領域(19)と、前記第1領域と前記第3領域との間にチャネルを形成する電極(12、32、42、52)とを備える半導体装置(1〜4)において、前記第2領域を個別に含むよう前記第1領域内に配列形成され、前記第2領域の濃度よりも低濃度な第2導電型の拡張第2領域(20)を備えることを特徴としている。
この発明によると、第2領域を個別に含む拡張第2領域を備えることにより、当該拡張第2領域を備えない場合に比べて空乏層の幅が広がる。
また、本発明の半導体装置は、前記第1領域内に配列形成された前記第2領域の間には、隣接する前記第2領域を分離する酸化膜(45)がそれぞれ形成されており、前記電極は、隣接する前記第2領域のうちの一方に形成された前記第3領域から前記酸化膜を介して他方に形成された前記第3領域まで設けられていることを特徴としている。
また、本発明の半導体装置は、前記電極が、前記第3領域の各々に対応させて各々の近傍にのみ形成されていることを特徴としている。
上記課題を解決するために、本発明の半導体装置の製造法方法は、第1導電型の第1領域(11)と、当該第1領域内に配列形成された第1導電型とは異なる第2導電型の第2領域(17)と、当該第2領域内に形成された第1導電型の第3領域(19)と、前記第1領域と前記第3領域との間にチャネルを形成する電極(12、32、42、52)とを備える半導体装置(1〜4)の製造方法であって、第1不純物を前記第1領域に拡散させて、前記第1領域内に第2導電型の拡張第2領域(20)を形成する第1拡散工程と、前記第1不純物を前記拡張第2領域内に拡散させて、前記拡張第2領域内に前記第2領域を前記拡張第2領域よりも高濃度に形成する第2拡散工程と、前記第1不純物とは異なる第2不純物を前記第2領域内に拡散させて、前記第3領域を形成する第3拡散工程とを含むことを特徴としている。
この発明によると、第1不純物を第1領域に拡散させることで第1領域内に第2導電型の拡張第2領域が形成され、第1不純物を拡張第2領域内に拡散させることで拡張第2領域内に拡張第2領域よりも高濃度な第2領域が形成され、第1不純物とは異なる第2不純物を第2領域内に拡散させることで第3領域が形成される。
ここで、本発明の半導体装置の製造方法は、前記第1拡散工程の前に、前記第2領域が形成されるべき部分が開口された形状に前記電極を形成する電極形成工程を含み、前記第1,第2,第3拡散工程は、前記電極の開口から前記第1不純物又は前記第2不純物を拡散させて前記拡張第2領域、前記第2領域、及び前記第3領域をそれぞれ形成する工程であることを特徴としている。
或いは、前記第1拡散工程と前記第2拡散工程との間に、前記第2領域が形成されるべき部分が開口された形状に前記電極を形成する電極形成工程を含み、前記第2,第3拡散工程は、前記電極の開口から前記第1不純物又は前記第2不純物を拡散させて前記第2領域及び前記第3領域をそれぞれ形成する工程であることを特徴としている。
この発明によると、第2領域を個別に含む拡張第2領域を備えることにより、当該拡張第2領域を備えない場合に比べて空乏層の幅が広がる。
また、本発明の半導体装置は、前記第1領域内に配列形成された前記第2領域の間には、隣接する前記第2領域を分離する酸化膜(45)がそれぞれ形成されており、前記電極は、隣接する前記第2領域のうちの一方に形成された前記第3領域から前記酸化膜を介して他方に形成された前記第3領域まで設けられていることを特徴としている。
また、本発明の半導体装置は、前記電極が、前記第3領域の各々に対応させて各々の近傍にのみ形成されていることを特徴としている。
上記課題を解決するために、本発明の半導体装置の製造法方法は、第1導電型の第1領域(11)と、当該第1領域内に配列形成された第1導電型とは異なる第2導電型の第2領域(17)と、当該第2領域内に形成された第1導電型の第3領域(19)と、前記第1領域と前記第3領域との間にチャネルを形成する電極(12、32、42、52)とを備える半導体装置(1〜4)の製造方法であって、第1不純物を前記第1領域に拡散させて、前記第1領域内に第2導電型の拡張第2領域(20)を形成する第1拡散工程と、前記第1不純物を前記拡張第2領域内に拡散させて、前記拡張第2領域内に前記第2領域を前記拡張第2領域よりも高濃度に形成する第2拡散工程と、前記第1不純物とは異なる第2不純物を前記第2領域内に拡散させて、前記第3領域を形成する第3拡散工程とを含むことを特徴としている。
この発明によると、第1不純物を第1領域に拡散させることで第1領域内に第2導電型の拡張第2領域が形成され、第1不純物を拡張第2領域内に拡散させることで拡張第2領域内に拡張第2領域よりも高濃度な第2領域が形成され、第1不純物とは異なる第2不純物を第2領域内に拡散させることで第3領域が形成される。
ここで、本発明の半導体装置の製造方法は、前記第1拡散工程の前に、前記第2領域が形成されるべき部分が開口された形状に前記電極を形成する電極形成工程を含み、前記第1,第2,第3拡散工程は、前記電極の開口から前記第1不純物又は前記第2不純物を拡散させて前記拡張第2領域、前記第2領域、及び前記第3領域をそれぞれ形成する工程であることを特徴としている。
或いは、前記第1拡散工程と前記第2拡散工程との間に、前記第2領域が形成されるべき部分が開口された形状に前記電極を形成する電極形成工程を含み、前記第2,第3拡散工程は、前記電極の開口から前記第1不純物又は前記第2不純物を拡散させて前記第2領域及び前記第3領域をそれぞれ形成する工程であることを特徴としている。
本発明によれば、第2領域を個別に含む拡張第2領域を備えることで、拡張第2領域を備えない場合に比べて空乏層の幅を広げることができるため、耐圧及びオン時の抵抗に大きな影響を与えることなく、寄生容量を低減することができるという効果がある。
また、本発明によると、第1領域内に配列形成された第2領域の間には、隣接する第2領域を分離する酸化膜がそれぞれ形成されており、この酸化膜上に電極が形成されているため、電極と第1領域との距離を離すことができ、これによっても寄生容量を低減することができる。
更に、本発明によると、第3領域の各々に対応させて電極が第3領域の近傍にのみ形成されているため、平面視で見た場合の電極と第1領域との重なりを小さくすることができ、これによっても寄生容量を低減することができる。
また、本発明によると、第1領域内に配列形成された第2領域の間には、隣接する第2領域を分離する酸化膜がそれぞれ形成されており、この酸化膜上に電極が形成されているため、電極と第1領域との距離を離すことができ、これによっても寄生容量を低減することができる。
更に、本発明によると、第3領域の各々に対応させて電極が第3領域の近傍にのみ形成されているため、平面視で見た場合の電極と第1領域との重なりを小さくすることができ、これによっても寄生容量を低減することができる。
以下、図面を参照して本発明の実施形態による半導体装置及びその製造方法について詳細に説明する。尚、以下の説明では、半導体装置が、縦型二重拡散MOSFETの構造を有する装置である場合を例に挙げて説明する。
〔第1実施形態〕
図1は、本発明の第1実施形態による半導体装置の概略構成を示す断面図である。図1に示す通り、本実施形態の半導体装置1は、n−ドリフト層11(第1領域)等が形成された基板(例えば、n型のシリコン)の表面側にゲート電極12(電極)及びソース電極13が設けられており、n−ドリフト層11の裏面側にドレイン電極14が設けられている。
図1は、本発明の第1実施形態による半導体装置の概略構成を示す断面図である。図1に示す通り、本実施形態の半導体装置1は、n−ドリフト層11(第1領域)等が形成された基板(例えば、n型のシリコン)の表面側にゲート電極12(電極)及びソース電極13が設けられており、n−ドリフト層11の裏面側にドレイン電極14が設けられている。
尚、図1において、記号「n」が付された層は電子を多数キャリアとする層(第1導電型の層)を意味し、記号「p」が付された層は正孔を多数キャリアとする層(第2導電型の層)を意味する。また、記号「n」又は記号「p」に付随する記号「+」はその層が比較的高不純物濃度であることを意味し、記号「−」は比較的低不純物濃度であることを意味する。
ゲート電極12は、例えばポリシリコンで形成されており、n−ドリフト層11等が形成された基板表面に沿って所定の間隔をもって複数配列されている。尚、ゲート電極12の周囲には、ゲート電極12を取り囲むようにSiO2等の酸化膜15が形成されている。ソース電極13は、酸化膜15を介してゲート電極12を覆い、且つゲート電極12間の隙間を埋めるように形成されている。ドレイン電極14は、n+層16を介してn−ドリフト層11等が形成された基板の裏面側に設けられている。
また、n−ドリフト層11等が形成された基板の表面側には、ゲート電極12の隙間を利用した不純物の拡散によってpベース層17(第2領域)が配列形成されており、このpベース層17内にはゲート電極12の隙間を再度利用した不純物の拡散によってp+層18及びn+層19(第3領域)がそれぞれ形成されている。ここで、pベース層17は、以下に説明する拡張pベース層20内に形成される空乏層21の幅を制限することがないよう、浅く形成されるのが望ましい。尚、上述したゲート電極12は、その長さLgが隣接するpベース層17のうちの一方に形成されたn+層19から他方に形成されたn+層19までに至る長さである。このゲート電極12の長さLgは、十分な幅を有する空乏層21を形成することができ、且つ半導体装置1のオン時の抵抗が低下しない長さに設定する必要がある。
更に、pベース層17を個別に含むように、拡張pベース層20(拡張第2領域)が形成されている。この拡張pベース層20は、pベース層17よりも不純物濃度が低く設定されており、半導体装置1のドレイン・ソース間容量Cdsを低減するために設けられている。詳細は後述するが、この拡張pベース層20は、不純物濃度が低いn−ドリフト層11に対して低濃度の不純物を拡散させることで形成されるため、拡張pベース層20内がイントリンシック(真性)に近い状態になる。これにより、空乏層21が拡張pベース層20とn−ドリフト層11との間に形成されるばかりでなく、拡張pベース層20の内部にも形成される。この結果として、拡張pベース層20とn−ドリフト層11との距離が空乏層21を介することにより広がり、拡張pベース層20とn−ドリフト層11との間の接合容量C11が大幅に低減される。
また、本実形態では、図7に示す従来の縦型DMOSFET100に設けられていた寄生JFETによるオン時の抵抗の増大を防止するn層111を省略している。このため、空乏層21の広がりが大きくなり、拡張pベース層20とn−ドリフト層11との間の接合容量C12(図7に示す接合容量C102に相当する)も低減される。以上から、本実施形態の半導体装置1では、半導体素子1の耐圧及びオン時の抵抗に大きな影響を与えることなくドレイン・ソース間容量Cdsが大幅に低減される。尚、本実施形態の半導体装置1は、図1を参照すると、ゲート電極12の長さLgがソース電極の長さLsよりも長くなるため、ゲート電極12の長さLgの増大がオン時の抵抗に大きく影響しない高耐圧デバイスとして用いるのが好適である。
次に、以上説明した半導体装置1の製造方法について説明する。半導体装置1の製造方法は、拡張pベース層20を形成するためにゲート電極12を用いる第1製造方法と、ゲート電極12を用いない第2方法とに大別される。以下、これらの製造方法について順に説明する。
〈第1製造方法〉
図2は、本発明の第1実施形態による半導体装置の第1製造方法を示す工程図である。まず、n−ドリフト層11上の全面に亘って酸化膜を形成し、次いで酸化膜上の全面に亘ってポリシリコン等の電極層を形成する。次に、n−ドリフト層11上の全面に亘って形成された酸化膜及び電極層のうち、pベース層17を形成すべき部分を除去して開口Hを形成する。これにより、図2(a)に示す通り、n−ドリフト層11上には、酸化膜15の一部及びゲート電極12が形成される(電極形成工程)。尚、ここでは、上記の酸化膜及び電極層の双方を除去して開口Hを形成する例について説明するが、電極層のみを除去して酸化膜をイオン注入の際のバッファとして用いても良い。
図2は、本発明の第1実施形態による半導体装置の第1製造方法を示す工程図である。まず、n−ドリフト層11上の全面に亘って酸化膜を形成し、次いで酸化膜上の全面に亘ってポリシリコン等の電極層を形成する。次に、n−ドリフト層11上の全面に亘って形成された酸化膜及び電極層のうち、pベース層17を形成すべき部分を除去して開口Hを形成する。これにより、図2(a)に示す通り、n−ドリフト層11上には、酸化膜15の一部及びゲート電極12が形成される(電極形成工程)。尚、ここでは、上記の酸化膜及び電極層の双方を除去して開口Hを形成する例について説明するが、電極層のみを除去して酸化膜をイオン注入の際のバッファとして用いても良い。
次に、ゲート電極12をマスクとして用い、ゲート電極12に形成された開口Hから不純物をn−ドリフト層11内に拡散させる。これにより、図2(b)に示す通り、n−ドリフト層11の表面側に拡張pベース層20が形成される(第1拡散工程)。このとき、不純物濃度が低いn−ドリフト層11に対して低濃度の不純物を拡散させて拡張pベース層20を形成しているため、拡張pベース層20内がイントリンシック(真性)に近い状態になり、空乏層21が拡張pベース層20とn−ドリフト層11との間に形成されるばかりでなく、拡張pベース層20の内部にも形成される。
次いで、再度ゲート電極12をマスクとして用い、ゲート電極12に形成された開口Hから不純物を拡張pベース層20に拡散させ、図2(c)に示す通り、pベース層17を形成する(第2拡散工程)。このとき、pベース層17の濃度がチャネルを形成するために適切となるようにpベース層17を形成する。ここで、拡張pベース層20内に形成される空乏層21の幅を制限することがないよう、pベース層17を浅く形成するのが望ましい。
pベース層17を形成すると、三度ゲート電極12をマスクとして用い、ゲート電極12に形成された開口Hから不純物をpベース層17に拡散させ、図2(d)に示す通り、p+層18及びn+層19をそれぞれ形成する(第3拡散工程)。以上の工程が終了すると、ベース電極12の周囲に酸化膜15を形成する工程、ソース電極13を形成する工程、及びドレイン電極を低いn−ドリフト層11の裏面側に形成する工程等が順に行われる。以上の工程を経て図1に示す半導体装置1が製造される。
以上説明した第1製造方法では、ゲート電極12をマスクとして用い、不純物を3度に渡って拡散させて拡張pベース層20、pベース層17、及びn+層19をそれぞれ形成している。このため、半導体装置1を製造するのに必要なマスクの数を減らすことができ、製造工程の簡素化及び製造コストの低減を図ることができる。
〈第2製造方法〉
図3は、本発明の第1実施形態による半導体装置の第2製造方法を示す工程図である。まず、n−ドリフト層11のpベース層17を形成すべき部分に不純物を注入してn−ドリフト層11内に拡散させる。このとき、不純物の注入は、pベース層17を形成すべき部分が開口されたレジストをn−ドリフト層11上に形成して行うのが好ましい。不純物を拡散させる事により、図3(a)に示す通り、n−ドリフト層11の表面側に拡張pベース層20が形成される(第1拡散工程)。
図3は、本発明の第1実施形態による半導体装置の第2製造方法を示す工程図である。まず、n−ドリフト層11のpベース層17を形成すべき部分に不純物を注入してn−ドリフト層11内に拡散させる。このとき、不純物の注入は、pベース層17を形成すべき部分が開口されたレジストをn−ドリフト層11上に形成して行うのが好ましい。不純物を拡散させる事により、図3(a)に示す通り、n−ドリフト層11の表面側に拡張pベース層20が形成される(第1拡散工程)。
このとき、上述した第1製造方法を用いて拡張pベース層20を形成する場合と同様に、空乏層21が拡張pベース層20とn−ドリフト層11との間に加えて拡張pベース層20の内部にも形成される。しかしながら、本製造方法ではベース電極12をマスクとして用いていないため、例えばレジストの開口の大きさを広げればn−ドリフト層11に沿う方向の空乏層21の幅を第1製造方法を用いて形成する場合よりも広げることができる。これにより、図3(a)に示す通り、隣接する空乏層21の間隔を狭くすることができる。
次に、拡張pベース層20及びn−ドリフト層11上の全面に亘って酸化膜を形成し、次いで酸化膜上の全面に亘ってポリシリコン等の電極層を形成する。次いで、これら酸化膜及び電極層のうち、pベース層17を形成すべき部分を除去して開口Hを形成する。これにより、図3(b)に示す通り、拡張pベース層20及びn−ドリフト層11上には、酸化膜15の一部及びゲート電極12が形成される(電極形成工程)。尚、第1製造方法と同様に、酸化膜をイオン注入の際のバッファとして用いるために残しても良い。
次に、ゲート電極12をマスクとして用い、ゲート電極12に形成された開口Hから不純物を拡張pベース層20に拡散させ、図3(c)に示す通り、pベース層17を形成する(第2拡散工程)。このとき、チャネルを形成するために適切となるように、pベース層17を形成する。ここで、拡張pベース層20内に形成される空乏層21の幅を制限することがないよう、pベース層17を浅く形成するのが望ましい。
pベース層17を形成すると、再度ゲート電極12をマスクとして用い、ゲート電極12に形成された開口Hから不純物をpベース層17に拡散させ、図3(d)に示す通り、p+層18及びn+層19をそれぞれ形成する(第3拡散工程)。以上の工程が終了すると、ベース電極12の周囲に酸化膜15を形成する工程、ソース電極13を形成する工程、及びドレイン電極を低いn−ドリフト層11の裏面側に形成する工程等が順に行われる。以上の工程を経て図1に示す半導体装置1が製造される。
以上説明した第2製造方法では、ゲート電極12をマスクとして用いずに不純物を拡散させて拡張pベース層20を形成し、その後にゲート電極12をマスクとして用いてpベース層17並びにp+層18及びn+層19をそれぞれ形成している。このため、空乏層21の幅の設定の自由度が第1製造方法に比べて高く、半導体素子1の耐圧及びオン時の抵抗に大きな影響を与えることなくドレイン・ソース間容量Cdsを大幅に低減させる上で好都合である。
〔第2実施形態〕
図4は、本発明の第2実施形態による半導体装置の概略構成を示す断面図である。図4に示す通り、本実施形態の半導体装置2は、図1に示す半導体装置1とほぼ同様の構造であるが、ゲート電極12とは構造が異なるゲート電極32を備える点が相違する。つまり、図1に示す半導体装置1は、隣接するpベース層17のうちの一方に形成されたn+層19から他方に形成されたn+層19までの長さのゲート電極12を備えるのに対し、本実施形態では、n−ドリフト層11が表面に露出する部分(隣接するpベース層17の中間部分)の上方が開口部とされたゲート電極32を備える。
図4は、本発明の第2実施形態による半導体装置の概略構成を示す断面図である。図4に示す通り、本実施形態の半導体装置2は、図1に示す半導体装置1とほぼ同様の構造であるが、ゲート電極12とは構造が異なるゲート電極32を備える点が相違する。つまり、図1に示す半導体装置1は、隣接するpベース層17のうちの一方に形成されたn+層19から他方に形成されたn+層19までの長さのゲート電極12を備えるのに対し、本実施形態では、n−ドリフト層11が表面に露出する部分(隣接するpベース層17の中間部分)の上方が開口部とされたゲート電極32を備える。
図4に示す構造のゲート電極32を備えることで、平面視におけるn−ドリフト層11とゲート電極32との重なりが少なくなり、n−ドリフト層11とゲート電極32との酸化膜15を介した容量C21でほぼ決まるドレイン・ゲート間容量Cdgを大幅に低減することができる。ここで、n−ドリフト層11が表面に露出する部分の上方に加えて拡張pベース層20の上方も開口部とし、ゲート電極32がn+層19の各々に対応させて各々の近傍にのみ形成されている形態にした方が好適である。なぜならば、拡張pベース層20は不純物濃度が低く、既に反転層が形成されているためバイアスが不必要であるからである。
以上の通り、本実施形態では、n−ドリフト層11が表面に露出する部分の上方、或いはこの部分に加えて拡張pベース層20の上方も開口部とされたゲート電極32を備えているため、ドレイン・ゲート間容量Cdgを大幅に低減することができる。また、本実施形態では第1実施形態と同様に、pベース層17の周囲に拡張pベース層20を形成しているため、ドレイン・ソース間容量Cdsも大幅に低減される。このように、本実施形態では、ドレイン・ゲート間容量Cdg及びドレイン・ソース間容量Cdsを大幅に低減することができ、寄生容量を極めて小くすることができる。
尚、本実施形態の半導体装置2においても、第1実施形態で説明した第1製造方法(ゲート電極12をマスクとして用い、不純物を3度に渡って拡散させて拡張pベース層20、pベース層17、並びにp+層18及びn+層19をそれぞれ形成する製造方法)、又は、第2製造方法(ゲート電極12をマスクとして用いずに不純物を拡散させて拡張pベース層20を形成し、その後にゲート電極12をマスクとして用いてpベース層17並びにp+層18及びn+層19をそれぞれ形成する製造方法)と同様の製造方法を用いることができる。そして、これらを形成した後で、ゲート電極12をエッチングしてn−ドリフト層11が表面に露出する部分(隣接するpベース層17の中間部分)の上方を開口部としてゲート電極32を形成すればよい。
〔第3実施形態〕
図5は、本発明の第3実施形態による半導体装置の概略構成を示す断面図である。図5に示す通り、本実施形態の半導体装置3は、図1に示すゲート電極12及び酸化膜15に代えて、これらとは構造が異なるゲート電極42及び酸化膜45をそれぞれ備える点が相違する。つまり、本実施形態の半導体装置3は、埋め込み酸化膜(LOCOS:Local oxidation of silicon)とされた酸化膜45と、この酸化膜45上に形成されたゲート電極42とを備える。
図5は、本発明の第3実施形態による半導体装置の概略構成を示す断面図である。図5に示す通り、本実施形態の半導体装置3は、図1に示すゲート電極12及び酸化膜15に代えて、これらとは構造が異なるゲート電極42及び酸化膜45をそれぞれ備える点が相違する。つまり、本実施形態の半導体装置3は、埋め込み酸化膜(LOCOS:Local oxidation of silicon)とされた酸化膜45と、この酸化膜45上に形成されたゲート電極42とを備える。
図5に示す通り、酸化膜45は、pベース層17の間においてn−ドリフト層11等が形成された基板内に埋め込み形成されており、pベース層17の間を電気的に分離している。尚、酸化膜45としては、例えばSiO2を用いることができる。また、酸化膜45は、埋め込み形成されているため、図示の通り、その厚みが厚く形成されている。ゲート電極42は、例えばポリシリコンで形成されており、隣接するpベース層17のうちの一方に形成されたn+層19から、埋め込み形成された酸化膜45上を介して、他方に形成されたn+層19至る長さに形成されている。尚、酸化膜45は、ゲート電極42下方のみならず、酸化膜45を取り囲むように形成されている。
本実施形態では、ゲート電極42が厚みのある酸化膜45上に形成されているため、ゲート電極42と−ドリフト層11との距離を広げることができる。これより、n−ドリフト層11とゲート電極42との酸化膜45を介した容量C21を低減することができ、その結果としてドレイン・ゲート間容量Cdgを大幅に低減することができる。また、本実施形態においても、第1実施形態と同様に、pベース層17の周囲に拡張pベース層20を形成しているため、ドレイン・ソース間容量Cdsも大幅に低減される。このように、本実施形態では、ドレイン・ゲート間容量Cdg及びドレイン・ソース間容量Cdsの双方を大幅に低減することができ、寄生容量を極めて小くすることができる。
本実施形態の半導体装置3においても、第1実施形態で説明した第1製造方法、又は、第2製造方法と同様の製造方法を用いることができる。但し、n−ドリフト層11等が形成された基板上に酸化膜を形成する際に、pベース層17が形成されるべき部分の間に酸化膜45を埋め込み形成する必要がある。また、第2製造方法を用いる場合には、酸化膜45の形成と同時に拡張pベース層20を形成するのが望ましい。尚、第1実施形態の半導体装置1と同様に、本実施形態の半導体装置3も、ゲート電極12の長さがソース電極の長さよりも長くなるため、ゲート電極12の長さの増大がオン時の抵抗に大きく影響しない高耐圧デバイスとして用いるのが好適である。
〔第4実施形態〕
図6は、本発明の第4実施形態による半導体装置の概略構成を示す断面図である。図6に半導体装置4は、図5に示す半導体装置3のゲート電極42を、図4に示す半導体装置2が備えるゲート電極32と同様の構造のゲート電極52にしたものである。つまり、図5に示す半導体装置3は、隣接するpベース層17のうちの一方に形成されたn+層19から酸化膜45上を介して他方に形成されたn+層19までの長さのゲート電極42を備えるのに対し、本実施形態では、n−ドリフト層11が表面に露出する部分(隣接するpベース層17の中間部分)の上方が開口部とされたゲート電極52を備える。
図6は、本発明の第4実施形態による半導体装置の概略構成を示す断面図である。図6に半導体装置4は、図5に示す半導体装置3のゲート電極42を、図4に示す半導体装置2が備えるゲート電極32と同様の構造のゲート電極52にしたものである。つまり、図5に示す半導体装置3は、隣接するpベース層17のうちの一方に形成されたn+層19から酸化膜45上を介して他方に形成されたn+層19までの長さのゲート電極42を備えるのに対し、本実施形態では、n−ドリフト層11が表面に露出する部分(隣接するpベース層17の中間部分)の上方が開口部とされたゲート電極52を備える。
図6に示す構造のゲート電極52を備えることで、図4に示す半導体装置2と同様に、平面視におけるn−ドリフト層11とゲート電極52との重なりが少なくなり、n−ドリフト層11とゲート電極52との酸化膜45を介した容量C21でほぼ決まるドレイン・ゲート間容量Cdgを大幅に低減することができる。但し、本実施形態では、n−ドリフト層11が表面に露出する部分とソース電極13との間で酸化膜45を介した容量C31が生じてしまう。このため、ソース電極13とn−ドリフト層11との間の酸化膜45の厚みは、他の特性とのバランスを考慮して厚くするのが望ましい。
ここで、n−ドリフト層11が表面に露出する部分の上方に加えて拡張pベース層20の上方も開口部とし、ゲート電極52がn+層19の各々に対応させて各々の近傍にのみ形成されている形態にした方が好適である。なぜならば、拡張pベース層20は不純物濃度が低く、既に反転層が形成されているためバイアスが不必要であるからである。
以上の通り、本実施形態では、n−ドリフト層11が表面に露出する部分の上方、或いはこの部分に加えて拡張pベース層20の上方も開口部とされたゲート電極52を備えているため、ドレイン・ゲート間容量Cdgを大幅に低減することができる。また、本実施形態では第1実施形態と同様に、pベース層17の周囲に拡張pベース層20を形成しているため、ドレイン・ソース間容量Cdsも大幅に低減される。このように、本実施形態では、ドレイン・ゲート間容量Cdg及びドレイン・ソース間容量Cdsを大幅に低減することができ、寄生容量を極めて小くすることができる。
本実施形態の半導体装置4においても、第1実施形態で説明した第1製造方法、又は、第2製造方法と同様の製造方法を用いることができる。但し、n−ドリフト層11等が形成された基板上に酸化膜を形成する際に、pベース層17が形成されるべき部分の間に酸化膜45を埋め込み形成する必要があるのは第3実施形態と同様である。また、第2製造方法を用いる場合には、酸化膜45の形成と同時に拡張pベース層20を形成するのが望ましい。
以上、本発明の実施形態による半導体試験装置について説明したが、本発明は上記実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上述した実施形態では、n型のシリコン基板を用いてpベース層17及び拡張pベース層20を形成する場合を例に挙げて説明したが、p型のシリコン基板を用いてnベース層及び拡張nベース層を形成する場合にも本発明を適用することができる。
1〜4 半導体装置
11 n−ドリフト層
12 電極
13 ソース電極
17 pベース層
19 n+層
20 拡張pベース層
32 電極
42 電極
45 酸化膜
52 電極
11 n−ドリフト層
12 電極
13 ソース電極
17 pベース層
19 n+層
20 拡張pベース層
32 電極
42 電極
45 酸化膜
52 電極
Claims (6)
- 第1導電型の第1領域と、当該第1領域内に配列形成された第1導電型とは異なる第2導電型の第2領域と、当該第2領域内に形成された第1導電型の第3領域と、前記第1領域と前記第3領域との間にチャネルを形成する電極とを備える半導体装置において、
前記第2領域を個別に含むよう前記第1領域内に配列形成され、前記第2領域の濃度よりも低濃度な第2導電型の拡張第2領域を備えることを特徴とする半導体装置。 - 前記第1領域内に配列形成された前記第2領域の間には、隣接する前記第2領域を分離する酸化膜がそれぞれ形成されており、
前記電極は、隣接する前記第2領域のうちの一方に形成された前記第3領域から前記酸化膜を介して他方に形成された前記第3領域まで設けられている
ことを特徴とする請求項1記載の半導体装置。 - 前記電極は、前記第3領域の各々に対応させて各々の近傍にのみ形成されていることを特徴とする請求項1記載の半導体装置。
- 第1導電型の第1領域と、当該第1領域内に配列形成された第1導電型とは異なる第2導電型の第2領域と、当該第2領域内に形成された第1導電型の第3領域と、前記第1領域と前記第3領域との間にチャネルを形成する電極とを備える半導体装置の製造方法であって、
第1不純物を前記第1領域に拡散させて、前記第1領域内に第2導電型の拡張第2領域を形成する第1拡散工程と、
前記第1不純物を前記拡張第2領域内に拡散させて、前記拡張第2領域内に前記第2領域を前記拡張第2領域よりも高濃度に形成する第2拡散工程と、
前記第1不純物とは異なる第2不純物を前記第2領域内に拡散させて、前記第3領域を形成する第3拡散工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記第1拡散工程の前に、前記第2領域が形成されるべき部分が開口された形状に前記電極を形成する電極形成工程を含み、
前記第1,第2,第3拡散工程は、前記電極の開口から前記第1不純物又は前記第2不純物を拡散させて前記拡張第2領域、前記第2領域、及び前記第3領域をそれぞれ形成する工程であることを特徴とする請求項4記載の半導体装置の製造方法。 - 前記第1拡散工程と前記第2拡散工程との間に、前記第2領域が形成されるべき部分が開口された形状に前記電極を形成する電極形成工程を含み、
前記第2,第3拡散工程は、前記電極の開口から前記第1不純物又は前記第2不純物を拡散させて前記第2領域及び前記第3領域をそれぞれ形成する工程であることを特徴とする請求項4記載の半導体装置の製造方法。
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-
2008
- 2008-01-15 JP JP2008005992A patent/JP2009170598A/ja active Pending
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