JP4645705B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
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Description
例えば、素子耐圧と低Ronを両立する縦型DMOSFETのデバイス構造として、第1導電型のドリフト領域と、第2導電型のピラー領域とが交互に繰返し形成された、いわゆるスーパージャンクション構造と呼ばれる構造がある(例えば、特許文献1、特許文献2、特許文献3、特許文献4参照)。
ドリフト領域52には、ドレイン領域51の主面に対して略平行な方向に周期的に配列された第2導電型(p型)のピラー領域53が形成される。ドリフト領域52とピラー領域53とは、いわゆるスーパージャンクション構造を構成している。すなわち、ドリフト領域52とピラー領域53は、互いに隣接してpn接合部を形成している。
また、ドリフト領域53及びボディ領域54上には、ゲート絶縁膜58が設けられている。
また、ボディ領域54の表面には、ゲート電極57の端部が重なる位置に第1導電型の半導体領域からなるソース領域55が選択的に形成されている。また、ボディ領域54の表面には、ソース領域55に隣接して、ボディ領域54の電位を取りだすための第2導電型の半導体領域からなる電位取り出し領域(バックゲート)56が形成されている。
そして、入力端子63からゲート電極57に電圧が印加されると、ゲート電極57の直下のボディ領域54であって、ソース領域55とドリフト領域52との間に、チャネル領域が形成され、電子がソース領域55からドリフト領域52に移動する。ドリフト領域52に移動した電子が、ドリフト領域52からドレイン領域51へと移動し、基板へ電流が流れる。
従って、図7に示す構成の半導体装置の構成では、スーパージャンクション構造を用いない場合に比べて、ドリフト領域52の不純物濃度を高くした場合でも高耐圧を確保できる。また、ドリフト領域の不純物濃度を高くできるため、トランジスタがON状態での抵抗Ronを低くすることが可能となる。すなわち、上述の構成の半導体装置によれば、高い素子耐圧と低い抵抗Ronの両立を実現することができる。
しかし、上述のようにDMOSFETのゲート絶縁耐圧はドレイン、バックゲート間接合耐圧より低い。このため、本体Tr領域のDMOSFETのドレイン、バックゲート間と同等以上の接合耐圧を持つESD保護素子領域を形成した場合には、ゲート保護の役割を果たせない問題があった。
本実施の形態は、以下の順序で説明する。
1.半導体装置の実施の形態
2.第1の実施の形態の半導体装置の製造方法
3.半導体装置の他の実施の形態
以下本発明の半導体装置の具体的な実施の形態について説明する。
図1に、本実施の形態の半導体装置の概略構成図として、縦型DMOSFET(Double-diffused Metal Oxide Semiconductor Field Effect Transistor)における本体トランジスタ(Tr)領域10と、ESD(Electrostatics Discharge)保護素子領域30とを示す。
本実施の形態の半導体装置は、縦型DMOSFETのデバイス構造として、第1導電型、例えばn型のドリフト領域と、第2導電型、例えばp型のピラー領域とが交互に繰返し形成された、いわゆるスーパージャンクション構造と呼ばれる構造である。この構造の半導体装置によれば、素子耐圧と低Ronを両立することができる。
ドリフト領域12には、ドレイン領域11の主面に対して略平行な方向に周期的に配列された第2導電型(p型)のピラー領域13が形成される。ドリフト領域12とピラー領域13とは、いわゆるスーパージャンクション構造を構成している。すなわち、ドリフト領域12とピラー領域13は、互いに隣接してpn接合部を形成している。
同様に、ESD保護素子領域では、ピラー領域13の上には、第2導電型(p型)の半導体領域からなるボディ領域34がピラー領域13に接して形成されている。このボディ領域34もピラー領域13と同様に、第1導電型のドリフト領域12に隣接してpn接合部を形成している。
ドリフト領域12及びボディ領域14,34上には、ゲート絶縁膜18が設けられている。
また、ボディ領域14の表面には、ゲート電極17の端部が重なる位置に第1導電型(n型)の半導体領域からなるソース領域15が選択的に形成されている。また、ボディ領域14の表面には、ソース領域15に隣接して、ボディ領域14の電位を取りだすための第2導電型(p型)の半導体領域からなる電位取り出し領域(バックゲート)16が形成されている。
また、ESD保護素子領域30では、本体Tr領域10と同様に、ドリフト領域12上にゲート電極37を形成した後、ゲート電極37上からイオン注入が行われ、第2導電型のボディ領域34が形成される。
本体Tr領域10のチャネル長cは、ゲート電極17をマスクにして行われたイオン注入の後、熱拡散により不純物層が広がった領域である。このため、本体Tr領域10のボディ領域14を形成するための熱拡散により、イオン注入された不純物領域が少なくともチャネル長cの領域まで横方向に拡散される。
ESD保護素子領域30において、ゲート電極37をマスクにしてイオン注入された不純物が、少なくともチャネル長cの領域まで横方向に拡散される。
ゲート電極37の周囲にイオン注入が行われているため、ゲート電極37のゲート長Lがチャネル長cの2倍以下であれば、ゲート電極37直下までボディ領域34を延在させることができる。
従って、ボディ領域34の不純物領域をゲート電極37の下部まで延在させたGGMOS型のESD保護素子を形成することができる。
そして、入力端子40からゲート電極17に電圧が印加されると、ゲート電極17の直下のボディ領域14であって、ソース領域15とドリフト領域12との間に、チャネル領域が形成され、電子がソース領域15からドリフト領域12に移動する。ドリフト領域12に移動した電子が、ドリフト領域12からドレイン領域11へと移動し、基板へ電流が流れる。
従って、図1に示す半導体装置の構成では、スーパージャンクション構造を用いない場合に比べて、ドリフト領域12の不純物濃度を高くした場合でも高耐圧を確保できる。また、ドリフト領域の不純物濃度を高くできるため、トランジスタがON状態での抵抗Ronを低くすることが可能となる。すなわち、上述の構成の半導体装置によれば、高い素子耐圧と低い抵抗Ronの両立を実現することができる。
また、ピラー領域13上には第2導電型のボディ領域14が幅a2で形成されている。そして、ボディ領域14表面に形成されたゲート電極17とゲート電極17両端に形成されたソース領域15との間にDMOSFETのチャネル領域が形成される。
一方、DMOSFET用のESD保護素子は、本体Trを構成するスーパージャンクション構造の縦型DMOSFETと同一工程で形成される。そして、第1導電型のエピタキシャル層から成る幅Bのドリフト領域12と、幅A1の第2導電型のピラー領域13が交互に繰返し形成されたスーパージャンクション構造を構成している。またピラー領域13上にはボディ領域34が幅A2で形成されている。
ここで、本体Tr領域10とESD保護素子領域30とは、b=B,a1=A1,a2=A2で形成されている。このため、本体TrのDMOSFETがOFF状態でドレイン、ソース間に逆バイアスが印加された時に、本体TrのDMOSFETと同様にESD保護素子のピラー領域13とドリフト領域12も完全空乏化され、同一耐圧が得られる。
また、本体Tr領域10のゲート電極17と、ESD保護素子領域30のゲート電極37は、同一工程により形成することが可能である。また、本体Tr領域10のボディ領域14と、ESD保護素子領域30のボディ領域34は、イオン注入工程及び熱拡散を同一工程により行うことが可能である。また、ESD保護素子領域30のドレイン領域31、ソース領域35、バックゲート36も、本体Tr領域10のソース領域15、バックゲート16と同じ工程で形成することができる。このため、本体Tr領域のDMOSFET構造を形成するために必要な工程において、ESD保護素子領域を形成することができる。
従って、工程数を増加させずに、耐圧に優れたESD保護素子領域30の形成が可能となる。
次に、図1に示す構成の半導体装置の製造方法の一例について図面を用いて詳細に説明する。なお、以下の説明において図1と同一の構成には同一の符号を付して、詳細な説明は省略する。
さらに、ドリフト領域の第1導電型の半導体層をエピタキシャル成長させることにより、図2Dに示すように、ピラー領域13を、ドリフト領域12に完全に埋め込む。
例えば、図3Aに示すように、第1導電型の半導体基体上に第1導電型の半導体層をエピタキシャル成長させる。そして、このエピタキシャル成長層20に、ピラー領域を形成する位置に合わせて第2導電型の不純物、例えばボロン(B)をイオン注入し、不純物領域21を形成する。さらに、図3Bに示すように、第1導電型の半導体層をエピタキシャル成長させる工程と、エピタキシャル成長層20に不純物領域21を形成する工程を繰り返す。
そして、第2導電型の不純物を熱拡散することにより、図3Cに示すように、エピタキシャル成長層20内に、ピラー領域13を形成することができる。
以上の方法により、ドリフト領域とピラー領域とを形成することができる。
ESD保護素子領域30では、ゲート電極37のゲート長Lを、本体Trのチャネル長cの2倍以下で形成する。
ESD保護素子領域30では、ゲート電極37のゲート長Lを、本体Trのチャネル長cの2倍以下で形成しているため、不純物の熱拡散により、ゲート電極37の下部まで不純物が横方向に拡散し、ボディ領域34を形成することができる。
また、ボディ領域14,34を形成するために熱拡散により、不純物が横方向に拡散し、本体Trのゲート電極17の下部に、この拡散した部分によりチャネル領域が形成される。
さらに、図5Bに示すように、ボディ領域14,34に、第2導電型の不純物、例えばボロン(B)をイオン注入し、本体Tr領域10のボディ領域14の電位を取りだすための第2導電型の半導体領域からなる電位取り出し領域(バックゲート)16を形成する。また、ESD保護素子領域のボディ領域34の電位を取りだすための第2導電型の半導体領域からなる電位取り出し領域(バックゲート)36を形成する。
上述の実施の形態では、本発明の半導体装置について、スーパージャンクション構造を有する縦型DMOSFETと、DMOSFET用ESD保護素子との組み合わせを用いて説明したが、スーパージャンクション構造に変えて、一般的な縦型及び横型DMOSFETと組み合わせてもよい。一例として、横型DMOSFETを用いた半導体装置の構成を図6に示す。なお、以下の説明において図1と同一の構成には同一の符号を付して、詳細な説明は省略する。
本体Tr領域10では、エピタキシャル成長層から成るドリフト領域12の表面に、ボディ領域14が形成されている。また、ボディ領域14とゲート電極を挟んで対向する位置に、第2導電型(p型)のドレイン領域42が形成されている。
ボディ領域14の表面には、ゲート電極17の端部が重なる位置に第1導電型の半導体領域からなるソース領域15が選択的に形成されている。また、ボディ領域14の表面には、ソース領域15に隣接して、ボディ領域14の電位を取りだすための第2導電型の半導体領域からなる電位取り出し領域(バックゲート)16が形成されている。
また、本体Tr領域10のゲート17と重なる位置のボディ領域14にチャネル領域が形成されている。
そして、入力端子40からゲート電極17に電圧が印加されると、ゲート電極17の直下のボディ領域14にあたるソース領域15とドリフト領域12との間に、チャネル領域が形成され、電子がソース領域15からドリフト領域12に移動する。そして、ドリフト領域12に移動した電子が、ドリフト領域12からドレイン領域42へと移動する構成である。
Claims (4)
- 本体トランジスタ領域とESD保護素子領域と入力端子とを備え、
前記本体トランジスタ領域が、
第1導電型の半導体層からなるドレイン領域と、
前記ドレイン領域の主面に対して平行な方向に周期的に配列された第2導電型のピラー領域と、
前記ドレイン領域上に形成され、前記ピラー領域間を含んで形成された第1導電型半導体領域から成るドリフト領域と、
前記ドリフト領域に形成された第2導電型半導体領域から成るボディ領域と、
前記ドリフト領域及び前記ボディ領域表面に形成されたゲート絶縁膜と、
前記ボディ領域表面の一部と前記ドリフト領域表面の一部にまたがるように、前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極端部の前記ボディ領域表面の一部に形成された第1導電型半導体領域から成るソース領域と、
前記ソース領域が形成された前記ゲート電極端部と前記ゲート電極に覆われた前記ボディ領域表面の一部に形成されたチャネル領域と、
前記ボディ領域表面に形成された第2導電型不純物拡散層から成るボディ電位取り出し領域と、を備え、
前記ESD保護素子領域が、
第1導電型の半導体層からなるドレイン領域と、
前記ドレイン領域の主面に対して平行な方向に周期的に配列された第2導電型のピラー領域と、
前記ドレイン領域上に形成され、前記ピラー領域間を含んで形成された第1導電型半導体領域から成るドリフト領域と、
前記本体トランジスタ領域と同じ構成の前記ボディ領域と、
前記ボディ領域表面に形成された前記ゲート絶縁膜と、
前記ボディ領域表面の一部の前記ゲート絶縁膜上に形成された前記ゲート電極と、
前記ゲート電極両端部の前記ボディ領域表面の一部に形成された第1導電型半導体領域から成るソース領域及びドレイン領域と、
前記ボディ領域表面の一部に形成された第2導電型半導体領域から成る前記ボディ電位取り出し領域と、を備え、
前記ESD保護素子領域におけるゲート長が、前記本体トランジスタ領域におけるチャネル長の2倍以下であり、
前記本体トランジスタ領域の前記ゲート電極と、前記ESD保護素子領域の前記ドレイン領域とが、前記入力端子に接続されて同電位であり、
前記本体トランジスタ領域の前記ピラー領域が幅a1、前記ドリフト領域における前記ピラー領域間が幅b、及び、前記ボディ領域が幅a2であり、前記ESD保護素子領域の前記ピラー領域が幅A1、前記ドリフト領域における前記ピラー領域間が幅B、及び、前記ボディ領域が幅A2であり、前記本体トランジスタ領域と前記ESD保護素子領域がa1=A1、b=B、及び、a2=A2で形成されている
半導体装置。 - 第1導電型の半導体基体の主面上に、第1導電型の半導体層をエピタキシャル成長させてドリフト領域を形成する工程と、
前記ドリフト領域内に、前記半導体基体の主面に対して平行な方向に周期的に配列させて第2導電型のピラー領域を形成する工程と、
前記ドリフト領域表面にゲート絶縁膜を形成する工程と、
本体トランジスタ領域とESD保護素子領域とに、前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクにして前記本体トランジスタ領域と前記ESD保護素子領域とに、第2導電型の不純物をイオン注入する工程と、
前記イオン注入した不純物を熱拡散させて前記本体トランジスタ領域と前記ESD保護素子領域とに、第2導電型のボディ領域を形成する工程と、
前記ゲート電極をマスクにして前記ボディ領域に第1導電型の不純物をイオン注入し、本体トランジスタにソース領域を形成し、ESD保護素子にソース領域とドレイン領域を形成する工程と、
前記ボディ領域に第2導電型の不純物をイオン注入し、ボディ電位取り出し領域を形成する工程とからなり、
前記ESD保護素子の前記ゲート電極を、前記第2導電型のボディ領域を形成する工程において、イオン注入された前記不純物が前記本体トランジスタのゲート電極方向に拡散する長さの2倍以下となるゲート長で形成し、前記イオン注入した不純物を横方向に熱拡散させて前記ESD保護素子の前記ゲート電極直下に前記第2導電型のボディ領域を形成し、
前記ピラー領域を形成する工程において、前記本体トランジスタ領域の前記ピラー領域を幅a1、及び、前記ドリフト領域における前記ピラー領域間を幅bとし、前記ESD保護素子領域の前記ピラー領域を幅A1、及び、前記ドリフト領域における前記ピラー領域間を幅Bとし、前記本体トランジスタ領域と前記ESD保護素子領域をa1=A1、及び、b=Bで形成し、
前記ボディ領域を形成する工程において、前記本体トランジスタ領域の前記ボディ領域を幅a2、前記ESD保護素子領域の前記ボディ領域を幅A2とし、前記本体トランジスタ領域と前記ESD保護素子領域をa2=A2で形成で形成する
半導体装置の製造方法。 - 第1導電型の半導体基体の主面上に、第1導電型の半導体層をエピタキシャル成長させる工程と、前記エピタキシャル成長させた第1導電型の半導体層に第2導電型の不純物をイオン注入する工程とを繰り返した後、イオン注入した前記不純物を熱拡散させることにより、前記ドリフト領域と前記第2導電型のピラー領域を形成する請求項2記載の半導体装置の製造方法。
- 第1導電型の半導体基体の主面上に、第1導電型の半導体層をエピタキシャル成長させる工程と、前記エピタキシャル成長させた第1導電型半導体層に、前記半導体基体の主面に対して平行な方向に周期的に配列させてトレンチを形成する工程と、前記トレンチに第2導電型の半導体層を埋め込む工程とにより、前記ドリフト領域と前記第2導電型のピラー領域を形成する請求項2記載の半導体装置の製造方法。
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