CN101661935B - 半导体器件和半导体器件制造方法 - Google Patents

半导体器件和半导体器件制造方法 Download PDF

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Abstract

本发明公开了一种半导体器件和半导体器件制造方法，所述半导体器件包括本体晶体管区域以及静电放电保护元件区域，其中，所述本体晶体管区域包括：漏极区域，漂移区域，体区域，栅极绝缘膜，栅极电极，源极区域，沟道区域和电位取出区域；并且其中所述静电放电保护元件区域包括：体区域，栅极绝缘膜，栅极电极，源极区域和漏极区域，以及电位取出区域；并且所述静电放电保护元件区域中的栅极长度等于或小于所述本体晶体管区域中沟道区域长度的两倍。本发明的半导体器件可以在不增加处理步骤数的情况下形成与本体晶体管的结耐压相等的ESD保护元件。

Description

半导体器件和半导体器件制造方法
相关申请的交叉参考 
本申请包含与2008年8月29日向日本专利局提交的日本在先专利申请JP 2008-222810的公开内容相关的主题，在此将该日本在先专利申请的全部内容并入本文作为参考。 
技术领域
本发明涉及具有超结结构(super junction structure)和静电放电保护元件的半导体器件以及半导体器件制造方法。 
背景技术
垂直型DMOSFET(双扩散金属氧化物半导体场效应晶体管)作为高耐压功率器件用于高耐压功率电子应用中是普遍已知的。垂直型DMOSFET因第一导电型漂移区域的垂直厚度(深度)和杂质浓度而提供了高耐压性。 
例如，所谓的超结结构可以用作垂直型DMOSFET器件结构，该结构可实现元件耐压性和导通电阻(Ron)低这两方面的兼备。在该结构中，两种类型的区域，即第一导电型漂移区域和第二导电型柱状区域交替地重复(例如参考日本专利特开公报No.2007-335844、No.2008-4643、No.2008-16518和No.2008-16562)。 
图7示出了作为过去的半导体器件示例，具有超结结构的垂直型DMOSFET的剖面结构图。在图7中，示出了垂直型DMOSFET中的本体晶体管(Tr)区域50和静电放电(ESD)保护元件区域60，二者都具有超结结构。 
含有第一导电型(n型)半导体区域的漂移区域52形成于漏极区域51的主表面上。漏极区域51含有具有高杂质浓度的第一导电型半导体区域(n+型)。 
第二导电型(p型)柱状区域53形成于漂移区域52中。有多个相同的 柱状区域53在大体上平行于漏极区域51主表面的方向上周期性地排列着。漂移区域52和柱状区域53形成所谓的超结结构。也就是说，漂移区域52和柱状区域53彼此相邻接而形成pn结。 
各体区域(body region)54形成于各柱状区域53上并且与该柱状区域53相接触。体区域54各自含有第二导电型(p型)半导体区域。如同柱状区域53与漂移区域52之间一样，体区域54与该第一导电型漂移区域相邻接而形成pn结。 
此外，栅极绝缘膜58设在漂移区域52和体区域54上。 
在本体Tr区域50中，栅极电极57以这样的方式形成于栅极绝缘膜58上，即横跨体区域54的一部分和漂移区域52的一部分。 
而且，在体区域54的表面上，选择性地形成有源极区域55，且栅极电极57的端部与源极区域55的端部彼此重叠(overlap)。源极区域55各自含有第一导电型半导体区域。此外，在体区域54的表面上，形成有适用于将体区域54的电位取出的电位取出区域(背栅)56，各电位取出区域56与源极区域55相邻接。电位取出区域56各自含有第二导电型半导体区域。 
在ESD保护元件区域60中，在体区域54的表面上选择性地形成有源极区域61。源极区域61各自含有第一导电型半导体区域。而且，在体区域54的表面上，形成有适用于将体区域54的电位取出的电位取出区域(背栅)62，各电位取出区域62与源极区域61相隔一给定距离。电位取出区域62各自含有第二导电型半导体区域。 
设置有输入端子63，其确保本体Tr区域50的栅极电极57和ESD保护元件区域60的源极区域61处于相同的电位。 
当从输入端子63向栅极电极57施加电压时，就会在体区域54中形成沟道区域，该沟道区域位于在栅极电极57正下方的源极区域55和漂移区域52之间。这使电子从源极区域55向漂移区域52移动。当电子向漂移区域52移动然后移向漏极区域51时，电流流过基板。 
在图7所示的垂直型DMOSFET的结构中，第二导电型柱状区域53和第一导电型漂移区域52具有相同的杂质浓度。这使得当晶体管处于关闭(OFF)状态下在漏极和源极之间施加反偏压时，柱状区域53和漂移区域52被完全耗尽，于是提供了均匀的电场分布。
因而，图7所示的半导体结构，即使在将漂移区域52的杂质浓度增大到高于不使用超结结构时的杂质浓度的情况下，也会提供高耐压。而且，因为可以增大漂移区域的杂质浓度，所以能够降低晶体管处于导通(ON)状态时的电阻Ron(导通电阻)。因而，上述结构的半导体器件实现了元件高耐压性和Ron低的兼备。 
由于如上所述的元件耐压性和Ron两方面的兼顾，所以上述具有超结结构的垂直型DMOSFET可提供高的漏极与背栅间的耐压。但是，栅极绝缘膜相对较薄。因此，栅极绝缘耐压低。同样地，在常用的垂直型功率DMOSFET和包括横向型DMOSFET的DMOSFET中，漏极与背栅间的耐压高。但是，栅极绝缘膜相对较薄。因此，栅极绝缘耐压低。 
在如图7中所示结构的半导体器件中，ESD保护元件区域中漏极与背栅间的结的耐压必须等于或大于本体Tr区域中漏极与背栅间的结的耐压，因此，本体Tr区域中的DMOSFET耐压不由ESD保护元件区域中的耐压确定。 
然而，如上所述，DMOSFET栅极绝缘耐压低于漏极与背栅间的结的耐压。因而，如果形成这样的ESD保护元件区域，即其耐压等于或大于本体Tr区域中的DMOSFET漏极与背栅间的结的耐压，那么就不会实现所期望的栅极保护。 
发明内容
鉴于以上问题，本发明的实施例提供了一种具有ESD保护元件的半导体器件，该半导体器件可以实现漏极与背栅间的耐压高和DMOSFET栅极的ESD保护这两方面的兼备。 
本发明实施例的半导体器件包括本体晶体管区域和ESD保护元件区域。本体晶体管区域包括漏极区域、漂移区域和体区域。所述漏极区域包括第一导电型半导体层。所述漂移区域形成于所述漏极区域上且包括第一导电型半导体区域。所述体区域形成于所述漂移区域中且各所述体区域都包括第二导电型半导体区域。该半导体器件还包括栅极绝缘膜和 栅极电极。所述栅极绝缘膜形成于所述漂移区域的表面和所述体区域的表面上。所述栅极电极这样形成于所述栅极绝缘膜的表面上，即横跨所述体区域表面的一部分和所述漂移区域表面的一部分。所述本体晶体管区域的各体区域都包括源极区域和体电位取出区域。所述源极区域形成于所述体区域的表面的一部分上且各所述源极区域都包括第二导电型半导体区域。各所述体电位取出区域都包括第一导电型杂质扩散层。在所述本体晶体管中，各沟道区域都形成于形成有所述源极区域的所述体区域的表面的一部分上，并被所述栅极电极端部和所述栅极电极覆盖。所述ESD保护元件区域中的栅极长度等于或小于所述本体晶体管区域中的沟道区域长度的两倍。 
本发明实施例的半导体器件制造方法包括如下步骤：在第一导电型半导体基体的主表面上外延生长第一导电型半导体层从而形成漂移区域。然后，在所述漂移层表面上形成栅极绝缘膜，随后在所述栅极绝缘膜上形成栅极电极。之后，利用所形成的栅极电极作为掩模，离子注入第二导电型杂质并且使之热扩散从而形成第二导电型体区域。而且，利用栅极电极作为掩模，将第一导电型杂质离子注入到所形成的体区域中从而形成所述本体晶体管区域中的源极区域。而且，在所述ESD保护元件区域中形成源极区域和漏极区域，并且将第二导电型杂质离子注入到所述体区域中从而形成体电位取出区域。最后，在用于形成所述第二导电型体区域的处理步骤中，将所述ESD保护元件区域的栅极电极形成为使其栅极长度等于或小于所述离子注入的杂质在所述本体晶体管区域的栅极电极方向上的扩散长度的两倍。 
在本发明实施例的半导体器件中，由于将所述ESD保护元件区域的栅极电极形成为使其栅极长度等于或小于所述本体晶体管区域的沟道长度，这样使得能够形成与所述本体晶体管中相同结构的栅极电极和体区域。这使ESD保护元件区域的结的耐压等于或大于本体晶体管区域的结的耐压。而且，ESD保护元件区域中的栅极长度等于或小于本体晶体管区域中沟道区域长度的两倍，这使得能够通过体区域的横向扩散来形成GGMOS式静电放电保护元件。这使得，只有当静电作用于栅极电极时，在等于或小于栅极绝缘耐压的电压下提供静电放电保护。 
而且，本发明实施例的半导体器件制造方法使得可以在与形成所述本体晶体管相同的处理步骤中形成上述结构的ESD保护元件。这就不必在用于形成本体晶体管的处理步骤的基础上增加处理步骤，并能够制成具有结耐压等于或大于本体晶体管的结耐压的ESD保护元件的半导体器件。 
本发明实施例的半导体器件可以在不增加处理步骤数的情况下形成与本体晶体管的结耐压相等的ESD保护元件。 
附图说明
图1是用于说明本发明实施例的半导体器件的结构的图； 
图2A～图2D是用于说明本发明实施例的半导体器件制造方法的图； 
图3A～图3C是用于说明本发明实施例的半导体器件制造方法的图； 
图4A～图4C是用于说明本发明实施例的半导体器件制造方法的图； 
图5A和图5B是用于说明本发明实施例的半导体器件制造方法的图； 
图6是用于说明本发明另一个实施例的半导体器件的结构的图；以及 
图7是用于说明现有技术的半导体器件的结构的图。 
具体实施方式
以下说明实施本发明的优选实施例。但是，本发明并不局限于这些实施例。 
按以下顺序说明本发明的实施例： 
1.半导体器件的实施例 
2.第一实施例的半导体器件制造方法 
3.半导体器件的另一个实施例 
半导体器件的实施例
以下说明本发明实施例的半导体器件的一个具体示例。 
图1是本发明的半导体器件的示意性结构图，示出了垂直型DMOSFET(双扩散金属氧化物半导体场效应晶体管)的本体晶体管(Tr)区域10和静电放电(Electrostatic Discharge，ESD)保护元件区域30。 
本实施例的半导体器件具有所谓的超结结构作为垂直型DMOSFET器件结构，在该超结结构中，第一导电型例如n型漂移区域和第二导电型例如p型柱状区域交替地重复。具有该结构的半导体器件可实现元件耐压性和导通电阻低这两方面的兼备。 
在本体晶体管(Tr)区域10和ESD保护元件区域30中，在各漏极区域11的主表面上都形成有漂移区域12。漏极区域11各自含有具有高杂质浓度的第一导电型半导体区域(n+型)。漂移区域12各自含有第一导电型(n型)半导体区域。 
有多个第二导电型(p型)柱状区域13形成于各漂移区域12中。这些柱状区域13在大体上平行于各漏极区域11主表面的方向上周期性地排列着。漂移区域12和柱状区域13形成所谓的超结结构。即，漂移区域12和柱状区域13彼此相邻接而形成pn结。 
在本体Tr区域10中，各体区域14形成于各柱状区域13上并与该柱状区域13相接触。体区域14各自含有第二导电型(p型)半导体区域。体区域14也如同柱状区域13那样与第一导电型漂移区域12相邻接而形成pn结。 
类似地，在ESD保护元件区域中，各体区域34形成于各柱状区域13上并与该柱状区域13相接触。体区域34各自含有第二导电型(p型)半导体区域。体区域34也如同柱状区域13那样与第一导电型漂移区域12相邻接而形成pn结。 
栅极绝缘膜18被设在漂移区域12以及体区域14和34上。 
在本体Tr区域10中，栅极电极17以这样的方式形成于栅极绝缘膜18上，即横跨体区域14的一部分和漂移区域12的一部分。 
而且，在体区域14的表面上，选择性地形成有源极区域15，且栅极电极17的端部与源极区域15的端部彼此重叠。源极区域15各自含有第一导电型(n型)半导体区域。此外，在体区域14的表面上，形成有适用于将体区域14的电位取出的电位取出区域(背栅)16，各电位取出区域16与源极区域15相邻接。电位取出区域16各自含有第二导电型(p型)半导体区域。 
在本实施例的垂直型DMOSFET中，在本体Tr区域的体区域14中形成了沟道区域，该沟道区域位于栅极电极17与体区域14彼此重叠处。也就是说，在栅极电极17下方的源极区域15和漂移区域12之间的长度是有效的沟道长度。 
在ESD保护元件区域30中，栅极电极37形成于栅极绝缘膜18上且在第二导电型体区域34的范围内。将栅极电极37形成为使其栅极长度等于或小于本体Tr区域的沟道长度的两倍。 
而且，在ESD保护元件区域30中，漏极区域31形成于体区域34的表面上。漏极区域31各自含有第一导电型半导体区域。此外，在体区域34的表面上，形成有第一导电型源极区域35，每个源极区域35隔着栅极电极37与一个漏极区域31相对。而且，在体区域34的表面上，形成有适用于将体区域34的电位取出的电位取出区域(背栅)36，各电位取出区域36与源极区域35相邻接。电位取出区域36各自含有第二导电型半导体区域。 
在本体Tr区域10的DMOSFET中，首先在漂移区域12上形成栅极电极17，然后通过离子注入形成第二导电型体区域14。也就是说，利用栅极电极17作为掩模，通过将例如为硼(B)的第二导电型杂质离子注入漂移区域12中并且使该杂质热扩散，从而形成第二导电型体区域14。这时，由于离子注入的杂质的扩散，体区域14被形成为扩展到栅极电极17下方为止。 
如同在本体Tr区域10中那样，在ESD保护元件区域30中，首先在漂移区域12上形成栅极电极37，然后从栅极电极37上方进行离子注入从而形成第二导电型体区域34。 
在离子注入之后的阶段处，杂质已被注入到除了在栅极正下方即除了在栅极电极37下方之外的所有区域中。热扩散将该杂质层一直扩展到栅极电极37下面。这时，栅极电极37的栅极长度L等于或小于本体Tr区域10中沟道长度c的两倍。 
由于在利用栅极电极17作为掩模的离子注入之后进行的热扩散，所以本体Tr区域10中的沟道长度c就是该热扩散使杂质层已扩展的地方。因而，通过用于在本体Tr区域10中形成体区域14的热扩散过程，离子注入的杂质区域至少横向地扩散至沟道长度c的区域。 
在ESD保护元件区域30中，通过利用栅极电极37作为掩模而被离子注入的杂质至少横向地扩散至沟道长度c的区域。 
因为栅极电极37周围的离子注入，所以如果栅极电极37的栅极长度L等于或小于沟道长度c的两倍，那么体区域34能延伸到栅极电极37的正下方。 
这就可以形成GGMOS(栅极接地MOS)式ESD保护元件，该ESD保护元件使体区域34的杂质区域延伸至栅极电极37下方。 
而且，本实施例的半导体器件具有输入端子40，以确保本体Tr区域10的栅极电极17和ESD保护元件区域30的漏极区域31处于相同的电位。 
当从输入端子40向栅极电极17施加电压时，就会在体区域14中形成沟道区域，该沟道区域位于栅极电极17正下方的源极区域15和漂移区域12之间。这使电子从源极区域15向漂移区域12移动。当电子向漂移区域12移动然后移向漏极区域11时，电流流过基板。 
在图1所示的垂直型DMOSFET的结构中，第二导电型柱状区域13和第一导电型漂移区域12具有相同的杂质浓度。这使得当晶体管处于关闭(OFF)状态下在漏极和源极之间施加反偏压时，柱状区域13和漂移区域12被完全耗尽，于是提供了均匀的电场分布。 
因而，图1所示的半导体器件结构，即使在将漂移区域12的杂质浓度增大到高于不使用超结结构时的杂质浓度的情况下，也会提供高耐压。此外，因为可以增大漂移区域的杂质浓度，所以能够降低晶体管处于导 通(ON)状态时的电阻Ron(导通电阻)。即，上述结构的半导体器件实现了元件高耐压性和导通电阻低这两方面的兼备。 
此外，在本实施例的半导体器件中，漂移区域12和柱状区域13形成于第一导电型半导体层11上。漂移区域12各自含有第一导电型外延层。柱状区域13各自含有第二导电型半导体区域。各漂移区域12具有宽度b，并且各柱状区域13具有宽度a1。漂移区域12和柱状区域13交替重复从而形成了超结结构。 
另外，具有宽度a2的第二导电型体区域14形成于柱状区域13上。在栅极电极17与形成于各栅极电极17两端处的源极区域15之间形成了DMOSFET沟道区域。 
另一方面，按照在形成具有超结结构的垂直型DMOSFET时与构成本体Tr的处理步骤相同的处理步骤来形成DMOSFET的ESD保护元件。DMOSFET的ESD保护元件具有超结结构，在该超结结构中漂移区域12和柱状区域13交替重复。漂移区域12各自具有宽度B并且含有第一导电型外延层。第二导电型柱状区域13各自具有宽度A1。各自具有宽度A2的体区域34形成于柱状区域13上。 
这里，按宽度b＝B、宽度a1＝A1且宽度a2＝A2来形成本体Tr区域10和ESD保护元件区域30。因而，当本体Tr的DMOSFET处于关闭(OFF)状态下在漏极和源极之间施加反偏压时，如同本体Tr的DMOSFET中那样，ESD保护元件中的柱状区域13和漂移区域12被完全耗尽，于是提供了相同的耐压。 
在本实施例的半导体器件中，所谓的GGMOS式静电放电保护元件形成于ESD保护元件区域30中。这提供了与本体Tr区域的DMOSFET中源极15和背栅16之间的结的耐压相同的耐压。而且，GGMOS式保护元件被形成为ESD保护元件。这使得，只有当静电作用于栅极电极37上时，在等于或小于栅极绝缘耐压的电压下提供静电放电保护。 
此外，可以在同一处理步骤中形成本体Tr区域10的栅极电极17和ESD保护元件区域30的栅极电极37。另外，可以在同一处理步骤中进行用于本体Tr区域10的体区域14以及ESD保护元件区域30的体区域 34的离子注入及热扩散。而且，可以在同一处理步骤中形成ESD保护元件区域30的漏极区域31、源极区域35和背栅36以及本体Tr区域10的源极区域15和背栅16。这样就能在形成本体Tr区域中的DMOSFET所需的处理步骤中形成ESD保护元件区域。 
因此，可以在不增加任何处理步骤的情况下形成耐压性极好的ESD保护元件区域30。 
第一实施例的半导体器件制造方法
以下参照附图，对如图1所示结构的半导体器件的制造方法的示例进行详细说明。应当指出，与图1中相类似的元件用相同的附图标记来表示，且不再赘述。 
首先，如图2A所示，通过在漏极区域11的主表面上外延生长半导体层并同时利用例如磷(P)来掺杂该半导体层，形成漂移区域12。漏极区域11各自含有具有高杂质浓度的第一导电型半导体基体(n+型)。这时，将上述半导体层形成为适合将要形成于该半导体层中的柱状区域的顶部的高度。 
然后，如图2B所示，例如通过反应离子蚀刻(RIE)法在将要形成第二导电型柱状区域的位置形成沟槽T。之后，如图2C所示，利用第二导电型半导体来填充沟槽T以形成柱状区域13。 
而且，如图2D所示，通过外延生长所述漂移区域中的第一导电型半导体层，使得柱状区域13被完全嵌入在漂移区域12中。 
应当指出，可以通过其它方法形成图2D中所示的漂移区域12和柱状区域13。 
例如，如图3A所示，第一导电型半导体层在第一导电型半导体基体上外延生长。然后，将例如为硼(B)的第二导电型杂质离子注入到该外延生长层20中的将要形成柱状区域的位置处，于是形成了杂质区域21。而且，如图3B所示，重复进行第一导电型半导体层的外延生长并在该外延生长层20中形成杂质区域21的处理步骤。 
然后，如所示图3C，使第二导电型杂质热扩散，从而在外延生长层 20中形成柱状区域13。 
这样，可以通过上述的方法形成漂移区域和柱状区域。 
之后，如图4A所示，在外延生长的半导体层的表面上形成栅极绝缘膜18，随后在栅极绝缘膜18上形成栅极电极17和37。 
在ESD保护元件区域30中，将栅极电极37形成为使其栅极长度L等于或小于本体Tr区域中的沟道长度c的两倍。 
然后，如图4B所示，利用栅极电极17和37作为掩模，离子注入例如为硼(B)的第二导电型杂质，于是形成杂质区域22和23。之后，如图4C所示，使离子注入的第二导电型杂质热扩散，于是形成了第二导电型体区域14和34。 
在ESD保护元件区域30中，由于将栅极电极37形成为使其栅极长度L等于或小于本体Tr区域中的沟道长度c的两倍，因此，上述杂质横向扩散直到栅极电极37下方，这就使得能形成体区域34。 
而且，上述杂质因用于形成体区域14和34的热扩散过程而横向扩散。这使所扩散的杂质在本体Tr区域中的栅极电极17下方形成了沟道区域。 
然后，如图5A所示，利用栅极电极17和37作为掩模，将例如为磷(P)的第一导电型杂质离子注入到体区域14和34的给定位置处，随后进行热扩散。该处理步骤不仅形成了本体Tr区域的体区域中的源极区域15，而且形成了ESD保护元件区域中的源极区域31和漏极区域35。 
而且，如图5B所示，将例如为硼(B)的第二导电型杂质离子注入到体区域14和34中，于是形成了适用于将本体Tr区域10中的体区域14的电位取出的电位取出区域(背栅)16。背栅16各自含有第二导电型半导体区域。此外，还形成了适用于将ESD保护元件区域中的体区域34的电位取出的电位取出区域(背栅)36。背栅36各自含有第二导电型半导体区域。 
在上述制造方法中，用于离子注入第二导电型杂质从而形成体区域14和34的处理步骤能够以自对准的方式通过利用栅极电极17和37作为 掩模来离子注入上述杂质从而形成相同的区域14和34。类似地，用于离子注入第一导电型杂质从而形成体区域14及34中的源极区域15和31以及漏极区域35的处理步骤能够以自对准的方式通过利用栅极电极17和37作为掩模来离子注入上述杂质从而形成相同的区域15、31和35。这样，即使在掩模对准精度低的情况下，也可以在使用栅极电极17和37作为掩模的部分处实现高精度的离子注入。 
半导体器件的另一个实施例
在上述实施例中，已结合具有超结结构的垂直型DMOSFET和DMOSFET的ESD保护元件对本发明实施例的半导体器件进行了说明。但是，也可以不使用具有超结结构的垂直型DMOSFET而使用常用的垂直型或横向型DMOSFET。作为示例，图6示出了使用横向型DMOSFET的半导体器件的结构。应当指出，在以下给出的说明中，与图1中类似的元件以相同的附图标记表示，且这里不再赘述。 
在本体Tr区域10和ESD保护元件区域30中，在各第二导电型(p型)半导体基体41上都形成有漂移区域12。漂移区域12各自含有第一导电型(n型)外延生长层。而且，栅极电极17隔着栅极绝缘膜18形成于漂移区域12上方。 
在本体Tr区域10中，体区域14形成于含有外延生长层的漂移区域12的表面上。此外，第二导电型(p型)漏极区域42被形成为隔着栅极电极17与体区域14相对。 
在体区域14的表面上，选择性地形成有源极区域15，该源极区域15的端部与栅极电极17的端部彼此重叠。源极区域15含有第一导电型半导体区域。而且，在体区域14的表面上，适用于将体区域14的电位取出的电位取出区域(背栅)16被形成为与源极区域15相邻接。电位取出区域16含有第二导电型半导体区域。 
而且，在本体Tr区域10的各体区域14中在栅极电极17和体区域14彼此重叠的位置处形成了沟道区域。 
当从输入端子40向栅极电极17施加电压时，就在体区域14中形成了沟道区域，该沟道区域位于栅极电极17正下方的源极区域15和漂移 区域12之间。这使电子从源极区域15向漂移区域12移动。随着电子向漂移区域12移动然后移向漏极区域42，电流流过基板。 
另一方面，ESD保护元件区域30具有与图1所示的半导体器件中相同的结构。这里，栅极电极37的栅极长度L同样地等于或小于本体Tr区域10中的沟道长度c的两倍。这样就能形成具有延伸至栅极电极37下方的体区域34这种杂质区域的GGMOS式ESD保护元件。 
在上述半导体器件的各实施例中，尽管说明了例如为p型的第二导电型体区域被形成于含有例如为n型的第一导电型外延生长层的漂移区域中，但是n型和p型也可以颠倒。 
应当理解，本发明不限于上述各实施例中所说明的结构，在不超出本发明要旨和范围的前提下，可进行各种修改或改变。 

Claims (6)

1.一种半导体器件，其包括本体晶体管区域和静电放电保护元件区域，
其中，所述本体晶体管区域包括：
含有第一导电型半导体层的漏极区域；
形成在所述漏极区域上且含有第一导电型半导体区域的漂移区域；
形成在所述漂移区域中的体区域，且各所述体区域都含有第二导电型半导体区域；
形成在所述漂移区域表面及所述体区域表面上的栅极绝缘膜；
在所述栅极绝缘膜上形成的栅极电极，所述栅极电极横跨所述体区域表面的一部分和所述漂移区域表面的一部分；
设在位于所述栅极电极端部处的所述体区域表面的一部分上的源极区域，且各所述源极区域都含有第一导电型半导体区域；
沟道区域，各所述沟道区域都形成在设有所述源极区域的所述体区域表面的一部分上，所述沟道区域被所述栅极电极端部和所述栅极电极覆盖着；以及
形成在所述体区域表面上的电位取出区域，且各所述电位取出区域都含有第二导电型杂质扩散层并用于将所述体区域的电位取出，
并且所述静电放电保护元件区域包括：
具有与所述本体晶体管区域中的体区域相同结构的体区域；
形成在所述静电放电保护元件区域中的体区域表面上的栅极绝缘膜；
形成在位于所述静电放电保护元件区域中的体区域表面的一部分上的所述栅极绝缘膜上的栅极电极；
源极区域和漏极区域，所述源极区域形成在位于所述栅极电极端部处的所述静电放电保护元件区域中的体区域表面的一部分上且各所述源极区域都含有第一导电型半导体区域，各所述漏极区域都含有第一导电型半导体区域；以及
形成在所述静电放电保护元件区域中的体区域表面的一部分上的电位取出区域，且各所述电位取出区域都含有第二导电型半导体区域并用于将所述静电放电保护元件区域中的体区域的电位取出，
并且，所述静电放电保护元件区域中的栅极长度等于或小于所述本体晶体管区域中的沟道长度的两倍。
2.如权利要求1所述的半导体器件，其还包括在所述本体晶体管区域和静电放电保护元件区域中的第二导电型柱状区域，所述第二导电型柱状区域在大体上平行于所述漏极区域的主表面的方向上周期性地排列着。
3.一种半导体器件制造方法，其包括以下步骤：
通过在第一导电型半导体基体的主表面上外延生长第一导电型半导体层，形成漂移区域；
在所述漂移区域表面上形成栅极绝缘膜；
在所述栅极绝缘膜上形成栅极电极；
利用所述栅极电极作为掩模，离子注入第二导电型杂质；
通过使所述离子注入的杂质热扩散，形成第二导电型体区域；
利用所述栅极电极作为掩模，通过将第一导电型杂质离子注入到所述体区域中，形成所述本体晶体管区域中的源极区域以及所述静电放电保护元件区域中的源极区域和漏极区域；并且
通过将第二导电型杂质离子注入到所述体区域中，形成体电位取出区域，
其中，在用于形成所述第二导电型体区域的处理步骤中，将所述静电放电保护元件的栅极电极形成为使其栅极长度等于或小于所述离子注入的杂质在所述本体晶体管的栅极电极方向上的扩散长度的两倍。
4.如权利要求3所述的半导体器件制造方法，其还包括以下步骤：
在所述漂移区域中形成第二导电型柱状区域，所述第二导电型柱状区域在大体上平行于所述半导体基体的主表面的方向上周期性地排列着。
5.如权利要求4所述的半导体器件制造方法，其包括以下的用于形成所述漂移区域和所述第二导电型柱状区域的步骤：
首先重复实施在所述第一导电型半导体基体的主表面上外延生长第一导电型半导体层并且将第二导电型杂质离子注入到所述外延生长的第一导电型半导体层中的步骤，然后使所述离子注入的杂质热扩散。
6.如权利要求4所述的半导体器件制造方法，其包括以下的用于形成所述漂移区域和所述第二导电型柱状区域的步骤：
在所述第一导电型半导体基体的主表面上外延生长第一导电型半导体层的步骤，形成在大体上平行于所述半导体基体的主表面的方向上周期性排列的沟槽的步骤，以及用第二导电型半导体层填充所述沟槽的步骤。
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