CN101379614B - 用于形成绝缘体上半导体（soi）体接触器件的方法和设备 - Google Patents
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Abstract
一种用于制造半导体器件的方法，包括构图覆盖绝缘体层(12)的半导体层(14)，以产生第一有源区(28)和第二有源区(30)，其中第一有源区具有与第二有源区不同的高度，以及其中至少在半导体器件的沟道区中，至少部分第一有源区具有第一导电类型，并且至少部分第二有源区具有不同于第一导电类型的第二导电类型。该方法进一步包括在至少部分第一有源区和第二有源区上方形成栅结构(26)。该方法进一步包括去除半导体器件的一侧上的部分第二有源区。
Description
技术领域
本发明一般涉及半导体器件，更具体地，本发明涉及用于形成绝缘体上半导体(SOI)体接触器件的方法和设备。
背景技术
体接触SOI晶体管典型地用多晶硅栅建立，该多晶硅栅将源/漏区与体接触区分开。由于该体连接而产生的附加电路负载容量是相当大的。
此外，在大电流应用中，如在输入/输出(I/O)缓冲器中，需要较大宽度的体接触SOI晶体管。然而，随着栅宽度增加，沿晶体管本体到本体接触的电阻增加。该电阻可能导致本体的多个部分未经由体接触适当地连接，而经由体接触的适当的连接是正确操作所需要的。因此，需要一种改进的体接触SOI晶体管。
附图说明
本发明通过例子图示，且不被附图限制，其中相同附图标记表示类似的元件，以及其中：
图1-5、10-12以及15图示了根据本发明的一个实施方案，在形成体接触SOI晶体管中使用的各个步骤的剖视图；
图6-9、13、14以及16图示了根据各个实施方案的一个实施方案，在形成图1-5、10-12和15的剖视图中图示的体接触SOI晶体管中使用的各个步骤的俯视图；以及
图17图示了根据各个实施方案的一个实施方案，图16的体接触SOI晶体管的部分的三维视图。
本领域的技术人员明白，图中的元件为简单和清楚起见而被图示，并且没有必要按比例绘制。例如，附图中的一些元件的尺寸可以相对于其它元件放大，以帮助改进本发明的实施方案的理解。
具体实施方式
在一个实施方案中，形成具有第一和第二有源区的体接触的绝缘体上半导体(SOI)，第一和第二有源区具有不同的高度。此外，至少在沟道区中，第一和第二有源区具有不同的导电类型。不同高度和不同导电类型的这些有源区的使用可以允许提高SOI晶体管的本体的电接触。
图1图示了根据本发明的一个实施方案的半导体结构10的剖视图。半导体结构10包括半导体衬底16和在半导体衬底16上方形成的构图掩模层18。半导体衬底16是包括覆盖绝缘层12的半导体层14的绝缘体上半导体(SOI)衬底。例如，半导体层14可以包括任何类型的半导体材料如硅、硅-锗、镓-砷、镓-氮或其组合。在一个实施方案中，半导体层14包括硅，在那种情况下，衬底16可以被具体地称为绝缘体上硅衬底。在所示的实施方案中，将描述n型器件的形成。因此，如图1中的标记“P-”所示，在所示的实施方案中，例如，半导体层14用p型掺杂剂如硼或BF2轻掺杂。在一个实施方案中，通过使用约1e15至1e18/cm3范围的掺杂剂剂量执行p型注入，实现该掺杂。之后，可以执行退火，以更均匀地分布掺杂剂。此外，注意，由于最终它在随后的图中将变为器件，所以半导体结构10也可以被称为半导体器件10。
绝缘层12可以包括任何类型的绝缘材料。在一个实施方案中，绝缘层12包括氧化物并且可以被称为掩埋氧化物。在一个实施方案中，构图掩模层18是硬掩模层，以及可以使用已知的半导体处理技术来形成。下面将进一步看到的构图掩模层18，用来限定不同高度的有源区。
图2图示了被构图掩模层18露出的半导体层14的多个部分被去除之后的半导体结构10。例如，可以使用各向异性蚀刻来去除半导体层14的多个部分，其中该蚀刻延伸到半导体层14中，但是不完全延伸透过半导体层14。因此，图2的蚀刻导致具有高部28和低部30的半导体层14。
图3图示了执行向半导体层14中的注入20。在所示的实施方案中，注入20是以约1e18至1e20/cm3范围的掺杂剂浓度使用例如硼或BF2作为掺杂剂的p型注入。因此，注意，被构图掩模层18保护的半导体层14的高部28保持轻掺杂(如P-所示)，而被构图掩模层18露出的半导体层14的低部30现在由于注入20而被重掺杂，如这些部分中的P+所示。
图4图示了在形成隔离区22以将半导体层14与其它周围的器件隔离之后和在去除构图掩模层18之后的半导体结构10。已知的构图和蚀刻技术可以用来形成隔离区22。注意，在一个实施方案中，隔离区22围绕半导体层14，其中半导体层14提供待形成的SOI器件的有源区域(即，有源区)。也可以使用常规处理技术去除构图掩模层18。
图5图示了在半导体层14上方的栅电介质24和在栅电介质层24上方的栅26形成之后的半导体结构10。在一个实施方案中，栅电介质层和栅极层在衬底16上毡毯状沉积，然后构图，以形成栅电介质24和栅26(其中栅26也可以被称为栅极)。将在俯视图中看到的该构图，限定横跨半导体层14的中间部分的栅结构，其中在该页面的后面和前面的部分栅层和栅电介质层被去除。注意，栅26和栅电介质24可以一起被称为栅结构。在一个实施方案中，栅26是多晶硅栅，然而，在替换性实施方案中，其它材料或不同的材料组合可以用于栅26。在一个实施方案中，栅电介质24包括绝缘体如氧化物或氮化物。在替换性实施方案中，其它材料或不同的材料组合可以用于栅电介质24。
为器件提供有源区(因此也可以被称为有源区或有源区域)的半导体层14，包括在被轻掺杂的高部28(例如，P-)中沿栅电介质24形成的沟道区27。此外，半导体层14包括位于高部28的内部、在沟道区27之外的本体区29。栅26下面的低部30(例如P+部分)在位于每个高部28的本体区29的不同部分之间提供体连接或接触。因此，注意，高部28可以被称为第一有源区，以及低部30可以被称为第二有源区，其中第一和第二有源区具有不同的高度和不同的导电类型(例如，在所示的实施方案中，P-对P+)。沟道区27和本体区29在图5中用虚线图示，并且由于这些区域的边界没有被清楚地限定而表示这些区域的大概位置。然而，注意，在典型的平面器件中，本体区通常指位于沟道区下面的有源区的区域，其中沟道区是栅下面的区域，其中沟道在器件的工作过程中形成。
图6图示了半导体结构10的俯视图，其中图5对应于穿过栅26的中间获得的剖视图，如图6所示。从图6的俯视图中可以看到，半导体层14从栅26的两侧下面延伸出，形成有源区36。在图6所示的栅26上面的有源区36的上部对应于漏区38，以及在图6所示的栅26下面的有源区36的下部对应于源区40。此外，注意，低部30比高部28从栅26延伸出更远。因此，上述的构图掩模层18这样形成，即低部30比高部28延伸更远，其中当从自上向下透视视察时，图1中所示上面的构图掩模层18的部分将具有对应于高部28的形状。此外，注意，沟道区27和本体区29位于置于栅26之下的高部28的那些区域中。在替换性实施方案中，构图掩模层18可以这样形成，即低部30未比高部28从栅26延伸更远，或者它们仅仅在源区40中而未在漏区38中延伸更远。此外，与源侧40中的高部28相比，延伸更远的部分低部30可以被称为低部延伸区42。图6还图示了可以形成栅接触的栅26的接触区34。
图7图示了覆盖源区40的构图掩模层44形成之后的半导体结构10的俯视图。构图掩模层44可以使用已知的半导体处理技术来形成。如图8所示，在从漏区38去除低部30的同时，构图掩模层44用来保护源区40。例如，在一个实施方案中，可以执行各向异性蚀刻，以露出未被栅26覆盖的漏区38中的高部28之间和周围的底绝缘层12。
图9图示了构图掩模层44去除(其中常规半导体技术可以用来去除构图掩模层44)之后和栅隔离片46形成之后的半导体结构10。栅隔离片46可以通过毡毯状沉积一层或多层绝缘层，然后执行各向异性蚀刻而形成，以产生围绕栅26的栅隔离片46。在一个实施方案中，栅26比半导体层14厚，以致可以在形成栅隔离片46中进行过蚀刻。在从半导体层14的任何侧壁(例如，高部28和低部30)去除隔离片材料的同时，该过蚀刻将栅隔离片46限制为栅26的侧壁。以此方式，栅隔离片46仅仅围绕栅26，如图9所示。然而，在替换性实施方案中，可以执行栅隔离片46的形成，以便隔离片还形成在半导体层14的侧壁上(如在高部28和低部30的侧壁上)。
图10图示了穿过漏区38获得的半导体结构10的剖视图，如图9中的截面标志所示。因此，注意，在高部28之间露出绝缘层12，如上面参照图8描述。
图11图示了穿过源区40获得的半导体结构11的剖视图，如图9中的另一截面标志所示。因此，注意，在源区40中，高部28和低部30都保留下来。
图12图示了执行向半导体层14中的源/漏注入48。源/漏注入48在半导体结构10的源区40和漏区中都执行。在其中形成n型器件的所示的实施方案中，例如使用n型掺杂剂如磷或砷执行源/漏注入48。在一个实施方案中，使用约1e19至1e21/cm3范围的掺杂剂浓度。
图13图示了图12的源/漏注入48之后的半导体结构10的俯视图。因此，注意，在源区40和漏区38中，没有被栅26覆盖的半导体层14接收n型掺杂剂，使得源区40和漏区38中被栅26露出的高部28被n型掺杂剂(如N+所示)重掺杂。源区40中的低部30也包括n型掺杂剂，但是也可以进一步包括p型掺杂剂(除P+之外，如N+所示)。亦即，在低部30中，源/漏注入48的n型掺杂剂不可能完全抵消(counter)高浓度的p型掺杂剂。因此，注意，栅26底下的高部28具有与源区40的低部30(不在栅26底下)不同的导电类型。在所示的实施方案中，它们具有相反的导电类型(例如，分别为P-和P+N+，其中源区40的低部30的N+具有与栅26底下的高部28中的P-相反的导电类型)。此外，注意，在至少沟道区27中，在栅26下面，低部30和高部28具有不同的导电类型(分别保持P-和P+)。
图14图示了硅化(siliciding)半导体层14以形成硅化物区50(其也可以被称为硅化物层)之后的半导体结构10。为了提高接触效率和减小电阻，可以进行硅化。图15图示了穿过源区40获得的硅化之后的半导体结构10的剖视图，如图14中的截面标志所示。注意，在所示的实施方案中，进行硅化，以便硅化物区50完全延伸穿过半导体层14的低部30，到达绝缘层12。亦即，该硅化完全耗尽这些低部中的半导体层14。注意，硅化物区连接源区40中的高部28和低部30，因此连接结构10的本体和结构10的源，以形成体连接的结构或器件。因此，低部30的存在允许通过硅化容易地连接结构10的本体和源的能力。
图16图示了接触半导体结构10的源、漏、栅和本体的接触51-57形成之后的半导体结构10的俯视图。接触51-53可以形成重叠漏区38中的部分高部28(其形成结构10的漏或漏结构)，或者可以完全形成在漏部分上方(如接触53)。至源区40的接触54-56(其形成结构10的源或源结构)提供沿栅26的体接触。每个接触51-57可以包括任何导电或含金属的材料。
注意，在所示的实施方案中，沿栅26提供多个体接触(例如接触54-56)，其连接(即电连接)结构10(即器件10)的源和本体。这可以提供具有较低电阻和电容的改进体连接，而不是不得不从远离栅26的左侧或右侧设置的体接触如超出栅接触区34，始终沿栅的长度延伸的体连接，后者是现在所典型地执行的。此外，由于不同的导电类型(在当前实施方案中，P-对N+)，栅26下面的高部28和源区40中的高部28之间形成的结在源区40和本体区29之间提供隔离。例如，由于由不同的导电类型产生的结，试图从源区40中的高部28流到栅26下面的高部28中的电流将不能流动，除非在工作过程中，由栅26产生反转区。然而，由于低部30的硅化和导电类型，通过栅26下面的低部30至源区40中的低部30，仍然可以提供体连接。
图17图示了穿过一个高部28(由图16中的截面标志所示)获得的部分半导体结构10的三维视图。注意，所示的有源区的一侧包括分别在不同高度的两个水平的有源区，低的比高的延伸出更远。低的有源区提供用于器件本体的接触区，而高的有源区提供用于器件源的接触区。如上所述，由于低部30和高部28的硅化和导电类型，形成体连接的器件，其中源和本体被电连接。以此方式，然后可以形成接触本体和源两者的一个或多个接触，以形成体接触器件。(注意，接触56被显示为仅仅覆盖源部分；然而如图16所示，它也可以形成为同样重叠在低部30上。)
注意，尽管参考形成n型器件描述了上述实施方案，但是应当理解，在此描述的方法和结构也应用于p型器件，在p型器件中参照附图论述的导电类型被反向。
在上述说明书中，已参考具体实施方案描述了本发明。然而，本领域的普通技术人员理解，在不脱离所附的权利要求书所阐述的本发明范围的条件下，可以进行各种修改和替换。因此，说明书和附图被认为是说明性的而不是限制性的，所有的这种修改意在包括在本发明的范围内。
上面已描述了关于具体实施方案的益处、其它优点和问题的解决方案。然而，益处、优点、问题的解决方案和可能引起任何益处、优点、解决方案出现或变得更明确的要素不被认为是任何或所有权利要求的关键、需要或必需的特征或要素。在此使用的术语“包括”(“comprises”、“comprising”或其任何其它变形)是用来涵盖非排他性的包括，以便包括一列要素的工艺、方法、物品或设备不仅包括那些要素，而且可以包括未清楚地列出的或这种工艺、方法、物品或设备固有的其他要素。
Claims (9)
1.一种制造半导体器件的方法，包括：
构图覆盖绝缘体层的半导体层，以产生第一有源区和第二有源区，其中所述第一有源区高于所述第二有源区，并且其中，至少在所述半导体器件的沟道区域中，至少部分所述第一有源区具有第一导电类型，并且至少部分所述第二有源区具有不同于所述第一导电类型的第二导电类型；
在所述第一有源区的顶部上方并且相邻所述第一有源区的侧壁部以及在至少部分所述第二有源区上方形成栅结构，其中沟道区沿着所述第一有源区的顶部和侧壁部与所述栅结构相邻设置；以及
在形成所述栅结构之后，去除所述半导体器件的一侧上的部分所述第二有源区，其中去除部分所述第二有源区露出底下的绝缘体层。
2.根据权利要求1的方法，其中至少部分所述第一有源区是P-，并且至少部分所述第二有源区是P+。
3.根据权利要求1的方法，其中所述半导体器件的所述一侧是所述栅结构的漏侧。
4.根据权利要求1的方法，进一步包括掩蔽所述第一有源区和执行向所述第二有源区中的注入。
5.根据权利要求1的方法，进一步包括：
硅化所述第一有源区和所述第二有源区以形成硅化物区，所述硅化物区将所述半导体器件的与所述一侧相对的第二侧上未在所述栅结构底下的部分所述第一有源区连接至所述第二侧上未在所述栅结构底下的部分所述第二有源区，其中所述第一有源区包括在所述第一有源区的侧壁之间、所述沟道区之外以及所述栅结构之下的体区，并且其中，所述硅化物区提供所述体区和所述第二侧上未在所述栅结构底下的部分所述第一有源区之间的连接，并且其中，所述硅化物区延伸通过所述第二侧上未在所述栅结构底下的部分所述第二有源区至底下的绝缘体层。
6.根据权利要求1的方法，其中去除所述半导体器件的一侧上的部分所述第二有源区特征在于：去除仅在所述半导体器件的一侧上的部分所述第二有源区。
7.根据权利要求1的方法，构图所述半导体层进一步包括产生与所述第二有源区相邻的第三有源区，以及与所述第三有源区相邻的第四有源区，所述第二有源区在所述第一和第三有源区之间，所述第三有源区在所述第二和第四有源区之间，并且其中，形成所述栅结构包括在至少部分所述第三和第四有源区上方形成所述栅结构。
8.根据权利要求1的方法，进一步包括执行源/漏注入，其中，在所述源/漏注入之后，从所述栅结构之下延伸出的部分所述第一有源区具有与所述第一导电类型相反的导电类型。
9.根据权利要求1的方法，进一步包括硅化所述第一有源区和所述第二有源区，以在所述半导体器件的源区中形成硅化物区，所述硅化物区将所述源区中的部分所述第一有源区连接至所述源区中的部分所述第二有源区，所述硅化物区延伸通过所述源区中的部分所述第二有源区至所述绝缘体层。
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