KR20030072069A - 다중격리구조를 갖는 반도체 소자 및 그 제조방법 - Google Patents

다중격리구조를 갖는 반도체 소자 및 그 제조방법 Download PDF

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Abstract

다중격리구조를 갖는 반도체 소자 및 그 제조방법을 제공한다. 이 소자는 반도체 기판의 소정영역에 형성된 고농도의 제1 도전형 매몰층과, 반도체 기판 및 매몰층 전면을 덮는 제1 도전형의 에피택시얼층(epitaxial layer)을 갖는다. 에피택시얼층 및 반도체 기판의 일부를 관통하여 소자영역(device region)을 한정하는 소자격리구조(device isolation structure)가 배치된다. 소자격리구조는 에피택시얼층을 관통한 상부격리구조 및 상부격리구조 하부의 반도체 기판에 형성된 하부격리구조를 가진다. 이 소자격리구조를 형성하는 방법은, 반도체 기판의 소정영역에 하부격리구조를 형성하여 소자영역을 한정하고, 반도체 기판 전면에 제1 도전형 에피택시얼층(epitaxial layer)를 형성한다. 에피택시얼층을 관통하여 에피택시얼층에 소자영역을 한정하는 상부격리구조를 형성한다. 상부격리구조는 하부격리구조의 상부에 접속되도록 형성한다.

Description

다중격리구조를 갖는 반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE WHITH MULTIPLE ISOLATION STRUCTURE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로,더 구체적으로 다중격리구조를 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
최근들어 대용량의 전력 전달과 고속 스위칭 능력을 요구되는 전력 변환 및 전력 제어시스템에서 파워IC 제품의 응용 범위가 증가하는 추세에 있으며, 특히 하드디스크 드라이브(HDD) 및 비디오테입 레코더(VTR) 뿐만아니라 자동차의 전장 IC 등에 파워IC 제품이 폭넓게 이용되고 있다. DMOS 트랜지스터(Double Diffused MOS transistor)는 단위영역당 전류처리능력이 높고, 온-저항 (on-resistnace) 낮기때문에 고전압을 처리할 수 있는 파워IC의 매우 중요한 구성요소이다. 이러한 DMOS소자는 높은 전압에서 동작되므로 DMOS소자와 DMOS소자 사이, DMOS소자와 다른 제어회로들 사이에 높은 항복전압을 갖는 소자격리구조가 필요하다. 종래에는 소자격리를 위하여 불순물확산층을 사용하는 접합격리기술(Junction isolation technology)를 사용하였다. 그러나, 접합격리기술을 사용할 경우, 깊은 소자격리구조를 형성하기 위하여 넓은 면적을 필요로 한다. 이를 개선하기 위하여 트렌치 소자격리구소를 사용하는 방법들이 제안되고 있다. 미국특허번호 5,356,822에는 "상보적 BICDMOS 소자 제조방법(Method for making all complementary BICDMOS devices)"이라는 제목으로 SOI(Silicon On Insulator)기판에 DMOS소자를 형성하여 소자들을 격리시키는 방법이 제안되어 있다. 또다른 트렌치 소자격리구조의 형성 방법이 "바이폴라 시모스-디모스 전력 집적회로 소자의 제조방법(Method of fabricating Bipolar CMOS-DMOS power IC device)"라는 제목으로 대한민국특허번호 10-248372(Korean Patent No.10-248372)에서 제안된 바도 있다.
도 1은 접합격리기술(junction isolation technology)이 적용된 소자격리구조를 갖는 종래의 DMOS 소자를 나타낸 단면도이다.
도 1을 참조하면, 접합격리구조(junction isolation structure)를 갖는 DMOS소자는 반도체 기판(1)의 소정영역에 제1 도전형의 매몰층(6)이 배치되고, 상기 매몰층(6)과 소정간격 이격되어 상기 매몰층(6)을 둘러싸는 제2 도전형의 매몰층(2)이 배치된다. 상기 제1, 제2 도전형 매몰층(6, 2) 및 상기 반도체 기판(1)의 전면에 제1 도전형의 에피택시얼층(epitaxial layer; 8)이 적층된다. 상기 에피택시얼층(8)은 상기 제1 도전형의 매몰층(6)보다 낮은 농도로 도우핑된다. 상기 에피택시얼층(8)을 관통하여 상기 에피택시얼층(8)의 소정영역을 둘러싸는 제2 도전형의 접합격리층(junction isolation layer; 4)이 상기 제2 도전형 매몰층(2)에 접속된다. 상기 접합격리층(4) 및 상기 제2 도전형 매몰층(2)은 DMOS소자의 소자격리구조(5)를 이룬다. 상기 소자격리구조(5)는 DMOS소자의 소자영역을 한정한다. 상기 소자격리구조(5)로 둘러싸여진 소자영역의 소정영역에 필드산화막(16)이 배치되어 제1 활성영역 및 제2 활성영역을 한정한다. 상기 필드산화막(16)은 상기 소자격리구조(5)로부터 이격되어 상기 제1 활성영역을 둘러싼다. 상기 제1 활성영역 상에 게이트 절연막(22)이 개재된 게이트 전극(14)이 배치되고, 상기 게이트 전극(14)에 인접한 제1 활성영역 내에 소오스 영역이 배치되고, 상기 제2 활성영역 내에 드레인 영역이 배치된다. 상기 소오스 영역은 상기 게이트 전극(14)에 인접하여 상기 제1 활성영역의 표면에 형성된 제1 도전형 확산층(18)과, 상기 제1 도전형 확산층(18)에 인접하여 상기 게이트 전극(14)으로부터 이격된 제2 도전형 확산층(20)과, 상기 제1 및 제2 도전형 확산층(14, 20)을 감싸는 제2 도전형 바디영역(26)으로 구성된다. 상기 드레인 영역은 상기 에피택시얼층(8)을 수직으로 관통하여 상기 제1 도전형 매몰층(6)에 접속된 싱크영역(10)과, 상기 싱크영역(10) 상부의 상기 제2 활성영역 표면에 형성된 고농도 영역(12)을 포함한다.
통상적으로 DMOS 소자의 항복전압은 상기 에피택시얼층(8)의 두께에 비례한다. 즉, 높은 항복전압을 갖는 DMOS소자를 형성하기 위하여 상기 에피택시얼층(8)을 10㎛정도의 두께로 성장시켜야 한다. 따라서, 두꺼운 에피택시얼층(8)을 관통하는 상기 제2 도전형 접합격리층(4)을 형성할 때, 상기 제2 도전형 접합격리층(2)을 이루는 불순물의 확산을 고려하여 상기 접합격리층과 드레인 영역 사이에 충분한 간격이 필요하다. 그 결과, 접합격리기술이 적용된 DMOS소자에서 소자격리구조가 차지하는 면적은 전체 소자면적의 25%이상이 된다.
도 2는 접합격리기술의 문제점을 극복하기 위하여 제안된 트렌치 소자격리구조를 갖는 DMOS소자를 나타낸 도면이다.
도 2를 참조하면, 상술한 접합격리구조를 갖는 DMOS소자와 마찬가지로, 트렌치 소자격리구조를 갖는 DMOS 소자는, 반도체 기판(31)에 형성된 제1 도전형 매몰층(36), 상기 매몰층(36) 및 상기 반도체 기판(31)의 전면에 덮여진 에피택시얼층(38), 상기 에피택시얼층(38)에 형성된 게이트 전극(34), 소오스 영역 및 드레인 영역을 포함한다. 상기 소오스 영역 및 상기 드레인 영역은 상술한 접합격리구조를 갖는 DMOS소자와 동일한 구조를 갖는다. 즉, 상기 소오스 영역은 제1 도전형 확산층(48), 제2 도전형 확산층(30) 및 제2 도전형 몸체 영역(44)으로 구성되고, 상기 드레인 영역은 상기 매몰층(36)에 접속된 싱크영역(40) 및 상기 싱크영역(40) 상부에 형성된 고농도 영역(42)을 포함한다. 상기 에피택시얼층(38) 및 상기 반도체 기판(31)의 일부를 관통하여 소자격리구조(32)가 배치된다. 상기 소자격리구조(32)는 소자영역을 한정한다. 상기 소자격리구조(32)로 둘러싸여진 소자영역의 소정영역에 필드산화막(46)이 배치되어 제1 및 제2 활성영역을 한정한다. 상기 게이트 전극(34) 및 상기 소오스 영역은 상기 필드산화막(46)으로 둘러싸여진 제1 활성영역에 배치된다. 상기 드레인 영역은 상기 필드산화막(46) 및 상기 소자격리구조(32) 사이의 상기 제2 활성영역 내에 배치된다.
도시된 것과 같이 소자격리구조(32)는 서로 이웃한 DMOS 소자들 사이 및 다른 제어 회로들과의 격리를 위하여 상기 제1 도전형 매몰층보다 깊게 형성되어야 한다. 즉, 70V정도의 동작전압을 갖는 DMOS소자에서 상기 소자격리구조(32)의 깊이는 약 20㎛ 이상이 필요하다. 따라서, 식각공정과 매립공정의 어려움으로 인하여 좁은 면적에서 깊은 트렌치 소자격리구조를 형성하는데 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는 높은 동작전압을 갖는 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 우수한 소자격리특성의 소자격리구조를 갖는 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 소자영역 대비 소자격리구조의 면적이 좁은 반도체 소자 및 그 제조방법을 제공하는데 있다.
도 1은 접합격리기술(junction isolation technology)이 적용된 소자격리구조를 갖는 종래의 DMOS 소자를 나타낸 단면도이다.
도 2는 접합격리기술의 문제점을 극복하기 위하여 제안된 트렌치 소자격리구조를 갖는 DMOS소자를 나타낸 도면이다.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 소자를 갖는 파워IC의 일부분을 개략적으로 나타낸 단면도이다.
도 4 내지 도 12는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.
상기 기술적 과제들은 다중격리구조를 갖는 반도체 소자에 의해 제공될 수 있다. 이 소자는, 반도체 기판의 소정영역에 형성된 고농도의 제1 도전형 매몰층과, 상기 반도체 기판 및 상기 매몰층 전면을 덮는 제1 도전형의에피택시얼층(epitaxial layer)을 포함한다. 상기 에피택시얼층 및 상기 반도체 기판의 일부를 관통하여 소자영역(device region)을 한정하는 소자격리구조(device isolation structure)가 배치된다. 상기 소자영역 상에 필드산화막이 배치되어 제1 및 제2 활성영역을 한정한다. 상기 제1 활성영역 상에 게이트 전극 및 소오스 영역이 배치되고, 상기 제2 활성영역 내에 드레인 영역이 배치된다. 상기 매몰층은 상기 소자영역 내의 상기 반도체 기판과 상기 에피택시얼층 사이에 개재된다. 본 발명에서 상기 소자격리구조는 상기 에피택시얼층을 관통한 상부격리구조 및 상기 상부격리구조 하부의 상기 반도체 기판에 형성된 하부격리구조를 포함하는 것을 특징으로 한다.
구체적으로, 상기 소오스 영역은 제1 도전형 확산층 및 제2 도전형의 몸체영역을 포함하고, 상기 드레인 영역은 제1 도전형의 싱크영역 및 제1 도전형의 고농도 영역을 포함할 수 있다. 상기 제1 도전형 확산층은 상기 게이트 전극에 인접하는 상기 제1 활성영역 내에 형성될 수 있고, 상기 제2 도전형 몸체영역은 상기 제1 도전형 확산층을 둘러싸고, 상기 게이트 전극 하부에 중첩된 부분을 가질 수 있다. 상기 싱크영역은 상기 매몰층에 접속되고, 상기 고농도 영역은 상기 싱크영역(sink region)의 상부표면에 형성될 수 있다.
상기 기술적 과제들은 다중트렌치 소자격리구조를 갖는 반도체 소자의 제조방법에 의해 제공될 수 있다. 이 방법은, 반도체 기판의 소정영역에 하부격리구조를 형성하여 소자영역을 한정하고, 상기 소자영역 내에 제1 도전형의 매몰층을 형성하는 것을 포함한다. 상기 매몰층 및 상기 하부격리구조를 갖는 반도체 기판 전면에 제1 도전형 에피택시얼층(epitaxial layer)를 형성한다. 상기 에피택시얼층을 관통하여 상기 에피택시얼층에 소자영역을 한정하는 상부격리구조를 형성한다. 상기 상부격리구조는 상기 하부격리구조의 상부에 접속된다. 상기 소자영역 내에 필드산화막을 형성하여 제1 및 제2 활성영역을 한정한다. 상기 제1 활성영역 상에 게이트 전극을 형성하고, 상기 제1 및 제2 활성영역 내에 각각 소오스 영역 및 드레인 영역을 형성한다.
상기 하부격리구조 및 상기 상부격리구조는 트렌치 소자분리기술(shallow trench isolation technology)를 사용하여 형성할 수 있고, 상기 필드 산화막은 로코스기술(LOCOS technology)를 사용하여 형성할 수 있다. 상기 소오스 영역은 상기 게이트 전극에 인접한 제1 활성영역 내의 제2 도전형 바디영역과, 상기 게이트 전극에 인접한 상기 바디영역 표면의 제1 불순물확산층과, 상기 게이트 전극으로부터 이격되어 상기 제1 도전형확산층에 인접한 상기 바디영역 표면의 제2 도전형확산층으로 형성할 수 있다. 상기 드레인 영역은 상기 필드산화막을 형성하기 전에 상기 제2 활성영역 내에 불순물을 주입하여 상기 매몰층에 접속된 제1 도전형 싱크영역과, 상기 필드산화막을 형성한 후 상기 제2 활성영역의 표면에 불순물을 주입하여 형성된 제1 도전형 고농도 확산층으로 형성될 수 있다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명하도록 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 소자를 갖는 파워IC의 일부분을 개략적으로 나타낸 단면도이다.
도 3을 참조하면, 파워IC는 고전압, 고전류에서 동작할 수 있도록 다양한 소자들이 되어 있다. 도시된 것과 같이, 파워 IC는 모스트랜지스터(MOS Tr), 바이폴라 트렌지스터(Bipolar Tr) 및 반도체 소자(DMOS) 등을 포함한다. 최근에는 좁은 칩면적에서 우수한 특성을 갖는 수직형 반도체 소자(VDMOS)가 파워IC에 포함되어 있다. 각 소자들은 항복전압이 높은 소자격리구조에 의해 이웃한 소자들과 격리되어 있다.
반도체 소자는 반도체 기판(50)의 소정영역에 형성된 제1 도전형의 매몰층(60)을 포함한다. 상기 매몰층(60) 및 상기 반도체 기판(50)의 전면에 제1 도전형의 에피택시얼층(epitaxial layer; 62)이 덮여진다. 상기 매몰층(60)은 상기 반도체 기판(50) 및 상기 에피택시얼층(62)에 소정의 두께로 이루어진 불순물확산층으로 형성되어 있다. 상기 에피택시얼층(62)은 상기 매몰층(60)보다 낮은 농도로 도우핑된다. 상기 에피택시얼층(62) 및 상기 반도체 기판의 일부를 관통하여 상기 DMOS소자의 소자영역을 한정하는 소자격리구조(90)가 배치되어 있다. 상기 소자격리구조는(90) 상기 반도체 기판(50)에 형성되어 상기 매몰층(60)의 주위를 둘러싸는 하부격리구조(58) 및 상기 에피택시얼층(62)에 형성되어 상기 소자영역을 둘러싸는 상부격리구조(68)를 포함한다. 상기 하부격리구조(58) 및 상기 상부격리구조(68)는 각각 트렌치 소자격리기술을 사용하여 형성된다. 상기 하부격리구조(58)는 상기 매몰층(60)보다 현저히 깊게 형성하여 이웃한 고전압 소자와 상기 매몰층(60)사이의 펀치쓰루 또는 항복 현상(Breakdown phenomenon)을 방지할 수 있다. 통상적으로, 상기 매몰층은 2㎛ 내지 3㎛ 정도의 깊이로 상기 반도체 기판(50)에 형성된다. 따라서, 상기 하부격리구조(58)는 상기 반도체 기판(50)에 5㎛이상의 깊이로 형성하는 것이 바람직하다. 상기 소자격리구조(90)은 상기 하부격리구조(58) 하부의 상기 반도체 기판(50) 내에 제2 도전형의 불순물을 주입하여 접합격리층(junction isolation layer; 56)더 포함하여 소자격리능력(device isolation ability)를 더 향상시킬 수 있다.
상기 소자격리구조(90)에 의해 한정된 상기 소자영역의 소정영역에 필드산화막(70)이 배치되어 제1 활성영역(a1) 및 제2 활성영역(a2)을 한정한다. 상기 제1 활성영역(a1)은 상기 필드산화막(70)으로 둘러싸여진 영역이고, 상기 제2 활성영역(a2)은 상기 필드산화막(70) 및 상기 소자격리구조(90) 사이의 영역이다. 상기 필드산화막(70)은 로코스기술을 사용하여 형성할 수 있다.
상기 제1 활성영역(a1) 상에 게이트 전극(80)이 배치된다. 상기 게이트 전극(80) 및 상기 제1 활성영역(a1) 사이에 게이트 절연막(74)이 개재된다. 상기 게이트 전극(80)은 상기 필드산화막(70)과 중첩된 영역을 갖는다. 일반적으로 반도체 소자에서는 상기 게이트 전극(80)은 메쉬형 구조(mesh-shaped structure)를 갖도록 형성한다.. 따라서, 상기 게이트 전극(80)은 상기 제1 활성영역(a1)을 노출시키는 복수개의 개구부(opening)을 갖는다. 상기 개구부에 노출된 상기 제1 활성영역(a1) 내에 소오스 영역이 배치되고, 상기 제2 활성영역(a2) 내에 드레인 영역이 배치된다. 상기 소오스 영역은 상기 게이트 전극(80)에 인접하여 상기 제1 활성영역(a1) 내에 형성된 제1 도전형 확산층(84) 및 상기 제1 도전형 확산층(84)을 둘러싸고, 상기 게이트 전극(80) 하부와 중첩된 영역을 갖는 제2 도전형 몸체영역(82)을 포함한다. 상기 소오스 영역은 상기 제1 도전형 확산층(84)에 인접하고, 상기 게이트 전극(80)으로부터 이격된 제2 도전형 확산층(86)이 더 포함할 수 있다. 상기 드레인 영역은 상기 제2 활성영역(a2) 내에 형성되어 상기 매몰층(60)에 수직으로 접속된 제1 도전형의 싱크영역(74)과, 상기 싱크영역(74)이 형성된 상기 제2 활성영역(a2)의 표면에 형성된 고농도 영역(88)을 포함한다. 도시하지는 않았지만, 상기 드레인 영역 및 상기 소오스 영역에 각각 드레인 전극 및 소오스 전극이 접속된다. 즉, 상기 소오스 전극은 상기 제1 도전형 확산층(84) 및 상기 제2 도전형 확산층(86)에 공통으로 접속되어 DMOS가 동작하는 동안 기생 바이폴라 트랜지스터(parasitic bipolar transistor)를 오프시킨다.
도시된 것과 같이 본 발명에 따른 반도체 소자는 상기 반도체 기판에 상기 매몰층으로부터 이격되어 상기 소자영역을 둘러싸는 하부격리구조와, 상기 하부격리구조의 상부에 접속되어 상기 소자영역을 둘러싸는 상부격리구조로 구성된 이중의 소자격리구조를 갖는다. 따라서, 제한된 면적에서 15㎛이상의 깊은 소자격리구조를 가질 수 있다.
도 4 내지 도 12는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 4 및 도 5를 참조하면, 반도체 기판(50) 상에 제1 하드마스크 패턴(52)을 형성하여 상기 반도체 기판(50)의 소정영역을 노출시킨다. 상기 반도체 기판(50)은 통상 p형 실리콘기판으로 준비할 수 있다. 상기 제1 하드마스크 패턴(52)을 식각마스크로 사용하여 상기 반도체 기판(50)을 식각하여 제1 트렌치 영역(54)을 형성한다. 상기 제1 트렌치 영역(54)은 5㎛ 내지 10㎛의 깊이로 형성할 수 있다. 상기 하드마스크 패턴(52)을 이온주입마스크로 사용하여 상기 제1 트렌치 영역(54)의 바닥에 p형 불순물을 주입한다. 그 결과, 상기 제1 트렌치 영역(54)의 바닥에 접합격리층(junction isolation layer; 56)이 형성된다. 상기 접합격리층은 붕소(B), 플루오르화붕소(BF2) 및 인듐(In) 중 하나를 주입하여 형성할 수 있다.
도 6을 참조하면, 상기 반도체 기판(50) 상에 상기 제1 트렌치 영역(54)의 내부를 채우는 하부격리구조(58)를 형성하고, 상기 제1 하드마스크 패턴(52)을 제거한다. 상기 하부격리구조(58)는 통상의 얕은 트렌치 소자분리 기술(shallow trench isolation technology)을 사용하여 형성할 수 있다. 이어서, 상기 하부격리구조(58)에 의해 둘러싸여진 반도체 기판(50) 내에 불순물을 주입하여 n형 매몰층(60)을 형성한다. 상기 n형 매몰층()은 1×1014/cm2내지 1×1014/cm2의 인(P), 비소(As) 또는 안티몬(Sb)을 주입하여 형성할 수 있다. 상기 접합격리층(56)을 형성하였을 경우, 상기 n형 매몰층(60)은 외부확산(external diffusion)을 고려하여 상기 접합격리층(56)으로부터 소정간격 이격시켜 형성할 수도 있다.
도 7을 참조하면, 상기 매몰층(60) 및 상기 반도체 기판(50)의 전면에 n형 에피택시얼층(epitaxial layer; 62)을 성장시킨다. 상기 n형 에피택시얼층(62)은 상기 매몰층(60)보다 낮은 농도로 형성할 수 있다. 상기 에피택시얼층(62)은 반도체 소자의 항복전압(breakdown volatage)을 높이기 위하여 약 10㎛정도의 두께로 형성할 수 있다. 상기 에피택시얼층(62)을 성장시키는 동안 상기 매몰층(60)이 상기 반도체 기판(50) 및 상기 에피택시얼층(62)으로 확산된다. 이에 따라서, 상기 n형 매몰층(60)은 3㎛ 내지 10㎛의 두께를 가진다.
도 8 및 도 9를 참조하면, 상기 에피택시얼층(62) 상에 제2 하드마스크 패턴(64)을 형성하여 상기 에피택시얼층(62)의 소정영역을 노출시킨다. 이 때, 상기 하부 격리구조 상부의 상기 에피택시얼층(62) 표면이 노출된다. 상기 제2 하드마스크 패턴(64)을 식각마스크로 사용하여 상기 에피택시얼층(62)을 식각하여 상기 하부격리구조(58)를 노출시키는 제2 트렌치 영역(66)을 형성한다. 계속해서, 상기 제2 트렌치 영역(66)을 채우는 상부격리구조(68)를 형성한 후 상기 제2 하드마스크 패턴(64)을 제거한다. 상술한 것과 같이 상기 상부격리구조(68) 또한 상기 하부격리구조(58)와 마찬가지로 얕은 트렌치 소자격리 기술(shallow trench isolation technology)를 사용하여 형성할 수 있다. 상기 하부격리구조(58) 및 상기 상부격리구조(68)는 소자격리구조(90)를 구성한다. 상기 하부격리구조(58) 하부에 접합격리층(56)을 더 형성할 경우, 상기 소자격리구조(90)는 상기 접합격리층(56), 상기 하부격리구조(58) 및 상기 상부격리구조(68)로 구성될 수 있다. 상기 소자격리구조(90)는 상기 에피택시얼층(62) 및 상기 반도체 기판(50)을 차례로 관통하는 루우프(loop)구조를 가진다. 따라서, 상기 소자격리구조(90)에 의해 둘러싸여진 상기 반도체 기판(50) 및 상기 에피택시얼층(62)은 반도체 소자가 형성될 소자영역에 해당한다.
도 10을 참조하면, 상기 소자격리구조(90)에 인접한 상기 에피택시얼층(62)내에 불순물을 주입하여 상기 매몰층(60)에 수직으로 접속된 싱크영역(74)을 형성한다. 상기 싱크영역(74)은 상기 소자격리구조(90)에 인접하여 상기 소자영역의 소정영역을 둘러싸는 루우프형 구조(loop-shaped structure)를 갖는다. 상기 싱크 영역(74)은 인(P), 비소(As) 또는 안티몬(Sb)을 1×1014/cm2내지 1×1014/cm2주입하여 형성할 수 있다. 즉, 상기 싱크영역(74)은 상기 에피택시얼층(62)보다 높은 농도로 도우핑하여 형성한다. 이어서, 상기 소자영역 내에 필드산화막(70)을 형성하여 제1 활성영역(a1) 및 제2 활성영역(a2)을 한정한다. 상기 필드산화막(70)은 상기 싱크영역(74)에 인접하게 형성되어, 상기 필드산화막(70)으로 둘러싸여진 제1 활성영역(a1) 및 상기 싱크영역(74)이 형성된 제2 활성영역(a2) 한정한다. 상기 필드산화막(70)은 로코스 기술로 형성할 수 있다. 상기 필드산화막(70)을 형성하는 동안 상기 싱크영역(74)의 불순물이 활성화(activation)되어 상기 싱크영역(74)의 저항이 낮아질 수 있다.
도 11을 참조하면, 상기 제1 활성영역(a1) 상에 게이트 전극(80)을 형성한다. 상기 게이트 전극(80) 및 상기 제1 활성영역(a1) 사이에 게이트 절연막(74)이 개재되고, 상기 게이트 전극(80)은 상기 필드산화막(70)과 중첩된 영역을 가진다. 상기 게이트 전극(80)은 상기 제1 활성영역(a1)을 차례로 덮는 절연막 및 게이트 도전막을 형성하고, 적어도 상기 게이트 도전막을 패터닝하여 형성할 수 있다. 상기 게이트 전극(80)은 통상적으로 상기 제1 활성영역(a1)이 노출된 복수개의 개구부(opening)을 갖는 메쉬형 구조(mesh-shaped structure)로 형성할 수 있다. 이어서, 포토레지스트 패턴(도시 안함) 및 상기 게이트 전극(80)을 이온주입마스크로 사용하여 상기 제1 활성영역(a1) 내에 p형 몸체영역(p-type body region; 82)을 형성한다. 이어서, 상기 반도체 기판(50)에 열처리 공정을 적용하여 상기 p형 몸체영역(82)을 상기 게이트 전극(80) 하부에 중첩되도록 확산시킨다. 이 때, 상기 싱크영역(74)을 이루는 불순물 또한 확산 및 활성화(activation)되어 싱크영역(74)의 저항이 더욱 더 낮아진다.
마지막으로 도 12를 참조하면, 사진공정(photo process) 및 이온주입 공정(ion implantation process)를 사용하여 상기 게이트 전극(80)에 인접한 상기 제1 활성영역(a1) 내에 n형 확산층(84)을 형성함과 동시에 상기 싱크영역(74) 상부의 상기 제2 활성영역(a2) 표면에 n형 고농도 영역(88)을 형성한다. 상기 n형 고농도 영역(88)은 상기 싱크영역(74)보다 더 높은 농도로 형성한다. 또한, 상기 n형 확산층(84)에 인접하고, 상기 게이트 전극(80)으로부터 이격된 상기 제1 활성영역(a1) 내에 p형 확산층(86)을 형성한다. 그 결과, 상기 제1 활성영역(a1) 내에 n형 확산층(84), p형 확산층(86) 및 상기 n,p형 확산층(84, 86)을 둘러싸고,상기 게이트 전극(80)의 하부에 중첩된 p형 몸체 영역(82)으로 구성된 소오스 영역이 형성된다. 또한, 상기 제2 활성영역(a2) 내에는 상기 싱크영역(74) 및 상기 고농도 영역(88)으로 구성된 드레인 영역이 형성된다. 계속해서 도시하지는 않았지만, 통상적인 배선공정(interconnection process)를 사용하여 상기 소오스 영역에 접속된 소오스 전극, 상기 드레인 영역에 접속된 드레인 전극 및 상기 게이트 전극에 접속된 게이트 전극을 형성한다.
상술한 바와 같이 본 발명에 따르면, 이중 소자격리구조에 의하여 제한된 면적에서 우수한 소자격리특성을 갖는 소자격리구조를 형성할 수 있다. 즉, 종래의 접합소자격리구조를 갖는 반도체 소자에서 외부확산에 기인하는 소자분리영역의 증가를 해결할 수 있고, 단일 소자격리구조를 갖는 반도체 소자에서 15㎛이상의 트렌치 격리구조를 형성하기 어려운 단점을 극복하여 깊은 소자격리구조를 형성할 수 있다. 그 결과, 고전압, 고전류에서 동작하는 반도체 소자의 소자격리능력(device isolation ability)를 현저히 향상시킬 수 있다.

Claims (25)

  1. 반도체 기판의 소정영역에 형성된 고농도의 제1 도전형 매몰층;
    상기 반도체 기판 및 상기 매몰층 전면을 덮는 제1 도전형의 에피택시얼층(epitaxial layer);
    상기 에피택시얼층 및 상기 반도체 기판의 일부를 관통하여 소자영역(device region)을 한정하는 소자격리구조(device isolation structure);
    상기 소자영역 상에 배치되어 제1 및 제2 활성영역을 한정하는 필드산화막(field oxide);
    상기 제1 활성영역 상에 배치된 게이트 전극;및
    상기 제1 활성영역 및 상기 제2 활성영역 내에 각각 형성된 소오스 영역 및 드레인 영역을 포함하되, 상기 매몰층은 상기 소자영역 내에 위치하고, 상기 소자격리구조는 상기 에피택시얼층을 관통한 상부격리구조 및 상기 상부격리구조 하부의 상기 반도체 기판에 형성된 하부격리구조를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 에피택시얼층은 상기 매몰층보다 낮은 농도로 도우핑된 것을 특징으로 하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 소자격리구조는,
    상기 하부격리구조 하부의 상기 반도체 기판내에 형성되어 상기 하부격리구조에 접촉된 제2 도전형의 접합격리층(junction isolation layer)를 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 하부격리구조는 상기 반도체 기판에 상기 제1 도전형의 매몰층보다 더 깊게 형성된 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 소자격리구조는 상기 매몰층으로 부터 이격되어 상기 매몰층 주위를 둘러싸는 것을 특징으로 하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 필드산화막은,
    상기 소자격리구조로 부터 이격되어 상기 제1 활성영역을 둘러싸는 것을 특징으로 하는 반도체 소자.
  7. 제6 항에 있어서,
    상기 제2 활성영역은 상기 필드산화막 및 상기 소자격리구조 사이의 영역인 것을 특징으로 하는 반도체 소자.
  8. 제1 항에 있어서,
    상기 게이트전극은 상기 필드산화막 상부에 중첩된 부분을 갖는 것을 특징으로 하는 반도체 소자.
  9. 제1 항에 있어서,
    상기 드레인 영역은 상기 에피택시얼층보다 높은 농도의 제1 도전형으로 도우핑 된 것을 특징으로 하는 반도체 소자.
  10. 제1 항에 있어서,
    상기 드레인 영역은,
    상기 매몰층에 접속된 싱크영역(sink region);및
    상기 싱크영역의 상부 표면에 형성된 고농도 영역(heavy doped region)을 포함하는 것을 특징으로 하는 반도체 소자.
  11. 제10 항에 있어서,
    상기 싱크영역 및 상기 고농도 영역은 상기 에피택시얼층보다 높은 농도의 제1 도전형으로 도우핑되고, 상기 고농도 영역은 상기 싱커영역보다 높은 농도로도우핑된 것을 특징으로 하는 반도체 소자.
  12. 제1 항에 있어서,
    상기 소오스 영역은,
    상기 게이트 전극에 인접하는 제1 도전형 확산층;및
    상기 제1 도전형 확산층을 둘러싸되, 상기 게이트 전극 하부에 중첩된 부분을 갖는 제2 도전형의 몸체영역(body region)을 포함하는 것을 특징으로 하는 반도체 소자.
  13. 제1 항에 있어서,
    상기 소오스 영역은,
    상기 게이트 전극으로부터 이격되어 상기 제1 활성영역 표면에 형성된 제2 도전형 확산층;
    상기 게이트 전극 및 상기 제2 도전형 확산층 사이의 상기 제1 활성영역 표면에 형성된 제1 도전형 확산층;및
    상기 제1 도전형 확산층 및 상기 제2 도전형 확산층을 둘러싸는 제2 도전형 몸체영역을 포함하되, 상기 제2 도전형 몸체영역의 깊이는 상기 제1 도전형 확산층 및 상기 제2 도전형 확산층보다 깊고, 상기 게이트 전극 하부에 중첩된 부분을 갖는 것을 특징으로 하는 반도체 소자.
  14. 제13 항에 있어서,
    상기 제2 도전형 확산층은 상기 몸체영역보다 높은 농도로 도우핑된 것을 특징으로 하는 반도체 소자.
  15. 반도체 기판의 소정영역에 하부격리구조를 형성하여 소자영역을 한정하는 단계;
    상기 소자영역 내에 제1 도전형의 매몰층을 형성하는 단계;
    상기 매몰층 및 상기 하부격리구조를 갖는 반도체 기판 전면에 제1 도전형 에피택시얼층(epitaxial layer)를 형성하는 단계;
    상기 에피택시얼층을 관통하여 상기 에피택시얼층에 소자영역을 한정하되, 상기 하부격리구조의 상부에 접속된 상부격리구조를 형성하는 단계;
    상기 소자영역 내에 필드산화막을 형성하여 제1 및 제2 활성영역을 한정하는 단계;
    상기 제1 활성영역 상에 게이트 전극을 형성하는 단계;및
    상기 제1 및 제2 활성영역 내에 각각 소오스 영역 및 드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  16. 제15 항에 있어서,
    상기 하부격리구조를 형성하는 단계는,
    상기 반도체 기판 상에 제1 하드마스크 패턴을 형성하는 단계;
    상기 제1 하드마스크 패턴을 식각마스크로 사용하여 상기 반도체기판을 패터닝하여 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치 내에 절연막을 채우는 단계;및
    상기 제1 하드마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제16 항에 있어서,
    상기 절연막을 채우기 전에,
    상기 제1 하드마스크 패턴을 이온주입마스크로 사용하여 상기 제1 트렌치 바닥에 불순물을 주입하여 제2 도전형의 접합격리층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제17 항에 있어서,
    상기 접합격리층은 붕소(B), 플루오르화붕소(BF2) 및 인듐(In) 중 선택된 원소를 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제15 항에 있어서,
    상기 제1 도전형 매몰층을 형성한 후,
    상기 반도체 기판에 열처리 공정을 적용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제15 항에 있어서,
    상기 상부격리구조를 형성하는 단계는,
    상기 에피택시얼층 상에 상기 하부격리구조 상부의 상기 에피택시얼층을 노출시키는 제2 하드마스크 패턴을 형성하는 단계;
    상기 제2 하드마스크 패턴을 식각마스크로 사용하여 상기 에피택시얼층을 식각하여 상기 하부격리구조를 노출시키는 제2 트렌치를 형성하는 단계;
    상기 제2 트렌치 내에 절연막을 채우는 단계;및
    상기 제2 하드마스크 패턴을 제거하는 단계를 포함하는 반도체 소자의 제조방법.
  21. 제15 항에 있어서,
    상기 필드산화막은 열산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  22. 제15 항에 있어서,
    상기 필드산화막은 상기 상부격리구조로부터 이격되어 상기 제1 활성영역을 둘러싸고, 상기 필드산화막과 상기 상부격리구조 사이에 제2 활성영역을 한정하는 것을 특징으로 하는 반도체 소자의 제조방법.
  23. 제15 항에 있어서,
    상기 게이트 전극은 상기 필드산화막과 중첩된 영역을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  24. 제15 항에 있어서,
    상기 소오스 영역을 형성하는 단계는,
    상기 게이트 전극에 인접한 제1 활성영역 내에 제2 도전형 바디영역을 형성하는 단계;
    상기 게이트 전극에 인접한 상기 바디영역 표면에 제1 불순물확산층을 형성하는 단계;및
    상기 게이트 전극으로부터 이격되어 상기 제1 도전형확산층에 인접한 상기 바디영역 표면에 제2 도전형확산층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  25. 제15 항에 있어서,
    상기 드레인 영역을 형성하는 단계는,
    상기 필드산화막을 형성하기 전에 상기 제2 활성영역 내에 불순물을 주입하여 상기 매몰층에 접속된 제1 도전형 싱크영역을 형성하는 단계;및
    상기 필드산화막을 형성한 후, 상기 제2 활성영역의 표면에 불순물을 주입하여 제1 도전형 고농도 확산층을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
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