JP4014677B2 - 絶縁ゲイト型半導体装置 - Google Patents

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Description

【0001】
【発明が属する技術分野】
本明細書で開示する発明は、結晶半導体基板、例えば単結晶シリコン基板若しくはSOI基板(SIMOXなど)を利用して形成された絶縁ゲイト型半導体装置、特に絶縁ゲイト型電界効果トランジスタ(以後、単にIG−FETと略記する)の構成およびその作製方法に関する。特に、チャネル長が1μm以下(代表的には0.01〜0.35μm)の微細素子を作製する場合において効果を発揮する技術である。
【0002】
従って、本発明はIG−FETを集積化して構成されたIC、VLSI、ULSIなどの様々な半導体集積化回路に応用することが可能である。
【0003】
【従来の技術】
近年、VLSIなどの集積化回路は益々微細化の一途を辿る傾向にあり、配線の幅も0.18μm以下、さらには 0.1μm以下といったディープサブミクロン領域の加工寸法が要求される様になってきている。
【0004】
これまで半導体素子の微細化はスケーリング則に従って進められてきており、微細化が集積化回路の特性向上をもたらすことは一般的に知られていた。しかしながら、サブミクロン領域の微細加工となると単純にはスケーリング則に従わない問題が生じる様になる。
【0005】
その様な問題として短チャネル効果という現象が代表的に知られている。短チャネル効果とは、ゲイト電極の線幅が短くなる、即ちチャネル形成領域が短くなるにつれて、チャネル形成領域の電荷がゲイト電圧だけでなく、ソース/ドレイン領域の空乏層電荷や電界および電位分布の影響を大きく受ける様になるために引き起こされる現象である。
【0006】
この様子を簡略化して図3に示す。301はソース領域、302はドレイン領域、303はチャネル領域、304はゲイト電極である。また、305で示される点線はドレイン電圧Vdが小さい時に形成される空乏層を表している。
【0007】
通常、チャネル領域303を流れる電流はゲイト電圧Vgのみで制御される。この場合、305で示される様に、チャネル領域303近傍の空乏層はチャネルに概略平行となり、均一な電界が形成される。
【0008】
しかし、ドレイン電圧Vdが高くなると、ドレイン領域302近傍の空乏層がチャネル領域303、ソース領域301の方へと広がり、306で示される実線で表される様に、ドレイン空乏層の電荷や電界がソース領域301、チャネル領域303近傍の空乏層へと影響を及ぼす様になる。即ち、オン電流が複雑な電界分布により変化し、ゲイト電圧Vgのみで制御することが困難な状況となるのである。
【0009】
ここで、短チャネル効果が生じる場合におけるチャネル形成領域周辺のエネルギー状態を図4を用いて説明する。図4において実線で示す状態図はドレイン電圧が0Vの時のソース領域401、チャネル形成領域402、ドレイン領域403のエネルギーバンド図である。
【0010】
この状態において十分大きいドレイン電圧Vdが印加されると、図4において点線で示す様な状態へと変化する。即ち、ドレイン電圧Vdにより形成されたドレイン領域103の空乏層電荷や電界が、ソースおよびチャネル領域401、402の空乏層電荷に影響を与え、エネルギー(電位)状態はソース領域401からドレイン領域403にかけて連続的に変化する様になる。
【0011】
そして、このような短チャネル効果が半導体素子、例えばIG−FETに与える影響としてはしきい値電圧(Vth)の低下やパンチスルー現象がよく知られている。また、パンチスルー現象によってドレイン電流に対するゲイト電圧の影響が低下するとサブスレッショルド特性が悪くなることも知られている。
【0012】
まず、しきい値電圧の低下はNチャネル型FETに対してもPチャネル型FETに対しても同様に見られる現象である。また、この低下の度合いはドレイン電圧に依存するばかりでなく、基板不純物濃度、ソース/ドレイン拡散層深さ、ゲイト酸化膜厚、基板バイアス等の様々なパラメータに依存する。
【0013】
しきい値電圧の低下は消費電力を小さくするといった意味では望ましいことであるが、一般的には集積回路の駆動電圧が小さくなることで周波数特性が高くならないといったデメリットが問題となってしまう。
【0014】
そのため、これまではしきい値電圧を制御するための手段としてはチャネル形成領域全体に、均一に一導電性を付与する不純物元素を添加して、その添加量でもってしきい値電圧を制御するのが一般的であった。しかし、この方法でもやはり短チャネル効果自体を防ぐことはできず、パンチスルー現象などが発生してしまっていた。また、添加した不純物がキャリアを散乱させるのでキャリアの移動度を低下させる要因ともなっていた。
【0015】
また、パンチスルー現象に伴うサブスレッショルド特性の劣化とはサブスレッショルド係数(S値)が大きくなる、即ちFETのスイッチング特性が劣化することを意味している。ここでサブスレッショルド特性に及ぼす短チャネル効果の影響を図5に示す。
【0016】
図5は横軸にゲイト電圧Vg、縦軸にドレイン電流Idの対数をとったグラフであり、501の領域における傾き(サブスレッショルド特性)の逆数がS値である。この図5ではチャネル長を徐々に短くした時の特性の変化を比較しており、矢印の方向に向かってチャネル長は短くなっている。
【0017】
その結果、チャネル長が短くなるに従って特性の傾きが小さくなる、即ちS値が大きくなる傾向にあることが確認できる。このことは、チャネル長が短くなるに従ってFETのスイッチング特性が劣化することを意味する。
【0018】
以上は半導体素子のチャネル形成領域の長さが極端の短くなった場合に生じる短チャネル効果の説明であるが、チャネル形成領域の幅が極端に狭くなった場合には狭チャネル効果という現象も発生する。
【0019】
図6に示すのは、一般的なIG−FETをチャネル方向(ソースとドレインを結ぶ方向)と垂直な面で分断した断面図である。601は単結晶シリコン基板、602は選択酸化法によって形成されたフィールド酸化膜である。VLSIで用いられる個々の半導体素子は、フィールド酸化膜602によって各々分離されている。
【0020】
また、603はゲイト電極であり、ゲイト電極603に電圧を印加することでチャネル領域604が形成される。なお、フィールド酸化膜602の下には不純物領域605が配置されており、チャネルストッパーとして機能する。
【0021】
狭チャネル効果は、チャネル幅Wが狭くなるに従い、チャネル領域604に対してフィールド酸化膜602、不純物領域605の食い込み部分(バーズビーク)が大きく影響するようになることによって引き起こされる。具体的には、しきい値電圧の増加や実効チャネル幅の電源電圧依存性などが挙げられる。
【0022】
【発明が解決しようとする課題】
現状の半導体産業においては、極限まで集積化された半導体集積回路が求められており、個々の半導体素子の微細化をどこまで追求できるかが鍵となっている。しかし、ディープサブミクロン領域のファインパターンを形成する技術が開発されたとしても、前述の様な短チャネル効果の問題が素子の微細化を阻む致命的な障害となっていた。
【0023】
本発明は上記問題点を鑑みてなされたものであり、半導体素子の微細化に伴う短チャネル効果を効果的に抑制するための技術を開示するものである。そして、短チャネル効果によって実現が困難であったディープサブミクロン領域の微細素子を形成可能とすることを課題とする。
【0024】
【課題を解決するための手段】
本明細書で開示する発明の構成は、
結晶半導体を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、
前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、
を少なくとも有する絶縁ゲイト型半導体装置であって、
前記チャネル形成領域はキャリアが移動する領域と、
前記ドレイン領域より前記チャネル形成領域およびソース領域に向かって広がる空乏層をピニングし、かつ、キャリアの移動経路を規定するために人為的かつ局部的に形成された不純物領域と、
を有することを特徴とする。
【0025】
また、他の発明の構成は、
結晶半導体を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、
前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、
を少なくとも有する絶縁ゲイト型半導体装置であって、
前記チャネル形成領域はキャリアが移動する領域と、
不純物元素の添加により所定のしきい値電圧に制御し、かつ、キャリアの移動経路を規定するために人為的かつ局部的に形成された不純物領域と、
を有することを特徴とする。
【0026】
また、他の発明の構成は、
結晶半導体を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、
前記チャネル形成領域において人為的かつ局部的に形成された不純物領域と、
前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、
を少なくとも有する絶縁ゲイト型半導体装置において、
前記不純物領域はエネルギーバンド幅(Eg)を広げる不純物元素が添加され、かつ、該不純物領域によりキャリアの移動経路が規定されることを特徴とする。
【0027】
また、他の発明の構成は、
結晶半導体を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、
前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、
を少なくとも有する絶縁ゲイト型半導体装置であって、
前記チャネル形成領域はキャリアが移動する領域と、
前記ドレイン領域より前記チャネル形成領域およびソース領域に向かって広がる空乏層をピニングし、かつ、キャリアの移動経路を規定するために人為的かつ局部的に形成された不純物領域と、
を有し、
前記不純物領域にはエネルギーバンド幅(Eg)を広げる不純物元素が添加されていることを特徴とする。
【0028】
また、他の発明の構成は、
結晶半導体を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、
前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、
を少なくとも有する絶縁ゲイト型半導体装置であって、
前記チャネル形成領域はキャリアが移動する領域と、
前記ドレイン領域より前記チャネル形成領域およびソース領域に向かって広がる空乏層をピニングし、かつ、キャリアの移動経路を規定するために人為的かつ局部的に形成された不純物領域と、
を有し、
前記キャリアが移動する領域においてはキャリアの不純物散乱を防止する手段若しくはキャリアの格子散乱以外の要因による移動度低下を防止する手段が施されていることを特徴とする。
【0029】
また、他の発明の構成は、
結晶半導体を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、
前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、
を少なくとも有する絶縁ゲイト型半導体装置であって、
前記チャネル形成領域はキャリアが移動する領域と、
不純物元素の添加により所定のしきい値電圧に制御し、かつ、キャリアの移動経路を規定するために人為的かつ局部的に形成された不純物領域と、
を有し、
前記不純物領域にはエネルギーバンド幅(Eg)を広げる不純物元素が添加されていることを特徴とする。
【0030】
また、他の発明の構成は、
結晶半導体を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、
前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、
を少なくとも有する絶縁ゲイト型半導体装置であって、
前記チャネル形成領域はキャリアが移動する領域と、
不純物元素の添加により所定のしきい値電圧に制御し、かつ、キャリアの移動経路を規定するために人為的かつ局部的に形成された不純物領域と、
を有し、
前記キャリアが移動する領域においてはキャリアの不純物散乱を防止する手段若しくはキャリアの格子散乱以外の要因による移動度低下を防止する手段が施されていることを特徴とする。
【0031】
また、他の発明の構成は、
結晶半導体を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、
前記チャネル形成領域においてエネルギーバンド幅(Eg)を広げる不純物元素を添加することにより、人為的かつ局部的に形成された不純物領域と、
前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、
を少なくとも有する絶縁ゲイト型半導体装置において、
前記不純物領域は絶縁性を有しており、
前記不純物領域によりキャリアの移動経路が規定され、
前記チャネル形成領域において前記不純物領域以外の領域には前記不純物元素が添加されない又は極微量に添加されていることを特徴とする。
【0032】
なお、不純物領域以外の領域に不純物元素が添加されない又は極微量に添加されているとは、チャネルを形成する領域(半導体層)は真性または実質的に真性な領域であることを意味している。
【0033】
なお、本明細書において真性な領域とは、N型やP型を付与する不純物元素および炭素、窒素、酸素といった不純物元素を意図的に添加しない領域を指している。また、実質的に真性な領域とは、意図的にN型やP型を付与する不純物元素を添加しなくても生ずる導電型を相殺した領域、又はしきい値制御が可能な範囲においてソースおよびドレイン領域と同一導電型を呈する領域を指している。
【0034】
また、本明細書において真性または実質的に真性な領域とは、リンまたはボロンの濃度が5×1017atms/cm3以下であり、炭素または窒素または酸素の濃度が2×1018atms/cm3以下である領域を指す。
【0035】
また、上記不純物元素としては、例えば炭素、窒素、酸素などを挙げることができる。
【0036】
また、本明細書中においては結晶半導体として単結晶シリコンを代表例とするが、この単結晶シリコンとは現在のVLSI、ULSIレベルで一般的に用いられている水準の単結晶シリコンは勿論のこと、さらに高水準の単結晶シリコン(究極的には宇宙空間で作製された様な理想状態の単結晶シリコン)をも含んでいるものとする。
【0037】
本発明の主旨は、チャネル形成領域の一端(例えばソース領域)から他端(例えばドレイン領域)に向かってチャネル方向(電界方向)と概略平行に人為的に形成された不純物領域によりドレイン空乏層の広がりを効果的に抑制し、従来からの問題であったパンチスルー現象やそれに伴うサブスレッショルド特性の劣化を防止することにある。
【0038】
本出願人はあたかもチャネル形成領域に不純物領域のピンを形成することに似ていることから、本発明によるIG−FETをピニング型トランジスタと呼んでいる。なお、本明細書中において「ピニング」とは「抑止」を意味しており、ピニングする」とは「抑止する」又は「抑える」という意味で用いている。
【0039】
また、チャネル長の微細化に伴う短チャネル効果に起因する代表的現象であるしきい値電圧の低下を、人為的に狭チャネル効果を生じさせることで緩和してやることも本発明の重要な構成である。
【0040】
図1(A)に示すのは一般的なIG−FETのソース領域、ドレイン領域およびチャネル形成領域を上面から見た時の状態の模式図である。なお、101がソース領域、102がドレイン領域、103がチャネル形成領域である。
【0041】
そして、本発明の特徴はチャネル形成領域103内の一端から他端に向かって(例えば、ソース領域101からドレイン領域102に向かって)電界方向と概略平行に線状パターン形状を有する不純物領域104が形成されている点である。本発明においては、添加する不純物として炭素(C)、窒素(N)、酸素(O)の内、選ばれた一種または複数種類の元素を用いている。
【0042】
添加された不純物はチャネル形成領域103内に局部的にエネルギーバンド幅の大きいエネルギー障壁を形成する。本発明の様に炭素、窒素、酸素を用いた場合には、図15(A)で示す状態であったエネルギーバンドを図15(B)で示す状態とし、エネルギーバンド幅(Eg)を広げることで障壁ΔEがさらに大きな障壁ΔE’となる。例えば、酸素を添加した場合には SiOxで示される様な構造の絶縁性の高抵抗領域となり電気的にも障壁となる。
【0043】
特に、図1(A)に示す様にドレイン領域102とチャネル形成領域103との接合部は最も電界の変化の激しい領域であるので、この位置に不純物領域104を配置しておくことが望ましい。また、ゲイト電極による電界がドレイン領域102内にもおよぶ場合はドレイン領域102内に不純物領域104を形成することも可能である。逆にソース領域101内には不純物領域104は形成しない方が好ましい。
【0044】
この様に、炭素、窒素、酸素を用いる場合においては、どの場合も不純物領域を絶縁性のエネルギー障壁として活用するのでNチャネル型TFTとPチャネル型TFTとで共通化することができる。このことは、本発明をCMOS回路に適用した場合に製造工程を簡略する上で有利であることを意味する。
【0045】
また、これらの不純物元素は、母体基板がシリコンである場合、シリコン原子と強く結合するので加熱処理などにより再拡散する恐れが少ない。
【0046】
また、本発明は 0.2μm、さらには0.1 μmといったディープサブミクロン領域の微細加工を必要とする微細素子を形成する際に極めて効果的である。従って、チャネル形成領域の長さ(チャネル長またはソース/ドレイン間距離)も0.01〜1.0 μm、代表的には0.1 〜0.35μmといった短いものとなるため、不純物領域はさらに細かいパターンを切らなければならない。
【0047】
例えば、線状パターン状の不純物領域を形成する際にレジストマスクを利用する場合にはレジストマスクに開孔を設けるパターニングは解像度の問題から通常の露光法を用いることができない。その様な場合においては、パターニングを電子描画法や FIB法を用いて行うことで微細パターンを実現すれば良い。
【0048】
また、この線状パターン状の不純物領域はパターニングにより人為的に配列して形成されるので、図1(A)の様な配置だけでなく、任意の様々な配置とすることが可能である。
【0049】
次に、図1(A)に示すソース領域/チャネル形成領域/ドレイン領域の構成を有する絶縁ゲイト型半導体装置(IG−FET)を駆動させた際に、どの様にして短チャネル効果が抑制されるかを以下に説明する。
【0050】
まず、図1(A)をA−A’で切った断面図を図1(B)に示す。105はフィールド酸化膜、106はチャネルストッパーである。不純物領域104はソース領域101とドレイン領域102とを繋ぐ様にして形成されているので、図1(B)に示した様にA−A’で切った断面では途切れなく不純物領域104が現れる。
【0051】
また、図1(A)をB−B’で切った断面図を図1(C)に示す。107はフィールド酸化膜である。不純物領域104の深さ方向の形状は条件設定によって様々なバリエーションを採りうるが、ここでは理想的に散乱がないものとして棒状に注入された場合を例にする。
【0052】
また、ある不純物領域104の幅はwpi,nで表され、その間隔はwpa,mで表される。ここでn、mはチャネル形成領域103内において、wpi,nがn番目の不純物領域の幅であり、wpa,mがm番目の不純物領域の間隔(キャリアの移動するパス)であることを意味している。
【0053】
ここまでの説明は単に構造についての説明であったが、次にその効果についての説明を行う。まず、図1(B)に示す様な構造を有する半導体装置に対してゲイト電圧、ドレイン電圧を印加した場合には、図2(A)に示す様な状態でソース側空乏層201、チャネル側空乏層202、ドレイン側空乏層203が形成される。即ち、ドレイン側空乏層203は不純物領域204が障壁となってソース側への広がりを防止された形となる。
【0054】
図1(B)では判りにくいが不純物領域204は図1(A)に示す様に配置されているので、チャネル形成領域を塞ぐ格子状のフィルターでドレイン側空乏層の広がりを抑えているというモデルで考えれば理解しやすい。
【0055】
従って、本発明による構造の半導体装置においては、図2(A)に示す様に空乏層が実質的に相互に干渉することなく分断される。即ち、ソース側空乏層201、チャネル側空乏層202が、ドレイン側空乏層203の影響を受けないで分布することになるので、エネルギー状態は図2(B)に示す状態となる。
【0056】
即ち、図5に示した従来のエネルギー状態図と異なり、チャネル領域のエネルギー状態は殆どゲイト電圧による電界のみに制御されるので、チャネル領域に対して概略平行な形状を有する。従って、短チャネル効果特有のパンチスルー現象の様な問題がなく、ドレイン耐圧の高い半導体装置を作製することができる。
【0057】
さらに、図2(A)に示す様に、本発明においては空乏層の占める体積が、図3に示した様な従来のものと比べて減少しているため、従来よりも空乏層電荷が小さく、空乏層容量が小さい特徴がある。ここで、S値を導出する式は次式で表される。
【0058】
【数3】
Figure 0004014677
【0059】
即ち、前述の様に、図5に示すグラフにおいて501で示される領域における傾きの逆数を表していることが判る。また、数3の式は近似的に次式の様に表すことができる。
【0060】
【数4】
Figure 0004014677
【0061】
数4において、kはボルツマン定数、Tは絶対温度、qは電荷量、Cd は空乏層容量、Citは界面準位の等価容量、Coxはゲイト酸化膜容量である。従って、本発明によれば空乏層容量Cd が従来よりも十分小さくなるので、S値を85mV/decade 以下(好ましくは70mV/decade 以下)の小さな値とすることができる、即ち優れたサブスレッショルド特性を得ることができるのである。
【0062】
また、本発明が目指すところは、空乏層容量Cd および界面準位の等価容量Citを0に可能な限り近づけることである。即ち、Cd =Cit=0となる理想状態におけるS値(60mV/decade )に近づけることにある。
【0063】
また、チャネル形成領域が図1(C)に示す構造となっていることは短チャネル効果によるしきい値電圧の低下を緩和する上で非常に重要である。なぜならば、図1(C)に示す構造が意図的に狭チャネル効果を生み出すために必要な構成だからである。
【0064】
例えば、図1(C)に示す様にある断面に着目すると、チャネル形成領域の幅Wは不純物領域104によって分断され、実質的に狭いチャネル幅wpa,mを持つ複数のチャネル形成領域の集合体と見なすことができる。
【0065】
即ち、その複数の狭いチャネル幅wpa,mを有する領域において狭チャネル効果が得られるのである。マクロ的に見ると図1(A)に示す様にチャネル形成領域全体にこの様な狭チャネル効果が得られる領域が存在するので、全体的にも狭チャネル効果が得られ、しきい値電圧が増加すると考えられる。
【0066】
従って、チャネル長に短くなることで短チャネル効果によってしきい値電圧が低下したとしても、以上の理由により狭チャネル効果によってしきい値電圧を意図的に増加させてしきい値制御を行うことができるので、結果的にしきい値電圧の変化を緩和することが可能となる。
【0067】
また、他の発明の構成は、
結晶半導体を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域を形成する工程と、
前記チャネル形成領域上にゲイト絶縁膜およびゲイト電極とを形成する工程と、
を少なくとも有する絶縁ゲイト型半導体装置の作製方法であって、
前記チャネル形成領域に対してキャリアが移動する領域と、
前記ドレイン領域より前記チャネル形成領域およびソース領域に向かって広がる空乏層をピニングし、かつ、キャリアの移動経路を規定するための不純物領域と、
を人為的かつ局部的に形成する工程を少なくとも有することを特徴とする。
【0068】
また、他の発明の構成は、
結晶半導体を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域を形成する工程と、
前記チャネル形成領域上にゲイト絶縁膜およびゲイト電極とを形成する工程と、
を少なくとも有する絶縁ゲイト型半導体装置の作製方法であって、
前記チャネル形成領域に対してキャリアが移動する領域と、
不純物元素の添加により所定のしきい値電圧に制御し、かつ、キャリアの移動経路を規定するための不純物領域と、
を人為的かつ局部的に形成する工程を少なくとも有することを特徴とする。
【0069】
また、他の発明の構成は、
結晶半導体を利用してソース領域、ドレイン領域およびチャネル形成領域とを形成する工程と、
前記チャネル形成領域において人為的かつ局部的に不純物領域を形成する工程と、
前記チャネル形成領域上にゲイト絶縁膜およびゲイト電極とを形成する工程と、
を少なくとも有する絶縁ゲイト型半導体装置の作製方法において、
前記不純物領域にはエネルギーバンド幅(Eg)を広げる不純物元素が人為的かつ局部的に添加され、かつ、該不純物領域によりキャリアの移動経路が規定されることを特徴とする。
【0070】
また、他の発明の構成は、
結晶半導体を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域を形成する工程と、
前記チャネル形成領域上にゲイト絶縁膜およびゲイト電極とを形成する工程と、
を少なくとも有する絶縁ゲイト型半導体装置の作製方法であって、
前記ドレイン領域より前記チャネル形成領域およびソース領域に向かって広がる空乏層をピニングし、かつ、キャリアの移動経路を規定するための不純物領域を形成するために、前記チャネル形成領域に対してエネルギーバンド幅(Eg)を広げる不純物元素を人為的かつ局部的に添加する工程を有することを特徴とする。
【0071】
また、他の発明の構成は、
結晶半導体を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域を形成する工程と、
前記チャネル形成領域上にゲイト絶縁膜およびゲイト電極とを形成する工程と、
を少なくとも有する絶縁ゲイト型半導体装置の作製方法であって、
不純物元素の添加により所定のしきい値電圧に制御し、かつ、キャリアの移動経路を規定するための不純物領域を形成するために、前記チャネル形成領域に対してエネルギーバンド幅(Eg)を広げる不純物元素を人為的かつ局部的に添加する工程を有することを特徴とする。
【0072】
また、他の発明の構成は、
結晶半導体を利用してソース領域、ドレイン領域およびチャネル形成領域とを形成する工程と、
前記チャネル形成領域においてエネルギーバンド幅(Eg)を広げる不純物元素を添加することにより、人為的かつ局部的に不純物領域を形成する工程と、
前記チャネル形成領域上にゲイト絶縁膜およびゲイト電極とを形成する工程と、
を少なくとも有する絶縁ゲイト型半導体装置の作製方法において、
前記不純物領域は絶縁性を有しており、
前記不純物領域によりキャリアの移動経路が規定され、
前記チャネル形成領域において前記不純物領域以外の領域には前記不純物元素が添加されない又は極微量に添加されていることを特徴とする。
【0073】
【発明の実施の形態】
図1において、ソース領域101、ドレイン領域102とで挟まれた領域がチャネル形成領域103である。本発明は、チャネル形成領域103に対して人為的、かつ、局部的に不純物を添加して不純物領域104を形成する。
【0074】
また、不純物領域104はチャネル形成領域103の一端(例えばソース領域101)から他端(例えばドレイン領域102)に向かってチャネル方向(電界方向)と平行に形成された線状パターン形状を有しており、人為的かつ局部的に配列される。
【0075】
また、本発明では不純物領域に添加する不純物として炭素、窒素、酸素から選ばれた一種または複数種類の元素を用いるので、絶縁性を有する不純物領域をキャリアが通過することはない。即ち、不純物領域間にのみチャネル領域が形成され、そこをパスとしてキャリアの移動が行われる。
【0076】
以上の様な構成とした半導体装置を駆動させた場合、ドレイン領域102近傍に形成されるドレイン側空乏層は不純物領域104に食い止められて横方向(チャネル形成領域下)に広がらない。即ち、ソース領域101およびチャネル形成領域103近傍のエネルギー状態(電位状態)がドレイン側空乏層に影響されないので、それぞれの電界は実質的には独立に形成される。
【0077】
従って、いわゆる短チャネル効果に起因するパンチスルー現象やサブスレッショルド特性の劣化がなく、高いドレイン耐圧を実現することができる。
【0078】
また、不純物領域104は実質的にチャネル幅を狭くしており、不純物領域104同士の間においてはいわゆる狭チャネル効果が生じる。従って、短チャネル効果に起因するしきい値電圧の低下を、狭チャネル効果に起因するしきい値電圧の増加によって緩和もしくは相殺することが可能である。
【0079】
さらに、本発明では線状パターン形状を有する不純物領域104が側壁の様な役割を果してキャリアの移動する方向を規定するため、キャリア同士の自己衝突による散乱が低減される。即ち、移動度の向上を期待できる。
【0080】
以上の構成でなる本発明について、以下に記載する実施例でもって詳細な説明を行うこととする。
【0081】
【実施例】
〔実施例1〕
本発明を用いて単結晶シリコン(珪素)基板上に絶縁ゲイト型電界効果トランジスタを形成する例を図7を用いて説明する。なお、本実施例では説明を簡略化するためP型シリコン基板上に単体のNチャネル型FETを形成する場合の例を示す。
【0082】
まず、701はP型シリコン基板であり、その上にはパッド酸化膜として酸化珪素膜702、さらにその上には後に選択酸化の際のマスクとして機能する窒化珪素膜703を形成する。酸化珪素膜702および窒化珪素膜703の膜厚は50 200 nmもあれば良い。(図7(A))
【0083】
次に、パターニングにより素子形成領域のみに窒化珪素膜703を残し、その状態でP型を付与する不純物元素のイオン注入を行い、さらにその後、1000〜1100℃の温度でウェット酸化を行う。
【0084】
この工程により露出したシリコン表面は選択的に熱酸化され、図7(B)に示す様にフィールド酸化膜704が形成される。フィールド酸化膜704は素子同士を絶縁分離する機能を有する。
【0085】
また、前述のイオン注入工程により注入されたP型を付与する不純物元素(B)はフィールド酸化膜704の下にチャネルストッパー705を形成する。これは、フィールド酸化膜704下にチャネルが形成されない様にするための領域であり、通常、母体となる基板(本実施例ではP型シリコン基板)と同じ導電性を持たせる。
【0086】
そして、窒化珪素膜703、酸化珪素膜(パッド酸化膜)702を除去して図7(B)に示す状態が得られる。この様な選択酸化工程に際してはLOCOS法、PLANOX法、Isoplanar法、SWAMI法などの様々な選択酸化方法を用いることが可能である。
【0087】
次に、チャネル形成領域706に対して炭素、窒素、酸素から選ばれた一種または複数種類の元素を添加し、空乏層のストッパーとなる不純物領域707を形成する。不純物元素を添加する領域707はパターニングにより図示しないレジストに開孔を設けて選択的に設計すれば良い。
【0088】
なお、不純物領域707を線状パターン状にするためには極めて微細なリソグラフィ技術を必要とする。そのためには、電子ビームを用いる技術(電子描画法)やイオンビームを用いる技術(FIB 法) を用いて線状パターン形状の露光を行えば良い。
【0089】
この時、不純物領域707同士の間隔wpa,mはそれぞれ揃えることが望ましい。なぜならば、しきい値電圧のバラツキ(狭チャネル効果のバラツキに起因する)や発熱のバラツキ(不純物領域間を流れる電流密度のバラツキに起因する)を生じる恐れがあるからである。
【0090】
不純物の添加が終了したら、熱酸化処理を行い10 50 nmの熱酸化膜708を形成する。この熱酸化処理により形成された薄い熱酸化膜708はそのままゲイト絶縁膜として機能する。
【0091】
さらに、チャネル形成領域706において酸化膜708上にゲイト電極としてポリシリコン膜709を形成する。ゲイト電極709は成膜する段階で予め不純物元素を添加しておいて導電性を持たせれば良い。こうして図7(C)に示す状態が得られる。
【0092】
その後、図7(D)に示す様に、N型を付与する不純物元素(PまたはAs)を添加し、自己整合的にソース領域710、ドレイン領域711を形成する。その後、ゲイト電極709を覆う様にして窒化珪素膜を300 nmの厚さに成膜し、エッチバック法を用いてゲイト電極709の側面のみにサイドウォール712を残存させる。
【0093】
次に、この状態で全面にスパッタ法によりチタン膜を成膜し、加熱、レーザーアニール、ランプアニールなど手段のよるシリサイド形成を行う。この工程により、ソース領域710およびドレイン領域711の表面ならびにゲイト電極709の表面にはチタンシリサイド713〜715が形成される。チタンシリサイド713〜715は極めて低抵抗であるので、後に形成する配線とのオーミック接触を確保する上で好ましい。
【0094】
シリサイド形成が終了したら、層間絶縁膜として窒化珪素膜716を成膜し、コンタクトホールを形成してソース電極717、ドレイン電極718を形成する。こうして図7(E)に示す様な構造のIG−FETが完成する。
【0095】
本発明ではIG−FETのチャネル形成領域に線状パターン状に不純物領域を形成することに特徴があるが、線状パターンの形成にはある範囲の条件を満たす必要がある。そのことについて、図8を用いて以下に記載する。
【0096】
図8において、801はチャネル形成領域の一部を示している。チャネル幅はWである。ここで、チャネル幅Wの内、線状パターン802が占有している幅をWpi 定義する。Wpi 値としては例えば1〜10nmもあれば十分である。また、任意の線状パターン802の幅をWpi,1、Wpi,2、Wpi,3・・・Wpi,nとすると、Wpiは次式で表される。
【0097】
【数1】
Figure 0004014677
【0098】
但し、本発明の構成を達成するためにはチャネル形成領域の端部以外の領域に、不純物領域が少なくとも一つ形成されている必要があるのでnは1以上の整数である。
【0099】
また、チャネル幅Wの内、線状パターン間の領域(電流の流れるパス)803が占有している幅をWpa 定義する。Wpa 値としては例えば10 〜300nm(代表的には50〜150nm)とすることができる。また、任意の線状パターン間の領域803をWpa,1、Wpa,2、Wpa,3・・・Wpa,mとすると、Wpaは次式で表される。
【0100】
【数2】
Figure 0004014677
【0101】
但し、前述の様にチャネル形成領域の端部以外の領域に不純物領域が少なくとも一つ形成されているので、チャネル形成領域は少なくとも2分されてmは2以上の整数となる。
【0102】
即ち、全チャネル幅WはW=Wpi+Wpa、かつ、n+mは3以上という関係が成り立っている。そして、WとWpi、WとWpaおよびWpiとWpaとの関係は、同時に以下の条件を満たすことが望ましい。
Wpi/W=0.1 〜0.9
Wpa/W=0.1 〜0.9
Wpi/Wpa=1/9 〜9
【0103】
これらの数式の意味するところは、Wpa/WまたはWpi/Wが0または1であってはならないという事である。例えば、Wpa/W=0(Wpi/W=1と同義)の場合、図8(B)に示す様にチャネル形成領域を完全に不純物領域で塞いでしまうので電流の流れるパスが存在しない状態となる。
【0104】
逆にWpa/W=1(Wpi/W=0と同義)の場合、図8(C)に示す様にチャネル形成領域に不純物領域が全く存在しないのでドレイン側空乏層の広がりを抑えることができない。
【0105】
以上の理由により、Wpa/WおよびWpi/Wの関係式は0.1 〜0.9 (好ましくは0.2 〜0.8 )の範囲に収まり、また、同時にWpi/Wpa=1/9 〜9 を満たすことが望ましい。なお、チャネル長をLとすると、チャネル形成面積はW×Lで表される。
【0106】
また、本発明において線状パターン形状を有する不純物領域を図1(A)に示す様に配置することはFETの性能を示す代表的なパラメータである移動度の向上に対して非常に大きな意味がある。その理由について以下に説明する。
【0107】
移動度は半導体(本実施例ではシリコン基板)中のキャリアの散乱によって決まるが、シリコン基板における散乱は格子散乱と不純物散乱とに大別される。格子散乱はシリコン基板中の不純物濃度が低く、比較的高温で支配的であり、不純物散乱は不純物濃度が高く、比較的低温で支配的である。これらが影響し合って形成される全体的な移動度μは次式で表される。
【0108】
【数5】
Figure 0004014677
【0109】
この数5で示される式は、全体的な移動度μが、格子散乱の影響を受けた場合の移動度μl lはlattice を意味する) の逆数および不純物散乱の影響を受けた場合の移動度μi iはimpurityを意味する) の逆数の和に反比例することを意味している。
【0110】
ここで、格子散乱ではドリフト電界がそれほど強くなければ音響フォノンが重要な役割を果たし、その時の移動度μl は、次式の様に温度の-3/2乗に比例する。従って、キャリアの有効質量(m*)と温度(T)で決まってしまう。
【0111】
【数6】
Figure 0004014677
【0112】
また、不純物散乱による移動度μi は、次式の様に温度の3/2 乗に比例し、イオン化した不純物の濃度Ni に逆比例する。即ち、イオン化した不純物の濃度Ni を調節することで変化させることができる。
【0113】
【数7】
Figure 0004014677
【0114】
これらの式によると、従来の様にチャネル形成領域全体に不純物を添加するチャネルドープでは不純物散乱の影響を受けて移動度を稼ぐことができない。しかしながら、本発明では局部的に不純物領域を形成しているので、隣接する不純物領域の間(Wpaの幅を持つ領域) には不純物が添加されない。
【0115】
即ち、理論的には数7においてイオン化した不純物の濃度Ni を限りなく0に近づけることを意味するため、移動度μi は限りなく無限大に近づいていくことになる。即ち、数5において1/μi の項を無視することができる程度にまで不純物を減少させることを意味するので全体の移動度μは限りなく移動度μl に近づいていく。
【0116】
また、キャリアの有効質量(m*)を小さくすることで移動度μl をさらに大きくすることも理論的には可能である。これは極低温の領域において、キャリア(特に電子の場合)の有効質量が結晶軸の軸方位に依存して変化する現象を利用することで成しうる。
【0117】
文献によれば、ソース/ドレイン間を結ぶチャネル方向(キャリアの移動する方向)が単結晶シリコンの<100>軸方向と一致する様に構成した時、最小の有効質量を得ることができる。
【0118】
例えば、図16に示す様に、(100)面を有する単結晶シリコン基板1601上にソース領域1602、チャネル形成領域1603、ドレイン領域1604が形成されているとする。この時、チャネル方向1605を[100]とした場合の様な時がこれに相当する。但し、この例は4°Kという極低温領域における結果である。
【0119】
また、結晶格子間をうまくキャリアがすり抜けて行ける様に、チャネル方向および不純物領域707の軸方向(配列方向)と、結晶格子の軸方向とを概略平行(軸方向のずれを±10°以内に収める)にさせることが望ましい。単結晶ならばシリコン原子は規則正しく配列しているので、結晶格子の配列方向と平行に移動するキャリアは格子散乱の影響を殆ど受けないで済む。
【0120】
例えば、単結晶シリコン基板において上記の様な方向における回転軸を0°とすると、他にも90°、180°、270°の回転軸の場合において同様の効果を得ることができる。
【0121】
以上の様に、チャネル形成領域を移動するキャリアはチャネル形成領域内に存在する不純物領域以外の領域を通る。この様子を図17の模式図を用いて簡単に説明する。
【0122】
図17(A)において、1701で示されるのはチャネル形成領域である。即ち、図17(A)はチャネル形成領域を右斜め上方から見た図である。本発明を実施したチャネル形成領域は、立体的には図17(A)の様に不純物領域1702が形成されている。
【0123】
図17(A)に記載された矢印1703はキャリア(電子または正孔)の進行方向を示すものである。図17(A)に示す様にチャネル形成領域1701内には複数の不純物領域1702が配置されており、キャリアはそれら不純物領域1702以外の領域を通過する。
【0124】
キャリアの進行方向をチャネル形成領域1701の上面から見ると図17(B)の様に見える。図17(B)は図17(A)において、ACEFで表される面を見た図である。この図17(B)を見ると、キャリアが不純物領域1702を避け、不純物散乱のない領域を移動していることが判る。
【0125】
即ち、大部分のキャリアは矢印で示す様に、不純物領域1702の間を通ってソース/ドレイン間を移動する。勿論、不純物領域を避ける様にしてジグザグに移動する場合も含まれる。
【0126】
また、図17(C)に示すのは、チャネル形成領域1701を側面から見た図である。なお、図17(C)は図17(A)において、ABCDで表される面を見た図である。また、1703で示されるのは矢印であり、紙面に向かって手前方向に矢先が向いていることを示している。この図からもキャリアが不純物領域1702の間を移動することが判る。
【0127】
また、線状パターン形状を有する不純物領域に挟まれた領域(以後、この領域をレーン領域と呼ぶ)におけるエネルギー状態(電位状態)を模式的に表した分布図は図13(A)の様になっていると考えられる。
【0128】
図13(A)において、1301、1302で示される領域は不純物領域のエネルギー状態を示しており、エネルギー的に高い障壁となっている。そして、不純物領域から離れるに従って徐々にエネルギー的に低い領域1303となる。即ち、チャネル領域を移動するキャリア(ここでは電子を例にとる)は1303で示されるエネルギー状態の低い領域を優先的に移動し、1301、1302で示されるエネルギー障壁(不純物領域)は壁の様な役割を果たす。
【0129】
ここで、チャネル領域を移動するキャリア(電子)のイメージを模式的に図13(B)で表す。イメージ的には、チャネル領域を移動するキャリア1300は図13(B)に表す様にまるで雨樋の中を転がる球体の様にその方向性が規定され、ソース領域からドレイン領域に向かってほぼ最短距離を移動する。
【0130】
また、図13(B)に示す様に、チャネル形成領域には図13(A)に示した様なレーン領域が複数並列に配置されて構成されているが、1301、1302で示される領域を越えることがないため、隣接するレーン領域との間においてキャリアの移動は行われない。
【0131】
以上の理由によりキャリアが他のキャリアと衝突する確率は大幅に減少するため、移動度が大幅に向上する。即ち、本発明の構成は不純物散乱を低減するのみならず、キャリア同士の自己衝突による散乱をも低減することで大幅な移動度の向上を実現することができる。
【0132】
この様に従来においては常に悪影響を及ぼすとされてきたエネルギー障壁(グレインバンダリーなど)を逆に意図的に形成して利用するという本発明の発想は非常に新しいものである。
【0133】
〔実施例2〕
本実施例では、本発明を利用してNチャネル型FET(NMOS)とPチャネル型FET(PMOS)とを相補的に組み合わせたCMOS回路を構成する場合の例を示す。CMOS回路の作製工程の詳細についてはここでは省略するが、本発明では実施例1で説明した様に、ゲイト絶縁膜を形成する前にチャネル形成領域のみにドットパターン状の不純物領域を形成する。
【0134】
図14(A)に本発明を利用した場合におけるCMOS回路の断面を示す。図14(A)は一般的な作製方法で形成されたCMOS回路をチャネル方向で分断した断面図である。
【0135】
図14(A)において、1401はN型シリコン基板、1402はnウェル、1403はpウェルである。つまり、nウェル1402上にPチャネル型FET(PMOS)、pウェル1403上にNチャネル型FET(NMOS)が形成される。
【0136】
NMOSおよびPMOSはそれぞれ選択酸化法で形成されたフィールド酸化膜1404で分離され、pウェル側のフィールド酸化膜の下にはチャネルストッパー1405が配置される。
【0137】
また、nウェル1402にはP型を付与する不純物、例えばボロンが添加されてPMOSのソース領域1406、ドレイン領域1407が配置されている。また、pウェル1403にはN型を付与する不純物、例えばリンや砒素が添加されてNMOSのドレイン領域1408、ソース領域1409が配置されている。
【0138】
また、ソース領域1406、ドレイン領域1407およびソース領域1408、ドレイン領域1409で挟まれたチャネル形成領域には、予めゲイト絶縁膜1410を形成する前にドットパターン状の不純物領域1411、1412を形成しておく。
【0139】
本実施例でゲイト絶縁膜1410の形成前に不純物領域1411、1412を形成する理由は、ゲイト絶縁膜1410とチャネル形成領域との界面に損傷を与えないためであるが、ゲイト絶縁膜1410を通して不純物を添加する方法をとることも可能である。
【0140】
なお、本実施例では不純物領域1411、1412を形成するにあたって酸素を用いるので、NMOSとPMOSとで使い分ける必要はなく、共通化することができる。
【0141】
また、本実施例の様なCMOS回路を構成する場合、図14(A)に示す様にドレイン領域107、108内にも不純物領域111、112がかかる様に形成しておくことが望ましい。
【0142】
なお、例えば本発明の半導体装置を画素などの様にソースとドレインが入れ替わる様な素子に用いる時はソース領域とドレイン領域の双方にかかる様に不純物領域を形成すれば良い。
【0143】
そして、チャネル形成領域の上に導電性材料でなるゲイト電極1413、1414を形成し、それを覆う様にして層間絶縁膜1415が成膜される。さらに、層間絶縁膜1415にコンタクトホールを形成して、PMOSのソース電極1416、PMOSおよびNMOSの共通ドレイン電極1417、NMOSのソース電極1418を配置する。
【0144】
図14(A)に示す構造のCMOS回路は本発明により短チャネル効果を問題としないで微細化することができるので、極めて集積度の高い集積化回路を構成しうる。
【0145】
また、図14(A)に示したCMOS回路とバイポーラトランジスタとを組み合わせたBiCMOS回路を構成することも可能である。本発明を利用して形成したBiCMOS回路の例を図14(B)に示す。
【0146】
図14(B)において、1419はP型シリコン基板であり、1420は埋め込みN+ 領域、1421はエピタキシャル成長により形成されたpウェルであり、埋め込みN+ 領域1420上のpウェル1421はN型にドーピングされてコレクタとして機能するnウェル1422となっている。また、1423は埋め込みN+ 領域1420からの取り出し電極となるDeepN+ 領域である。
【0147】
1424は通常の選択酸化法で形成されたフィールド酸化膜であり、pウェル1421にはn+ 領域1425、nウェル領域1422にはp+ 領域1426が形成されている。なお、バイポーラトランジスタを構成する側のnウェル1422には活性ベースとなるp- 領域1427がまず形成され、次いで外部ベースとなるp+ 領域1428、n+ 領域1429が配置される。
【0148】
なお、PMOS側およびNMOS側の両方には不純物領域1430が配置される。不純物領域1430は上記n+ 領域やp+ 領域を形成した後に形成しても良いし、その前であっても良い。勿論、炭素、窒素、酸素のいずれを用いるのであっても構わない。
【0149】
そして、ゲイト電極1431、層間絶縁膜1432、ソース/ドレイン配線1433を配置してBiCMOS回路を構成する。BiCMOS回路はバイポーラトランジスタの高速動作性とCMOS回路の低消費電力性を有効に併用するための回路構成である。
【0150】
〔実施例3〕
実施例1では不純物領域707の深さ方向の形状を棒状に記載したが、これは注入時に散乱が全くない場合の様な理想状態であって、実際にはイオン注入の条件によって様々な形状の不純物領域を形成することが可能である。
【0151】
この様に深さ方向の形状を他の形状とした場合のチャネル形成領域の断面を図9に示す。ただし、図9に示すのチャネル形成領域をチャネル方向と垂直な面で分断した断面図である。
【0152】
例えば、普通、イオン注入法によって添加された場合には図9(A)に示す様なクサビ状の不純物領域901が形成される。また、逆に図9(B)に示す様なシズク状の不純物領域902を形成することも可能である。特に、図9(B)に示した様な形状とすると、不純物領域902の下部で隣接する不純物領域同士が互いに接触する状態となる。
【0153】
この状態では、実質的にチャネル形成領域がバルク基板と絶縁分離されたSOI構造と見なせる様になる。この構造はドレイン側空乏層がチャネル形成領域の空乏層に影響を与えるのを極めて効果的に抑制することができる。また、チャネル形成領域の空乏層が下方へ広がるのを防ぐ効果も期待できる。
【0154】
〔実施例4〕
実施例1では図1(A)に示した様にソース/ドレイン間のチャネル方向(電界方向)に概略平行な線状パターン(不純物領域)を複数配置する例を示したが、設計パターンを変えることで他の様々な配置パターンとすることができる。
【0155】
例えば、図10(A)に示す様に、線状パターン1001をジグザグに配置することも可能である。この場合、実質的に線状パターン1001がチャネル形成領域を占有する割合Wpiが増加するので、ドレイン側空乏層の横方向への広がりを効果的に防止することができる。特に、チャネル長が0.1 μm以下となった場合の様に短チャネル効果の影響が極めて大きくなる様なIG−FETにおいて非常に効果的な構成である。
【0156】
ただし、キャリアの移動距離が多少長くなる分、移動度が低下する可能性もある。しかし、この構造が効果を発揮するチャネル長0.1 μm以下の領域では、ソース領域からでたキャリアが一瞬でドレイン領域に到達するので、実質的には多少移動距離が長くなっても問題とならないと考えられる。
【0157】
従って、例えばチャネル長が0.1 μm以上の場合には図1(A)に示した様に線状パターン形状を有する不純物領域を配置し、チャネル長が0.1 μm以下の場合には図10(A)に示した様に配置することが望ましい。
【0158】
また、図10(B)に示す様に、フィッシュボーン形状の線状パターン1002を配置することも可能である。この構造もドレイン側空乏層の横方向への広がりを防止するためには効果的であり、チャネル長が0.1 μm以下である様な微細素子において有効である。
【0159】
〔実施例5〕
本発明は実施例1で示した様な横形IG−FETだけでなく、さらに様々な構造のIG−FETに対しても適用することができる。例えば、横形IG−FETには他にもLDD(オフセット)構造(図11(A))、2重ドレイン構造(図11(B))、埋め込みチャネル構造(図11(C))、SOI構造(図11(D))、SIMOX構造(図11(E))などがある。
【0160】
本実施例では、Nチャネル型FETを例にとり、上記構造に応用した場合について説明する。なお、図中のN+、N−はN型導電性の強弱を相対的に示したもので、N+はN−よりも強いN型導電性を有していることを意味している。
【0161】
図11(A)はソースまたはドレイン領域1101とチャネル形成領域1102との間に低濃度不純物領域1103を配置した構造である。低濃度不純物領域1103が存在する分、ドレイン側空乏層はなだらかに広がりやすいが、本発明によりその広がりを抑制することができる。
【0162】
また、図11(B)はソースまたはドレイン領域1104の側面に0.1 〜0.5 μm幅の導電性領域1105を形成した構造である。ソースまたはドレイン領域1104と導電性領域1105は同じ導電性であり、導電性領域1105の方が導電性は弱い。例えば、ソースまたはドレイン領域1104をAs(砒素)を注入して形成し、弱い導電性領域1105をP(燐)を注入して形成することで構成することができる。
【0163】
図11(C)に示す埋め込みチャネル構造はNチャネル型FETとPチャネル型FETとでCMOS回路を構成する様な時に結果的に形成される構成である場合が多く、短チャネル効果も影響を受けやすい構造である。
【0164】
構造的には、例えばNチャネル型FETにおいて、チャネル形成領域の界面付近にソース/ドレイン領域1106と同一かつ弱い導電性領域1107を形成して構成される。
【0165】
従って、この導電性領域1107の直下にチャネルが形成されるのであるが、この様な場合においても本発明を実施することで短チャネル効果を抑制し、パンチスルー現象やしきい値電圧の低下を防止することができる。
【0166】
また、SOI構造は素子として使用する半導体層を薄膜化して空乏層を低減する目的も含めて開発された技術であるからそれ自体短チャネル効果を抑制する効果を持っている。例えば、図11(D)に示す構造は一般的にSOS(silicon-on-sapphire )構造と呼ばれ、サファイア基板1108上にシリコン単結晶を成長させて形成される。
【0167】
しかし、1μm以下の単結晶シリコン層を形成するのは困難であり、空乏層の広がりを抑えるにも限界がある。従って、本発明をSOI構造に応用すればより確実に短チャネル効果を防止することが可能となる。
【0168】
なお、同じSOI構造の部類に含まれるが一般的にSIMOX(separation-by-implanted oxygen)と呼ばれる基板上にIG−FETを形成した例が図11(E)である。この場合、単結晶シリコン基板1109に対して酸素を注入することによって埋め込み酸化層1110を形成する。また、酸素の注入深さを浅くすることで極めて薄い単結晶薄膜を形成することができる。
【0169】
この様な場合においても、本発明を用いることは可能である。この場合、ドレイン側空乏層がチャネル形成領域へと広がるのを抑止する(ピニングする)効果を期待することができる。
【0170】
〔実施例6〕
本発明においてチャネル形成領域に不純物領域を形成する手段として、レジストマスクを用いたパターニングによる方法以外にも、不純物が歪みに偏析する性質を利用する方法も可能である。
【0171】
まず、実施例1の手順に従って図7(B)と同じ状態を得る。即ち、図12(A)において、1201はシリコン基板、1202はフィールド酸化膜、1203はチャネルストッパーである。なお、図12はチャネル形成領域をチャネル方向と垂直な面で分断した断面図である。
【0172】
この状態において、集束イオンビーム等を利用してシリコン基板表面の局部的な異方性エッチング加工を行い、スリット状(溝状)パターン1204を所望の位置に所望の形状で描画する。(図12(A))
【0173】
次に、不純物元素、例えば窒素を基板1204全面に添加する。勿論、炭素や酸素であっても構わない。この不純物元素は後に不純物領域を形成するためのものである。また、注入深さはスリット状パターン1204の深さよりも深いことが望ましい。(図12(B))
【0174】
不純物元素の添加が終了したら、次に1000〜1200℃前後の高温で加熱処理を行う。この加熱処理によりスリット状パターン1204の側壁には熱酸化膜1205が形成され、スリット状パターン1204は埋め込まれる。従って、この領域は実質的にSiOx で表される様な酸化物領域1205となる。この場合、加熱処理を酸化性雰囲気で行うと酸化物領域1205の形成速度が増加するので好ましい。
【0175】
そして、同時にシリコン基板1201全体に添加されていた不純物元素が酸化物領域1205に偏析する。これは、酸化物領域の近傍に発生した大きな歪みや格子欠陥等に不純物元素が偏析するために生じる。
【0176】
以上の様な過程を経ることで、酸化物領域1205の周辺部は不純物元素が偏析して不純物領域1206となる。
【0177】
また、単結晶シリコン基板1201中にリンやボロンといった一導電性を付与する不純物元素が添加されている場合、酸化物領域1205を構成する熱酸化膜が形成される際に、ボロンは熱酸化膜中に取り込まれ、リンは酸化膜/シリコン界面に排斥する(パイルアップする)傾向がある。
【0178】
この様な効果をうまく利用することで、不純物散乱による移動度の低下を効果的に抑制することも可能である。
【0179】
また、例えば、集束イオンビームの様なマスクレスでイオン注入を行うことができる装置を用いて、直接単結晶シリコン基板上に酸素イオンを注入し、加熱処理を行うことでイオン注入した領域を酸化物領域に変成させることも可能である。集束イオンビーム以外にも電子ビーム等を用いても良い。
【0180】
〔実施例7〕
本実施例では、本発明を利用した半導体装置を製品(電子機器)に組み込んだ場合の一例を示す。ここでは、ノート型パソコンに組み込まれたIC回路を例にとって説明する。説明は図18を用いて行う。
【0181】
図18において、3001は本体、3002はフタ部、3003はキーボード、3004は画像表示部であり、本体3001内には様々な集積回路3005が組み込まれている。
【0182】
集積回路3005を取り出してみると、外部はパッケージ3011で覆われて内部の半導体チップは樹脂等で保護されている。また、内部の半導体チップはリード3012によって外部と接続される。通常、目にする集積回路(ICチップ)3005は、外目には黒色のパッケージ3011とリード3012しか見えないので完全にブラックボックスとなっている。
【0183】
そのパッケージ3011で保護された半導体チップを取り出して見ると、例えば次の様な構成となっている。まず、基板3013上には演算部(プロセッサー)3014とメモリ部3015が配置されている。なお、3016は半導体素子とリード3012とを接続するボンディング部である。
【0184】
演算部3014、メモリ部3015はCMOS回路、BiCMOS回路、DRAM回路、SRAM回路など、他にも様々な回路を用いて構成さえている。本実施例で示した図15の様な構成は、同一基板上に演算部3014とメモリ部3015が配置されていることに特徴がある。
【0185】
この様に演算部3014とメモリ部3015とが隣接した構成とすると、演算部3014とメモリ部3015との間のデータのやりとりが非常に高速で行われる様になるため、動作速度の速い回路を形成することが可能となる。
【0186】
また、ワンチップ上に必要な回路を全て集積化することも可能であるので、製造コストを大幅に低減することも期待できる。さらには、配置面積を減らすことで製品の小型化を図ることもできる。
【0187】
本発明を利用すれば短チャネル効果を問題とせずに半導体素子の微細化を行うことができるので、上記の様なワンチップ化と併用することで半導体電子機器のさらなる小型化、携帯化が実現できる。
【0188】
〔実施例8〕
本発明は実施例7に示した例以外にも様々な半導体電子機器に応用することが可能である。なぜならば、本発明による半導体装置の電気特性は非常に優れたものであり、これを用いて構成したIC回路は高い周波数特性を実現しうるからである。
【0189】
本発明を利用して形成された半導体素子単体のデバイス特性は非常に優れたものとなり、Nチャネル型FETのしきい値電圧Vth,nは-0.5〜3.0 V、Pチャネル型FETのしきい値電圧Vth,pは-3.0〜0.5 Vの範囲で必要とする駆動電圧に合わせて調節できる。また、S値は60〜85mV/decade 、好ましくは60〜70mV/decade が得られる。
【0190】
また、実施例1で説明した様な理由により高い移動度(1000cm2/Vs以上)を得ることができる。移動度を計算式で求める場合、移動度はチャネル幅Wに反比例するので注意が必要である。本発明を実施する場合、チャネル形成領域においては不純物領域によって少なからずチャネル幅が狭くなっているので、実測チャネル幅Wpaを代入しなければ実際の移動度は得られない。
【0191】
以上の様な優れた電気特性を達しうる本発明の半導体装置でIC回路を構成すると、極めて良好な周波数特性を得ることができる。例えば、本発明の半導体装置を用いて9段のリングオシレータを構成すると、3.3 Vの駆動電圧で2〜10GHzの周波数特性を実現しうる。
【0192】
例えば、高周波電子機器である携帯電話などの様に高い周波数特性を必要とする電子機器に対しても本発明は有効である。携帯電話の入力部等に用いられるIC回路は2GHzの周波数特性を必要とするのであるが、本発明はその様な高周波IC回路に対しても十分に対応することができる。
【0193】
【発明の効果】
本発明を利用することでチャネル長が短くなった場合に生じる短チャネル効果を防止することが可能となる。具体的には、まずドレイン側空乏層がソース領域やチャネル形成領域下に広がるのを、チャネル形成領域に局部的に形成した不純物領域で遮り、チャネル形成領域のエネルギー(電位)状態にドレイン電圧が影響しない構成とする。これによりパンチスルー現象やサブスレッショルド特性の劣化を防止することが可能となる。また、同時に高いドレイン耐圧を実現することができる。
【0194】
また、短チャネル効果の特徴の一つであるしきい値電圧の低下を狭チャネル効果によるしきい値電圧の増加によって抑制することができる。この狭チャネル効果は、チャネル形成領域に局部的に不純物領域を形成するという本発明の構成によって人為的に成しうる効果である。
【0195】
以上の様に、本発明を利用することでチャネル長の短いディープサブミクロン領域における半導体装置においても、短チャネル効果を引き起こすことなく動作させることができる。従って、本発明の半導体装置を利用することで非常に高密度に集積化された集積化回路を構成することができる。
【0196】
また、本発明ではチャネル形成領域にエネルギー的にスリット状のレーン領域を形成することでキャリアの移動方向を規定し、キャリア同士の自己衝突による散乱を低減することが可能である。
【0197】
即ち、キャリアの移動度低下を招く原因となる不純物散乱、格子散乱、キャリア同士の自己衝突による散乱が大幅に低減され、移動度が大きく向上する。即ち、IG−FETに代表される半導体装置のより一層の性能向上が望める。
【図面の簡単な説明】
【図1】 チャネル形成領域の構成を示す図。
【図2】 チャネル形成領域の構成を示す図。
【図3】 従来の半導体装置を説明するための図。
【図4】 チャネル形成領域のエネルギー状態を示す図。
【図5】 従来の半導体装置の特性を説明するための図。
【図6】 従来の半導体装置の構成を示す図。
【図7】 絶縁ゲイト型電界効果トランジスの作製工程を示す図。
【図8】 不純物領域の形成条件を説明するための図。
【図9】 不純物領域の深さ方向の形状を示す図。
【図10】 不純物領域の形状および配置を説明するための図。
【図11】 絶縁ゲイト型電界効果トランジスの構造を示す図。
【図12】 不純物領域の作製工程を示す図。
【図13】 ソース/ドレイン間のエネルギー状態を示す図。
【図14】 絶縁ゲイト型電界効果トランジスタの構造を示す図。
【図15】 チャネル形成領域のエネルギー状態を示す図。
【図16】 チャネル形成領域の構成を示す図。
【図17】 チャネル形成領域の構成を示す図。
【図18】 半導体装置の応用例を示す図。
【符号の説明】
101 ソース領域
102 ドレイン領域
103 チャネル形成領域
104 不純物領域(線状パターン)
105 フィールド酸化膜
106 チャネルストッパー

Claims (17)

  1. 結晶半導体を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、
    前記チャネル形成領域上にゲイト絶縁膜を介して形成されたゲイト電極と、
    を有する絶縁ゲイト型半導体装置であって、
    前記チャネル形成領域はキャリアが移動する領域と、炭素、窒素、酸素から選ばれた一種または複数種類の元素を含む不純物領域とを有し、
    前記不純物領域は前記ドレイン領域から前記ソース領域に延びるパターンを有し、
    前記不純物領域は、深さ方向における前記不純物領域の下部で隣合う不純物領域同士が接触することを特徴とする絶縁ゲイト型半導体装置。
  2. 結晶半導体を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、
    前記チャネル形成領域上にゲイト絶縁膜を介して形成されたゲイト電極と、
    を有する絶縁ゲイト型半導体装置であって、
    前記チャネル形成領域はキャリアが移動する領域と、炭素、窒素、酸素から選ばれた一種または複数種類の元素を含む不純物領域とを有し、
    前記不純物領域は前記ドレイン領域から前記ソース領域に延びるパターンを有し、前記ドレイン領域より前記チャネル形成領域および前記ソース領域に向かって広がる空乏層をピニングし、
    前記不純物領域は、深さ方向における前記不純物領域の下部で隣合う不純物領域同士が接触することを特徴とする絶縁ゲイト型半導体装置。
  3. 結晶半導体を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、
    前記チャネル形成領域上にゲイト絶縁膜を介して形成されたゲイト電極と、
    を有する絶縁ゲイト型半導体装置であって、
    前記チャネル形成領域はキャリアが移動する領域と、炭素、窒素、酸素から選ばれた一種または複数種類の元素を含む不純物領域とを有し、
    前記不純物領域は前記ドレイン領域から前記ソース領域に延びるパターンを有して、しきい値電圧を制御し、
    前記不純物領域は、深さ方向における前記不純物領域の下部で隣合う不純物領域同士が接触することを特徴とする絶縁ゲイト型半導体装置。
  4. 結晶半導体を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、
    前記チャネル形成領域上にゲイト絶縁膜を介して形成されたゲイト電極と、
    を有する絶縁ゲイト型半導体装置であって
    前記チャネル形成領域はキャリアが移動する領域と、前記チャネル形成領域のエネルギーバンド幅(Eg)を広げる炭素、窒素、酸素から選ばれた一種または複数種類の元素を含む不純物領域とを有し、
    前記不純物領域は前記ドレイン領域から前記ソース領域に延びるパターンを有し、
    前記不純物領域は、深さ方向における前記不純物領域の下部で隣合う不純物領域同士が接触することを特徴とする絶縁ゲイト型半導体装置。
  5. 結晶半導体を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、
    前記チャネル形成領域上にゲイト絶縁膜を介して形成されたゲイト電極と、
    を有する絶縁ゲイト型半導体装置であって、
    前記チャネル形成領域はキャリアが移動する領域と、前記チャネル形成領域のエネルギーバンド幅(Eg)を広げる炭素、窒素、酸素から選ばれた一種または複数種類の元素を含む不純物領域とを有し、
    前記不純物領域は前記ドレイン領域から前記ソース領域に延びるパターンを有し、前記ドレイン領域より前記チャネル形成領域および前記ソース領域に向かって広がる空乏層をピニングし、
    前記不純物領域は、深さ方向における前記不純物領域の下部で隣合う不純物領域同士が接触することを特徴とする絶縁ゲイト型半導体装置。
  6. 結晶半導体を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、
    前記チャネル形成領域上にゲイト絶縁膜を介して形成されたゲイト電極と、
    を有する絶縁ゲイト型半導体装置であって、
    前記チャネル形成領域はキャリアが移動する領域と、前記チャネル形成領域のエネルギーバンド幅(Eg)を広げる炭素、窒素、酸素から選ばれた一種または複数種類の元素を含む不純物領域とを有し、
    前記不純物領域は前記ドレイン領域から前記ソース領域に延びるパターンを有して、しきい値電圧を制御し、
    前記不純物領域は、深さ方向における前記不純物領域の下部で隣合う不純物領域同士が接触することを特徴とする絶縁ゲイト型半導体装置。
  7. 結晶半導体を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、
    前記チャネル形成領域に、前記チャネル形成領域のエネルギーバンド幅(Eg)を広げる炭素、窒素、酸素から選ばれた一種または複数種類の元素を添加することにより、局部的に形成された不純物領域と、
    前記チャネル形成領域上にゲイト絶縁膜を介して形成されたゲイト電極と、
    を有する絶縁ゲイト型半導体装置であって
    前記不純物領域は前記ドレイン領域から前記ソース領域に延びるパターンを有する絶縁性の領域であり、
    前記チャネル形成領域において前記不純物領域以外の領域には前記元素が添加されない又は極微量に添加され
    前記不純物領域は、深さ方向における前記不純物領域の下部で隣合う不純物領域同士が接触することを特徴とする絶縁ゲイト型半導体装置。
  8. 請求項1乃至請求項のいずれか一において、前記チャネル形成領域の幅Wに対して前記不純物領域および前記不純物領域間の幅が占有する割合をそれぞれWpi、Wpaとするとき、前記W、前記Wpiおよび前記Wpaとの間には、Wpi/W=0.1 〜0.9 、Wpa/W=0.1 〜0.9 、Wpi/Wpa=1/9 〜9 の関係式が成り立つことを特徴とする絶縁ゲイト型半導体装置。
  9. 請求項1乃至請求項のいずれか一において、前記チャネル形成領域のチャネル方向に垂直な少なくとも一断面は、前記不純物領域により区切られた複数のチャネル形成領域の集合体であることを特徴とする絶縁ゲイト型半導体装置。
  10. 請求項1乃至請求項のいずれか一において、前記チャネル形成領域において駆動時に生じる短チャネル効果に伴うしきい値電圧の低下は、前記不純物領域を利用することで得られる狭チャネル効果に伴うしきい値電圧の増加により緩和されることを特徴とする絶縁ゲイト型半導体装置。
  11. 請求項1乃至請求項10のいずれか一において、前記不純物領域は10〜300nmの間隔で配置されることを特徴とする絶縁ゲイト型半導体装置。
  12. 請求項1乃至請求項11のいずれか一において、前記チャネル形成領域内の前記不純物領域以外の領域は真性または実質的に真性な領域であることを特徴とする絶縁ゲイト型半導体装置。
  13. 請求項1乃至請求項12のいずれか一において、前記不純物領域に含まれる前記元素の濃度によってしきい値電圧が制御され、前記チャネル形成領域内の前記不純物領域以外の領域においてキャリアがソース/ドレイン領域間を移動するように構成されることを特徴とする絶縁ゲイト型半導体装置。
  14. 請求項1乃至請求項13のいずれか一において、前記結晶半導体とは単結晶半導体であることを特徴とする絶縁ゲイト型半導体装置。
  15. 請求項1乃至請求項14のいずれか一において、前記パターンは線状パターンであることを特徴とする絶縁ゲイト型半導体装置。
  16. 請求項1乃至請求項14のいずれか一において、前記パターンはジグザグのパターンであることを特徴とする絶縁ゲイト型半導体装置。
  17. 請求項1乃至請求項14のいずれか一において、前記パターンはフィッシュボーン形状であることを特徴とする絶縁ゲイト型半導体装置。
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