JP6612937B2 - 半導体装置 - Google Patents
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Description
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。本実施の形態の半導体装置は、半導体素子としてFINFETを有する。図1は、本実施の形態の半導体装置の構成を模式的に示す斜視図である。図2は、本実施の形態の半導体装置の構成を示す平面図である。図3〜図5は、本実施の形態の半導体装置の構成を示す断面図である。図3の断面図は、例えば、図2の平面図のA1−A1断面部に、図4の断面図は、例えば、図2の平面図のA2−A2断面部に、図5の断面図は、例えば、図2の平面図のB−B断面部に対応する。
本実施の形態の半導体装置の特徴的な構成について、図1〜図5を参照しながら説明する。
次いで、図6〜図23を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図6〜図23は、本実施の形態の半導体装置の製造工程を示す断面図である。なお、各断面図は、例えば、図2の平面図のA1−A1断面部、A2−A2断面部またはB−B断面部に対応する。また、以下に示す工程は、本実施の形態の半導体装置の製造工程の一例であり、本実施の形態の半導体装置を他の製造工程により形成してもよい。
上記半導体装置(図1〜図5)においては、2本のフィンFを用いたが、2本以上のフィンFを用いてもよい。
上記応用例1の半導体装置(図24)においては、4本のフィンF上に、フィンFと交差する方向に延在するドレイン領域DRを設けたが、このドレイン領域DRを分割してもよい。
実施の形態1の半導体装置(図1〜図5)においては、2つのソースプラグP1Sを設けた、即ち、2本のフィンFとソース領域SRとの交差領域上にそれぞれソースプラグP1Sを設けたが、2つのソースプラグP1Sを繋いだ形状の長いソースプラグP1SLを設けてもよい。
上記半導体装置(図26)においては、2本のフィンFを用いたが、実施の形態1の応用例1および応用例2で説明したように2本以上のフィンFを用いてもよい。
本実施の形態においては、フィンFのドレイン側の高さをソース側の高さより低くする。
実施の形態3の半導体装置(図31〜図33)においては、2つのソースプラグP1Sを設けた、即ち、2本のフィンFとソース領域SRとの交差領域上にそれぞれソースプラグP1Sを設けたが、2つのソースプラグP1Sを繋いだ形状の長いソースプラグP1SLを設けてもよい。
実施の形態1の半導体装置(図1〜図5)においては、2本のフィンF上に、フィンFと交差する方向に延在するドレイン領域DRを設けたが、このドレイン領域DRを分割してもよい。
上記半導体装置(図37〜図39)においては、2本のフィンFを用いたが、2本以上のフィンFを用いてもよい。
実施の形態5の半導体装置(図37〜図39)においては、2つのソースプラグP1Sを設けた、即ち、2本のフィンFとソース領域SRとの交差領域上にそれぞれソースプラグP1Sを設けたが、2つのソースプラグP1Sを繋いだ形状の長いソースプラグP1SLを設けてもよい。
上記半導体装置(図41〜図43)においては、2本のフィンFを用いたが、2本以上のフィンFを用いてもよい。
ドレイン領域DRを分割して配置した実施の形態5の半導体装置(図37〜図39)において、フィンFのドレイン側の高さをソース側の高さより低くしてもよい。
ドレイン領域DRを分割して配置した実施の形態6の半導体装置(図41〜図43)において、フィンFのドレイン側の高さをソース側の高さより低くしてもよい。
DD ドレイン拡散層
DR ドレイン領域
DR1、DR2、DR3、DR4 ドレイン領域
F フィン
GE ゲート電極
GI ゲート絶縁膜
GP 幅広部
P1 プラグ
P1D ドレインプラグ
P1G ゲートプラグ
P1S ソースプラグ
SD ソース拡散層
SL 半導体層
SR ソース領域
SS 支持基板
W1 幅
W2 幅
W3 幅
W4 幅
Claims (11)
- 第1方向に延在する直方体状の第1フィンと、
前記第1フィンと離間して、平行に配置される直方体状の第2フィンと、
前記第1フィンと前記第2フィン上にゲート絶縁膜を介して配置され、前記第1方向と交差する第2方向に延在するゲート電極と、
前記ゲート電極の一方の側に位置する第1フィン中に形成された第1ドレイン拡散層と、
前記ゲート電極の他方の側に位置する第1フィン中に形成された第1ソース拡散層と、
前記ゲート電極の一方の側に位置する第2フィン中に形成された第2ドレイン拡散層と、
前記ゲート電極の他方の側に位置する第2フィン中に形成された第2ソース拡散層と、
前記第1ドレイン拡散層および第2ドレイン拡散層上に配置され、前記第2方向に延在するドレイン領域と、
前記第1ソース拡散層および第2ソース拡散層上に配置され、前記第2方向に延在するソース領域と、
前記ドレイン領域上に形成された第1ドレインプラグと、
前記ソース領域上に形成された第1ソースプラグと、
を有し、
前記第1ソースプラグと前記ゲート電極との対向面積は、前記第1ドレインプラグと前記ゲート電極との対向面積より大きく、
前記第1ソースプラグは、前記第1フィンと前記ソース領域との重なり領域上から前記第2フィンと前記ソース領域との重なり領域上まで延在するように形成され、
前記第1ドレインプラグは、前記第1フィンと前記ドレイン領域との重なり領域と前記第2フィンと前記ドレイン領域との重なり領域との間の領域上に形成されている、半導体装置。 - 第1方向に延在する直方体状の第1フィンと、
前記第1フィンと離間して、平行に配置される直方体状の第2フィンと、
前記第1フィンと前記第2フィン上にゲート絶縁膜を介して配置され、前記第1方向と交差する第2方向に延在するゲート電極と、
前記ゲート電極の一方の側に位置する第1フィン中に形成された第1ドレイン拡散層と、
前記ゲート電極の他方の側に位置する第1フィン中に形成された第1ソース拡散層と、
前記ゲート電極の一方の側に位置する第2フィン中に形成された第2ドレイン拡散層と、
前記ゲート電極の他方の側に位置する第2フィン中に形成された第2ソース拡散層と、
前記第1ドレイン拡散層および第2ドレイン拡散層上に配置され、前記第2方向に延在するドレイン領域と、
前記第1ソース拡散層および第2ソース拡散層上に配置され、前記第2方向に延在するソース領域と、
前記ドレイン領域上に形成された第1ドレインプラグと、
前記ソース領域上に形成された第1ソースプラグと、
を有し、
前記第1ソースプラグと前記ゲート電極との対向面積は、前記第1ドレインプラグと前記ゲート電極との対向面積より大きく、
前記第2フィンと離間して、平行に配置される直方体状の第3フィンと、
前記第3フィンと離間して、平行に配置される直方体状の第4フィンと、
前記ゲート電極の一方の側に位置する第3フィン中に形成された第3ドレイン拡散層と、
前記ゲート電極の他方の側に位置する第3フィン中に形成された第3ソース拡散層と、
前記ゲート電極の一方の側に位置する第4フィン中に形成された第4ドレイン拡散層と、
前記ゲート電極の他方の側に位置する第4フィン中に形成された第4ソース拡散層と、
を有し、
前記ゲート電極は、前記第1フィン、前記第2フィン、前記第3フィンおよび前記第4フィン上に前記ゲート絶縁膜を介して配置され、
前記ドレイン領域は、前記第1ドレイン拡散層、前記第2ドレイン拡散層、前記第3ドレイン拡散層および前記第4ドレイン拡散層上に配置され、
前記ソース領域は、前記第1ソース拡散層、前記第2ソース拡散層、前記第3ソース拡散層および前記第4ソース拡散層上に配置され、
前記ドレイン領域上には、前記第1ドレインプラグ、第2ドレインプラグおよび第3ドレインプラグが配置され、
前記ソース領域上には、前記第1ソースプラグが配置され、
前記第1ソースプラグと前記ゲート電極との対向面積は、前記第1ドレインプラグ、前記第2ドレインプラグおよび前記第3ドレインプラグと前記ゲート電極との対向面積より大きい、半導体装置。 - 第1方向に延在する直方体状の第1フィンと、
前記第1フィンと離間して、平行に配置される直方体状の第2フィンと、
前記第1フィンと前記第2フィン上にゲート絶縁膜を介して配置され、前記第1方向と交差する第2方向に延在するゲート電極と、
前記ゲート電極の一方の側に位置する第1フィン中に形成された第1ドレイン拡散層と、
前記ゲート電極の他方の側に位置する第1フィン中に形成された第1ソース拡散層と、
前記ゲート電極の一方の側に位置する第2フィン中に形成された第2ドレイン拡散層と、
前記ゲート電極の他方の側に位置する第2フィン中に形成された第2ソース拡散層と、
前記第1ドレイン拡散層および第2ドレイン拡散層上に配置され、前記第2方向に延在するドレイン領域と、
前記第1ソース拡散層および第2ソース拡散層上に配置され、前記第2方向に延在するソース領域と、
前記ドレイン領域上に形成された第1ドレインプラグと、
前記ソース領域上に形成された第1ソースプラグと、
を有し、
前記第1ソースプラグと前記ゲート電極との対向面積は、前記第1ドレインプラグと前記ゲート電極との対向面積より大きく、
前記第2フィンと離間して、平行に配置される直方体状の第3フィンと、
前記第3フィンと離間して、平行に配置される直方体状の第4フィンと、
前記ゲート電極の一方の側に位置する第3フィン中に形成された第3ドレイン拡散層と、
前記ゲート電極の他方の側に位置する第3フィン中に形成された第3ソース拡散層と、
前記ゲート電極の一方の側に位置する第4フィン中に形成された第4ドレイン拡散層と、
前記ゲート電極の他方の側に位置する第4フィン中に形成された第4ソース拡散層と、
を有し、
前記ゲート電極は、前記第1フィン、前記第2フィン、前記第3フィンおよび前記第4フィン上に前記ゲート絶縁膜を介して配置され、
前記ドレイン領域は、第1ドレイン部と、第2ドレイン部と、を有し、
前記第1ドレイン部は、前記第1ドレイン拡散層および前記第2ドレイン拡散層上に配置され、
前記第2ドレイン部は、前記第3ドレイン拡散層および前記第4ドレイン拡散層上に配置され、
前記ソース領域は、前記第1ソース拡散層、前記第2ソース拡散層、前記第3ソース拡散層および前記第4ソース拡散層上に配置され、
前記第1ドレイン部上には、前記第1ドレインプラグが配置され、
前記第2ドレイン部上には、第2ドレインプラグが配置され、
前記ソース領域上には、前記第1ソースプラグが配置され、
前記第1ソースプラグと前記ゲート電極との対向面積は、前記第1ドレインプラグおよび第2ドレインプラグと前記ゲート電極との対向面積より大きく、
前記第2ドレイン部は、前記第1ドレイン部と離間して配置されている、半導体装置。 - 第1方向に延在する直方体状の第1フィンと、
前記第1フィンと離間して、平行に配置される直方体状の第2フィンと、
前記第1フィンと前記第2フィン上にゲート絶縁膜を介して配置され、前記第1方向と交差する第2方向に延在するゲート電極と、
前記ゲート電極の一方の側に位置する第1フィン中に形成された第1ドレイン拡散層と、
前記ゲート電極の他方の側に位置する第1フィン中に形成された第1ソース拡散層と、
前記ゲート電極の一方の側に位置する第2フィン中に形成された第2ドレイン拡散層と、
前記ゲート電極の他方の側に位置する第2フィン中に形成された第2ソース拡散層と、
前記第1ドレイン拡散層および第2ドレイン拡散層上に配置され、前記第2方向に延在するドレイン領域と、
前記第1ソース拡散層および第2ソース拡散層上に配置され、前記第2方向に延在するソース領域と、
前記ドレイン領域上に形成された第1ドレインプラグと、
前記ソース領域上に形成された第1ソースプラグと、
を有し、
前記第1フィンの前記ゲート電極の一方の側の表面は、前記ゲート電極の他方の側の表面より低く、
前記ソース領域上に形成され、前記第1ソースプラグと離間して配置された第2ソースプラグを有し、
前記第1ドレインプラグは、前記第1ソースプラグと前記第2ソースプラグとの間の領域と対応するように、前記第1ドレインプラグは、前記第1ソースプラグまたは前記第2ソースプラグと前記第2方向の位置が重ならないようにずれて配置されている、半導体装置。 - 請求項4記載の半導体装置において、
前記第1ソースプラグは、前記第1フィンと前記ソース領域との重なり領域上に形成され、
前記第2ソースプラグは、前記第2フィンと前記ソース領域との重なり領域上に形成されている、半導体装置。 - 請求項4記載の半導体装置において、
前記第1ソースプラグと前記ゲート電極との対向面積は、前記第1ドレインプラグと前記ゲート電極との対向面積より大きい、半導体装置。 - 第1方向に延在する直方体状の第1フィンと、
前記第1フィンと離間して、平行に配置される直方体状の第2フィンと、
前記第1フィンと前記第2フィン上にゲート絶縁膜を介して配置され、前記第1方向と交差する第2方向に延在するゲート電極と、
前記ゲート電極の一方の側に位置する第1フィン中に形成された第1ドレイン拡散層と、
前記ゲート電極の他方の側に位置する第1フィン中に形成された第1ソース拡散層と、
前記ゲート電極の一方の側に位置する第2フィン中に形成された第2ドレイン拡散層と、
前記ゲート電極の他方の側に位置する第2フィン中に形成された第2ソース拡散層と、
前記第1ドレイン拡散層および第2ドレイン拡散層上に配置されたドレイン領域と、
前記第1ソース拡散層および第2ソース拡散層上に配置され、前記第2方向に延在するソース領域と、
前記ドレイン領域上に形成された第1ドレインプラグと、
前記ドレイン領域上に形成され、前記第1ドレインプラグと離間して配置された第2ドレインプラグと、
前記ソース領域上に形成された第1ソースプラグと、
前記ソース領域上に形成され、前記第1ソースプラグと離間して配置された第2ソースプラグと、
を有し、
前記ドレイン領域は、前記第1ドレイン拡散層上に配置された第1ドレイン部と、前記第2ドレイン拡散層上に配置された第2ドレイン部とを有し、
前記第1ドレイン部は、前記第1ドレイン拡散層上に配置され、
前記第2ドレイン部は、前記第2ドレイン拡散層上に配置され、
前記第1ドレインプラグは、前記第1ドレイン部上に配置され、
前記第2ドレインプラグは、前記第2ドレイン部上に配置され、
前記第2ドレイン部は、前記第1ドレイン部と離間して配置され、
前記第1フィンの前記ゲート電極の一方の側の表面は、前記ゲート電極の他方の側の表面より低い、半導体装置。 - 請求項7記載の半導体装置において、
前記第1ソースプラグは、前記第1フィンと前記ソース領域との重なり領域上に形成され、
前記第2ソースプラグは、前記第2フィンと前記ソース領域との重なり領域上に形成されている、半導体装置。 - 第1方向に延在する直方体状の第1フィンと、
前記第1フィンと離間して、平行に配置される直方体状の第2フィンと、
前記第1フィンと前記第2フィン上にゲート絶縁膜を介して配置され、前記第1方向と交差する第2方向に延在するゲート電極と、
前記ゲート電極の一方の側に位置する第1フィン中に形成された第1ドレイン拡散層と、
前記ゲート電極の他方の側に位置する第1フィン中に形成された第1ソース拡散層と、
前記ゲート電極の一方の側に位置する第2フィン中に形成された第2ドレイン拡散層と、
前記ゲート電極の他方の側に位置する第2フィン中に形成された第2ソース拡散層と、
前記第1ドレイン拡散層および第2ドレイン拡散層上に配置され、前記第2方向に点在する第1ドレイン部と、第2ドレイン部と、を有するドレイン領域と、
前記第1ソース拡散層および第2ソース拡散層上に配置され、前記第2方向に延在するソース領域と、
前記ドレイン領域上に形成された第1ドレインプラグと、
前記ドレイン領域上に形成され、前記第1ドレインプラグと離間して配置された第2ドレインプラグと、
前記ソース領域上に形成された第1ソースプラグと、
を有し、
前記第1ドレイン部は、前記第1ドレイン拡散層上に配置され、
前記第2ドレイン部は、前記第2ドレイン拡散層上に配置され、
前記第1ドレインプラグは、前記第1ドレイン部上に配置され、
前記第2ドレインプラグは、前記第2ドレイン部上に配置され、
前記第2ドレイン部は、前記第1ドレイン部と離間して配置され、
前記第1ソースプラグと前記ゲート電極との対向面積は、前記第1ドレインプラグおよび第2ドレインプラグと前記ゲート電極との対向面積より大きい、半導体装置。 - 請求項9記載の半導体装置において、
前記第1ソースプラグは、前記第1フィンと前記ソース領域との重なり領域上から前記第2フィンと前記ソース領域との重なり領域上まで延在するように形成されている、半導体装置。 - 請求項9記載の半導体装置において、 前記第1フィンの前記ゲート電極の一方の側の表面は、前記ゲート電極の他方の側の表面より低い、半導体装置。
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