JP2003142681A - 絶縁ゲート型電界効果トランジスタを有する半導体装置 - Google Patents
絶縁ゲート型電界効果トランジスタを有する半導体装置Info
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- JP2003142681A JP2003142681A JP2001334944A JP2001334944A JP2003142681A JP 2003142681 A JP2003142681 A JP 2003142681A JP 2001334944 A JP2001334944 A JP 2001334944A JP 2001334944 A JP2001334944 A JP 2001334944A JP 2003142681 A JP2003142681 A JP 2003142681A
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Abstract
(57)【要約】
【課題】 絶縁ゲート型電界効果トランジスタを有す
る半導体装置において、高速化と低消費電力化を図る。 【解決手段】 絶縁ゲート型電界効果トランジスタのソ
ース領域に対する配線コンタクト部の個数を、ドレイン
領域に対する配線コンタクト部の数より多くし、そのゲ
ート電極に対する配線コンタクト部とドレイン領域に対
する配線コンタクト部との間隔が、ゲート電極に対する
配線コンタクト部とソース領域に対する配線コンタクト
部との間隔より大に選定する。このようにして、消費電
流および遅延時間に与える配線容量に大きな影響を与え
るゲート・ドレイン間寄生容量の低減化を図って高速化
を図り、ソース抵抗を小さくして消費電力の低減化を図
る。
る半導体装置において、高速化と低消費電力化を図る。 【解決手段】 絶縁ゲート型電界効果トランジスタのソ
ース領域に対する配線コンタクト部の個数を、ドレイン
領域に対する配線コンタクト部の数より多くし、そのゲ
ート電極に対する配線コンタクト部とドレイン領域に対
する配線コンタクト部との間隔が、ゲート電極に対する
配線コンタクト部とソース領域に対する配線コンタクト
部との間隔より大に選定する。このようにして、消費電
流および遅延時間に与える配線容量に大きな影響を与え
るゲート・ドレイン間寄生容量の低減化を図って高速化
を図り、ソース抵抗を小さくして消費電力の低減化を図
る。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート型電界
効果トランジスタすなわちＭＩＳ（Metal-Insulator-Se
miconductor)ＦＥＴ(Field Effect Transistor) を有す
る半導体装置に係わる。
効果トランジスタすなわちＭＩＳ（Metal-Insulator-Se
miconductor)ＦＥＴ(Field Effect Transistor) を有す
る半導体装置に係わる。
【０００２】
【従来の技術】ＭＩＳＦＥＴを有する半導体装置におい
ては、その製造におけるいわゆるスケーリングの法則に
従い、益々微細化されているが、このような素子サイ
ズ、すなわちＭＩＳＦＥＴ素子サイズの縮小に伴って、
短チャネル効果によるサブスレショルド領域特性の劣化
や、寄生抵抗および寄生容量の増加による素子の遅延時
間の増加、消費電力の増大を来すという問題が顕著とな
る。
ては、その製造におけるいわゆるスケーリングの法則に
従い、益々微細化されているが、このような素子サイ
ズ、すなわちＭＩＳＦＥＴ素子サイズの縮小に伴って、
短チャネル効果によるサブスレショルド領域特性の劣化
や、寄生抵抗および寄生容量の増加による素子の遅延時
間の増加、消費電力の増大を来すという問題が顕著とな
る。
【０００３】ＭＩＳＦＥＴ例えばＭＯＳ( Metal-Oxide-
Semiconductor)ＦＥＴを有する半導体装置として、図４
に回路図を示すいわゆるインバータチェーンについて考
察する。図４の回路図は、それぞれｐチャネル型ＭＩＳ
ＦＥＴ( 以下ｐＭＩＳという）と、ｎチャネル型ＭＩＳ
ＦＥＴ( 以下ｐＭＩＳという）とによる駆動段と負荷段
とを例示し、各部の配線との寄生容量の等価回路図を示
している。ここで、 Ｃgd-int：各ｎＭＯＳおよびｐＭＯＳのそれぞれのゲー
ト配線とドレイン配線間の寄生容量 Ｃsd-n-int：ｎＭＯＳにおけるソース配線とドレイン配
線との間の寄生容量 Ｃsd-p-int：ｐＭＯＳにおけるソース配線とドレイン配
線との間の寄生容量 Ｃgs-n-int：ｎＭＯＳにおけるゲート配線とドレイン配
線との間の寄生容量 Ｃgs-p-int：ｐＭＯＳにおけるソース配線とドレイン配
線との間の寄生容量 である。
Semiconductor)ＦＥＴを有する半導体装置として、図４
に回路図を示すいわゆるインバータチェーンについて考
察する。図４の回路図は、それぞれｐチャネル型ＭＩＳ
ＦＥＴ( 以下ｐＭＩＳという）と、ｎチャネル型ＭＩＳ
ＦＥＴ( 以下ｐＭＩＳという）とによる駆動段と負荷段
とを例示し、各部の配線との寄生容量の等価回路図を示
している。ここで、 Ｃgd-int：各ｎＭＯＳおよびｐＭＯＳのそれぞれのゲー
ト配線とドレイン配線間の寄生容量 Ｃsd-n-int：ｎＭＯＳにおけるソース配線とドレイン配
線との間の寄生容量 Ｃsd-p-int：ｐＭＯＳにおけるソース配線とドレイン配
線との間の寄生容量 Ｃgs-n-int：ｎＭＯＳにおけるゲート配線とドレイン配
線との間の寄生容量 Ｃgs-p-int：ｐＭＯＳにおけるソース配線とドレイン配
線との間の寄生容量 である。
【０００４】このインバータチェーンにおける動作にお
いて、その消費電力および遅延時間に与える配線間容量
の全容量ＣT は、下の（１）式で表すことができる。 ＣT ＝２Ｃgd-int＋２Ｃgd-int＋Ｃsd-n-int＋Ｃsd-p-int＋Ｃgs-n-int ＋Ｃgs-p-int ・・・・・・（１）
いて、その消費電力および遅延時間に与える配線間容量
の全容量ＣT は、下の（１）式で表すことができる。 ＣT ＝２Ｃgd-int＋２Ｃgd-int＋Ｃsd-n-int＋Ｃsd-p-int＋Ｃgs-n-int ＋Ｃgs-p-int ・・・・・・（１）
【０００５】ここで、両ｎＭＩＳおよびｐＭＩＳのＣ
gd-intは、ゲート電圧が０Ｖから動作電源電圧Ｖddまで
変化し、更にドレイン電圧がＶddから０Ｖまで変化する
ことから、２Ｃgd-int×Ｖddの電荷の充放電がある。こ
のため、この部分の容量は、ミラー効果による２倍とな
るものであり、更に駆動段と負荷段のそれぞれのＣgd-i
ntによって、４Ｃgd-intとなる。
gd-intは、ゲート電圧が０Ｖから動作電源電圧Ｖddまで
変化し、更にドレイン電圧がＶddから０Ｖまで変化する
ことから、２Ｃgd-int×Ｖddの電荷の充放電がある。こ
のため、この部分の容量は、ミラー効果による２倍とな
るものであり、更に駆動段と負荷段のそれぞれのＣgd-i
ntによって、４Ｃgd-intとなる。
【０００６】図５は、図４のｐＭＩＳとｎＭＩＳによる
相補型いわゆるＣＭＩＳインバータの駆動段もしくは負
荷段の平面図で、この場合、半導体基体例えばシリコン
基体の一主面に臨んで、これらｐＭＩＳとｎＭＩＳが形
成される。ｐＭＩＳおよびｎＭＩＳはそれぞれ所要の間
隔を保持してｐ型の不純物、ｎ型の不純物が導入されて
成るソース領域１ｓ、２ｓおよびドレイン領域１D 、２
D が形成される。
相補型いわゆるＣＭＩＳインバータの駆動段もしくは負
荷段の平面図で、この場合、半導体基体例えばシリコン
基体の一主面に臨んで、これらｐＭＩＳとｎＭＩＳが形
成される。ｐＭＩＳおよびｎＭＩＳはそれぞれ所要の間
隔を保持してｐ型の不純物、ｎ型の不純物が導入されて
成るソース領域１ｓ、２ｓおよびドレイン領域１D 、２
D が形成される。
【０００７】そして、各ソース領域およびドレイン領域
間のゲート構成部にそれぞれゲート絶縁層を介して形成
されたゲート電極１G および２G の各一端が、両ｐＭＩ
ＳおよびｎＭＩＳの配置部間に延在してパッド部１GPお
よび２GPが形成される。これらｐＭＩＳおよびｎＭＩＳ
が形成された基体上には、層間絶縁層あるいは表面絶縁
層が形成され、この絶縁層には、それぞれフォトリソグ
ラフィによってパッド部１GPおよび２GP上にそれぞれゲ
ートコンタクト窓１GCおよび２GCが穿設され、これらゲ
ートコンタクト窓１GCおよび２GCを通じて、各パッド部
１GPおよび２GPにオーミックコンタクトする共通のゲー
ト配線３が形成される。
間のゲート構成部にそれぞれゲート絶縁層を介して形成
されたゲート電極１G および２G の各一端が、両ｐＭＩ
ＳおよびｎＭＩＳの配置部間に延在してパッド部１GPお
よび２GPが形成される。これらｐＭＩＳおよびｎＭＩＳ
が形成された基体上には、層間絶縁層あるいは表面絶縁
層が形成され、この絶縁層には、それぞれフォトリソグ
ラフィによってパッド部１GPおよび２GP上にそれぞれゲ
ートコンタクト窓１GCおよび２GCが穿設され、これらゲ
ートコンタクト窓１GCおよび２GCを通じて、各パッド部
１GPおよび２GPにオーミックコンタクトする共通のゲー
ト配線３が形成される。
【０００８】更に、各ｐＭＩＳおよびｎＭＩＳの各ソー
ス領域１ｓ上にそれぞれ複数のソースコンタクト窓１SC
および２SCが穿設され、これらソースコンタクト窓１SC
および２SCを通じて各ソース領域１ｓおよび２ｓにソー
ス配線４１および４２をオーミックコンタクトする。ま
た、各ｐＭＩＳおよびｎＭＩＳの各ドレイン領域１D 上
にそれぞれ複数のコンタクト窓１DCおよび２DCが穿設さ
れ、これらドレインコンタクト窓１DCおよび２DCを通じ
て各ドレイン領域１D および２D に共通のドレイン配線
５をオーミックコンタクトする。
ス領域１ｓ上にそれぞれ複数のソースコンタクト窓１SC
および２SCが穿設され、これらソースコンタクト窓１SC
および２SCを通じて各ソース領域１ｓおよび２ｓにソー
ス配線４１および４２をオーミックコンタクトする。ま
た、各ｐＭＩＳおよびｎＭＩＳの各ドレイン領域１D 上
にそれぞれ複数のコンタクト窓１DCおよび２DCが穿設さ
れ、これらドレインコンタクト窓１DCおよび２DCを通じ
て各ドレイン領域１D および２D に共通のドレイン配線
５をオーミックコンタクトする。
【０００９】尚、通常、半導体装置の製造方法におい
て、絶縁層に対するコンタクト窓の形成は、フォトリソ
グラフィによるパターンエッチングによって行われる。
この場合、パターンの形状、大きさの相違によってフォ
トレジストに対する露光、エッチングにバラツキが生じ
ることから、各コンタクト窓の形状、大きさを均一化
し、コンタクト面積を大きくとりたい部分には、例えば
図５に示すように、ソースおよびドレイン領域１ｓおよ
び１D に対するコンタクト窓１SCおよび２SC，１DCおよ
び２DCを複数個開口することが行われる。
て、絶縁層に対するコンタクト窓の形成は、フォトリソ
グラフィによるパターンエッチングによって行われる。
この場合、パターンの形状、大きさの相違によってフォ
トレジストに対する露光、エッチングにバラツキが生じ
ることから、各コンタクト窓の形状、大きさを均一化
し、コンタクト面積を大きくとりたい部分には、例えば
図５に示すように、ソースおよびドレイン領域１ｓおよ
び１D に対するコンタクト窓１SCおよび２SC，１DCおよ
び２DCを複数個開口することが行われる。
【００１０】そして、このような、通常の例えばインバ
ータのようなｐＭＩＳあるいはｎＭＩＳにおいては、図
６に例えばｐＭＩＳ部分の概略構成を示すように、その
ソース領域１ｓおよびドレイン領域１D に対する各ソー
スコンタクト窓１SCおよびドレインコンタクト窓１DC
は、相互に対向するように、すなわち互いに同数をもっ
てゲート電極を中心に対称的に配置される。
ータのようなｐＭＩＳあるいはｎＭＩＳにおいては、図
６に例えばｐＭＩＳ部分の概略構成を示すように、その
ソース領域１ｓおよびドレイン領域１D に対する各ソー
スコンタクト窓１SCおよびドレインコンタクト窓１DC
は、相互に対向するように、すなわち互いに同数をもっ
てゲート電極を中心に対称的に配置される。
【００１１】図５で示す構成において、いわゆる０．１
３μｍ世代のデザインルールにおいて設計する場合、各
ｐＭＯＳおよびｎＭＯＳにおける各部の寸法は、例えば
ソース配線４１とドレイン配線５間の間隔Ｓは０．２２
μｍ、ゲート長Ｌｇは０．１２μｍ、コンタクト窓の幅
ないしは直径φは０．１６μｍ、ゲートと、ソースコン
タクト部およびドレインコンタクト部の各間隔Ｄg-c は
０．０７μｍ、ソースおよびドレイン領域に対するコン
タクト部におけるソースおよびドレイン各配線４１およ
び５の幅Ｗは０．２μｍとされる。
３μｍ世代のデザインルールにおいて設計する場合、各
ｐＭＯＳおよびｎＭＯＳにおける各部の寸法は、例えば
ソース配線４１とドレイン配線５間の間隔Ｓは０．２２
μｍ、ゲート長Ｌｇは０．１２μｍ、コンタクト窓の幅
ないしは直径φは０．１６μｍ、ゲートと、ソースコン
タクト部およびドレインコンタクト部の各間隔Ｄg-c は
０．０７μｍ、ソースおよびドレイン領域に対するコン
タクト部におけるソースおよびドレイン各配線４１およ
び５の幅Ｗは０．２μｍとされる。
【００１２】この構成における図４で示した駆動段と負
荷段とを有するインバータチェーンンにおける、消費電
力に与える配線に係わる上述した（１）式による容量Ｃ
T の各配線容量Ｃsd-n-int，Ｃsd-p-int，Ｃgs-n-int，
Ｃgs-p-intおよび４Ｃgd-intと、ＭＩＳトランジスタ自
体の全容量ＣMIS を、図７に模式的に示す。図７におい
て、横軸に寄生容量の値を示す。図７において、ＣMIS
は白抜き部分で示す５．１ｆＦで、これに対し配線に係
わる寄生容量ＣT は、ＣMIS の約４０％にも相当するも
のであり、全体の寄生容量を大きく引き上げていること
が分かる。
荷段とを有するインバータチェーンンにおける、消費電
力に与える配線に係わる上述した（１）式による容量Ｃ
T の各配線容量Ｃsd-n-int，Ｃsd-p-int，Ｃgs-n-int，
Ｃgs-p-intおよび４Ｃgd-intと、ＭＩＳトランジスタ自
体の全容量ＣMIS を、図７に模式的に示す。図７におい
て、横軸に寄生容量の値を示す。図７において、ＣMIS
は白抜き部分で示す５．１ｆＦで、これに対し配線に係
わる寄生容量ＣT は、ＣMIS の約４０％にも相当するも
のであり、全体の寄生容量を大きく引き上げていること
が分かる。
【００１３】そして、ここで、ＭＩＳトランジスタにお
けるソースおよびドレインの寄生抵抗を考えると、ドレ
イン抵抗は、ＭＩＳトランジスタのドレイン・ソース間
電圧Ｖdsのみが変化するのに対し、ソース抵抗は電圧Ｖ
dsのみでなく、ゲート・ソース間電圧Ｖgsをともに変化
するのと等価であるために、一般的に電力消費は、ソー
ス側の寄生抵抗の影響が大きい。
けるソースおよびドレインの寄生抵抗を考えると、ドレ
イン抵抗は、ＭＩＳトランジスタのドレイン・ソース間
電圧Ｖdsのみが変化するのに対し、ソース抵抗は電圧Ｖ
dsのみでなく、ゲート・ソース間電圧Ｖgsをともに変化
するのと等価であるために、一般的に電力消費は、ソー
ス側の寄生抵抗の影響が大きい。
【００１４】
【発明が解決しようとする課題】本発明は、ＭＩＳトラ
ンジスタを有する半導体装置において、高速化と低消費
電力化を図るものである。
ンジスタを有する半導体装置において、高速化と低消費
電力化を図るものである。
【００１５】
【課題を解決するための手段】本発明は、絶縁ゲート型
電界効果トランジスタを有する半導体装置にあって、絶
縁ゲート型電界効果トランジスタのソース領域に対する
ソース配線のコンタクト部の数を、ドレイン領域に対す
るドレイン配線のコンタクト部の数より大、すなわち多
く選定する。ここに、各配線コンタクト部の形状、大き
さは通常におけると同様に、相互にほぼ一様の形状、大
きさに選定される。
電界効果トランジスタを有する半導体装置にあって、絶
縁ゲート型電界効果トランジスタのソース領域に対する
ソース配線のコンタクト部の数を、ドレイン領域に対す
るドレイン配線のコンタクト部の数より大、すなわち多
く選定する。ここに、各配線コンタクト部の形状、大き
さは通常におけると同様に、相互にほぼ一様の形状、大
きさに選定される。
【００１６】また、本発明による絶縁ゲート型電界効果
トランジスタを有する半導体装置は、絶縁ゲート型電界
効果トランジスタのゲート電極に対するゲート配線のゲ
ートコンタクト部とドレイン配線のドレイン領域に対す
るドレインコンタクト部との最短の間隔が、ゲートコン
タクト部とソース領域に対するソース配線のソースコン
タクト部との最短の間隔より大に選定する。
トランジスタを有する半導体装置は、絶縁ゲート型電界
効果トランジスタのゲート電極に対するゲート配線のゲ
ートコンタクト部とドレイン配線のドレイン領域に対す
るドレインコンタクト部との最短の間隔が、ゲートコン
タクト部とソース領域に対するソース配線のソースコン
タクト部との最短の間隔より大に選定する。
【００１７】このように、本発明装置においては、ＭＩ
Ｓトランジスタのソース領域に対する配線コンタクト部
の個数を、ドレイン領域に対する配線コンタクト部の個
数より多くするものであるので、ソース側におけるコン
タクト部の総面積は大きくなり、これによってソース側
の寄生抵抗を小さく抑えられる。したがって、低消費電
力化が図られる。また、ドレイン側のコンタクト部は、
その数が小とされたことによって、このドレイン側の寄
生容量の低減化が図られる。更に、ゲートコンタクト部
に対するドレインコンタクト部の最短間隔を、ゲートコ
ンタクト部に対するソースコンタクト部の最短間隔より
大にすることによってさらにドレイン側の寄生容量の低
減化が図られ、高速性が図られる。
Ｓトランジスタのソース領域に対する配線コンタクト部
の個数を、ドレイン領域に対する配線コンタクト部の個
数より多くするものであるので、ソース側におけるコン
タクト部の総面積は大きくなり、これによってソース側
の寄生抵抗を小さく抑えられる。したがって、低消費電
力化が図られる。また、ドレイン側のコンタクト部は、
その数が小とされたことによって、このドレイン側の寄
生容量の低減化が図られる。更に、ゲートコンタクト部
に対するドレインコンタクト部の最短間隔を、ゲートコ
ンタクト部に対するソースコンタクト部の最短間隔より
大にすることによってさらにドレイン側の寄生容量の低
減化が図られ、高速性が図られる。
【００１８】
【発明の実施の形態】図１〜図４を参照して本発明によ
る一実施形態を説明する。この実施形態においては、前
述したと同様に、例えば図４に示すそれぞれｐＭＩＳと
ｎＭＩＳとによる駆動段と負荷段のインバータチェーン
に適用した場合で、図１はその一方の駆動段もしくは負
荷段におけるｐＭＩＳおよびｎＭＩＳの配置平面図を示
す。
る一実施形態を説明する。この実施形態においては、前
述したと同様に、例えば図４に示すそれぞれｐＭＩＳと
ｎＭＩＳとによる駆動段と負荷段のインバータチェーン
に適用した場合で、図１はその一方の駆動段もしくは負
荷段におけるｐＭＩＳおよびｎＭＩＳの配置平面図を示
す。
【００１９】この場合においても、図５で説明したと同
様に、半導体基体例えばシリコン基体の一主面に臨ん
で、これらｐＭＩＳとｎＭＩＳが形成される。ｐＭＩＳ
およびｎＭＩＳはそれぞれ所要の間隔を保持してｐ型の
不純物、ｎ型の不純物が導入されて成るソース領域１
ｓ、２ｓおよびドレイン領域１D 、２D が形成される。
様に、半導体基体例えばシリコン基体の一主面に臨ん
で、これらｐＭＩＳとｎＭＩＳが形成される。ｐＭＩＳ
およびｎＭＩＳはそれぞれ所要の間隔を保持してｐ型の
不純物、ｎ型の不純物が導入されて成るソース領域１
ｓ、２ｓおよびドレイン領域１D 、２D が形成される。
【００２０】そして、各ソース領域およびドレイン領域
間のゲート構成部の半導体基板表面にそれぞれゲート絶
縁層（図示せず）を介してゲート電極１G および２G の
例えば一端が、両ｐＭＩＳおよびｎＭＩＳの配置部間に
延在してパッド部１GPおよび２GPが形成される。これら
ｐＭＩＳおよびｎＭＩＳが形成された基体上には、層間
絶縁層あるいは表面絶縁層（図示せず）が形成される。
間のゲート構成部の半導体基板表面にそれぞれゲート絶
縁層（図示せず）を介してゲート電極１G および２G の
例えば一端が、両ｐＭＩＳおよびｎＭＩＳの配置部間に
延在してパッド部１GPおよび２GPが形成される。これら
ｐＭＩＳおよびｎＭＩＳが形成された基体上には、層間
絶縁層あるいは表面絶縁層（図示せず）が形成される。
【００２１】この絶縁層に対して、各配線コンタクト部
となるコンタクト窓の形成を行う。すなわち、パッド部
１GPおよび２GP上と、ソース領域１ｓおよび２ｓ上と、
ドレイン領域１D および２D 上とに、それぞれゲートコ
ンタクト窓１GCおよび２GC、ソースコンタクト窓１SCお
よび２SC、ドレインコンタクト窓１DCおよび２DCを穿設
する。
となるコンタクト窓の形成を行う。すなわち、パッド部
１GPおよび２GP上と、ソース領域１ｓおよび２ｓ上と、
ドレイン領域１D および２D 上とに、それぞれゲートコ
ンタクト窓１GCおよび２GC、ソースコンタクト窓１SCお
よび２SC、ドレインコンタクト窓１DCおよび２DCを穿設
する。
【００２２】そして、特に、本発明においては、各ソー
ス領域１ｓおよび２ｓに対するソースコンタクト窓１SC
および２SCの各数を、対応するドレイン領域１D および
２Dに対するコンタクト窓１DCおよび２DCの各数に比し
多く形成する。例えば図１に示すように、ｐＭＩＳおよ
びｎＭＩＳにおいて、ソースコンタクト窓１SCおよび２
SCを、それぞれゲート電極１G および２G に対して３個
と２個をもって各ゲート電極１G および２G の延長方向
に沿って形成する。一方、これらｐＭＩＳおよびｎＭＩ
Ｓにおいて、ドレイン領域１D および２Dに対するドレ
インコンタクト窓１DCおよび２DCは、これらに対向する
ソース領域１ｓおよび２ｓに対するソースコンタクト窓
１SCおよび２SCの各数より少ない各１個形成する。
ス領域１ｓおよび２ｓに対するソースコンタクト窓１SC
および２SCの各数を、対応するドレイン領域１D および
２Dに対するコンタクト窓１DCおよび２DCの各数に比し
多く形成する。例えば図１に示すように、ｐＭＩＳおよ
びｎＭＩＳにおいて、ソースコンタクト窓１SCおよび２
SCを、それぞれゲート電極１G および２G に対して３個
と２個をもって各ゲート電極１G および２G の延長方向
に沿って形成する。一方、これらｐＭＩＳおよびｎＭＩ
Ｓにおいて、ドレイン領域１D および２Dに対するドレ
インコンタクト窓１DCおよび２DCは、これらに対向する
ソース領域１ｓおよび２ｓに対するソースコンタクト窓
１SCおよび２SCの各数より少ない各１個形成する。
【００２３】これら層間絶縁層あるいは表面絶縁層に対
するゲートコンタクト窓１GCおよび２GC、ソースコンタ
クト窓１SCおよび２SC、ドレインコンタクト窓１DCおよ
び２DCの形成は、フォトリソグラフィによる選択的エッ
チングによって、すなわちフォトレジストの塗布、露光
もしくは電子ビーム描画によるパターン露光、現像を行
って、各コンタクト窓に対応する開口が形成されたフォ
トレジストによるエッチングマスクを形成し、このマス
クの開口を通じてＲＩＥ（反応性イオンエッチング）、
ウエットエッチング等によって、絶縁層に対するエッチ
ングを行うことによって同時に、かつ各コンタクト窓を
同形状、同一大きさに形成する。
するゲートコンタクト窓１GCおよび２GC、ソースコンタ
クト窓１SCおよび２SC、ドレインコンタクト窓１DCおよ
び２DCの形成は、フォトリソグラフィによる選択的エッ
チングによって、すなわちフォトレジストの塗布、露光
もしくは電子ビーム描画によるパターン露光、現像を行
って、各コンタクト窓に対応する開口が形成されたフォ
トレジストによるエッチングマスクを形成し、このマス
クの開口を通じてＲＩＥ（反応性イオンエッチング）、
ウエットエッチング等によって、絶縁層に対するエッチ
ングを行うことによって同時に、かつ各コンタクト窓を
同形状、同一大きさに形成する。
【００２４】そして、ゲートコンタクト窓１GCおよび２
GCを通じて共通のゲート配線３を、両パッド部１GPおよ
び２GPに、すなわちゲート電極１GPおよび２GPにオーミ
ックコンタクトしてそれぞれゲートコンタクト部とし、
各ｐＭＩＳおよびｎＭＩＳのゲート電極１G および２G
を相互に互に電気的に連結し、かつ他部に電気的に連結
するように所定のパターンに形成する。
GCを通じて共通のゲート配線３を、両パッド部１GPおよ
び２GPに、すなわちゲート電極１GPおよび２GPにオーミ
ックコンタクトしてそれぞれゲートコンタクト部とし、
各ｐＭＩＳおよびｎＭＩＳのゲート電極１G および２G
を相互に互に電気的に連結し、かつ他部に電気的に連結
するように所定のパターンに形成する。
【００２５】また、各ソースコンタクト窓１SCおよび２
SCを通じてそれぞれソース配線４１および４２を、ソー
ス領域１ｓおよび２ｓにオーミックコンタクトしてそれ
ぞれソースコンタクト部とし、他部に電気的に連結する
ように所定のパターンに形成する。また、ドレインコン
タクト窓１DCおよび２DCを通じて共通のドレイン配線５
を両ドレイン領域１D および２D にオーミックコンタク
トしてそれぞれドレインコンタクト部とし、これらを相
互に電気的に連結し、かつ他部に電気的に連結するよう
に所定のパターンに形成する。
SCを通じてそれぞれソース配線４１および４２を、ソー
ス領域１ｓおよび２ｓにオーミックコンタクトしてそれ
ぞれソースコンタクト部とし、他部に電気的に連結する
ように所定のパターンに形成する。また、ドレインコン
タクト窓１DCおよび２DCを通じて共通のドレイン配線５
を両ドレイン領域１D および２D にオーミックコンタク
トしてそれぞれドレインコンタクト部とし、これらを相
互に電気的に連結し、かつ他部に電気的に連結するよう
に所定のパターンに形成する。
【００２６】これらゲート配線３、ソース配線４１およ
び４２、ドレイン配線５は、金属層、あるいは低比抵抗
多結晶半導体層を全面的に形成し、その後フォトリソグ
ラフィによるパターンエッチングによって同時に形成す
ることができる。
び４２、ドレイン配線５は、金属層、あるいは低比抵抗
多結晶半導体層を全面的に形成し、その後フォトリソグ
ラフィによるパターンエッチングによって同時に形成す
ることができる。
【００２７】上述したように、本発明構成においては、
ソース領域に対するソース配線のコンタクト部の数、す
なわちコンタクト窓数を、ドレイン領域に対するドレイ
ン配線のコンタクト部の数より多くするものであり、図
１の例では、ｐＭＩＳに関しては、ソースコンタクト窓
を３個、ドレインコンタクト窓を１個とし、ｎＭＩＳに
関しては、ソースコンタクト窓を２個、ドレインコンタ
クト窓を１個として例示したものであるが、この数の組
み合わせは、図示の例に限定されるものではないことは
いうまでもない。
ソース領域に対するソース配線のコンタクト部の数、す
なわちコンタクト窓数を、ドレイン領域に対するドレイ
ン配線のコンタクト部の数より多くするものであり、図
１の例では、ｐＭＩＳに関しては、ソースコンタクト窓
を３個、ドレインコンタクト窓を１個とし、ｎＭＩＳに
関しては、ソースコンタクト窓を２個、ドレインコンタ
クト窓を１個として例示したものであるが、この数の組
み合わせは、図示の例に限定されるものではないことは
いうまでもない。
【００２８】そして、図１で示した例においては、１個
のドレインコンタクト部（すなわちドレインコンタクト
窓１DCおよび２DC）の配置位置を、ゲートコンタクト部
（ゲートコンタクト窓１GCおよび２GC）に近い位置に配
置されたソースコンタクト部（ソースコンタクト窓１SC
および２SC）に対向して配置した構成とした場合である
が、更にこの構成において、図２ＡおよびＢに、模式的
に示すように、各ＭＩＳトランジスタ、すなわちｐＭＩ
ＳおよびｎＭＩＳにおいて、各ドレインコンタクト部す
なわちドレインコンタクト窓１DCおよび２DCと、ゲート
コンタクト部すなわちゲートコンタクト窓１GCおよび２
GCとの間の最短距離ｄD1およびｄD2を、各ソースコンタ
クト部すなわちソースコンタクト窓１SCおよび２SCと、
ゲートコンタクト窓１GCおよび２GCとの間の最短距離ｄ
ｓ1 およびｄｓ2 より充分大に選定する。すなわち、ｄ
D1＞ｄｓ1 、ｄD2＞ｄｓ2 とする。
のドレインコンタクト部（すなわちドレインコンタクト
窓１DCおよび２DC）の配置位置を、ゲートコンタクト部
（ゲートコンタクト窓１GCおよび２GC）に近い位置に配
置されたソースコンタクト部（ソースコンタクト窓１SC
および２SC）に対向して配置した構成とした場合である
が、更にこの構成において、図２ＡおよびＢに、模式的
に示すように、各ＭＩＳトランジスタ、すなわちｐＭＩ
ＳおよびｎＭＩＳにおいて、各ドレインコンタクト部す
なわちドレインコンタクト窓１DCおよび２DCと、ゲート
コンタクト部すなわちゲートコンタクト窓１GCおよび２
GCとの間の最短距離ｄD1およびｄD2を、各ソースコンタ
クト部すなわちソースコンタクト窓１SCおよび２SCと、
ゲートコンタクト窓１GCおよび２GCとの間の最短距離ｄ
ｓ1 およびｄｓ2 より充分大に選定する。すなわち、ｄ
D1＞ｄｓ1 、ｄD2＞ｄｓ2 とする。
【００２９】このため、図２Ａにおいては、３個のソー
スコンタクト窓のうちの中央のソースコンタクト窓１SC
および２SCと対向する位置に１個のドレインコンタクト
窓１DCおよび２DCを配置した場合である。また、図２Ｂ
においては、３個のソースコンタクト窓のうち、ゲート
コンタクト窓１GCおよび２GCより最も離間した位置のソ
ースコンタクト窓１SCおよび２SCと対向する位置に１個
のドレインコンタクト窓１DCおよび２DCを配置した場合
である。そして、これらドレインコンタクト窓１DCおよ
び２DCと、ゲートコンタクト窓１GCおよび２GCとの間の
最短距離ｄD1およびｄD2は、本発明において、ドレイン
コンタクト窓の数を減少させたことによって必要充分に
大とすることができるものである。尚、図２において、
図１と対応する部分には同一符号を付して示した。
スコンタクト窓のうちの中央のソースコンタクト窓１SC
および２SCと対向する位置に１個のドレインコンタクト
窓１DCおよび２DCを配置した場合である。また、図２Ｂ
においては、３個のソースコンタクト窓のうち、ゲート
コンタクト窓１GCおよび２GCより最も離間した位置のソ
ースコンタクト窓１SCおよび２SCと対向する位置に１個
のドレインコンタクト窓１DCおよび２DCを配置した場合
である。そして、これらドレインコンタクト窓１DCおよ
び２DCと、ゲートコンタクト窓１GCおよび２GCとの間の
最短距離ｄD1およびｄD2は、本発明において、ドレイン
コンタクト窓の数を減少させたことによって必要充分に
大とすることができるものである。尚、図２において、
図１と対応する部分には同一符号を付して示した。
【００３０】上述したように、本発明構成においては、
ドレインコンタクト部の数を減少させたことによって、
ゲート・ドレイン間の寄生容量Ｃgd-intの減少を図るこ
とができる。すなわち、前述した（１）式で示したよう
に、ミラー効果により、２倍の２Ｃgd-intの効果を、更
に駆動段および負荷段については、４倍のＣgd-intを生
じることから、効果的に配線に係わる容量ＣT の減少を
図ることができる。
ドレインコンタクト部の数を減少させたことによって、
ゲート・ドレイン間の寄生容量Ｃgd-intの減少を図るこ
とができる。すなわち、前述した（１）式で示したよう
に、ミラー効果により、２倍の２Ｃgd-intの効果を、更
に駆動段および負荷段については、４倍のＣgd-intを生
じることから、効果的に配線に係わる容量ＣT の減少を
図ることができる。
【００３１】このとき、ドレインコンタクト数を減少し
たことによってドレイン抵抗の上昇を来すことが考えら
れる。しかしながら、トランジスタの動作を考えると、
ソース側の電位低下は、ゲートとソース間の電位低下に
つながるために、トランジスタにおける電流駆動能力を
劣化させる原因となるが、ドレイン側の電位低下は、ソ
ースとドレイン間の電位が下がるのみであるので、飽和
領域で動作させている場合においては、大きな問題とは
ならない。
たことによってドレイン抵抗の上昇を来すことが考えら
れる。しかしながら、トランジスタの動作を考えると、
ソース側の電位低下は、ゲートとソース間の電位低下に
つながるために、トランジスタにおける電流駆動能力を
劣化させる原因となるが、ドレイン側の電位低下は、ソ
ースとドレイン間の電位が下がるのみであるので、飽和
領域で動作させている場合においては、大きな問題とは
ならない。
【００３２】すなわち、本発明構成においては、ドレイ
ンコンタクト数を、できるだけ少なくしたことにより、
ゲート・ドレイン間の配線寄生容量の減少化が図られる
ものであるが、更に図２ＡおよびＢで示した例における
ように、ゲートコンタクト部とドレインコンタクト部の
最短距離を大とすることによってゲート・ドレイン間の
配線寄生容量の減少を図ることができる。すなわち、半
導体装置において、高密度化されるとコンタクト部間の
寄生容量が配線間寄生容量に大きく影響してくることか
ら、本発明におけるようにゲートコンタクト部とドレイ
ンコンタクト部の最短距離を大とする構成によって、ゲ
ート・ドレイン間の配線寄生容量の減少への寄与は大き
いものであり、これによって高速動作が図られるもので
ある。
ンコンタクト数を、できるだけ少なくしたことにより、
ゲート・ドレイン間の配線寄生容量の減少化が図られる
ものであるが、更に図２ＡおよびＢで示した例における
ように、ゲートコンタクト部とドレインコンタクト部の
最短距離を大とすることによってゲート・ドレイン間の
配線寄生容量の減少を図ることができる。すなわち、半
導体装置において、高密度化されるとコンタクト部間の
寄生容量が配線間寄生容量に大きく影響してくることか
ら、本発明におけるようにゲートコンタクト部とドレイ
ンコンタクト部の最短距離を大とする構成によって、ゲ
ート・ドレイン間の配線寄生容量の減少への寄与は大き
いものであり、これによって高速動作が図られるもので
ある。
【００３３】一方、ソースコンタクト数は、できるだけ
多数として、ソース側の抵抗の低減化を図ることから電
流駆動能力の低減化を回避し、低消費電力化を図る。
多数として、ソース側の抵抗の低減化を図ることから電
流駆動能力の低減化を回避し、低消費電力化を図る。
【００３４】図３ＡおよびＢは、図１に示した本発明構
成による半導体装置と、図５に示した従来構造の半導体
装置との各配線に係わる容量を、横軸に容量の値をとっ
て対比して示したものである。この場合、図１の構成に
おいて、ドレインコンタクト数を減少させた以外は、図
５と同様の寸法配置とした場合である。図３ＡおよびＢ
を対比して明らかなように、本発明構成によれば、従来
構成に比し、配線に係わる全容量ＣT を１５％減少させ
ることができた。
成による半導体装置と、図５に示した従来構造の半導体
装置との各配線に係わる容量を、横軸に容量の値をとっ
て対比して示したものである。この場合、図１の構成に
おいて、ドレインコンタクト数を減少させた以外は、図
５と同様の寸法配置とした場合である。図３ＡおよびＢ
を対比して明らかなように、本発明構成によれば、従来
構成に比し、配線に係わる全容量ＣT を１５％減少させ
ることができた。
【００３５】尚、本発明装置は、図示の例に限定される
ものではなく、各ｐＭＩＳおよびｎ型ＭＩＳの配置パタ
ーン、コンタクト数、回路例等など、本発明構成の範囲
で種々の変形変更を行うことができることはいうまでも
ない。
ものではなく、各ｐＭＩＳおよびｎ型ＭＩＳの配置パタ
ーン、コンタクト数、回路例等など、本発明構成の範囲
で種々の変形変更を行うことができることはいうまでも
ない。
【００３６】
【発明の効果】上述したように、本発明による絶縁ゲー
ト型電界効果トランジスタを有する半導体装置は、ドレ
インコンタクト部の数は、できるだけ少なくし、また、
ゲートコンタクト部とドレインコンタクト部との間隔を
大きくすることによって、ゲート・ドレイン間の配線寄
生容量の減少化、すなわち配線に係わる寄生容量の減少
を効果的に図ることができるものであり、また、ドレイ
ンコンタクト部数を減じたことによって、上述したゲー
トコンタクト部とドレインコンタクト部との間隔を充分
大きくとることができることによって、効果的にゲート
・ドレイン間の配線寄生容量の減少化が図られ、これに
よって高速化を図ることができるものである。
ト型電界効果トランジスタを有する半導体装置は、ドレ
インコンタクト部の数は、できるだけ少なくし、また、
ゲートコンタクト部とドレインコンタクト部との間隔を
大きくすることによって、ゲート・ドレイン間の配線寄
生容量の減少化、すなわち配線に係わる寄生容量の減少
を効果的に図ることができるものであり、また、ドレイ
ンコンタクト部数を減じたことによって、上述したゲー
トコンタクト部とドレインコンタクト部との間隔を充分
大きくとることができることによって、効果的にゲート
・ドレイン間の配線寄生容量の減少化が図られ、これに
よって高速化を図ることができるものである。
【００３７】一方、これに対し、ソースコンタクト数
は、できるだけ多数として、ソース側の抵抗の低減化を
図るようにしたことから電流駆動能力の低減化を回避
し、低消費電力化を図ることができるものである。
は、できるだけ多数として、ソース側の抵抗の低減化を
図るようにしたことから電流駆動能力の低減化を回避
し、低消費電力化を図ることができるものである。
【図１】本発明による絶縁ゲート型電界効果トランジス
タを有する半導体装置の一例の平面図である。
タを有する半導体装置の一例の平面図である。
【図２】ＡおよびＢは、それぞれ本発明による半導体装
置の各一例の絶縁ゲート型電界効果トランジスタの配線
コンタクトの配置を示す平面図である。
置の各一例の絶縁ゲート型電界効果トランジスタの配線
コンタクトの配置を示す平面図である。
【図３】本発明による半導体装置と、従来の半導体装置
の寄生容量の対比図である。
の寄生容量の対比図である。
【図４】絶縁ゲート型電界効果トランジスタを有する半
導体装置の一例の等価回路図である。
導体装置の一例の等価回路図である。
【図５】従来装置の要部の平面図である。
【図６】従来の絶縁ゲート型電界効果トランジスタの配
線コンタクトの配置を示す平面図である。
線コンタクトの配置を示す平面図である。
【図７】従来装置の各部の寄生容量値を示す図である。
ｐＭＩＳ・・・ｐチャネル絶縁ゲート型電界効果トラン
ジスタ、ｎＭＩＳ・・・ｎチャネル絶縁ゲート型電界効
果トランジスタ、１ｓ，２ｓ・・・ソース領域、１SC，
２SC・・・ソースコンタクト窓、１ｄ，２ｄ・・・ドレ
イン領域、１DC，２DC・・・ドレインコンタクト窓、１
G 、２G ・・・ゲート電極、１GP、2GP・・・ゲートパ
ッド部、１GCおよび２GC・・・ゲートコンタクト窓、３
・・・ゲート配線、４１，４２・・・ソース配線、５・
・・ドレイン配線
ジスタ、ｎＭＩＳ・・・ｎチャネル絶縁ゲート型電界効
果トランジスタ、１ｓ，２ｓ・・・ソース領域、１SC，
２SC・・・ソースコンタクト窓、１ｄ，２ｄ・・・ドレ
イン領域、１DC，２DC・・・ドレインコンタクト窓、１
G 、２G ・・・ゲート電極、１GP、2GP・・・ゲートパ
ッド部、１GCおよび２GC・・・ゲートコンタクト窓、３
・・・ゲート配線、４１，４２・・・ソース配線、５・
・・ドレイン配線
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/092
29/78
Ｆターム(参考） 4M104 BB01 BB39 CC01 CC05 DD08
DD09 FF01 GG08 GG09 GG10
GG14 HH18
5F038 AV06 CA05 CA09 CD13 DF08
EZ20
5F048 AB04 AC03 BB01 BC01 BC02
BC03 BF16
5F064 BB07 CC12 DD01 DD13 DD24
EE27 EE43
5F140 AA01 AA02 AB03 BF58 BJ28
Claims (2)
- 【請求項１】 絶縁ゲート型電界効果トランジスタを有
する半導体装置にあって、 上記絶縁ゲート型電界効果トランジスタのソース領域に
対するソース配線のコンタクト部の数が、ドレイン領域
に対するドレイン配線のコンタクト部の数より大された
ことを特徴とする絶縁ゲート型電界効果トランジスタを
有する半導体装置。 - 【請求項２】 上記絶縁ゲート型電界効果トランジスタ
のゲート電極に対するゲート配線のコンタクト部と上記
ドレイン配線のコンタクト部との最短の間隔が、上記ゲ
ート電極に対する上記ゲート配線のコンタクト部と上記
ソース配線のコンタクト部との最短の間隔より大に選定
されて成ることを特徴とする請求項１に記載の絶縁ゲー
ト型電界効果トランジスタを有する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001334944A JP2003142681A (ja) | 2001-10-31 | 2001-10-31 | 絶縁ゲート型電界効果トランジスタを有する半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001334944A JP2003142681A (ja) | 2001-10-31 | 2001-10-31 | 絶縁ゲート型電界効果トランジスタを有する半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003142681A true JP2003142681A (ja) | 2003-05-16 |
Family
ID=19149995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001334944A Pending JP2003142681A (ja) | 2001-10-31 | 2001-10-31 | 絶縁ゲート型電界効果トランジスタを有する半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003142681A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004103954A1 (ja) | 2003-05-20 | 2004-12-02 | Ajinomoto Co., Inc. | アミド誘導体 |
| JP2007504284A (ja) * | 2003-06-12 | 2007-03-01 | ユーロ−セルティーク エス．エイ． | 疼痛を治療するのに有用な治療薬 |
| US7285831B2 (en) | 2004-08-03 | 2007-10-23 | Samsung Electronics Co., Ltd. | CMOS device with improved performance and method of fabricating the same |
| CN100456494C (zh) * | 2004-12-28 | 2009-01-28 | 海力士半导体有限公司 | 金属氧化物半导体晶体管及其制造方法 |
| JP2012124462A (ja) * | 2010-11-16 | 2012-06-28 | Canon Inc | 固体撮像素子、固体撮像素子の製造方法及び撮像システム |
| US8389549B2 (en) | 2007-04-27 | 2013-03-05 | Purdue Pharma L.P. | Substituted pyridines useful for treating pain |
| CN105428414A (zh) * | 2014-08-22 | 2016-03-23 | 瑞萨电子株式会社 | 半导体器件 |
| JP2016171102A (ja) * | 2015-03-11 | 2016-09-23 | 株式会社ジャパンディスプレイ | 薄膜トランジスタ |
| JP2018160704A (ja) * | 2018-07-18 | 2018-10-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
2001
- 2001-10-31 JP JP2001334944A patent/JP2003142681A/ja active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004103954A1 (ja) | 2003-05-20 | 2004-12-02 | Ajinomoto Co., Inc. | アミド誘導体 |
| EP2281823A2 (en) | 2003-05-20 | 2011-02-09 | Ajinomoto Co., Inc. | Anti-inflammatory and analgesic piperidine derivatives |
| JP2007504284A (ja) * | 2003-06-12 | 2007-03-01 | ユーロ−セルティーク エス．エイ． | 疼痛を治療するのに有用な治療薬 |
| US7683063B2 (en) | 2003-06-12 | 2010-03-23 | Purdue Pharma L.P. | Therapeutic agents useful for treating pain |
| US8680118B2 (en) | 2003-06-12 | 2014-03-25 | Purdue Pharma L.P. | Therapeutic agents useful for treating pain |
| US8227467B2 (en) | 2003-06-12 | 2012-07-24 | Purdue Pharma L.P. | Therapeutic agents useful for treating pain |
| US7285831B2 (en) | 2004-08-03 | 2007-10-23 | Samsung Electronics Co., Ltd. | CMOS device with improved performance and method of fabricating the same |
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| US8389549B2 (en) | 2007-04-27 | 2013-03-05 | Purdue Pharma L.P. | Substituted pyridines useful for treating pain |
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| CN105428414A (zh) * | 2014-08-22 | 2016-03-23 | 瑞萨电子株式会社 | 半导体器件 |
| JP2016046394A (ja) * | 2014-08-22 | 2016-04-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US20180047820A1 (en) | 2014-08-22 | 2018-02-15 | Renesas Electronics Corporation | Semiconductor device |
| US10164036B2 (en) | 2014-08-22 | 2018-12-25 | Renesas Electronics Corporation | Semiconductor device |
| US10446655B2 (en) | 2014-08-22 | 2019-10-15 | Renesas Electronics Corporation | Semiconductor device |
| JP2016171102A (ja) * | 2015-03-11 | 2016-09-23 | 株式会社ジャパンディスプレイ | 薄膜トランジスタ |
| US9660039B2 (en) | 2015-03-11 | 2017-05-23 | Japan Display Inc. | Display device |
| JP2018160704A (ja) * | 2018-07-18 | 2018-10-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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