CN105428414A - 半导体器件 - Google Patents

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CN105428414A CN201510520967.7A CN201510520967A CN105428414A CN 105428414 A CN105428414 A CN 105428414A CN 201510520967 A CN201510520967 A CN 201510520967A CN 105428414 A CN105428414 A CN 105428414A
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宫森充
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Abstract

如下配置一种半导体器件，包括：两个鳍，具有矩形平行六面体形状并在X方向上平行布置；以及栅电极，经由栅极绝缘膜布置在鳍之上并在Y方向上延伸。首先，漏极插塞设置在位于栅电极的一侧上的漏极区域之上并且在Y方向上延伸。然后，两个源极插塞设置在位于栅电极的另一侧上的源极区域之上并在Y方向上延伸。此外，以移位方式布置漏极插塞，使其位置在Y方向上可以不与两个源极插塞重叠。根据这种结构，栅极-漏极电容可以小于栅极-源极电容，并且可以抑制基于密勒效应的电路延迟。此外，与漏极侧的电容相比，源极侧的电容增加，从而提高了电路操作的稳定性。

Description

半导体器件
相关申请的交叉参考
2014年8月22日提交的包括说明书、附图和摘要的日本专利申请第2014-169834号的公开的全部内容以引用的方式引入本申请。
技术领域
本发明涉及半导体器件，具体地，涉及可有效应用于具有FINFET的半导体器件的技术。
背景技术
近年来，在使用硅的LSI(大型集成)中，作为其部件的MISFET(金属绝缘体半导体场效应晶体管)的尺寸(具体为栅电极的栅极长度)在稳定地减小。MISFET的小型化在符合比例缩小规则的风格方面是进步的，但是随着一代代器件的对应进步，出现了各种问题，并且变得难以同时满足短沟道效应的抑制和确保MISFET的大电流驱动能力。从而，正在积极地进行对可以代替普通平面型MISFET的新结构器件的研究和开发。
FINFET是前述新结构器件中的一种，并且是不同于平面型MISFET的三维结构MISFET。
例如，下面的专利文献1公开了一种FINFET，其中栅极和源极区域之间的鳍阻抗变小并且栅极和漏极区域之间的电容变小。具体地，示出了一种FINFET，其中栅极导体在与漏极区域相比更接近源极区域的位置处被配置在鳍之上。
[专利文献1]
国际公开第WO2007/019023号
发明内容
本发明的发明人致力于具有上述FINFET的半导体器件的研究和开发，并且积极地研究其特性的改进。在研究过程中，发现具有FINFET的半导体器件的结构的进一步改进还存在空间。
根据以下说明书和附图的描述清楚地理解本发明的前述和其他目的和新颖特征。
以下解释简要地给出了本申请所公开的发明人的典型发明的概况。
根据本申请公开的一个实施例的半导体器件包括：第一鳍和第二鳍，具有在第一方向上相互平行布置的矩形平行六面体形状；以及栅电极，经由在第二方向上延伸的栅极绝缘膜布置在第一和第二鳍之上。该半导体器件还包括：第一漏极插塞，形成在位于栅电极的一侧的漏极区域之上，并且在第二方向上延伸；以及第一和第二源极插塞，形成在位于栅电极的另一侧的源极区域之上，并且在第二方向上延伸。此外，第一漏极插塞以移位方式进行布置，使其位置在第二方向上可以与第一源极插塞或第二源极插塞重叠。
根据本申请公开的典型实施例的半导体器件，可以提高其特性。
附图说明
图1是示意性示出第一实施例的半导体器件的结构的立体图；
图2是示出第一实施例的半导体器件的结构的平面图；
图3是示出第一实施例的半导体器件的结构的截面图；
图4是示出第一实施例的半导体器件的结构的截面图；
图5是示出第一实施例的半导体器件的结构的截面图；
图6是示出制造第一实施例的半导体器件的工艺的截面图；
图7是示出制造第一实施例的半导体器件的工艺的截面图；
图8是示出制造第一实施例的半导体器件的工艺的截面图；
图9是示出继图6之后的制造第一实施例的半导体器件的工艺的截面图；
图10是示出继图7之后的制造第一实施例的半导体器件的工艺的截面图；
图11是示出继图8之后的制造第一实施例的半导体器件的工艺的截面图；
图12是示出继图9之后的制造第一实施例的半导体器件的工艺的截面图；
图13是示出继图10之后的制造第一实施例的半导体器件的工艺的截面图；
图14是示出继图11之后的制造第一实施例的半导体器件的工艺的截面图；
图15是示出继图12之后的制造第一实施例的半导体器件的工艺的截面图；
图16是示出继图13之后的制造第一实施例的半导体器件的工艺的截面图；
图17是示出继图14之后的制造第一实施例的半导体器件的工艺的截面图；
图18是示出继图15之后的制造第一实施例的半导体器件的工艺的截面图；
图19是示出继图16之后的制造第一实施例的半导体器件的工艺的截面图；
图20是示出继图17之后的制造第一实施例的半导体器件的工艺的截面图；
图21是示出继图18之后的制造第一实施例的半导体器件的工艺的截面图；
图22是示出继图19之后的制造第一实施例的半导体器件的工艺的截面图；
图23是示出继图20之后的制造第一实施例的半导体器件的工艺的截面图；
图24是示出第一实施例的应用示例1的半导体器件的结构的平面图；
图25是示出第一实施例的应用示例2的半导体器件的结构的平面图；
图26是示出第二实施例的半导体器件的结构的平面图；
图27是示出第二实施例的半导体器件的结构的截面图；
图28是示出第二实施例的半导体器件的结构的截面图；
图29是示出第二实施例的应用示例1的半导体器件的结构的平面图；
图30是示出第二实施例的应用示例2的半导体器件的结构的平面图；
图31是示出第三实施例的半导体器件的结构的平面图；
图32是示出第三实施例的半导体器件的结构的截面图；
图33是示出第三实施例的半导体器件的结构的截面图；
图34是示出第四实施例的半导体器件的结构的平面图；
图35是示出第四实施例的半导体器件的结构的截面图；
图36是示出第四实施例的半导体器件的结构的截面图；
图37是示出第五实施例的半导体器件的结构的平面图；
图38是示出第五实施例的半导体器件的结构的截面图；
图39是示出第五实施例的半导体器件的结构的截面图；
图40是示出第五实施例的应用示例的半导体器件的结构的平面图；
图41是示出第六实施例的半导体器件的结构的平面图；
图42是示出第六实施例的半导体器件的结构的截面图；
图43是示出第六实施例的半导体器件的结构的截面图；
图44是示出第六实施例的应用示例的半导体器件的结构的平面图；
图45是示出第七实施例的半导体器件的结构的平面图；
图46是示出第七实施例的半导体器件的结构的截面图；
图47是示出第七实施例的半导体器件的结构的截面图；
图48是示出第八实施例的半导体器件的结构的平面图；
图49是示出第八实施例的半导体器件的结构的截面图；以及
图50是示出第八实施例的半导体器件的结构的截面图。
具体实施方式
在以下实施例中，为了方便起见在多个部分或实施例中描述本发明。然而，这些部分或实施例不相互关联除非另有指定，并且一个与另一个的整体或部分相关作为修改示例、应用示例、详细解释或其补充解释。此外，在下述实施例中，当提到元件的数量或其他(包括数量、数值、量、范围等)时，元件的数量不限于具体数值除非另有指定或者除了原则上数量被明显限于具体数量的情况。大于或小于具体数量的数量也是可以应用的。
此外，在下述实施例中，不需要说部件(包括元件步骤)不总是不可缺少的，除非另有指定或者除了部件原则上明显不可缺少的情况。类似地，在下述实施例中，当提到部件的形状或其他、其位置关系等时，基本近似或类似的形状等被包括在其中，除非另有指定或者除了可以想象原则上它们被明显排除的情况。对于上述数量或其他(包括数量、数值、量、范围等)来说也是如此。
此后，将参照附图详细描述本发明的实施例。此外，在所有用于描述实施例的附图中，具有相同功能的部件由相同或相关的符号来表示，并且将省略其对应描述。此外，当存在两个以上类似部件(部分)时，在一些情况下将通过将符号增加共同项来描述对应或具体部分。此外，原则上不重复相同或类似部分的描述，除非在上述实施例中具体要求。
此外，在实施例中使用的一些附图中，在一些情况下，即使在截面图中也省略阴影线以使得附图容易查看。此外，在一些情况下，在平面图中使用阴影线以使得附图容易查看。
此外，在截面图和平面图中，每个部分的大小不对应于实际器件的大小，而是在一些情况下相对较大地示出具体部分以容易理解附图。此外，在平面图和截面图相互对应的情况下，在一些情况下为了说明改变部分的大小。
(第一实施例)
此后，参照附图，将详细解释本实施例的半导体器件。本实施例的半导体器件具有FINFET作为半导体元件。
图1是示意性示出本实施例的半导体器件的结构的立体图。图2是示出本实施例的半导体器件的结构的平面图。图3至图5是示出本实施例的半导体器件的结构的截面图。例如，图3的截面图对应于沿着图2的平面图中的线A1-A1截取的截面，图4的截面图对应于沿着图2的平面图中的线A2-A2截取的截面，以及图5的截面图对应于沿着图2的平面图中的线B-B截取的截面。
[结构的解释]
参照图1至图5，将解释本实施例的半导体器件的特性结构。
本实施例的半导体器件具有FINFET，其形成在鳍F的主面之上，鳍F包含位于支持衬底SS之上的半导体层。
FINFET包括：栅电极GE，经由栅极绝缘膜GI布置在鳍(凸出部分)F之上；以及源极扩散层SD和漏极扩散层DD，在栅电极GE的两侧上形成在鳍F中(参见图3)。
因此，通过布置栅电极GE以跨立于具有矩形平面六边形形状的鳍F，鳍F的两侧均可以用作沟道区域(参见图1)。关于这点，“矩形平面六边形形状”例如包括其一个侧表面是锥形或者其上表面是倾斜的。
通过上述结构，源极扩散层SD和漏极扩散层DD之间的传统阻抗被改善并且可以抑制短沟道效应。此外，由于鳍F的两侧表面部分也可以被用作沟道区域，所以可以实现大电流驱动能力。
此外，源极区域SR和漏极区域DR被分别布置在源极扩散层SD和漏极扩散层DD之上。
层间绝缘膜(未示出)被布置在栅电极GE、源极区域SR和漏极区域DR之上。多个插塞P1被布置在层间绝缘膜中。在插塞1中，在栅电极GE的端部处布置在宽部分(栅极焊盘)GP之上的插塞P1被表示为“P1G”，布置在源极区域SR之上的插塞P1被表示为“P1S”，并且布置在漏极区域DR之上的插塞P1被表示为“P1D”(参见图2)。
接下来，将给出本实施例的半导体器件的每个部件的平面形状(在平面图中从顶部观看的形状)的描述。
如图2所示，在平面图中，鳍F具有线状形状(在X方向上具有长边的矩形形状)，其具有特定宽度(在Y方向上的长度W1)。图2所示的两个鳍F被平行布置为在它们之间具有特定间距(间距D1)。
如图2所示，在平面图中，栅电极GE具有线状形状(在Y方向上具有长边的矩形形状)，其具有特定宽度(X方向上的长度W2)。因此，栅电极GE在与鳍F交叉的方向上延伸。此外，在栅电极GE的端部处，配置有大于栅电极GE的宽度(W2)的宽部分(栅极焊盘，宽度W3)。
源极扩散层SD和漏极扩散层DD在栅电极GE的两侧上布置在鳍F中。此外，栅电极GE经由栅极绝缘膜GI布置在鳍F之上。更具体地，栅极绝缘膜GI被布置在鳍F的侧面和上表面之上(参见图5)。
如图2所示，在平面图中，源极区域SR具有线状形状(在Y方向上具有长边的矩形形状)，其具有特定宽度(X方向上的长度W4)。因此，源极区域SR在与鳍F交叉的方向上延伸。此外，在平面图中，漏极区域DR具有线状形状(在Y方向上具有长边的矩形形状)，其具有特定宽度(X方向上的长度W4)。因此，漏极区域DR在与鳍F交叉的方向上延伸。换句话说，源极区域SR被布置为在位于栅电极GE的另一侧(图2中的右侧)上的两个鳍F中的每个源极扩撒层SD之上沿着Y方向延伸。漏极区域DR被布置为在位于栅电极GE的一侧(图2中的左侧)上的两个鳍F中的每个漏极扩撒层DD之上沿着Y方向延伸。在图2中，栅电极GE和漏极区域DR之间的距离大约与栅电极GE与源极区域SR之间的距离相同。然而，栅电极GE和漏极区域DR之间的距离可以大于栅电极GE与源极区域SR之间的距离。
如图2所示，在源极区域SR之上，布置两个源极插塞P1S。两个源极插塞P1S被分别布置在两个鳍F与源极区域SR交叉(重叠)的区域之上。此外，在漏极区域DR之上，布置一个漏极插塞P1D。漏极插塞P1D被布置在位于两个鳍F和源极区域SR之间的区域(沟槽区域)交叉的区域之上。漏极插塞P1D的数量小于源极插塞P1S的数量。
以这种方式，漏极插塞P1D和源极插塞P1S被布置为不相互面对。换句话说，漏极插塞P1D被布置为对应于两个源极插塞P1S之间的区域。换句话说，漏极插塞P1D以移位方式进行布置，使其位置在Y方向上可以不与两个源极插塞P1S中的任一个重叠(交替配置)。例如，Y方向上的位置是指漏极插塞P1D或源极插塞P1S的形成区域中的中心坐标(x，y)的y坐标。
因此，根据本实施例，漏极插塞(插塞，漏极侧上的接触件)P1D的数量和源极插塞(插塞，源极侧上的接触件)P1S的数量被设置为不为1比1的比率。此外，漏极插塞P1D的数量被设置为小于源极插塞P1S的数量。此外，漏极插塞P1D和源极插塞P1S被布置为不相互面对。
根据这种结构，可以抑制基于密勒效应的电路延迟。此外，可以提高电路操作的稳定性。
[制造方法的解释]
接下来，将参照图6至图23，给出本实施例的半导体器件的制造方法的解释。此外，将更清楚地阐述半导体器件的结构。图6至图23是示出根据本实施例的半导体器件的制造工艺的截面图。此外，每个截面图都对应于例如沿着图2的平面图中的线A1-A1截取的截面图、沿着线A2-A2截取的截面图以及沿着线B-B截取的截面图。此外，以下工艺是本实施例的半导体器件的制造工艺的一个示例，并且可以通过其他制造工艺来形成本实施例的半导体器件。
如图6至图8所示，提供形成半导体层SL的支持衬底(基础材料)SS并形成鳍(凸出部分)F。例如，半导体层SL是硅层。例如，通过在半导体SL之上形成光刻胶膜(未示出)并对它们进行曝光，形成包含多个光刻胶膜的图案，每一个光刻胶膜都具有线状形状(在X方向上具有长边的矩形形状)。随后，将光刻胶膜用作掩模，通过蚀刻半导体SL，形成多个鳍F。
每个鳍F都具有线状形状(在X方向上具有长边的矩形形状)，其具有特定宽度(Y方向上的长度W1)。鳍F被布置在常规间隔(间距，D1)处。换句话说，鳍F具有矩形平行六面体形状，并且两个相邻鳍F的侧面隔开距离D1(参见图2)。此外，在两个鳍F之间形成沟槽(凹陷部分)(参见图8)。此外，上述工艺被称为图案化。即，图案化是用于通过将光刻胶膜(通过曝光和显影处理成期望形式)、硬掩膜等用作掩模的蚀刻处理其下层中的材料来获取期望布局图案的工艺。
接下来，如图9至图11所示，在鳍F的表面之上形成包含绝缘膜的栅极绝缘膜GI。例如，通过热氧化方法在鳍F的表面之上形成硅氧化膜。此外，通过使用CVD方法在硅氧化膜之上层压大介电常数膜。因此，可以形成包括硅氧化膜和大介电常数膜的层压膜的栅极绝缘膜GI。栅极绝缘膜GI形成在鳍F的侧面和上表面之上(参见图11)。此外，通过热氧化方法形成的膜的单层可以被用作栅极绝缘膜GI。可选地，通过CVD方法形成的膜的单层可以被用作栅极绝缘膜GI。
接下来，如图12至图14所示，在鳍F之上，经由栅极绝缘膜GI形成栅电极GE。换句话说，栅电极GE被形成为跨立于鳍F两侧。栅电极GE包括导电膜。
栅电极GE形成在与鳍F相交的方向(在这种情况下为Y方向)上。栅电极GE具有线状形状(在Y方向上具有长边的矩形)，其具有特定宽度(X方向上的长度W2)。在栅电极GE的端部处，形成大于宽度W2的宽部分(栅极焊盘，宽度W3)GP。
例如，在栅极绝缘膜GI之上，作为栅电极材料，通过使用CVD方法等形成多晶硅膜。随后，通过图案化多晶硅膜来形成栅电极GE。关于这点，可以去除从栅电极GE两侧露出的栅极绝缘膜GI。
接下来，如图15至图17所示，在栅电极GE的两侧上，在鳍F中形成源极扩散层SD和漏极扩散层DD。例如，将栅电极GE用作掩模，通过n型杂质(诸如磷(P)和砷(As))的离子注入形成n型杂质扩散区域(源极扩散层SD和漏极扩散层DD)。在这种情况下，通过使用倾斜离子注入方法，可以精确地形成n型杂质扩散区域。例如，从鳍F的第一侧面倾斜地对鳍F执行n型杂质的离子注入，并且进一步地，从第二侧面(与第一侧面相对的表面)倾斜地对鳍F执行n型杂质的离子注入。
此外，为了形成p沟道型FINFET，执行p型杂质的离子注入来实现目的。此外，源极扩散层SD和漏极扩散层DD可具有所谓的LDD(轻掺杂漏极)结构。即，源极扩散层SD和漏极扩散层DD可分别包括高浓度杂质区域和低浓度杂质区域。在这种情况下，如下形成高浓度杂质区域。即，首先，通过将栅电极GE用作掩模的离子注入来形成低浓度杂质区域。然后，在栅电极GE的侧壁之上形成侧壁膜。最后，通过将栅电极GE和侧壁膜用作掩模的离子注入来形成高浓度杂质区域。此外，可以在栅电极GE、源极扩散层SD和漏极扩散层DD的上部中设置金属硅化物膜。此外，可以在栅电极GE之上预先设置盖绝缘膜。
接下来，如图18至图20所示，在鳍F(源极扩散层SD和漏极扩散层DD)之上形成源极区域SR和漏极区域DR。换句话说，源极区域SR和漏极区域DR被形成为跨立于鳍F(源极扩散层SD和漏极扩散层DD)两侧。
在与鳍F相交的方向(在这种情况下为Y方向)上分别形成源极区域SR和漏极区域DR。源极区域SR和漏极区域DR的每一个都具有线状形状(在Y方向上具有长边的矩形形状)，其具有特定宽度(X方向上的长度W4)。
例如，在鳍F之上，作为源极区域和漏极区域材料，使用CVD方法等形成导电膜(半导体膜、金属膜、金属化合物膜等)。接下来，根据需要，通过CMP(化学机械抛光)方法等来平坦化导电膜的表面，或者对导电膜的表面进行回蚀处理。随后，通过图案化导电膜来形成源极区域SR和漏极区域DR。
接下来，如图21至图23所示，层间绝缘膜(未示出)形成在支持衬底SS之上。此外，在层间绝缘膜中，形成漏极插塞P1D、源极插塞P1S和栅极插塞(P1G，参见图2)。
例如，作为栅极绝缘膜，通过CVD方法等在鳍F之上、鳍F之间以及栅电极GE、源极区域SR和漏极区域DR之上形成氧化硅膜。此外，在氧化硅膜的下层中，例如可以形成包含氮化硅膜的蚀刻停止膜。随后，通过图案化层间绝缘膜来形成接触孔。即，将光刻胶膜(未示出)用作掩模，通过去除位于宽部分(栅极焊盘GP，参见图2)、源极区域SR和漏极区域DR之上的层间绝缘膜来形成接触孔。
在这种情况下，以移位方式来形成用于漏极插塞P1D的接触孔和用于源极插塞P1S的接触孔，使得它们在Y方向上的位置可以分别不重叠。
接下来，当导电膜被埋入接触孔内侧时，形成插塞P1(漏极插塞P1D、源极插塞P1S和栅极插塞P1G)。例如，在包括例如作为导电膜的接触孔的内侧的层级绝缘膜之上，使用溅射方法层压包含钨(W)等的金属膜。随后，通过CMP方法、回蚀方法等去除接触孔外侧不需要的金属膜。
因此，在源极区域SR之上形成两个源极插塞P1S，并且在漏极区域DR之上形成一个漏极插塞P1D。
如上所述，漏极插塞P1D和源极插塞P1S被布置为不相互面对。换句话说，漏极插塞P1D被布置为对应于两个源极插塞P1S之间的区域。换句话说，以移位方式布置漏极插塞P1D，使其位置在Y方向上不与两个源极插塞P1S中的任一个重叠(参见图2)。
接下来，在插塞P1和层间绝缘膜之上形成布线(未示出)。此后，可以通过重复层间绝缘膜、插塞和布线的形成来形成多层布线。可以通过图案化导电膜来形成布线。可选地，可以通过所谓的镶嵌方法来形成布线。根据镶嵌方法，在绝缘膜中形成布线沟槽，并且当导电膜被埋入布线沟槽内侧时形成布线。
通过上述工艺，可以形成本实施例的半导体器件。
因此，根据本实施例，漏极插塞P1D的数量和源极插塞P1S的数量可以被设置为不为1比1的比率。此外，漏极插塞P1D的数量被设置为小于源极插塞P1S的数量。此外，漏极插塞P1D和源极插塞P1S被布置为不相互面对。
根据这种结构，在栅极-漏极电容(漏极侧上的寄生电容)中，即，在栅电极GE和漏极扩散层DD之间的电容、栅电极GE和漏极区域DR之间的电容以及栅电极GE和漏极插塞P1D之间的电容中，可以减小栅电极GE和漏极插塞P1D之间的电容。因此，栅极-漏极电容可以小于栅极-源极电容(栅电极GE和源极扩散层SD之间的电容、栅电极GE和源极区域SR之间的电容和栅电极GE和源极插塞P1S之间的电容)(参见图3和图4)。
因此，通过使栅极-漏极电容小于栅极-源极电容，可以抑制基于密勒效应的电路延迟，并且可以提升半导体元件的操作速度。关于这点，密勒效应是指诸如FET的放大器的输入和输出之间耦合的电容器的电容大于实际值的现象。此外，根据上述结构，源极侧上的电容比漏极侧上的电容增加得更多，并且漏极侧上的电容相对提升，提高了电路操作的稳定性。关于这点，当图案化鳍F时，可以使用双重图案化方法。例如，通过使用不同的光掩模，通过独立地将两个相邻鳍F转印至光刻胶膜、曝光它们并显影它们，可以提高光刻胶膜的处理精度。因此，可以抑制鳍F的处理变化，并且可以精确地形成鳍F的图案。具体地，即使当以窄间距布置细小鳍时，也可以精确地形成鳍F的图案。
<应用示例1>
在上述半导体器件(图1至图5)中使用两个鳍F。然而，可以使用两个以上的鳍F。
图24是示出本实施例的应用示例1的半导体器件的结构的平面图。此外，应用示例1的半导体器件的结构类似于上述半导体器件(图1至图5)，除了鳍F的数量。因此，将省略其详细解释。
如图24所示，在平面图中，鳍F具有线状形状(在X方向上具有长边的矩形形状)，其具有特定宽度(Y方向上的长度)。以规则的间隔(间距)来布置四个鳍F。
如图24所示，在平面图中，栅电极GE具有线状形状(在Y方向上具有长边的矩形形状)，其具有特定宽度(X方向上的长度)。因此，栅电极GE在与鳍F相交的方向上延伸。此外，在栅电极GE的端部处，布置大于栅电极GE的宽度的宽部分(栅极焊盘)GP。
在栅电极GE的两侧上，在鳍F中布置源极扩散层SD和漏极扩散层DD。此外，经由栅极绝缘膜GI在鳍F之上布置栅电极GE。
如图24所示，在平面图中，源极区域SR具有线状形状(在Y方向上具有长边的矩形形状)，其具有特定宽度(X方向上的长度)。因此，源极区域SR在与鳍F相交的方向上在四个鳍F之上延伸。此外，在平面图中，漏极区域DR具有线状形状(在Y方向上具有长边的矩形形状)，其具有特定宽度(Y方向上的长度)。因此，漏极区域DR在与鳍F相交的方向上在四个鳍F之上延伸。
如图24所示，四个源极插塞P1S被布置在源极区域SR(其在与鳍F相交的方向上在四个鳍F之上延伸)之上。四个源极插塞P1S被分别布置在四个鳍F和源极区域SR交叉的区域之上。此外，在与鳍F相交的方向上在四个鳍之上延伸的漏极区域DR之上，布置三个漏极插塞P1D。这三个漏极插塞P1D被分别布置在均位于四个鳍F中的相应鳍与源极区域SR之间的三个线状区域交叉的区域之上。漏极插塞P1D的数量小于源极插塞P1S的数量。
因此，在应用示例1中，漏极插塞P1D和源极插塞P1S也被布置为不相互面对。换句话说，漏极插塞P1D被布置为对应于两个源极插塞P1S之间的区域。换句话说，三个漏极插塞P1D以移位方式进行布置，使得它们中的每一个在Y方向上的位置均可以不与四个源极插塞P1S的任何一个重叠。
因此，根据本实施例，漏极插塞P1D的数量和源极插塞P1S的数量被设置为不为1比1的比率。此外，漏极插塞P1D的数量被设置为小于源极插塞P1S的数量。此外，漏极插塞P1D和源极插塞P1S被布置为不相互面对。
通过这种结构，与图1至图5所示半导体器件的情况一样，可以抑制基于密勒效应的电路延迟。此外，可以提高电路操作的稳定性。
此外，可以通过与图1至图5所示半导体器件的类似的工艺来形成本应用示例的半导体器件。关于这点，当图案化四个以上的鳍F时，可以使用双重图案化方法。例如，在四个鳍F中，从上开始第一鳍和第三鳍可以成对，并且从上开始第二鳍和第四鳍可以成对。然后，通过使用不同的光掩模将这些对独立地转印至光刻胶膜、曝光它们并显影它们，可以提高光刻胶膜的处理精度。因此，可以抑制鳍F的处理变化，并且可以精确地形成鳍F的图案。具体地，即使当以窄间距布置细小鳍时，也可以精确地形成鳍F的图案。
<应用示例2>
在应用示例1的半导体器件(图24)中，在四个鳍F之上，设置在与鳍F相交的方向上延伸的漏极区域DR。然而，可以划分漏极区域DR。
图25是示出本实施例的应用示例2的半导体器件的结构的平面图。此外，应用示例2的半导体器件的结构类似于应用示例1的半导体器件(图24)的结构，除了漏极区域DR的形状。因此，将详细解释漏极区域DR的形状。
如图25所示，在与鳍F相交的方向上在四个鳍F之上延伸的源极区域SR之上布置四个源极插塞P1S。四个源极插塞P1S被分别布置在四个鳍F和源极区域SR交叉的区域之上。
关于这点，对于漏极区域(DR)来说，在应用示例2中，设置有：漏极区域(漏极部)DR1，在与鳍F相交的方向上在四个鳍F的两个鳍F之上延伸；以及漏极区域(漏极部)DR2，在与鳍F相交的方向上在另外两个鳍F之上延伸。因此，通过以划分方式布置漏极区域(DR1，DR2)，可以进一步减小栅极-漏极电容。例如，可以减小与两个漏极插塞P1D之间的区域以及漏极区域对应的电容。
可以通过类似于图1至图5所示半导体器件的工艺来形成应用示例2的半导体器件。关于这点，也可以使用双重图案化方法来形成鳍。
(第二实施例)
在第一实施例的半导体器件(图1至图5)中，设置两个源极插塞P1S。即，分别在两个鳍F和源极区域SR交叉的区域之上设置源极插塞P1S。然而，可以以两个源极插塞P1S接合到一起的形状来设置长源极插塞P1SL。
图26是示出本实施例的半导体器件的结构的平面图。图27和图28是示出本实施例的半导体器件的结构的截面图。图27的截面图例如对应于沿着图26的平面图中的线A1-A1截取的截面，以及图28的截面图例如对应于沿着图26的平面图中的线A2-A2截取的截面。
本实施例的半导体器件的结构类似于第一实施例的半导体器件(图1至图5)的结构，除了源极插塞P1SL的形状。因此，将详细描述源极插塞P1SL的形状。
如图26所示，一个源极插塞P1SL被布置在源极区域SR(其在与鳍F相交的方向上在两个鳍F之上延伸)之上。源极插塞P1SL被布置为接合两个鳍F分别和源极区域SR交叉的区域。源极插塞P1SL具有在Y方向上具有长边的矩形形状。X方向上的源极插塞P1SL的一侧(短边)的长度(宽度)大约与X方向上的漏极插塞P1D的一侧的长度相同。然而，Y方向上的源极插塞P1SL的侧面(长边)的长度大于Y方向上的漏极插塞P1D的侧面的长度。因此，源极插塞P1SL和栅电极GE的面对面积变得大于漏极插塞P1D和栅电极GE的面对面积。换句话说，Y方向上源极插塞P1SL和栅电极GE重叠的线性部分(面对区域)变得大于Y方向上漏极插塞P1D和栅电极GE重叠的线性部分(面对区域)。
根据这种结构，在栅极-源极电容中，即在栅电极GE和源极扩散层SD之间的电容、栅电极GE和源极区域SR之前的电容以及栅电极GE和源极插塞P1SL之间的电容中，栅电极GE和源极插塞P1SL之间的电容变得大于第一实施例的半导体器件(图1至图5)的电容(还参见图27和图28)。因此，可以提高电路操作的稳定性。
此外，可以通过类似于第一实施例的半导体器件的工艺来形成本实施例的半导体器件。
<应用示例>
在上述半导体器件(图26)中，使用两个鳍F。然而，如第一实施例的应用示例1和2所解释的，可以使用两个以上的鳍F。
图29是示出本实施例的应用示例的半导体器件的结构的平面图。此外，将省略与上述半导体器件(图26)相同的结构的详细解释。
如图29所示，在平面图中，鳍F具有线状形状(在X方向上具有长边的矩形形状)，其具有特定宽度(Y方向上的长度)。四个鳍F以规则的间隔(间距)相互平行布置。
如图29所示，在平面图中，栅电极GE具有线状形状(在Y方向上具有长边的矩形形状)，其具有特定宽度(X方向上的长度)。因此，栅电极GE在与鳍F相交的方向上延伸。此外，在栅电极GE的端部处，布置大于栅电极GE的宽度的宽部分(栅极焊盘)GP。
在栅电极GE的两侧上，在鳍F中布置源极扩散层SD和漏极扩散层DD。此外，经由栅极绝缘膜GI在鳍F之上布置栅电极GE。
如图29所示，在平面图中，源极区域SR具有线状形状(在Y方向上具有长边的矩形形状)，其具有特定宽度(X方向上的长度)。因此，源极区域SR在与鳍F相交的方向上在四个鳍F之上延伸。此外，在平面图中，漏极区域DR具有线状形状(在Y方向上具有长边的矩形形状)，其具有特定宽度(X方向上的长度)。因此，漏极区域DR在与鳍F相交的方向上在四个鳍F之上延伸。
如图29所示，一个源极插塞P1SL被布置在源极区域SR(其在与鳍F相交的方向上在四个鳍F之上延伸)之上。源极插塞P1SL被布置为接合四个鳍F中最外边的鳍F(图29中最上面的鳍F和最下面的鳍F)分别与源极区域SR交叉的区域。源极插塞P1SL具有在Y方向上具有长边的矩形形状。源极插塞P1SL在X方向上的一侧(短边)的长度(宽度)大约与漏极插塞P1D在X方向上的一侧的长度。然而，源极插塞P1SL在Y方向上的一侧(长边)的长度大于漏极插塞P1D在Y方向上的一侧的长度。
三个漏极插塞P1D被布置在漏极区域DR(其在与鳍F相交的方向上在四个鳍F之上延伸)之上。三个漏极插塞P1D被分别布置在位于四个鳍F中的对应鳍之间的三个线状区域与源极区域SR交叉的区域之上。漏极插塞P1D的形成区域(三个漏极插塞P1D的形成区域的总和)小于源极插塞P1SL的形成区域。此外，源极插塞P1SL和栅电极GE的面对面积大于三个漏极插塞P1D和栅电极GE的面对面积。
根据这种结构，在栅极-源极电容中，即在栅电极GE和源极扩散层SD之间的电容、栅电极GE和源极区域SR之间的电容和栅电极GE和源极插塞P1SL之间的电容中，栅电极GE和源极插塞P1SL之间的电容变得大于第一实施例的应用示例1的半导体器件(图24)的电容。因此，可以提供电路操作的稳定性。
图30是示出本实施例的应用示例2的半导体器件的结构的平面图。此外，应用示例2的半导体器件的结构类似于应用示例1的半导体器件(图29)的结构，除了漏极区域DR的形状。因此，将详细解释漏极区域DR的形状。
如图30所示，根据应用示例2，以划分方式设置漏极区域(DR)。具体地，设置有：漏极区域DR1，在与鳍F相交的方向上在四个鳍F中的两个鳍之上延伸；以及漏极区域DR2，在与鳍F相交的方向上在另外两个鳍F之上延伸。因此，通过以划分方式布置漏极区域(DR1，DR2)，可以进一步减小栅极-漏极电容。
此外，可以通过与第一实施例的半导体器件类似的工艺来形成本应用示例的半导体器件。在这种情况下，也可以通过使用双重图案化方法来形成鳍。
(第三实施例)
根据本实施例，漏极侧上的鳍F的高度小于源极侧上的鳍F的高度。
图31是示出本实施例的半导体器件的结构的平面图。图32和图33是示出本实施例的半导体器件的结构的截面图。图32的截面图例如对应于沿着图31的平面图中的线A1-A1截取的截面，并且图33的截面图例如对应于沿着图31的平面图中的线A2-A2截取的截面。
本实施例的半导体器件的结构类似于第一实施例的半导体器件(图1至图5)的结构，除了漏极侧上的鳍F的高度。因此，将详细解释鳍F的形状。
本实施例的平面图类似于第一实施例的平面图。即，如图31所示，设置栅电极GE，其在与鳍F相交的方向上在两个鳍F之上延伸。在栅电极GE的一侧上的源极扩散层SD之上，设置在与鳍F相交的方向上延伸的源极区域SR。在栅电极GE的另一侧上的漏极扩散层DD之上，设置在与鳍F相交的方向上延伸的漏极区域DR。
在源极区域SR之上，布置两个源极插塞P1S。两个源极插塞P1S被分别布置在两个鳍F和源极区域SR交叉的区域之上。此外，在漏极区域DR之上，布置一个漏极插塞P1D。漏极插塞P1D被布置在两个鳍F之间的区域与源极区域SR交叉的区域之上。漏极插塞P1D的数量小于源极插塞P1S的数量。
以这种方式，漏极插塞P1D和源极插塞P1S被布置为不相互面对。换句话说，漏极插塞P1D被布置为对应于源极插塞P1S之间的区域。换句话说，漏极插塞P1D以移位方式进行布置，使其位置在Y方向上可以不与两个源极插塞P1S中的任一个重叠。
因此，根据本实施例，漏极插塞(插塞，漏极侧上的接触件)的数量和源极插塞(插塞，源极侧上的接触件)P1S的数量被设置为不为1比1的比率，并且漏极插塞P1D的数量还被设置为小于源极插塞P1S的数量。此外，漏极插塞P1D和源极插塞P1S被布置为不相互面对。
根据这种结构，与第一实施例相同，可以抑制基于密勒效应的电路延迟。此外，可以提高电路操作的稳定性。
此外，在本实施例中，如图32所示，漏极侧上的鳍F的高度低于源极侧上的鳍F的高度。根据这种结构，在栅极-漏极电容中，即在栅电极GE和漏极扩散层DD之间的电容、栅电极GE和漏极区域DR之间的电容和栅电极GE和漏极插塞P1D之间的电容中，可以减小栅电极GE和漏极扩散层DD之间的电容。因此，栅极-漏极电容可以小于栅极-源极电容(栅电极GE和源极扩散层SD之间的电容、栅电极GE和源极区域SR之间的电容、以及栅电极GE和源极插塞P1S之间的电容)。因此，可以进一步抑制基于密勒效应的电路延迟，并且可以进一步提高电路操作的稳定性。
可通过类似于第一实施例的半导体器件的工艺来形成本实施例的半导体器件。然而，根据本实施例，在形成均具有矩形平行六面体形状的鳍F之后，通过蚀刻漏极区域DR侧上的鳍F的上部，漏极侧上的鳍F的高度可以小于源极侧上的鳍F的高度。
(第四实施例)
在第三实施例的半导体器件(图31至图33)中，设置两个源极插塞P1S。即，源极插塞P1S被分别设置在两个鳍F与源极区域SR交叉的区域之上。然而，可以以两个源极插塞P1S接合到一起的形状来设置长源极插塞P1SL。
图34是示出本实施例的半导体器件的结构的平面图。图35和图36是示出本实施例的半导体器件的结构的截面图。图35的截面图例如对应于沿着图34的平面图中的线A1-A1截取的截面，以及图36的截面图例如对应于沿着图34的平面图中的线A2-A2截取的截面。
根据本实施例，与第三实施例的半导体器件(图31至图33)相同，漏极侧上的鳍F的高度也小于源极侧上的鳍F的高度(参见图35)。此外，本实施例的半导体器件的结构类似于第三实施例的半导体器件(图31至图33)的结构，除了源极插塞P1SL的形状。因此，将详细解释源极插塞P1SL的形状。
如图34所示，一个源极插塞P1SL被布置在源极区域SR(其在与鳍F相交的方向上在两个鳍F之上延伸)之上。源极插塞P1SL被布置为接合两个鳍F分别与源极区域SR交叉的区域。源极插塞P1SL具有矩形形状，其在Y方向上具有长边。源极插塞P1SL在X方向上的一侧(短边)的长度(宽度)大约与漏极插塞P1D在X方向上的一侧的长度相同。然而，源极插塞P1SL在Y方向上的一侧(长边)的长度大于漏极插塞P1D在Y方向上的一侧的长度。因此，源极插塞P1SL与栅电极GE的面对面积变得大于漏极插塞P1D与栅电极GE的面对面积。换句话说，Y方向上源极插塞P1SL和栅电极GE重叠的线性部分(面对区域)变得大于Y方向上漏极插塞P1D和栅电极GE重叠的线性部分(面对区域)。
根据这种结构，在栅极-源极电容中，即在栅电极GE和源极扩散层SD之间的电容、栅电极GE和源极区域SR之间的电容以及栅电极GE和源极插塞P1SL之间的电容中，栅电极GE和源极插塞P1SL之间的电容变得大于第三实施例的半导体器件(图31至图33)的电容。因此，可以提高电路操作的稳定性。
此外，可以通过类似于第三实施例的半导体器件的工艺来形成本实施例的半导体器件。
此外，如第一实施例的应用示例1和2所解释的，在使用两个以上的鳍F的半导体器件中，漏极侧上的鳍F的高度可以低于源极侧上的鳍F的高度。
(第五实施例)
在第一实施例的半导体器件(图1至图5)中，在两个鳍F之上，设置在与鳍F相交的方向上在两个鳍F之上延伸的漏极区域DR。然而，可以划分漏极区域。
图37是示出本实施例的半导体器件的结构的平面图。图38和图39是示出本实施例的半导体器件的结构的截面图。图38的截面图例如对应于沿着图37的平面图中的线A1-A1截取的截面，并且图39的截面图例如对应于沿着图37的平面图中的线A2-A2截取的截面。
如图37所示，设置栅电极GE，其在与鳍F相交的方向上在两个鳍F之上延伸。在栅电极GE的一侧上的源极扩散层SD之上，设置在与鳍F相交的方向上延伸的源极区域SR。在栅电极GE的另一侧上的漏极扩散层DD之上，设置在与鳍F相交的方向上延伸的漏极区域(DR)。然而，根据本实施例，以划分方式在对应的两个鳍F之上布置漏极区域(DR1，DR2)。
在源极区域SR之上，布置两个源极插塞P1S。两个源极插塞P1S被分别布置在两个鳍F与源极区域SR交叉的区域之上。此外，在两个漏极区域DR1和DR2之上，分别布置漏极插塞P1D。
因此，根据本实施例，在栅极-漏极电容中，即在栅电极GE和漏极扩散层DD之间的电容、栅电极GE和漏极区域DR之间的电容以及栅电极GE和漏极插塞P1D之间的电容中，可以减小栅电极GE和漏极区域DR之间的电容。因此，可以使栅极-漏极电容小于栅极-源极电容(栅电极GE和源极扩散层SD之间的电容、栅电极GE和源极区域SR之间的电容以及栅电极GE和源极插塞P1S之间的电容)(也参见图38和图39)。
此外，可以通过类似于第一实施例的半导体器件的工艺来形成本实施例的半导体器件。
<应用示例>
在上述半导体器件(图37至图39)中，使用两个鳍F。然而，可以使用两个以上的鳍F。
图40是示出本实施例的应用示例的半导体器件的结构的平面图。此外，本应用示例的半导体器件的结构类似于上述半导体器件(图37至图39)的结构，除了鳍F的数量。
如图40所示，设置栅电极GE，其在与鳍F相交的方向上在四个鳍F之上延伸。在栅电极GE的一侧上的源极扩散层SD之上，设置在与鳍F相交的方向上延伸的源极区域SR。在栅电极GE的另一侧上的漏极扩散层DD之上，设置在与鳍F相交的方向上延伸的漏极区域DR。然而，根据本实施例，在相应的四个鳍之上以划分方式布置漏极区域(DR1，DR2，DR3，DR4)。
此外，在源极区域SR之上，布置四个源极插塞P1S。四个源极插塞P1S分别布置在四个鳍与源极区域SR交叉的区域之上。此外，在四个漏极区域DR1、DR2、DR3和DR4之上，分别布置漏极插塞P1D。
因此，根据本实施例，在栅极-漏极电容中，即在栅电极GE和漏极扩散层DD之间的电容、栅电极GE和漏极区域DR之间的电容以及栅电极GE和漏极插塞P1D之间的电容中，可以减小栅电极GE和漏极区域DR之间的电容。因此，栅极-漏极电容可以小于栅极-源极电容(栅电极GE和源极扩散层SD之间的电容、栅电极GE和源极区域SR之间的电容以及栅电极GE和源极插塞P1S之间的电容)。
此外，可通过类似于第一实施例的半导体器件的工艺来形成本应用示例的半导体器件。在这种情况下，也可以通过使用双重图案化方法来形成鳍。
(第六实施例)
在第五实施例的半导体器件(图37至图39)中，设置两个源极插塞P1S。即，分别在两个鳍F与源极区域SR交叉的区域之上设置源极插塞P1S。然而，可以以两个源极插塞P1S接合到一起的形状来设置长源极插塞P1SL。
图41是示出本实施例的半导体器件的结构的片面图。图42和图43是示出本实施例的半导体器件的结构的截面图。图42的截面图例如对应于沿着图41的平面图中的线A1-A1截取的截面，以及图43的截面图例如对应于沿着图41的平面图中的线A2-A2截取的截面。
此外，本实施例的半导体器件的结构类似于第五实施例的半导体器件(图37至图39)的结构，除了源极插塞P1SL的形状。因此，将详细描述源极插塞P1SL的形状。
如图41所示，一个源极插塞P1SL被布置在源极区域SR(其在与鳍F相交的方向上在两个鳍F之上延伸)之上。源极插塞P1SL被布置为接合两个鳍F分别与源极区域DR交叉的区域。源极插塞P1SL具有矩形形状，其在Y方向上具有长边。X方向上源极插塞P1SL的一侧(短边)的长度(宽度)大约与X方向上漏极插塞P1D的一侧的长度相同。然而，Y方向上源极插塞P1SL的一侧(长边)的长度大于Y方向漏极插塞P1D的一侧的长度。因此，源极插塞P1SL和栅电极GE的面对面积变得大于漏极插塞P1D和栅电极GE的面对面积。换句话说，Y方向上源极插塞P1SL与栅电极GE重叠的线性部分(面对区域)变得大于Y方向上漏极插塞P1D与栅电极GE重叠的线性部分(面对区域)。
根据这种结构，在栅极-源极电容中，即在栅电极GE和源极扩散层SD之间的电容、栅电极GE和源极区域SR之间的电容以及栅电极GE和源极插塞P1SL之间的电容中，栅电极GE和源极插塞P1SL之间的电容变得大于第五实施例的半导体器件(图37至图39)的电容(还参加图42和图43)。因此，可以提高电路操作的稳定性。
此外，可通过类似于第一实施例的半导体器件的工艺来形成本实施例的半导体器件。
<应用示例>
在上述半导体器件(图41至图43)中，使用两个鳍。然而，可以使用两个以上鳍F。
图44是示出本实施例的应用示例的半导体器件的结构的平面图。此外，本应用示例的半导体器件的结构类似于上述半导体器件(图41至图43)的结构，除了鳍F的数量。
如图44所示，设置栅电极GE，其在与鳍F相交的方向上在四个鳍F之上延伸。在栅电极GE的一侧上的源极扩散层SD之上，设置在与鳍F相交的方向上延伸的源极区域SR。在栅电极GE的另一侧上的漏极扩散层DD之上，设置在与鳍F相交的方向上延伸的漏极区域DR。然而，根据本实施例，在相应的四个鳍之上以划分方式布置漏极区域(DR1，DR2，DR3，DR4)。
然后，如图44所示，一个源极插塞P1SL布置在源极区域SR(其在与鳍F相交的方向上在四个鳍F之上延伸)之上。源极插塞P1SL被布置为接合四个鳍F中的最外面的鳍(图44中为最上面的鳍F和最下面的鳍F)分别和源极区域SR交叉的区域。源极插塞P1SL具有矩形形状，其在Y方向上具有长边。X方向上源极插塞P1SL的一侧(短边)的长度(宽度)大约与X方向上漏极插塞P1D的一侧的长度相同。然而，Y方向上源极插塞P1SL的一侧(长边)的长度大于Y方向上漏极插塞P1D的一侧的长度。
在以划分方式布置在四个鳍F之上的漏极区域(DR1、DR2、DR3、DR4)之上，分别布置漏极插塞P1D。漏极插塞P1D的形成区域(四个漏极插塞P1D的形成区域的总和)小于源极插塞P1SL的形成区域。此外，源极插塞P1SL与栅电极GE的面对面积大于四个漏极插塞P1D与栅电极GE的面对面积。
根据这种结构，在栅极-源极电容中，即在栅电极GE和源极扩散层SD之间的电容、栅电极GE和源极区域SR之间的电容以及栅电极GE和源极插塞P1SL之间的电容中，栅电极GE和源极插塞P1SL之间的电容变得大于第一实施例的应用示例1的半导体器件(图24)的电容。因此，可以提高电路操作的稳定性。
此外，可通过类似于第一实施例的半导体器件的工艺来形成本应用示例的半导体器件。在这种情况下，也可以通过使用双重图案化方法来形成鳍。
(第七实施例)
在以划分方式布置漏极区域DR的第五实施例的半导体器件(图37至图39)中，漏极侧上的鳍F的高度可以低于源极侧上的鳍F的高度。
图45是示出本实施例的半导体器件的结构的平面图。图46和图47是示出本实施例的半导体器件的结构的截面图。图46的截面图例如对应于沿着图45的平面图中的线A1-A1截取的截面，并且图47的截面图例如对应于沿着图45的平面图中的线A2-A2截取的截面。
此外，本实施例的半导体器件的结构类似于第五实施例的半导体器件(图37至图39)的结构，除了漏极侧上的鳍F的高度。因此，将详细解释鳍F的形状。
本实施例的平面图类似于第五实施例的平面图。即，如图45所示，设置栅电极GE，其在与鳍F相交的方向上在两个鳍F之上延伸。在栅电极GE的一侧上的源极扩散层SD之上，设置在与鳍F相交的方向上延伸的源极区域SR。在栅电极GE的另一侧上的漏极扩散层DD之上，设置在与鳍F相交的方向上延伸的漏极区域(DR)。然而，根据本实施例，以划分方式在对应的两个鳍F之上布置漏极区域(DR1，DR2)。
此外，在源极区域SR之上，布置两个源极插塞P1S。两个源极插塞P1S被分别布置在两个鳍F与源极区域SR交叉的区域之上。此外，漏极插塞P1D被分别布置在漏极区域DR1和DR2之上。
因此，根据本实施例，在栅极-漏极电容中，即在栅电极GE和漏极扩散层DD之间的电容、栅电极GE和漏极区域DR之间的电容以及栅电极GE和漏极插塞P1D之间的电容中，可以减小栅电极GE和漏极区域DR之间的电容。因此，栅极-漏极电容可以小于栅极-源极电容(栅电极GE和源极扩散层SD之间的电容、栅电极GE和源极区域SR之间的电容以及栅电极GE和源极插塞P1S之间的电容)。
此外，在本实施例中，如图46所示，漏极侧上的鳍F的高度低于源极侧上的鳍F的高度。根据这种结构，在栅极-漏极电容中，即在栅电极GE和漏极扩散层DD之间的电容、栅电极GE和漏极区域DR之间的电容以及栅电极GE和漏极插塞P1D之间的电容中，可以减小栅电极GE和漏极扩散层DD之间的电容。因此，栅极-漏极电容可以小于栅极-源极电容(栅电极GE和源极扩散层SD之间的电容、栅电极GE和源极区域SR之间的电容以及栅电极GE和源极插塞P1S之间的电容)。因此，可以进一步抑制基于密勒效应的电路延迟，并且可以进一步提高电路操作的稳定性。
可通过类似于第一实施例的半导体器件的工艺来形成本实施例的半导体器件。然而，在本实施例中，在形成每一个均具有矩形平行六面体形状的鳍F之后，通过蚀刻漏极区域DR侧上的鳍F的上部，使得漏极侧上的鳍F的高度小于源极侧上的鳍F的高度。
(第八实施例)
在以划分方式布置漏极区域DR的第六实施例的半导体器件(图41至图43)中，漏极侧上的鳍F的高度可以低于源极侧上的鳍F的高度。
图48是示出本实施例的半导体器件的结构的平面图。图49和图50是示出本实施例的半导体器件的结构的截面图。图49的截面图例如对应于沿着图48的平面图中的线A1-A1截取的截面，并且图50的截面图例如对应于沿着图48的平面图中的线A2-A2截取的截面。
此外，本实施例的半导体器件的结构类似于第六实施例的半导体器件(图41至图43)的结构，除了漏极侧上的鳍F的高度。因此，将详细解释鳍F的形状。
本实施例的平面图类似于第六实施例的平面图。即，如图48所示，设置栅电极GE，其在与鳍F相交的方向上在两个鳍F之上延伸。在栅电极GE的一侧上的源极扩散层SD之上，设置在与鳍F相交的方向上延伸的源极区域SR。在栅电极GE的另一侧上的漏极扩散层DD之上，设置在与鳍F相交的方向上延伸的漏极区域(DR)。然而，根据本实施例，以划分方式在相应的两个鳍F之上布置漏极区域(DR1，DR2)。
此外，在源极区域SR之上，布置一个源极插塞P1SL。源极插塞P1SL被布置为接合两个鳍F分别与源极区域SR交叉的区域。源极插塞P1SL具有矩形形状，其在Y方向上具有长边。X方向上源极插塞P1SL的一侧(短边)的长度(宽度)大约为X方向上漏极插塞P1D的一侧的长度相同。然而，Y方向上源极插塞P1SL的一侧(长边)的长度大于Y方向上漏极插塞P1D的一侧的长度。因此，源极插塞P1SL与栅电极GE的面对面积变得大于漏极插塞P1D与栅电极GE的面对面积。换句话说，Y方向上源极插塞P1SL与栅电极GE重叠的线性部分(面对区域)变得大于Y方向上漏极插塞P1D与栅电极GE重叠的线性部分(面对区域)。
因此，根据本实施例，在栅极-漏极电容中，即在栅电极GE和漏极扩散层DD之间的电容、栅电极GE和漏极区域DR之间的电容以及栅电极GE和漏极插塞P1D之间的电容中，可以减小栅电极GE和漏极区域DR之间的电容。因此，栅极-漏极电容可以小于栅极-源极电容(栅电极GE和源极扩散层SD之间的电容、栅电极GE和源极区域SR之间的电容以及栅电极GE和源极插塞P1SL之间的电容)。
此外，根据本实施例，如图49所示，漏极侧上的鳍F的高度低于源极侧上的鳍F的高度。通过这种结构，在栅极-漏极电容中，即在栅电极GE和漏极扩散层DD之间的电容、栅电极GE和漏极区域DR之间的电容以及栅电极GE和漏极插塞P1D之间的电容中，可以减小栅电极GE和漏极扩散层DD之间的电容。因此，栅极-漏极电容可以小于栅极-源极电容(栅电极GE和源极扩散层SD之间的电容、栅电极GE和源极区域SR之间的电容以及栅电极GE和源极插塞P1SL之间的电容)。因此，可以进一步抑制基于密勒效应的电路延迟，并且可以进一步提高电路操作的稳定性。
可通过类似于第一实施例的半导体器件的工艺来形成本实施例的半导体器件。然而，在本实施例中，在形成每一个均具有矩形平行六面体形状的鳍F之后，通过蚀刻漏极区域DR侧上的鳍F的上部，使得漏极侧上的鳍F的高度小于源极侧上的鳍F的高度。
如上所述，基于实施例具体解释了通过发明人实现的本发明，但是本发明不限于这些实施例。不需要说，在不背离其精神的情况下可以明显进行各种改变。
例如，如上所述，在第一实施例的应用示例1和2中解释的使用两个以上鳍F的半导体器件中，可以采用漏极侧上的鳍F的高度低于源极侧上的鳍F的高度的结构。此外，在上述实施例中，通过示例示出了两个或四个鳍。然而，可以设置三个鳍、或五个以上的鳍。此外，在上述实施例中，使用不同的材料形成鳍F和漏极区域DR以及鳍F和源极区域SR。然而，它们可以集成地形成在单层中。此外，在上述实施例中，栅电极GE和漏极区域DR之间的距离大约与栅电极GE与源极区域SR之间的距离相同。然而，栅电极GE和漏极区域DR之间的距离可以大于栅电极GE与源极区域SR之间的距离。此外，通过示例在第一实施例中描述了半导体器件的制造工艺，并且可以使用其他工艺来形成根据上述实施例的半导体器件。此外，通过示例描述了配置半导体器件的每个构建的高度，可以根据需要修改漏极区域DR、源极区域SR、栅电极GE、漏极插塞P1D和源极插塞P1S的高度以及这些高度中的相对关系。

Claims (20)

1.一种半导体器件，包括：
第一鳍，具有矩形平行六面体形状，所述第一鳍在第一方向上延伸；
第二鳍，具有矩形平行六面体形状，所述第二鳍被布置为与所述第一鳍隔开并与所述第一鳍平行；
栅电极，经由栅极绝缘膜布置在所述第一鳍和所述第二鳍之上，并且在与所述第一方向相交的第二方向上延伸；
第一漏极扩散层，形成在位于所述栅电极的一侧上的所述第一鳍中；
第一源极扩散层，形成在位于所述栅电极的另一侧上的所述第一鳍中；
第二漏极扩散层，形成在位于所述栅电极的一侧上的所述第二鳍中；
第二源极扩散层，形成在位于所述栅电极的另一侧上的所述第二鳍中；
漏极区域，布置在所述第一漏极扩散层和所述第二漏极扩散层之上并且在所述第二方向上延伸；
源极区域，布置在所述第一源极扩散层和所述第二源极扩散层之上并且在所述第二方向上延伸；
第一漏极插塞，形成在所述漏极区域之上；
第一源极插塞，形成在所述源极区域之上；以及
第二源极插塞，形成在所述源极区域之上并且被布置为与所述第一源极插塞隔开，
其中为了对应于所述第一源极插塞和所述第二源极插塞之间的区域，所述第一漏极插塞以移位方式进行布置，使其位置在所述第二方向上可以不与所述第一源极插塞或所述第二源极插塞重叠。
2.根据权利要求1所述的半导体器件，
其中所述第一源极插塞形成在所述第一鳍和所述源极区域交叉的区域之上，并且
其中所述第二源极插塞形成在所述第二鳍与所述源极区域交叉的区域之上。
3.根据权利要求1所述的半导体器件，包括：
第三鳍，具有矩形平行六面体形状，所述第三鳍被布置为与所述第二鳍隔开并与所述第二鳍平行；
第四鳍，具有矩形平行六面体形状，所述第四鳍被布置为与所述第三鳍隔开并与所述第三鳍平行；
第三漏极扩散层，形成在位于所述栅电极的一侧上的所述第三鳍中；
第三源极扩散层，形成在位于所述栅电极的另一侧上的所述第三鳍中；
第四漏极扩散层，形成在位于所述栅电极的一侧上的所述第四鳍中；以及
第四源极扩散层，形成在位于所述栅电极的另一侧上的所述第四鳍中，
其中所述栅电极经由所述栅极绝缘膜布置在所述第一鳍、所述第二鳍、所述第三鳍和所述第四鳍之上，
其中所述漏极区域被布置在所述第一漏极扩散层、所述第二漏极扩散层、所述第三漏极扩散层和所述第四漏极扩散层之上，
其中所述源极区域被布置在所述第一源极扩散层、所述第二源极扩散层、所述第三源极扩散层和所述第四源极扩散层之上，
其中所述第一漏极插塞、所述第二漏极插塞和所述第三漏极插塞被布置在所述漏极区域之上，
其中所述第一源极插塞、所述第二源极插塞、所述第三源极插塞和所述第四源极插塞被布置在所述源极区域之上，
其中为了对应于所述第二源极插塞和所述第三源极插塞之间的区域，以移位方式布置所述第二漏极插塞，使其位置在所述第二方向上可以不与所述第二源极插塞或所述第三源极插塞重叠，并且
其中为了对应于所述第三源极插塞和所述第四源极插塞之间的区域，以移位方式布置所述第三漏极插塞，使其位置在所述第二方向上可以不与所述第三源极插塞或所述第四源极插塞重叠。
4.根据权利要求3所述半导体器件，
其中所述第一源极插塞形成在所述第一鳍与所述源极区域交叉的区域之上，
其中所述第二源极插塞形成在所述第二鳍与所述源极区域交叉的区域之上，
其中所述第三源极插塞形成在所述第三鳍与所述源极区域交叉的区域之上，并且
其中所述第四源极插塞形成在所述第四鳍与所述源极区域交叉的区域之上。
5.根据权利要求1所述的半导体器件，包括：
第三鳍，具有矩形平行六面体形状，所述第三鳍被布置为与所述第二鳍隔开并与所述第二鳍平行；
第四鳍，具有矩形平行六面体形状，所述第四鳍被布置为与所述第三鳍隔开并与所述第三鳍平行；
第三漏极扩散层，形成在位于所述栅电极的一侧上的所述第三鳍中；
第三源极扩散层，形成在位于所述栅电极的另一侧上的所述第三鳍中；
第四漏极扩散层，形成在位于所述栅电极的一侧上的所述第四鳍中；以及
第四源极扩散层，形成在位于所述栅电极的另一侧上的所述第四鳍中，
其中所述栅电极经由所述栅极绝缘膜布置在所述第一鳍、所述第二鳍、所述第三鳍和所述第四鳍之上，
其中所述漏极区域包括第一漏极部和第二漏极部，
其中所述第一漏极部被布置在所述第一漏极扩散层和所述第二漏极扩散层之上，
其中所述第二漏极部被布置在所述第三漏极扩散层和所述第四漏极扩散层之上，
其中所述源极区域被布置在所述第一扩散层、所述第二扩散层、所述第三扩散层和所述第四扩散层之上，
其中所述第一漏极插塞被布置在所述第一漏极部之上，
其中第二漏极插塞被布置在所述第二漏极部之上，
其中所述第一源极插塞、所述第二源极插塞、第三源极插塞和第四源极插塞被布置在所述源极区域之上，
其中为了对应于所述第三源极插塞和所述第四源极插塞之间的区域，以移位方式布置所述第二漏极插塞，使其位置在所述第二方向上可以不与所述第三源极插塞或所述第四源极插塞重叠，并且
其中所述第二漏极部与所述第一漏极部隔开。
6.根据权利要求5所述的半导体器件，
其中所述第一源极插塞形成在所述第一鳍与所述源极区域交叉的区域之上，
其中所述第二源极插塞形成在所述第二鳍与所述源极区域交叉的区域之上，
其中所述第三源极插塞形成在所述第三鳍与所述源极区域交叉的区域之上，并且
其中所述第四源极插塞形成在所述第四鳍与所述源极区域交叉的区域之上。
7.一种半导体器件，包括：
第一鳍，具有矩形平行六面体形状，所述第一鳍在第一方向上延伸；
第二鳍，具有矩形平行六面体形状，所述第二鳍被布置为与所述第一鳍隔开并与所述第一鳍平行；
栅电极，经由栅极绝缘膜布置在所述第一鳍和所述第二鳍之上，并且在与所述第一方向相交的第二方向上延伸；
第一漏极扩散层，形成在位于所述栅电极的一侧上的所述第一鳍中；
第一源极扩散层，形成在位于所述栅电极的另一侧上的所述第一鳍中；
第二漏极扩散层，形成在位于所述栅电极的一侧上的所述第二鳍中；
第二源极扩散层，形成在位于所述栅电极的另一侧上的所述第二鳍中；
漏极区域，布置在所述第一漏极扩散层和所述第二漏极扩散层之上并且在所述第二方向上延伸；
源极区域，布置在所述第一源极扩散层和所述第二源极扩散层之上并且在所述第二方向上延伸；
第一漏极插塞，形成在所述漏极区域之上；以及
第一源极插塞，形成在所述源极区域之上，
其中所述第一源极插塞与所述栅电极的面对面积大于所述第一漏极插塞与所述栅电极的面对面积。
8.根据权利要求7所述的半导体器件，
其中所述第一源极插塞被形成为从所述第一鳍与所述源极区域交叉的区域之上的位置延伸到所述第二鳍与所述源极区域交叉的区域之上的位置，并且
其中所述第一漏极插塞形成在所述第一鳍与所述漏极区域交叉的区域和所述第二鳍与所述漏极区域交叉的区域之间的区域之上。
9.根据权利要求1所述的半导体器件，包括：
第三鳍，具有矩形平行六面体形状，所述第三鳍被布置为与所述第二鳍隔开并与所述第二鳍平行；
第四鳍，具有矩形平行六面体形状，所述第四鳍被布置为与所述第三鳍隔开并与所述第三鳍平行；
第三漏极扩散层，形成在位于所述栅电极的一侧上的所述第三鳍中；
第三源极扩散层，形成在位于所述栅电极的另一侧上的所述第三鳍中；
第四漏极扩散层，形成在位于所述栅电极的一侧上的所述第四鳍中；以及
第四源极扩散层，形成在位于所述栅电极的另一侧上的所述第四鳍中，
其中所述栅电极经由所述栅极绝缘膜布置在所述第一鳍、所述第二鳍、所述第三鳍和所述第四鳍之上，
其中所述漏极区域布置在所述第一漏极扩散层、所述第二漏极扩散层、所述第三漏极扩散层和所述第四漏极扩散层之上，
其中所述源极区域布置在所述第一源极扩散层、所述第二源极扩散层、所述第三源极扩散层和所述第四源极扩散层之上，
其中所述第一漏极插塞、第二漏极插塞和第三漏极插塞被布置在所述漏极区域之上，
其中所述第一源极插塞被布置在所述源极区域之上，并且
其中所述第一源极插塞与所述栅电极的面对面积大于所述第一漏极插塞、所述第二漏极插塞、所述第三漏极插塞与所述栅电极的面对面积。
10.根据权利要求1所述的半导体器件，包括：
第三鳍，具有矩形平行六面体形状，被布置为与所述第二鳍隔开并与所述第二鳍平行；
第四鳍，具有矩形平行六面体形状，被布置为与所述第三鳍隔开并与所述第三鳍平行；
第三漏极扩散层，形成在位于所述栅电极的一侧上的所述第三鳍中；
第三源极扩散层，形成在位于所述栅电极的另一侧上的所述第三鳍中；
第四漏极扩散层，形成在位于所述栅电极的一侧上的所述第四鳍中；以及
第四源极扩散层，形成在位于所述栅电极的另一侧上的所述第四鳍中，
其中所述栅电极经由所述栅极绝缘膜布置在所述第一鳍、所述第二鳍、所述第三鳍和所述第四鳍之上，
其中所述漏极区域具有第一漏极部和第二漏极部，
其中所述第一漏极部被布置在所述第一漏极扩散层和所述第二漏极扩散层之上，
其中所述第二漏极部被布置在所述第三漏极扩散层和所述第四漏极扩散层之上，
其中所述源极区域布置在所述第一源极扩散层、所述第二源极扩散层、所述第三源极扩散层和所述第四源极扩散层之上，
其中所述第一漏极插塞被布置在所述第一漏极部之上，
其中第二漏极插塞被布置在所述第二漏极部之上，
其中所述第一源极插塞被布置在所述源极区域之上，
其中所述第一源极插塞与所述栅电极的面对面积大于所述第一漏极插塞和所述第二漏极插塞与所述栅电极的面对面积，并且
其中所述第二漏极部与所述第一漏极部隔开。
11.一种半导体器件，包括：
第一鳍，具有矩形平行六面体形状，所述第一鳍在第一方向上延伸；
第二鳍，具有矩形平行六面体形状，所述第二鳍被布置为与所述第一鳍隔开并与所述第一鳍平行；
栅电极，经由栅极绝缘膜布置在所述第一鳍和所述第二鳍之上，并且在与所述第一方向相交的第二方向上延伸；
第一漏极扩散层，形成在位于所述栅电极的一侧上的所述第一鳍中；
第一源极扩散层，形成在位于所述栅电极的另一侧上的所述第一鳍中；
第二漏极扩散层，形成在位于所述栅电极的一侧上的所述第二鳍中；
第二源极扩散层，形成在位于所述栅电极的另一侧上的所述第二鳍中；
漏极区域，布置在所述第一漏极扩散层和所述第二漏极扩散层之上并且在所述第二方向上延伸；
源极区域，布置在所述第一源极扩散层和所述第二源极扩散层之上并且在所述第二方向上延伸；
第一漏极插塞，形成在所述漏极区域之上；以及
第一源极插塞，形成在所述源极区域之上；
其中位于所述栅电极的一侧上的所述第一鳍的表面低于位于所述栅电极的另一侧上的所述第一鳍的表面。
12.根据权利要求11所述的半导体器件，具有第二源极插塞，所述第二源极插塞形成在所述源极区域之上并与所述第一源极插塞隔开，
其中为了对应于所述第一源极插塞与所述第二源极插塞之间的区域，以移位方式布置所述第一漏极插塞，使其位置在所述第二方向上可以不与所述第一源极插塞或所述第二源极插塞重叠。
13.根据权利要求12所述的半导体器件，其中所述第一源极插塞形成在所述第一鳍和所述源极区域交叉的区域之上，并且所述第二源极插塞形成在所述第二鳍与所述源极区域交叉的区域之上。
14.根据权利要求11所述的半导体器件，其中所述第一源极插塞与所述栅电极的面对面积大于所述第一漏极插塞与所述栅电极的面对面积。
15.一种半导体器件，包括：
第一鳍，具有矩形平行六面体形状，所述第一鳍在第一方向上延伸；
第二鳍，具有矩形平行六面体形状，所述第二鳍被布置为与所述第一鳍隔开并与所述第一鳍平行；
栅电极，经由栅极绝缘膜布置在所述第一鳍和所述第二鳍之上，并且在与所述第一方向相交的第二方向上延伸；
第一漏极扩散层，形成在位于所述栅电极的一侧上的所述第一鳍中；
第一源极扩散层，形成在位于所述栅电极的另一侧上的所述第一鳍中；
第二漏极扩散层，形成在位于所述栅电极的一侧上的所述第二鳍中；
第二源极扩散层，形成在位于所述栅电极的另一侧上的所述第二鳍中；
漏极区域，布置在所述第一漏极扩散层和所述第二漏极扩散层之上；
源极区域，布置在所述第一源极扩散层和所述第二源极扩散层之上并且在所述第二方向上延伸；
第一漏极插塞，形成在所述漏极区域之上；
第二漏极插塞，形成在所述漏极区域之上并与所述第一漏极插塞隔开；
第一源极插塞，形成在所述源极区域之上；以及
第二源极插塞，形成在所述源极区域之上并与所述第一源极插塞隔开，
其中所述漏极区域包括布置在所述第一漏极扩散层之上的第一漏极部和布置在所述第二漏极扩散层之上的第二漏极部，
其中所述第一漏极部被布置在所述第一漏极扩散层之上，
其中所述第二漏极部被布置在所述第二漏极扩散层之上，
其中所述第一漏极插塞被布置在所述第一漏极部之上，
其中所述第二漏极插塞被布置在所述第二漏极部之上，并且
其中所述第二漏极部与所述第一漏极部隔开。
16.根据权利要求15所述的半导体器件，其中所述第一源极插塞形成在所述第一鳍与所述源极区域交叉的区域之上，并且所述第二源极插塞形成在所述第二鳍与所述源极区域交叉的区域之上。
17.一种半导体器件，包括：
第一鳍，具有矩形平行六面体形状，所述第一鳍在第一方向上延伸；
第二鳍，具有矩形平行六面体形状，所述第二鳍被布置为与所述第一鳍隔开并与所述第一鳍平行；
栅电极，经由栅极绝缘膜布置在所述第一鳍和所述第二鳍之上，并且在与所述第一方向相交的第二方向上延伸；
第一漏极扩散层，形成在位于所述栅电极的一侧上的所述第一鳍中；
第一源极扩散层，形成在位于所述栅电极的另一侧上的所述第一鳍中；
第二漏极扩散层，形成在位于所述栅电极的一侧上的所述第二鳍中；
第二源极扩散层，形成在位于所述栅电极的另一侧上的所述第二鳍中；
漏极区域，布置在所述第一漏极扩散层和所述第二漏极扩散层之上并在所述第二方向上延伸；
源极区域，布置在所述第一源极扩散层和所述第二源极扩散层之上并在所述第二方向上延伸；
第一漏极插塞，形成在所述漏极区域之上；
第二漏极插塞，形成在所述漏极区域之上并与所述第一漏极插塞隔开；以及
第一源极插塞，形成在所述源极区域之上，
其中所述漏极区域包括第一漏极部和第二漏极部，
其中所述第一漏极部被布置在所述第一漏极扩散层之上，
其中所述第二漏极部被布置在所述第二漏极扩散层之上，
其中所述第一漏极插塞被布置在所述第一漏极部之上，
其中所述第二漏极插塞被布置在所述第二漏极部之上，
其中所述第二漏极部与所述第一漏极部隔开，并且
其中所述第一源极插塞与所述栅电极的面对面积大于所述第一漏极插塞和所述第二漏极插塞与所述栅电极的面对面积。
18.根据权利要求17所述的半导体器件，其中所述第一源极插塞被形成为从所述第一鳍与所述源极区域交叉的区域之上的位置延伸到所述第二鳍与所述源极区域交叉的区域之上的位置。
19.根据权利要求15所述的半导体器件，其中位于所述栅电极的一侧上的所述第一鳍的表面低于位于所述栅电极的另一侧上的所述第一鳍的表面。
20.根据权利要求17所述的半导体器件，其中位于所述栅电极的一侧上的所述第一鳍的表面低于位于所述栅电极的另一侧上的所述第一鳍的表面。
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