TWI734695B - 半導體裝置 - Google Patents

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拉希爾 阿茲馬特
迪帕克 夏爾馬
金秀賢
朴哲弘
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南韓商三星電子股份有限公司
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Abstract

提供一種半導體裝置，包括：基板，具有第一邏輯胞元、第二邏輯胞元及第三邏輯胞元；主動圖案，在第一邏輯胞元至第三邏輯胞元中的每一者中設置成自基板突出；及閘極結構，與主動圖案交叉。第二邏輯胞元與第三邏輯胞元在第一方向上彼此間隔開且將第一邏輯胞元夾置於其之間。主動圖案排列於第一方向上且在與第一方向交叉的第二方向上延伸。當在第一方向上量測時，主動圖案中分別處於第一邏輯胞元與第二邏輯胞元中的一對最靠近地鄰近的主動圖案之間的距離不同於分別處於第一邏輯胞元與第三邏輯胞元中的一對最靠近的主動圖案之間的距離。

Description

半導體裝置 [相關申請案的交叉參考]
本專利申請案主張於2015年8月21日在韓國智慧財產局提出申請的韓國專利申請案第10-2015-0118190號的優先權，所述韓國專利申請案的內容全文併入本案供參考。
本發明大體而言是有關於一種半導體裝置，且具體而言是有關於一種包括多個邏輯胞元的半導體裝置。
由於半導體裝置具有小、多功能、及/或成本低的特性，因此較其他類型的電子裝置具有優勢且常用於電子工業中。半導體裝置可被分類為：用於儲存資料的記憶體裝置；用於處理資料的邏輯裝置；以及包括記憶體元件及邏輯元件兩者的混合裝置。為滿足對具有速度快及/或電耗低的電子裝置的增長的需求，半導體裝置需要具有高可靠性、高效能及/或多種功能。為滿足該些需要，半導體裝置的複雜度及/或積體密度正在提高。
本發明概念的示例性實施例提供一種高積體化半導體裝置，在所述高積體化半導體裝置中包括具有經改善的電性特性的 場效電晶體。
根據本發明概念的示例性實施例，一種半導體裝置可包括：基板，包括第一邏輯胞元、第二邏輯胞元及第三邏輯胞元，第二邏輯胞元與第三邏輯胞元在第一方向上彼此間隔開且將第一邏輯胞元夾置於第二邏輯胞元與第三邏輯胞元之間；主動圖案，在第一邏輯胞元至第三邏輯胞元中的每一者中設置成自所述基板突出；以及閘極結構，與所述主動圖案交叉。所述主動圖案可排列於第一方向上且可在與第一方向交叉的第二方向上延伸。第一邏輯胞元及第二邏輯胞元的主動圖案中的第一對鄰近主動圖案之間的第一距離可不同於第一邏輯胞元及第三邏輯胞元的主動圖案中的第二對鄰近主動圖案之間的第二距離。第一對鄰近的主動圖案含有第一邏輯胞元中的一個主動圖案及第二邏輯胞元中的另一主動圖案。與含有第一邏輯胞元中的一個主動圖案及第二邏輯胞元中的另一主動圖案的任何其他對主動圖案相比，第一對鄰近的主動圖案在第一方向上彼此最鄰近。第二對鄰近的主動圖案含有第一邏輯胞元中的一個主動圖案及第三邏輯胞元中的另一主動圖案。與含有第一邏輯胞元中的一個主動圖案及第三邏輯胞元中的另一主動圖案的任何其他對主動圖案相比，第二對鄰近的主動圖案在第一方向上彼此最鄰近。
根據本發明概念的示例性實施例，一種半導體裝置可包括：基板，包括排列於第一方向上的多個邏輯胞元，所述多個邏輯胞元中的每一者包括在第一方向上彼此間隔開的第一區與第二 區；主動圖案，設置於第一區及第二區中的每一者中且排列於第一方向上，所述主動圖案自所述基板突出並在與第一方向交叉的第二方向上延伸；以及閘極結構，排列於第二方向上以在第一方向上延伸且與所述主動圖案中的至少一者交叉。第一區的所述主動圖案的導電類型可不同於第二區的所述主動圖案的導電類型。所述多個邏輯胞元中的每一者可包括：第一胞元邊界及第二胞元邊界，第一胞元邊界及第二胞元邊界中的每一者由所述邏輯胞元中在第一方向上彼此面對的鄰近邏輯胞元共用；以及內部邊界，夾置於第一區與第二區之間且與所述主動圖案中包括在第一方向上彼此最鄰近的來自第一區的一個主動圖案與來自第二區的另一主動圖案的一對鄰近主動圖案等距。當在平面圖中觀察時，自所述內部邊界至第一胞元邊界的第一高度可大於自第二胞元邊界至所述內部邊界的第二高度。
100:基板
110:閘極絕緣圖案
120:閘電極
130:閘極被覆圖案
140:第一層間絕緣層
145:源極觸點孔/汲極觸點孔
150:第二層間絕緣層
160:通路觸點
170:閘極觸點
A:邊界區
AF:主動鰭片
AP:主動圖案
AP_DM:虛設主動圖案
BD:主體部分
C1:第一邏輯胞元
C2:第二邏輯胞元
C3:第三邏輯胞元
C4:第四邏輯胞元
CA:源極觸點/汲極觸點
CB:胞元邊界
CB1:第一胞元邊界
CB2:第二胞元邊界
CB3:第三胞元邊界
CB4:第四胞元邊界
D1:第一方向
D2:第二方向
D3:第三方向
GS:閘極結構
GS_DM:虛設閘極結構
Hc:胞元高度
Hn:n區塊高度
Hp:p區塊高度
IB:內部邊界
NB:區塊
NC:頸部部分
NR:主動區
P:節距
PB:區塊
PR:主動區
PW1:第一共用導電線
PW2:第二共用導電線
SD:源極區/汲極區
SP:閘極間隔壁
ST:裝置隔離層
ST1:第一裝置隔離層
ST2:第二裝置隔離層
ST2_L:下部第二裝置隔離層
ST2_U:上部第二裝置隔離層
ST3:第三裝置隔離層
ST4:第四裝置隔離層
W1:第一寬度
W2:第二寬度
W3:第三寬度
W4:第四寬度
W5:第五寬度
I-I’、II-II’:線
結合附圖閱讀以下對實施例的詳細說明，將更清楚地理解本發明概念的示例性實施例，且在附圖中：圖1是根據本發明概念示例性實施例的半導體裝置的平面圖。
圖2是說明根據本發明概念示例性實施例的圖1所示半導體裝置的區的平面圖，其中邏輯胞元被安置為具有不對稱的區塊結構。
圖3及圖4是說明傳統半導體裝置的區的平面圖，其中邏輯 胞元被安置為具有對稱的區塊結構。
圖5是說明根據本發明概念示例性實施例的半導體裝置的實例的平面圖。
圖6A及圖6B是根據本發明概念示例性實施例的分別沿圖5所示的線I-I’及線II-II’截取的剖視圖。
圖7A是說明根據本發明概念示例性實施例的處於圖1所示第一邏輯胞元與第四邏輯胞元之間的邊界區A的實例的平面圖。
圖7B是說明根據本發明概念示例性實施例的處於圖1所示第一邏輯胞元與第四邏輯胞元之間的邊界區A的另一實例的平面圖。
圖8A至圖10A是根據本發明概念示例性實施例的沿圖5所示的線I-I’截取的剖視圖，以說明製造半導體裝置的方法。
圖8B至圖10B是根據本發明概念示例性實施例的沿圖5所示的線II-II’截取的剖視圖。
圖11是說明根據本發明概念示例性實施例的半導體裝置的主動圖案的實例的剖視圖。
圖12是說明根據本發明概念示例性實施例的半導體裝置的主動圖案的另一實例的剖視圖。
應注意，圖1至圖12旨在說明在本發明概念的某些示例性實施例中所使用的方法、結構、及/或材料的大體特性並增補以下提供的書面說明。該些圖式未必按比例繪製且可不精確反映任何給定示例性實施例的結構特性或效能特性，且不應被解釋為界定或 限制本發明概念的示例性實施例所囊括的值範圍或性質範圍。舉例而言，為清晰起見，可縮小或誇大分子、層、區、及/或結構元件的相對厚度及定位。在各圖式中使用相似或相同的參考編號旨在表示相似或相同元件或特徵的存在。
以下，將參照其中示出示例性實施例的附圖更充分地闡述本發明概念的示例性實施例。
圖1是根據本發明概念示例性實施例的半導體裝置的平面圖。
參照圖1，半導體裝置可包括集成於基板上的多個邏輯胞元。舉例而言，所述邏輯胞元可包括：第一邏輯胞元C1、第二邏輯胞元C2及第三邏輯胞元C3，第二邏輯胞元C2與第三邏輯胞元C3在第一方向D1上彼此間隔開且將第一邏輯胞元C1夾置於第二邏輯胞元C2與第三邏輯胞元C3之間；以及第四邏輯胞元C4，在與第一方向D1交叉的第二方向D2上與第一邏輯胞元C1間隔開。可於鄰近邏輯胞元之間定義胞元邊界CB。舉例而言，所述鄰近邏輯胞元可被配置為共用處於其之間的胞元邊界CB。儘管在圖1中示出了六個邏輯胞元，但本發明概念並非僅限於此。
所述邏輯胞元中的每一者可包括藉由裝置隔離層ST而彼此分離開的主動區。舉例而言，所述邏輯胞元中的每一者可包括P型金屬氧化物半導體場效電晶體(P-metal oxide semiconductor field effect transistor，PMOSFET)主動區PR及N型金屬氧化物 半導體場效電晶體(N-metal oxide semiconductor field effect transistor，NMOSFET)主動區NR，所述PMOSFET主動區PR與NMOSFET主動區NR藉由裝置隔離層ST而彼此分離且具有不同的導電類型。PMOSFET主動區PR與NMOSFET主動區NR可在第一方向D1上彼此間隔開。此外，在第一方向D1上彼此鄰近的邏輯胞元可以使具有相同導電類型的主動區彼此面對的方式進行排列。舉例而言，第一邏輯胞元C1的PMOSFET主動區PR與第二邏輯胞元C2的PMOSFET主動區PR可在第一方向D1上彼此鄰近，且第一邏輯胞元C1的NMOSFET主動區NR與第三邏輯胞元C3的NMOSFET主動區NR可在第一方向D1上彼此鄰近。所述邏輯胞元中的每一者可包括集成於PMOSFET主動區PR中的至少一個P型金屬氧化物半導體(P-metal oxide semiconductor，PMOS)電晶體及集成於NMOSFET主動區NR中的至少一個N型金屬氧化物半導體(N-metal oxide semiconductor，NMOS)電晶體。在所述邏輯胞元中的每一者中，所述電晶體可構成用於執行布林邏輯功能(例如，反相器(INVERTER)、及(AND)、或(OR)、反及(NAND)、反或(NOR)等)或儲存功能(例如，正反器(FLIP-FLOP))的邏輯電路的至少一部分。在本說明書中，用語「邏輯胞元」可指代用以執行單個邏輯運算的單元電路或可指代設置有用於執行所述單個邏輯運算的邏輯電路的單元區。
根據本發明概念的示例性實施例，所述邏輯電路可基於標準胞元方案而設計。隨著對高積體化半導體裝置需求的快速增 長，正投入大量時間及財力來設計半導體裝置的佈局，尤其是邏輯胞元的佈局。可利用基於標準胞元的設計方法來設計所述邏輯胞元的佈局。根據所述基於標準胞元的設計方法，可設計某些經常使用的裝置(例如，或(OR)閘或者及(AND)閘)作為標準胞元並然後儲存於電腦系統中，且可然後利用標準胞元的已儲存的設計來生產所期望的半導體裝置。因此，藉由利用基於標準胞元的設計方法可減少佈局設計的處理時間。
在本發明概念的示例性實施例中，可基於鰭片型場效電晶體(fin field effect transistor，FinFET)技術構造每一邏輯胞元的電晶體。舉例而言，至少一個FinFET結構可被設置於主動區PR及主動區NR中。主動區PR及主動區NR中的每一者可包括多個主動圖案，所述多個主動圖案在一方向(例如，第二方向D2)上延伸且在另一方向(例如，第一方向D1)上排列。所述主動圖案中的每一者或至少一者可為自所述基板的頂表面(例如，在與第一方向D1及第二方向D2二者正交的第三方向D3上)向上突出的鰭片形結構。電晶體的閘電極可被安置為在第一方向D1上延伸且與主動圖案中的至少一者交叉。多個主動圖案可被安置於主動區PR及主動區NR中的每一者中，且所述主動圖案的數目可根據所期望的半導體裝置的技術要求而改變。在本發明概念的示例性實施例中，可以在主動圖案的數目方面不存在差異的方式配置主動區PR及主動區NR。亦可以在主動圖案的節距方面不存在差異的方式配置主動區PR及主動區NR。舉例而言，設置於 PMOSFET主動區PR中的主動圖案的節距可與設置於NMOSFET主動區NR中的主動圖案的節距實質上相同。
在每一邏輯胞元中，可使用用語「胞元高度」指代在第一方向D1上定位為彼此鄰近且彼此相對的胞元邊界CB之間的距離。可使用用語「胞元寬度」指代在第二方向D2上定位為彼此鄰近且彼此相對的胞元邊界CB之間的距離。由於邏輯胞元是基於FinFET技術而構造，因此邏輯胞元的胞元高度可被呈現為設置於主動區PR及主動區NR中的每一者中的主動圖案的數目及節距的函數。此外，在每一邏輯胞元的邏輯電路是根據基於標準胞元的設計方法而設計及安置的情形中，所述邏輯胞元可被配置為具有相同的胞元高度。作為另外一種選擇，若需要，每一邏輯胞元的胞元寬度可進行各種改變。舉例而言，邏輯胞元中至少兩者可被配置為具有不同的胞元寬度。
每一邏輯胞元可藉由內部邊界IB而分割成兩個區塊。該兩個區塊可對應於具有不同導電類型的兩個井區。根據本發明概念的示例性實施例，該兩個區塊可具有不同的平面大小。舉例而言，該兩個區塊可被配置為具有相同的寬度(例如，在第二方向D2上)但是具有不同的長度(例如，在第一方向D1上)。以下，將參照圖2至圖4更詳細地闡述根據本發明概念示例性實施例的邏輯胞元的區塊結構。
圖2是說明根據本發明概念示例性實施例的圖1所示半導體裝置的區的平面圖，其中邏輯胞元被安置為具有不對稱的區 塊結構。圖3及圖4是說明傳統半導體裝置的區的平面圖，其中邏輯胞元被安置為具有對稱的區塊結構。為了降低圖式中的複雜度並提供對本發明概念的更佳理解，選擇性地示出半導體裝置的某些元件(例如，主動圖案)。
參照圖2，第一邏輯胞元C1可包括排列於第一方向D1上的p區塊PB及n區塊NB。舉例而言，第一邏輯胞元C1可包括p區塊PB及n區塊NB，所述p區塊PB及所述n區塊NB彼此間隔開且將內部邊界IB夾置於p區塊PB與n區塊NB之間。p區塊PB可對應於用於n型井的區，而n區塊NB可對應於用於p型井的另一區。內部邊界IB可對應於處於n井與p井之間的邊界區。內部邊界IB可在第二方向D2上延伸。
第一邏輯胞元C1可包括排列於第一方向D1上的多個主動圖案AP。主動圖案AP可為在第二方向D2上延伸的線形結構且可被安置為在第一方向D1上具有均勻的節距P。舉例而言，主動圖案AP可具有實質上相同的寬度且可藉由實質上相同的距離彼此間隔開。以下，主動圖案AP的節距P將被稱作「鰭片節距P」。所述鰭片節距P可被定義為主動圖案AP的一對鄰近主動圖案AP的中心線之間的距離。在本說明書中，用語「中心線」意為穿過物體的中心在所述物體的延伸方向上延伸的線或與考慮中的物體等距的線。
第一邏輯胞元C1的主動圖案AP中的某些主動圖案AP可構成PMOSFET主動區PR，且其他主動圖案AP可構成 NMOSFET主動區NR。在區塊PB及區塊NB的每一者中，定位於主動區PR及主動區NR外的主動圖案AP可充當虛設主動圖案AP_DM。在本發明概念的示例性實施例中，所述虛設主動圖案AP_DM可自半導體裝置的最終結構移除。主動區PR的主動圖案AP的數目與主動區NR的主動圖案AP的數目可實質上相同。儘管主動區PR及主動區NR中的每一者被示出為具有三個主動圖案AP，但本發明概念可並非僅限於此。此外，如圖2所示，一對虛設主動圖案AP_DM可被設置於主動區PR與主動區NR之間，且至少一個虛設主動圖案AP_DM可被安置於主動區PR及主動區NR中的每一者的每一側處，亦即每一主動區中至少有兩個虛設主動圖案AP_DM，但本發明概念可並非僅限於此。
第一邏輯胞元C1可包括第一胞元邊界CB1至第四胞元邊界CB4。第一胞元邊界CB1及第二胞元邊界CB2可在第二方向D2上平行地延伸且在第一方向D1上彼此面對。第三胞元邊界CB3及第四胞元邊界CB4可在第一方向D1上平行地延伸且在第二方向D2上彼此面對。舉例而言，第三胞元邊界CB3及第四胞元邊界CB4可垂直於第一胞元邊界CB1及第二胞元邊界CB2。區塊PB及區塊NB中的每一者的邊界可由內部邊界IB及第一胞元邊界CB1至第四胞元邊界CB4定義。儘管第一邏輯胞元C1的區塊PB及區塊NB中的每一者被示出為具有單個主動區，但本發明概念可並非僅限於此。舉例而言，多個主動區PR及主動區NR可被設置於區塊PB及區塊NB中的每一者中。舉例而言，p區塊PB可被 配置為包括多個PMOSFET主動區PR，所述多個PMOSFET主動區PR藉由裝置隔離層而彼此間隔開並排列於第二方向D2上，且n區塊NB可被配置為包括多個NMOSFET主動區NR，所述多個NMOSFET主動區NR藉由裝置隔離層而彼此間隔開並排列於第二方向D2上。
在本發明概念的示例性實施例中，第一邏輯胞元C1可具有不對稱的區塊結構。舉例而言，第一邏輯胞元C1的區塊PB及區塊NB可在其平面大小或平面面積方面彼此不同。舉例而言，區塊PB及區塊NB可被配置為具有相同的寬度(例如，在第二方向D2上)但具有不同的長度(例如，在第一方向D1上)。此處，區塊PB及區塊NB中的每一者的寬度可被定義為第三胞元邊界CB3與第四胞元邊界CB4之間的距離。此外，p區塊PB在第一方向D1上的長度可被定義為內部邊界IB與第一胞元邊界CB1之間的距離，且n區塊NB在第一方向D1上的長度可被定義為內部邊界IB與第二胞元邊界CB2之間的距離。以下，p區塊PB在第一方向D1上的長度可被稱作「p區塊高度Hp」，且n區塊NB在第一方向D1上的長度可被稱作「n區塊高度Hn」。
在本發明概念的示例性實施例中，如圖2所示，在第一胞元邊界CB1與PMOSFET主動區PR之間，虛設主動圖案AP_DM的數目可為1.5。舉例而言，第一胞元邊界CB1可與由第一邏輯胞元C1與第二邏輯胞元C2共用的虛設主動圖案AP_DM的中心線成一直線或可定位於由第一邏輯胞元C1與第二邏輯胞元C2共用 的虛設主動圖案AP_DM的中心線上。因此，第一胞元邊界CB1可與PMOSFET主動區PR的最鄰近的主動圖案AP的中心線間隔開2P的距離。主動圖案AP的包括來自第一邏輯胞元C1中的PMOSFET主動區PR的一個主動圖案AP及來自第二邏輯胞元C2中的PMOSFET主動區PR的另一主動圖案AP的一對最鄰近的主動圖案AP的中心線的第一分離距離為4P。相比之下，在第二胞元邊界CB2與NMOSFET主動區NR之間，虛設主動圖案AP_DM的數目可為1。第二胞元邊界CB2可與虛設主動圖案AP_DM中的分別包含於第一邏輯胞元C1與第三邏輯胞元C3中的一對鄰近虛設主動圖案AP_DM之間的中心線成一直線或可定位於所述一對鄰近虛設主動圖案AP_DM之間的中心線上。因此，第二胞元邊界CB2可與NMOSFET主動區NR中與其鄰近的主動圖案AP的中心線間隔開1.5P的距離。主動圖案AP中的包括來自第一邏輯胞元C1中的NMOSFET主動區NR的一個主動圖案AP及來自第三邏輯胞元C3中的NMOSFET主動區NR的另一主動圖案AP的一對最鄰近的主動圖案AP的中心線的第二分離距離為3P。內部邊界IB可與和主動圖案AP中的分別包含於PMOSFET主動區PR與NMOSFET主動區NR中的一對鄰近主動圖案AP等距的中心線成一直線或可定位於和所述一對鄰近主動圖案AP等距的中心線上。與含有PMOSFET主動區PR中的一個主動圖案AP及NMOSFET主動區NR中的另一主動圖案AP的任何其他對的主動圖案AP相比，上述一對鄰近的主動圖案AP中的主動圖案AP彼 此最鄰近。此外，內部邊界IB可與虛設主動圖案AP_DM中的分別包含於p區塊PB與n區塊NB中的一對鄰近的虛設主動圖案AP_DM等距。舉例而言，內部邊界IB可與p區塊PB的虛設主動圖案AP_DM的中心線以及與n區塊NB的虛設主動圖案AP_DM的中心線間隔開0.5P的距離。總而言之，p區塊高度Hp可為鰭片節距P的5.5倍，且n區塊高度Hn可為鰭片節距P的5倍。換言之，所述p區塊高度Hp可較所述n區塊高度Hn長0.5P。第一邏輯胞元C1的胞元高度Hc可被定義為區塊PB與區塊NB的高度之和(即，Hp+Hn)且可為鰭片節距P的10.5倍(即，10.5P)。舉例而言，第一邏輯胞元C1的胞元高度Hc可藉由將0.5倍的鰭片節距P(即，0.5P)加上區塊PB與區塊NB中的較短區塊(例如，n區塊NB)的高度的2倍而給出。此可與具有對稱的區塊結構的邏輯胞元相區別，所述具有對稱的區塊結構的邏輯胞元的胞元高度是藉由將一整數乘以鰭片節距P而給出。儘管在上述實例中，p區塊高度Hp被闡述為長於n區塊高度Hn，但本發明概念可並非僅限於此。舉例而言，n區塊高度Hn可較p區塊高度Hp長0.5P。至此，已參照第一邏輯胞元C1闡述了本發明概念的某些示例性實施例，但其他邏輯胞元可被配置為具有與第一邏輯胞元C1相同或相似的結構。舉例而言，邏輯胞元中的每一者可以使p區塊高度Hp與n區塊高度Hn之差為0.5P的方式進行配置。邏輯胞元的不對稱的區塊結構可使得抑制在改變佈局以增加胞元面積時出現的胞元面積的不必要的增加成為可能。將參照圖3及圖4對此進行 更詳細闡述。
在如圖3所示的第一邏輯胞元C1具有對稱的區塊結構的情形中，區塊PB與區塊NB在其平面大小或平面面積方面可不存在差異。舉例而言，第一邏輯胞元C1的區塊PB與區塊NB可具有相同的寬度及相同的高度。如圖3所示，區塊PB與區塊NB中的每一者可具有為5P的區塊高度Hp或區塊高度Hn，且因此，第一邏輯胞元C1可具有為10P的胞元高度Hc。換言之，具有對稱的區塊結構的第一邏輯胞元C1的胞元高度Hc可藉由將一整數乘以鰭片節距P而給出。對於基於鰭片型場效電晶體的邏輯胞元，藉由增加被指配至每一邏輯胞元的主動圖案的數目，可增加胞元面積。在設置於邏輯胞元的主動區PR與主動區NR中的每一者中的主動圖案AP的數目是由預先確定的設計給出的情形中，可藉由在主動區PR與主動區NR的一對鄰近主動區PR與主動區NR之間或在主動區PR與主動區NR中的每一者的兩側添加至少一個虛設主動圖案AP_DM來增加邏輯胞元的胞元高度。
如圖4所示，在於圖3所示的PMOSFET主動區PR與NMOSFET主動區NR之間添加一個虛設主動圖案AP_DM以增加胞元面積的情形中，胞元高度Hc可增加，且因此，第一邏輯胞元C1的面積亦可增加。舉例而言，圖4所示的第一邏輯胞元C1的胞元高度Hc可為鰭片節距P的11倍。在邏輯胞元具有對稱的區塊結構的情形中，胞元高度Hc的增加可取決於所添加的主動圖案AP的數目或舉例而言，增加1P的遞增量。在此種情形中，胞元 高度Hc的增加可超出胞元高度Hc所期望的遞增長度，藉此造成胞元面積的不必要的增加。根據本發明概念的示例性實施例，所述邏輯胞元被設置為如先前參照圖2闡述的具有不對稱的區塊結構，且此可使得胞元高度能夠增加已減小的遞增長度0.5P。舉例而言，圖2所示的第一邏輯胞元C1可具有為10.5P的胞元高度Hc，此較圖3所示的第一邏輯胞元C1大0.5P。胞元高度Hc的遞增長度的此種減小避免了胞元區域的不必要的增加。此外，根據本發明概念的示例性實施例，不需要將邏輯胞元的區塊限制為對稱結構。
圖5是說明根據本發明概念示例性實施例的半導體裝置的實例的平面圖。圖6A及圖6B是分別沿圖5所示的線I-I’及線II-II’截取的剖視圖。
參照圖1、圖5、圖6A及圖6B，可提供具有第一邏輯胞元C1的基板100。在本發明概念的示例性實施例中，基板100可為矽基板、鍺基板、或絕緣體上覆矽(silicon-on-insulator，SOI)基板。
第一邏輯胞元C1可包括藉由內部邊界IB分割成的p區塊PB及n區塊NB。在本發明概念的示例性實施例中，p區塊PB及n區塊NB可排列於第一方向D1上。p區塊PB及n區塊NB可分別對應於設置於第一邏輯胞元C1的基板100中的n井及p井，且內部邊界IB可對應於n井與p井之間的介面。如參照圖2所闡述，p區塊高度Hp可大於n區塊高度Hn。因此，p區塊PB 的大小或面積可大於n區塊NB的大小或面積。然而，本發明概念並非僅限於此；舉例而言，n區塊高度Hn可大於p區塊高度Hp。以下，為簡明起見，以下說明將參照p區塊高度Hp大於n區塊高度Hn的實例。
第一邏輯胞元C1可包括至少兩個具有不同導電類型的主動區(例如，PMOSFET主動區PR與NMOSFET主動區NR)。在第二方向D2上延伸的主動圖案AP可被設置於主動區PR及主動區NR中的每一者中且可排列於第一方向D1上。主動圖案AP可構成主動區PR及主動區NR中的每一者。換言之，PMOSFET主動區PR的主動圖案AP的導電類型不同於NMOSFET主動區NR的主動圖案的導電類型。主動圖案AP中的每一者可具有在第三方向D3上自基板100的頂表面突出的結構。在本發明概念的示例性實施例中，主動圖案AP可為基板100的部分。作為另外一種選擇，主動圖案AP可包括自基板100成長的磊晶圖案。此處，所述磊晶圖案可包括具有不同晶格常數的多個磊晶層。因此，主動圖案AP可包括被施加壓縮應變或拉伸應變的至少一個部分。
在主動區PR與主動區NR的每一者中，主動圖案AP可以鰭片節距P排列。舉例而言，PMOSFET主動區PR的主動圖案AP的鰭片節距P可實質上相同於NMOSFET主動區NR的主動圖案AP的鰭片節距P。主動圖案AP可被設置於在邏輯胞元區(例如，第一邏輯胞元C1至第三邏輯胞元C3)中的每一者中所設置的PMOSFET主動區PR及NMOSFET主動區NR的每一者中。舉 例而言，如圖所示，三個主動圖案AP可被設置於主動區PR與主動區NR中的每一者中，但本發明概念可並非僅限於此。
第一裝置隔離層ST1可被設置於基板100中、PMOSFET主動區PR與NMOSFET主動區NR之間。舉例而言，第一裝置隔離層ST1可被設置為將第一邏輯胞元C1的主動區PR與主動區NR分離。在本發明概念的示例性實施例中，第一裝置隔離層ST1在第一方向D1上量測的第一寬度W1可大於主動圖案AP的鰭片節距P。第一裝置隔離層ST1的第一寬度W1可為最小寬度，藉此使具有不同導電類型的主動區PR與主動區NR彼此分離。第一裝置隔離層ST1可在第二方向D2上延伸。
第一邏輯胞元C1的主動區PR與主動區NR中的每一者可藉由第二裝置隔離層ST2而與在第一方向D1上鄰近於第一邏輯胞元C1的主動區PR與主動區NR中的每一者而定位的其他邏輯胞元的主動區間隔開。舉例而言，第二裝置隔離層ST2可夾置於分別處於第一邏輯胞元C1與第二邏輯胞元C2中的兩個鄰近的PMOSFET主動區PR之間、及夾置於分別處於第一邏輯胞元C1與第三邏輯胞元C3中的兩個鄰近的NMOSFET主動區NR之間。第二裝置隔離層ST2可在第二方向D2上延伸。以下，為簡明起見，將使用用語「上部第二裝置隔離層ST2_U」來指代夾置於第一邏輯胞元C1的PMOSFET主動區PR與第二邏輯胞元C2的PMOSFET主動區PR之間的第二裝置隔離層ST2的一部分，且將使用用語「下部第二裝置隔離層ST2_L」來指代處於第一邏輯胞 元C1的NMOSFET主動區NR與第三邏輯胞元C3的NMOSFET主動區NR之間的第二裝置隔離層ST2的另一部分。舉例而言，上部第二裝置隔離層ST2_U可設置於基板100中、主動圖案AP中的由處於第一邏輯胞元C1中的一個主動圖案AP與處於第二邏輯胞元C2中的另一主動圖案AP形成的一對鄰近的主動圖案AP之間，且下部第二裝置隔離層ST2_L可設置於基板100中、主動圖案AP中的由處於第一邏輯胞元C1中的一個主動圖案AP與處於第三邏輯胞元C3中的另一主動圖案AP形成的一對鄰近的主動圖案AP之間。
在本發明概念的示例性實施例中，當在第一方向D1上量測時，上部第二裝置隔離層ST2_U的第二寬度W2可不同於下部第二裝置隔離層ST2_L的第三寬度W3。舉例而言，在p區塊高度Hp大於n區塊高度Hn的情形中，上部第二裝置隔離層ST2_U的第二寬度W2可大於下部第二裝置隔離層ST2_L的第三寬度W3。因此，處於定義第一胞元邊界CB1的主動圖案AP之間的第一分離距離可大於處於定義第二胞元邊界CB2的主動圖案AP之間的第二分離距離。另一方面，當n區塊高度Hn大於p區塊高度Hp時，第二寬度W2可小於第三寬度W3，且第一分離距離可小於第二分離距離。儘管下部第二裝置隔離層ST2_L的第三寬度W3被示出為與第一裝置隔離層ST1的第一寬度W1實質上相同，但本發明概念並非僅限於此。第一裝置隔離層ST1與第二裝置隔離層ST2可彼此連接，藉此構成單個連續體。第一裝置隔離層ST1 與第二裝置隔離層ST2可由例如氧化矽層形成或包括例如氧化矽層。
第三裝置隔離層ST3可被設置於主動圖案AP中的每一者的兩側處且可在第二方向D2上延伸。第三裝置隔離層ST3可被設置為暴露出主動圖案AP的上部部分。可使用用語「主動鰭片AF」來指代由第三裝置隔離層ST3暴露出的主動圖案AP的上部部分中的每一者。第三裝置隔離層ST3可被設置為具有較第一裝置隔離層ST1及第二裝置隔離層ST2的厚度小的厚度。在本發明概念的示例性實施例中，第一裝置隔離層ST1、第二裝置隔離層ST2、及第三裝置隔離層ST3可被設置為具有定位於實質上相同高度的頂表面。
第一胞元邊界CB1可定義於第一邏輯胞元C1與第二邏輯胞元C2之間。第二胞元邊界CB2可定義於第一邏輯胞元C1與第三邏輯胞元C3之間。舉例而言，第一胞元邊界CB1可被定義為與分別包含於第一邏輯胞元C1與第二邏輯胞元C2中的且在第一方向D1上彼此最鄰近的主動圖案AP等距的線。作為另外一種選擇，第一胞元邊界CB1可被定義為經過上部第二裝置隔離層ST2_U在第一方向D1上的中心的中心線。相似地，第二胞元邊界CB2可被定義為與分別包含於第一邏輯胞元C1與第三邏輯胞元C3中的且在第一方向D1上彼此最鄰近的主動圖案AP等距的線。作為另外一種選擇，第二胞元邊界CB2可被定義為經過下部第二裝置隔離層ST2_L在第一方向D1上的中心的中心線。在本發明 概念的示例性實施例中，內部邊界IB與第一胞元邊界CB1之間的分離距離(即，p區塊高度Hp)可較內部邊界IB與第二胞元邊界CB2之間的分離距離(即，n區塊高度Hn)大鰭片節距P的0.5倍(即，0.5P)。因此，定義第一胞元邊界CB1的主動圖案AP之間的第一分離距離可較定義第二胞元邊界CB2的主動圖案AP之間的第二分離距離大鰭片節距P的1倍(即，1P)。如先前所述，定義第一胞元邊界CB1的主動圖案AP之間的第一分離距離為4P，且定義第二胞元邊界CB2的主動圖案AP之間的第二分離距離為3P。
閘極結構GS可設置於主動圖案AP上以與主動圖案AP交叉並在第一方向D1上延伸。閘極結構GS可在第一方向D1上延伸以與PMOSFET主動區PR及NMOSFET主動區NR交叉，且可在第二方向D2上彼此間隔開而排列。在本發明概念的示例性實施例中，閘極結構GS可更在第一方向D1上延伸以與第二邏輯胞元C2及第三邏輯胞元C3交叉。閘極結構GS中的每一者可包括依序堆疊於基板100上的閘極絕緣圖案110、閘電極120、及閘極被覆圖案130。閘極絕緣圖案110可由氧化矽層、氮氧化矽層、及介電常數高於氧化矽層的高k介電層中的至少一者形成或包括氧化矽層、氮氧化矽層、及介電常數高於氧化矽層的高k介電層中的至少一者。閘電極120可由經摻雜的半導體、金屬、及導電金屬氮化物中的至少一者形成或包含經摻雜的半導體、金屬、及導電金屬氮化物中的至少一者。閘極被覆圖案130可由氧化矽層、 氮化矽層、及氮氧化矽層中的至少一者形成或包括氧化矽層、氮化矽層、及氮氧化矽層中的至少一者。閘極間隔壁SP可被設置於閘極結構GS的側壁上。閘極間隔壁SP可由氧化矽層、氮化矽層、及氮氧化矽層中的至少一者形成或包括氧化矽層、氮化矽層、及氮氧化矽層中的至少一者。
源極區/汲極區SD可被設置於閘極結構GS中的每一者的兩側處並處於主動圖案AP中或主動圖案AP上。源極區/汲極區SD可局部形成於定位於每一閘極結構GS的兩側處的主動圖案AP的部分中，但在本發明概念的某些示例性實施例中，源極區/汲極區SD可被形成為具有定位於第三裝置隔離層ST3上的部分。PMOSFET主動區PR中的源極區/汲極區SD可為p型雜質區且NMOSFET主動區NR中的源極區/汲極區SD可為n型雜質區。主動圖案AP可包括分別定位於閘極結構GS的下方且與閘極結構GS交疊的上部部分(例如，主動鰭片AF)，且每一主動鰭片AF中的至少一部分可充當電晶體的通道區。
源極觸點/汲極觸點CA可被設置於閘極結構GS中的每一者的兩側處。源極觸點/汲極觸點CA可電性連接至源極區/汲極區SD中的至少一者。在本發明概念的示例性實施例中，源極觸點/汲極觸點CA中的至少一者可連接至在第一方向D1上彼此鄰近的多個源極區/汲極區SD。舉例而言，在PMOSFET主動區PR中，源極觸點/汲極觸點CA中的至少一者可連接至在第一方向D1上彼此鄰近的多個源極區/汲極區SD。相似地，在NMOSFET主動區 NR中，除處於PMOSFET主動區PR中的源極觸點/汲極觸點CA之外的源極觸點/汲極觸點CA中的至少一者可連接至在第一方向D1上彼此鄰近的多個源極區/汲極區SD。源極觸點/汲極觸點CA可被配置為具有各種形狀。舉例而言，當在平面圖中觀察時，源極觸點/汲極觸點CA中的某些可被造形為如同在第一方向D1上延伸的條。源極觸點/汲極觸點CA可由例如經摻雜的半導體、金屬、金屬矽化物、及導電金屬氮化物中的至少一者形成或包含例如經摻雜的半導體、金屬、金屬矽化物、及導電金屬氮化物中的至少一者。
源極觸點/汲極觸點CA可被設置於第一層間絕緣層140中。第一層間絕緣層140可由例如氧化矽層、氮化矽層、及氮氧化矽層中的至少一者形成或包括例如氧化矽層、氮化矽層、及氮氧化矽層中的至少一者。源極觸點/汲極觸點CA的頂表面可與第一層間絕緣層140的頂表面共面。第一層間絕緣層140可被設置為覆蓋閘極結構GS及源極區/汲極區SD。
第二層間絕緣層150可被設置於第一層間絕緣層140上。第二層間絕緣層150可由例如氧化矽層、氮化矽層、及氮氧化矽層中的至少一者形成或包括例如氧化矽層、氮化矽層、及氮氧化矽層中的至少一者。通路觸點160可被設置於第二層間絕緣層150中。源極觸點/汲極觸點CA中的每一者可藉由通路觸點160中的至少一者連接至被設置於第二層間絕緣層150上的導電線中的對應一者。所述導電線可包括共用導電線、第一導電線、及第 二導電線。通路觸點160可由導電材料形成或可包含導電材料。在本發明概念的某些示例性實施例中，源極觸點/汲極觸點CA可直接連接至導電線而不利用通路觸點160。
共用導電線中的至少一者可沿在第二方向D2上延伸的第一邏輯胞元C1的邊界設置。舉例而言，共用導電線可包括：第一共用導電線PW1，沿第一胞元邊界CB1在第二方向D2上延伸；及第二共用導電線PW2，沿第二胞元邊界CB2在第二方向D2上延伸。第一共用導電線PW1可被安置於分別處於第一邏輯胞元C1及第二邏輯胞元C2的、在第一方向D1上彼此鄰近的PMOSFET主動區PR之間且可交疊上部第二裝置隔離層ST2_U。第二共用導電線PW2可被安置於分別處於第一邏輯胞元C1及第三邏輯胞元C3的、在第一方向D1上彼此鄰近的NMOSFET主動區NR之間且可交疊下部第二裝置隔離層ST2_L。在本發明的示例性實施例中，第一共用導電線PW1的第四寬度W4可大於第二共用導電線PW2的第五寬度W5。由於p區塊PB被設計為具有較n區塊NB的面積大的面積，因此用於形成p區塊PB的製程裕度得到保持，即使當第一共用導電線PW1被形成為具有相對大的寬度時亦如此。此外，在共用導電線中的一者被形成為具有較大寬度時，電阻減小且半導體裝置的電性特性得到提高。
在本發明概念的示例性實施例中，設置於第一邏輯胞元C1的PMOSFET主動區PR中的源極觸點/汲極觸點CA中的某些可藉由通路觸點160的對應通路觸點160連接至第一共用導電線 PW1。連接至第一共用導電線PW1的源極觸點/汲極觸點CA的端部部分可朝上部第二裝置隔離層ST2_U延伸且可交疊第一共用導電線PW1。第一共用導電線PW1可將汲極電壓(Vdd)(例如，電源電壓)提供至藉由通路觸點160及源極觸點/汲極觸點CA而連接至第一共用導電線PW1的源極區/汲極區SD。相似地，設置於第一邏輯胞元C1的NMOSFET主動區NR中的源極觸點/汲極觸點CA中的某些可藉由通路觸點160的對應通路觸點160而連接至第二共用導電線PW2。連接至第二共用導電線PW2的源極觸點/汲極觸點CA的端部部分可朝下部第二裝置隔離層ST2_L延伸且可交疊第二共用導電線PW2。第二共用導電線PW2可將源極電壓(Vss)(例如，接地電壓)提供至藉由通路觸點160及源極觸點/汲極觸點CA而連接至第二共用導電線PW2的源極區/汲極區SD。
第一共用導電線PW1可由在第一方向D1上彼此鄰近的第一邏輯胞元C1及第二邏輯胞元C2共用，且第二共用導電線PW2可由在第一方向D1上彼此鄰近的第一邏輯胞元C1及第三邏輯胞元C3共用。舉例而言，第二邏輯胞元C2的源極觸點/汲極觸點CA中的某些可藉由通路觸點160連接至第一共用導電線PW1。相似地，第三邏輯胞元C3的源極觸點/汲極觸點CA中的某些可藉由通路觸點160連接至第二共用導電線PW2。源極觸點/汲極觸點CA中的與第一共用導電線PW1及第二共用導電線PW2斷開的其他源極觸點/汲極觸點CA可連接至設置於第二層間絕緣層150上的第一導電線。第一導電線可被設置為將所述源極觸點/汲 極觸點CA中的多個源極觸點/汲極觸點CA彼此連接。第一導電線可用於藉由連接至第一導電線的所述源極觸點/汲極觸點CA中的所述多個源極觸點/汲極觸點CA而將實質上相同的電壓施加至源極區/汲極區SD。第一導電線及第二導電線的位置與數目可對應於用於達成每一邏輯胞元的不同的所期望功能(例如，布林邏輯功能或儲存功能)的不同設計而進行各種改變。第一共用導電線PW1與第二共用導電線PW2以及第一導電線及第二導電線可由例如經摻雜的半導體、導電金屬氮化物、及金屬中的至少一者形成或包含例如經摻雜的半導體、導電金屬氮化物、及金屬中的至少一者。
閘極觸點170可被設置於閘極結構GS上且可電性連接至閘極結構GS。閘極觸點170可包含與源極觸點/汲極觸點CA的材料實質上相同的材料。例如，閘極觸點170可由例如經摻雜的半導體、金屬、金屬矽化物、及導電金屬氮化物中的至少一者形成或包含經摻雜的半導體、金屬、金屬矽化物、及導電金屬氮化物中的至少一者。此外，第二導電線可被設置於第二層間絕緣層150上並可連接至閘極觸點170。第二導電線可被配置為藉由閘極觸點170而將閘極電壓施加至閘極結構GS。
圖7A是說明圖1所示的處於第一邏輯胞元C1與第四邏輯胞元C4之間的邊界區A的實例的平面圖。
參照圖7A，第四裝置隔離層ST4可沿排列於第二方向D2上的第一邏輯胞元C1與第四邏輯胞元C4之間的第四胞元邊界 CB4設置且可在第一方向D1上延伸。第四裝置隔離層ST4可將第一邏輯胞元C1的主動區PR及主動區NR與第四邏輯胞元C4的主動區PR及主動區NR分離。第四裝置隔離層ST4可連接至第一裝置隔離層ST1及第二裝置隔離層ST2。第一邏輯胞元C1的閘極結構GS中與第四胞元邊界CB4最鄰近的閘極結構GS可充當與第四裝置隔離層ST4部分地交疊的虛設閘極結構GS_DM。與此相似，第四邏輯胞元C4的閘極結構GS中與第四胞元邊界CB4最鄰近的閘極結構GS可充當與第四裝置隔離層ST4部分地交疊的虛設閘極結構GS_DM。舉例而言，虛設閘極結構GS_DM中的包括來自第一邏輯胞元的一個虛設閘極結構GS_DM及來自第四邏輯胞元的另一虛設閘極結構GS_DM的一對虛設閘極結構GS_DM可被安置為彼此鄰近且將第四胞元邊界CB4夾置於所述一對虛設閘極結構GS_DM之間。
圖7B是說明圖1所示的處於第一邏輯胞元C1與第四邏輯胞元C4之間的邊界區A的另一實例的平面圖。
參照圖7B，虛設閘極結構GS_DM可獨自地設置於排列在第二方向D2上的第一邏輯胞元C1與第四邏輯胞元C4之間。虛設閘極結構GS_DM可覆蓋第四裝置隔離層ST4且在第四裝置隔離層ST4的延伸方向上延伸。
以下，將闡述根據本發明概念的示例性實施例製造半導體裝置的方法。
圖8A至圖10A是根據本發明概念示例性實施例的沿圖5 所示的線I-I’截取的剖視圖，以說明製造半導體裝置的方法。圖8B至圖10B是沿圖5所示的線II-II’截取的剖視圖。
參照圖1、圖5、圖8A及圖8B，可於基板100上形成主動圖案AP。在本發明概念的示例性實施例中，基板100可為矽基板、鍺基板、或絕緣體上覆矽(SOI)基板。主動圖案AP可在第三裝置隔離層ST3之間被形成為具有向上突出的鰭片形結構，且此處，可將第三裝置隔離層ST3形成為在第二方向D2上延伸。舉例而言，主動圖案AP中的每一者可包括由第三裝置隔離層ST3暴露出的上部部分(例如，主動鰭片AF)。主動圖案AP可在第一方向D1上排列。在本發明概念的示例性實施例中，可藉由將基板100圖案化而形成主動圖案AP。在本發明概念的某些示例性實施例中，可藉由在基板100上形成磊晶層並將磊晶層圖案化而形成主動圖案AP。所述磊晶層可包括具有不同晶格常數的多個磊晶層。在此種情形中，主動圖案AP可包括被施加壓縮應變或拉伸應變的至少一個部分。
可於基板100中形成第一裝置隔離層ST1及第二裝置隔離層ST2。第一裝置隔離層ST1可被形成為在第二方向D2上延伸且將第一邏輯胞元C1的PMOSFET主動區PR與NMOSFET主動區NR分離。第一裝置隔離層ST1可被形成為具有第一寬度W1。第一寬度W1可大於主動圖案AP的鰭片節距P。第二裝置隔離層ST2可被形成為在第二方向D2上延伸且將主動區的分別包含於鄰近第二裝置隔離層ST2的第一邏輯胞元C1及其他邏輯胞元(例 如，C2及C3)中的鄰近的主動區彼此分離。舉例而言，第二裝置隔離層ST2可包括處於第一邏輯胞元C1的PMOSFET主動區PR與第二邏輯胞元C2的PMOSFET主動區PR之間的上部第二裝置隔離層ST2_U及處於第一邏輯胞元C1的NMOSFET主動區NR與第三邏輯胞元C3的NMOSFET主動區NR之間的下部第二裝置隔離層ST2_L。上部第二裝置隔離層ST2_U的第二寬度W2可大於下部第二裝置隔離層ST2_L的第三寬度W3。可藉由淺溝槽隔離(shallow trench isolation，STI)製程而形成第一裝置隔離層ST1及第二裝置隔離層ST2。在第一裝置隔離層ST1及第二裝置隔離層ST2形成期間，可移除處於所述一或多個邏輯胞元的鄰近主動區之間的虛設主動圖案AP_DM。舉例而言，第一裝置隔離層ST1及第二裝置隔離層ST2可包括氧化矽層。第一裝置隔離層ST1及第二裝置隔離層ST2可被形成為厚於第三裝置隔離層ST3。
參照圖1、圖5、圖9A、及圖9B，可形成閘極結構GS以與主動區AP交叉並在第一方向D1上延伸。閘極結構GS中的每一者可包括依序堆疊於基板100上的閘極絕緣圖案110、閘電極120、及閘極被覆圖案130。在本發明概念的示例性實施例中，形成閘極結構GS可包括：在基板100上依序形成閘極絕緣層、閘電極層、及閘極被覆層來覆蓋主動圖案AP；且對主動圖案AP執行圖案化製程。所述閘極絕緣層可包括氧化矽層、氮氧化矽層、及介電常數高於氧化矽層的高k介電層中的至少一者。所述閘電極層可包括經摻雜的半導體層、金屬層、及導電金屬氮化物層中的 至少一者。所述閘極被覆層可包括氧化矽層、氮化矽層、及氮氧化矽層中的至少一者。可藉由化學氣相沈積製程或濺射製程形成閘極絕緣層、閘電極層、及閘極被覆層中的至少一者。可於閘極結構GS的側壁上形成閘極間隔壁SP。形成閘極間隔壁SP可包括：形成閘極間隔壁層來覆蓋閘極結構GS；且各向異性地蝕刻所述閘極間隔壁層。所述閘極間隔壁層可包括氧化矽層、氮化矽層、及氮氧化矽層中的至少一者。
與上述不同，可利用犧牲閘極圖案、藉由閘極後製程(gate last process)而形成閘極結構GS。舉例而言，形成閘極結構GS可包括：形成犧牲閘極圖案以與主動圖案AP交叉；在犧牲閘極圖案的兩個側壁上形成閘極間隔壁SP；移除犧牲閘極圖案來定義暴露出處於閘極間隔壁SP之間的主動圖案AP的閘極區；且在所述閘極區中依序形成閘極絕緣圖案110、閘電極120、及閘極被覆圖案130。
可於閘極結構GS的兩側處形成源極區/汲極區SD。舉例而言，可在未覆蓋有閘極結構GS的主動圖案AP中形成源極區/汲極區SD。源極區/汲極區SD可被摻雜以雜質。舉例而言，PMOSFET主動區PR中的源極區/汲極區SD可被摻雜以p型雜質，且NMOSFET主動區NR中的源極區/汲極區SD可被摻雜以n型雜質。
參照圖1、圖5、圖10A、及圖10B，可形成第一層間絕緣層140來覆蓋閘極結構GS，且然後，可藉由第一層間絕緣層140 將源極觸點/汲極觸點CA連接至源極區/汲極區SD。第一層間絕緣層140可由例如氧化矽層、氮化矽層、及氮氧化矽層中的至少一者形成或包括例如氧化矽層、氮化矽層、及氮氧化矽層中的至少一者。舉例而言，形成源極觸點/汲極觸點CA可包括：蝕刻第一層間絕緣層140以形成源極觸點孔/汲極觸點孔145；且利用導電層填充源極觸點孔/汲極觸點孔145。可將源極觸點孔/汲極觸點孔145形成為具有在第一方向D1上延伸的凹槽形狀。所述導電層可由例如經摻雜的半導體、金屬、金屬矽化物、及導電金屬氮化物中的至少一者形成或包含經摻雜的半導體、金屬、金屬矽化物、及導電金屬氮化物中的至少一者。可藉由化學氣相沈積製程或濺射製程形成所述導電層。
可於閘極結構GS上形成閘極觸點170且可將閘極觸點170電性連接至閘極結構GS。閘極觸點170可由與源極觸點/汲極觸點CA的材料實質上相同的材料形成。舉例而言，閘極觸點170可由例如經摻雜的半導體、金屬、金屬矽化物、及導電金屬氮化物中的至少一者形成或可包括例如經摻雜的半導體、金屬、金屬矽化物、及導電金屬氮化物中的至少一者。
返回參照圖1、圖5、圖6A、及圖6B，可於設置有源極觸點/汲極觸點CA及閘極觸點170的結構上形成第二層間絕緣層150。第二層間絕緣層150可由例如氧化矽層、氮化矽層、及氮氧化矽層中的至少一者形成或可包括例如氧化矽層、氮化矽層、及氮氧化矽層中的至少一者。可在第二層間絕緣層150中或穿過第 二層間絕緣層150而形成通路觸點160。通路觸點160可電性連接至源極觸點/汲極觸點CA。
可於第二層間絕緣層150上形成第一共用導電線PW1及第二共用導電線PW2。第一共用導電線PW1及第二共用導電線PW2可在第二方向D2上延伸且可在第一方向D1上彼此間隔開。第一共用導電線PW1可形成於分別處於第一邏輯胞元C1及第二邏輯胞元C2中的、在第一方向D1上彼此鄰近的PMOSFET主動區PR之間且可交疊上部第二裝置隔離層ST2_U。第二共用導電線PW2可形成於分別處於第一邏輯胞元C1及第三邏輯胞元C3中的、在第一方向D1上彼此鄰近的NMOSFET主動區NR之間且可交疊下部第二裝置隔離層ST2_L。在某些實施例中，第一共用導電線PW1的第四寬度W4可大於第二共用導電線PW2的第五寬度W5。由於p區塊PB被設計為具有較n區塊NB的面積大的面積，因此用於形成p區塊PB的製程裕度得到保持且此外，使得第一共用導電線PW1具有較第二共用導電線PW2的寬度大的寬度。
在本發明概念的示例性實施例中，可藉由通路觸點160中的對應通路觸點160將第一共用導電線PW1連接至設置於第一邏輯胞元C1的PMOSFET主動區PR中的源極觸點/汲極觸點CA的某些源極觸點/汲極觸點CA。可藉由通路觸點160中的對應通路觸點160將第二共用導電線PW2連接至設置於第一邏輯胞元C1的NMOSFET主動區NR中的源極觸點/汲極觸點CA的某些源極觸點/汲極觸點CA。第一共用導電線PW1可由在第一方向D1上 彼此鄰近的第一邏輯胞元C1及第二邏輯胞元C2共用，且第二共用導電線PW2可由在第一方向D1上彼此鄰近的第一邏輯胞元C1及第三邏輯胞元C3共用。
可於第二層間絕緣層150上形成第一導電線及第二導電線。第一導電線可連接至與第一共用導電線PW1及第二共用導電線PW2斷開的源極觸點/汲極觸點CA，且第二導電線可連接至閘極觸點170。第一共用導電線PW1及第二共用導電線PW2與第一導電線及第二導電線可由例如經摻雜的半導體、導電金屬氮化物、及金屬中的至少一者形成或可包含例如經摻雜的半導體、導電金屬氮化物、及金屬中的至少一者。
至此，已將主動圖案AP示出為具有鰭片形結構，但主動圖案AP的結構可進行各種改變。圖11是說明根據本發明概念示例性實施例的半導體裝置的主動圖案的實例的剖視圖。主動圖案AP可被設置為具有Ω形橫截面；舉例而言，主動圖案AP可包括鄰近於基板100的頸部部分NC及寬度較頸部部分NC的寬度大的主體部分BD。閘極絕緣圖案110及閘電極120可依序設置於主動圖案AP上。閘電極120可包括定位於主動圖案AP之下的至少一個部分。
圖12是說明根據本發明概念示例性實施例的半導體裝置的主動圖案的另一實例的剖視圖。所述半導體裝置的主動圖案AP可被設置為與基板100垂直分離的奈米線的形式。閘極絕緣圖案110及閘電極120可依序設置於主動圖案AP上。閘電極120可包 括夾置於主動圖案AP與基板100之間的部分。
根據本發明概念的示例性實施例，當需要增加邏輯胞元的面積時，藉由減小胞元高度的單位大小的遞增量，可減小或最小化胞元面積的不必要的增加。因此，可輕易達成高積體化半導體裝置。
儘管特別示出並闡述了本發明概念的某些實施例，但此項技術中具有通常知識者應理解，可對本文作出形式及細節上的各種變化，而此並不背離隨附申請專利範圍的精神及範圍。
160‧‧‧通路觸點
170‧‧‧閘極觸點
AP‧‧‧主動圖案
C1‧‧‧第一邏輯胞元
C2‧‧‧第二邏輯胞元
C3‧‧‧第三邏輯胞元
CA‧‧‧源極觸點/汲極觸點
CB1‧‧‧第一胞元邊界
CB2‧‧‧第二胞元邊界
D1‧‧‧第一方向
D2‧‧‧第二方向
D3‧‧‧第三方向
GS‧‧‧閘極結構
Hc‧‧‧胞元高度
Hn‧‧‧n區塊高度
Hp‧‧‧p區塊高度
IB‧‧‧內部邊界
NB‧‧‧區塊
NR‧‧‧主動區
P‧‧‧節距
PB‧‧‧區塊
PR‧‧‧主動區
PW1‧‧‧第一共用導電線
PW2‧‧‧第二共用導電線
ST1‧‧‧第一裝置隔離層
ST2‧‧‧第二裝置隔離層
ST2_L‧‧‧下部第二裝置隔離層
ST2_U‧‧‧上部第二裝置隔離層
W4‧‧‧第四寬度
W5‧‧‧第五寬度
I-I’、II-II’‧‧‧線

Claims (25)

  1. 一種半導體裝置，包括：基板，包括第一邏輯胞元、第二邏輯胞元及第三邏輯胞元，所述第二邏輯胞元與所述第三邏輯胞元在第一方向上彼此間隔開且將所述第一邏輯胞元夾置於所述第二邏輯胞元與所述第三邏輯胞元之間；主動圖案，在所述第一邏輯胞元至所述第三邏輯胞元中的每一者中設置成自所述基板突出；以及閘極結構，與所述主動圖案交叉，其中所述主動圖案排列於所述第一方向上且在與所述第一方向交叉的第二方向上延伸，其中所述第一邏輯胞元、所述第二邏輯胞元及所述第三邏輯胞元中的每一者包括具有彼此不同的導電類型的第一主動區與第二主動區，且所述第一主動區與所述第二主動區在所述第一方向上彼此間隔開來，且所述主動圖案中包括在所述第一方向上彼此最鄰近的來自所述第一邏輯胞元的所述第一主動區的一個主動圖案與來自所述第二邏輯胞元的所述第一主動區的另一主動圖案的第一對鄰近主動圖案之間的第一距離不同於包括在所述第一方向上彼此最鄰近的來自所述第一邏輯胞元的所述第二主動區的一個主動圖案與來自所述第三邏輯胞元的所述第二主動區的另一主動圖案的第二對鄰近主動圖案之間的第二距離， 其中所述第一邏輯胞元具有不對稱的區塊結構，且所述不對稱的區塊結構包括第一區塊和第二區塊，所述第一區塊包括所述第一主動區，所述第二區塊包括所述第二主動區，且所述第一區塊和所述第二區塊被配置成在所述第二方向具有相同的寬度但在所述第一方向具有不同的長度。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述主動圖案構成所述第一邏輯胞元至所述第三邏輯胞元中的每一者的所述第一主動區及所述第二主動區，所述第一主動區中的所述主動圖案被設置成具有第一節距，所述第二主動區中的所述主動圖案被設置成具有與所述第一節距實質上相同的第二節距，且所述第一距離與所述第二距離之差實質上相同於所述第一節距。
  3. 如申請專利範圍第2項所述的半導體裝置，更包括設置於所述第一邏輯胞元至所述第三邏輯胞元中的每一者中的第一裝置隔離層，其中所述第一裝置隔離層在所述第一邏輯胞元至所述第三邏輯胞元中的每一者的所述第一主動區與所述第二主動區之間在所述基板中設置成在所述第二方向上延伸。
  4. 如申請專利範圍第3項所述的半導體裝置，其中在所述第一方向上量測的所述第一裝置隔離層的第一寬度大於所述第一節距。
  5. 如申請專利範圍第3項所述的半導體裝置，其中所述第一邏輯胞元與所述第二邏輯胞元共用第一胞元邊界，所述第一胞元邊界在所述第一邏輯胞元與所述第二邏輯胞元之間定位成在所述第二方向上延伸，所述第一邏輯胞元與所述第三邏輯胞元共用第二胞元邊界，所述第二胞元邊界在所述第一邏輯胞元與所述第三邏輯胞元之間定位成在所述第二方向上延伸，所述第一邏輯胞元具有內部邊界，所述內部邊界與所述主動圖案中彼此間隔開且將所述第一裝置隔離層夾置於其之間的鄰近主動圖案等距，且當在平面圖中觀察時，自所述內部邊界至所述第一胞元邊界的第一高度不同於自所述第二胞元邊界至所述內部邊界的第二高度。
  6. 如申請專利範圍第5項所述的半導體裝置，其中所述第一胞元邊界與所述主動圖案中定義所述第一距離的所述第一對鄰近主動圖案等距，且所述第二胞元邊界與所述主動圖案中定義所述第二距離的所述第二對鄰近主動圖案等距。
  7. 如申請專利範圍第6項所述的半導體裝置，其中所述第一高度與所述第二高度之差是所述第一節距的一半。
  8. 如申請專利範圍第5項所述的半導體裝置，更包括：上部第二裝置隔離層，設置於所述基板中、所述主動圖案中 的鄰近主動圖案之間，所述鄰近主動圖案中的一者處於所述第一邏輯胞元中且另一者處於所述第二邏輯胞元中；以及下部第二裝置隔離層，設置於所述基板中、所述主動圖案中的鄰近主動圖案之間，所述鄰近主動圖案中的一者處於所述第一邏輯胞元中且另一者處於所述第三邏輯胞元中，其中所述上部第二裝置隔離層及所述下部第二裝置隔離層在所述第二方向上延伸，且當在所述第一方向上量測時，所述上部第二裝置隔離層的第二寬度不同於所述下部第二裝置隔離層的第三寬度。
  9. 如申請專利範圍第8項所述的半導體裝置，其中所述第一胞元邊界被定義為所述上部第二裝置隔離層的中心線，且所述第二胞元邊界被定義為所述下部第二裝置隔離層的中心線。
  10. 如申請專利範圍第8項所述的半導體裝置，其中所述第一邏輯胞元及所述第二邏輯胞元的彼此鄰近的所述主動區中的每一者是所述第一主動區，且所述第一邏輯胞元及所述第三邏輯胞元的彼此鄰近的所述主動區中的每一者是所述第二主動區。
  11. 如申請專利範圍第8項所述的半導體裝置，其中當所述第一高度大於所述第二高度時，所述第一距離大於所述第二距離且所述第二寬度大於所述第三寬度，且當所述第二高度大於所述第一高度時，所述第一距離小於所 述第二距離且所述第二寬度小於所述第三寬度。
  12. 如申請專利範圍第8項所述的半導體裝置，更包括：源極區/汲極區，設置於所述主動圖案上、所述閘極結構的兩側；源極觸點/汲極觸點，連接至所述源極區/汲極區中的至少一者；第一共用導電線，沿所述第一胞元邊界在所述第二方向上延伸，所述第一共用導電線交疊所述上部第二裝置隔離層；以及第二共用導電線，沿所述第二胞元邊界在所述第二方向上延伸，所述第二共用導電線交疊所述下部第二裝置隔離層，其中所述源極觸點/汲極觸點中的至少一者連接至所述第一共用導電線，且所述源極觸點/汲極觸點中的至少另一者連接至所述第二共用導電線。
  13. 如申請專利範圍第12項所述的半導體裝置，其中當在所述第一方向上量測時，所述第一共用導電線具有第四寬度且所述第二共用導電線具有第五寬度，所述第四寬度不同於所述第五寬度。
  14. 如申請專利範圍第13項所述的半導體裝置，其中當所述第一高度大於所述第二高度時，所述第四寬度大於所述第五寬度，且當所述第二高度大於所述第一高度時，所述第四寬度小於所 述第五寬度。
  15. 如申請專利範圍第8項所述的半導體裝置，更包括第三裝置隔離層，所述第三裝置隔離層設置於所述基板上、所述主動圖案的兩側且被形成為暴露出所述主動圖案的上部部分，其中所述第三裝置隔離層薄於所述第一裝置隔離層。
  16. 一種半導體裝置，包括：基板，包括排列於第一方向上的多個邏輯胞元，所述多個邏輯胞元中的每一者包括在所述第一方向上彼此間隔開的第一區與第二區；主動圖案，設置於所述第一區及所述第二區中的每一者中且排列於所述第一方向上，所述主動圖案自所述基板突出並在與所述第一方向交叉的第二方向上延伸；以及閘極結構，排列於所述第二方向上以在所述第一方向上延伸且與所述主動圖案中的至少一者交叉，其中所述第一區的所述主動圖案的導電類型不同於所述第二區的所述主動圖案的導電類型，且其中所述多個邏輯胞元包括排列在所述第一方向上的第一邏輯胞元、第二邏輯胞元及第三邏輯胞元，且所述第一邏輯胞元夾置於所述第二邏輯胞元與所述第三邏輯胞元之間，所述第一邏輯胞元包括：第一胞元邊界，在所述第一邏輯胞元與所述第二邏輯胞元之間； 第二胞元邊界，在所述第一邏輯胞元與所述第三邏輯胞元之間；以及內部邊界，在所述第一邏輯胞元的所述第一區與所述第二區之間，其中所述內部邊界與所述主動圖案中包括在所述第一方向上彼此最鄰近的來自所述第一區的一個主動圖案與來自所述第二區的另一主動圖案的一對鄰近主動圖案等距，自所述內部邊界至所述第一胞元邊界的第一高度大於自所述第二胞元邊界至所述內部邊界的第二高度，其中所述第一區和所述第二區被配置成在所述第二方向具有相同的寬度但在所述第一方向具有不同的長度。
  17. 如申請專利範圍第16項所述的半導體裝置，其中所述第一區的所述主動圖案的節距實質上相同於所述第二區的所述主動圖案的節距，且所述第一高度較所述第二高度大所述節距的一半。
  18. 如申請專利範圍第17項所述的半導體裝置，其中當在平面圖中觀察時，所述多個邏輯胞元中的每一者具有胞元高度，所述胞元高度被定義為所述第一胞元邊界與所述第二胞元邊界之間的距離，且所述多個邏輯胞元的所述邏輯胞元高度實質上相同。
  19. 如申請專利範圍第17項所述的半導體裝置，其中所述第一胞元邊界被定義為將所述第一胞元邊界夾置於其之間的彼此最鄰近的所述主動圖案之間的中心線，且所述第二胞元邊界被定義為將所述第二胞元邊界夾置於其之間的彼此最鄰近的所述主動圖案之間的中心線。
  20. 如申請專利範圍第19項所述的半導體裝置，其中定義所述第一胞元邊界的所述主動圖案之間的距離較定義所述第二胞元邊界的所述主動圖案之間的距離大所述節距。
  21. 如申請專利範圍第19項所述的半導體裝置，其中定義所述第一胞元邊界的所述主動圖案中的每一者處於其對應邏輯胞元的所述第一區中，且定義所述第二胞元邊界的所述主動圖案中的每一者處於其對應邏輯胞元的所述第二區中。
  22. 如申請專利範圍第17項所述的半導體裝置，更包括第一裝置隔離層，所述第一裝置隔離層設置於所述邏輯胞元中的每一者中且在所述基板中設置於所述第一區與所述第二區之間，其中所述第一裝置隔離層在所述第二方向上延伸且交疊所述內部邊界。
  23. 如申請專利範圍第22項所述的半導體裝置，其中在所述第一方向上量測的所述第一裝置隔離層的第一寬度大於所述節距。
  24. 如申請專利範圍第22項所述的半導體裝置，更包括： 上部第二裝置隔離層，設置於所述基板中、所述主動圖案中一對鄰近主動圖案之間，所述一對鄰近主動圖案中的每一主動圖案來自共用所述第一胞元邊界的所述邏輯胞元的所述第一區中的每一者；及下部第二裝置隔離層，設置於所述基板中、所述主動圖案中一對鄰近主動圖案之間，所述一對鄰近主動圖案中的每一主動圖案來自共用所述第二胞元邊界的所述邏輯胞元的所述第二區中的每一者，其中在所述第一方向上量測的所述上部第二裝置隔離層的第二寬度大於在所述第一方向上量測的所述下部第二裝置隔離層的第三寬度。
  25. 如申請專利範圍第24項所述的半導體裝置，更包括：源極區/汲極區，設置於所述主動圖案上、所述閘極結構的兩側；源極觸點/汲極觸點，連接至所述源極區/汲極區中的至少一者；第一共用導電線，沿所述第一胞元邊界在所述第二方向上延伸；以及第二共用導電線，沿所述第二胞元邊界在所述第二方向上延伸，其中所述源極觸點/汲極觸點中的至少一者連接至所述第一共用導電線，且所述源極觸點/汲極觸點中的至少另一者連接至所 述第二共用導電線。
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