JP7054013B2 - 半導体集積回路装置 - Google Patents

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Description

本開示は、ナノワイヤＦＥＴ（Field Effect Transistor）を用いたスタンダードセルを備えた半導体集積回路装置に関する。
半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。
また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。その１つとして、ナノワイヤＦＥＴが注目されている。
非特許文献１，２には、ナノワイヤＦＥＴの製造方法の例が開示されている。
S. Bangsaruntip, et al. "High performance and highly uniform gate-all-around silicon nanowire MOSFETs with wire size dependent scaling", Electron Devices Meeting (IEDM), 2009 IEEE International Isaac Laucer, et al. "Si Nanowire CMOS Fabricated with Minimal Deviation from RMG Fin FET Technology Showing Record Performance", 2015 Symposium on VLSI Technology Digest of Technical Papers
これまで、ナノワイヤＦＥＴを用いたスタンダードセルの構造や、ナノワイヤＦＥＴを用いた半導体集積回路のレイアウトに関して、具体的な検討はまだなされていない。
本開示は、ナノワイヤＦＥＴを用いた半導体集積回路装置について、ナノワイヤやメタル配線の配置との整合性を損なうことなく、スタンダードセルのセル高さの自由度を高めることを目的とする。
本開示の第１態様では、半導体集積回路装置は、第１方向に並ぶ複数のスタンダードセルからなるセル列が、前記第１方向と垂直をなす第２方向において、複数、並べて配置された回路ブロックを備え、前記複数のスタンダードセルは、前記第１方向に延び、前記第２方向において第１ピッチで配置された複数のナノワイヤを備え、前記複数のスタンダードセルは、前記第２方向におけるサイズであるセル高さが、前記第１ピッチの半分のＭ倍（Ｍは奇数）である。
この態様によると、複数のスタンダードセルは、セル高さが、ナノワイヤの配置ピッチの半分のＭ倍（Ｍは奇数）である。これにより、第２方向に並び、一方が反転して配置された２個のスタンダードセルにおいて、ナノワイヤの配置ピッチの均一性が全体として保たれる。したがって、ナノワイヤの配置ピッチの均一性を保ちつつ、セル高さの自由度を高めることができる。
本開示の第２態様では、半導体集積回路装置は、第１方向に並ぶ複数のスタンダードセルからなるセル列が、前記第１方向と垂直をなす第２方向において、複数、並べて配置された回路ブロックと、マクロブロックとを備え、前記複数のスタンダードセルは、前記第１方向に延び、前記第２方向において第１ピッチで配置された複数のナノワイヤを備え、前記複数のスタンダードセルは、前記第２方向におけるサイズであるセル高さが、前記第１ピッチの半分のＮ倍（Ｎは整数）であり、前記回路ブロックは、前記複数のナノワイヤの上層にある第１配線層に形成されており、前記第１方向に延び、前記第２方向において第２ピッチで配置された複数のメタル配線を備え、前記マクロブロックは、前記第１配線層に形成されており、前記第１方向に延び、前記第２方向において第３ピッチで配置された複数のメタル配線を備え、前記第２ピッチは、前記第３ピッチより大きい。
この態様によると、複数のスタンダードセルは、セル高さが、ナノワイヤの配置ピッチの半分のＮ倍（Ｎは整数である）である。また、ナノワイヤの上層にある第１配線層に形成されたメタル配線は、回路ブロックにおける配置ピッチは、マクロブロックにおける配置ピッチよりも大きい。これにより、セル高さを、ナノワイヤの配置ピッチの半分を単位として、メタル配線の配置ピッチの整数倍になるように、設定することができる。したがって、セル高さの選択の自由度を高めることができる。
本開示によると、ナノワイヤＦＥＴを用いた半導体集積回路装置について、ナノワイヤやメタル配線の配置との整合性を損なうことなく、スタンダードセルのセル高さの自由度を高めることができる。
実施形態に係る半導体集積回路装置の全体構成図 回路ブロックの一部の拡大図 特徴その１を示すスタンダードセルの構成例 特徴その２を示すスタンダードセルの構成例 特徴その２におけるセル高さの例 比較例におけるスタンダードセルの構成例 比較例におけるセル高さの例 ナノワイヤＦＥＴの基本構造を示す模式図 ナノワイヤＦＥＴの基本構造を示す模式図
以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセルを備えており、この複数のスタンダードセルのうち少なくとも一部は、ナノワイヤＦＥＴ（Field Effect Transistor）を備えるものとする。
図８はナノワイヤＦＥＴの基本構造例を示す模式図である（全周ゲート（ＧＡＡ：Gate All Around）構造ともいう）。ナノワイヤＦＥＴとは、電流が流れる細いワイヤ（ナノワイヤ）を用いたＦＥＴである。ナノワイヤは例えばシリコンによって形成される。図８に示すように、ナノワイヤは、基板上において、水平方向すなわち基板と並行して延びるように形成されており、その両端が、ナノワイヤＦＥＴのソース領域およびドレイン領域となる構造物に接続されている。本願明細書では、ナノワイヤＦＥＴにおいて、ナノワイヤの両端に接続されており、ナノワイヤＦＥＴのソース領域およびドレイン領域となる構造物のことを、パッドと呼ぶ。図８では、シリコン基板の上にＳＴＩ(Shallow Trench Isolation)が形成されているが、ナノワイヤの下方（ハッチを付した部分）では、シリコン基板が露出している。なお実際には、ハッチを付した部分は熱酸化膜等で覆われている場合があるが、図８では簡略化のため、図示を省略している。
ナノワイヤは、その周囲が、シリコン酸化膜等の絶縁膜を介して、例えばポリシリコンからなるゲート電極によってぐるりと囲まれている。パッドおよびゲート電極は、基板表面上に形成されている。この構造により、ナノワイヤのチャネル領域は、上部、両側部、および、下部が全てゲート電極に囲まれているため、チャネル領域に均一に電界がかかり、これにより、ＦＥＴのスイッチング特性が良好になる。
なお、パッドは、少なくともナノワイヤが接続されている部分はソース／ドレイン領域となるが、ナノワイヤが接続されている部分よりも下の部分は、必ずしもソース／ドレイン領域とはならない場合もある。また、ナノワイヤの一部（ゲート電極に囲まれていない部分）が、ソース／ドレイン領域となる場合もある。
また、図８では、ナノワイヤは、縦方向すなわち基板と垂直をなす方向において、２本配置されている。ただし、縦方向に配置するナノワイヤの本数は、２本に限られるものではなく、１本でもよいし、３本以上を縦方向に並べて配置してもよい。また、図８では、最も上のナノワイヤの上端とパッドの上端とは、高さがそろっている。ただし、これらの高さをそろえる必要はなく、パッドの上端が最も上のナノワイヤの上端よりも高くてもかまわない。
また、図９に示すように、基板の上面にＢＯＸ(Buried Oxide)が形成されており、このＢＯＸの上にナノワイヤＦＥＴが形成される場合もある。
（実施形態）
図１は実施形態に係る半導体集積回路装置（半導体チップ）の全体構成を模式的に示す平面図である。図１に示す半導体集積回路装置１は、半導体基板２上に、コアロジック領域１０が設けられている。本開示では、コアロジック部１０は、上述したナノワイヤＦＥＴを含むスタンダードセル（以下、適宜、単に「セル」という）によって構成されている。また半導体基板２上には、コアロジック領域１０以外に、ＳＲＡＭ(Static Random Access Memory)ブロック２１，２２、例えばＡ／ＤコンバータやＰＬＬ等のアナログ回路を含むマクロブロック２３、半導体集積回路装置１の外部と信号等のやりとりを行うためのＩ／Ｏ部３１，３２，３３，３４等が設けられている。
図２はコアロジック領域１０における回路ブロックの一部を拡大した図である。図２において、ＮＷはナノワイヤ、ＰＤはパッド、ＧＴはゲート、ＤＧはダミーゲートである。その他の配線等の構成物については、図示を省略している。ナノワイヤＮＷは、Ｘ方向（図面横方向、第１方向に相当する）に延びるように形成されており、ゲートＧＴおよびダミーゲートＤＧはＹ方向（図面縦方向、第２方向に相当する）に延びるように形成されている。ナノワイヤＦＥＴは、ナノワイヤＮＷと、ナノワイヤＮＷの周囲に形成されたゲートＧＴとを備える。図２に示すように、コアロジック領域１０は、ナノワイヤＦＥＴを含むスタンダードセルＣを備えている。各セル列ＣＲ１，ＣＲ２，ＣＲ３は、Ｘ方向に並ぶ複数のスタンダードセルＣを備え、Ｙ方向に並べて配置されている。スタンダードセルＣの高さ（Ｙ方向におけるサイズ）はＨｃである。また、各セル列ＣＲ１，ＣＲ２，ＣＲ３は、一列におきにＹ方向においてフリップして配置されている。各セル列間に、電源配線ＶＤＤ，ＶＳＳが配置されている。電源配線ＶＤＤ，ＶＳＳは、そのＹ方向両側にあるセル列によって共有されている。
本開示では、ナノワイヤＮＷは、回路ブロックの全体にわたって、Ｙ方向においてピッチＰｎ（第１ピッチに相当する）で配置されている。また、図２では示していないが、ナノワイヤＮＷの上層にあるメタル配線層のうちの１つであるＭ２配線層（第１配線層に相当する）では、回路ブロックの全体にわたって、メタル配線が、Ｘ方向に延びるように、かつ、Ｙ方向においてピッチＰｍ（第２ピッチに相当する）で配置されている。Ｍ２配線層に形成されるメタル配線は、セル内配線として、または、セル間配線として、用いられる。また、図１に示すように、ＳＲＡＭブロック２２におけるＭ２配線層では、メタル配線７はピッチＰｍSRAM（第３ピッチに相当する）で配置されているものとする。なおここでは、ピッチＰｍSRAMは、半導体集積回路装置１における最小配線ピッチＰｍminと等しいものとする。以下の説明では、Ｐｎ＝４８ｎｍ、Ｐｍmin＝６４ｎｍとする。ただし、Ｐｎ，Ｐｍminの長さはこれに限られるものではない。
（特徴その１）
図３は本開示における特徴その１を示すスタンダードセルの構成例である。図３では、スタンダードセルＣ１１，Ｃ１２がＹ方向に並べて配置されており、スタンダードセルＣ１２はＹ方向において反転されている。図３において、Ｘ方向に延びる一点鎖線ＧＲ１は、ナノワイヤＮＷを配置可能な位置を表すグリッドである。グリッドＧＲ１はピッチＰｎで配置されている。ナノワイヤＮＷはグリッドＧＲ１上に配置されている。ただし、ナノワイヤＮＷが配置されていないグリッドＧＲ１もある。
図３において、スタンダードセルＣ１１，Ｃ１２のセル高さＨｃは、ナノワイヤＮＷのピッチＰｎの１１．５倍、言い換えると、ナノワイヤＮＷのピッチＰｎの半分の２３倍になっている。そして、スタンダードセルＣ１２がＹ方向において反転されているため、スタンダードセルＣ１１，Ｃ１２の全体において、グリッドＧＲ１はＹ方向に均等に配置されている。すなわち、セル高さＨｃがナノワイヤＮＷの配置ピッチＰｎの半分のＭ倍（Ｍは奇数）であるとき、Ｙ方向に並び、一方が反転して配置された２個のスタンダードセルにおいて、ナノワイヤＮＷの配置ピッチの均一性が全体として保たれる。
このように、セル高さＨｃを、
Ｈｃ＝（Ｐｎ×０．５）×Ｍ（Ｍ：奇数）
と設定できるようにする。これにより、ナノワイヤＮＷの配置ピッチの均一性を保ちつつ、セル高さＨｃの選択の自由度を高めることができる。
（特徴その２）
図４は図３の構成例において、Ｍ２配線層に形成したメタル配線を図示した図である。図４において、Ｘ方向に延びる破線ＧＲ２は、Ｍ２配線層においてメタル配線を配置可能な位置を表すグリッドである。グリッドＧＲ２はピッチＰｍで配置されている。ただし、図４の構成では、ピッチＰｍは、半導体集積回路装置１における最小配線ピッチＰｍminよりも大きい（Ｐｍ＞Ｐｍmin）。グリッドＧＲ２上にメタル配線５ａ～５ｅが配置されている。ただし、メタル配線が配置されていないグリッドＧＲ２もある。なお、メタル配線５ａ～５ｅは、セル内配線であってもよいし、セル間を接続する配線であってもよい。
すでに説明したとおり、スタンダードセルＣ１１，Ｃ１２のセル高さＨｃは、ナノワイヤＮＷのピッチＰｎの１１．５倍、言い換えると、ピッチＰｎの半分の２３倍になっている。いま、Ｐｎ＝４８ｎｍなので、
Ｈｃ＝（Ｐｎ×０．５）×２３
＝（４８×０．５）×２３＝５５２ｎｍ
となる。この場合、
５５２／６４＝８．６２５
なので、セル高さＨｃ（＝５５２ｎｍ）は、メタル配線の最小配線ピッチＰｍmin（＝６４ｎｍ）の整数倍にならない。このことは、複数のスタンダードセルからなる回路ブロックのレイアウトの均一性を損なうことになり、好ましくない。
そこで、図４の構成では、メタル配線のピッチＰｍを最小配線ピッチＰｍminよりも少し大きくして、セル高さＨｃがメタル配線のピッチＰｍの整数倍になるようにしている。具体的には、Ｐｍ＝６９ｎｍとしている。これにより、
５５２／６９＝８
すなわち、セル高さＨｃ（＝５５２ｎｍ）は、メタル配線のピッチＰｍ（＝６９ｎｍ）の８倍、すなわち整数倍になっている。この結果、メタル配線のピッチＰｍは、ＳＲＡＭブロック２２におけるＭ２配線層での配線ピッチＰｍSRAMよりも大きくなっている。
本実施形態では、メタル配線のピッチＰｍは、次式によって設定している。ここでは、レイアウト設計上の条件から、ピッチＰｍは１ｎｍを最小単位として設定されるものとする。
Ｐｍ＝Ｈｃ／（Integer（Ｈｃ／（０．５×Ｐｍmin））－ｋ）×２
ここで、Integer（）は括弧内の数値の整数部分を示す関数である。また、ｋは、ピッチＰｍの値が１ｎｍ単位になるように調整するための変数である。
図５はセル高さＨｃとメタル配線のピッチＰｍとの関係の例を示す図である。図５において、ｎは、Ｈｃ／（０．５×Ｐｎ）、すなわち、セル高さＨｃがナノワイヤＮＷのピッチＰｎの半分の何倍に当たるかを示す値である。図４の構成例は、ｎ＝２３の場合に相当する。また、セル高さＨｃにおける「／６４[track]」は、セル高さが最小配線ピッチＰｍmin＝６４ｎｍの何トラック分に相当するかを示す値である。
図５に示すように、本実施形態では、セル高さＨｃは、ナノワイヤＮＷのピッチＰｎの半分（＝２４ｎｍ）に相当する長さを単位として、そのＮ倍（Ｎは整数）に設定することができる。そして、メタル配線のピッチＰｍは、それぞれのセル高さＨｃがピッチＰｍの整数倍になるように、調整されている。すなわち、本実施形態によると、複数のスタンダードセルからなる回路ブロックのレイアウトの均一性を損なうことになく、セル高さＨｃの選択の自由度を高めることができる。
図６は比較例に係る構成例であり、図７は比較例におけるセル高さの例を示す図である。図６の構成では、スタンダードセルＣ３１において、メタル配線は最小配線ピッチＰｍmin（＝６４ｎｍ）で配置されている。ここで、セル高さＨｃを、ナノワイヤＮＷの配置ピッチＰｎ（＝４８ｎｍ）の整数倍であり、かつ、メタル配線の最小配線ピッチＰｍminの半分（＝３２ｎｍ）の整数倍に設定するものとする。この場合、図７に示すように、セル高さＨｃは、ナノワイヤＮＷの配置ピッチＰｎとメタル配線の最小配線ピッチＰｍminの半分の最小公倍数に相当する、９６ｎｍを単位とした設定しかできない。すなわち、本実施形態と比べて、セル高さＨｃの選択の自由度が低い。
なお、ＳＲＡＭブロック２２のＭ２配線層における配線ピッチＰｍSRAMは、半導体集積回路装置１における最小配線ピッチＰｍminと同じであるとは限らない。また、ＳＲＡＭブロック２２のＭ２配線層において、すべての配線の配線ピッチがＰｍSRAMであるとは限られず、一部の配線の配線ピッチがＰｍSRAMである場合もある。またここでは、配線ピッチの比較対象となるマクロブロックとしてＳＲＡＭブロック２２を用いたが、それ以外のマクロブロック、例えばマスクＲＯＭ、ＤＲＡＭ等のメモリブロックや、ＰＬＬ、Ａ／Ｄコンバータ、Ｄ／Ａコンバータ等のアナログブロックを、配線ピッチの比較対象としてもよい。
本開示では、ナノワイヤＦＥＴを用いた半導体集積回路装置について、ナノワイヤやメタル配線の配置との整合性を損なうことなく、スタンダードセルのセル高さの自由度を高めることができるので、例えば半導体チップの性能向上に有用である。
１ 半導体集積回路装置
１０ コアロジック領域
２２ ＳＲＡＭブロック（マクロブロック）
Ｃ，Ｃ１１，Ｃ１２ スタンダードセル
ＣＲ１，ＣＲ２，ＣＲ３ セル列
Ｈｃ セル高さ
ＮＷ ナノワイヤ
Ｐｎ ナノワイヤのピッチ（第１ピッチ）
Ｐｍ メタル配線のピッチ（第２ピッチ）
ＰｍSRAM ＳＲＡＭブロックにおけるメタル配線のピッチ（第３ピッチ）

Claims (3)

  1. 第１方向に並ぶ複数のスタンダードセルからなるセル列が、前記第１方向と垂直をなす第２方向において、複数、並べて配置された回路ブロックを備え、
    前記複数のスタンダードセルは、前記第１方向に延び、前記第２方向において第１ピッチで配置された複数のナノワイヤを備え、
    前記複数のスタンダードセルは、前記第２方向におけるサイズであるセル高さが、前記第１ピッチの半分のＭ倍（Ｍは奇数）である
    ことを特徴とする半導体集積回路装置。
  2. 第１方向に並ぶ複数のスタンダードセルからなるセル列が、前記第１方向と垂直をなす第２方向において、複数、並べて配置された回路ブロックと、
    マクロブロックとを備え、
    前記複数のスタンダードセルは、前記第１方向に延び、前記第２方向において第１ピッチで配置された複数のナノワイヤを備え、
    前記複数のスタンダードセルは、前記第２方向におけるサイズであるセル高さが、前記第１ピッチの半分のＮ倍（Ｎは整数）であり、
    前記回路ブロックは、前記複数のナノワイヤの上層にある第１配線層に形成されており、前記第１方向に延び、前記第２方向において第２ピッチで配置された複数のメタル配線を備え、
    前記マクロブロックは、前記第１配線層に形成されており、前記第１方向に延び、前記第２方向において第３ピッチで配置された複数のメタル配線を備え、
    前記第２ピッチは、前記第３ピッチより大きい
    ことを特徴とする半導体集積回路装置。
  3. 請求項２記載の半導体集積回路装置において、
    前記マクロブロックは、ＳＲＡＭ (Static Random Access Memory) ブロックである
    ことを特徴とする半導体集積回路装置。
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