JPWO2018003634A1 - 半導体集積回路装置 - Google Patents

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Abstract

フィン型トランジスタを用いたスタンダードセルを備えた半導体集積回路装置において、セル列の端部に、回路ブロックの論理機能に寄与しないセル列終端セル（ＣＥａ）が配置されている。セル列終端セル（ＣＥａ）は、Ｘ方向に延びる複数のフィン（１１ａ，１１ｂ）を備えている。複数のフィン（１１ａ，１１ｂ）は、回路ブロック内部側の端部が、セル端に配置されたゲート構造（２５ａ）の近傍で、ゲート構造（２５ａ）と平面視で重なりを持たない位置にあり、回路ブロック外部側の端部が、ゲート構造（２０ｂ）と平面視で重なりを持つ位置にある。

Description

本開示は、フィン構造のトランジスタまたはナノワイヤＦＥＴ（Field Effect Transistor）を用いたスタンダードセル（以下、適宜、単に「セル」という）を備えた半導体集積回路装置に関する。
半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。
また近年、半導体デバイスの分野において、フィン構造のトランジスタ（以下、フィン型トランジスタと称する）の利用が提案されている。図９はフィン型トランジスタの概略を示す模式図である。二次元構造のＭＯＳトランジスタと異なり、ソースおよびドレインはフィンと呼ばれる隆起した立体構造を持つ。そしてこのフィンを包むように、ゲートが配置されている。このフィン構造により、チャネル領域がフィンの３つの面で形成されるので、チャネルの制御性が従来よりも大幅に改善する。このため、リーク電力削減、オン電流の向上、さらには動作電圧の低減などの効果が得られ、半導体集積回路の性能が向上する。また、立体構造トランジスタの１つとして、ナノワイヤＦＥＴも注目されている。
特許文献１は、セル間の隙間を埋めるために用いられるフィラーセルの構成を開示している。このフィラーセルはフィン構造を有しており、フィンの両端はいずれも、ゲート同士の間の位置で終端している。
米国特許出願公開第２０１４／０１６７８１５号明細書（Ｆｉｇ．４）
フィン型トランジスタの特性は、二次元構造のＭＯＳトランジスタと比べて、隣接するトランジスタとの距離による影響をより強く受ける。例えば、電流特性は、他のフィンとの距離に応じたＯＳＥ(OD-Spacing-Effect)や物理的な応力の変化によって、変動する。また、フィンは基板面から隆起しているため、容量特性も、他のフィンとの距離に応じて変動する。すなわち、フィン型トランジスタは、隣接するトランジスタとの距離によって、電流特性や容量特性が変化する。
そして、スタンダードセル方式の場合、あるスタンダードセルに対して、隣接するスタンダードセルの構成は様々である。したがって、例えばセル端近傍に配置されたフィン型トランジスタは、隣接するスタンダードセルの構成によって、隣接するフィンとの間の距離が様々に変化する。また、例えば回路ブロックにおけるセル列の端部に配置されたスタンダードセルでは、隣接するフィンとの間の距離がきわめて大きくなる場合もあり得る。このように、フィン型トランジスタの特性がセル配置によって大きく変化してしまうと、この変化を予め考慮して、電流や容量に一定のマージンを与えておく必要がある。このことは、半導体集積回路の性能低下やコストアップにつながるおそれがあり、好ましくない。
本開示は、フィン型トランジスタまたはナノワイヤＦＥＴを用いたスタンダードセルを備えた半導体集積回路装置において、回路ブロックのセル列端部において、製造ばらつきを抑制しつつ、トランジスタ特性を安定させることを目的とする。
本開示の態様では、半導体集積回路装置は、複数のセルが第１方向に並んでなるセル列が、前記第１方向と垂直をなす第２方向において複数並べて配置された回路ブロックを備え、前記回路ブロックにおいて、前記複数のセル列のうち少なくとも１つは、少なくとも一方の端部に、前記回路ブロックの論理機能に寄与しないセル列終端セルが配置されており、前記セル列終端セルは、前記第１方向に延びる複数のフィンと、前記第２方向に延びており、前記回路ブロック内部側のセル端に配置された第１ゲート構造を含む、複数のゲート構造とを備え、前記複数のフィンは、前記回路ブロック内部側の端部が、前記第１ゲート構造の近傍で、前記第１ゲート構造と平面視で重なりを持たない位置にあり、前記回路ブロック外部側の端部が、前記複数のゲート構造のうち前記第１ゲート構造以外のいずれかと、平面視で重なりを持つ位置にある。
この態様によると、半導体集積回路装置の回路ブロックにおいて、セル列の端部に、回路ブロックの論理機能に寄与しないセル列終端セルが配置されている。このセル列終端セルの存在により、当該セル列の端部近傍におけるトランジスタ特性を安定させることができる。そしてセル列終端セルは、第１方向に延びる複数のフィンを備えており、複数のフィンの、回路ブロック内部側の端部が、セル端に配置されたゲート構造の近傍で、このゲート構造と平面視で重なりを持たない位置にある。これにより、セル列終端セルは、隣りのセルとの間に余分なスペースを持つことなく、隣接して配置することができるので、回路ブロックの面積をより小さく抑えることができる。また、隣りのセルのフィン型トランジスタの特性を安定させることができる。一方、セル列終端セルが備える複数のフィンの、回路ブロック外部側の端部は、第１ダミーゲート以外のゲート構造と平面視で重なりを持つ位置、すなわち当該ゲート構造の下にある。これにより、フィン形状の製造ばらつきが抑えられる。したがって、回路ブロックのセル列端部において、製造ばらつきを抑制しつつ、トランジスタ特性を安定させることが可能になる。
本開示の別の態様では、半導体集積回路装置は、複数のセルが第１方向に並んでなるセル列が、前記第１方向と垂直をなす第２方向において複数並べて配置された回路ブロックを備え、前記回路ブロックは、前記第１方向における両端の位置が揃っている複数のセル列からなる矩形領域を含み、前記矩形領域を構成する複数のセル列の一方の端部に、それぞれ、前記回路ブロックの論理機能に寄与しない複数のセル列終端セルが配置されている。前記複数のセル列終端セルは、それぞれ、前記第１方向に延びる複数のナノワイヤと、前記ナノワイヤと接続された複数のパッドと、前記第２方向に延びており、前記回路ブロック内部側のセル端に配置された第１ゲート構造を含む、複数のゲート構造とを備え、前記複数のパッドは、前記回路ブロック内部側の端部が、前記第１ゲート構造の近傍で、前記第１ゲート構造と平面視で重なりを持たない位置にあり、前記複数のセル列終端セルは、前記第１方向におけるセルの寸法であるセル幅が互いに異なる、複数種類のセルを含む。
この態様によると、半導体集積回路装置の回路ブロックにおいて、セル列の端部に、回路ブロックの論理機能に寄与しないセル列終端セルが配置されている。このセル列終端セルの存在により、当該セル列の端部近傍におけるトランジスタ特性を安定させることができる。そしてセル列終端セルは、第１方向に延びる複数のナノワイヤおよびこのナノワイヤと接続された複数のパッドを備えており、複数のパッドの、回路ブロック内部側の端部が、セル端に配置されたゲート構造の近傍で、このゲート構造と平面視で重なりを持たない位置にある。これにより、セル列終端セルは、隣りのセルとの間に余分なスペースを持つことなく、隣接して配置することができるので、回路ブロックの面積をより小さく抑えることができる。また、複数のセル列終端セルはセル幅が異なる複数種類のセルを含むので、セル列終端セルと隣りのセルとの境界の位置が第１方向においてばらついている。これにより、製造プロセスにおいて、ナノワイヤを形成しない狭小な部分がセル列終端セルと隣りのセルとの境界において第２方向に連続して延びる長さを、過剰に長くならないように抑えることができる。したがって、ナノワイヤＦＥＴの製造ばらつきを抑制することができる。
本開示によると、フィン型トランジスタまたはナノワイヤＦＥＴを用いたスタンダードセルを備えた半導体集積回路装置において、回路ブロックのセル列端部において、製造ばらつきを抑制しつつ、トランジスタ特性を安定させることができる。
実施形態に係る半導体集積回路装置が備える回路ブロックのレイアウト例を示す模式平面図 第１実施形態における図１の部分拡大図 第１実施形態におけるセル列終端セルの構成例を示す図であり、（ａ）はレイアウト構成を示す平面図、（ｂ）は断面図 （ａ），（ｂ）は第１実施形態におけるセル列終端セルのレイアウト構成の他の例を示す平面図 第２実施形態における図１の部分拡大図 第２実施形態におけるセル列終端セルの構成例を示す図であり、（ａ）はレイアウト構成を示す平面図、（ｂ）は断面図 （ａ），（ｂ）は第２実施形態におけるセル列終端セルのレイアウト構成の他の例を示す平面図 （ａ），（ｂ）は第１実施形態におけるセル列終端セルのレイアウト構成の他の例を示す平面図 フィン構造のトランジスタの概略を示す模式図 ナノワイヤＦＥＴの基本構造を示す模式図 ナノワイヤＦＥＴの基本構造を示す模式図
以下、実施の形態について、図面を参照して説明する。
（第１実施形態）
第１実施形態では、半導体集積回路装置は複数のスタンダードセルを備えており、この複数のスタンダードセルのうち少なくとも一部は、フィン型トランジスタを用いているものとする。
図１は実施形態に係る半導体集積回路装置が備える回路ブロックのレイアウト例を示す模式平面図である。図１の回路ブロック１では、Ｘ方向（図面横方向、第１方向に相当する）に並ぶ複数のセルＣが、セル列ＣＲを構成している。そして、複数のセル列ＣＲが、Ｙ方向（図面縦方向、第２方向に相当する）に並べて配置されている。なお、図１では、各セルＣについて、そのセル枠のみを示しており、ゲート、フィン等の内部の構成要素については図示を省略している。
図１のレイアウトでは、回路ブロック１は、外形形状が矩形であり、複数のセル列ＣＲは、Ｘ方向における両端の位置が揃っている。そして複数のセル列ＣＲは、それぞれ、両方の端部に、セル列終端セル（ＥｎｄＣａｐセルともいう）ＣＥが配置されている。図１では、セル列終端セルＣＥにハッチを付している。ここで、「セル列終端セル」は、回路ブロック１の論理機能に寄与せず、セル列ＣＲを終端させるために用いられるセルのことをいう。セル列終端セルＣＥを配置することによって、セル列ＣＲにおけるウェル領域をＸ方向において十分に広げることができる。これにより、セル列終端セルＣＥより内側にある論理機能に寄与するセルのトランジスタをウェル端から遠ざけて、ウェル端近傍におけるトランジスタ特性の変動を回避することができる。
そして、図１のレイアウトでは、セル列終端セルＣＥとして、Ｘ方向における寸法であるセル幅が互いに異なっている、第１セル列終端セルＣＥａと第２セル列終端セルＣＥｂとが配置されている。なお、回路ブロック１には、セル列終端セルＣＥ以外にも、例えばフィラーセルなど、回路ブロック１の論理機能に起用しないセルが含まれていてもかまわない。
図２は本実施形態における図１の部分Ｗの拡大図である。図２では、セル枠（破線で示す）に加えて、フィン１０、並びに、ゲート２０およびダミーゲート２５を含むゲート構造を図示している。ただし、メタル配線など、その他の構成要素については図示を省略している。ここで、「ダミーゲート」とは、フィン１０の上には形成されておらず、フィン型トランジスタを構成しないゲートのことをいう。図２では、図の見やすさのために、フィン１０にハッチを付している（図３〜図４、図８でも同様）。Ｃ１〜Ｃ７は回路ブロック１の論理機能に寄与するセルである。図面上側のセル列は、セルＣ１，Ｃ２を含み、図面右側の端部に第１セル列終端セルＣＥａが配置されている。図面中央のセル列は、セルＣ３，Ｃ４を含み、図面右側の端部に第２セル列終端セルＣＥｂが配置されている。図面下側のセル列は、セルＣ５〜Ｃ７を含み、図面右側の端部に第１セル列終端セルＣＥａが配置されている。
図２において、フィン１０はＸ方向に延びるように配置されており、ゲート２０およびダミーゲート２５はＹ方向に延びるように配置されている。フィン１０とその上に形成されたゲート２０とによって、フィン型トランジスタが構成される。各セル列において、ＡＰはＰ型トランジスタ領域、ＡＮはＮ型トランジスタ領域である。上から１列目および３列目のセル列では、上部はＰ型トランジスタ領域ＡＰ、下部はＮ型トランジスタ領域ＡＮであり、上から２列目のセル列では、Ｐ型トランジスタ領域ＡＰとＮ型トランジスタ領域ＡＮとが上下逆になっている。Ｐ型トランジスタ領域ＡＰおよびＮ型トランジスタ領域ＡＮでは、それぞれ、フィン１０は４本ずつ並列に配置されている。また、セル端にはダミーゲート２５が配置されており、ゲート２０およびダミーゲート２５を含むゲート構造は、均一なピッチＰで配置されている。そして、第１セル列終端セルＣＥａのセル幅はＰ×３であり、第２セル列終端セルＣＥｂのセル幅はＰ×４である。
図３は第１セル列終端セルＣＥａの構成例を示す図であり、（ａ）はレイアウト構成を示す平面図、（ｂ）は（ａ）の構成の線IIIｂ−IIIｂにおける断面図である。ＣＦはセル枠である。Ｐ型トランジスタ領域ＡＰに４本のフィン１１ａが形成されており、Ｎ型トランジスタ領域ＡＮに４本のフィン１１ｂが形成されている。セル内には、２本のゲート構造２０ａ，２０ｂが形成されており、また、Ｘ方向における両側のセル端にそれぞれ、ダミーゲートとなるゲート構造２５ａ，２５ｂが形成されている。
ここで、フィン１１ａは、図面左側の端部１０１がゲート構造２５ａの手前にあり、図面右側の端部１０２がゲート構造２０ｂの下にある。すなわち、端部１０１は、ゲート構造２５ａの近傍で、ゲート構造２５ａと平面視で重なりを持たない位置にある一方、端部１０２は、ゲート構造２０ｂと平面視で重なりを持つ位置にある。また同様に、フィン１１ｂは、図面左側の端部１０３がゲート構造２５ａの手前にあり、図面右側の端部１０４がゲート構造２０ｂの下にある。すなわち、端部１０３は、ゲート構造２５ａの近傍で、ゲート構造２５ａと平面視で重なりを持たない位置にある一方、端部１０４は、ゲート構造２０ｂと平面視で重なりを持つ位置にある。なお、第１セル列終端セルＣＥａは、図１および図２に示すように、セル列ＣＲの図面右側の端部に配置されるため、図３において、図面左側は回路ブロック１内部側に相当し、図面右側は回路ブロック１外部側に相当する。
なお、第２セル列終端セルＣＥｂは、第１セル列終端セルＣＥａと対比すると、セル幅がゲート構造の１ピッチＰ分大きくなっている。ただし、基本的な構成は図３と同様である。
図２に戻り、図面上側のセル列において、セルＣ２は、第１セル列終端セルＣＥａの図面左側に隣接している。セルＣ２は、Ｐ型トランジスタ領域ＰＡにおいて、Ｘ方向に延びる複数（ここでは４本）のフィン１５ａを備えている。そして、複数のフィン１５ａは、第１セル列終端セルＣＥａが有する複数のフィン１１ａとそれぞれ対向している。また、複数のフィン１５ａは、対向するフィン１１ａとの間の間隔Ｄ１が同一である。また、セルＣ２は、Ｎ型トランジスタ領域ＮＡにおいて、Ｘ方向に延びる複数（ここでは４本）のフィン１５ｂを備えている。そして、複数のフィン１５ｂは、第１セル列終端セルＣＥａが有する複数のフィン１１ｂとそれぞれ対向している。また、複数のフィン１５ｂは、対向するフィン１１ｂとの間の間隔Ｄ１が同一である。図面中央のセル列におけるセルＣ４と第２セル列終端セルＣＥｂとの関係、および、図面下側のセル列におけるセルＣ７と第１セル列終端セルＣＥａとの関係も、これと同様である。
ここで、フィンの端部とゲート構造との位置関係について、補足説明する。
フィンの端部の終端位置のパターンとしては、大きく分けて、１）ゲート構造の手前で終端させる、２）ゲート構造の下で終端させる、の２種類がある。図２のレイアウトでは、ほとんどのフィンの端部は、パターン１）すなわちゲート構造の手前で終端しており、ゲート構造と平面視で重なりを有していない。ただし、セル列終端セルＣＥａ，ＣＥｂにおいて、回路ブロック外部側（図では右側）の端部は、パターン２）すなわちゲート構造の下で終端している。
パターン１）の場合、フィン端部同士の間は、ゲートを１本挟むだけであり、その間隔はゲートピッチよりも小さい微少距離になる。このため、パターン１）を採用すると、回路ブロックの小面積化が図れるとともに、隣接するセル同士でフィンが同一の微少間隔で対向するため、トランジスタ特性の予測精度が高くなる。一方、パターン２）の場合には、フィン端部同士の間隔は、ゲートピッチ、または、ゲートピッチの整数倍となり、比較的大きくなる。このため、パターン２）を採用すると、回路ブロックの小面積化の妨げになるとともに、隣接するセル同士でフィン間距離が不確定になる場合があり、トランジスタ特性の予測が困難になる。
一方、製造プロセスでは、フィンは、まず回路ブロック全面に形成された後に、不要な部分がマスクを用いて除去される。このとき、パターン２）の部分は、フィン間隔が大きいため、精度高くフィンを除去することができる。一方、パターン１）の部分は、フィン間隔が狭小であるため、精度が低く、ばらつきが大きくなる。すなわち、フィン形状に製造ばらつきが生じやすい。
したがって、図３に示すような構成のセル列終端セルＣＥａを用いることによって、次のような作用効果が得られる。すなわち、第１セル列終端セルＣＥａが備えている複数のフィン１１ａ，１１ｂは、回路ブロック１内部側の端部１０１，１０３が、セル端に配置されたゲート構造２５ａの近傍で、ゲート構造２５ａと平面視で重なりを持たない位置にある。これにより、第１セル列終端セルＣＥａは、隣りのセルＣ２との間に余分なスペースを持つことなく、隣接して配置することができるので、回路ブロック１の面積をより小さく抑えることができる。また、図２に示すように、隣りのセルＣ２は、フィン１５ａが第１セル列終端セルＣＥａのフィン１１ａと対向し、フィン１５ｂが第１セル列終端セルＣＥａのフィン１１ｂと対向している。これにより、セルＣ２のフィン型トランジスタの特性が安定する。一方、第１セル列終端セルＣＥａが備えている複数のフィン１１ａ，１１ｂは、回路ブロック１外部側の端部１０２，１０４が、ゲート構造２０ｂと平面視で重なりを持つ位置にある。これにより、フィン形状の製造ばらつきが抑えられる。同様の作用効果は、第２セル列終端セルＣＥｂによっても得ることができる。
なお、図２および図３では、セル列ＣＲの図面右側の端部に配置するセル列終端セルのレイアウト構成例を示したが、セル列ＣＲの図面左側の端部に配置するセル列終端セルは、例えばこれらを左右反転させればよい。
図４はセル列終端セルのレイアウト構成の他の例であって、セル列ＣＲの図面左側の端部に配置されるセル列終端セルの構成を示している。図４では、図面左側は回路ブロック１外部側に相当し、図面右側は回路ブロック１内部側に相当する。
図４（ａ）の構成は、図３（ａ）の構成を左右反転させたものに相当する。すなわち、Ｐ型トランジスタ領域ＡＰに４本のフィン１１ａが形成されており、Ｎ型トランジスタ領域ＡＮに４本のフィン１１ｂが形成されている。セル内には、２本のゲート構造２０ａ，２０ｂが形成されており、また、Ｘ方向における両側のセル端にそれぞれ、ゲート構造２５ａ，２５ｂが形成されている。そして、フィン１１ａ，１１ｂは、図面右側の端部がゲート構造２５ａの手前にあり、図面左側の端部がゲート構造２０ｂの下にある。
図４（ｂ）の構成は、図４（ａ）の構成のセル幅をゲート構造の１ピッチＰ分大きくしたものである。すなわち、Ｐ型トランジスタ領域ＡＰに４本のフィン１２ａが形成されており、Ｎ型トランジスタ領域ＡＮに４本のフィン１２ｂが形成されている。セル内には、３本のゲート構造２１ａ，２１ｂ，２１ｃが形成されており、また、Ｘ方向における両側のセル端にそれぞれ、ゲート構造２６ａ，２６ｂが形成されている。そして、フィン１２ａ，１２ｂは、図面右側の端部がゲート構造２６ａの手前にあり、図面左側の端部がゲート２１ｃの下にある。
また本実施形態では、図１に示すように、複数のセル列ＣＲの一方の端部にそれぞれ配置されたセル列終端セルＣＥは、セル幅が全て同じではなく、セル幅が異なる複数種類のセル列終端セルＣＥａ，ＣＥｂが混在している。このため、セル列終端セルＣＥと隣りのセルとの境界の位置が、Ｘ方向において同一ではなく、ばらついている。これにより、製造プロセスにおいて、フィンを除去する狭小な部分がセル列終端セルＣＥと隣りのセルとの境界においてＹ方向に連続して延びる長さを、過剰に長くならないように抑えることができる。したがって、フィン形状の製造ばらつきを抑制することができる。
また、図１に示すように、第１セル列終端セルＣＥａとセル幅が異なる第２セル列終端セルＣＥｂを、所定数のセル列おきに（例えば５列おきに）、配置してもよい。これにより、レイアウトの規則性が増すため、製造ばらつきをより抑制することができる。なお、第２セル列終端セルＣＥｂの配置は、一定間隔でなくてもかまわない。
（第２実施形態）
第２実施形態では、半導体集積回路装置は複数のスタンダードセルを備えており、この複数のスタンダードセルのうち少なくとも一部は、ナノワイヤＦＥＴを用いているものとする。
図１０はナノワイヤＦＥＴの基本構造例を示す模式図である（全周ゲート（ＧＡＡ：Gate All Around）構造ともいう）。ナノワイヤＦＥＴとは、電流が流れる細いワイヤ（ナノワイヤ）を用いたＦＥＴである。ナノワイヤは例えばシリコンによって形成される。図１０に示すように、ナノワイヤは、基板上において、水平方向すなわち基板と並行して延びるように形成されており、その両端が、ナノワイヤＦＥＴのソース領域およびドレイン領域となる構造物に接続されている。本願明細書では、ナノワイヤＦＥＴにおいて、ナノワイヤの両端に接続されており、ナノワイヤＦＥＴのソース領域およびドレイン領域となる構造物のことを、パッドと呼ぶ。図１０では、シリコン基板の上にＳＴＩ(Shallow Trench Isolation)が形成されているが、ナノワイヤの下方（ハッチを付した部分）では、シリコン基板が露出している。なお実際には、ハッチを付した部分は熱酸化膜等で覆われている場合があるが、図１０では簡略化のため、図示を省略している。
ナノワイヤは、その周囲が、シリコン酸化膜等の絶縁膜を介して、例えばポリシリコンからなるゲート電極によってぐるりと囲まれている。パッドおよびゲート電極は、基板表面上に形成されている。この構造により、ナノワイヤのチャネル領域は、上部、両側部、および、下部が全てゲート電極に囲まれているため、チャネル領域に均一に電界がかかり、これにより、ＦＥＴのスイッチング特性が良好になる。
なお、パッドは、少なくともナノワイヤが接続されている部分はソース／ドレイン領域となるが、ナノワイヤが接続されている部分よりも下の部分は、必ずしもソース／ドレイン領域とはならない場合もある。また、ナノワイヤの一部（ゲート電極に囲まれていない部分）が、ソース／ドレイン領域となる場合もある。
また、図１０では、ナノワイヤは、縦方向すなわち基板と垂直をなす方向において、２本配置されている。ただし、縦方向に配置するナノワイヤの本数は、２本に限られるものではなく、１本でもよいし、３本以上を縦方向に並べて配置してもよい。また、図１０では、最も上のナノワイヤの上端とパッドの上端とは、高さがそろっている。ただし、これらの高さをそろえる必要はなく、パッドの上端が最も上のナノワイヤの上端よりも高くてもかまわない。
また、図１１に示すように、基板の上面にＢＯＸ(Buried Oxide)が形成されており、このＢＯＸの上にナノワイヤＦＥＴが形成される場合もある。
そして、本実施形態に係る半導体集積回路装置について、回路ブロックのレイアウト例は、上述の図１の模式平面図に示されている。
図５は本実施形態における図１の部分Ｗの拡大図である。図５では、セル枠（破線で示す）に加えて、ナノワイヤ５０およびパッド６０、並びに、ゲート２０およびダミーゲート２５を含むゲート構造を図示している。ただし、メタル配線など、その他の構成要素については図示を省略している。ここで、「ダミーゲート」とは、ナノワイヤ５０の周囲には形成されておらず、ナノワイヤＦＥＴを構成しないゲートのことをいう。Ｃ１〜Ｃ７は回路ブロック１の論理機能に寄与するセルである。図面上側のセル列は、セルＣ１，Ｃ２を含み、図面右側の端部に第１セル列終端セルＣＥａが配置されている。図面中央のセル列は、セルＣ３，Ｃ４を含み、図面右側の端部に第２セル列終端セルＣＥｂが配置されている。図面下側のセル列は、セルＣ５〜Ｃ７を含み、図面右側の端部に第１セル列終端セルＣＥａが配置されている。
図５において、ナノワイヤ５０はＸ方向に延びるように配置されており、その両側にパッド６０が設けられている。また、ゲート２０およびダミーゲート２５はＹ方向に延びるように配置されている。ナノワイヤ５０とその周囲に形成されたゲート２０とによって、ナノワイヤＦＥＴが構成される。各セル列において、ＡＰはＰ型トランジスタ領域、ＡＮはＮ型トランジスタ領域である。上から１列目および３列目のセル列では、上部はＰ型トランジスタ領域ＡＰ、下部はＮ型トランジスタ領域ＡＮであり、上から２列目のセル列では、Ｐ型トランジスタ領域ＡＰとＮ型トランジスタ領域ＡＮとが上下逆になっている。Ｐ型トランジスタ領域ＡＰおよびＮ型トランジスタ領域ＡＮでは、それぞれ、ナノワイヤ５０は平面視で４本ずつ、縦方向に２本ずつ、計８本ずつ並列に配置されている。また、セル端にはダミーゲート２５が配置されており、ゲート２０およびダミーゲート２５を含むゲート構造は、均一なピッチＰで配置されている。そして、第１セル列終端セルＣＥａのセル幅はＰ×３であり、第２セル列終端セルＣＥｂのセル幅はＰ×４である。
図６は第１セル列終端セルＣＥａの構成例を示す図であり、（ａ）はレイアウト構成を示す平面図、（ｂ）は（ａ）の構成の線VIｂ−VIｂにおける断面図である。ＣＦはセル枠である。Ｐ型トランジスタ領域ＡＰに８本（平面視で４本、縦方向に２本）のナノワイヤ５１ａが形成されており、その両側にパッド６１ａが形成されている。Ｎ型トランジスタ領域ＡＮに８本（平面視で４本、縦方向に２本）のナノワイヤ５１ｂが形成されており、その両側にパッド６１ｂが形成されている。セル内には、２本のゲート構造２０ａ，２０ｂが形成されており、また、Ｘ方向における両側のセル端にそれぞれ、ダミーゲートとなるゲート構造２５ａ，２５ｂが形成されている。
ここで、パッド６１ａは、図面左側の端部６０１がゲート構造２５ａの手前にあり、図面右側の端部６０２がゲート構造２０ｂの手前にある。すなわち、端部６０１は、ゲート構造２５ａの近傍で、ゲート構造２５ａと平面視で重なりを持たない位置にある一方、端部６０２は、ゲート構造２０ｂの近傍で、ゲート構造２０ｂと平面視で重なりを持たない位置にある。また同様に、パッド６１ｂは、図面左側の端部６０３がゲート構造２５ａの手前にあり、図面右側の端部６０４がゲート構造２０ｂの手前にある。すなわち、端部６０３は、ゲート構造２５ａの近傍で、ゲート構造２５ａと平面視で重なりを持たない位置にある一方、端部６０４は、ゲート構造２０ｂの近傍で、ゲート構造２０ｂと平面視で重なりを持たない位置にある。なお、第１セル列終端セルＣＥａは、図１および図５に示すように、セル列ＣＲの図面右側の端部に配置されるため、図６において、図面左側は回路ブロック１内部側に相当し、図面右側は回路ブロック１外部側に相当する。
なお、第２セル列終端セルＣＥｂは、第１セル列終端セルＣＥａと対比すると、セル幅がゲート構造の１ピッチＰ分大きくなっている。ただし、基本的な構成は図６と同様である。
図５に戻り、図面上側のセル列において、セルＣ２は、第１セル列終端セルＣＥａの図面左側に隣接している。セルＣ２は、Ｐ型トランジスタ領域ＰＡにおいて、Ｘ方向に延びる複数（ここでは８本）のナノワイヤ５５ａ、およびナノワイヤ５５ａと接続された複数のパッド６５ａを備えている。そして、複数のパッド６５ａは、第１セル列終端セルＣＥａが有する複数のパッド６１ａとそれぞれ対向している。また、複数のパッド６５ａは、対向するパッド６１ａとの間の間隔Ｄ１が同一である。また、セルＣ２は、Ｎ型トランジスタ領域ＮＡにおいて、Ｘ方向に延びる複数（ここでは８本）のナノワイヤ５５ｂ、およびナノワイヤ５５ｂと接続された複数のパッド６５ｂを備えている。そして、複数のパッド６５ｂは、第１セル列終端セルＣＥａが有する複数のパッド６１ｂとそれぞれ対向している。また、複数のパッド６５ｂは、対向するパッド６１ｂとの間の間隔Ｄ１が同一である。図面中央のセル列におけるセルＣ４と第２セル列終端セルＣＥｂとの関係、および、図面下側のセル列におけるセルＣ７と第１セル列終端セルＣＥａとの関係も、これと同様である。
図６に示すような構成のセル列終端セルＣＥａを用いることによって、次のような作用効果が得られる。すなわち、第１セル列終端セルＣＥａが備えている複数のパッド６１ａ，６１ｂは、回路ブロック１内部側の端部６０１，６０３が、セル端に配置されたゲート構造２５ａの近傍で、ゲート構造２５ａと平面視で重なりを持たない位置にある。これにより、第１セル列終端セルＣＥａは、隣りのセルＣ２との間に余分なスペースを持つことなく、隣接して配置することができるので、回路ブロック１の面積をより小さく抑えることができる。
図７はセル列終端セルのレイアウト構成の他の例であって、セル列ＣＲの図面左側の端部に配置されるセル列終端セルの構成を示している。図７では、図面左側は回路ブロック１外部側に相当し、図面右側は回路ブロック１内部側に相当する。
図７（ａ）の構成は、図６（ａ）の構成を左右反転させたものに相当する。すなわち、Ｐ型トランジスタ領域ＡＰに８本（平面視で４本、縦方向に２本）のナノワイヤ５１ａが形成されており、その両側にパッド６１ａが形成されている。Ｎ型トランジスタ領域ＡＮに８本（平面視で４本、縦方向に２本）のナノワイヤ５１ｂが形成されており、その両側にパッド６１ｂが形成されている。セル内には、２本のゲート構造２０ａ，２０ｂが形成されており、また、Ｘ方向における両側のセル端にそれぞれ、ゲート構造２５ａ，２５ｂが形成されている。そして、パッド６１ａ，６１ｂは、図面右側の端部がゲート構造２５ａの手前にあり、図面左側の端部がゲート構造２０ｂの手前にある。
図７（ｂ）の構成は、図６（ａ）の構成のセル幅をゲート構造の１ピッチＰ分大きくしたものである。すなわち、Ｐ型トランジスタ領域ＡＰに８本（平面視で４本、縦方向に２本）のナノワイヤ５２ａが形成されており、その両側にパッド６２ａが形成されている。Ｎ型トランジスタ領域ＡＮに８本（平面視で４本、縦方向に２本）のナノワイヤ５２ｂが形成されており、その両側にパッド６２ｂが形成されている。セル内には、３本のゲート構造２１ａ，２１ｂ，２１ｃが形成されており、また、Ｘ方向における両側のセル端にそれぞれ、ゲート構造２６ａ，２６ｂが形成されている。そして、パッド６２ａ，６２ｂは、図面右側の端部がゲート構造２６ａの手前にあり、図面左側の端部がゲート２１ｃの手前にある。
本実施形態では、図１に示すように、複数のセル列ＣＲの一方の端部にそれぞれ配置されたセル列終端セルＣＥは、セル幅が全て同じではなく、セル幅が異なる複数種類のセル列終端セルＣＥａ，ＣＥｂが混在している。このため、セル列終端セルＣＥと隣りのセルとの境界の位置が、Ｘ方向において同一ではなく、ばらついている。これにより、製造プロセスにおいて、ナノワイヤを形成しない狭小な部分がセル列終端セルＣＥと隣りのセルとの境界においてＹ方向に連続して延びる長さを、過剰に長くならないように抑えることができる。したがって、ナノワイヤＦＥＴの製造ばらつきを抑制することができる。
また、図１に示すように、第１セル列終端セルＣＥａとセル幅が異なる第２セル列終端セルＣＥｂを、所定数のセル列おきに（例えば５列おきに）、配置してもよい。これにより、レイアウトの規則性が増すため、製造ばらつきをより抑制することができる。なお、第２セル列終端セルＣＥｂの配置は、一定間隔でなくてもかまわない。
なお、第１および第２実施形態では、セル列終端セルＣＥとして、セル幅がゲート構造のピッチＰの３倍および４倍の２種類のセルを用いるものとしたが、本開示はこれに限られるものではない。例えば、セル幅が異なる３種類以上のセル列終端セルを用いてもよいし、ゲート構造のピッチＰの３倍および４倍以外のセル幅を持つセル列終端セルを用いてもよい。
また、セル列終端セルＣＥの内部構成は、第１および第２実施形態で示したものに限られるものではない。例えば、図８は第１実施形態におけるセル列終端セルのレイアウト構成の他の例を示す平面図である。図８（ａ）の構成は、セル幅はゲート構造のピッチＰの４倍であるが、フィン１３ａ，１３ｂの長さが短く、図面右側（回路ブロック外部側）の端部が中央にあるゲート構造２１ｂの下にある。図８（ｂ）の構成は、セル幅はゲート構造のピッチＰの３倍であるが、フィン１４ａ，１４ｂの長さが長く、図面右側（回路ブロック外部側）の端部がセル端にあるゲート構造２５ｂの下にあり、ゲート構造２５ｂと平面視で重なりを持つ位置にある。
なお、上述の第１および第２実施形態では、回路ブロック１において、複数のセル列ＣＲは、それぞれ、その両側にセル列終端セルＣＥが配置されているものとした。ただし、本開示はこれに限られるものではなく、例えば、複数のセル列ＣＲの一方の側にのみ、セル列終端セルＣＥが配置されていてもよいし、セル列終端セルＣＥが配置されていないセル列ＣＲがあってもよい。すなわち、複数のセル列ＣＲのうち少なくとも１つが、少なくとも一方の端部に、上述したようなセル列終端セルＣＥが配置されていればよい。
また、上述の第１および第２実施形態では、回路ブロック１は、外形形状が矩形であり、複数のセル列ＣＲはＸ方向における両端の位置が揃っているものとした。ただし、本開示はこれに限られるものではない。例えば、回路ブロックの形状はＬ字形であってもよい。この場合、回路ブロックは、Ｘ方向における両端の位置が揃っている複数のセル列からなる矩形領域を含んでおり、この矩形領域を構成する複数のセル列の一方の端部に、セル幅が互いに異なる複数種類のセル列終端セルが配置されていてもよい。これにより、上述の第１および第２実施形態と同様に、フィン形状またはナノワイヤＦＥＴの製造ばらつきを抑制することができる。なお、上述の第１および第２実施形態の場合には、回路ブロック１全体がこの矩形領域に対応する。
また、回路ブロック１の、セル列終端セルＣＥが配置された方の側に、別の回路ブロックが隣接して配置されていてもよい。この場合には、別の回路ブロックの端部にもセル列終端セルが配置されていることが好ましい。
本開示では、フィン型トランジスタまたはナノワイヤＦＥＴを用いたスタンダードセルを備えた半導体集積回路装置において、回路ブロックのセル列端部において、製造ばらつきを抑制しつつ、トランジスタ特性を安定させることができる。したがって、半導体集積回路装置の性能向上に有用である。
１ 回路ブロック
１１ａ，１１ｂ，１２ａ，１２ｂ，１３ａ，１３ｂ，１４ａ，１４ｂ フィン
１５ａ，１５ｂ フィン（第１フィン）
２０ ゲート
２５ ダミーゲート
２０ａ，２０ｂ，２１ａ，２１ｂ，２１ｃ ゲート構造
２５ａ ゲート構造（第１ゲート構造）
２５ｂ ゲート構造（第２ゲート構造）
２６ａ，２６ｂ ゲート構造
５０，５１ａ，５１ｂ，５２ａ，５２ｂ ナノワイヤ
５５ａ，５５ｂ ナノワイヤ（第１ナノワイヤ）
６０，６１ａ，６１ｂ，６２ａ，６２ｂ パッド
６５ａ，６５ｂ パッド（第１パッド）
１０１，１０２，１０３，１０４ フィンの端部
６０１，６０２，６０３，６０４ パッドの端部
Ｃ，Ｃ１〜Ｃ７ セル
ＣＥ，ＣＥａ，ＣＥｂ セル列終端セル
ＣＲ セル列
本開示は、フィン構造のトランジスタまたはナノワイヤＦＥＴ（Field Effect Transistor）を用いたスタンダードセル（以下、適宜、単に「セル」という）を備えた半導体集積回路装置に関する。
半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。
また近年、半導体デバイスの分野において、フィン構造のトランジスタ（以下、フィン型トランジスタと称する）の利用が提案されている。図９はフィン型トランジスタの概略を示す模式図である。二次元構造のＭＯＳトランジスタと異なり、ソースおよびドレインはフィンと呼ばれる隆起した立体構造を持つ。そしてこのフィンを包むように、ゲートが配置されている。このフィン構造により、チャネル領域がフィンの３つの面で形成されるので、チャネルの制御性が従来よりも大幅に改善する。このため、リーク電力削減、オン電流の向上、さらには動作電圧の低減などの効果が得られ、半導体集積回路の性能が向上する。また、立体構造トランジスタの１つとして、ナノワイヤＦＥＴも注目されている。
特許文献１は、セル間の隙間を埋めるために用いられるフィラーセルの構成を開示している。このフィラーセルはフィン構造を有しており、フィンの両端はいずれも、ゲート同士の間の位置で終端している。
米国特許出願公開第２０１４／０１６７８１５号明細書（Ｆｉｇ．４）
フィン型トランジスタの特性は、二次元構造のＭＯＳトランジスタと比べて、隣接するトランジスタとの距離による影響をより強く受ける。例えば、電流特性は、他のフィンとの距離に応じたＯＳＥ(OD-Spacing-Effect)や物理的な応力の変化によって、変動する。また、フィンは基板面から隆起しているため、容量特性も、他のフィンとの距離に応じて変動する。すなわち、フィン型トランジスタは、隣接するトランジスタとの距離によって、電流特性や容量特性が変化する。
そして、スタンダードセル方式の場合、あるスタンダードセルに対して、隣接するスタンダードセルの構成は様々である。したがって、例えばセル端近傍に配置されたフィン型トランジスタは、隣接するスタンダードセルの構成によって、隣接するフィンとの間の距離が様々に変化する。また、例えば回路ブロックにおけるセル列の端部に配置されたスタンダードセルでは、隣接するフィンとの間の距離がきわめて大きくなる場合もあり得る。このように、フィン型トランジスタの特性がセル配置によって大きく変化してしまうと、この変化を予め考慮して、電流や容量に一定のマージンを与えておく必要がある。このことは、半導体集積回路の性能低下やコストアップにつながるおそれがあり、好ましくない。
本開示は、フィン型トランジスタまたはナノワイヤＦＥＴを用いたスタンダードセルを備えた半導体集積回路装置において、回路ブロックのセル列端部において、製造ばらつきを抑制しつつ、トランジスタ特性を安定させることを目的とする。
本開示の態様では、半導体集積回路装置は、複数のセルが第１方向に並んでなるセル列が、前記第１方向と垂直をなす第２方向において複数並べて配置された回路ブロックを備え、前記回路ブロックにおいて、前記複数のセル列のうち少なくとも１つは、少なくとも一方の端部に、前記回路ブロックの論理機能に寄与しないセル列終端セルが配置されており、前記セル列終端セルは、前記第１方向に延びる複数のフィンと、前記第２方向に延びており、前記回路ブロック内部側のセル端に配置された第１ゲート構造を含む、複数のゲート構造とを備え、前記複数のフィンは、前記回路ブロック内部側の端部が、前記第１ゲート構造の近傍で、前記第１ゲート構造と平面視で重なりを持たない位置にあり、前記回路ブロック外部側の端部が、前記複数のゲート構造のうち前記第１ゲート構造以外のいずれかと、平面視で重なりを持つ位置にある。
この態様によると、半導体集積回路装置の回路ブロックにおいて、セル列の端部に、回路ブロックの論理機能に寄与しないセル列終端セルが配置されている。このセル列終端セルの存在により、当該セル列の端部近傍におけるトランジスタ特性を安定させることができる。そしてセル列終端セルは、第１方向に延びる複数のフィンを備えており、複数のフィンの、回路ブロック内部側の端部が、セル端に配置されたゲート構造の近傍で、このゲート構造と平面視で重なりを持たない位置にある。これにより、セル列終端セルは、隣りのセルとの間に余分なスペースを持つことなく、隣接して配置することができるので、回路ブロックの面積をより小さく抑えることができる。また、隣りのセルのフィン型トランジスタの特性を安定させることができる。一方、セル列終端セルが備える複数のフィンの、回路ブロック外部側の端部は、第１ゲート構造以外のゲート構造と平面視で重なりを持つ位置、すなわち当該ゲート構造の下にある。これにより、フィン形状の製造ばらつきが抑えられる。したがって、回路ブロックのセル列端部において、製造ばらつきを抑制しつつ、トランジスタ特性を安定させることが可能になる。
本開示の別の態様では、半導体集積回路装置は、複数のセルが第１方向に並んでなるセル列が、前記第１方向と垂直をなす第２方向において複数並べて配置された回路ブロックを備え、前記回路ブロックは、前記第１方向における両端の位置が揃っている複数のセル列からなる矩形領域を含み、前記矩形領域を構成する複数のセル列の一方の端部に、それぞれ、前記回路ブロックの論理機能に寄与しない複数のセル列終端セルが配置されている。前記複数のセル列終端セルは、それぞれ、前記第１方向に延びる複数のナノワイヤと、前記ナノワイヤと接続された複数のパッドと、前記第２方向に延びており、前記回路ブロック内部側のセル端に配置された第１ゲート構造を含む、複数のゲート構造とを備え、前記複数のパッドは、前記回路ブロック内部側の端部が、前記第１ゲート構造の近傍で、前記第１ゲート構造と平面視で重なりを持たない位置にあり、前記複数のセル列終端セルは、前記第１方向におけるセルの寸法であるセル幅が互いに異なる、複数種類のセルを含む。
この態様によると、半導体集積回路装置の回路ブロックにおいて、セル列の端部に、回路ブロックの論理機能に寄与しないセル列終端セルが配置されている。このセル列終端セルの存在により、当該セル列の端部近傍におけるトランジスタ特性を安定させることができる。そしてセル列終端セルは、第１方向に延びる複数のナノワイヤおよびこのナノワイヤと接続された複数のパッドを備えており、複数のパッドの、回路ブロック内部側の端部が、セル端に配置されたゲート構造の近傍で、このゲート構造と平面視で重なりを持たない位置にある。これにより、セル列終端セルは、隣りのセルとの間に余分なスペースを持つことなく、隣接して配置することができるので、回路ブロックの面積をより小さく抑えることができる。また、複数のセル列終端セルはセル幅が異なる複数種類のセルを含むので、セル列終端セルと隣りのセルとの境界の位置が第１方向においてばらついている。これにより、製造プロセスにおいて、ナノワイヤを形成しない狭小な部分がセル列終端セルと隣りのセルとの境界において第２方向に連続して延びる長さを、過剰に長くならないように抑えることができる。したがって、ナノワイヤＦＥＴの製造ばらつきを抑制することができる。
本開示によると、フィン型トランジスタまたはナノワイヤＦＥＴを用いたスタンダードセルを備えた半導体集積回路装置において、回路ブロックのセル列端部において、製造ばらつきを抑制しつつ、トランジスタ特性を安定させることができる。
実施形態に係る半導体集積回路装置が備える回路ブロックのレイアウト例を示す模式平面図 第１実施形態における図１の部分拡大図 第１実施形態におけるセル列終端セルの構成例を示す図であり、（ａ）はレイアウト構成を示す平面図、（ｂ）は断面図 （ａ），（ｂ）は第１実施形態におけるセル列終端セルのレイアウト構成の他の例を示す平面図 第２実施形態における図１の部分拡大図 第２実施形態におけるセル列終端セルの構成例を示す図であり、（ａ）はレイアウト構成を示す平面図、（ｂ）は断面図 （ａ），（ｂ）は第２実施形態におけるセル列終端セルのレイアウト構成の他の例を示す平面図 （ａ），（ｂ）は第１実施形態におけるセル列終端セルのレイアウト構成の他の例を示す平面図 フィン構造のトランジスタの概略を示す模式図 ナノワイヤＦＥＴの基本構造を示す模式図 ナノワイヤＦＥＴの基本構造を示す模式図
以下、実施の形態について、図面を参照して説明する。
（第１実施形態）
第１実施形態では、半導体集積回路装置は複数のスタンダードセルを備えており、この複数のスタンダードセルのうち少なくとも一部は、フィン型トランジスタを用いているものとする。
図１は実施形態に係る半導体集積回路装置が備える回路ブロックのレイアウト例を示す模式平面図である。図１の回路ブロック１では、Ｘ方向（図面横方向、第１方向に相当する）に並ぶ複数のセルＣが、セル列ＣＲを構成している。そして、複数のセル列ＣＲが、Ｙ方向（図面縦方向、第２方向に相当する）に並べて配置されている。なお、図１では、各セルＣについて、そのセル枠のみを示しており、ゲート、フィン等の内部の構成要素については図示を省略している。
図１のレイアウトでは、回路ブロック１は、外形形状が矩形であり、複数のセル列ＣＲは、Ｘ方向における両端の位置が揃っている。そして複数のセル列ＣＲは、それぞれ、両方の端部に、セル列終端セル（ＥｎｄＣａｐセルともいう）ＣＥが配置されている。図１では、セル列終端セルＣＥにハッチを付している。ここで、「セル列終端セル」は、回路ブロック１の論理機能に寄与せず、セル列ＣＲを終端させるために用いられるセルのことをいう。セル列終端セルＣＥを配置することによって、セル列ＣＲにおけるウェル領域をＸ方向において十分に広げることができる。これにより、セル列終端セルＣＥより内側にある論理機能に寄与するセルのトランジスタをウェル端から遠ざけて、ウェル端近傍におけるトランジスタ特性の変動を回避することができる。
そして、図１のレイアウトでは、セル列終端セルＣＥとして、Ｘ方向における寸法であるセル幅が互いに異なっている、第１セル列終端セルＣＥａと第２セル列終端セルＣＥｂとが配置されている。なお、回路ブロック１には、セル列終端セルＣＥ以外にも、例えばフィラーセルなど、回路ブロック１の論理機能に寄与しないセルが含まれていてもかまわない。
図２は本実施形態における図１の部分Ｗの拡大図である。図２では、セル枠（破線で示す）に加えて、フィン１０、並びに、ゲート２０およびダミーゲート２５を含むゲート構造を図示している。ただし、メタル配線など、その他の構成要素については図示を省略している。ここで、「ダミーゲート」とは、フィン１０の上には形成されておらず、フィン型トランジスタを構成しないゲートのことをいう。図２では、図の見やすさのために、フィン１０にハッチを付している（図３〜図４、図８でも同様）。Ｃ１〜Ｃ７は回路ブロック１の論理機能に寄与するセルである。図面上側のセル列は、セルＣ１，Ｃ２を含み、図面右側の端部に第１セル列終端セルＣＥａが配置されている。図面中央のセル列は、セルＣ３，Ｃ４を含み、図面右側の端部に第２セル列終端セルＣＥｂが配置されている。図面下側のセル列は、セルＣ５〜Ｃ７を含み、図面右側の端部に第１セル列終端セルＣＥａが配置されている。
図２において、フィン１０はＸ方向に延びるように配置されており、ゲート２０およびダミーゲート２５はＹ方向に延びるように配置されている。フィン１０とその上に形成されたゲート２０とによって、フィン型トランジスタが構成される。各セル列において、ＡＰはＰ型トランジスタ領域、ＡＮはＮ型トランジスタ領域である。上から１列目および３列目のセル列では、上部はＰ型トランジスタ領域ＡＰ、下部はＮ型トランジスタ領域ＡＮであり、上から２列目のセル列では、Ｐ型トランジスタ領域ＡＰとＮ型トランジスタ領域ＡＮとが上下逆になっている。Ｐ型トランジスタ領域ＡＰおよびＮ型トランジスタ領域ＡＮでは、それぞれ、フィン１０は４本ずつ並列に配置されている。また、セル端にはダミーゲート２５が配置されており、ゲート２０およびダミーゲート２５を含むゲート構造は、均一なピッチＰで配置されている。そして、第１セル列終端セルＣＥａのセル幅はＰ×３であり、第２セル列終端セルＣＥｂのセル幅はＰ×４である。
図３は第１セル列終端セルＣＥａの構成例を示す図であり、（ａ）はレイアウト構成を示す平面図、（ｂ）は（ａ）の構成の線IIIｂ−IIIｂにおける断面図である。ＣＦはセル枠である。Ｐ型トランジスタ領域ＡＰに４本のフィン１１ａが形成されており、Ｎ型トランジスタ領域ＡＮに４本のフィン１１ｂが形成されている。セル内には、２本のゲート構造２０ａ，２０ｂが形成されており、また、Ｘ方向における両側のセル端にそれぞれ、ダミーゲートとなるゲート構造２５ａ，２５ｂが形成されている。
ここで、フィン１１ａは、図面左側の端部１０１がゲート構造２５ａの手前にあり、図面右側の端部１０２がゲート構造２０ｂの下にある。すなわち、端部１０１は、ゲート構造２５ａの近傍で、ゲート構造２５ａと平面視で重なりを持たない位置にある一方、端部１０２は、ゲート構造２０ｂと平面視で重なりを持つ位置にある。また同様に、フィン１１ｂは、図面左側の端部１０３がゲート構造２５ａの手前にあり、図面右側の端部１０４がゲート構造２０ｂの下にある。すなわち、端部１０３は、ゲート構造２５ａの近傍で、ゲート構造２５ａと平面視で重なりを持たない位置にある一方、端部１０４は、ゲート構造２０ｂと平面視で重なりを持つ位置にある。なお、第１セル列終端セルＣＥａは、図１および図２に示すように、セル列ＣＲの図面右側の端部に配置されるため、図３において、図面左側は回路ブロック１内部側に相当し、図面右側は回路ブロック１外部側に相当する。
なお、第２セル列終端セルＣＥｂは、第１セル列終端セルＣＥａと対比すると、セル幅がゲート構造の１ピッチＰ分大きくなっている。ただし、基本的な構成は図３と同様である。
図２に戻り、図面上側のセル列において、セルＣ２は、第１セル列終端セルＣＥａの図面左側に隣接している。セルＣ２は、Ｐ型トランジスタ領域ＡＰにおいて、Ｘ方向に延びる複数（ここでは４本）のフィン１５ａを備えている。そして、複数のフィン１５ａは、第１セル列終端セルＣＥａが有する複数のフィン１１ａとそれぞれ対向している。また、複数のフィン１５ａは、対向するフィン１１ａとの間の間隔Ｄ１が同一である。また、セルＣ２は、Ｎ型トランジスタ領域ＡＮにおいて、Ｘ方向に延びる複数（ここでは４本）のフィン１５ｂを備えている。そして、複数のフィン１５ｂは、第１セル列終端セルＣＥａが有する複数のフィン１１ｂとそれぞれ対向している。また、複数のフィン１５ｂは、対向するフィン１１ｂとの間の間隔Ｄ１が同一である。図面中央のセル列におけるセルＣ４と第２セル列終端セルＣＥｂとの関係、および、図面下側のセル列におけるセルＣ７と第１セル列終端セルＣＥａとの関係も、これと同様である。
ここで、フィンの端部とゲート構造との位置関係について、補足説明する。
フィンの端部の終端位置のパターンとしては、大きく分けて、１）ゲート構造の手前で終端させる、２）ゲート構造の下で終端させる、の２種類がある。図２のレイアウトでは、ほとんどのフィンの端部は、パターン１）すなわちゲート構造の手前で終端しており、ゲート構造と平面視で重なりを有していない。ただし、セル列終端セルＣＥａ，ＣＥｂにおいて、回路ブロック外部側（図では右側）の端部は、パターン２）すなわちゲート構造の下で終端している。
パターン１）の場合、フィン端部同士の間は、ゲートを１本挟むだけであり、その間隔はゲートピッチよりも小さい微少距離になる。このため、パターン１）を採用すると、回路ブロックの小面積化が図れるとともに、隣接するセル同士でフィンが同一の微少間隔で対向するため、トランジスタ特性の予測精度が高くなる。一方、パターン２）の場合には、フィン端部同士の間隔は、ゲートピッチ、または、ゲートピッチの整数倍となり、比較的大きくなる。このため、パターン２）を採用すると、回路ブロックの小面積化の妨げになるとともに、隣接するセル同士でフィン間距離が不確定になる場合があり、トランジスタ特性の予測が困難になる。
一方、製造プロセスでは、フィンは、まず回路ブロック全面に形成された後に、不要な部分がマスクを用いて除去される。このとき、パターン２）の部分は、フィン間隔が大きいため、精度高くフィンを除去することができる。一方、パターン１）の部分は、フィン間隔が狭小であるため、精度が低く、ばらつきが大きくなる。すなわち、フィン形状に製造ばらつきが生じやすい。
したがって、図３に示すような構成のセル列終端セルＣＥａを用いることによって、次のような作用効果が得られる。すなわち、第１セル列終端セルＣＥａが備えている複数のフィン１１ａ，１１ｂは、回路ブロック１内部側の端部１０１，１０３が、セル端に配置されたゲート構造２５ａの近傍で、ゲート構造２５ａと平面視で重なりを持たない位置にある。これにより、第１セル列終端セルＣＥａは、隣りのセルＣ２との間に余分なスペースを持つことなく、隣接して配置することができるので、回路ブロック１の面積をより小さく抑えることができる。また、図２に示すように、隣りのセルＣ２は、フィン１５ａが第１セル列終端セルＣＥａのフィン１１ａと対向し、フィン１５ｂが第１セル列終端セルＣＥａのフィン１１ｂと対向している。これにより、セルＣ２のフィン型トランジスタの特性が安定する。一方、第１セル列終端セルＣＥａが備えている複数のフィン１１ａ，１１ｂは、回路ブロック１外部側の端部１０２，１０４が、ゲート構造２０ｂと平面視で重なりを持つ位置にある。これにより、フィン形状の製造ばらつきが抑えられる。同様の作用効果は、第２セル列終端セルＣＥｂによっても得ることができる。
なお、図２および図３では、セル列ＣＲの図面右側の端部に配置するセル列終端セルのレイアウト構成例を示したが、セル列ＣＲの図面左側の端部に配置するセル列終端セルは、例えばこれらを左右反転させればよい。
図４はセル列終端セルのレイアウト構成の他の例であって、セル列ＣＲの図面左側の端部に配置されるセル列終端セルの構成を示している。図４では、図面左側は回路ブロック１外部側に相当し、図面右側は回路ブロック１内部側に相当する。
図４（ａ）の構成は、図３（ａ）の構成を左右反転させたものに相当する。すなわち、Ｐ型トランジスタ領域ＡＰに４本のフィン１１ａが形成されており、Ｎ型トランジスタ領域ＡＮに４本のフィン１１ｂが形成されている。セル内には、２本のゲート構造２０ａ，２０ｂが形成されており、また、Ｘ方向における両側のセル端にそれぞれ、ゲート構造２５ａ，２５ｂが形成されている。そして、フィン１１ａ，１１ｂは、図面右側の端部がゲート構造２５ａの手前にあり、図面左側の端部がゲート構造２０ｂの下にある。
図４（ｂ）の構成は、図４（ａ）の構成のセル幅をゲート構造の１ピッチＰ分大きくしたものである。すなわち、Ｐ型トランジスタ領域ＡＰに４本のフィン１２ａが形成されており、Ｎ型トランジスタ領域ＡＮに４本のフィン１２ｂが形成されている。セル内には、３本のゲート構造２１ａ，２１ｂ，２１ｃが形成されており、また、Ｘ方向における両側のセル端にそれぞれ、ゲート構造２６ａ，２６ｂが形成されている。そして、フィン１２ａ，１２ｂは、図面右側の端部がゲート構造２６ａの手前にあり、図面左側の端部がゲート構造２１ｃの下にある。
また本実施形態では、図１に示すように、複数のセル列ＣＲの一方の端部にそれぞれ配置されたセル列終端セルＣＥは、セル幅が全て同じではなく、セル幅が異なる複数種類のセル列終端セルＣＥａ，ＣＥｂが混在している。このため、セル列終端セルＣＥと隣りのセルとの境界の位置が、Ｘ方向において同一ではなく、ばらついている。これにより、製造プロセスにおいて、フィンを除去する狭小な部分がセル列終端セルＣＥと隣りのセルとの境界においてＹ方向に連続して延びる長さを、過剰に長くならないように抑えることができる。したがって、フィン形状の製造ばらつきを抑制することができる。
また、図１に示すように、第１セル列終端セルＣＥａとセル幅が異なる第２セル列終端セルＣＥｂを、所定数のセル列おきに（例えば５列おきに）、配置してもよい。これにより、レイアウトの規則性が増すため、製造ばらつきをより抑制することができる。なお、第２セル列終端セルＣＥｂの配置は、一定間隔でなくてもかまわない。
（第２実施形態）
第２実施形態では、半導体集積回路装置は複数のスタンダードセルを備えており、この複数のスタンダードセルのうち少なくとも一部は、ナノワイヤＦＥＴを用いているものとする。
図１０はナノワイヤＦＥＴの基本構造例を示す模式図である（全周ゲート（ＧＡＡ：Gate All Around）構造ともいう）。ナノワイヤＦＥＴとは、電流が流れる細いワイヤ（ナノワイヤ）を用いたＦＥＴである。ナノワイヤは例えばシリコンによって形成される。図１０に示すように、ナノワイヤは、基板上において、水平方向すなわち基板と並行して延びるように形成されており、その両端が、ナノワイヤＦＥＴのソース領域およびドレイン領域となる構造物に接続されている。本願明細書では、ナノワイヤＦＥＴにおいて、ナノワイヤの両端に接続されており、ナノワイヤＦＥＴのソース領域およびドレイン領域となる構造物のことを、パッドと呼ぶ。図１０では、シリコン基板の上にＳＴＩ(Shallow Trench Isolation)が形成されているが、ナノワイヤの下方（ハッチを付した部分）では、シリコン基板が露出している。なお実際には、ハッチを付した部分は熱酸化膜等で覆われている場合があるが、図１０では簡略化のため、図示を省略している。
ナノワイヤは、その周囲が、シリコン酸化膜等の絶縁膜を介して、例えばポリシリコンからなるゲート電極によってぐるりと囲まれている。パッドおよびゲート電極は、基板表面上に形成されている。この構造により、ナノワイヤのチャネル領域は、上部、両側部、および、下部が全てゲート電極に囲まれているため、チャネル領域に均一に電界がかかり、これにより、ＦＥＴのスイッチング特性が良好になる。
なお、パッドは、少なくともナノワイヤが接続されている部分はソース／ドレイン領域となるが、ナノワイヤが接続されている部分よりも下の部分は、必ずしもソース／ドレイン領域とはならない場合もある。また、ナノワイヤの一部（ゲート電極に囲まれていない部分）が、ソース／ドレイン領域となる場合もある。
また、図１０では、ナノワイヤは、縦方向すなわち基板と垂直をなす方向において、２本配置されている。ただし、縦方向に配置するナノワイヤの本数は、２本に限られるものではなく、１本でもよいし、３本以上を縦方向に並べて配置してもよい。また、図１０では、最も上のナノワイヤの上端とパッドの上端とは、高さがそろっている。ただし、これらの高さをそろえる必要はなく、パッドの上端が最も上のナノワイヤの上端よりも高くてもかまわない。
また、図１１に示すように、基板の上面にＢＯＸ(Buried Oxide)が形成されており、このＢＯＸの上にナノワイヤＦＥＴが形成される場合もある。
そして、本実施形態に係る半導体集積回路装置について、回路ブロックのレイアウト例は、上述の図１の模式平面図に示されている。
図５は本実施形態における図１の部分Ｗの拡大図である。図５では、セル枠（破線で示す）に加えて、ナノワイヤ５０およびパッド６０、並びに、ゲート２０およびダミーゲート２５を含むゲート構造を図示している。ただし、メタル配線など、その他の構成要素については図示を省略している。ここで、「ダミーゲート」とは、ナノワイヤ５０の周囲には形成されておらず、ナノワイヤＦＥＴを構成しないゲートのことをいう。Ｃ１〜Ｃ７は回路ブロック１の論理機能に寄与するセルである。図面上側のセル列は、セルＣ１，Ｃ２を含み、図面右側の端部に第１セル列終端セルＣＥａが配置されている。図面中央のセル列は、セルＣ３，Ｃ４を含み、図面右側の端部に第２セル列終端セルＣＥｂが配置されている。図面下側のセル列は、セルＣ５〜Ｃ７を含み、図面右側の端部に第１セル列終端セルＣＥａが配置されている。
図５において、ナノワイヤ５０はＸ方向に延びるように配置されており、その両側にパッド６０が設けられている。また、ゲート２０およびダミーゲート２５はＹ方向に延びるように配置されている。ナノワイヤ５０とその周囲に形成されたゲート２０とによって、ナノワイヤＦＥＴが構成される。各セル列において、ＡＰはＰ型トランジスタ領域、ＡＮはＮ型トランジスタ領域である。上から１列目および３列目のセル列では、上部はＰ型トランジスタ領域ＡＰ、下部はＮ型トランジスタ領域ＡＮであり、上から２列目のセル列では、Ｐ型トランジスタ領域ＡＰとＮ型トランジスタ領域ＡＮとが上下逆になっている。Ｐ型トランジスタ領域ＡＰおよびＮ型トランジスタ領域ＡＮでは、それぞれ、ナノワイヤ５０は平面視で４本ずつ、縦方向に２本ずつ、計８本ずつ並列に配置されている。また、セル端にはダミーゲート２５が配置されており、ゲート２０およびダミーゲート２５を含むゲート構造は、均一なピッチＰで配置されている。そして、第１セル列終端セルＣＥａのセル幅はＰ×３であり、第２セル列終端セルＣＥｂのセル幅はＰ×４である。
図６は第１セル列終端セルＣＥａの構成例を示す図であり、（ａ）はレイアウト構成を示す平面図、（ｂ）は（ａ）の構成の線VIｂ−VIｂにおける断面図である。ＣＦはセル枠である。Ｐ型トランジスタ領域ＡＰに８本（平面視で４本、縦方向に２本）のナノワイヤ５１ａが形成されており、その両側にパッド６１ａが形成されている。Ｎ型トランジスタ領域ＡＮに８本（平面視で４本、縦方向に２本）のナノワイヤ５１ｂが形成されており、その両側にパッド６１ｂが形成されている。セル内には、２本のゲート構造２０ａ，２０ｂが形成されており、また、Ｘ方向における両側のセル端にそれぞれ、ダミーゲートとなるゲート構造２５ａ，２５ｂが形成されている。
ここで、パッド６１ａは、図面左側の端部６０１がゲート構造２５ａの手前にあり、図面右側の端部６０２がゲート構造２０ｂの手前にある。すなわち、端部６０１は、ゲート構造２５ａの近傍で、ゲート構造２５ａと平面視で重なりを持たない位置にある一方、端部６０２は、ゲート構造２０ｂの近傍で、ゲート構造２０ｂと平面視で重なりを持たない位置にある。また同様に、パッド６１ｂは、図面左側の端部６０３がゲート構造２５ａの手前にあり、図面右側の端部６０４がゲート構造２０ｂの手前にある。すなわち、端部６０３は、ゲート構造２５ａの近傍で、ゲート構造２５ａと平面視で重なりを持たない位置にある一方、端部６０４は、ゲート構造２０ｂの近傍で、ゲート構造２０ｂと平面視で重なりを持たない位置にある。なお、第１セル列終端セルＣＥａは、図１および図５に示すように、セル列ＣＲの図面右側の端部に配置されるため、図６において、図面左側は回路ブロック１内部側に相当し、図面右側は回路ブロック１外部側に相当する。
なお、第２セル列終端セルＣＥｂは、第１セル列終端セルＣＥａと対比すると、セル幅がゲート構造の１ピッチＰ分大きくなっている。ただし、基本的な構成は図６と同様である。
図５に戻り、図面上側のセル列において、セルＣ２は、第１セル列終端セルＣＥａの図面左側に隣接している。セルＣ２は、Ｐ型トランジスタ領域ＡＰにおいて、Ｘ方向に延びる複数（ここでは８本）のナノワイヤ５５ａ、およびナノワイヤ５５ａと接続された複数のパッド６５ａを備えている。そして、複数のパッド６５ａは、第１セル列終端セルＣＥａが有する複数のパッド６１ａとそれぞれ対向している。また、複数のパッド６５ａは、対向するパッド６１ａとの間の間隔Ｄ１が同一である。また、セルＣ２は、Ｎ型トランジスタ領域ＡＮにおいて、Ｘ方向に延びる複数（ここでは８本）のナノワイヤ５５ｂ、およびナノワイヤ５５ｂと接続された複数のパッド６５ｂを備えている。そして、複数のパッド６５ｂは、第１セル列終端セルＣＥａが有する複数のパッド６１ｂとそれぞれ対向している。また、複数のパッド６５ｂは、対向するパッド６１ｂとの間の間隔Ｄ１が同一である。図面中央のセル列におけるセルＣ４と第２セル列終端セルＣＥｂとの関係、および、図面下側のセル列におけるセルＣ７と第１セル列終端セルＣＥａとの関係も、これと同様である。
図６に示すような構成の第１セル列終端セルＣＥａを用いることによって、次のような作用効果が得られる。すなわち、第１セル列終端セルＣＥａが備えている複数のパッド６１ａ，６１ｂは、回路ブロック１内部側の端部６０１，６０３が、セル端に配置されたゲート構造２５ａの近傍で、ゲート構造２５ａと平面視で重なりを持たない位置にある。これにより、第１セル列終端セルＣＥａは、隣りのセルＣ２との間に余分なスペースを持つことなく、隣接して配置することができるので、回路ブロック１の面積をより小さく抑えることができる。
図７はセル列終端セルのレイアウト構成の他の例であって、セル列ＣＲの図面左側の端部に配置されるセル列終端セルの構成を示している。図７では、図面左側は回路ブロック１外部側に相当し、図面右側は回路ブロック１内部側に相当する。
図７（ａ）の構成は、図６（ａ）の構成を左右反転させたものに相当する。すなわち、Ｐ型トランジスタ領域ＡＰに８本（平面視で４本、縦方向に２本）のナノワイヤ５１ａが形成されており、その両側にパッド６１ａが形成されている。Ｎ型トランジスタ領域ＡＮに８本（平面視で４本、縦方向に２本）のナノワイヤ５１ｂが形成されており、その両側にパッド６１ｂが形成されている。セル内には、２本のゲート構造２０ａ，２０ｂが形成されており、また、Ｘ方向における両側のセル端にそれぞれ、ゲート構造２５ａ，２５ｂが形成されている。そして、パッド６１ａ，６１ｂは、図面右側の端部がゲート構造２５ａの手前にあり、図面左側の端部がゲート構造２０ｂの手前にある。
図７（ｂ）の構成は、図７（ａ）の構成のセル幅をゲート構造の１ピッチＰ分大きくしたものである。すなわち、Ｐ型トランジスタ領域ＡＰに８本（平面視で４本、縦方向に２本）のナノワイヤ５２ａが形成されており、その両側にパッド６２ａが形成されている。Ｎ型トランジスタ領域ＡＮに８本（平面視で４本、縦方向に２本）のナノワイヤ５２ｂが形成されており、その両側にパッド６２ｂが形成されている。セル内には、３本のゲート構造２１ａ，２１ｂ，２１ｃが形成されており、また、Ｘ方向における両側のセル端にそれぞれ、ゲート構造２６ａ，２６ｂが形成されている。そして、パッド６２ａ，６２ｂは、図面右側の端部がゲート構造２６ａの手前にあり、図面左側の端部がゲート構造２１ｃの手前にある。
本実施形態では、図１に示すように、複数のセル列ＣＲの一方の端部にそれぞれ配置されたセル列終端セルＣＥは、セル幅が全て同じではなく、セル幅が異なる複数種類のセル列終端セルＣＥａ，ＣＥｂが混在している。このため、セル列終端セルＣＥと隣りのセルとの境界の位置が、Ｘ方向において同一ではなく、ばらついている。これにより、製造プロセスにおいて、ナノワイヤを形成しない狭小な部分がセル列終端セルＣＥと隣りのセルとの境界においてＹ方向に連続して延びる長さを、過剰に長くならないように抑えることができる。したがって、ナノワイヤＦＥＴの製造ばらつきを抑制することができる。
また、図１に示すように、第１セル列終端セルＣＥａとセル幅が異なる第２セル列終端セルＣＥｂを、所定数のセル列おきに（例えば５列おきに）、配置してもよい。これにより、レイアウトの規則性が増すため、製造ばらつきをより抑制することができる。なお、第２セル列終端セルＣＥｂの配置は、一定間隔でなくてもかまわない。
なお、第１および第２実施形態では、セル列終端セルＣＥとして、セル幅がゲート構造のピッチＰの３倍および４倍の２種類のセルを用いるものとしたが、本開示はこれに限られるものではない。例えば、セル幅が異なる３種類以上のセル列終端セルを用いてもよいし、ゲート構造のピッチＰの３倍および４倍以外のセル幅を持つセル列終端セルを用いてもよい。
また、セル列終端セルＣＥの内部構成は、第１および第２実施形態で示したものに限られるものではない。例えば、図８は第１実施形態におけるセル列終端セルのレイアウト構成の他の例を示す平面図である。図８（ａ）の構成は、セル幅はゲート構造のピッチＰの４倍であるが、フィン１３ａ，１３ｂの長さが短く、図面右側（回路ブロック外部側）の端部が中央にあるゲート構造２１ｂの下にある。図８（ｂ）の構成は、セル幅はゲート構造のピッチＰの３倍であるが、フィン１４ａ，１４ｂの長さが長く、図面右側（回路ブロック外部側）の端部がセル端にあるゲート構造２５ｂの下にあり、ゲート構造２５ｂと平面視で重なりを持つ位置にある。
なお、上述の第１および第２実施形態では、回路ブロック１において、複数のセル列ＣＲは、それぞれ、その両側にセル列終端セルＣＥが配置されているものとした。ただし、本開示はこれに限られるものではなく、例えば、複数のセル列ＣＲの一方の側にのみ、セル列終端セルＣＥが配置されていてもよいし、セル列終端セルＣＥが配置されていないセル列ＣＲがあってもよい。すなわち、複数のセル列ＣＲのうち少なくとも１つが、少なくとも一方の端部に、上述したようなセル列終端セルＣＥが配置されていればよい。
また、上述の第１および第２実施形態では、回路ブロック１は、外形形状が矩形であり、複数のセル列ＣＲはＸ方向における両端の位置が揃っているものとした。ただし、本開示はこれに限られるものではない。例えば、回路ブロックの形状はＬ字形であってもよい。この場合、回路ブロックは、Ｘ方向における両端の位置が揃っている複数のセル列からなる矩形領域を含んでおり、この矩形領域を構成する複数のセル列の一方の端部に、セル幅が互いに異なる複数種類のセル列終端セルが配置されていてもよい。これにより、上述の第１および第２実施形態と同様に、フィン形状またはナノワイヤＦＥＴの製造ばらつきを抑制することができる。なお、上述の第１および第２実施形態の場合には、回路ブロック１全体がこの矩形領域に対応する。
また、回路ブロック１の、セル列終端セルＣＥが配置された方の側に、別の回路ブロックが隣接して配置されていてもよい。この場合には、別の回路ブロックの端部にもセル列終端セルが配置されていることが好ましい。
本開示では、フィン型トランジスタまたはナノワイヤＦＥＴを用いたスタンダードセルを備えた半導体集積回路装置において、回路ブロックのセル列端部において、製造ばらつきを抑制しつつ、トランジスタ特性を安定させることができる。したがって、半導体集積回路装置の性能向上に有用である。
１ 回路ブロック
１１ａ，１１ｂ，１２ａ，１２ｂ，１３ａ，１３ｂ，１４ａ，１４ｂ フィン
１５ａ，１５ｂ フィン（第１フィン）
２０ ゲート
２５ ダミーゲート
２０ａ，２０ｂ，２１ａ，２１ｂ，２１ｃ ゲート構造
２５ａ ゲート構造（第１ゲート構造）
２５ｂ ゲート構造（第２ゲート構造）
２６ａ，２６ｂ ゲート構造
５０，５１ａ，５１ｂ，５２ａ，５２ｂ ナノワイヤ
５５ａ，５５ｂ ナノワイヤ（第１ナノワイヤ）
６０，６１ａ，６１ｂ，６２ａ，６２ｂ パッド
６５ａ，６５ｂ パッド（第１パッド）
１０１，１０２，１０３，１０４ フィンの端部
６０１，６０２，６０３，６０４ パッドの端部
Ｃ，Ｃ１〜Ｃ７ セル
ＣＥ，ＣＥａ，ＣＥｂ セル列終端セル
ＣＲ セル列

Claims (13)

  1. 複数のセルが第１方向に並んでなるセル列が、前記第１方向と垂直をなす第２方向において複数並べて配置された回路ブロックを備え、
    前記回路ブロックにおいて、前記複数のセル列のうち少なくとも１つは、少なくとも一方の端部に、前記回路ブロックの論理機能に寄与しないセル列終端セルが配置されており、
    前記セル列終端セルは、
    前記第１方向に延びる複数のフィンと、
    前記第２方向に延びており、前記回路ブロック内部側のセル端に配置された第１ゲート構造を含む、複数のゲート構造とを備え、
    前記複数のフィンは、
    前記回路ブロック内部側の端部が、前記第１ゲート構造の近傍で、前記第１ゲート構造と平面視で重なりを持たない位置にあり、
    前記回路ブロック外部側の端部が、前記複数のゲート構造のうち前記第１ゲート構造以外のいずれかと、平面視で重なりを持つ位置にある
    ことを特徴とする半導体集積回路装置。
  2. 請求項１記載の半導体集積回路装置において、
    前記セル列終端セルの前記回路ブロック内部側に隣接する第１セルは、前記第１方向に延びる複数の第１フィンを備えており、
    前記複数の第１フィンは、前記セル列終端セルが有する前記複数のフィンとそれぞれ対向しており、かつ、対向するフィンとの間の間隔が同一である
    ことを特徴とする半導体集積回路装置。
  3. 請求項１記載の半導体集積回路装置において、
    前記複数のセル列は、それぞれ、両方の端部に、前記セル列終端セルが配置されている
    ことを特徴とする半導体集積回路装置。
  4. 請求項１記載の半導体集積回路装置において、
    前記複数のゲート構造は、前記回路ブロック外部側のセル端に配置された第２ゲート構造を含み、
    前記複数のフィンは、前記回路ブロック外部側の端部が、前記第２ゲート構造と平面視で重なりを持つ位置にある
    ことを特徴とする半導体集積回路装置。
  5. 請求項１記載の半導体集積回路装置において、
    前記回路ブロックは、前記第１方向における両端の位置が揃っている複数のセル列からなる矩形領域を含み、
    前記矩形領域を構成する複数のセル列の一方の端部にそれぞれ配置された複数の前記セル列終端セルは、前記第１方向におけるセルの寸法であるセル幅が互いに異なる、複数種類のセルを含む
    ことを特徴とする半導体集積回路装置。
  6. 請求項５記載の半導体集積回路装置において、
    前記複数種類のセルは、セル幅が互いに異なる第１セル列終端セルと第２セル列終端セルとを含み、
    前記第２セル列終端セルが、所定数のセル列おきに、配置されている
    ことを特徴とする半導体集積回路装置。
  7. 請求項５記載の半導体集積回路装置において、
    前記セル列終端セルの前記回路ブロック内部側に隣接する第１セルは、前記第１方向に延びる複数の第１フィンを備えており、
    前記複数の第１フィンは、前記セル列終端セルが有する前記複数のフィンとそれぞれ対向しており、かつ、対向するフィンとの間隔が同一である
    ことを特徴とする半導体集積回路装置。
  8. 請求項５記載の半導体集積回路装置において、
    前記矩形領域を構成する複数のセル列は、それぞれ、両方の端部に、前記セル列終端セルが配置されている
    ことを特徴とする半導体集積回路装置。
  9. 請求項５記載の半導体集積回路装置において、
    前記複数のゲート構造は、前記回路ブロック外部側のセル端に配置された第２ゲート構造を含み、
    前記複数のフィンは、前記回路ブロック外部側の端部が、平面視で前記第２ゲート構造と重なりを持つ位置にある
    ことを特徴とする半導体集積回路装置。
  10. 複数のセルが第１方向に並んでなるセル列が、前記第１方向と垂直をなす第２方向において複数並べて配置された回路ブロックを備え、
    前記回路ブロックは、前記第１方向における両端の位置が揃っている複数のセル列からなる矩形領域を含み、
    前記矩形領域を構成する複数のセル列の一方の端部に、それぞれ、前記回路ブロックの論理機能に寄与しない複数のセル列終端セルが配置されており、
    前記複数のセル列終端セルは、それぞれ、
    前記第１方向に延びる複数のナノワイヤと、
    前記ナノワイヤと接続された複数のパッドと、
    前記第２方向に延びており、前記回路ブロック内部側のセル端に配置された第１ゲート構造を含む、複数のゲート構造とを備え、
    前記複数のパッドは、
    前記回路ブロック内部側の端部が、前記第１ゲート構造の近傍で、前記第１ゲート構造と平面視で重なりを持たない位置にあり、
    前記複数のセル列終端セルは、前記第１方向におけるセルの寸法であるセル幅が互いに異なる、複数種類のセルを含む
    ことを特徴とする半導体集積回路装置。
  11. 請求項１０記載の半導体集積回路装置において、
    前記セル列終端セルの前記回路ブロック内部側に隣接する第１セルは、前記第１方向に延びる複数の第１ナノワイヤ、および前記第１ナノワイヤと接続された複数の第１パッドを備えており、
    前記複数の第１パッドは、前記セル列終端セルが有する前記複数のパッドとそれぞれ対向しており、かつ、対向するパッドとの間の間隔が同一である
    ことを特徴とする半導体集積回路装置。
  12. 請求項１０記載の半導体集積回路装置において、
    前記複数のセル列は、それぞれ、両方の端部に、前記セル列終端セルが配置されている
    ことを特徴とする半導体集積回路装置。
  13. 請求項１０記載の半導体集積回路装置において、
    前記複数種類のセルは、セル幅が互いに異なる第１セル列終端セルと第２セル列終端セルとを含み、
    前記第２セル列終端セルが、所定数のセル列おきに、配置されている
    ことを特徴とする半導体集積回路装置。
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