CN109314080A - 半导体集成电路装置 - Google Patents

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Abstract

在包括使用鳍片式晶体管的标准单元的半导体集成电路装置中，不对电路块的逻辑功能做贡献的单元行终止单元(CEa)布置在单元行的端部。单元行终止单元(CEa)包括沿X方向延伸的多个鳍片(11a、11b)。多个鳍片(11a、11b)的靠电路块内部侧的端部位于布置在单元端部的栅极构造(25a)的附近且俯视时不与栅极构造(25a)重叠的位置上。多个鳍片(11a、11b)的靠电路块外部侧的端部位于俯视时与栅极构造(20b)重叠的位置上。

Description

半导体集成电路装置
技术领域
本公开涉及一种半导体集成电路装置，其包括使用鳍片结构的晶体管或纳米线场效应晶体管(Field Effect Transistor，FET)的标准单元(以下适当地简称为“单元”)。
背景技术
作为在半导体衬底上形成半导体集成电路的方法，已知标准单元法。标准单元法是如下方法，即：预先准备具有特定逻辑功能的基本单元(例如，反相器，锁存器，触发器，全加器等)作为标准单元，将多个标准单元布置在半导体衬底上，然后用布线将上述标准单元互相连接起来，从而设计LSI芯片。
近年来，在半导体装置领域中已经提出使用鳍片结构的晶体管(以下称为“鳍片式晶体管”)。图9是示出鳍片式晶体管的概要的示意图。与具有二维结构的MOS晶体管不同，源极和漏极具有称为鳍片的凸起的立体结构。并且栅极布置为包覆该鳍片。由于该鳍片结构，沟道区域由鳍片的三个面形成，因此与现有技术相比，沟道的可控性大幅度地提高。由此，能够获得如泄漏功率降低、导通状态电流提高、工作电压降低等效果，从而半导体集成电路的性能提高。此外，纳米线FET也作为立体结构晶体管之一受到关注。
专利文献1公开了用于填充单元之间的间隙的填充单元的结构。该填充单元具有鳍片结构，鳍片的两端均终止于栅极之间的位置处。
专利文献1：美国专利申请公开第2014/0167815号说明书(图4)
发明内容
-发明要解决的技术问题-
鳍片式晶体管的特性为：与二维结构的MOS晶体管相比，更强烈地受到与相邻的晶体管之间的距离的影响。例如，电流特性根据对应于与其它鳍片之间的距离的氧化层间隙效应(OD-Spacing-Effect，OSE)及物理应力的变化而变化。此外，由于鳍片从衬底表面凸起，所以电容特性也根据与其它鳍片之间的距离而变化。也就是说，鳍片式晶体管的电流特性和电容特性根据与相邻的晶体管之间的距离而变化。
而且，在采用标准单元法的情况下，与某一标准单元相邻的标准单元的结构是多种多样的。因此，例如就布置在单元端部附近的鳍片式晶体管而言，根据相邻的标准单元的结构，与相邻的鳍片之间的距离发生各种各样的变化。此外，例如就布置在电路块中的单元行的端部的标准单元而言，与相邻的鳍片之间的距离可能会非常大。如上所述，如果鳍片式晶体管的特性根据单元的布置情况而发生很大变化，则需要预先考虑该变化而给电流和电容提供一定的余量。这因为有导致半导体集成电路的性能降低、成本增加的可能性，所以不是优选的。
本公开的目的在于：在包括使用了鳍片式晶体管或纳米线FET的标准单元的半导体集成电路装置中，在电路块的单元行端部，一边抑制制造偏差，一边使晶体管特性稳定。
-用以解决技术问题的技术方案-
本公开的第一方面是这样的，半导体集成电路装置包括电路块，在该电路块中，多个单元沿第一方向排列而形成单元行，多个所述单元行沿垂直于所述第一方向的第二方向排列着布置，在所述电路块中，多个所述单元行中的至少一个所述单元行在至少一端部布置有不对所述电路块的逻辑功能做贡献的单元行终止单元，所述单元行终止单元包括：沿所述第一方向延伸的多个鳍片；以及沿所述第二方向延伸的多个栅极构造，多个所述栅极构造中包括布置在靠电路块内部侧的单元端部的第一栅极构造，多个所述鳍片的靠所述电路块内部侧的端部位于所述第一栅极构造的附近且俯视时不与所述第一栅极构造重叠的位置上，多个所述鳍片的靠电路块外部侧的端部位于俯视时与多个所述栅极构造中除了所述第一栅极构造以外的任一个所述栅极构造重叠的位置上。
根据该方面，在半导体集成电路装置的电路块中，在单元行的端部布置有不对电路块的逻辑功能做贡献的单元行终止单元。由于存在有该单元行终止单元，能够使该单元行的端部附近的晶体管特性稳定。而且，单元行终止单元包括沿第一方向延伸的多个鳍片，多个鳍片的靠电路块内部侧的端部位于布置在单元端部的栅极构造的附近且俯视时不与该栅极构造重叠的位置上。这样一来，单元行终止单元能够在与相邻的单元之间不具有多余空间的情况下与该单元相邻，因此，能够进一步减小电路块的面积。此外，能够使相邻的单元的鳍片式晶体管的特性稳定。另一方面，单元行终止单元包括的多个鳍片的靠电路块外部侧的端部位于俯视时与除了第一虚设栅极以外的栅极构造重叠的位置上，即位于该栅极构造的下方。由此，能够抑制鳍片形状的制造偏差。因此，能够在电路块的单元行端部，一边抑制制造偏差，一边使晶体管特性稳定。
本公开的另一个方面是这样的，半导体集成电路装置包括电路块，在该电路块中，多个单元沿第一方向排列而形成单元行，多个所述单元行沿垂直于所述第一方向的第二方向排列着布置。所述电路块包括由多个单元行形成的矩形区域，多个所述单元行的在所述第一方向上的两端的位置对齐，并且在构成所述矩形区域的多个单元行的一端部分别布置有不对所述电路块的逻辑功能做贡献的多个单元行终止单元。多个所述单元行终止单元分别包括：沿所述第一方向延伸的多根纳米线；与所述纳米线连接的多个垫；以及沿所述第二方向延伸的多个栅极构造，多个所述栅极构造包括布置在靠电路块内部侧的单元端部的第一栅极构造。多个所述垫的靠所述电路块内部侧的端部位于所述第一栅极构造的附近且俯视时不与所述第一栅极构造重叠的位置上。多个所述单元行终止单元包括在所述第一方向上的单元的尺寸即单元宽度互不相等的多种单元。
根据该方面，在半导体集成电路装置的电路块中，在单元行的端部布置有不对电路块的逻辑功能做贡献的单元行终止单元。由于存在有该单元行终止单元，能够使该单元行的端部附近的晶体管特性稳定。而且，单元行终止单元包括沿第一方向延伸的多根纳米线以及与该纳米线连接的多个垫，多个垫的靠电路块内部侧的端部位于布置在单元端部的栅极构造的附近且俯视时不与该栅极构造重叠的位置上。这样一来，单元行终止单元能够在与相邻的单元之间不具有多余空间的情况下与该单元相邻，因此，能够进一步减小电路块的面积。此外，因为多个单元行终止单元包括单元宽度互不相等的多种单元，所以单元行终止单元与相邻的单元之间的边界的位置在第一方向上有偏移。由此，在制造过程中，能够抑制下述长度延伸得过长，该长度是：不形成纳米线的狭小的部分在单元行终止单元与相邻的单元之间的边界处沿第二方向连续延伸的长度。因此，能够抑制纳米线FET的制造偏差。
-发明的效果-
根据本公开，能够做到：在包括使用鳍片式晶体管或纳米线FET的标准单元的半导体集成电路装置中，在电路块的单元行端部，一边抑制制造偏差，一边使晶体管特性稳定。
附图说明
图1是示意性俯视图，其示出本实施方式所涉及的半导体集成电路装置包括的电路块的版图(layout)之例。
图2是第一实施方式的图1的局部放大图。
图3(a)、(b)是示出第一实施方式的单元行终止单元的结构例的图，图3(a)是示出版图结构的俯视图，图3(b)是截面图。
图4(a)、(b)是示出第一实施方式的单元行终止单元的版图结构的其它例的俯视图。
图5是第二实施方式的图1的局部放大图。
图6(a)、(b)是示出第二实施方式的单元行终止单元的结构例的图，图6(a)是示出版图结构的俯视图，图6(b)是截面图。
图7(a)、(b)是示出第二实施方式的单元行终止单元的版图结构的其它例的俯视图。
图8(a)、(b)是示出第一实施方式的单元行终止单元的版图结构的其它例的俯视图。
图9是示出鳍片结构的晶体管的概要的示意图。
图10是示出纳米线FET的基本结构的示意图。
图11是示出纳米线FET的基本结构的示意图。
具体实施方式
下面，参照附图对实施方式进行说明。
(第一实施方式)
在第一实施方式中，假设半导体集成电路装置包括多个标准单元，在多个所述标准单元中的至少一部分标准单元使用鳍片式晶体管。
图1是示意性俯视图，其示出本实施方式所涉及的半导体集成电路装置包括的电路块的版图之例。在图1的电路块1中，沿X方向(在图1中的横向，相当于第一方向)排列的多个单元C构成单元行CR。而且，多个单元行CR沿Y方向(在图1中的纵向，相当于第二方向)排列着布置。需要说明的是，在图1中，对于每个单元C，仅示出了其单元框，并且省略图示如栅极、鳍片等内部的构成要素。
在图1的版图中，电路块1的外形形状呈矩形，多个单元行CR的在X方向上的两端的位置对齐。而且在多个单元行CR中的每一个单元行CR的两端部布置有单元行终止单元(也称为“端盖单元(End Cap Cell)”)CE。在图1中，在单元行终止单元CE上标注了斜线。这里，“单元行终止单元”是指，不对电路块1的逻辑功能做贡献且用于使单元行CR终止的单元。通过布置单元行终止单元CE，能够在X方向上充分地扩展单元行CR中的阱区。这样一来，能够使位于比单元行终止单元CE更靠内侧的位置上且对逻辑功能做贡献的单元的晶体管远离阱端，从而避免位于阱端附近的晶体管的特性发生变化。
在图1的版图中，作为单元行终止单元CE布置有第一单元行终止单元CEa和第二单元行终止单元CEb，第一单元行终止单元CEa和第二单元行终止单元CEb的在X方向上的尺寸即单元宽度不相等。需要说明的是，除了包括单元行终止单元CE之外，电路块1还可以包括例如填充单元等不对电路块1的逻辑功能做贡献的单元。
图2是本实施方式的在图1中的局部W的放大图。在图2中，除了单元框(用虚线示出)以外，还示出了鳍片10、以及包括栅极20和虚设栅极25的栅极构造。然而，省略图示金属布线等其它构成要素。这里，“虚设栅极”是指没有形成在鳍片10的上方且不构成鳍片式晶体管的栅极。在图2中，在鳍片10上标注了斜线，以便于观察附图(这同样适用于图3～图4和图8)。C1～C7是对电路块1的逻辑功能做贡献的单元。图2中上侧的单元行包括单元C1、C2，并且在图2中右侧的端部布置有第一单元行终止单元CEa。图2中中央部位的单元行包括单元C3、C4，并且在图2中右侧的端部布置有第二单元行终止单元CEb。图2中下侧的单元行包括单元C5～C7，并且在图2中右侧的端部布置有第一单元行终止单元CEa。
在图2中，鳍片10被布置成沿X方向延伸，栅极20和虚设栅极25被布置成沿Y方向延伸。鳍片式晶体管由鳍片10和形成在该鳍片10的上方的栅极20构成。在每个单元行中，AP是P型晶体管区域，AN是N型晶体管区域。在从上开始数第一行和第三行的单元行中，上部是P型晶体管区域AP，下部是N型晶体管区域AN，而在从上开始数第二行的单元行中，上部是N型晶体管区域AN，下部是P型晶体管区域AP。四个鳍片10互相平行地布置在P型晶体管区域AP中。四个鳍片10互相平行地布置在N型晶体管区域AN中。此外，虚设栅极25布置在单元端部。栅极构造以均等的间距P布置，在该栅极构造包括栅极20和虚设栅极25。而且，第一单元行终止单元CEa的单元宽度是P×3，第二单元行终止单元CEb的单元宽度是P×4。
图3(a)、(b)是示出第一单元行终止单元CEa的结构例的图，图3(a)是示出版图结构的俯视图，图3(b)是沿图3(a)的结构的IIIb-IIIb线剖开的截面图。CF是一个单元框。在P型晶体管区域AP中形成有四个鳍片11a，在N型晶体管区域AN中形成有四个鳍片11b。在单元中形成有两个栅极构造20a、20b，此外，在X方向上两端部分别形成有成为虚设栅极的栅极构造25a、25b。
这里，鳍片11a的图中左侧的端部101位于即将到达却未到达栅极构造25a的位置，鳍片11a的图中右侧的端部102位于栅极构造20b的下方。也就是说，端部101位于栅极构造25a附近且俯视时不与栅极构造25a重叠的位置上，而端部102位于俯视时与栅极构造20b重叠的位置上。同样地，鳍片11b的图中左侧的端部103位于即将到达却未到达栅极构造25a的位置，鳍片11b的图中右侧的端部104位于栅极构造20b的下方。也就是说，端部103位于栅极构造25a附近且俯视时不与栅极构造25a重叠的位置上，而端部104位于俯视时与栅极构造20b重叠的位置上。需要说明的是，如图1和图2所示，第一单元行终止单元CEa布置在单元行CR的图中右侧的端部，因此，在图3(a)、(b)中，图中左侧相当于电路块1的内部侧，图中右侧相当于电路块1的外部侧。
需要说明的是，第二单元行终止单元CEb的单元宽度大于第一单元行终止单元CEa的单元宽度，两者之差为栅极构造的一个间距P。然而，基本结构与图3中的结构相同。
返回图2，在图中上侧的单元行中，单元C2与第一单元行终止单元CEa的图中左侧相邻。单元C2包括在P型晶体管区域PA中沿X方向延伸的多个(这里是四个)鳍片15a。多个鳍片15a分别与第一单元行终止单元CEa具有的多个鳍片11a相向。多个鳍片15a与相向的鳍片11a之间的间隔D1相等。单元C2还包括在N型晶体管区域NA中沿X方向延伸的多个(这里是四个)鳍片15b。多个鳍片15b分别与第一单元行终止单元CEa具有的多个鳍片11b相向。多个鳍片15b与相向的鳍片11b之间的间隔D1相等。图2中中央部位的单元行中的单元C4与第二单元行终止单元CEb之间的关系、以及图2中下侧的单元行中的单元C7与第一单元行终止单元CEa之间的关系都与上述的关系相同。
这里，补充说明鳍片的端部与栅极构造之间的位置关系。
鳍片的端部的终止位置可大致分为两种模式，即：1)端部在即将到达却未到达栅极构造的位置终止；以及2)端部在栅极构造的下方终止。在图2的版图中，大多数的鳍片的端部属于模式1)，即在即将到达却未到达栅极构造的位置终止，并且俯视时不与栅极构造重叠。然而，在单元行终止单元CEa、CEb中，靠电路块外部侧(图中右侧)的端部属于模式2)，即在栅极构造的下方终止。
在模式1)的情况下，仅有一个栅极夹在鳍片端部之间，并且它们之间的间隔是比栅极间距小的微小距离。因此，当采用模式1)时，能过实现电路块的小面积化，并且由于相邻单元中的鳍片以相等的微小间隔彼此相向，因而晶体管特性的预测精度会提高。另一方面，在模式2)的情况下，鳍片端部之间的间隔为栅极间距或栅极间距的整数倍的间隔，而且该间隔较大。因此，当采用模式2)时，会妨碍电路块的小面积化，并且由于相邻单元中的鳍片之间的距离有时不确定，因而难以预测晶体管特性。
另一方面，在制造过程中，在电路块的整个表面上形成鳍片，然后使用掩膜除去不需要的部分。此时，在采用了模式2)的部分，因为鳍片间隔较大，所以能够高精度地除去鳍片。另一方面，在采用了模式1)的部分，因为鳍片间隔狭小，所以除去的精度低且偏差大。也就是说，鳍片形状容易产生制造偏差。
因此，通过使用具有如图3所示的结构的单元行终止单元CEa，能够获得以下作用和效果。即，第一单元行终止单元CEa包括的多个鳍片11a、11b的靠电路块1内部侧的端部101、103位于布置在单元端部的栅极构造25a的附近且俯视时不与栅极构造25a重叠的位置上。这样一来，第一单元行终止单元CEa能够在与相邻的单元C2之间不具有多余空间的情况下与单元C2相邻，因此，能够进一步减小电路块1的面积。如图2所示，在与第一单元行终止单元CEa相邻的单元C2中，鳍片15a与第一单元行终止单元CEa中的鳍片11a相向，并且鳍片15b与第一单元行终止单元CEa中的鳍片11b相向。由此，单元C2的鳍片式晶体管的特性稳定。另一方面，第一单元行终止单元CEa包括的多个鳍片11a、11b的靠电路块1外部侧的端部102、104位于俯视时与栅极构造20b重叠的位置上。由此，能够抑制鳍片形状的制造偏差。第二单元行终止单元CEb也能够获得相同的作用和效果。
需要说明的是，在图2和图3(a)、(b)中示出了布置在单元行CR的图中右侧的端部的单元行终止单元的版图结构例。对于布置在单元行CR的图中左侧的端部的单元行终止单元，例如，将上述结构左右倒过来即可。
图4(a)、(b)示出了单元行终止单元的版图结构的另一示例，并且示出了布置在单元行CR的图中左侧的端部的单元行终止单元的结构。在图4(a)、(b)中，图中的左侧相当于电路块1的外部侧，图中的右侧相当于电路块1的内部侧。
图4(a)的结构相当于将图3(a)的结构左右倒过来的结构。也就是说，在P型晶体管区域AP中形成有四个鳍片11a，在N型晶体管区域AN中形成有四个鳍片11b。在单元中形成有两个栅极构造20a、20b，此外，在X方向上的两端部分别形成有栅极构造25a、25b。而且，鳍片11a、11b的图中右侧的端部位于即将到达却未到达栅极构造25a的位置，鳍片11a、11b的图中左侧的端部位于栅极构造20b的下方。
通过将在图4(a)的结构下的单元宽度扩大来获得图4(b)的结构，两者之差为栅极构造的一个间距P。也就是说，在P型晶体管区域AP中形成有四个鳍片12a，在N型晶体管区域AN中形成有四个鳍片12b。在单元中形成有三个栅极构造21a、21b、21c，此外，在X方向上两侧的单元端部分别形成有栅极构造26a、26b。而且，鳍片12a、12b的图中右侧的端部位于即将到达却未到达栅极构造26a的位置，鳍片12a、12b的图中左侧的端部位于栅极21c的下方。
在本实施方式中，如图1所示，分别布置在多个单元行CR的一端部的单元行终止单元CE的单元宽度并不是全部相等，而是单元宽度不相等的多种单元行终止单元CEa、CEb混在一起。因此，单元行终止单元CE与相邻的单元之间的边界的位置在X方向上不相同，有偏移。由此，在制造过程中，能够抑制下述长度延伸得过长，该长度是：要被除去鳍片的狭小的部分在单元行终止单元CE与相邻的单元之间的边界处沿Y方向连续延伸的长度。因此，能够抑制鳍片形状的制造偏差。
也可以是这样的，如图1所示，以每隔规定数量的单元行(例如，每隔五行)的方式布置单元宽度与第一单元行终止单元CEa不同的第二单元行终止单元CEb。这样一来，版图的规则性提高，从而能够进一步抑制制造偏差。需要说明的是，布置第二单元行终止单元CEb时的间隔不必是恒定的间隔。
(第二实施方式)
在第二实施方式中，假设半导体集成电路装置包括多个标准单元，多个所述标准单元中的至少一部分标准单元使用纳米线FET。
图10是示出纳米线FET的基本结构例的示意图(又称为“全包围栅极(Gate AllAround，GAA)结构)。纳米线FET是使用细线(纳米线)的FET，电流在该线中流过。纳米线例如由硅形成。如图10所示，纳米线形成为在衬底上沿水平方向即平行于衬底的方向延伸，并且该纳米线的两端连接到成为纳米线FET的源极区域和漏极区域的构造物上。在本说明书中，在纳米线FET中，将连接到纳米线的两端上且成为纳米线FET的源极区域和漏极区域的构造物称作垫(pad)。在图10中，在硅衬底上形成有浅沟道隔离(Shallow Trench Isolation，STI)，其中，硅衬底暴露在纳米线的下方(标注了斜线的部分)。需要说明的是，实际上，标注了斜线的部分有时被热氧化膜等覆盖，但在图10中，为了简化起见省略了图示。
纳米线夹着由氧化硅膜等形成的绝缘膜，被例如由多晶硅形成的栅电极包围起来。垫和栅电极形成在衬底表面上。根据该结构，纳米线的沟道区域的上部、两侧部分和下部都被栅电极包围起来，因此电场均匀地施加到沟道区域，从而改善FET的开关特性。
需要说明的是，垫中至少与纳米线连接的部分成为源极/漏极区域，但比与纳米线连接的部分更靠下侧的部分并不一定成为源极/漏极区域。此外，纳米线的一部分(未被栅电极包围的部分)有时成为源极/漏极区域。
在图10中，沿纵向即垂直于衬底的方向布置有两根纳米线。其中，沿纵向布置的纳米线的根数并不限于两根，可以布置一根纳米线，也可以将三根以上纳米线沿垂直方向排列着布置。此外，在图10中，位于最上方的纳米线的上端和垫的上端从衬底算起的高度相等。然而，并不一定要使它们的从衬底算起的高度相等，垫的上端也可以高于最上面的纳米线的上端。
如图11所示，埋氧层(Buried Oxide，BOX)形成在衬底的上表面上，有时纳米线FET形成在该BOX上。
而且，本实施方式所涉及的半导体集成电路装置的电路块的版图例示于上述图1的示意性俯视图中。
图5是本实施方式的在图1中的局部W的放大图。在图5中，除了单元框(用虚线示出)以外，还示出了纳米线50、垫60、以及包括栅极20和虚设栅极25的栅极构造。然而，省略图示金属布线等其它构成要素。这里，“虚设栅极”是指没有形成在纳米线50的周围并且不构成纳米线FET的栅极。C1～C7是对电路块1的逻辑功能做贡献的单元。图5中上侧的单元行包括单元C1、C2，并且在图5中右侧的端部布置有第一单元行终止单元CEa。图5中中央部位的单元行包括单元C3、C4，并且在图5中右侧的端部布置有第二单元行终止单元CEb。图5中下侧的单元行包括单元C5～C7，并且在图5中右侧的端部布置有第一单元行终止单元CEa。
在图5中，纳米线50被布置成沿X方向延伸，在该纳米线50的两侧布置有垫60。此外，栅极20和虚设栅极25被布置成沿Y方向延伸。纳米线FET由纳米线50和环绕该纳米线50形成的栅极20构成。在每个单元行中，AP是P型晶体管区域，AN是N型晶体管区域。在从上开始数第一行和第三行的单元行中，上部是P型晶体管区域AP，下部是N型晶体管区域AN，而在从上开始数第二行的单元行中，上部是N型晶体管区域AN，下部是P型晶体管区域AP。在P型晶体管区域AP和N型晶体管区域AN中，俯视时都有四根纳米线50，并且在纵向上都有两根纳米线50，总共八根纳米线50并排着布置。此外，虚设栅极25布置在单元端部。栅极构造以均等的间距P布置，在该栅极构造包括栅极20和虚设栅极25。而且，第一单元行终止单元CEa的单元宽度是P×3，第二单元行终止单元CEb的单元宽度是P×4。
图6(a)、(b)是示出第一单元行终止单元CEa的结构例的图，图6(a)是示版图结构的俯视图，图6(b)是沿图6(a)的结构的VIb-VIb线剖开的截面图。CF是一个单元框。在P型晶体管区域AP中形成有八根(俯视时四根、在纵向上两根)纳米线51a，在所述纳米线51a的两侧形成有垫61a。在N型晶体管区域AN中形成有八根(俯视时四根、在纵向上两根)纳米线51b，在所述纳米线51b的两侧形成有垫61b。在单元中形成有两个栅极构造20a、20b，此外，在X方向上两端部分别形成有成为虚设栅极的栅极构造25a、25b。
这里，垫61a的图中左侧的端部601位于即将到达却未到达栅极构造25a的位置，垫61a的图中右侧的端部602位于即将到达却未到达栅极构造20b的位置。也就是说，端部601位于栅极构造25a附近且俯视时不与栅极构造25a重叠的位置上，而端部602位于俯视时不与栅极构造20b重叠的位置上。同样地，垫61b的图中左侧的端部603位于即将到达却未到达栅极构造25a的位置，垫61b的图中右侧的端部604位于即将到达却未到达栅极构造20b的位置。也就是说，端部603位于栅极构造25a附近且俯视时不与栅极构造25a重叠的位置上，而端部604位于栅极构造20b附近且俯视时不与栅极构造20b重叠的位置上。需要说明的是，如图1和图5所示，第一单元行终止单元CEa布置在单元行CR的图中右侧的端部，因此，在图6(a)、(b)中，图中的左侧相当于电路块1的内部侧，图中的右侧相当于电路块1的外部侧。
需要说明的是，第二单元行终止单元CEb的单元宽度大于第一单元行终止单元CEa的单元宽度，两者之差为栅极构造的一个间距P。然而，基本结构与图6(a)、(b)中的结构相同。
返回图5，在图中上侧的单元行中，单元C2与第一单元行终止单元CEa的图中左侧相邻。单元C2包括在P型晶体管区域PA中沿X方向延伸的多根(这里是八根)纳米线55a、以及与纳米线55a相连接的多个垫65a。多个垫65a分别与第一单元行终止单元CEa具有的多个垫61a相向。多个垫65a和与其相向的垫61a之间的间隔D1相等。单元C2还包括在N型晶体管区域NA中沿X方向延伸的多根(这里是八根)纳米线55b、以及与纳米线55b相连接的多个垫65b。多个垫65b分别与第一单元行终止单元CEa具有的多个垫61b相向。多个垫65b和与其相向的垫61b之间的间隔D1相等。图2中中央部位的单元行中的单元C4与第二单元行终止单元CEb之间的关系、以及图2中下侧的单元行中的单元C7与第一单元行终止单元CEa之间的关系都与上述的关系相同。
通过使用具有如图6(a)、(b)所示的结构的单元行终止单元CEa，能够获得以下作用和效果。即，第一单元行终止单元CEa包括的多个垫61a、61b的靠电路块1内部侧的端部601、603位于布置在单元端部的栅极构造25a的附近且俯视时不与栅极构造25a重叠的位置上。这样一来，第一单元行终止单元CEa能够在与相邻的单元C2之间不具有多余空间的情况下与单元C2相邻，因此，能够进一步减小电路块1的面积。
图7(a)、(b)示出了单元行终止单元的版图结构的另一示例，并且示出了布置在单元行CR的图中左侧的端部的单元行终止单元的结构。在图7(a)、(b)中，图中的左侧相当于电路块1的外部侧，图中的右侧相当于电路块1的内部侧。
图7(a)的结构相当于将图6(a)的结构左右倒过来的结构。即，在P型晶体管区域AP中形成有八根(俯视时四根、在纵向上两根)纳米线51a，在所述纳米线51a的两侧形成有垫61a。在N型晶体管区域AN中形成有八根(俯视时四根、在纵向上两根)纳米线51b，在所述纳米线51b的两侧形成有垫61b。在单元中形成有两个栅极构造20a、20b，此外，在X方向上的两端部分别形成有栅极构造25a、25b。而且，垫61a、61b的图中右侧的端部位于即将到达却未到达栅极构造25a的位置，垫61a、61b的图中左侧的端部位于即将到达却未到达栅极构造20b的位置。
通过将在图6(a)的结构下的单元宽度扩大来获得图7(b)的结构，两者之差为栅极构造的一个间距P。即，在P型晶体管区域AP中形成有八根(俯视时四根、在纵向上两根)纳米线52a，在所述纳米线52a的两侧形成有垫62a。在N型晶体管区域AN中形成有八根(俯视时四根、在纵向上两根)纳米线52b，在所述纳米线52b的两侧形成有垫62b。在单元中形成有三个栅极构造21a、21b、21c，此外，在X方向上两侧的单元端部分别形成有栅极构造26a、26b。而且，垫62a、62b的图中右侧的端部位于即将到达却未到达栅极构造26a的位置，垫62a、62b的图中左侧的端部位于即将到达却未到达栅极21c的位置。
在本实施方式中，如图1所示，分别布置在多个单元行CR的一端部的单元行终止单元CE的单元宽度不是全部相等，而是单元宽度不相同的多种单元行终止单元CEa、CEb混在一起。因此，单元行终止单元CE与相邻的单元之间的边界的位置在X方向上不相同，有偏移。由此，在制造过程中，能够抑制下述长度延伸得过长，该长度是：不形成纳米线的狭小的部分在单元行终止单元CE与相邻的单元之间的边界处沿Y方向连续延伸的长度。因此，能够抑制纳米线FET的制造偏差。
也可以是这样的，如图1所示，以每隔规定数量的单元行(例如，每隔五行)的方式布置单元宽度与第一单元行终止单元CEa不同的第二单元行终止单元CEb。这样一来，版图的规则性提高，从而能够进一步抑制制造偏差。需要说明的是，布置第二单元行终止单元CEb时的间隔不必是恒定的间隔。
需要说明的是，在第一和第二实施例中，使用下述两种单元作为单元行终止单元CE，所述两种单元为：单元宽度是栅极构造的间距P的三倍；以及单元宽度是栅极构造的间距P的四倍，但并不限于此。例如，可以使用具有不同单元宽度的三种以上单元行终止单元，或者也可以使用单元宽度不是栅极构造的间距P的三倍和四倍的单元行终止单元。
单元行终止单元CE的内部结构并不限于第一和第二实施方式所示的内部结构。例如，图8(a)、(b)是示出第一实施方式的单元行终止单元的版图结构的其它例的俯视图。在图8(a)的结构中，单元宽度是栅极构造的间距P的四倍，但鳍片13a、13b的长度较短，并且鳍片13a、13b的图中右侧(靠电路块外部侧)的端部位于在中央部位的栅极构造21b的下方。在图8(b)的结构中，单元宽度是栅极构造的间距P的三倍，但鳍片14a、14b的长度较长，并且鳍片14a、14b的图中右侧(靠电路块外部侧)的端部位于在单元端部的栅极构造25b的下方，并且位于俯视时与栅极构造25b重叠的位置上。
需要说明的是，在上述第一和第二实施方式中，在电路块1中，多个单元行CE分别布置在多个所述单元行CR的两侧。然而，本公开并不限于此，例如，单元行终止单元CE可以仅布置在多个单元行CR的一侧，或者也可以存在没有布置单元行终止单元CE的单元行CR。也就是说，多个单元行CR中的至少一个单元行在至少一端部布置有如上所述的单元行终止单元CE即可。
在上述的第一和第二实施方式中，电路块1的外形形状呈矩形，多个单元行CR的在X方向上的两端的位置对齐。不过，本公开并不限于此。例如，电路块的形状也可以呈L字形。在这种情况下，电路块包括由在X方向上的两端的位置对齐的多个单元行构成的矩形区域，并且在构成该矩形区域的多个单元行的一端部布置有单元宽度互不相等的多种单元行终止单元。这样一来，与上述的第一和第二实施方式一样，能够抑制纳米线FET的制造偏差。需要说明的是，在采用上述的第一和第二实施方式的情况下，整个电路块1对应于该矩形区域。
此外，也可以另一个电路块以与电路块1相邻的方式布置在电路块1中的布置有单元行终止单元CE的一侧。在此情况下，优选的是，在另一个电路块的端部也布置有单元行终止单元。
-产业实用性-
在本公开中，能够做到：在包括使用鳍片式晶体管或纳米线FET的标准单元的半导体集成电路装置中，在电路块的单元行端部，一边抑制制造偏差，一边使晶体管特性稳定。因此，对于提高半导体集成电路装置的性能是有用的。
-符号说明-
1 电路块
11a、11b、12a、12b、13a、13b、14a、14b 鳍片
15a、15b 鳍片(第一鳍片)
20 栅极
25 虚设栅极
20a、20b、21a、21b、21c 栅极构造
25a 栅极构造(第一栅极构造)
25b 栅极构造(第二栅极构造)
26a、26b 栅极构造
50、51a、51b、52a、52b 纳米线
55a、55b 纳米线(第一纳米线)
60、61a、61b、62a、62b 垫
65a、65b 垫(第一垫)
101、102、103、104 鳍片的端部
601、602、603、604 垫的端部
C、C1～C7 单元
CE、CEa、CEb 单元行终止单元
CR 单元行

Claims (13)

1.一种半导体集成电路装置，其特征在于：其包括电路块，在该电路块中，多个单元沿第一方向排列而形成单元行，多个所述单元行沿垂直于所述第一方向的第二方向排列着布置，
在所述电路块中，多个所述单元行中的至少一个所述单元行在至少一端部布置有不对所述电路块的逻辑功能做贡献的单元行终止单元，
所述单元行终止单元包括：
沿所述第一方向延伸的多个鳍片；以及
沿所述第二方向延伸的多个栅极构造，多个所述栅极构造中包括布置在靠电路块内部侧的单元端部的第一栅极构造，
多个所述鳍片的靠所述电路块内部侧的端部位于所述第一栅极构造的附近且俯视时不与所述第一栅极构造重叠的位置上，
多个所述鳍片的靠电路块外部侧的端部位于俯视时与多个所述栅极构造中除了所述第一栅极构造以外的任一个所述栅极构造重叠的位置上。
2.根据权利要求1所述的半导体集成电路装置，其特征在于：
与所述单元行终止单元的所述电路块内部侧相邻的第一单元包括沿所述第一方向延伸的多个第一鳍片，
多个所述第一鳍片分别与所述单元行终止单元具有的多个所述鳍片相向，并且多个所述第一鳍片与相向的鳍片之间的间隔分别相等。
3.根据权利要求1所述的半导体集成电路装置，其特征在于：
在多个所述单元行中的每一个所述单元行的两端部布置有所述单元行终止单元。
4.根据权利要求1所述的半导体集成电路装置，其特征在于：
多个所述栅极构造包括布置在靠所述电路块外部侧的单元端部的第二栅极构造，
多个所述鳍片的靠所述电路块外部侧的端部位于俯视时与所述第二栅极构造重叠的位置上。
5.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述电路块包括由多个单元行形成的矩形区域，多个所述单元行的在所述第一方向上的两端的位置对齐，
多个所述单元行终止单元包括在所述第一方向上的单元的尺寸即单元宽度互不相等的多种单元，其中，多个所述单元行终止单元分别布置在构成所述矩形区域的多个单元行的一端部。
6.根据权利要求5所述的半导体集成电路装置，其特征在于：
所述多种单元包括单元宽度互不相等的第一单元行终止单元和第二单元行终止单元，
每隔规定数量的单元行布置有所述第二单元行终止单元。
7.根据权利要求5所述的半导体集成电路装置，其特征在于：
与所述单元行终止单元的所述电路块内部侧相邻的第一单元包括沿所述第一方向延伸的多个第一鳍片，
多个所述第一鳍片分别与所述单元行终止单元具有的多个所述鳍片相向，并且多个所述第一鳍片与相向的鳍片之间的间隔分别相等。
8.根据权利要求5所述的半导体集成电路装置，其特征在于：
在构成所述矩形区域的多个单元行中的每一个所述单元行的两端部布置有所述单元行终止单元。
9.根据权利要求5所述的半导体集成电路装置，其特征在于：
多个所述栅极构造包括布置在靠所述电路块外部侧的单元端部的第二栅极构造，
多个所述鳍片的靠所述电路块外部侧的端部位于俯视时与所述第二栅极构造重叠的位置上。
10.一种半导体集成电路装置，其特征在于：其包括电路块，在该电路块中，多个单元沿第一方向排列而形成单元行，多个所述单元行沿垂直于所述第一方向的第二方向排列着布置，
所述电路块包括由多个单元行形成的矩形区域，多个所述单元行的在所述第一方向上的两端的位置对齐，
在构成所述矩形区域的多个单元行的一端部分别布置有不对所述电路块的逻辑功能做贡献的多个单元行终止单元，
多个所述单元行终止单元分别包括：
沿所述第一方向延伸的多根纳米线；
与所述纳米线连接的多个垫；以及
沿所述第二方向延伸的多个栅极构造，多个所述栅极构造包括布置在靠电路块内部侧的单元端部的第一栅极构造，
多个所述垫的靠所述电路块内部侧的端部位于所述第一栅极构造的附近且俯视时不与所述第一栅极构造重叠的位置上，
多个所述单元行终止单元包括在所述第一方向上的单元的尺寸即单元宽度互不相等的多种单元。
11.根据权利要求10所述的半导体集成电路装置，其特征在于：
与所述单元行终止单元的所述电路块内部侧相邻的第一单元包括沿所述第一方向延伸的多根第一纳米线以及与所述第一纳米线连接的多个第一垫，
多个所述第一垫分别与所述单元行终止单元具有的多个所述垫相向，并且多个所述第一垫与相向的垫之间的间隔分别相等。
12.根据权利要求10所述的半导体集成电路装置，其特征在于：
在多个所述单元行中的每一个所述单元行的两端部布置有所述单元行终止单元。
13.根据权利要求10所述的半导体集成电路装置，其特征在于：
所述多种单元包括单元宽度互不相等的第一单元行终止单元和第二单元行终止单元，
每隔规定数量的单元行布置有所述第二单元行终止单元。
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