CN106486420B - 单片3d集成层间通孔插入方案和相关的布局结构 - Google Patents

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Abstract

3D‑IC包括第一层器件和第二层器件。第一层器件和第二层器件垂直堆叠在一起。第一层器件包括第一衬底和形成在第一衬底上方的第一互连结构。第二层器件包括第二衬底、形成在第二衬底中的掺杂区、形成在衬底上方的伪栅极以及形成在第二衬底上方的第二互连结构。3D‑IC也包括垂直延伸穿过第二衬底的层间通孔。层间通孔具有第一端和与第一端相对的第二端。层间通孔的第一端连接至第一互连结构。层间通孔的第二端连接至掺杂区、伪栅极或第二互连结构。本发明的实施例还涉及单片3D集成层间通孔插入方案和相关的布局结构。

Description

单片3D集成层间通孔插入方案和相关的布局结构
技术领域
本发明的实施例涉及集成电路器件，更具体地，涉及单片3D集成层间通孔插入方案和相关的布局结构。
背景技术
半导体集成电路(IC)工业已经经历了快速增长。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代都具有比上一代更小和更复杂的电路。然而，这些进步也已经增大了处理和制造IC的复杂度，并且为了实现这些进步，需要IC处理和制造中的类似发展。在集成电路演化的过程中，功能密度(即，每芯片面积的互连器件的数量)通常已经增大，而几何尺寸(即，使用制造工艺可以产生的最小组件(或线))已经减小。
通过不断减小最小部件尺寸改进各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多的组件集成到给定区域内。在一些应用中，这些较小的电子组件也需要比先前的封装件利用更小的区域的较小的封装件。因此，已经开发了诸如三维(3D)封装的新的封装技术。然而，即使是对于3D封装的IC(称为3D-IC)，布局区域未得到完全优化，并且路由灵活性—虽然优于2D封装IC—仍需要改进。
因此，虽然传统的3D-IC对于它们的预期目的通常已经足够，但是它们不是在每个方面都已完全令人满意。
发明内容
本发明的实施例提供了一种三维集成电路(3D-IC)，包括：第一层器件，所述第一层器件包括第一衬底和形成在所述第一衬底上方的第一互连结构；第二层器件，连接至所述第一层器件，其中，所述第二层器件包括：第二衬底、形成在所述第二衬底中的掺杂区、形成在所述第二衬底上方的伪栅极以及形成在所述第二衬底上方的第二互连结构；以及层间通孔，垂直延伸穿过所述第二衬底；其中，所述层间通孔具有第一端和与第一端相对的第二端；所述层间通孔的第一端连接至所述第一互连结构；并且所述层间通孔的第二端连接至所述掺杂区、所述伪栅极或所述第二互连结构。
本发明的另一实施例提供了一种三维集成电路(3D-IC)，包括：底层器件，所述底层器件包括底部衬底和位于所述底部衬底上方的底部互连结构，其中，所述底部互连结构包括均包含多条金属线的多个金属层；顶层器件，所述顶层器件包括顶部衬底、形成在所述顶部衬底上的多个电路单元、位于一个所述电路单元的边缘处的不是任何所述电路单元的功能部分的伪栅极以及位于所述顶部衬底上方的顶部互连结构，其中，所述顶部互连结构包括均包含多条金属线的多个金属层，其中，所述顶层器件形成在所述底层器件上方；以及层间通孔，延伸穿过所述顶部衬底；其中：所述层间通孔具有顶端和与顶端相对的底端；所述层间通孔的底端连接至所述底部互连结构的一条金属线；并且所述层间通孔的顶端连接至所述伪栅极或所述顶部互连结构的一条金属线。
本发明的又一实施例提供了一种制造三维集成电路(3D-IC)的方法，所述方法包括：在底部衬底中形成微电子组件；在所述底部衬底上方形成底部互连结构，其中，所述底部互连结构包括均包含多条底部金属线的多个底部金属层，其中，所述底部衬底和所述底部互连结构共同形成所述3D-IC的底层器件；在所述底层器件上方形成顶部衬底；在所述顶部衬底中形成微电子组件；形成延伸穿过所述顶部衬底的层间通孔；在所述顶部衬底上方形成至少一个伪栅极；以及在所述顶部衬底上方形成顶部互连结构，其中，所述顶部互连结构包括均包含多条顶部金属线的多个顶部金属层，其中，所述顶部衬底和所述顶部互连结构共同形成所述3D-IC的顶层器件；其中，所述层间通孔形成为将所述底层器件和以下的至少一个电连接在一起：形成在所述顶部衬底中的微电子组件、所述至少一个伪栅极或所述顶部互连结构。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图5A是根据本发明的一些实施例的3D-IC的部分的图解局部顶视图。
图1B至图5B是根据本发明的一些实施例的3D-IC的部分的图解局部截面侧视图。
图6A至图6B和图7A至图7C是根据本发明的一些实施例的示出电路单元分解成位于3D-IC的不同层上的单独部分的图解局部顶视图。
图8A至图8B是根据本发明的一些实施例的示出电路单元分解成位于3D-IC的不同层上的单独部分的图解局部截面侧视图。
图9A至图9B是根据本发明的一些实施例的示出在3D-IC的不同层上实现的PMOS和NMOS的图解局部顶视图和截面侧视图。
图10是根据本发明的一些实施例的示出制造3D-IC器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
随着用于半导体集成电路(IC)的按比例缩小工艺的发展，缩小器件尺寸已经导致具有较小的管芯区域和较高的器件密度的IC。在那方面，3D-IC已经发展为有效地增加芯片上的半导体器件的数量而不扩大芯片的横向尺寸。在典型的3D-IC中，管芯接合在中介板上、封装衬底上或垂直堆叠在其他管芯上。然而，传统的3D-IC仍可能经受诸如无效率地使用硅区以促进垂直堆叠在一起的顶部管芯和底部管芯之间的电路由的缺点。
为了克服与传统的3D-IC相关的问题，本发明使用层间通孔以将底层管芯上的微电子组件和垂直堆叠在底层管芯上的顶层管芯上的微电子组件电互连。现在将参照图1A至图5A、图1B至图5B、图6A至图6B、图7A至图7C、图8A至图8B、图9A至图9B和图10更详细地讨论根据本发明的涉及层间通孔的各个使用场景。
图1A是3D-IC器件50的部分的图解局部顶视图，并且图1B是3D-IC器件50的部分的图解局部截面侧视图。图1A中示出的3D-IC器件50的部分通常表示图1B中示出的3D-IC器件50的部分，但是应该理解，为了简化，它们可能不具有精确的一一对应。
如图1B的截面侧视图中清楚地示出的，3D-IC器件50包括底层器件50A和顶层器件50B。底层器件50A包括衬底60。衬底60可以包含诸如电阻器、电容器、电感器、二极管、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高功率MOS晶体管或其他类型的晶体管的各种无源和有源微电子器件(或其部分)。在一些实施例中，衬底60是掺杂有诸如硼的p型掺杂剂的硅衬底(例如，p型衬底)。在其他实施例中，衬底60可以是掺杂有诸如磷或砷的n型掺杂剂的硅衬底(n型衬底)。
如图1B所示，可以在衬底60中形成多个源极/漏极70。也可以在衬底60上方形成多个栅极80。在一些实施例中，栅极80均包括氧化硅栅极电介质组件和多晶硅栅电极组件。在其他实施例中，栅极80均包括高k栅极电介质组件和金属栅电极组件。高k介电材料是介电常数大于SiO2的介电常数(为约4)的材料。在各个实施例中，高k栅极电介质组件可以包含氧化铪HfO2、ZrO2、Y2O3、La2O5、Gd2O5、TiO2、Ta2O5、HfErO、HfLaO、HfYO、HfGdO、HfAlO、HfZrO、HfTiO、HfTaO或SrTiO。金属栅电极组件可以包括用于调节栅极的功函数的功函金属(例如，TiN、W、WN、W或WAl)和用作栅电极组件的主要导电部分的填充金属(例如，Al、Ti、W或Cu)。
根据本发明的各个方面，至少一个栅极80A是浮置栅极。浮置栅极80A是电浮置的。例如，浮置栅极80A不电连接至电源轨VDD或VSS，并且不被认为是功能晶体管的部分。在图1B中示出的实施例中，浮置栅极80A位于底层器件50A的反相器电路的边缘处。浮置栅极80A不被认为是反相器电路的功能构件。从这个意义上说，浮置栅极80A也可以称为伪栅极。由于浮置栅极80A位于底层器件50A的没有任何用途的区域中—例如，反相器电路外部—它不浪费或消耗额外的布局空间。换句话说，浮置栅极80A的应用没有不必要地增大底层器件50A的布局区域。即使在没有浮置栅极80A的情况下，布局区域将相同，因为反相器电路的源极/漏极70将无论如何必须与邻近的电路(本文中未示出)分隔开。
一个或多个合适的微电子电路可以由源极/漏极70和栅极80形成。例如，在图1B中示出的底层器件50A的部分中形成反相器电路(由图1B中的虚线/断线表示)。为了简化，本文中未具体示出形成在底层器件50A中的其他微电子电路。
在底层器件50A的衬底60上方形成互连结构100。互连结构100包括均包含多条金属线(例如，如图1B所示的金属线110)的多个金属层。互连结构100也包括用于电互连金属线110与位于衬底60上的微电子组件(例如，源极/漏极70或栅极80)的多个通孔(例如，通孔120)。为了简化和清楚，在图1B中，不是所有金属线和通孔都具体标记有它们的对应的参考字符110和120。
在形成底层器件50A之后，然后在底层器件50A上形成顶层器件50B。顶层器件50B包括衬底160。在一些实施例中，衬底160可以包含与衬底60类似的材料，或者在其他实施例中，可以包含与衬底60不同的材料。在一些实施例中，通过沉积工艺在底层器件50A上方形成衬底160。沉积工艺可以是化学汽相沉积(CVD)、掺杂的非晶半导体的沉积和随后的固相外延再生长(SPER)、外延横向过生长(ELO)、外延等。在一些实施例中，衬底160可以基本上薄于衬底60。
在衬底160中形成诸如源极/漏极170的多个掺杂区，并且在衬底160上方形成多个栅极180。类似于栅极80，栅极180可以包括氧化硅栅极电介质组件和多晶硅栅电极组件，或者包括高k栅极电介质组件和金属栅电极组件。源极/漏极170和栅极180也在图1A的顶视图中示出。应该注意，至少一个栅极180A是浮置栅极。浮置栅极180A是电浮置的。例如，浮置栅极180A不电连接至电源轨VDD或VSS，并且不被认为是功能晶体管的部分。
可以由源极/漏极170和栅极180形成各个微电子电路组件，例如，NAND电路和反相器电路(由图1B中的虚线/断线表示)。应该理解，为了简化，本文中未具体示出形成在顶层器件50B中的其他微电子电路。如图1A和图1B所示，浮置栅极180A位于两个微电子电路组件之间，即，位于NAND电路和反相器电路之间。浮置栅极180A不被认为是NAND电路或反相器电路的功能构件。从这个意义上说，浮置栅极180A也可以称为伪栅极。由于浮置栅极180A位于顶层器件50B的没有任何用途的区域中—例如，NAND电路和反相器电路之间—它不浪费或消耗额外的布局空间。换句话说，浮置栅极180A的应用没有不必要地增大顶层器件50B的布局区域。即使在没有浮置栅极180A的情况下，布局区域将相同，因为NAND电路的源极/漏极170将无论如何必须与反相器电路的源极/漏极170分隔开。
根据本发明的各个方面，形成一个或多个层间通孔以促进底层器件50A和顶层器件50B上的各个微电子组件之间的电互连。通常地，层间通孔是垂直延伸穿过整个衬底(例如，顶层器件50B的衬底160)的导电元件。层间通孔可以包含诸如钨、铝、铜或它们的组合的合适的金属材料。下面将更详细地讨论层间。
在形成层间通孔之后，在顶层器件50B的衬底160上方形成互连结构200。互连结构200包括均包含多条金属线(例如，如图1B所示的金属线210)的多个金属层。互连结构200也包括用于电互连金属线210与位于衬底160上的组件(例如，源极/漏极170或栅极180)的多个通孔(例如，通孔220)。为了简化和清楚，在图1B中，不是所有金属线和通孔都具体标记有它们的对应的参考字符210和220。
在图1B中，在顶层器件50B的浮置栅极180A正下方和底层器件50A的一条金属线110正上方形成层间通孔250。由此，层间通孔250将浮置栅极180A和金属线110电连接在一起。由于浮置栅极180A也电连接至一条金属线210(例如，位于顶层器件50B上的互连结构200的金属-1层中)，并且因为金属线110也电连接至底层器件50A上的反相器电路的一个或多个微电子组件(例如，源极/漏极70)，所以层间通孔250和浮置栅极180A有效地允许底层器件50A的反相器电路电气接入至顶层器件50B上的互连结构200。
如上讨论的，浮置栅极180A的应用不导致布局区域或空间的浪费。由此，将浮置栅极180A(和下面的相应的层间通孔250)用于提供顶层器件50B的金属层和底层器件50A的微电子组件之间的电互连不导致布局区域或空间的增大。以这种方式，本发明使用浮置栅极(或伪栅极)和层间通孔提供了有效布局和互连方案。
作为另一实例，在顶层器件50B的反相器电路中的一个源极/漏极170正下方和底层器件50A的一条金属线110正上方应用层间通孔260。由此，层间通孔260将顶层器件50B的反相器和底层器件50A的金属线110电连接在一起。如图1B所示，位于层间通孔260下方的金属线110也电连接至浮置栅极80A(通过另一个通孔120)。浮置栅极80A也通过另一个通孔120电连接至其余的互连结构100。因此，层间通孔260和浮置栅极80A共同地允许顶层器件50B的反相器电路电气接入至底层器件50A的互连结构100，其中，此处的浮置栅极80A用作导电层或导电元件。
图2A至图2B提供了包括层间通孔的本发明的另一示例实施例。类似于图1A至图1B，图2A是3D-IC器件50的部分的图解局部顶视图，并且图2B是3D-IC器件50的部分的图解局部截面侧视图。图2A中示出的3D-IC器件50的部分通常表示图2B中示出的3D-IC器件50的部分，但是应该理解，为了简化，它们可能不具有精确的一一对应。此外，为了一致和清楚，图1A至图1B与图2A至图2B中的类似的组件标记相同。
如图2B所示，在底层器件50A上方形成顶层器件50B。底层器件50A包括衬底60，并且顶层器件50B包括衬底160。在衬底60中形成源极/漏极70，并且在衬底160中形成源极/漏极170。在衬底60上形成栅极80，并且在衬底160上形成栅极180。
在顶层器件50B上，在相邻的电路器件之间形成浮置栅极180A和180B，例如，在两个反相器电路(为了简化，仅部分地示出左边的反相器电路)之间。如以上参照图1A至图1B讨论的，浮置栅极180A和180B不连接至VDD或VSS，或它们不被认为是反相器电路的部分。从这个意义上说，浮置栅极180A和180B被认为是伪栅极。在许多情况下，在相邻的电路之间放置一个这样的伪栅极将是足够的。然而，在一些情况下，金属线端到端冲突成为问题。例如，连接至浮置栅极的通孔可能离相邻的电路器件上方的金属线太近。这可以导致电短路，并且因此在通孔和相邻的金属线之间可能需要额外的间隔。在图2A至图2B示出的实施例中，浮置栅极180B作为额外的伪栅极添加以产生这种额外的间隔。由此，连接至浮置栅极180A的通孔220足够远离设置在相邻的反相器(右边)之上的金属线210。
应用层间通孔270以电连接来自顶层器件50B的浮置栅极180A和来自底层器件50A的金属线110。类似于以上参照图1A至图1B讨论的层间通孔250和260，本文中的层间通孔270提供顶层器件50B的互连结构200至底层器件50A的微电子组件的电气接入而不浪费额外的布局区域。换句话说，通过层间通孔270和浮置栅极180A，底层器件50A的NAND电路的组件可以有效地利用顶层器件50B的互连结构200的源路由。
应该理解，在一些实施例中，浮置栅极180A和/或180B可以用于连接至层间通孔。例如，参照图3A至图3B，图3A至图3B示出了与图2A至图2B中示出的实施例类似的3D-IC 50的实施例，在金属线110和浮置栅极180B之间应用第二层间通孔271。在这种情况下，层间通孔271和浮置栅极180B重复层间通孔270和浮置栅极180A的功能，因为层间通孔270和271均电连接至相同的金属线110，以及因为浮置栅极180A和180B均电连接(通过它们的相应的通孔)至相同的金属线210。然而，在其他实施例中，浮置栅极180A和180B可以电连接至来自顶层器件50B的不同组件(例如，不同的金属线)，和/或层间通孔270/271可以电连接至来自底层器件50A的不同组件(例如，不同的金属线)。在这些实施例中，层间通孔271和浮置栅极180B将不仅重复层间通孔270和浮置栅极180A的功能。相反，层间通孔271和浮置栅极180B将为底层器件50A和顶层器件50B的适当的组件提供不同的电互连可能性。
图4A至图4B提供了包括层间通孔的本发明的又另一示例实施例。类似于图1A至图1B，图4A是3D-IC器件50的部分的图解局部顶视图，并且图4B是3D-IC器件50的部分的图解局部截面侧视图。图4A中示出的3D-IC器件50的部分通常表示图4B中示出的3D-IC器件50的部分，但是应该理解，为了简化，它们可能不具有精确的一一对应。此外，为了一致和清楚，图1A至图1B与图4A至图4B中的类似的组件标记相同。
如图4B所示，在底层器件50A上方形成顶层器件50B。底层器件50A包括衬底60，并且顶层器件50B包括衬底160。在衬底60中形成源极/漏极70，并且在衬底160中形成源极/漏极170。在衬底60上形成栅极80，并且在衬底160上形成栅极180。
在顶层器件50B上，在反相器电路的边缘处形成浮置栅极180A。此外，顶层器件50B包括空单元300。通常地，空单元(如本文中的空单元300)不包含功能晶体管或掺杂区。它们通常应用在IC的路由拥挤的区域中，从而使得这些空单元可以提供用于电路由的闲置空间。在图4A中示出的实施例中，空单元300包含浮置栅极180B、180C和180D，为了简化，它们在图4B的截面图中未示出(浮置栅极180A也未示出)。
在空单元300中应用层间通孔310。层间通孔310将来自顶层器件50B的一条金属线210电连接至一条金属线110，并且进而电连接至来自底层器件50A的NAND电路。类似于以上参照图1A至图1B讨论的层间通孔250和260，本文中的层间通孔310提供顶层器件50B的互连结构200至底层器件50A的微电子组件的电气接入而不浪费额外的布局区域(由于无论如何将应用空单元300以减小路由拥挤)。
虽然未具体示出，也应该理解，层间通孔310(或额外的层间通孔)可以连接至空单元300的浮置栅极180B-180D的任一个。此外，通过应用层间通孔310，浮置栅极180B-180D的任一个均可以用作用于底层器件50A的金属线110的导电层。
图5A至图5B提供了包括层间通孔的本发明的另一示例实施例。图5A是3D-IC器件50的部分的图解局部顶视图，并且图5B是3D-IC器件50的部分的图解局部截面侧视图。图5A中示出的3D-IC器件50的部分不一定对应于图5B中示出的3D-IC器件50的部分。换句话说，图5A和图5B可以对应于本发明的不同实施例。然而，为了一致和清楚，在先前的图1A和图1B至图4A和图4B中出现的诸如衬底、源极/漏极、栅极等的组件在图5A至图5B中标记相同。
根据图5A中示出的实施例，浮置栅极180A可以电连接至层间通孔320。层间通孔320也电连接至金属线330，金属线330沿着伸长的浮置栅极180A的长度运行。换句话说，图5A中的其余的金属线210沿着第一轴(例如，在图5A中，横向地)运行，连接至层间通孔320的金属线330沿着与第一轴垂直的第二轴(例如，在图5A中，垂直地)运行。这种类型的二维金属方案可以解决金属-0最小区域问题或线至线间距问题。
现在参照图5B中示出的实施例，应用两个示例层间通孔350A和350B。层间通孔350A电连接至顶层器件50B的金属线210A和底层器件50A的金属线110。层间通孔350B电连接至顶层器件50B的金属线210B和底层器件50A的金属线110。以这种方式，顶层器件50B的金属线210A和210B电连接在一起。层间通孔350A和350B在本文中用作导电桥。当路由对于顶层器件50B变得拥挤时，以上参照图5B描述的配置是有帮助的。通过将层间通孔350A和350B用作至底层器件50A中的金属线的桥，顶层器件50B有效地接入底层器件50A的源路由。例如，如果顶层器件50B和底层器件50A均具有8个金属层，则在图5B中示出的配置下，顶层可以有效地利用16个金属层(即，8+8的和)用于路由。
以上参照图5B讨论的方法也可以用于允许底层器件50A利用顶层器件50B的源路由。例如，层间通孔350A和350B可以连接至顶层器件50B中的相同的金属线，但是可以连接至底层器件50A中的不同的金属线，在这种情况下，将层间通孔350A/350B用作桥，底层器件的金属线电连接在一起。为了简化，该实施例在本文中未具体示出。
图6A和图6B提供了包括使用层间通孔以分解大单元的本发明的又另一示例实施例。更具体地，图6A是“大单元”400的图解局部顶视图。大单元可以指消耗相对大量的IC区域的单元或电路和/或包括许多晶体管。例如，图6A中示出的大单元400包含多个栅极410(仅标记了一些)。大单元400也包括轨VD(示例电源轨)和GND(接地轨)。由于大单元400消耗更大的芯片区域，它需要更多的电迁移裕度，并且对电源/接地IR降更敏感。扩大VD/GND轨宽度将增大单元高度并且降低栅极密度。
根据本发明的各个方面，为了克服这些问题，大单元400分成单独的部分400A和400B。图6B是分解为两个单独件400A和400B的“大单元”的图解局部顶视图。件400A对应于大单元400的“左边”部分，并且件400B对应于大单元400的“右边”部分。大致通过横跨大单元的中间(由图6A中的虚线表示)“切割”大单元来使件400A和400B分离。件400A应用在3D-IC的顶层器件上，而件400B“对折”180度并且然后应用在3D-IC的底层上，其中，顶层器件垂直形成在底层器件上方。应用在3D-IC器件的顶层和底层上的件400A和400B通过与以上参照图1A-1B至图5A-5B讨论的那些类似的层间通孔电互连在一起。
通过将大单元400分成应用在3D-IC的顶层和底层上的两个单独件，可以使电迁移裕度弛豫。它也减小电源/接地轨平均电流和获得两倍的总电源/接地宽度。这是因为顶层(在顶层上应用件400A)具有它自身的电源/接地轨VD和GND，并且底层(在底层上应用件400B)也具有它自身的电源/接地轨VD和GND。换句话说，电源轨和接地轨均加倍。这也在没有增大密度或影响芯片布局的情况下完成，因为相同的大单元400通过将件400A和400B垂直堆叠在3D-IC上有效地以三维方式重构。
图7A至图7C是根据本发明的不同实施例的分裂或分解的“大单元”400的图解局部顶视图。如图7A所示，大单元400(包含20个栅极)基本上沿着它的中间(由图7A中的虚线“切割线”410表示)均匀分裂，切割线410也在图7B至图7C中出现，并且因此左边部分400A和右边部分400B均对应于总单元400的约50％的区域。这可以称为分解工艺。应该理解，本文中示出的分解工艺基本上横跨大单元400的中间均匀分裂大单元400，在可选实施例中，该单元可以以其他方式分裂，例如，40％/60％分裂或55％/45％分裂。在一些实施例中，该分解可以实施为使得“切割线”410定位在具有重要功能的电路或微电子组件外部的单元的区域处，以最小化与分解相关的任何潜在风险。
在分解之后，层间通孔需要放置在分解的部分400A和400B的边缘附近，首先可以涉及“拉伸”单元400以为层间通孔腾出空间。在图7B中示出的实施例中，大单元400被人为地横向“拉伸”一个节距。由于大单元400在该实例中包含20个栅极，将单元400拉伸一个节距使单元的总区域扩大了约5％，这不是很大。
仍参照图7B，层间通孔420A、421A和422A放置在分解部分400A的右边缘上，并且层间通孔420B、421B和422B放置在分解部分400B的左边缘上。层间通孔420A和420B基本上对称地设置在“切割线”410的任一侧上，层间通孔421A和421B基本上对称地设置在“切割线”410的任一侧上，并且层间通孔422A和422B基本上对称地设置在“切割线”410的任一侧上。当分解的单元部分400A和400B应用在3D-IC的不同层上时，层间通孔420A将与层间通孔420B垂直对准，层间通孔421A将与层间通孔421B垂直对准，并且层间通孔422A将与层间通孔422B垂直对准。换句话说，当单元400“对折”在“切割线”410周围时，层间通孔420B-422B将与层间通孔420A-422A垂直对准。层间通孔420B-422B与层间通孔420A-422A垂直对准以构建分解的单元部分400A和400B之间的电互连。因此，应该理解，层间通孔420A和420B实际上是相同的层间通孔，层间通孔421A和421B实际上是相同的层间通孔，并且层间通孔422A和422B实际上是相同的层间通孔，即使它们在本文中在顶视图上单独地示出。
在图7C中示出的实施例中，将大单元400人为地横向“拉伸”两个节距。由于大单元400在该实例中包含20个栅极，将单元400拉伸两个节距使单元的总区域扩大约10％，这仍不是很大。如下讨论的，由于层间通孔紧邻，所以图7C中示出的实施例将单元400拉伸两个节距以避免潜在的布局规则冲突。
仍参照图7C，层间通孔420A、421A和422A放置在分解部分400A的右边缘上，并且层间通孔420B、421B和422B放置在分解部分400B的左边缘上。层间通孔420A和420B基本上对称地设置在“切割线”410的任一侧上，层间通孔421A和421B基本上对称地设置在“切割线”410的任一侧上，并且层间通孔422A和422B基本上对称地设置在“切割线”410的任一侧上。再次，当分解的单元部分400A和400B应用在3D-IC的不同层上时，层间通孔420A将与层间通孔420B垂直对准，层间通孔421A将与层间通孔421B垂直对准，并且层间通孔422A将与层间通孔422B垂直对准以构建分解的单元部分400A和400B之间的电互连。再次，应该理解，层间通孔420A和420B实际上是相同的层间通孔，层间通孔421A和421B实际上是相同的层间通孔，并且层间通孔422A和422B实际上是相同的层间通孔，即使它们在本文中在顶视图上单独地示出。
不像图7B中示出的实施例，在图7C中示出的实施例中，层间通孔421A和421B分别与层间通孔420A/422A和420B/422B横向偏移。换句话说，层间通孔420A-422A交错形成，层间通孔420B-422B也交错形成。层间通孔420A-422A之间(以及层间通孔420B-422B之间)的横向偏移允许层间通孔421A与层间通孔420A/422A间隔得更远，并且允许层间通孔421B与层间通孔420B/422B间隔得更远。层间通孔之间的增大的间距避免潜在的布局规则冲突。换句话说，额外的布局区域增大(从5％至10％)，而处理该损失以确保不存在布局规则冲突。这在许多情况下可能是有价值的权衡。
现在参照图8A和图8B，图8A是以上参照图6A或图7A讨论的大单元400的图解局部截面侧视图，而图8B是单元400的分解部分400A和400B的图解局部截面侧视图。单元的分解部分400A应用在3D-IC的顶层器件50B上，并且单元的分解部分400应用在3D-IC的底层器件50A上。图8A和图8B中的箭头帮助示出“翻转”(作为单元400的分解的部分)工艺的方向性。换句话说，本文中的箭头显示单元部分400A和400B在翻转之前和之后如何定向。
如图8B所示，应用层间通孔420和421以电互连单元部分400A和400B。如上讨论的，层间通孔420示出为图7B至图7C中的层间通孔420A和420B，并且层间通孔421示出为图7B至图7C中的层间通孔421A和421B。层间通孔420A和420B垂直对准，因为它们实际上是相同的层间通孔420，并且层间通孔421A和421B垂直对准，因为它们实际上是相同的层间通孔421。为了简化，本文中未示出层间通孔422。
如图8B所示，层间通孔420的顶端直接连接至顶层器件50B的一条金属线210A，并且层间通孔420的底端直接连接至底层器件50A的一条金属线110A。层间通孔421的顶端直接连接至顶层器件50B的一条金属线210B，并且层间通孔421的底端直接连接至底层器件50A的一条金属线110B。通过这些连接，分解的单元部分400A和400B仍以与单元400相同的方式电互连在一起。因此，单元400的分解不干扰单元400的功能，而提供了诸如弛豫的电迁移裕度和减小的电压/接地轨平均电流等的益处。
图9A至图9B示出了包括层间通孔的本发明的又另一示例实施例。类似于图1A至图1B，图9A是3D-IC器件50的部分的图解局部顶视图，而图9B是3D-IC器件50的部分的图解局部截面侧视图。图9A中示出的3D-IC器件50的部分通常表示图9B中示出的3D-IC器件50的部分，但是应该理解，为了简化，它们可能不具有精确的一一对应。
更具体地，3D-IC器件50的部分包括电路单元，电路单元包括p型晶体管(在该实施例中是PMOS)和n沟道晶体管(在这种情况下是NMOS)。PMOS应用在顶层器件50B上，而NMOS应用在底层器件50A上，反之亦然。PMOS和NOMS的大致轮廓示出为图9A和图9B中的虚线。而且，为了清楚，图9A中示出了NMOS和PMOS的顶视图，即使NMOS不是直接可见的，因为它由PMOS阻挡。
在底层器件50A的衬底60中形成诸如源极/漏极70的掺杂区，并且在顶层器件50B的衬底160中形成诸如源极/漏极170的掺杂区。在操作期间，这些源极/漏极的一些连结至Vdd、Vss或out等，并且它们在图9A至图9B中被如此标记。也在衬底60和160上方分别形成栅极80和180。在操作期间，这些栅极的一些用作输入端，并且它们在图9A至图9B中被标记为in1和in2。
至少一个栅极80是伪栅极80A，并且至少一个栅极180是伪栅极180A，例如，类似于以上参照图1A至图5B讨论的浮置栅极180A。诸如金属线110的金属线形成为底层器件50A中的衬底60上方的互连结构的部分，并且诸如金属线210的金属线形成为顶层器件50B中的衬底160上方的互连结构的部分。
应用层间通孔500、510和520以将来自顶层器件50B的PMOS电互连至来自底层器件50A的NMOS。更具体地，层间通孔500的顶端直接连接至伪栅极180A，并且层间通孔500的底端直接连接至伪栅极80A。层间通孔510的顶端直接连接至PMOS的栅极180(in1)，并且层间通孔510的底端直接连接至NMOS的栅极80(in1)。层间通孔520的顶端直接连接至PMOS的栅极180(in2)，并且层间通孔520的底端直接连接至NMOS的栅极80(in2)。应该理解，虽然图9A至图9B中的实施例示出PMOS堆叠在NMOS上，在可选实施例中，实际可能正好相反，意味着在那些实施例中，NMOS可以堆叠在PMOS上。
通过将电路单元的PMOS和NMOS垂直堆叠在3D-IC的顶层器件和底层器件上，与具有PMOS和NMOS的电路单元的2D布局方案相比，可以实现几乎50％的区域减小。将伪栅极和层间通孔用于电互连PMOS和NMOS也提供电路由简化和效率。
图10是根据本发明的各个方面的制造3D-IC器件的方法900的流程图。方法900包括在底部衬底中形成微电子组件的步骤910。
方法900包括在底部衬底上方形成底部互连结构的步骤920。底部互连结构包括均包含多条底部金属线的多个底部金属层。底部衬底和底部互连结构共同形成3D-IC的底层器件。
方法900包括在底层器件上方形成顶部衬底的步骤930。
方法900包括在顶部衬底中形成微电子组件的步骤940。
方法900包括形成垂直延伸穿过顶部衬底的层间通孔的步骤950。
方法900包括在顶部衬底上方形成至少一个伪栅极的步骤960。
方法900包括在顶部衬底上方形成顶部互连结构的步骤970。顶部互连结构包括均包含多条顶部金属线的多个顶部金属层。顶部衬底和顶部互连结构共同形成3D-IC的顶层器件。
形成层间通孔以将底层器件和以下的至少一个电连接在一起：形成在顶部衬底中的微电子组件、至少一个伪栅极或顶部互连结构。
在一些实施例中，在顶部衬底中形成微电子组件包括形成多个电路单元以及实施至少一个伪栅极的形成，从而使得在两个相邻的电路单元之间形成至少一个伪栅极。伪栅极不是任何电路单元的功能部分。
在一些实施例中，在底部衬底中形成微电子组件包括在底部衬底中形成第一类型的晶体管的微电子组件，并且在顶部衬底中形成微电子组件包括在顶部衬底中形成第二类型的晶体管的微电子组件。第一类型的晶体管和第二类型的晶体管是相反的类型。形成层间通孔以将第一类型的晶体管和第二类型的晶体管电连接在一起。
在一些实施例中，方法900还包括将电路单元分解成第一部分和第二部分的步骤。分解的电路单元的第一部分应用于底层器件。分解的电路单元的第二部分应用于顶层器件。第一部分和第二部分至少部分地使用层间通孔电互连在一起。
应该理解，在方法900的步骤910-970之前、期间和之后可以实施额外的工艺以完成3D-IC器件的制造。为了简化，在本文中未详细讨论额外的制造步骤。
基于以上讨论，可以看出，本发明提供了优于传统的方法和低k介电材料制造的器件的优势。然而，应该理解，其他实施例可以提供额外的优势，并且在本文中不必公开所有的优势，并且没有特定优势是对于所有实施例都是需要的。一个优势在于具有两个堆叠器件的单片3D集成可以实现区域大幅减小。通过将层间通孔和伪栅极用于连接顶层器件和底层器件，未浪费额外的布局区域。层间通孔也允许源路由的更好利用。例如，通过使用一个或多个层间通孔，顶层器件的源路由(例如，金属层)可以提供至底层器件，反之亦然。在其他情况下，层间通孔和伪栅极也可以有效地用作用于增强的路由灵活性的导电层或桥。另一优势在于大电路单元可以分解成单独的单元部分，单元部分然后可以应用在3D-IC的顶层和底层上。该方案提供改进的电迁移裕度和对电源/接地IR降的减小的敏感度。又另一优势在于电路的p型晶体管和n型晶体管可以分别应用在3D-IC的顶层器件和底层器件上。该方法也提供布局区域减小和路由简化。
本发明的一个方面属于三维集成电路(3D-IC)。3D-IC包括第一层器件，第一层器件包括第一衬底和形成在第一衬底上方的第一互连结构。3D-IC也包括连接至第一层器件的第二层器件。第二层器件包括：第二衬底、形成在第二衬底中的掺杂区、形成在衬底上方的伪栅极以及形成在第二衬底上方的第二互连结构。3D-IC包括垂直延伸穿过第二衬底的层间通孔。层间通孔具有第一端和与第一端相对的第二端。层间通孔的第一端连接至第一互连结构。层间通孔的第二端连接至掺杂区、伪栅极或第二互连结构。
在上述3D-IC中，其中，所述层间通孔的第二端连接至所述掺杂区；并且所述掺杂区是源极/漏极区。
在上述3D-IC中，其中，所述层间通孔的第二端连接至所述伪栅极；并且所述伪栅极位于所述第二层器件的两个相邻电路之间，但不是两个电路的任一个的部分。
在上述3D-IC中，其中，所述层间通孔的第二端连接至所述伪栅极；并且所述伪栅极位于所述第二层器件的两个相邻电路之间，但不是两个电路的任一个的部分，所述伪栅极位于所述两个相邻电路的至少一个的边缘处。
在上述3D-IC中，其中，所述层间通孔的第二端连接至所述伪栅极；并且所述伪栅极位于所述第二层器件的两个相邻电路之间，但不是两个电路的任一个的部分，所述伪栅极是第一伪栅极；并且所述第二层器件还包括邻近所述第一伪栅极并且位于所述两个相邻电路之间的第二伪栅极。
在上述3D-IC中，其中，所述层间通孔的第二端连接至所述伪栅极；并且所述伪栅极位于所述第二层器件的两个相邻电路之间，但不是两个电路的任一个的部分，所述伪栅极是第一伪栅极；并且所述第二层器件还包括邻近所述第一伪栅极并且位于所述两个相邻电路之间的第二伪栅极，所述层间通孔是第一层间通孔；所述3D-IC还包括具有第一端和与第一端相对的第二端的第二层间通孔；所述第二层间通孔的第一端连接至所述第一互连结构；并且所述第二层间通孔的第二端连接至所述第二伪栅极。
在上述3D-IC中，其中，所述层间通孔的第二端连接至所述伪栅极；并且所述伪栅极位于所述第二层器件的两个相邻电路之间，但不是两个电路的任一个的部分，所述伪栅极是第一伪栅极；并且所述第二层器件还包括邻近所述第一伪栅极并且位于所述两个相邻电路之间的第二伪栅极，所述层间通孔是第一层间通孔；所述3D-IC还包括具有第一端和与第一端相对的第二端的第二层间通孔；所述第二层间通孔的第一端连接至所述第一互连结构；并且所述第二层间通孔的第二端连接至所述第二伪栅极，所述第二互连结构包括均包含一条或多条金属线的多个互连层；并且所述层间通孔的第二端连接至一条金属线。
在上述3D-IC中，其中，所述层间通孔的第二端连接至所述伪栅极；并且所述伪栅极位于所述第二层器件的两个相邻电路之间，但不是两个电路的任一个的部分，所述伪栅极是第一伪栅极；并且所述第二层器件还包括邻近所述第一伪栅极并且位于所述两个相邻电路之间的第二伪栅极，所述层间通孔是第一层间通孔；所述3D-IC还包括具有第一端和与第一端相对的第二端的第二层间通孔；所述第二层间通孔的第一端连接至所述第一互连结构；并且所述第二层间通孔的第二端连接至所述第二伪栅极，所述第二互连结构包括均包含一条或多条金属线的多个互连层；并且所述层间通孔的第二端连接至一条金属线，所述层间通孔是第一层间通孔；所述3D-IC还包括具有第一端和与第一端相对的第二端的第二层间通孔；所述第一层间通孔和所述第二层间通孔的第一端均连接至所述第一互连结构；并且所述第一层间通孔和所述第二层间通孔的第二端连接至所述第二互连结构的不同金属线。
在上述3D-IC中，其中，所述第二层器件包括空单元；并且所述层间通孔延伸穿过所述空单元。
在上述3D-IC中，其中，所述3D-IC包括分解成第一部分和第二部分的电路单元；分解的电路单元的所述第一部分应用在所述第一层器件上；所述分解的电路单元的所述第二部分应用在所述第二层器件上；并且所述层间通孔和一个或多个另外的层间通孔将所述分解的电路单元的所述第一部分和所述第二部分电互连在一起。
在上述3D-IC中，其中，所述第一层器件包含n型晶体管；所述第二层器件包含p型晶体管；并且所述n型晶体管和所述p型晶体管至少部分地通过所述层间通孔电连接在一起。
本发明的另一方面属于三维集成电路(3D-IC)。3D-IC包括底层器件，底层器件包括底部衬底和位于底部衬底上方的底部互连结构。底部互连结构包括均包含多条金属线的多个金属层。3D-IC包括顶层器件，顶层器件包括顶部衬底、形成在顶部衬底上的多个电路单元、位于一个电路单元的边缘处的不是任何电路单元的功能部分的伪栅极、以及位于顶部衬底上方的顶部互连结构。顶部互连结构包括均包含多条金属线的多个金属层。顶层器件形成在底层器件上方。3D-IC包括垂直延伸穿过顶部衬底的层间通孔。层间通孔具有顶端和与顶端相对的底端。层间通孔的底端直接连接至底部互连结构的一条金属线。层间通孔的顶端直接连接至伪栅极或顶部互连结构的一条金属线。
在上述3D-IC中，其中，所述伪栅极是第一伪栅极；所述顶层器件还包括邻近所述第一伪栅极并且位于另一个所述电路单元的边缘处的第二伪栅极；所述层间通孔是第一层间通孔；所述3D-IC还包括具有顶端和与顶端相对的底端的第二层间通孔；所述第一层间通孔和所述第二层间通孔的底端均连接至所述底部互连结构的相同金属线；并且所述第一层间通孔和所述第二层间通孔的顶端分别连接至所述第一伪栅极和所述第二伪栅极。
在上述3D-IC中，其中，所述层间通孔是第一层间通孔；所述3D-IC还包括具有顶端和与顶端相对的底端的第二层间通孔；所述第一层间通孔和所述第二层间通孔的底端均连接至所述底部互连结构的相同金属线；并且所述第一层间通孔和所述第二层间通孔的顶端分别连接至所述顶部互连结构的不同金属线。
在上述3D-IC中，其中，所述顶层器件包括空单元；并且所述层间通孔延伸穿过所述空单元。
在上述3D-IC中，其中，一个所述电路单元分解成第一部分和第二部分；所述第一部分应用在所述底层器件上；所述第二部分应用在所述顶层器件上；所述第一部分和所述第二部分通过所述层间通孔和一个或多个另外的层间通孔电互连在一起。
本发明的又另一方面属于一种制造三维集成电路(3D-IC)的方法。在底部衬底中形成微电子组件。在底部衬底上方形成底部互连结构。底部互连结构包括均包含多条底部金属线的多个底部金属层。底部衬底和底部互连结构共同形成3D-IC的底层器件。在底层器件上方形成顶部衬底。在顶部衬底中形成微电子组件。形成垂直延伸穿过顶部衬底的层间通孔。在顶部衬底上方形成至少一个伪栅极。在顶部衬底上方形成顶部互连结构。顶部互连结构包括均包含多条顶部金属线的多个顶部金属层。顶部衬底和顶部互连结构共同形成3D-IC的顶层器件。层间通孔形成为将底层器件和以下的至少一个电连接在一起：形成在顶部衬底中的微电子组件、至少一个伪栅极或顶部互连结构。
在上述方法中，其中，在所述顶部衬底中形成微电子组件包括形成多个电路单元；并且实施所述至少一个伪栅极的形成，使得所述至少一个伪栅极形成在两个相邻电路单元之间，其中，所述伪栅极不是任何所述电路单元的功能部分。
在上述方法中，还包括：将电路单元分解成第一部分和第二部分；将分解的电路单元的所述第一部分应用在所述底层器件中；将所述分解的电路单元的所述第二部分应用在所述顶层器件中；至少部分地使用所述层间通孔将所述第一部分和所述第二部分电互连在一起。
在上述方法中，其中，在所述底部衬底中形成微电子组件包括在所述底部衬底中形成第一类型的晶体管的微电子组件；在所述顶部衬底中形成微电子组件包括在顶部衬底中形成第二类型的晶体管的微电子组件，其中，所述第一类型的晶体管和所述第二类型的晶体管是相反的类型；并且所述层间通孔形成为将所述第一类型的晶体管和所述第二类型的晶体管电连接在一起。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种三维集成电路(3D-IC)，包括：
第一层器件，所述第一层器件包括第一衬底和形成在所述第一衬底上方的第一互连结构；
第二层器件，连接至所述第一层器件，其中，所述第二层器件包括：第二衬底、形成在所述第二衬底中的掺杂区、形成在所述第二衬底上方的伪栅极以及形成在所述第二衬底上方的第二互连结构，其中，所述伪栅极位于所述第二层器件的两个相邻电路之间，但不是两个电路的任一个的部分；以及
层间通孔，垂直延伸穿过所述第二衬底；
其中，所述层间通孔具有第一端和与第一端相对的第二端；
所述层间通孔的第一端连接至所述第一互连结构；并且
所述层间通孔的第二端连接至所述掺杂区、所述伪栅极或所述第二互连结构。
2.根据权利要求1所述的三维集成电路，其中：
所述层间通孔的第二端连接至所述掺杂区；并且
所述掺杂区是源极/漏极区。
3.根据权利要求1所述的三维集成电路，其中：
所述层间通孔的第二端连接至所述伪栅极。
4.根据权利要求3所述的三维集成电路，其中，所述伪栅极位于所述两个相邻电路的至少一个的边缘处。
5.根据权利要求3所述的三维集成电路，其中：
所述伪栅极是第一伪栅极；并且
所述第二层器件还包括邻近所述第一伪栅极并且位于所述两个相邻电路之间的第二伪栅极。
6.根据权利要求5所述的三维集成电路，其中：
所述层间通孔是第一层间通孔；
所述三维集成电路还包括具有第一端和与第一端相对的第二端的第二层间通孔；
所述第二层间通孔的第一端连接至所述第一互连结构；并且
所述第二层间通孔的第二端连接至所述第二伪栅极。
7.根据权利要求6所述的三维集成电路，其中：
所述第二互连结构包括均包含一条或多条金属线的多个互连层；并且
所述层间通孔的第二端连接至一条金属线。
8.根据权利要求7所述的三维集成电路，其中：
所述层间通孔是第一层间通孔；
所述三维集成电路还包括具有第一端和与第一端相对的第二端的第二层间通孔；
所述第一层间通孔和所述第二层间通孔的第一端均连接至所述第一互连结构；并且
所述第一层间通孔和所述第二层间通孔的第二端连接至所述第二互连结构的不同金属线。
9.根据权利要求1所述的三维集成电路，其中：
所述第二层器件包括空单元；并且
所述层间通孔延伸穿过所述空单元。
10.根据权利要求1所述的三维集成电路，其中：
所述三维集成电路包括分解成第一部分和第二部分的电路单元；
分解的电路单元的所述第一部分应用在所述第一层器件上；
所述分解的电路单元的所述第二部分应用在所述第二层器件上；并且
所述层间通孔和一个或多个另外的层间通孔将所述分解的电路单元的所述第一部分和所述第二部分电互连在一起。
11.根据权利要求1所述的三维集成电路，其中：
所述第一层器件包含n型晶体管；
所述第二层器件包含p型晶体管；并且
所述n型晶体管和所述p型晶体管至少部分地通过所述层间通孔电连接在一起。
12.一种三维集成电路(3D-IC)，包括：
底层器件，所述底层器件包括底部衬底和位于所述底部衬底上方的底部互连结构，其中，所述底部互连结构包括均包含多条金属线的多个金属层；
顶层器件，所述顶层器件包括顶部衬底、形成在所述顶部衬底上的多个电路单元、位于一个所述电路单元的边缘处及两个相邻电路单元之间的不是任何所述电路单元的功能部分的伪栅极以及位于所述顶部衬底上方的顶部互连结构，其中，所述顶部互连结构包括均包含多条金属线的多个金属层，其中，所述顶层器件形成在所述底层器件上方；以及
层间通孔，延伸穿过所述顶部衬底；
其中：
所述层间通孔具有顶端和与顶端相对的底端；
所述层间通孔的底端连接至所述底部互连结构的一条金属线；并且
所述层间通孔的顶端连接至所述伪栅极或所述顶部互连结构的一条金属线。
13.根据权利要求12所述的三维集成电路，其中：
所述伪栅极是第一伪栅极；
所述顶层器件还包括邻近所述第一伪栅极并且位于另一个所述电路单元的边缘处的第二伪栅极；
所述层间通孔是第一层间通孔；
所述三维集成电路还包括具有顶端和与顶端相对的底端的第二层间通孔；
所述第一层间通孔和所述第二层间通孔的底端均连接至所述底部互连结构的相同金属线；并且
所述第一层间通孔和所述第二层间通孔的顶端分别连接至所述第一伪栅极和所述第二伪栅极。
14.根据权利要求12所述的三维集成电路，其中：
所述层间通孔是第一层间通孔；
所述三维集成电路还包括具有顶端和与顶端相对的底端的第二层间通孔；
所述第一层间通孔和所述第二层间通孔的底端均连接至所述底部互连结构的相同金属线；并且
所述第一层间通孔和所述第二层间通孔的顶端分别连接至所述顶部互连结构的不同金属线。
15.根据权利要求12所述的三维集成电路，其中：
所述顶层器件包括空单元；并且
所述层间通孔延伸穿过所述空单元。
16.根据权利要求12所述的三维集成电路，其中：
一个所述电路单元分解成第一部分和第二部分；
所述第一部分应用在所述底层器件上；
所述第二部分应用在所述顶层器件上；
所述第一部分和所述第二部分通过所述层间通孔和一个或多个另外的层间通孔电互连在一起。
17.一种制造三维集成电路(3D-IC)的方法，所述方法包括：
在底部衬底中形成微电子组件；
在所述底部衬底上方形成底部互连结构，其中，所述底部互连结构包括均包含多条底部金属线的多个底部金属层，其中，所述底部衬底和所述底部互连结构共同形成所述三维集成电路的底层器件；
在所述底层器件上方形成顶部衬底；
在所述顶部衬底中形成微电子组件；
形成延伸穿过所述顶部衬底的层间通孔；
在所述顶部衬底上方形成至少一个伪栅极；以及
在所述顶部衬底上方形成顶部互连结构，其中，所述顶部互连结构包括均包含多条顶部金属线的多个顶部金属层，其中，所述顶部衬底和所述顶部互连结构共同形成所述三维集成电路的顶层器件；
其中，所述层间通孔形成为将所述底层器件和以下的至少一个电连接在一起：形成在所述顶部衬底中的微电子组件、所述至少一个伪栅极或所述顶部互连结构。
18.根据权利要求17所述的制造三维集成电路的方法，其中：
在所述顶部衬底中形成微电子组件包括形成多个电路单元；并且
实施所述至少一个伪栅极的形成，使得所述至少一个伪栅极形成在两个相邻电路单元之间，其中，所述伪栅极不是任何所述电路单元的功能部分。
19.根据权利要求17所述的制造三维集成电路的方法，还包括：
将电路单元分解成第一部分和第二部分；
将分解的电路单元的所述第一部分应用在所述底层器件中；
将所述分解的电路单元的所述第二部分应用在所述顶层器件中；
至少部分地使用所述层间通孔将所述第一部分和所述第二部分电互连在一起。
20.根据权利要求17所述的制造三维集成电路的方法，其中：
在所述底部衬底中形成微电子组件包括在所述底部衬底中形成第一类型的晶体管的微电子组件；
在所述顶部衬底中形成微电子组件包括在顶部衬底中形成第二类型的晶体管的微电子组件，其中，所述第一类型的晶体管和所述第二类型的晶体管是相反的类型；并且
所述层间通孔形成为将所述第一类型的晶体管和所述第二类型的晶体管电连接在一起。
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