KR101840913B1 - 모노리식 ３ｄ 집적 층간 비아 삽입 구성 및 그 관련 레이아웃 구조 - Google Patents

모노리식 ３ｄ 집적 층간 비아 삽입 구성 및 그 관련 레이아웃 구조 Download PDF

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Abstract

3차원 집적 회로(3D-IC)는 제1층 소자와 제2층 소자를 포함한다. 제1층 소자와 제2층 소자는 함께 수직으로 적층된다. 제1층 소자는 제1 기판과 해당 제1 기판 위에 형성된 제1 상호접속 구조체를 포함한다. 제2층 소자는 제2 기판과, 해당 제2 기판 내에 형성된 도핑된 영역과, 상기 기판 위에 형성된 더미 게이트와, 상기 제2 기판 위에 형성된 제2 상호접속 구조체를 포함한다. 또한, 3D-IC는 상기 제2 기판을 통해 수직으로 연장되는 층간 비아를 포함한다. 층간 비아는 제1 단부 및 해당 제1 단부에 대향하는 제2 단부를 포함한다. 층간 비아의 제1 단부는 제1 상호접속 구조체에 결합된다. 층간 비아의 제2 단부는 도핑된 영역, 더미 게이트 및 제2 상호접속 구조체 중 하나에 결합된다.

Description

모노리식 ３Ｄ 집적 층간 비아 삽입 구성 및 그 관련 레이아웃 구조{MONOLITHIC 3D INTEGRATION INTER-TIER VIAS INSERTION SCHEME AND ASSOCIATED LAYOUT STRUCTURE}
본 발명은, 모노리식 3D 집적 층간 비아 삽입 구성 및 그 관련 레이아웃 구조에 관한 것이다.
반도체 집적 회로(IC) 산업은 기하급수적 성장을 경험하고 있다. IC 재료와 설계의 기술적 발전으로 각 세대가 이전 세대보다 더 작고 복잡한 회로를 갖는 여러 세대의 IC가 생산되어 왔다. 그러나, 이들 발전은 IC 처리 및 제조의 복잡성을 증가시켰고, 이들 발전이 실현되도록 하기 위해서는 IC 처리 및 제조에 있어 유사한 발전이 요구된다. IC의 발전 과정에서, 기능적 밀도(즉, 칩 면적 당 상호 접속된 소자의 수)는 전반적으로 증대된 반면, 기하학적 크기[즉, 제조 공정을 이용하여 형성될 수 있는 최소 컴포넌트(또는 라인)]는 감소하였다.
다양한 전자 컴포넌트(예, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 집적 밀도는 주어진 면적에 더 많은 컴포넌트들이 집적될 수 있게 하는 최소 피쳐(feature) 크기의 계속적인 감소에 의해 향상된다. 이들 소형의 전자 컴포넌트는 일부 용례에서 과거의 패키지보다 적은 면적을 활용하는 더 작은 패키지를 역시 필요로 한다. 따라서, 3차원(3D) 패키징과 같은 새로운 패키징 기술이 개발되고 있다. 그러나, 3D 패키징 처리된 ICs(3D-ICs로 지칭됨)의 경우에도, 레이아웃 면적은 충분히 최적화되지 않았으며, 2D 패키징 ICs보다는 낫더라도 경로 적응성은 여전히 개선이 필요하다.
그러므로, 통상적인 3D-ICs는 전반적으로 그 의도된 목적에 적합하였지만, 모든 측면에서 완전히 만족스러운 것은 아니었다.
본 발명의 과제는, 모노리식 3D 집적 층간 비아 삽입 구성 및 그 관련 레이아웃 구조를 제공하는 것이다.
본 발명의 일 실시예에 따르면, 3차원 집적 회로(3D-IC)로서,
제1 기판과 상기 제1 기판 위에 형성된 제1 상호접속 구조체를 포함하는 제1층 소자와;
상기 제1층 소자에 결합된 제2층 소자로서, 제2 기판과, 상기 제2 기판 내에 형성되는 도핑된 영역과, 상기 제2 기판 위에 형성된 더미 게이트와, 상기 제2 기판 위에 형성된 제2 상호접속 구조체를 포함하는 상기 제2층 소자와;
상기 제2 기판을 관통하여 연장되는 층간 비아(inter-tier vias)
를 포함하고;
상기 층간 비아는 제1 단부 및 상기 제1 단부에 대향하는 제2 단부를 포함하고;
상기 층간 비아의 상기 제1 단부는 상기 제1 상호접속 구조체에 결합되며;
상기 층간 비아의 상기 제2 단부는, 상기 도핑된 영역, 상기 더미 게이트 또는 상기 제2 상호접속 구조체 중 하나에 결합되는 것인 3차원 집적 회로가 마련된다.
본 발명의 추가적인 실시예에 따르면, 3차원 집적 회로(3D-IC)로서,
바닥 기판과 상기 바닥 기판 위에 위치된 바닥 상호접속 구조체를 포함하는 바닥층 소자로서, 상기 바닥 상호접속 구조체는, 각각 복수의 금속 라인을 포함하는 복수의 금속층을 포함하는 것인 상기 바닥층 소자와;
상부 기판과, 상기 상부 기판 상에 형성된 복수의 회로 셀과, 상기 회로 셀 중 하나의 회로 셀의 엣지에 위치된 회로 셀 중 임의의 회로 셀의 기능적 부분이 아닌 더미 게이트, 및 상기 상부 기판 위에 위치된 상부 상호접속 구조체를 포함하는 상부층 소자로서, 상기 상부 상호접속 구조체는, 각각 복수의 금속 라인을 포함하는 복수의 금속층을 포함하고, 상기 상부층 소자는 상기 바닥층 소자 위에 형성된 것인 상기 상부층 소자와;
상기 상부 기판을 관통하여 연장되는 층간 비아
를 포함하고;
상기 층간 비아는 상단부와 상기 상단부에 대향하는 하단부를 갖고;
상기 층간 비아의 상기 하단부는 상기 바닥 상호접속 구조체의 금속 라인 중 하나의 금속 라인에 연결되며;
상기 층간 비아의 상기 상단부는 상기 더미 게이트 또는 상기 상부 상호접속 구조체의 금속 라인 중 하나의 금속 라인에 연결된 것인 3차원 집적 회로가 마련된다.
본 발명의 또 다른 추가적인 실시예에 따르면, 3차원 집적 회로(3D-IC)를 제조하는 방법으로서,
바닥 기판에 마이크로 전자 부품을 형성하는 단계와;
상기 바닥 기판 위에 바닥 상호접속 구조체를 형성하는 단계로서, 상기 바닥 상호접속 구조체는, 각각 복수의 바닥 금속 라인을 포함하는 복수의 바닥 금속층을 포함하고, 상기 바닥 기판과 상기 바닥 상호접속 구조체는 총괄적으로 3D-IC의 바닥층 소자를 형성하는 것인 상기 바닥 상호접속 구조체 형성 단계와;
상기 바닥층 소자 위에 상부 기판을 형성하는 단계와;
상기 상부 기판에 마이크로 전자 부품을 형성하는 단계와;
상기 상부 기판을 통해 연장되는 층간 비아를 형성하는 단계와;
상기 상부 기판 위에 적어도 하나의 더미 게이트를 형성하는 단계와;
상기 상부 기판 위에 상부 상호접속 구조체를 형성하는 단계로서, 상기 상부 상호접속 구조체는, 각각 복수의 상부 금속 라인을 포함하는 복수의 상부 금속층을 포함하고, 상기 상부 기판과 상기 상부 상호접속 구조체는 총괄적으로 3D-IC의 상부층 소자를 형성하는 것인 상기 상부 상호접속 구조체 형성 단계
를 포함하고;
상기 층간 비아는 상기 바닥층 소자와, 상기 상부 기판 내에 형성된 상기 마이크로 전자 부품, 상기 적어도 하나의 더미 게이트 및 상기 상부 상호접속 구조체 중 적어도 하나를 함께 전기적으로 결합시키도록 형성되는 것인 3차원 집적 회로 제조 방법이 마련된다.
본 발명의 여러 측면들은 첨부 도면을 함께 판독 시 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 도시된 것은 아님을 강조한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1a 내지 도 5a는 본 발명의 일부 실시예에 따른 3D-IC의 일부의 도식적 부분 상면도이다.
도 1b 내지 도 5b는 본 발명의 일부 실시예에 따른 3D-IC의 일부의 도식적 부분 측단면도이다.
도 6a 및 도 6b와 도 7a 내지 도 7c는 본 발명의 일부 실시예에 따른 3D-IC에서 상이한 여러 층(tier)에 위치된 개별 부분으로 분해된 회로 셀을 나타낸 도식적 부분 상면도이다.
도 8a 및 도 8b는 본 발명의 일부 실시예에 따른 3D-IC에서 상이한 여러 층에 위치된 개별 부분으로 분해된 회로 셀을 나타낸 도식적 부분 측단면도이다.
도 9a 및 도 9b는 본 발명의 일부 실시예에 따른 3D-IC에서 상이한 여러 층에 구현된 PMOS 및 NMOS를 나타낸 도식적 부분 상면도 및 측단면도이다.
도 10은 본 발명의 일부 실시예에 따른 3D-IC 소자의 제조 방법을 나타낸 흐름도이다.
다음의 설명은 제시된 주제의 여러 가지 다른 특징의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부를 형성하는 것은 제1 특징부 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 특징부 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 특징부와 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함 및 명료성을 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래", "밑", "하위", "위", "상측" 등의 공간적으로 상대적인 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간적으로 상대적인 기술어도 그에 따라 유사하게 해석될 수 있다.
반도체 집적 회로(ICs)를 위한 축소 처리가 계속됨에 따라, 축소되는 소자의 크기는 더 작은 다이 면적과 더 높은 소자 밀도를 갖는 IC의 출현을 이끌었다. 이 점에서, 칩의 수평 치수를 확장시키지 않고 칩 위의 반도체 소자의 수를 효과적으로 증가시키기 위해 3D-ICs가 개발되어 왔다. 전형적인 3D-ICs의 경우, 다수의 다이가 인터포저(interposer), 패키지 기판 상에 접합되거나 또는 다른 다수의 다이 위에 수직으로 적층된다. 그러나, 통상적인 3D-ICs는 함께 수직으로 적층된 상부 다이와 바닥 다이 간의 전기적 전달(routing)을 가능케 하기 위해 비효율적으로 실리콘 영역을 사용하는 것과 같은 단점을 여전히 겪을 수 있다.
통상적인 3D-ICs에 관한 문제점을 극복하기 위해, 본 발명은 바닥층 다이 위의 마이크로 전자 부품을 바닥층 다이 위에 수직적으로 적층된 상부층 다이 위의 마이크로 전자 부품과 전기적으로 상호 접속시키기 위해 층간 비아(inter-tier vias)를 사용한다. 본 발명에 따른 층간 비아를 포함한 다양한 사용 시나리오를 도 1a 내지 도 5a, 도 5a 및 도 5b, 도 6a 및 도 6b, 도 7a 내지 도 7c, 도 8a 및 도 8b, 도 9a 및 도 9b, 그리고 도 10을 참조로 더 상세하게 논의한다.
도 1a는 3D-IC 소자(50)의 일부의 도식적 부분 상면도이고, 도 1b는 3D-IC 소자(50)의 일부의 도식적 부분 측단면도이다. 도 1a에 도시된 3D-IC 소자(50)의 일부는 전반적으로 도 1b에 도시된 3D-IC 소자(50)의 일부를 나타낸 것이지만, 이들 부분은 단순성의 이유로 정확히 일대일 대응 관계를 갖지 않을 수 있음을 알아야 한다.
도 1b의 측단면도에서 분명히 예시된 바와 같이, 3D-IC 소자(50)는 바닥층 소자(50A)와 상부층 소자(50B)를 포함한다. 바닥층 소자(50A)는 기판(60)을 포함한다. 기판(60)은 저항기, 캐패시터, 인덕터, 다이오드, 금속산화물 반도체 전계 효과 트랜지스터(MOSFET), 상보적 금속산화물 반도체(CMOS) 트랜지스터, 양극성 접합 트랜지스터(BJT), 측면 확산(laterally diffused) MOS(LDMOS) 트랜지스터, 고출력 MOS 트랜지스터, 또는 다른 종류의 트랜지스터와 같은 다양한 능동 마이크로 전자 소자 및 수동 마이크로 전자 소자(또는 그 일부)를 포함할 수 있다. 일부 실시예에서, 기판(60)은 붕소와 같은 p-형 도펀트로 도핑된 실리콘 기판(예컨대, p-형 기판)이다. 다른 실시예에서, 기판(60)은 인 또는 비소와 같은 n-형 도펀트로 도핑된 실리콘 기판(n-형 기판)일 수 있다.
도 1b에 도시된 바와 같이, 기판(60) 내에 복수의 소스/드레인(70)이 형성될 수 있다. 기판(60) 위에 복수의 게이트(80)가 또한 형성될 수 있다. 일부 실시예에서, 게이트(80)는 각각 실리콘 산화물 게이트 유전체 컴포넌트와 폴리실리콘 게이트 전극 컴포넌트를 포함한다. 다른 실시예에서, 게이트(80)는 각각 하이-k(high-k) 유전체 컴포넌트와 금속 게이트 전극 컴포넌트를 포함한다. 하이-k 유전 재료는 대략 4의 유전 상수인 SiO2의 유전 상수보다 큰 유전 상수를 갖는 재료이다. 다양한 실시예에서, 하이-k 게이트 유전체 컴포넌트는 HfO2, ZrO2, Y2O3, La2O5, Gd2O5, TiO2, Ta2O5, HfErO, HfLaO, HfYO, HfGdO, HfAlO, HfZrO, HfTiO, HfTaO, 또는 SrTiO를 포함할 수 있다. 금속 게이트 전극 컴포넌트는 게이트의 일함수(work function)를 조정하기 위한 일함수 금속(예컨대, TiN, W, WN, W 또는 WAl)과 게이트 전극 컴포넌트의 주요 전기 전도체 부분으로서 사용하기 위한 충전 금속(예컨대, Al, Ti, W 또는 Cu)를 포함할 수 있다.
본 발명의 다양한 양태에 따르면, 게이트 중 적어도 하나(80A)는 플로팅 게이트(floating gate)이다. 플로팅 게이트(80A)는 전기적으로 플로팅된다. 예를 들면, 플로팅 게이트(80A)는 파워 서플라이 레일(VDD 또는 VSS)에 전기적으로 결합되지 않으며, 기능적 트랜지스터의 일부로 간주되지 않는다. 도 1b에 예시된 실시예에서, 플로팅 게이트(80A)는 바닥층 소자(50A)의 인버터 회로의 엣지에 위치된다. 플로팅 게이트(80A)는 인버터 회로의 기능적 요소로 간주되지 않는다. 이런 의미로, 플로팅 게이트(80A)는 또한 더미 게이트로도 지칭될 수 있다. 플로팅 게이트(80A)는 달리 아무런 쓰임새도 없었던, 예컨대 인버터 회로의 외부와 같은, 바닥층 소자(50A)의 영역에 위치되므로, 쓸모없거나 소비되는 여분의 레이아웃 공간이 아니다. 다시 말해, 플로팅 게이트(80A)의 구현은 바닥층 소자(50A)의 레이아웃 면적을 불필요하게 증가시키는 것은 아니다. 플로팅 게이트(80A) 없이도, 레이아웃 면적은 동일할 것인데, 이는 어떻든지 인버터 회로의 소스/드레인(70)이 인접한 회로(여기서는 도시 생략)로부터 분리되어야 하기 때문이다.
소스/드레인(70)과 게이트(80)에 의해 하나 이상의 적절한 마이크로 전자 회로가 형성될 수 있다. 예를 들면, 도 1b에 도시된 바닥층 소자(50A)의 일부에 인버터 회로(도 1b의 점선/파선으로 표현됨)가 형성된다. 바닥층 소자(50A)에 형성된 다른 마이크로 전자 회로는 단순성의 이유로 여기에 구체적으로 예시되지 않는다.
바닥층 소자(50A)의 기판(60) 위에 상호접속 구조체(100)가 형성된다. 상호접속 구조체(100)는 예컨대 도 1b에 예시된 바와 같은 금속 라인(110)과 같은 복수의 금속 라인을 각각 포함하는 복수의 금속층을 포함한다. 또한, 상호접속 구조체(100)는 금속 라인(110)을 기판(60) 상의 마이크로 전자 부품[예컨대, 소스/드레인(70) 또는 게이트(80)]과 전기적으로 상호 접속시키기 위해 예컨대 비아(120)와 같은 복수의 비아를 포함한다. 단순 명료함을 위해 모든 금속 라인과 비아가 도 1b에서 그 대응하는 참조 번호(110, 120)로 구체적으로 표시되는 것은 아니다.
바닥층 소자(50A)의 형성 후에, 그 바닥층 소자(50A) 위에 상부층 소자(50B)가 형성된다. 상부층 소자(50B)는 기판(160)을 포함한다. 기판(160)은 일부 실시예에서 기판(60)과 유사한 재료를 포함할 수 있거나 다른 실시예에서 기판(60)과 다른 재료를 포함할 수 있다. 일부 실시예에서, 기판(160)은 증착 공정에 의해 바닥층 소자(50A) 위에 형성된다. 증착 공정은 화학적 기상 증착(CVD), 도핑된 비정질 반도체의 증착 후 고상 에패택셜 재성장(SPER), 에피택셜 측면 과성장(ELO), 에피택시 등일 수 있다. 일부 실시예에서, 기판(160)은 기판(60)보다 실질적으로 얇을 수 있다.
기판(160) 내에 소스/드레인(70)과 같은 복수의 도핑된 영역이 형성되며, 기판(160) 위에 복수의 게이트(180)가 형성된다. 게이트(80)와 유사하게, 게이트(180)는 실리콘 산화물 게이트 유전체 컴포넌트와 폴리실리콘 게이트 전극 컴포넌트 또는 하이-k 게이트 유전체 컴포넌트와 금속 게이트 전극 컴포넌트를 포함할 수 있다. 소스/드레인(170)과 게이트(180)는 도 1a의 상면도에도 또한 예시된다. 게이트 중 적어도 하나(180A)는 플로팅 게이트임에 유의하라. 플로팅 게이트(180A)는 전기적으로 플로팅된다. 예를 들면, 플로팅 게이트(180A)는 파워 서플라이 레일(VDD 또는 VSS)에 전기적으로 결합되지 않으며, 기능적 트랜지스터의 일부로 간주되지 않는다.
소스/드레인(170)과 게이트(180)에 의해 예컨대, NAND 회로와 인버터 회로(도 1b에서 점선/파선으로 표현됨)와 같은 다양한 마이크로 전자 회로 컴포넌트가 형성될 수 있다. 상부층 소자(50B) 내에 형성된 다른 마이크로 전자 회로는 단순성의 이유로 여기에 구체적으로 예시되지 않음을 알아야 한다. 도 1a 및 도 1b에 예시된 바와 같이, 플로팅 게이트(180A)는 2개의 마이크로 전자 회로 컴포넌트 사이에, 즉 NAND 회로와 인버터 회로 사이에 위치된다. 플로팅 게이트(180A)는 NAND 회로 또는 인버터 회로의 기능적 요소로 간주되지 않는다. 이러한 의미로, 플로팅 게이트(180A)는 또한 더미 게이트로도 지칭될 수 있다. 플로팅 게이트(180A)는 달리 아무런 쓰임새도 없었던, 예컨대 NAND 회로와 인버터 회로의 사이와 같은, 상부층 소자(50B)의 영역에 위치되므로, 쓸모없거나 소비되는 여분의 레이아웃 공간이 아니다. 다시 말해, 플로팅 게이트(180A)의 구현은 상부층 소자(50B)의 레이아웃 면적을 불필요하게 증가시키는 것은 아니다. 플로팅 게이트(180A) 없이도, 레이아웃 면적은 동일할 것인데, 이는 어떻든지 NAND 회로의 소스/드레인(170)이 인버터 회로의 소스/드레인(170)으로부터 분리되어야 하기 때문이다.
본 발명의 다양한 양태에 따르면, 바닥층 소자(50A)와 상부층 소자(50B) 상의 다양한 마이크로 전자 컴포넌트 사이의 전기적 상호 접속을 가능케 하기 위해 하나 이상의 층간 비아가 형성된다. 일반적으로, 층간 비아는 예컨대 상부층 소자(50B)의 기판(160)과 같은 기판을 전체적으로 수직으로 관통 연장하는 전도성 요소이다. 층간 비아는 텅스텐, 알루미늄, 구리 또는 이들의 조합과 같은 적절한 금속 재료를 포함할 수 있다. 층간 비아에 대해서는 아래에 더 상세히 논의된다.
층간 비아의 형성 후에, 상부층 소자(50B)의 기판(160) 위에 상호접속 구조체(200)가 형성된다. 상호접속 구조체(200)는 예컨대 도 1b에 예시된 바와 같은 금속 라인(210)과 같은 복수의 금속 라인을 각각 포함하는 복수의 금속층을 포함한다. 또한, 상호접속 구조체(200)는 금속 라인(210)을 기판(160) 상의 부품[예컨대, 소스/드레인(170) 또는 게이트(180)]과 전기적으로 상호 접속시키기 위해 예컨대 비아(220)와 같은 복수의 비아를 포함한다. 단순 명료함을 위해 모든 금속 라인과 비아가 도 1b에 그 대응하는 참조 번호(210, 220)로 구체적으로 표시되는 것은 아니다.
도 1b에서, 상부층 소자(50B)의 플로팅 게이트(180A) 바로 아래 그리고 바닥층 소자(50A)의 금속 라인(110)들 중 하나의 금속 라인 바로 위에 층간 비아(250)가 형성된다. 이로써, 층간 비아(250)는 플로팅 게이트(180A) 및 금속 라인(110)을 함께 전기적으로 결합시킨다. 플로팅 게이트(180A)는 또한 금속 라인(210) 중 하나에 [예컨대, 상부층 소자(50B) 상의 상호접속 구조체(200) 중 금속-1 층에서]전기적으로 결합되고, 그리고 금속 라인(110)은 또한 바닥층 소자(50A) 상의 인버터 회로의 하나 이상의 마이크로 전자 부품[예컨대, 소스/드레인(70)]에 전기적으로 결합되므로, 층간 비아(250)와 플로팅 게이트(180A)는 바닥층 소자(50A)의 인버터 회로가 상부층 소자(50B)의 상호접속층(200)에 효과적으로 전기적으로 액세스할 수 있도록 한다.
전술한 바와 같이, 플로팅 게이트(180A)의 구현은 레이아웃 면적 또는 공간의 낭비를 초래하지 않는다. 이로써, 상부층 소자(50B)의 금속층과 바닥층 소자(50B)의 마이크로 전자 부품 간의 전기적 상호 접속을 제공하기 위해 플로팅 게이트(180A)[및 그 아래의 대응하는 층간 비아(250)]를 사용하는 것도 역시 레이아웃 면적 또는 공간의 증가를 초래하지 않는다. 이 방식으로, 본 발명은 플로팅 게이트(또는 더미 게이트)와 층간 비아를 사용하여 효율적인 레이아웃과 상호접속 구성을 제공한다.
다른 예로서, 상부층 소자(50B)의 인버터 회로 내의 소스/드레인(170) 중 하나의 바로 아래 그리고 바닥층 소자(50A)의 금속 라인(110) 중 하나의 바로 위에 층간 비아(260)가 구현된다. 이로써, 층간 비아(260)는 상부층 소자(50B)의 인버터 및 바닥층 소자(50B)의 금속 라인(110)을 함께 전기적으로 결합시킨다. 도 1b에 도시된 바와 같이, 층간 비아(260) 아래에 위치된 금속 라인(110)은 또한 [비아(120) 중 다른 하나를 통해] 플로팅 게이트(80A)에 전기적으로 결합된다. 플로팅 게이트(80A)는 또한 비아(120) 중 다른 하나를 통해 상호접속 구조체(100)의 나머지 부분에 전기적으로 결합된다. 따라서, 층간 비아(260)와 플로팅 게이트(80A)는 총괄적으로 상부층 소자(50B)의 인버터 회로가 하부층 소자(50A)의 상호접속 구조체(100)에 전기적으로 액세스할 수 있게 하는데, 플로팅 소자(80A)는 여기서 전도층 또는 전도 요소로서 기능한다.
도 2a 및 도 2b는 층간 비아를 포함하는 본 발명의 다른 예시적인 실시예를 제공한다. 도 1a 및 도 1b와 유사하게, 도 2a는 3D-IC 소자(50)의 일부의 도식적 부분 상면도이고, 도 2b는 3D-IC 소자(50)의 일부의 도식적 부분 측단면도이다. 도 2a에 도시된 3D-IC 소자(50)의 부분은 전반적으로 도 2b에 도시된 3D-IC 소자(50)의 일부를 나타내지만, 이들은 단순성의 이유로 정확히 일대일 대응 관계를 갖지 않을 수 있음을 알아야 한다. 추가로, 일관성과 명료성의 이유로, 도 1a 및 도 1b의 유사한 컴포넌트들은 도 2a 및 도 2b에서 동일하게 표시된다.
도 2b에 도시된 바와 같이, 바닥층 소자(50A) 위에 상부층 소자(50B)가 형성된다. 바닥층 소자(50A)는 기판(60)을 포함하고, 상부층 소자(50B)는 기판(160)을 포함한다. 기판(60)에 소스/드레인(70)이 형성되고, 기판(160)에 소스/드레인(170)이 형성된다. 기판(60) 위에 게이트(80)가 형성되고, 기판(160) 위에는 게이트(180)가 형성된다.
상부층 소자(50B) 상에서 예컨대 2개의 인버터 회로(단순성의 이유로 좌측의 인버터 회로만 부분적으로 예시됨) 사이와 같이 인접하는 회로 소자 사이에 플로팅 게이트(180A, 180B)가 형성된다. 도 1a 및 도 1b를 참조로 전술된 바와 같이, 플로팅 게이트(180A-180B)는 VDD 또는 VSS에 연결되지 않으며 인버터 회로의 일부로 간주된다. 이러한 의미에서, 플로팅 게이트(180A-180B)는 더미 게이트로 간주된다. 많은 경우, 인접하는 회로 사이에 배치된 하나의 이러한 더미 게이트로 충분할 것이다. 그러나, 일부의 경우, 금속 라인 단부간 위배(end-to-end violation)가 문제가 될 수 있다. 예를 들면, 플로팅 게이트에 연결된 비아는 인접하는 회로 소자 위의 금속 라인에 너무 근접할 수 있다. 이것은 전기적 단락을 야기할 수 있고, 따라서 비아와 이에 인접하는 금속 라인 간에는 여분의 간격이 필요할 수 있다. 도 2a 및 도 2b에 도시된 실시예에서, 플로팅 게이트(180B)는 이러한 여분의 간격을 형성하기 위해 여분의 더미 게이트로서 추가된 것이다. 이로써, 플로팅 게이트(180A)에 연결된 비아(220)는 인접하는 인버터 위에 배치된 금속 라인(210)으로부터 (우측으로) 충분히 멀리 떨어져 있다.
상부층 소자(50B)로부터의 플로팅 게이트(180A)와 바닥층 소자(50A)로부터의 금속 라인(110)을 전기적으로 연결시키기 위해 층간 비아(270)가 구현된다. 도 1a 및 도 1b를 참조로 전술된 층간 비아(250, 260)와 유사하게, 층간 비아(270)는 여기서 여분의 레이아웃 면적을 낭비하지 않으면서 상부층 소자(50B)의 상호접속 구조체(200)가 바닥층 소자(50A)의 마이크로 전자 부품에 전기적으로 액세스할 수 있게 한다. 다시 말해, 층간 비아(270)와 더미 게이트(180A)를 통해, 바닥층 소자(50A)의 NAND 회로로부터의 컴포넌트는 상부층 소자(50B)의 상호접속 구조체의 경로 소스를 효과적으로 활용할 수 있다.
일부 실시예에서, 플로팅 게이트(180A, 180B) 중 하나 또는 양자 모두는 층간 비아를 연결하는 데 사용될 수 있음을 알아야 한다. 예를 들면, 도 2a 및 도 2b에 예시된 실시예와 유사한 3D-IC(50)의 실시예를 나타낸 도 3a 및 도 3b를 참조하면, 금속 라인(110)과 플로팅 게이트(180B) 사이에 제2 층간 비아(271)가 구현된다. 이 경우, 층간 비아(271)와 플로팅 게이트(180B)는 층간 비아(270)와 플로팅 게이트(180A)의 기능에 비견되는데, 이는 양자의 층간 비아(270, 271)가 동일한 금속 라인(110)에 전기적으로 연결되고 양자의 플로팅 게이트(180A, 180B)가 (각각의 비아를 통해) 동일한 금속 라인(210)에 전기적으로 결합되기 때문이다. 그러나, 다른 실시예에서 플로팅 게이트(180A, 180B)는 상부층 소자(50B)와 다른 컴포넌트(예컨대, 다른 금속 라인)에 전기적으로 결합될 수 있으며, 및/또는 층간 비아(270/271)는 바닥층 소자(50A)와 다른 컴포넌트(예컨대, 다른 금속 라인)에 전기적으로 결합될 수 있다. 이들 실시예에서, 층간 비아(271)와 플로팅 게이트(180B)는 층간 비아(270)와 플로팅 게이트(180A)의 기능에 단지 비견되는 것은 아닐 것이다. 대신에, 층간 비아(271)와 플로팅 게이트(180B)는 바닥층 소자(50A)와 상부층 소자(50B)로부터 적절한 컴포넌트에 대해 상이한 전기적 상호 접속 가능성을 제공할 것이다.
도 4a 및 도 4b는 층간 비아를 포함하는 본 발명의 또 다른 예시적인 실시예를 제공한다. 도 1a 및 도 1b와 유사하게, 도 4a는 3D-IC 소자(50)의 일부의 도식적인 부분 상면도이고, 도 4b는 3D-IC 소자(50)의 일부의 도식적인 부분 측단면도이다. 도 4a에 도시된 3D-IC 소자(50)의 부분은 전반적으로 도 4b에 도시된 3D-IC 소자(50)의 일부를 나타내지만, 이들은 단순성의 이유로 정확히 일대일 대응 관계를 갖지 않을 수 있음을 알아야 한다. 추가로, 일관성과 명료성의 이유로, 도 1a 및 도 1b의 유사한 컴포넌트들은 도 4a 및 도 4b에서 동일하게 표시된다.
도 4b에 도시된 바와 같이, 바닥층 소자(50A) 위에 상부층 소자(50B)가 형성된다. 바닥층 소자(50A)는 기판(60)을 포함하고, 상부층 소자(50B)는 기판(160)을 포함한다. 기판(60)에 소스/드레인(70)이 형성되고, 기판(160)에는 소스/드레인(170)이 형성된다. 기판(60) 위에 게이트(80)가 형성되고, 기판(160) 위에는 게이트(180)가 형성된다.
상부층 소자(50B) 상에서 인버터 회로의 엣지에 플로팅 게이트(180A)가 형성된다. 추가로, 상부층 소자(50B)는 비어있는 셀(empty cell)(300)을 포함한다. 일반적으로, 상기 비어있는 셀[여기의 비어있는 셀(300)과 같음]은 기능적 트랜지스터 또는 도핑된 영역을 포함하지 않는다. 이들 셀은 통상 경로가 혼잡해지는 IC의 영역에 구현됨으로써, 비어있는 셀들은 전기적 경로를 위한 무결 공간을 제공할 수 있다. 도 4a에 도시된 실시예에서, 비어있는 셀(300)은 플로팅 게이트(180B, 180C, 180D)를 포함하는데, 이들 플로팅 게이트는 단순성의 이유로 도 4b의 단면도에 예시되지 않는다[플로팅 게이트(180A)도 마찬가지임].
상기 셀(300) 내에 층간 비아(310)가 구현된다. 층간 비아(310)는 상부층 소자(50B)로부터의 금속 라인(210) 중 하나를 금속 라인(110) 중 하나에 그리고 다시 바닥층 소자(50A)로부터의 NAND 회로에 전기적으로 연결시킨다. 도 1a 및 도 1b를 참조로 전술한 층간 비아(250, 260)와 유사하게, 여기의 층간 비아(310)는 여분의 레이아웃 면적을 낭비하지 않으면서 상부층 소자(50B)의 상호접속 구조체(200)가 바닥층 소자(50A)의 마이크로 전자 부품에 전기적으로 액세스할 수 있게 한다[이는 경로 혼합을 감소시키기 위해 어떻든 상기 셀(300)이 구현될 것이기 때문임].
구체적으로 예시되지는 않았지만, 층간 비아(310)(또는 추가적인 층간 비아)는 상기 셀(300)의 플로팅 게이트(180B-180D) 중 임의의 플로팅 게이트에 연결될 수 있음도 알아야 한다. 추가로, 층간 비아(310)의 구현을 통해, 플로팅 게이트(180B-180D) 중 임의의 플로팅 게이트는 바닥층 소자(50A)의 금속 라인(110)을 위한 전도성 층으로서 사용될 수 있다.
도 5a 및 도 5b는 층간 비아를 포함하는 본 발명의 추가의 예시적인 실시예를 제공한다. 도 5a는 3D-IC 소자(50)의 일부의 도식적 부분 상면도이고, 도 5b는 3D-IC 소자(50)의 일부의 도식적 부분 측단면도이다. 도 5a에 도시된 3D-IC 소자(50)의 부분은 반드시 도 5b에 도시된 3D-IC 소자(50)의 일부에 대응하는 것은 아니다. 다시 말해, 도 5a와 도 5b는 각각 본 발명의 다른 실시예에 대응할 수 있다. 그러나, 일관성 및 명료성의 이유로, 이전의 도 1a 및 도 1b에 나타낸 기판, 소스/드레인, 게이트 등과 같은 컴포넌트는 도 5a 및 도 5b에 동일하게 표시된다.
도 5a에 도시된 실시예에 따르면, 층간 비아(320)에 플로팅 게이트(180A)가 전기적으로 연결될 수 있다. 층간 비아(320)도 또한 세장형 플로팅 게이트(180A)의 길이를 따라 연장되는 금속 라인(330)에 전기적으로 연결된다. 다시 말해, 도 5a의 나머지 금속 라인(210)은 제1 축을 따라 (예컨대, 도 5a에서 수평으로) 연장되는 반면, 층간 비아(320)에 연결된 금속 라인(330)은 제1 축에 수직한 제2 축을 따라 (예컨대, 도 5a에서 수직으로) 연장된다. 이러한 종류의 2차원 금속 구성은 금속-0 최소 면적의 문제 또는 라인-대-라인 간격 문제를 해결할 수 있다.
이제 도 5b에 도시된 실시예를 참조하면, 2개의 예시적인 층간 비아(350A, 350B)가 구현된다. 층간 비아(350A)는 상부층 소자(50B)의 금속 라인(210A)과 바닥층 소자(50A)의 금속 라인(110)에 전기적으로 연결된다. 층간 비아(350B)는 상부층 소자(50B)의 금속 라인(210B)과 바닥층 소자(50A)의 금속 라인(110)에 전기적으로 연결된다. 이 방식으로, 상부층 소자(50B)의 금속 라인(210A, 210B)이 함께 전기적으로 연결된다. 층간 비아(350A, 350B)는 여기서 전기 전도성의 브릿지로서 기능한다. 도 5b를 참조로 전술된 구성은 상부층 소자(50B)에 대한 경로가 혼잡해질 때 도움이 된다. 층간 비아(350A, 350B)를 바닥층 소자(50A) 내의 금속 라인에 대한 브릿지로서 사용하는 것에 의해, 상부층 소자(50B)는 바닥층 소자(50A)의 경로 자원에 효과적으로 접근할 수 있다. 예를 들면, 상부층 소자(50B)와 바닥층 소자(50A) 각각이 8개의 금속층을 가지면, 도 5b에 도시된 구성에서 상부층은 경로(routing)를 위해 16개(즉, 8+8의 합)의 금속층을 효과적으로 활용할 수 있다.
도 5b를 참조로 전술한 방법은 또한 바닥층 소자(50A)가 상부층 소자(50B)의 경로 자원을 이용할 수 있게 하는 데에도 사용될 수 있다. 예를 들면, 층간 비아(350A, 350B)는 상부층 소자(50B) 내의 동일한 금속 라인에 연결될 수 있지만, 바닥층 소자(50A) 내의 다른 금속 라인에 연결될 수 있으며, 이 경우, 바닥층 소자의 금속 라인은 층간 비아(350A/250B)를 브릿지로서 사용하여 함께 전기적으로 연결된다. 단순성의 이유로, 본 실시예는 여기서 구체적으로 예시되지는 않는다.
도 6a 및 도 6b는 큰 셀을 분해하기 위해 층간 비아를 사용하는 것을 포함하는, 본 발명의 또 다른 예시적인 실시예를 제공한다. 보다 구체적으로, 도 6a는 "큰 셀"(400)의 도식적 부분 상면도이다. 큰 셀은, 비교적 큰 IC 면적을 소모하거나 및/또는 많은 트랜지스터를 포함하는 셀 또는 회로를 가리킬 수 있다. 예를 들면, 도 6a에 도시된 큰 셀(400)은 복수의 게이트(410)(단지 일부만 표시됨)를 포함한다. 큰 셀(400)은 레일[VD(예시적인 파워 레일) 및 GND(그라운드 레일)]도 또한 포함한다. 큰 셀(400)은 더 많은 칩 면적을 소모하기 때문에, 더 많은 전자 이동 마진(electromigration margin)을 필요로 하고 파워/그라운드 IR 드롭(power/ground IR drop)에 더 민감하다. VD/GND 레일 폭의 확장은 셀 높이를 증가시키고 게이트 밀도를 감소시킬 것이다.
이들 문제를 극복하기 위해, 큰 셀(400)은 본 발명의 다양한 양태에 따라 2개의 개별 세그먼트(400A, 400B)로 분할된다. 도 6b는 2개의 개별 세그먼트(400A, 400B)로 분할된 "큰 셀"의 도식적 부분 상면도이다. 세그먼트(400A)는 큰 셀(400)의 "좌측" 부분에 대응하고, 세그먼트(400B)는 큰 셀의 "우측" 부분에 대응한다. 세그먼트(400A, 400B)는, 도 6a에서 점선으로 표현된 중간부를 가로질러 큰 셀을 대략적으로 "절단"함으로써 분할된다. 세그먼트(400A)는 3D-IC의 상부층 소자 상에 구현되는 반면, 세그먼트(400B)는 180도 "접혀져서" 3D-IC의 바닥층 상에 구현되는데, 여기서 상부층 소자는 수직으로 바닥층 소자 위에 형성된다. 3D-IC 소자의 상부층 및 바닥층에 구현된 세그먼트(400A, 400B)는 도 1a 및 도 1b 내지 도 5a 및 도 5b를 참조로 전술한 것과 유사한 층간 비아에 의해 함께 전기적으로 상호 접속된다.
큰 셀(400)을 3D-IC의 상부층 및 바닥층 상에 구현되는 2개의 개별 세그먼트로 분할하는 것에 의해 전자 이동 마진이 완화될 수 있다. 이러한 분할은 또한 파워/그라운드 레일 평균 전류를 감소시키고 2배의 파워/그라운드의 전체 폭을 얻도록 한다. 이것은, 상부층[상부층 위에 세그먼트(400A)가 구현됨]이 자체의 파워/그라운드 레일(VD, GND)을 가지며 바닥층[바닥층 위에 세그먼트(400B)가 구현됨]도 또한 자체의 파워/그라운드 레일(VD, GND)을 가지기 때문이다. 다시 말해, 파워 레일과 그라운드 레일 모두 2배가 된다. 이것은 또한, 밀도를 증가시키거나 칩 레이아웃에 영향을 미치지 않으면서 행해지는데, 왜냐하면 3D-IC 위에 수직으로 세그먼트(400A, 400B)를 적층시키는 것에 의해 동일한 큰 셀(400)이 효과적으로 3차원 방식으로 재구성되기 때문이다.
도 7a 내지 도 7c는 본 발명의 상이한 실시예에 따라 분할 또는 분해되는 "큰 셀"(400)의 도식적 부분 상면도이다. 도 7a에 도시된 바와 같이, 큰 셀(400)(20개의 게이트 포함)은 [도 7b 및 도 7c에도 나타낸 도 7b의 점선 형태의 "절단선"(410)으로 표현된 바와 같이] 중간부를 따라 실질적으로 균등하게 분할되므로, 좌측부(400A)와 우측부(400B) 각각은 전체 셀(400)의 면적의 약 50%에 대응한다. 이것은 분해 처리로 지칭될 수 있다. 여기 예시된 분해 처리는 큰 셀(400)을, 그 중간부를 가로질러 실질적으로 균등하게 분할하며, 셀은 대안적인 실시예에서 예컨대 40%/60% 분할 또는 55%/45% 분할의 다른 방식으로 분할될 수 있음을 알아야 한다. 일부 실시예에서, 분해는 분해와 관련된 임의의 잠재적인 위험을 최소화하기 위해 중요한 기능성을 갖는 회로 또는 마이크로 전자 부품의 외부에 있는 셀의 영역에 "절단선"(410)이 위치되도록 행해질 수 있다.
분해된 후, 층간 비아는 분해된 부분(400A, 400B)의 엣지 근처에 배치되는 것이 필요한데, 이는 먼저 층간 비아를 위한 공간을 만들기 위해 셀(400)을 "연신시키는" 것을 포함할 수 있다. 도 7b에 도시된 실시예에서, 큰 셀(400)은 1피치 만큼 수평으로 인위적으로 "연신"된다. 본 예시에서 큰 셀(400)은 20개의 게이트를 포함하므로, 셀(400)을 1 피치(one pitch)만큼 연신시키는 것은 약 5%만큼 전체 셀 면적을 증가시키게 되는데, 이는 크지 않은 값이다.
여전히 도 7b를 참조하면, 분해된 부분(400A)의 우측 엣지 상에 층간 비아(420A, 421A, 422A)가 배치되고, 분해된 부분(400B)의 좌측 엣지 상에 층간 비아(420B, 421B, 422B)가 배치된다. 층간 비아(420A, 420B)는 "절단선"(410)의 양측에 실질적으로 대칭으로 배치되며, 층간 비아(421A, 421B)은 "절단선"(410)의 양측에 실질적으로 대칭으로 배치되며, 층간 비아(422A, 422B)는 "절단선"(410)의 양측 상에 실질적으로 대칭으로 배치된다. 이것은, 분해된 셀 부분(400A, 400B)이 3D-IC의 상이한 층 위에 구현될 때 층간 비아(420A)가 층간 비아(420B)와 수직으로 정렬되고 층간 비아(421A)가 층간 비아(421B)와 수직으로 정렬되며 층간 비아(422A)가 층간 비아(422B)와 수직으로 정렬되게 한다. 다시 말해, 셀(400)이 "절단선"(410)을 중심으로 "접혀질 때", 층간 비아(420B-422B)는 층간 비아(420A-422A)와 수직으로 정렬될 것이다. 층간 비아(420B-422B)는 분해된 셀 부분(400A, 400B)들 간의 전기적 상호 접속을 구축하기 위해 층간 비아(420A-422A)와 정렬된다. 따라서, 여기서는 층간 비아들이 따로 상면도로 예시되지만, 층간 비아(420A, 420B)는 실제 동일한 층간 비아이고, 층간 비아(421A, 421B)는 실제 동일한 층간 비아이고, 층간 비아(422A, 422B)는 실제 동일한 비아임을 알아야 한다.
도 7c에 도시된 실시예에서, 큰 셀(400)은 2 피치만큼 수평으로 인위적으로 "연신"된다. 본 예시에서 큰 셀(400)은 20개의 게이트를 포함하므로, 셀(400)을 2 피치만큼 연신하는 것은 약 10%만큼 전체 셀 면적을 증가시키게 되는데, 이는 여전히 크지 않은 값이다. 도 7c에 도시된 실시예가 셀(400)을 2 피치만큼 연신하는 이유는, 아래 논의되는 바와 같이 층간 비아의 근접성에 따른 잠재적인 레이아웃 규칙 위배를 피하기 위해서이다.
여전히 도 7c를 참조하면, 층간 비아(420A, 421A, 422A)는 분해된 부분(400A)의 우측 엣지 상에 배치되며, 층간 비아(420B, 421B, 422B)는 분해된 부분(400B)의 좌측 엣지 상에 배치된다. 층간 비아(420A, 420B)는 "절단선"(410)의 양측에 실질적으로 대칭으로 배치되며, 층간 비아(421A, 421B)은 "절단선"(410)의 양측에 실질적으로 대칭으로 배치되며, 층간 비아(422A, 422B)는 "절단선"(410)의 양측 상에 실질적으로 대칭으로 배치된다. 다시 말해, 이것은 분해된 셀 부분(400A, 400B)이 3D-IC의 상이한 층 위에 구현될 때 분해된 셀 부분(400A, 400B)들 간의 전기적 상호 접속을 구축하기 위해 층간 비아(420A)가 층간 비아(420B)와 수직으로 정렬되고 층간 비아(421A)가 층간 비아(421B)와 수직으로 정렬되고 층간 비아(422A)가 층간 비아(422B)와 수직으로 정렬되게 이루어진다. 다시 말해, 여기서는 층간 비아들이 따로 상면도로 예시되지만, 층간 비아(420A, 420B)는 실제 동일한 층간 비아이고, 층간 비아(421A, 421B)는 실제 동일한 층간 비아이고, 층간 비아(422A, 422B)는 실제 동일한 비아임을 알아야 한다.
도 7b에 예시된 실시예와 달리, 도 7c에 예시된 실시예의 층간 비아(421A, 421B)는 층간 비아(420A/422A, 420B/422B) 각각으로부터 수평으로 오프셋되어 있다. 다시 말해, 층간 비아(420A-422A)는 엇갈린 형식(staggered formation)을 가지며, 층간 비아(420B-422B)도 그러하다. 층간 비아(420A-422A)[및 층간 비아(420B-422B)] 간의 수평 방향 오프셋은, 층간 비아(421A)가 층간 비아(420A/422A)로부터 더 떨어지게 이격되도록 하고 층간 비아(421B)가 층간 비아(420B/422B)로부터 더 떨어지게 이격되도록 한다. 층간 비아 간의 간격 증가는 잠재적인 레이아웃 규정 위배를 방지한다. 다시 말해, 추가적으로 (5%로부터 10%까지) 레이아웃 면적이 증가되는 반면, 레이아웃 규정 위배가 없는 것을 보장하기 위해 페널티(penalty)가 행해진다. 이것은 많은 경우 가치있는 트레이드 오프(tradeoff)일 수 있다.
이제 도 8a 및 도 8b를 참조하면, 도 8a는 도 6a 또는 도 7a를 참조로 전술한 큰 셀(400)의 도식적인 부분적 측단면도이고, 도 8b는 셀(400)의 분해된 부분(400A, 400B)의 도식적인 부분적 측단면도이다. 셀의 분해된 부분(400A)은 3D-IC의 상부층 소자(50B) 상에 구현되고, 셀의 분해된 부분(400B)은 3D-IC의 바닥층 소자(50A) 상에 구현된다. 도 8a 및 도 8b에 예시된 화살표는 [셀(400)의 분해의 일부로서] "플리핑(flipping)" 처리의 방향성을 나타내는 것을 돕는다. 다시 말해, 여기의 화살표는 플리핑 전에 그리고 플리핑 후에 셀 부분(400A, 400B)이 어떻게 배향되는지를 나타낸다.
도 8b에 예시된 바와 같이, 층간 비아(420, 421)는 셀 부분(400A, 400B)을 전기적으로 상호 접속시키기 위해 구현된다. 전술한 바와 같이, 층간 비아(420)는 도 7b 및 도 7c에서 층간 비아(420A, 420B)로서 예시되며, 층간 비아(421)는 도 7b 및 도 7c에서 층간 비아(421A, 421B)로서 예시된다. 층간 비아(420A, 420B)는 실제 동일한 층간 비아(420)이므로 수직으로 정렬되고, 층간 비아(421A, 421B)는 실제 동일한 층간 비아(421)이므로 수직으로 정렬된다. 층간 비아(422)는 단순성의 이유로 여기에 예시되지 않는다.
도 8b에 예시된 바와 같이, 층간 비아(420)의 상단은 상부층 소자(50B)의 금속 라인(210A) 중 하나에 직접 연결되고, 층간 비아(420)의 하단은 바닥층 소자(50A)의 금속 라인(110A) 중 하나에 직접 연결된다. 층간 비아(421)의 상단은 상부층 소자(50B)의 금속 라인(210B) 중 하나에 직접 연결되고, 층간 비아(421)의 하단은 바닥층 소자(50A)의 금속 라인(110B) 중 하나에 직접 연결된다. 이들 연결을 통해, 분해된 셀 부분(400A, 400B)은 도면의 셀(400)과 동일한 방식으로 여전히 함께 전기적으로 상호 접속된다. 그러므로, 셀(400)의 분해는 예컨대 완화된 전자 이동 마진 및 감소된 파워/그라운드 레일 평균 전류 등의 장점을 제공하면서 셀(400)의 기능성에 간섭하지 않는다.
도 9a 및 도 9b는 층간 비아를 포함하는 본 발명의 또 다른 예시적인 실시예를 나타낸다. 도 1a 및 도 1b와 유사하게, 도 9a는 3D-IC 소자(50)의 일부의 도식적인 부분적 상면도이고, 도 9b는 3D-IC 소자(50)의 일부의 도식적인 부분적 측단면도이다. 도 9a에 도시된 3D-IC 소자(50)의 부분은 전반적으로 도 9b에 도시된 3D-IC 소자(50)의 부분을 나타내지만, 이들은 단순성의 이유로 정확히 일대일 대응 관계를 갖지 않을 수 있음을 알아야 한다.
보다 상세하게, 3D-IC 소자(50)의 부분은 본 실시예에서는 PMOS인 p-형 트랜지스터와 해당 경우 NMOS인 n-형 채널 트랜지스터를 포함하는 회로 셀을 포함한다. PMOS는 상부층 소자(50B) 상에 구현되는 반면, NMOS는 바닥층 소자(50A) 상에 구현되며, 그 역으로도 가능하다. PMOS와 NMOS의 대략적인 윤곽은 도 9a 및 도 9b에서 파선으로 예시된다. 또한, NMOS와 PMOS의 상면도는 모두 더 명료하게 하기 위해 도 9a에 예시되지만, NMOS는 PMOS에 의해 차단될 것이므로 직접적으로는 볼 수 없을 것이다.
바닥층 소자(50A)의 기판(60) 내에 소스/드레인(70)과 같은 도핑된 영역이 형성되며, 상부층 소자(50B)의 기판(160) 내에 소스/드레인(170)과 같은 도핑된 영역이 형성된다. 작동 중, 이들 소스/드레인 중 일부는 Vdd, Vss 또는 out 등에 연결되며, 도 9a 및 도 9b에서와 같이 표시된다. 또한 기판(60, 160) 위에 각각 게이트(80, 180)도 형성된다. 작동 중, 이들 게이트 중 일부는 입력으로서 사용되며, 도 9a 및 도 9b에서 in1, in2로서 표시된다.
게이트(80) 중 적어도 하나는 더미 게이트(80A)이고, 게이트(180) 중 적어도 하나는 예컨대 도 1 내지 5를 참조로 전술된 플로팅 게이트(180A)와 유사한 더미 게이트(180A)이다. 바닥층 소자(50A) 내의 기판(60) 위에 상호접속 구조체의 일부로서 금속 라인(110)과 같은 금속 라인이 형성되며, 상부층 소자(50B) 내의 기판(160) 위에 상호접속 구조체의 일부로서 금속 라인(210)과 같은 금속 라인이 형성된다.
상부층 소자(50B)로부터의 PMOS를 바닥층 소자(50A)로부터의 NMOS에 전기적으로 상호 접속시키기 위해 층간 비아(500, 510, 520)가 구현된다. 보다 구체적으로, 층간 비아(500)의 상단이 더미 게이트(180A)에 직접 연결되고, 층간 비아(500)의 하단이 더미 게이트(80A)에 직접 연결된다. 층간 비아(510)의 상단이 PMOS의 게이트(180)(in1)에 직접 연결되고, 층간 비아(510)의 하단이 NMOS의 게이트(80)(in1)에 직접 연결된다. 층간 비아(520)의 상단이 PMOS의 게이트(180)(in2)에 직접 연결되고, 층간 비아(520)의 하단이 NMOS의 게이트(80)(in2)에 직접 연결된다. 도 9a 및 도 9b의 실시예는, PMOS가 NMOS 위에 적층되는 것을 예시하고 있지만, 대안적인 실시예에서 그 반대도 가능할 수 있어서, 해당 실시예에서 NMOS가 PMOS 위에 적층될 수 있음을 의미한다는 것을 이해할 것이다.
3D-IC의 상부층 소자 및 바닥층 소자 상에 회로 셀의 PMOS와 NMOS를 수직으로 적층하는 것에 의해, PMOS와 NMOS를 갖는 회로 셀의 통상적인 2D 레이아웃 구성에 비해 거의 50%의 면적 감소가 달성될 수 있다. PMOS와 NMOS를 전기적으로 상호 접속시키기 위해 더미 게이트와 층간 비아를 사용하는 것은 또한 전기적 경로의 단순성 및 효율성도 제공한다.
도 9는 본 발명의 다양한 양태에 따른 3D-IC 소자의 제조 방법(900)의 흐름도이다. 방법(900)은 바닥 기판 내에 마이크로 전자 부품을 형성하는 단계(910)를 포함한다.
방법(900)은 바닥 기판 위에 바닥 상호접속 구조체를 형성하는 단계(920)를 포함한다. 바닥 상호접속 구조체는 각각 복수의 바닥 금속 라인을 포함하는 복수의 바닥 금속층을 포함한다. 바닥 기판과 바닥 상호접속 구조체는 총괄적으로 3D-IC의 바닥층 소자를 형성한다.
방법(900)은 바닥층 소자 위에 상부 기판을 형성하는 단계(930)를 포함한다.
방법(900)은 상부 기판 내에 마이크로 전자 부품을 형성하는 단계(940)를 포함한다.
방법(900)은 상부 기판을 통해 수직으로 연장되는 층간 비아를 형성하는 단계(950)를 포함한다.
방법(900)은 상부 기판 위에 적어도 하나의 더미 게이트를 형성하는 단계(960)를 포함한다.
방법(900)은 상부 기판 위에 상부 상호접속 구조체를 형성하는 단계(970)를 포함한다. 상부 상호접속 구조체는 각각 복수의 상부 금속 라인을 포함하는 복수의 상부 금속층을 포함한다. 상부 기판과 상부 상호접속 구조체는 총괄적으로 3D-IC의 상부층 소자를 형성한다.
층간 비아는 바닥층 소자와, 상부 기판 내에 형성된 마이크로 전자 부품, 적어도 하나의 더미 게이트 또는 상부 상호접속 구조체 중 적어도 하나를 함께 전기적으로 결합시키도록 형성된다.
일부 실시예에서, 상부 기판 내에 마이크로 전자 부품을 형성하는 단계는 복수의 회로 셀을 형성하는 단계를 포함하고, 적어도 하나의 더미 게이트를 형성하는 단계는 적어도 하나의 더미 게이트가 2개의 인접하는 회로 셀 사이에 형성되도록 수행된다. 더미 게이트는 임의의 회로 셀의 기능적 부분이 아니다.
일부 실시예에서, 바닥 기판 내에 마이크로 전자 부품을 형성하는 단계는 바닥 기판 내에 제1형의 트랜지스터의 마이크로 전자 부품을 형성하는 단계를 포함하고, 상부 기판 내에 마이크로 전자 부품을 형성하는 단계는 상부 기판 내에 제2형의 트랜지스터의 마이크로 전자 부품을 형성하는 단계를 포함한다. 제1형의 트랜지스터 및 제2형의 트랜지스터는 상반되는 종류이다. 제1형의 트랜지스터와 제2형의 트랜지스터를 함께 전기적으로 결합하기 위해 층간 비아가 형성된다.
일부 실시예에서, 방법(900)은 회로 셀을 제1 세그먼트와 제2 세그먼트로 분해하는 단계를 더 포함한다. 분해된 회로 셀의 제1 세그먼트는 바닥층 소자 내에 구현된다. 분해된 회로 셀의 제2 세그먼트는 상부층 소자 내에 구현된다. 제1 세그먼트와 제2 세그먼트는 층간 비아를 사용하여 적어도 부분적으로 함께 전기적으로 상호 접속된다.
3D-IC 소자의 제조를 완료하기 위해 방법(900)의 단계(910-970) 이전에, 도중에 또는 이후에 추가의 처리가 수행될 수 있음을 알아야 한다. 단순성의 이유로, 이들 추가적인 제조 단계는 여기서 상세히 논의되지 않는다.
전술한 논의를 기초로, 본 발명은 통상적인 로우-k(low-k) 유전 재료의 제조 방법 및 장치에 비해 여러 가지 장점을 제공함을 알 수 있다. 그러나, 다른 실시예는 추가의 장점을 제공할 수 있고, 모든 장점들이 반드시 여기에 개시되는 것은 아니며, 모든 실시예에서 특별한 장점이 요구되는 것은 아님을 알아야 한다. 하나의 장점은 2개의 적층 소자에 의한 모니리식 3D 집적으로 상당한 면적 감소를 달성할 수 있다는 것이다. 상부층 소자 및 바닥층 소자를 연결하기 위해 층간 비아와 더미 게이트를 사용하는 것에 의해, 추가적인 레이아웃 면적의 소모가 없다. 층간 비아는 경로 자원을 더 잘 활용할 수 있도록 해준다. 예를 들면, 하나 이상의 층간 비아를 사용하는 것에 의해, 상부층 소자의 경로 자원(예, 금속층)이 바닥층 소자에 제공될 수 있거나 또는 역으로 제공될 수 있다. 다른 경우, 층간 비아와 더미 게이트는 경로의 적응성을 향상시키기 위해 전도성 층 또는 브릿지로서 또한 효과적으로 사용될 수 있다. 다른 장점은 큰 회로 셀이 개별 셀 부분으로 분해되고, 개별 셀 부분은 다시 3D-IC의 상부층 및 바닥층 상에 구현될 수 있다는 것이다. 이 구성은 향상된 전자 이동 마진과 파워/그라운드 IR 드롭에 대한 감도 저하를 제공한다. 또 다른 장점은 3D-IC의 상부층 소자 및 바닥층 소자 상에 회로의 p-형 트랜지스터 및 n-형 트랜지스터가 구현될 수 있다는 것이다. 이러한 접근은 또한 레이아웃 면적 감소 및 경로 단순성을 제공한다.
본 발명의 일 양태는 3차원 집적 회로(3D-IC)에 관한 것이다. 3D-IC는 제1 기판과 해당 제1 기판 위에 형성된 제1 상호접속 구조체를 포함하는 제1층 소자를 포함한다. 또한, 3D-IC는 제1층 소자에 결합된 제2층 소자를 포함한다. 제2층 소자는 제2 기판과, 해당 제2 기판 내에 형성된 도핑된 영역과, 기판 위에 형성된 더미 게이트와, 제2 기판 위에 형성된 제2 상호접속 구조체를 포함한다. 3D-IC는 제2 기판을 통해 수직으로 연장되는 층간 비아를 포함한다. 층간 비아는 제1 단부와 해당 제1 단부에 대향하는 제2 단부를 포함한다. 층간 비아의 제1 단부는 제1 상호접속 구조체에 결합된다. 층간 비아의 제2 단부는 도핑된 영역, 더미 게이트 및 제2 상호접속 구조체 중 하나에 결합된다.
본 발명의 다른 양태는 3차원 집적 회로(3D-IC)에 관한 것이다. 3D-IC는 바닥 기판과 해당 바닥 기판 위에 위치된 바닥 상호접속 구조체를 포함하는 바닥층 소자를 포함한다. 바닥 상호접속 구조체는 각각 복수의 금속 라인을 포함하는 복수의 금속층을 포함한다. 3D-IC는 상부 기판, 상부 기판 상에 형성된 복수의 회로 셀, 회로 셀 중 하나의 엣지에 위치된 회로 셀 중 임의의 회로 셀의 기능적 부분이 아닌 더미 게이트, 그리고 상부 기판 위에 위치된 상부 상호접속 구조체를 포함하는 상부층 소자를 포함한다. 상부 상호접속 구조체는 각각 복수의 금속 라인을 포함하는 복수의 금속층을 포함한다. 상부층 소자는 바닥층 소자 위에 형성된다. 3D-IC는 상부 기판을 통해 수직으로 연장되는 층간 비아를 포함한다. 층간 비아는 상단부와 해당 상단부에 대향하는 하단부를 포함한다. 층간 비아의 하단부는 바닥 상호접속 구조체의 금속 라인 중 하나에 직접 연결된다. 층간 비아의 상단부는 더미 게이트, 또는 상부 상호접속 구조체의 금속 라인 중 하나에 직접 연결된다.
본 발명의 또 다른 양태는 3차원 집적 회로(3D-IC)를 제조하는 방법에 관한 것이다. 바닥 기판에 마이크로 전자 부품이 형성된다. 바닥 기판 위에 바닥 상호접속 구조체가 형성된다. 바닥 상호접속 구조체는 각각 복수의 바닥 금속 라인을 포함하는 복수의 바닥 금속층을 포함한다. 바닥 기판과 바닥 상호접속 구조체는 총괄적으로 3D-IC의 바닥층 소자를 형성한다. 바닥층 소자 위에 상부 기판이 형성된다. 상부 기판에 마이크로 전자 부품이 형성된다. 상부 기판을 통해 수직으로 연장되도록 층간 비아가 형성된다. 상부 기판 위에 적어도 하나의 더미 게이트가 형성된다. 상부 기판 위에 상부 상호접속 구조체가 형성된다. 상부 상호접속 구조체는 각각 복수의 상부 금속 라인을 포함하는 복수의 상부 금속층을 포함한다. 상부 기판과 상부 상호접속 구조체는 총괄적으로 3D-IC의 상부층 소자를 형성한다. 층간 비아는 바닥층 소자와, 상부 기판 내에 형성된 마이크로 전자 부품, 적어도 하나의 더미 게이트 또는 상부 상호접속 구조체 중 적어도 하나를 함께 전기적으로 결합시키도록 형성된다.
이상의 설명은 당업자가 상세한 설명을 더욱 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은, 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 및 구조를 설계 또는 변형하기 위한 기초로서 본 발명을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 등가의 구성이 본 발명의 취지 및 범위를 벗어나지 않는다는 것 그리고 본 발명의 취지 및 범위를 벗어나지 않으면서 본 발명에서 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.

Claims (10)

  1. 3차원 집적 회로(3D-IC)로서,
    제1 기판과 상기 제1 기판 위에 형성된 제1 상호접속 구조체를 포함하는 제1층 소자;
    상기 제1층 소자에 결합된 제2층 소자 - 상기 제2층 소자는 제2 기판과, 상기 제2 기판 내에 형성되는 도핑된 영역과, 상기 제2 기판 위에 형성된 더미 게이트와, 상기 제2 기판 위에 형성된 제2 상호접속 구조체를 포함하고, 상기 더미 게이트는 전기적으로 플로팅(floating)되고, 상기 더미 게이트는 상기 제2층 소자의 2개의 인접하는 회로 사이에 위치되지만, 상기 2개의 인접하는 회로 중 어느 회로의 일부도 아님 - ; 및
    상기 제2 기판을 관통하여 연장되는 층간 비아(inter-tier vias)
    를 포함하고;
    상기 층간 비아는 제1 단부 및 상기 제1 단부에 대향하는 제2 단부를 포함하고;
    상기 층간 비아의 상기 제1 단부는 상기 제1 상호접속 구조체에 결합되며;
    상기 층간 비아의 상기 제2 단부는, 상기 도핑된 영역, 상기 더미 게이트, 또는 상기 제2 상호접속 구조체 중 하나에 결합되는 것인 3차원 집적 회로.
  2. 제1항에 있어서,
    상기 층간 비아의 상기 제2 단부는 상기 도핑된 영역에 연결되고;
    상기 도핑된 영역은 소스/드레인 영역인 것인 3차원 집적 회로.
  3. 제1항에 있어서,
    상기 층간 비아의 상기 제2 단부는 상기 더미 게이트에 연결되는 것인 3차원 집적 회로.
  4. 제3항에 있어서, 상기 더미 게이트는 상기 2개의 인접하는 회로 중 적어도 하나의 엣지에 위치된 것인 3차원 집적 회로.
  5. 제3항에 있어서,
    상기 더미 게이트는 제1 더미 게이트이고;
    상기 제2층 소자는, 상기 제1 더미 게이트에 인접하되 상기 2개의 인접하는 회로 사이에 위치된 제2 더미 게이트를 더 포함하는 것인 3차원 집적 회로.
  6. 제5항에 있어서,
    상기 층간 비아는 제1 층간 비아이고;
    상기 3D-IC는, 제1 단부와 상기 제1 단부에 대향하는 제2 단부를 가지는 제2 층간 비아를 더 포함하며;
    상기 제2 층간 비아의 상기 제1 단부는 상기 제1 상호접속 구조체에 결합되고;
    상기 제2 층간 비아의 상기 제2 단부는 상기 제2 더미 게이트에 연결된 것인 3차원 집적 회로.
  7. 제1항에 있어서,
    상기 제2층 소자는 비어있는 셀(empty cell)을 포함하고;
    상기 층간 비아는 상기 비어있는 셀을 통해 연장되는 것인 3차원 집적 회로.
  8. 제1항에 있어서,
    상기 3D-IC는 제1 부분 및 제2 부분으로 분해되는 회로 셀을 포함하고;
    분해된 상기 회로 셀의 상기 제1 부분은 상기 제1층 소자 상에 구현되고;
    분해된 상기 회로 셀의 상기 제2 부분은 상기 제2층 소자 상에 구현되며;
    상기 층간 비아와 하나 이상의 추가의 층간 비아는, 분해된 상기 회로 셀의 상기 제1 부분 및 상기 제2 부분을 함께 전기적으로 상호 접속시키는 것인 3차원 집적 회로.
  9. 3차원 집적 회로(3D-IC)로서,
    바닥 기판과 상기 바닥 기판 위에 위치된 바닥 상호접속 구조체를 포함하는 바닥층 소자로서, 상기 바닥 상호접속 구조체는, 각각 복수의 금속 라인을 포함하는 복수의 금속층을 포함하는 것인 상기 바닥층 소자;
    상부 기판과, 상기 상부 기판 상에 형성된 복수의 회로 셀과, 상기 회로 셀 중 임의의 회로 셀의 기능적 부분이 아닌 더미 게이트 - 상기 더미 게이트는 상기 회로 셀 중 하나의 회로 셀의 엣지에 위치되고, 또한 상기 회로 셀 중 서로 인접한 두 개의 회로 셀의 사이에 위치됨 - 와, 상기 상부 기판 위에 위치된 상부 상호접속 구조체 - 상기 상부 상호접속 구조체는, 각각 복수의 금속 라인을 포함하는 복수의 금속층을 포함함 - 를 포함하는 상부층 소자 - 상기 상부층 소자는 상기 바닥층 소자 위에 형성됨 - ; 및
    상기 상부 기판을 관통하여 연장되는 층간 비아
    를 포함하고;
    상기 층간 비아는 상단부와 상기 상단부에 대향하는 하단부를 갖고;
    상기 층간 비아의 상기 하단부는 상기 바닥 상호접속 구조체의 금속 라인 중 하나의 금속 라인에 연결되며;
    상기 층간 비아의 상기 상단부는 상기 더미 게이트 또는 상기 상부 상호접속 구조체의 금속 라인 중 하나의 금속 라인에 연결된 것인 3차원 집적 회로.
  10. 3차원 집적 회로(3D-IC)를 제조하는 방법으로서,
    바닥 기판에 마이크로 전자 부품을 형성하는 단계;
    상기 바닥 기판 위에 바닥 상호접속 구조체를 형성하는 단계로서, 상기 바닥 상호접속 구조체는, 각각 복수의 바닥 금속 라인을 포함하는 복수의 바닥 금속층을 포함하고, 상기 바닥 기판과 상기 바닥 상호접속 구조체는 총괄적으로 3D-IC의 바닥층 소자를 형성하는 것인 상기 바닥 상호접속 구조체 형성 단계;
    상기 바닥층 소자 위에 상부 기판을 형성하는 단계;
    상기 상부 기판에 마이크로 전자 부품을 형성하는 단계;
    상기 상부 기판을 통해 연장되는 층간 비아를 형성하는 단계;
    상기 상부 기판 위에 적어도 하나의 더미 게이트를 형성하는 단계; 및
    상기 상부 기판 위에 상부 상호접속 구조체를 형성하는 단계로서, 상기 상부 상호접속 구조체는, 각각 복수의 상부 금속 라인을 포함하는 복수의 상부 금속층을 포함하고, 상기 상부 기판과 상기 상부 상호접속 구조체는 총괄적으로 3D-IC의 상부층 소자를 형성하는 것인 상기 상부 상호접속 구조체 형성 단계
    를 포함하고;
    상기 층간 비아는 상기 바닥층 소자와, 상기 상부 기판 내에 형성된 상기 마이크로 전자 부품, 상기 적어도 하나의 더미 게이트, 및 상기 상부 상호접속 구조체 중 적어도 하나를 함께 전기적으로 결합시키도록 형성되고,
    상기 적어도 하나의 더미 게이트는 전기적으로 플로팅(floating)되고, 상기 적어도 하나의 더미 게이트는 상기 상부층 소자의 2개의 인접하는 회로 사이에 위치되지만, 상기 2개의 인접하는 회로 중 어느 회로의 일부도 아닌 것인 3차원 집적 회로 제조 방법.
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