JP5518879B2 - ３次元集積回路製造方法、及び装置 - Google Patents

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Description

本発明は、３次元集積回路製造方法、及び装置に関する。
電子システムの小型化、高性能化の急激な進展に伴い、３次元化された半導体集積回路装置の開発が加速化されている。３次元化技術の代表的なアプローチとして貫通電極によるチップ積層化技術がある。シリコン基板を用いた場合、貫通電極をＴＳＶ（Through Silicon Vias）とも呼称する（例えば、特許文献１参照。）。
特許文献１などに記載される３次元化技術では、バンプを介して基板と基板の接着が行われ、貫通電極とバンプが接合される。このため、基板の接着工程でのアライメントを高精度にすることができず、貫通電極を高密度化できないという問題点がある。また、貫通電極の周囲の寄生容量が大きく、配線遅延が発生するという問題点がある。貫通電極を伝送線路としての信号線に用いた場合、線路長が長く、寄生容量が大きくなると集積回路の消費電力が増大し、高速伝送が困難となる。
特開２００４−４７９３８号公報
本発明は、貫通電極を高密度化ができる３次元集積回路製造方法、及び装置を提供することにある。
本発明の一態様の３次元集積回路製造方法は、アライメントマーカ、第１のビア、及び第１の配線層が設けられる第１のウェハに対して、第２のビアが設けられる第２のウェハを、前記アライメントマーカを用いて位置合わせして積層し、前記第１のウェハ表面と前記第２のウェハ裏面を接着する工程と、前記第１及び第２のウェハの接着後、前記第１のビア或いは前記第１の配線層上の前記第２のウェハの第１の領域に、前記アライメントマーカを用いて前記第１のビア或いは前記第１の配線層に対して位置合わせされ、前記第１のビア或いは前記第１の配線層に接続される貫通電極を形成する工程とを具備し、前記貫通電極を形成する工程は、前記第２のウェハの前記第１の領域をエッチングして前記第１のビア或いは前記第１の配線層表面が露呈する第１の貫通孔を形成し、前記第１のウェハの前記アライメントマーカ上の前記第２のウェハの第２の領域をエッチングして前記アライメントマーカ表面が露呈する第２の貫通孔を形成する工程と、前記第１及び第２の貫通孔内に第１の絶縁膜を埋設する工程と、前記第１の絶縁膜をエッチングし、前記第１のビア或いは前記第１の配線層表面が露呈され、前記第１の貫通孔よりも幅が狭く、前記アライメントマーカを用いて前記第１のビア或いは前記第１の配線層に対して位置合わせされた第３の貫通孔を形成する工程と、前記第３の貫通孔内に前記第１のビア或いは前記第１の配線層と接続する貫通電極材を埋設する工程とを含むことを特徴とする。
更に、本発明の一態様の３次元集積回路装置は、第１のビア、第１の配線層、及びアライメントマークが設けられる第１のチップと、前記第１のチップの表面側に積層され、接着されるｎ個（ただし、ｎは１以上の整数）のチップと、前記第１のビア或いは前記第１の配線層上に位置する前記ｎ個のチップの第１の領域に設けられた第１の貫通孔内に、埋設された第１の絶縁膜と、前記第１の絶縁膜に設けられ、前記第１の貫通孔よりも幅が狭い第２の貫通孔内に、前記第１のビア或いは前記第１の配線層と接するように埋設され、上部が前記ｎ個のチップの一つの配線層に接続される貫通電極と、前記アライメントマーク上に位置する前記ｎ個のチップの第２の領域に設けられた第２の貫通孔内に、埋設された第２の絶縁膜とを具備することを特徴とする。
本発明によれば、貫通電極を高密度化ができる３次元集積回路製造方法、及び装置を提供することができる。
本発明の実施例１に係る３次元集積回路装置を示す断面図。 本発明の実施例１に係る３次元集積回路装置を示す断面図。 本発明の実施例１に係る３次元集積回路装置の製造工程を示す断面図。 本発明の実施例１に係る３次元集積回路装置の製造工程を示す断面図。 本発明の実施例１に係る３次元集積回路装置の製造工程を示す断面図。 本発明の実施例１に係る３次元集積回路装置の製造工程を示す断面図。 本発明の実施例１に係る３次元集積回路装置の製造工程を示す断面図。 本発明の実施例１に係る３次元集積回路装置の製造工程を示す断面図。 本発明の実施例１に係る微細貫通孔を示す平面図。 本発明の実施例１に係る３次元集積回路装置の製造工程を示す断面図。 本発明の実施例２に係る３次元集積回路装置の製造工程を示す断面図。 本発明の実施例２に係る３次元集積回路装置の製造工程を示す断面図。 本発明の実施例２に係る３次元集積回路装置の製造工程を示す断面図。 本発明の実施例３に係る３次元集積回路装置を示す断面図。 図１４の領域Ａの拡大断面図。 本発明の実施例４に係る３次元集積回路装置を示す断面図。 本発明の実施例５に係る３次元集積回路装置を示す断面図。 本発明の実施例６に係る３次元集積回路装置を示す断面図。 本発明の実施例７に係る３次元集積回路装置を示す断面図。
以下本発明の実施例について図面を参照しながら説明する。
まず、本発明の実施例１に係る３次元集積回路製造方法、及び装置について、図面を参照して説明する。図１は３次元集積回路装置を示す断面図、図２は個片化された３次元集積回路装置を示す断面図である。本実施例では、第２のウェハに絶縁膜を埋め込み、この絶縁膜が形成された領域に第１のウェハのアライメントマーカに対して高精度に位置合わせされた微細な貫通電極を複数設けている。
図１に示すように、三次元集積回路装置８０は、集積回路が形成された第１のウェハ（1’st Wafer）１０１と集積回路が形成された第２のウェハ（2’nd Wafer）１０２が直接接着（Front to Back）された三次元集積回路装置である。
第１のウェハ１０１の集積回路形成領域３００には、半導体基板１ａ及び絶縁膜２ａ上に配線層４ａが設けられる（図中水平方向に配線層４ａが設けられる）。配線層４ａは図示しない第１のウェハ１０１の集積回路に電気的に接続される。ビア５ａは、配線層４ａ上の絶縁膜３ａに設けられた開口部に配線層４ａと接するように埋設される電極である（図中垂直方向にビア５ａが設けられる）。第１のウェハ１０１のアライメント領域３０１には、アライメントマーカ６が絶縁膜３ａ上に設けられる。
アライメントマーカ６は、例えば、半導体集積回路が設けられるチップとは別なウェハ領域に複数配置され、第１のウェハ１０１と第２のウェハ１０２の接着工程での基準アライメントマークとして用いられ、第２のウェハ１０２中に設けられる微細の貫通電極１０の形成工程での基準アライメントマークとして用いられる。詳細は後述する。
第２のウェハ１０２の集積回路形成領域３００（第１の領域）には、半導体基板１ｂ及び絶縁膜２ｂ上に配線層４ｂが設けられる。配線層４ｂは図示しない第２のウェハ１０２の集積回路に電気的に接続される。ビア５ｂは、配線層４ｂ上の絶縁膜３ｂに設けられた開口部に配線層４ｂと接するように埋設される。
第１のウェハ１０１のビア５ａ上の半導体基板１ｂ、絶縁膜２ｂ、及び絶縁膜３ｂがエッチングされ、ビア５ａの表面が露呈される貫通孔７ａが集積回路形成領域３００に設けられる。第１のウェハ１０１のアライメントマーカ６上の半導体基板１ｂ、絶縁膜２ｂ、及び絶縁膜３ｂがエッチングされ、アライメントマーカ６の表面が露呈される貫通孔７ｂがアライメント領域３０１（第２の領域）に設けられる。貫通孔７ａ及び７ｂには、絶縁膜８が埋設される。
貫通孔７ａに絶縁膜８が埋設される領域には、貫通孔７ａよりも幅の狭い微細な貫通孔９がビア５ａ表面を露呈するように複数設けられる。貫通孔９は、アライメントマーカ６を基準マークとして用い、ビア５ａに対して高精度に位置合わせされる。貫通孔９には、貫通電極１０が埋設される。貫通電極１０は、伝送線路としての信号線、電源電圧供給線、接地線、或いはクロック信号線などに用いられる。貫通電極１０は、シリコン基板を用いた場合、ＴＳＶ（Through Silicon Vias）とも呼称される。配線層１１は、ビア５ｂ及び貫通電極１０上に設けられ、ビア５ｂと貫通電極１０の間を接続する。絶縁膜１２は、絶縁膜３ｂ、絶縁膜８、及び配線層１１上に設けられ、三次元集積回路装置８０の表面保護膜として機能する。
三次元集積回路装置８０では、ビア５ａと貫通電極１０の位置合わせが高精度化され、貫通電極１０を絶縁膜８中に複数設けることが可能となる。この結果、貫通電極１０の径をサブミクロンレベルにすることが可能となり、貫通電極１０を高密度化することができる。また、貫通電極１０の径よりも貫通電極１０間の距離を広くすることができ、貫通電極１０間には絶縁膜８が設けられているので、貫通電極１０周囲の寄生容量を大幅に低減できる。このため、貫通電極１０起因のＣＲ遅延を大幅に低減することができる。更に、貫通電極間の距離を比較的広く出来るので三次元集積回路装置８０の静電気放電（ＥＳＤ electrostatic dischargeとも呼称される）を向上させることができる。
ここでは、ビア５ａと貫通電極１０を直接接続しているが必ずしもこれに限定されるものではない。例えば、ビア５ａと貫通電極１０の間をビア５ａ上の配線層を介して接続させてもよい。また、２つの貫通電極１０を配線層１１に接続しているが、必ずしもこれに限定されるものではない。３つ以上の貫通電極１０を配線層１１に接続してもよいし、１つの貫通電極１０を１つの配線層に接続させてもよい。
図２に示すように、三次元集積回路装置８０ａは、２つのウェハが積層された三次元集積回路装置８０が個片化され、第１のチップ２０１と第２のチップ２０２が積層される三次元集積回路装置である。個片化により、アライメント領域３０１は個片化されたチップから取り除かれる。三次元集積回路装置８０ａは、例えば、バンプやボンディングワイヤなどにより基板と電気的に接続され、封止されて高集積度化される三次元集積回路として使用される。
次に、３次元集積回路装置の製造方法について図面を参照して説明する。図３乃至８、及び図１０は３次元集積回路装置の製造工程を示す断面図、図９は微細貫通孔を示す平面図である。
図３に示すように、半導体集積回路が形成されたシリコンウェハである第２のウェハ１０２を裏面研磨及び裏面の鏡面化処理を行い第２のウェハ１０２を薄化する。このとき、裏面研磨及び裏面の鏡面化処理は、ウェハの破断やキズが発生しないように第２のウェハ１０２の表面に保持部材２１を付着させて行う。第２のウェハ１０２は、３０μｍから５０μｍの範囲に薄化する。ここでは、５０μｍに薄化する。保持部材２１には、熱変形が少なく、ウェハ接着時でのアライメントが可能となるように光を透過する、例えば石英ガラスと、石英ガラスと第２のウェハ１０２を接着する透明な接着シートとを用いるのが好ましい。
ウェハ薄化後、例えば第２のウェハ１０２の裏面をプラズマ処理して裏面を荒らす。この裏面荒し処理は、第１のウェハ１０１と第２のウェハ１０２のウェハ接着強度を向上させる目的で行われる。
次に、図４に示すように、半導体集積回路が形成されたシリコンウェハである第１のウェハ１０１の表面上に、薄化された第２のウェハ１０２を裏面が第１のウェハ１０１の表面と対向（Front to Back）するように配置する。第１のウェハ１０１と第２のウェハ１０２は、第１のウェハ１０１のアライメントマーカ６を基準マークとして位置合わせされる。
続いて、図５に示すように、位置合わせ後、第１のウェハ１０１と第２のウェハ１０２を加熱圧着することによりウェハ接着される。加熱温度は、半導体集積回路の配線や素子が劣化しないように、例えば２００℃程度の低温度で行われる。
ここで、位置合わせ及びウェハ接着は、従来のウェハ接着装置（Wafer Bonder）を用いて行われる。従来のウェハ接着装置（Wafer Bonder）では、シリコン基板である半導体基板１ｂを透過する光を用いているので、比較的長波長の赤外光を用いて位置合わせを行っている。このため、位置合わせのアライメント精度は、例えば１μｍ程度であり、高精度に位置合わせするのは困難である。
そして、図６に示すように、保持部材２１を取り外した後、第１のウェハ１０１の集積回路形成領域３００のビア５ａ上の第２のウェハ１０２のＸ方向寸法Ｘ１及び深さ寸法Ｚ１（５０μｍ）を有する領域をエッチングし、大きな貫通孔７ａをビア５ａが露呈するように形成する。また、第１のウェハ１０１のアライメント領域３０１のアライメントマーカ６上の第２のウェハ１０２をエッチングし、比較的領域の大きな貫通孔７ｂをアライメントマーカ６が露呈するように形成する。
ここでは、貫通孔７ａ及び７ｂを同一工程で形成しているが、必要に応じて別工程で形成してもよい。なお、加熱圧着によるウェハ接着の代わりに、接着剤を介してウェハ接着を行ってもよい。貫通孔７ａ及び７ｂは、周知のリソグラフィ技術とＲＩＥ（Reactive Ion Etching）技術を用いて行われる。ＲＩＥでは、例えばＩＣＰ（Inductively Coupled Plasma）方式が用いられる。
次に、図７に示すように、ＲＩＥ後処理後、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて貫通孔７ａ及び７ｂに絶縁膜８を埋設する。具体的には、ＣＶＤ法により絶縁膜８を堆積後、ＣＭＰ（Chemical Mechanical Polishing）法を用いて絶縁膜８を平坦研磨する。
ここで、絶縁膜８には比誘電率４のシリコン酸化膜（ＳｉＯ２）を用いているが、代わりにＴＥＯＳ膜（tetraethoxysilan膜 比誘電率３程度）、シリコン酸化膜（ＳｉＯ２）よりも比誘電率の小さなＳｉＯＣ膜（カーボン含有ＳｉＯ膜 比誘電率２．６〜２．９程度）などのＬｏｗ−ｋ絶縁膜などを用いてもよい。
また、リンガラス材料を使って塗布と低温加熱で絶縁膜を形成しても良い。
アライメントマーカ６上に絶縁膜８を設けている理由は、シリコン基板である半導体基板１ｂよりも絶縁膜８が光をよく透過するので、比較的短波長の光（微細寸法のＬＳＩのリソグラフィ工程で用いられる短波長の光）を用いて高精度の位置合わせ及び微細寸法の形成が可能となるからである。つまり、ビア５ａ上に高精度に位置合わせされた微細な貫通孔９を形成するときに、アライメントマーカ６がよく検出できる。シリコン半導体基板１ｂが残置された場合、アライメントマーカ６による高精度の位置合わせ及び微細な貫通孔の形成が困難となる。
続いて、図８に示すように、貫通孔７ａに埋設された絶縁膜８の領域に、ビア５ａと高精度に位置合わせされた微細な貫通項９をビア５ａが露呈されるように形成する。
貫通項９の形成は、周知のリソグラフィ技術とＲＩＥ技術を用いて行われる。リソグラフィでは第１のウェハ１０１のアライメントマーカ６を基準マークとして、ビア５ａと貫通孔９の位置が高精度に位置合わせされる。アライメントマーカ６を用いることにより、ビア５ａと貫通孔９の位置合わせ精度を数ｎｍレベル以内にすることができる。なお、ビア５ａと貫通孔９の高さが異なるので、予め光学合わせの際に高さ補正を行うのが好ましい。
図９に示すように、貫通孔９は、貫通孔７ａに埋設された絶縁膜８の領域（Ｘ方向寸法Ｘ１、Ｙ方向寸法Ｙ１）に、６４個設けられる。貫通孔９は、幅Ｗ１の円形を有する。ここでは、貫通孔９を円形にしているが、代わりに矩形などにしてもよい。貫通孔９はピッチＰ１で等間隔に配置される。貫通孔９は貫通孔間隔Ｌ１に配置される。
幅Ｗ１と貫通孔間隔Ｌ１の関係は、
W1＜＜L1・・・・・・・・・・・・・・・・・・・・・・・・式（１）
に設定される。この設定は、貫通電極１０間の寄生容量を低減するためである。具体的には、例えばＸ方向寸法Ｘ１を２０μｍ、Ｙ方向寸法Ｙ１を２０μｍ、幅Ｗ１を０．５μｍ、ピッチＰ１を２．５μｍ、貫通孔間隔Ｌ１を２μｍに設定する。
そして、図１０に示すように、貫通孔９に貫通電極１０が埋設される。具体的には、バリアメタルを貫通孔９に堆積後、ＣＶＤ法によりタングステン（Ｗ）を貫通孔９に堆積する。タングステン（Ｗ）を堆積後、ＣＭＰ法を用いてバリアメタル及びタングステン（Ｗ）を平坦研磨して貫通電極１０を形成する。この結果、Ｘ方向が２０μｍ、Ｙ方向が２０μｍ、Ｚ方向が５０μｍの領域に０．５μｍφで、長さ５０μｍの貫通電極が等間隔に６４本形成される。これは、８層配線でで、信号線が８本並列配置される高密度な多層配線技術に相当する。
ここで、バリアメタルにはＴｉＮを用いているが、代わりにＷＮやＴｉなどを用いてもよい。また、タングステン（Ｗ）の代わりに銅（Ｃｕ）や金属性を有するカーボンナノチューブを用いてもよい。銅（Ｃｕ）の場合には、メッキ技術を用いる。
また、貫通電極１０を銅、カーボンナノチューブ、高濃度ドープしたポリシリコンで形成してもよい。
貫通電極１０を形成後、貫通電極１０とビア５ｂを接続する配線層１１が設けられる。配線層１１は、例えばダマシン法を用いて銅メッキ技術により形成される。配線層形成後、絶縁膜３ｂ、絶縁膜８、及び配線層１１上に表面保護膜としての絶縁膜１２が形成される。
上述したように、本実施例の３次元集積回路製造方法、及び装置では、集積回路が形成された第１のウェハ１０１及び第２のウェハ１０２が直接接着される。第１のウェハ１０１のビア５ａ上の第２のウェハ１０２は、エッチングされ、ビア５ａ表面が露呈される貫通孔７ａが設けられる。第１のウェハ１０１のアライメントマーカ６上の第２のウェハ１０２はエッチングされ、アライメントマーカ６表面が露呈される貫通孔７ｂが設けられる。貫通孔７ａ及び７ｂには、絶縁膜８が埋設される。貫通孔７ａに埋設される絶縁膜８の領域には、アライメントマーカ６を用いてビア５ａに対して高精度に位置合わせされ、貫通孔７ａよりも幅の狭い貫通孔９がビア５ａ表面を露呈するように設けられる。貫通孔９にはビア５ａと接続される貫通電極１０が埋設される。貫通電極１０は配線層１１を介して第２のウェハ１０２のビア５ｂと電気的に接続される。貫通電極１０は貫通孔７ａが埋設される絶縁膜８の領域に複数設けられ、互いに絶縁膜８で絶縁される。
このため、微細で高密度の貫通電極１０を形成できる。また、貫通電極１０の周囲の寄生容量を大きく低減でき、配線の短縮化が図れ、配線遅延を大幅に低減することができる。また、ＥＳＤを向上させることができる。したがって、配線長の短縮化及び寄生容量の低減による３次元集積回路装置８０の低消費電力化、体積の縮小化による３次元集積回路装置８０の小型化、３次元集積回路の高速化を実現することができる。
なお、本実施例では、絶縁膜８の埋め込みをウェハ接着後に行っているが、ウェハ接着前に第２のウェハ１０２に絶縁膜を埋め込んでもよい。また、貫通電極１０と第１及び第２のウェハの配線層の間をビアを介して接続しているが、貫通電極１０を第１及び第２のウェハの配線層に直接接続させてもよい。例えば、放射状に伸びた複数の配線層が設けられる配線層パターンの放射状中心部に、複数の配線層にそれぞれ接続される複数の貫通電極を設けてもよい。
次に、本発明の実施例２に係る３次元集積回路製造方法について、図面を参照して説明する。図１１乃至１３は３次元集積回路製造方法を示す回路図である。本実施例では、微細な貫通電極の形成方法を変更している。
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
図１１に示すように、貫通孔７ａ及び７ｂを形成後、貫通孔７ｂに絶縁膜８を埋め込む。貫通孔７ａに金属層３１を埋め込む。
具体的には、貫通孔７ａにバリアメタルを形成後、ＣＶＤ法を用いてタングステン（Ｗ）を埋め込む。タングステン（Ｗ）の埋め込み後、ＣＭＰ法を用いてバリアメタル及びタングステン（Ｗ）を平坦研磨することにより金属膜３１が形成される。ここでは、タングステン（Ｗ）を埋め込んでいるが、代わりに銅（Ｃｕ）を埋め込んでもよい。なお、絶縁膜８と金属層３１の形成順序は、特に限定されない。
次に、図１２に示すように、平坦研磨後、絶縁膜３ｂ、ビア５ｂ、絶縁膜８、及び金属層３１上にマスク材３２を形成する。周知のリソグラフィ法を用いて図示しないレジスト膜を形成する。このリソグラフィ法では、アライメントマーカ６を用いて、このレジスト膜とビア５ａは高精度に位置合わせされる。
このレジスト膜をマスクとしてマスク材３２をエッチングし、マスク材３２をマスクとしてＲＩＥ法を用いて金属層３１をエッチングし、貫通電極１０ａを形成する。ＲＩＥは、例えばＩＣＰ方式で、エッチングガス種としてＳＦ６が用いられる。
続いて、図１３に示すように、貫通電極１０ａ形成後、貫通電極１０ａの周囲に絶縁膜３３を埋設する。具体的には、貫通孔７ａに絶縁膜を堆積し、ＣＭＰ法を用いて、絶縁膜及びマスク材３２を平坦研磨することにより絶縁膜３３が形成される。ここで、絶縁膜３３には、比誘電率４のシリコン酸化膜（ＳｉＯ２）を用いているが、代わりにＴＥＯＳ膜（比誘電率３程度）、シリコン酸化膜（ＳｉＯ２）よりも比誘電率の小さなＳｉＯＣ膜（比誘電率２．６〜２．９程度）などのＬｏｗ−ｋ絶縁膜などを用いてもよい。これ以降の工程は、実施例１と同様なので図示及び説明を省略する。
上述したように、本実施例の３次元集積回路製造方法では、集積回路が形成された第１のウェハ１０１及び第２のウェハ１０２が直接接着される。第１のウェハ１０１のビア５ａ上の第２のウェハ１０２は、エッチングされ、ビア５ａ表面が露呈される貫通孔７ａが設けられる。第１のウェハ１０１のアライメントマーカ６上の第２のウェハ１０２はエッチングされ、アライメントマーカ６表面が露呈される貫通孔７ｂが設けられる。貫通孔７ａには金属層３１が埋設される。貫通孔７ｂには絶縁膜８が埋設される。金属層３１上にはアライメントマーカ６を用いてビア５ａに対して高精度に位置合わせされたマスク材３２が形成される。金属層３１はマスク材３２をマスクとしてエッチングされ、マスク材３２直下にビア５ａに接続される貫通電極１０ａが設けられる。貫通電極１０ａの周囲には絶縁膜３３が埋設される。
このため、実施例１と同様な効果を有し、配線長の短縮化及び寄生容量の低減による３次元集積回路装置の低消費電力化、体積の縮小化による３次元集積回路装置の小型化、３次元集積回路の高速化を実現することができる。
なお、本実施例では、絶縁膜８及び金属層３１の埋め込みをウェハ接着後に行っているが、ウェハ接着前に、第２のウェハ１０２に絶縁膜８及び金属層３１を埋め込んでもよい。
次に、本発明の実施例３に係る３次元集積回路装置について、図面を参照して説明する。図１４は３次元集積回路装置を示す断面図、図１５は図１４の領域の拡大断面図である。本実施例では、貫通孔の構造を変更している。
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
図１４に示すように、三次元集積回路装置８１は、集積回路が形成された第１のウェハ（1’st Wafer）１０１と集積回路が形成された第２のウェハ（2’nd Wafer）１０２が直接接着（Front to Back）された三次元集積回路装置である。
第１のウェハ１０１のビア５ａ上の絶縁膜２ｂ及び絶縁膜３ｂがエッチングされ、半導体基板１ｂの表面が露呈される貫通孔４１が集積回路形成領域３００に設けられる。貫通孔４１には、絶縁膜４２が埋設される。絶縁膜４２には、例えばシリコン酸化膜（ＳｉＯ２）が用いられる。貫通孔４１に埋設された絶縁膜４２の領域には、微細な貫通孔９ａがビア５ａの表面が露呈するように複数設けられる。
貫通孔９ａは、周知のリソグラフィ技術を用いて形成されたレジスト膜をマスクとし、ＲＩＥ法により絶縁膜４２及び半導体基板１ｂをエッチングすることにより形成される。貫通孔９ａは、アライメントマーカ６を基準としてビア５ａに対して高精度に位置合わせされる。なお、三次元集積回路装置８１は、例えばダイシングにより個片化され、封止されて高集積度化された３次元集積回路として使用される。
図１５に示すように、貫通孔９ａの側面には側壁絶縁膜４３が設けられる。側壁絶縁膜４３が設けられた貫通孔９ａには、貫通電極１０ｂが埋設される。貫通電極１０ｂは、例えばバリアメタルとタングステン（Ｗ）から構成される。
三次元集積回路装置８１では、ビア５ａと貫通電極１０ｂの位置合わせが高精度化される。また、貫通電極１０ｂを側壁絶縁膜４３を介して絶縁膜４２及び半導体基板１ｂ中に複数設けることが可能となる。この結果、貫通電極１０ｂの径をサブミクロンレベルにすることが可能となり、貫通電極１０ｂを高密度化することができる。このため、貫通電極１０ｂ起因のＣＲ遅延を大幅に低減することができる。
ここでは、ビア５ａと貫通電極１０ｂを直接接続しているが必ずしもこれに限定されるものではない。例えば、ビア５ａと貫通電極１０ｂの間をビア５ａ上の配線層を介して接続させてもよい。
上述したように、本実施例の３次元集積回路装置では、集積回路が形成された第１のウェハ１０１及び第２のウェハ１０２が直接接着される。第１のウェハ１０１のビア５ａ上に設けられる第２のウェハ１０２の絶縁膜２ｂ及び３ｂは、エッチングされ、貫通孔４１が設けられる。第１のウェハ１０１のアライメントマーカ６上の第２のウェハ１０２はエッチングされ、アライメントマーカ６表面が露呈される貫通孔７ｂが設けられる。貫通孔４１には絶縁膜４２が埋設される。貫通孔７ｂには絶縁膜８が埋設される。貫通孔４１に埋設される絶縁膜８の領域には、アライメントマーカ６を用いてビア５ａに対して高精度に位置合わせされ、貫通孔４１よりも幅の狭い貫通孔９ａがビア５ａ表面を露呈するように設けられる。貫通孔９ａの側面には側壁絶縁膜４３が設けられる。側壁絶縁膜４３の間には、ビア５ａと接続される貫通電極１０ｂが埋設される。
このため、実施例１の効果の他に、半導体基板１ｂのエッチング領域を減少させることによりエッチング時間を短縮化することができ、貫通電極１０ｂの形成工程のスループットを向上することが出来る。したがって、配線長の短縮化及び寄生容量の低減による３次元集積回路装置８１の低消費電力化、体積の縮小化による３次元集積回路装置８１の小型化、３次元集積回路の高速化を実現することができる。
次に、本発明の実施例４に係る３次元集積回路装置について、図面を参照して説明する。図１６は３次元集積回路装置を示す断面図である。本実施例では、微細な貫通孔の構造を変更している。
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
図１６に示すように、三次元集積回路装置８２は、集積回路が形成された第１のウェハ（1’st Wafer）１０１と集積回路が形成された第２のウェハ（2’nd Wafer）１０２が直接接着（Front to Back）された三次元集積回路装置である。
貫通孔７ａに絶縁膜８が埋設される領域には、微細な貫通孔９がビア５ａ表面を露呈するように実施例１と同様に複数設けられる。貫通孔９の側面及び底面には貫通電極１０ｃが設けられる。ビア５ａと接する底部の貫通電極１０ｃは、側面よりも厚く形成される。貫通電極１０ｃは、例えばバリアメタルとタングステン（Ｗ）から構成される。貫通電極１０ｃ上及び側面には絶縁膜５１が埋め込まれている。
ここでは、貫通孔９に貫通電極を完全に埋め込まずに貫通電極１０ｃを設けているので、タングステン（Ｗ）の形成時間やＣＭＰ法による平坦研磨時間などを短縮化することができる。
上述したように、本実施例の３次元集積回路製造方法では、集積回路が形成された第１のウェハ１０１及び第２のウェハ１０２が直接接着される。第１のウェハ１０１のビア５ａ上の第２のウェハ１０２は、エッチングされ、貫通孔７ａが設けられる。貫通孔７ａには絶縁膜８が埋設される。貫通孔７ａに埋設される絶縁膜８の領域には、アライメントマーカ６を用いてビア５ａに対して高精度に位置合わせされ、貫通孔７ａよりも幅の狭い貫通孔９がビア５ａ表面を露呈するように設けられる。貫通孔９の側面及び底面には貫通電極１０ｃが設けられる。貫通電極１０ｃの間及び底部上には、絶縁膜５１が埋設される。
このため、実施例１の効果の他に貫通電極１０ｃの埋め込み量を減少させることで貫通電極１０ｃの形成時間を短縮化することができ、貫通電極１０ｃの形成工程のスループットを向上することが出来る。したがって、配線長の短縮化及び寄生容量の低減による３次元集積回路装置８２の低消費電力化、体積の縮小化による３次元集積回路装置８２の小型化、３次元集積回路の高速化を実現することができる。
次に、本発明の実施例５に係る３次元集積回路装置について、図面を参照して説明する。図１７は３次元集積回路装置を示す断面図である。本実施例では、微細な貫通孔の構造を変更している。
図１７に示すように、三次元集積回路装置８３は、集積回路が形成された第１のウェハ（1’st Wafer）１０１、集積回路が形成された第２のウェハ（2’nd Wafer）１０２、集積回路が形成された第３のウェハ（３’rd Wafer）１０３、集積回路が形成された第４のウェハ（4’th Wafer）１０４、及び集積回路が形成された第５のウェハ（5’th Wafer）１０５が積層され、直接接着（Front to Back）された三次元集積回路装置である。第１のウェハ１０１、第２のウェハ１０２、第３のウェハ１０３、第４のウェハ１０４、及び第５のウェハ１０５は、シリコンウェハである。第２のウェハ１０２、第３のウェハ１０３、第４のウェハ１０４、及び第５のウェハ１０５は薄化されたウェハ（例えば、５０μｍの厚さ）である。
第５のウェハ１０５の集積回路形成領域３００には、第５のウェハ１０５の集積回路に電気的に接続される配線層４ｅが設けられ、配線層４ｅに接続されるビア５ｅが設けられる。
第１のウェハ１０１の集積回路形成領域３００のビア５ａ上には、第２のウェハ１０２、第３のウェハ１０３、第４のウェハ１０４、及び第５のウェハ１０５をエッチングし、ビア５ａの表面が露呈されるように貫通孔６１ａが設けられる。第１のウェハ１０１のアライメント領域３０１のアライメントマーカ６上には、第２のウェハ１０２、第３のウェハ１０３、第４のウェハ１０４、及び第５のウェハ１０５をエッチングし、アライメントマーカ６表面が露呈されるように貫通孔６１ｂが設けられる。
貫通孔６１ａ及び６１ｂには、絶縁膜６２が埋設される。貫通孔６１ａに埋設された絶縁膜６２の領域には、アライメントマーカ６を基準マークとして用いてビア５ａに対して高精度に位置合わせされ、ビア５ａの表面が露呈されるように微細な貫通孔６３が複数設けられる。絶縁膜６２には、例えばシリコン酸化膜（ＳｉＯ２）が用いられる。
貫通孔６３には、貫通電極６４が埋設される。貫通電極６４は、例えばバリアメタルとタングステン（Ｗ）から構成される。第１のウェハ１０１のビア５ａと第５のウェハ１０５のビア５ｅは、貫通電極６４及び配線層６５を介して電気的に接続される。絶縁膜１２ａは、絶縁膜６２及び配線層６５上に設けられ、三次元集積回路装置８３の表面保護膜として機能する。
ここでは、ビア５ａと貫通電極６４を直接接続しているが必ずしもこれに限定されるものではない。例えば、ビア５ａと貫通電極６４の間をビア５ａ上の配線層を介して接続させてもよい。なお、三次元集積回路装置８３は、例えばダイシングにより個片化され、封止されて高集積度化された３次元集積回路として使用される。
上述したように、本実施例の３次元集積回路装置では、集積回路が形成された第１のウェハ１０１、第２のウェハ１０２、第３のウェハ１０３、第４のウェハ１０４、及び第５のウェハ１０５が積層され、接着される。第１のウェハ１０１のビア５ａ上の第２のウェハ１０２、第３のウェハ１０３、第４のウェハ１０４、及び第５のウェハ１０５がエッチングされ、ビア５ａ表面を露呈するように貫通孔６１ａが設けられる。第１のウェハ１０１のアライメントマーカ６上の第２のウェハ１０２、第３のウェハ１０３、第４のウェハ１０４、及び第５のウェハ１０５がエッチングされ、アライメントマーカ６を露呈するように貫通孔６１ｂが設けられる。貫通孔６１ａ及び６１ｂには絶縁膜６２が埋設される。貫通孔６１ａに埋設される絶縁膜６２の領域には、アライメントマーカ６を用いてビア５ａに対して高精度に位置合わせされ、貫通孔６１ａよりも幅の狭い貫通孔６３がビア５ａ表面を露呈するように設けられる。貫通孔６３にはビア５ａに接続される貫通電極６４が設けられる。貫通電極６４は配線層６５を介して第５のウェハ１０５のビア５ｅに電気的に接続される。
このため、第１のウェハ１０１の集積回路と第５のウェハ１０５の集積回路を、微細な貫通電極６４を用いて接続しているので、伝送線路長を短縮化することができる。また、貫通電極６４の周囲に絶縁膜６２が設けられているので寄生容量を低減できる。したがって、配線長の短縮化及び寄生容量の低減による３次元集積回路装置８３の低消費電力化、体積の縮小化による３次元集積回路装置８３の小型化、３次元集積回路の高速化を実現することができる。
なお、本実施例では、貫通電極６４と第１及び第５のウェハの配線層の間をビアを介して接続しているが、貫通電極６４を第１及び第５のウェハの配線層に直接接続させてもよい。例えば、放射状に伸びた複数の配線層が設けられる配線層パターンの放射状中心部に、複数の配線層にそれぞれ接続される複数の貫通電極を設けてもよい。また、第１のウェハ１０１のビア５ａと第５のウェハ１０５のビア５ｅの間を微細な貫通電極６４及び配線層６５を介して電気的に接続しているが、第２のウェハ１０２のビア、第３のウェハ１０３のビア、及び第４のウェハ１０４のビアと第１のウェハ１０１のビア５ａを貫通電極及び配線層を介して電気的に接続してもよい。
次に、本発明の実施例６に係る３次元集積回路装置について、図面を参照して説明する。図１８は３次元集積回路装置を示す断面図である。本実施例では、微細な貫通電極を３次元メモリ回路に適用している。
図１８に示すように、三次元集積回路装置８４は、集積回路が形成された第１のチップ（1’st Chip）２０１、集積回路が形成された第２のチップ（2’nd Chip）２０２、集積回路が形成された第３のチップ（３’rd Chip）２０３、集積回路が形成された第４のチップ（4’th Chip）２０４、及び集積回路が形成された第５のチップ（5’th Chip）２０５が順番に直接接着（Front to Back）された三次元集積回路装置である。
第１のチップ２０１、第２のチップ２０２、第３のチップ２０３、第４のチップ２０４、及び第５のチップ２０５は、シリコンチップである。第２のチップ２０２、第３のチップ２０３、第４のチップ２０４、及び第５のチップ２０５は薄化されたチップ（例えば、チップ厚５０μｍ）である。
第１のチップ２０１の上部には、Ｉ／Ｏインターフェース、制御回路、バッファ、ラッチ回路、及びセンスアンプなどの集積回路が設けられる。第１のチップ２０１には、集積回路に電気的に接続される配線層７１ａ乃至７１ｃが上部に設けられる。配線層７１ａ上には、絶縁膜をエッチングした開口部に配線層７１ａと接するビア７２ａが埋設される。配線層７１ｂ上には、絶縁膜をエッチングした開口部に配線層７１ｂと接するビア７２ｂが埋設される。ビア７２ａ及び７２ｂ、配線層７１ａ乃至７１ｃは、それぞれ複数設けられる。配線層７１ｃ下には、絶縁膜及びシリコン基板をエッチングした貫通孔に配線層７１ｃと接する貫通電極部７０が設けられる。三次元集積回路装置８４の外部との情報のやりとりは、貫通電極部７０を介して行われる。
第２のチップ２０２、第３のチップ２０３、第４のチップ２０４、及び第５のチップ２０５には、メモリアレイ領域４００とデコーダ領域４０１がそれぞれ複数設けられる。複数のメモリアレイ領域４００はメモリセルブロックを形成し、メモリセルブロックの端部にはデコーダ領域４０１が設けられる。
第１のチップ２０１の上部には、第２のチップ２０２、第３のチップ２０３、第４のチップ２０４、及び第５のチップ２０５をエッチングし、ビア７２ａとビア７２ｂの表面がそれぞれ露呈されるように貫通孔が設けられる。貫通孔に埋設される絶縁膜の領域には微細な貫通電極が複数設けられる。
メモリセルアレイ領域４００の間には、複数の微細な貫通電極から構成され、微細な貫通電極がビア７２ｂと接続されるマルチ貫通電極部（ＢＬ）７４が設けられる。デコーダ領域４０１の端部には、複数の微細な貫通電極から構成され、微細な貫通電極がビア７２ａと接続されるマルチ貫通電極部（アドレス線）７５が設けられる。
マルチ貫通電極部（ＢＬ）７４には、互いに絶縁膜で絶縁分離された、例えば（ｍ×ｎ個）の微細な貫通電極が設けられる。微細な貫通電極は、第１のチップ２０１のビア７２ｂと、第２のチップ２０２、第３のチップ２０３、第４のチップ２０４、或いは第５のチップ２０５に設けられる配線層７３ｂとを電気的に接続する。
マルチ貫通電極部（アドレスライン）７５には、互いに絶縁膜で絶縁分離された、例えば（Ｋ×Ｌ個）の微細な貫通電極が設けられる。微細な貫通電極は、第１のチップ２０１のビア７２ａと、第２のチップ２０２、第３のチップ２０３、第４のチップ２０４、或いは第５のチップ２０５に設けられる配線層７３ａとを電気的に接続する。
なお、マルチ貫通電極部（ＢＬ）７４及びマルチ貫通電極部（アドレス線）７５に設けられる微細な貫通電極は、実施例１と同様な方法で形成される。
次に、三次元集積回路装置８４に設けられるメモリの動作について説明する。三次元集積回路装置８４に設けられるメモリの書き込み動作では、例えば第１のチップ２０１の制御回路からアドレス信号が出力される。このアドレス信号は、マルチ貫通電極部（アドレス線）７５の貫通電極を介して、第２のチップ２０２、第３のチップ２０３、第４のチップ２０４、或いは第５のチップ２０５に設けられるデコーダ領域４０１に入力され、デコード処理され、メモリアレイ領域４００の所定のメモリセルに入力されて情報が書き込みされる。
一方、三次元集積回路装置８４に設けられるメモリの読み出し動作では、情報が書き込まれた所定のメモリセルの情報が読み出される。読み出されたメモリセルの情報は、マルチ貫通電極部（ＢＬ）７４の貫通電極を介して、第１のチップ２０１に入力される。第１のチップ２０１に入力されたメモリセルの情報は、第１のチップ２０１に設けられるセンスアンプ、ラッチ回路、バッファ、及びＩ／Ｏインターフェースを介して三次元集積回路装置８４の外部に出力される。
三次元集積回路装置８４では、ビット線（ＢＬ）に微細な貫通電極が束ねられたマルチ貫通電極部（ＢＬ）７４が適用され、アドレス線に微細な貫通電極が束ねられたマルチ貫通電極部（アドレス線）７５が適用される。微細な貫通電極は絶縁膜で互いに離間される。この微細な貫通電極は、第２のチップ２０２、第３のチップ２０３、第４のチップ２０４、或いは第５のチップ２０５に設けられるメモリセルと書き込み及び読み出し部との間を最短距離で電気的に接続する。
上述したように、本実施例の３次元集積回路装置では、第１のチップ２０１、第２のチップ２０２、第３のチップ２０３、第４のチップ２０４、及び第５のチップ２０５が積層され、接着される。第１のチップ２０１のビア７２ｂ上には、第２のチップ２０２、第３のチップ２０３、第４のチップ２０４、及び第５のチップ２０５がエッチングされ、ビア７２ｂが露呈される開口部に絶縁膜が埋設され、この絶縁膜の領域に微細な貫通電極が複数設けられたマルチ貫通電極部（ＢＬ）７４が設けられる。第１のチップ２０１のビア７２ａ上には、第２のチップ２０２、第３のチップ２０３、第４のチップ２０４、及び第５のチップ２０５がエッチングされ、ビア７２ａが露呈される開口部に絶縁膜が埋設され、この絶縁膜の領域に微細な貫通電極が複数設けられたマルチ貫通電極部（アドレス線）７５が設けられる。マルチ貫通電極部（ＢＬ）７４の貫通電極は、ビア７２ｂと第２のチップ２０２、第３のチップ２０３、第４のチップ２０４、或いは第５のチップ２０５の配線層７３ｂを電気的に接続する。マルチ貫通電極部（アドレス線）７５の貫通電極は、ビア７２ａと第２のチップ２０２、第３のチップ２０３、第４のチップ２０４、或いは第５のチップ２０５の配線層７３ａを電気的に接続する。
このため、ビット線及びアドレス線に微細な貫通電極を使用しているので、伝送線路長を短縮化することができる。また、貫通電極の寄生容量を低減できる。したがって、配線長の短縮化及び寄生容量の低減による３次元集積回路装置８４の低消費電力化、体積の縮小化による３次元集積回路装置８４の小型化、３次元メモリである３次元集積回路装置８４の高速な書き込み及び読み出しを実現することができる。
なお、本実施例では、マルチ貫通電極部（ＢＬ）７４及びマルチ貫通電極部（アドレス線）７５に設けられる複数の貫通電極と第１乃至第５のチップの配線層の間をビアを介して接続しているが、マルチ貫通電極部（ＢＬ）７４及びマルチ貫通電極部（アドレス線）７５に設けられる複数の貫通電極を第１乃至第５のチップの配線層に直接接続させてもよい。
次に、本発明の実施例７に係る３次元集積回路装置について、図面を参照して説明する。図１９は３次元集積回路装置を示す断面図である。本実施例では、微細な貫通孔を３次元バス回路に適用している。
図１９に示すように、三次元集積回路装置８５は、集積回路が形成された第１のチップ（1’st Chip）２０１、集積回路が形成された第２のチップ（2’nd Chip）２０２、集積回路が形成された第３のチップ（３’rd Chip）２０３、集積回路が形成された第４のチップ（4’th Chip）２０４、集積回路が形成された第５のチップ（5’th Chip）２０５、及び集積回路が形成された第６のチップ（6’th Chip）２０６が順番に直接接着（Front to Back）された三次元集積回路装置である。三次元集積回路装置８５は、３次元マルチコアプロセッサである。
第１のチップ２０１、第２のチップ２０２、第３のチップ２０３、第４のチップ２０４、第５のチップ２０５、及び第６のチップ２０６は、シリコンチップである。第２のチップ２０２、第３のチップ２０３、第４のチップ２０４、及び第５のチップ２０５、第６のチップ２０６は薄化されたチップ（例えば、チップ厚５０μｍ）である。
第１のチップ２０１乃至第４のチップ２０４の上部には、プロセッサエレメント部９１と階層化されたキャッシュメモリ部９２乃至９４がそれぞれ設けられる。キャッシュメモリ部９２は、第二層キャッシュ（Ｌ２（Layer ２））である。
第５のチップ２０５の上部には、メモリ部９３が設けられる。メモリ部９３は、第三層キャッシュ（Ｌ３（Layer ３））である。第６のチップ２０６の上部には、メモリ部９４が設けられる。メモリ部９４は、第四層キャッシュ（Ｌ４（Layer ４））である。
第１のチップ２０１乃至第４のチップ２０４には、絶縁膜で互いに離間される微細な貫通電極が複数設けられたマルチ貫通電極部（3D クロスバ（Xbar） Bus）７８が設けられる。マルチ貫通電極部（3D Xbar Bus）７８の貫通電極は、プロセッサエレメント部９１とキャッシュメモリ部９２の信号の授受を行うローカルバス配線として使用される。第４のチップ２０４と第５のチップ２０５の間、及び第５のチップ２０５と第６のチップ２０６の間には、絶縁膜で互いに離間される微細な貫通電極が複数設けられたマルチ貫通電極部（Common Bus）７７が設けられる。マルチ貫通電極部（Common Bus）７７は、プロセッサエレメント部、キャッシュメモリ部９２、メモリ部９３、及びメモリ部９４の信号の授受を行う共通バス配線として使用される。なお、マルチ貫通電極部（Common Bus）７７及びマルチ貫通電極部（3D Xbar Bus）７８に設けられる微細な貫通電極は、実施例１と同様な方法で形成される。
三次元集積回路装置８５では、ローカルバス配線に微細な貫通電極が束ねられたマルチ貫通電極部（3D Xbar Bus）７８が使用され、共通バス配線に微細な貫通電極が束ねられたマルチ貫通電極部（Common Bus）７７が使用される。微細な貫通電極は絶縁膜で互いに離間され、この微細な貫通電極を用いることにより距離の短い伝送線路で電気的に接続されることとなる。
上述したように、本実施例の３次元集積回路装置では、第１のチップ２０１、第２のチップ２０２、第３のチップ２０３、第４のチップ２０４、第５のチップ２０５、及び第６のチップ２０６が積層され、接着される。キャッシュメモリ部９２及びプロセッサエレメント部９１が設けられる第１のチップ２０１、第２のチップ２０２、第３のチップ２０３、及び第４のチップ２０４には、ローカルバス配線として用いられるマルチ貫通電極部（3D Xbar Bus）７８が設けられる。キャッシュメモリ部９２及びプロセッサエレメント部９１が設けられる第４のチップ２０４、メモリ部９３が設けられる第５のチップ２０５、及びメモリ部９４が設けられる第６のチップ２０６には、共通バス配線として用いられるマルチ貫通電極部（Common Bus）７７が設けられる。
このため、マルチコアプロセッサでの信号処理動作を高速に、低消費電力で実行することができる。また、３次元マルチコアプロセッサである三次元集積回路装置８５の小型化を図れる。
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
実施例では、３次元積層チップに適用しているが、積層ウェハレベルＣＳＰ（chip size package）にも適用することができる。ウェハレベルＣＳＰは、Ｗ−ＣＳＰとも呼称される。また、集積回路が設けられたシリコンウェハを積層形成しているが、必ずしもこれに限定されるものではない。例えば、ＭＥＭＳ（micro electro mechanical systems）等が形成されたセンサウェハ、半導体素子、集積回路、或いは光デバイスが形成された化合物ウェハ（ＧａＡｓウェハ、ＳｉＣウェハなど）などを適宜用いてもよい。
本発明によれば、高集積度化された３次元集積回路を提供することが可能となる。
１ａ、１ｂ 半導体基板
２ａ、２ｂ、３ａ、３ｂ、８、１２、３３、４２、５１、６２ 絶縁膜
４ａ、４ｂ、４ｅ、１１、６５、７１ａ、７１ｂ、７１ｃ、７３ａ、７３ｂ 配線層
５ａ、５ｂ、５ｅ、７２ａ、７２ｂ ビア
６ アライメントマーカ
７ａ、７ｂ、９、９ａ、４１、６１ａ、６１ｂ、６３ 貫通孔
１０、１０ａ、１０ｂ、１０ｃ、６４ 貫通電極
２１ 支持部材
３１ 金属層
３２ マスク材
４３ 側壁絶縁膜
７４ マルチ貫通電極部（BL）
７５ マルチ貫通電極部（アドレス線）
７７ マルチ貫通電極部（Common Bus）
７８ マルチ貫通電極部（3D Xbar Bus）
８０、８０ａ、８１〜８５ ３次元集積回路装置
９１ プロセッサエレメント部
９２〜９４ キャッシュメモリ部
１０１ 第１のウェハ
１０２ 第２のウェハ
１０３ 第３のウェハ
１０４ 第４のウェハ
１０５ 第５のウェハ
２０１ 第１のチップ
２０２ 第２のチップ
２０３ 第３のチップ
２０４ 第４のチップ
２０５ 第５のチップ
２０６ 第６のチップ
３００ 集積回路形成領域
３０１ アライメント領域
４００ メモリアレイ領域
４０１ デコーダ領域
Ｌ１ 貫通孔間隔
Ｐ１ ピッチ
Ｘ１ Ｘ方向寸法
Ｙ１ Ｙ方向寸法
Ｗ１ 幅
Ｚ１ 深さ寸法

Claims (10)

  1. アライメントマーカ、第１のビア、及び第１の配線層が設けられる第１のウェハに対して、第２のビアが設けられる第２のウェハを、前記アライメントマーカを用いて位置合わせして積層し、前記第１のウェハ表面と前記第２のウェハ裏面を接着する工程と、
    前記第１及び第２のウェハの接着後、前記第１のビア或いは前記第１の配線層上の前記第２のウェハの第１の領域に、前記アライメントマーカを用いて前記第１のビア或いは前記第１の配線層に対して位置合わせされ、前記第１のビア或いは前記第１の配線層に接続される貫通電極を形成する工程と、
    を具備し、
    前記貫通電極を形成する工程は、
    前記第２のウェハの前記第１の領域をエッチングして前記第１のビア或いは前記第１の配線層表面が露呈する第１の貫通孔を形成し、前記第１のウェハの前記アライメントマーカ上の前記第２のウェハの第２の領域をエッチングして前記アライメントマーカ表面が露呈する第２の貫通孔を形成する工程と、
    前記第１及び第２の貫通孔内に第１の絶縁膜を埋設する工程と、
    前記第１の絶縁膜をエッチングし、前記第１のビア或いは前記第１の配線層表面が露呈され、前記第１の貫通孔よりも幅が狭く、前記アライメントマーカを用いて前記第１のビア或いは前記第１の配線層に対して位置合わせされた第３の貫通孔を形成する工程と、
    前記第３の貫通孔内に前記第１のビア或いは前記第１の配線層と接続する貫通電極材を埋設する工程と、
    を含むことを特徴とする３次元集積回路製造方法。
  2. アライメントマーカ、第１のビア、及び第１の配線層が設けられる第１のウェハに対して、第２のビアが設けられる第２のウェハを、前記アライメントマーカを用いて位置合わせして積層し、前記第１のウェハ表面と前記第２のウェハ裏面を接着する工程と、
    前記第１及び第２のウェハの接着後、前記第１のビア或いは前記第１の配線層上の前記第２のウェハの第１の領域に、前記アライメントマーカを用いて前記第１のビア或いは前記第１の配線層に対して位置合わせされ、前記第１のビア或いは前記第１の配線層に接続される貫通電極を形成する工程と、
    を具備し、
    前記貫通電極を形成する工程は、
    前記第２のウェハの前記第１の領域をエッチングして前記第１のビア或いは前記第１の配線層表面が露呈する第１の貫通孔を形成し、前記第１のウェハの前記アライメントマーカ上の前記第２のウェハの第２の領域をエッチングして前記アライメントマーカ表面が露呈する第２の貫通孔を形成する工程と、
    前記第１及び第２の貫通孔内に第１の絶縁膜を埋設する工程と、
    前記第１の絶縁膜をエッチングし、前記第１のビア或いは前記第１の配線層表面が露呈され、前記第１の貫通孔よりも幅が狭く、前記アライメントマーカを用いて前記第１のビア或いは前記第１の配線層に対して位置合わせされた第３の貫通孔を形成する工程と、
    前記第３の貫通孔内に空隙部を残すように、側面及び底面に、前記第１のビア或いは前記第１の配線層と接続する貫通電極材を形成する工程と、
    前記貫通電極材の形成後、前記空隙部内に第２の絶縁膜を埋設する工程と、
    を含むことを特徴とする３次元集積回路製造方法。
  3. アライメントマーカ、第１のビア、及び第１の配線層が設けられる第１のウェハに対して、第２のビアが設けられる第２のウェハを、前記アライメントマーカを用いて位置合わせして積層し、前記第１のウェハ表面と前記第２のウェハ裏面を接着する工程と、
    前記第１及び第２のウェハの接着後、前記第１のビア或いは前記第１の配線層上の前記第２のウェハの第１の領域に、前記アライメントマーカを用いて前記第１のビア或いは前記第１の配線層に対して位置合わせされ、前記第１のビア或いは前記第１の配線層に接続される貫通電極を形成する工程と、
    を具備し、
    前記貫通電極を形成する工程は、
    前記第２のウェハの前記第１の領域をエッチングして前記第１のビア或いは前記第１の配線層表面を露呈させる第１の貫通孔を形成し、前記第１のウェハの前記アライメントマーカ上の前記第２のウェハの第２の領域をエッチングして前記アライメントマーカ表面が露呈する第２の貫通孔を形成する工程と、
    前記第１の貫通孔内に金属膜を埋設する工程と、
    前記第２の貫通孔内に第１の絶縁膜を埋設する工程と、
    前記金属膜をエッチングし、前記アライメントマーカを用いて前記第１のビア或いは前記第１の配線層に対して位置合わせされ、前記第１の貫通孔よりも幅が狭く、前記第１のビア或いは前記第１の配線層に接続する貫通電極を形成する工程と、
    前記金属膜がエッチングされた前記貫通電極の周囲の間隙に、第３の絶縁膜を埋設する工程と、
    を含むことを特徴とする３次元集積回路製造方法。
  4. アライメントマーカ、第１のビア、及び第１の配線層が設けられる第１のウェハに対して、第２のビアが設けられる第２のウェハを、前記アライメントマーカを用いて位置合わせして積層し、前記第１のウェハ表面と前記第２のウェハ裏面を接着する工程と、
    前記第１及び第２のウェハの接着後、前記第１のビア或いは前記第１の配線層上の前記第２のウェハの第１の領域に、前記アライメントマーカを用いて前記第１のビア或いは前記第１の配線層に対して位置合わせされ、前記第１のビア或いは前記第１の配線層に接続される貫通電極を形成する工程と、
    を具備し、
    前記貫通電極を形成する工程は、
    前記第２のウェハの前記第１の領域で、前記第１のビア或いは前記第１の配線層上の絶縁膜をエッチングして前記第２のウェハの半導体基板表面が露呈する第１の貫通孔を形成する工程と、
    前記第１のウェハの前記アライメントマーカ上の前記第２のウェハの第２の領域をエッチングして前記アライメントマーカ表面が露呈する第２の貫通孔を形成する工程と、
    前記第１の貫通孔内に第１の絶縁膜を埋設する工程と、
    前記第２の貫通孔内に第２の絶縁膜を埋設する工程と、
    前記第１の領域の前記第１の絶縁膜及び前記第２のウェハの半導体基板をエッチングし、前記アライメントマーカを用いて前記第１のビア或いは前記第１の配線層に対して位置合わせされ、前記開口部よりも幅が狭く、前記第１のビア或いは前記第１の配線層表面が露呈される第３の貫通孔を形成する工程と、
    前記第３の貫通孔の側壁に側壁絶縁膜を形成する工程と、
    前記第３の貫通孔内に、前記側壁絶縁膜を介して貫通電極を埋設する工程と、
    を含むことを特徴とする３次元集積回路製造方法。
  5. 第１のビア、第１の配線層、及びアライメントマークが設けられる第１のチップと、
    前記第１のチップの表面側に積層され、接着されるｎ個（ただし、ｎは１以上の整数）のチップと、
    前記第１のビア或いは前記第１の配線層上に位置する前記ｎ個のチップの第１の領域に設けられた第１の貫通孔内に、埋設された第１の絶縁膜と、
    前記第１の絶縁膜に設けられ、前記第１の貫通孔よりも幅が狭い第２の貫通孔内に、前記第１のビア或いは前記第１の配線層と接するように埋設され、上部が前記ｎ個のチップの一つの配線層に接続される貫通電極と、
    前記アライメントマーク上に位置する前記ｎ個のチップの第２の領域に設けられた第２の貫通孔内に、埋設された第２の絶縁膜と、
    を具備することを特徴とする３次元集積回路装置。
  6. 前記第１及び第２の絶縁膜は、シリコン酸化膜、ＴＥＯＳ膜、或いはＬｏｗ−ｋ絶縁膜であることを特徴とする請求項５に記載の３次元集積回路装置。
  7. 前記貫通電極は、タングステン（Ｗ）、銅（Ｃｕ）、金属性カーボンナチューブの少なくとも一つを含むことを特徴とする請求項５に記載の３次元集積回路装置。
  8. 前記第１のチップ及び前記ｎ個のチップは、積層され、互いに直接接着されることを特徴とする請求項５に記載の３次元集積回路装置。
  9. 第１のビア、第２のビア、第１の配線層、第２の配線層、及びアライメントマークが設けられる第１のチップと、
    前記第１のチップの表面側に積層され、接着されるｎ個（ただし、ｎは１以上の整数）のチップと、
    前記第１のビア或いは前記第１の配線層と前記ｎ個のチップの一つの配線層との間を接続する第１の貫通電極を有し、前記第１の貫通電極が第１の貫通孔内に設けられ、前記第１の貫通孔が前記第１のビア或いは前記第１の配線層上に位置する複数の第１の領域の間に設けられ、前記第１の貫通電極が前記第１の貫通孔よりも幅が狭い第１のマルチ貫通電極部と、
    前記第２のビア或いは前記第２の配線層と前記ｎ個のチップの一つの配線層との間を接続する第２の貫通電極を有し、前記第２の貫通電極が第２の貫通孔内に設けられ、前記第２の貫通孔が前記第２のビア或いは前記第２の配線層上に位置する第２の領域の端部に設けられ、前記第２の貫通電極が前記第２の貫通孔よりも幅が狭い第２のマルチ貫通電極部と、
    前記アライメントマーク上に位置する前記ｎ個のチップの第３の領域に設けられた第３の貫通孔内に、埋設された絶縁膜と、
    を具備することを特徴とする３次元集積回路装置。
  10. 前記第１の領域はメモリアレイ領域であり、前記第２の領域はデコーダ領域である
    ことを特徴とする請求項９に記載の３次元集積回路装置。
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