JP2007294746A - 半導体パッケージ及び半導体パッケージの製造方法 - Google Patents

Abstract

【課題】小型・薄型を実現し半導体素子間の配線長を限りなく短くすることが可能な半導体パッケージ及び容易な工程で半導体素子の実装効率も高い半導体パッケージの製造方法を提供する。
【解決手段】本発明の半導体モジュールは、半導体素子(101)の回路形成面(101A)である表面とその反対面の裏面に電気絶縁層(103a,103b)を含む半導体装置において、半導体装置(101)は電気絶縁層(103a,103b)上に配線パターン(104a,104b)を含み、半導体素子表面側の電気絶縁層(103a)を貫通し、半導体素子(101)の電極端子(102)と表面の配線パターン(104a)を電気的に接続するビアホール(105)と、半導体素子表裏面の電気絶縁層(103b)と半導体素子(101)を貫通し、半導体素子表裏面の配線パターン(104a,104b)を電気的に接続するスルーホール(106)を含む。
【選択図】図１

Description

本発明は、半導体パッケージに関するものである。特に、半導体素子を搭載した薄型高密度実装モジュールであり、その半導体パッケージ及びその製造方法に関する。

近年、電子機器の高性能化、小型化の要求に伴い、半導体を実装したパッケージの高密度、高機能化が一層叫ばれている。一般的な薄型や高密度化には半導体素子をモールドしたパッケージを支持基板に半田により実装する方法や、ベアチップを直接支持基板上実装するワイヤーボンディング実装、フリップチップ実装などの方法がとられている。

半導体パッケージとして、高密度化を実現するために複数の配線基板（インターポーザ）上に半導体素子を上記の方法で実装したのち、多段に積層した多段型の半導体パッケージが知られるようになった。例えば、特許文献１に開示されている。さらに、多層配線基板の絶縁層内部に半導体素子を埋め込んだ埋設型の半導体パッケージも知られるようになった。例えば、特許文献２及び特許文献３に開示されている。

しかし、さらなる小型化を目指し半導体素子自体に貫通スルーホールを形成し、内部を導電材料で充填し配線基板に実装する方法や、貫通スルーホールを形成した半導体素子同士を積層し多段化した半導体パッケージの研究がされるようになってきた。例えば、特許文献４及び特許文献５に開示されている。
特開２００１−３５９９７号公報 特開平１１−４５９５５号公報 特開２００３−１７４１４１号公報 特開２０００−３１１９８２号公報 特許３６５４０８８号公報

将来的にはパーソナルコンピュータのモバイル化や、携帯電話に代表される情報端末など、さらに小型、薄型の機器が望まれており、更なる、半導体パッケージの小型化が必要になる。しかし、半導体パッケージの小型化や高密度化の実装技術が進む一方で、使用される信号も高速化・高周波化し、配線長の増大に伴う信号の遅延や電子部品間でのノイズの干渉などが問題となっており、このような要求に適用できる半導体パッケージの開発が急務となっており、半導体パッケージの小型化・薄型化を目指し上記に示したような技術が使われている。

半導体素子をワイヤ−やバンプなどを介してインターポーザ等の配線に接続し、パッケージングした構造のものを積み重ねるものが一般的である。しかし、これでは半導体素子間の間隔は、パッケージの厚さ等によって決まる最小のパッケージ間距離より小さくすることができないため、モジュール全体の小型化に限界がある。そこで、半導体素子やインターポーザなどの薄型化を行った場合、薄型の半導体素子（特にシリコン半導体）は機械的強度が弱く、運搬時や実装時に半導体素子が破壊される。また、ワイヤーやバンプによりインターポーザ等の配線を介して接続されているため、パッケージ間を電気的に接続する配線の長さが長くなり、信号遅延やノイズ障害の原因となる。

また、上記に示したような半導体素子自体に貫通スルーホールを形成しスタックする方法を用いれば、スタックした半導体素子間の配線長を短く繋ぐことが可能である。しかし、半導体素子から配線基板に実装する場合に再配線するためのインターポーザや、スタックする時の半導体素子間を保つためのスペーサーが必要であるなど製造工程が煩雑であり、貫通スルーホールを形成した半導体素子を用いた半導体パッケージを実現することは困難である。

本発明は上記のような問題点を解消するためになされたものであり、容易な工程で薄型の半導体素子の実装効率も高く、小型・薄型を実現し半導体素子間の配線長を限りなく短くすることが可能な半導体パッケージ及びその半導体パッケージの製造方法を提供する。

本発明の半導体モジュールは、半導体素子の片面もしくは両面に電気絶縁層を有する半導体モジュールにおいて、前記半導体モジュールは前記電気絶縁層上に配線パターンを含み、前記半導体素子の回路形成面上の前記電気絶縁層を貫通し、前記半導体素子の電極端子と前記配線パターンを電気的に接続するビアホールと、前記電気絶縁層と前記半導体素子を貫通し、前記半導体モジュールの表裏面の前記配線パターンを電気的に接続するスルーホールを含むことを特徴とする。

本発明においてビアホール及びスルーホールとは、厚さ方向の貫通孔内部に導電体を充填したり、めっき金属により電気的に接続したものをいう。

本発明の第１番目の半導体モジュールの製造方法は、
ａ）半導体素子の片面もしくは両面に、電気絶縁層をそれぞれ形成する工程と、
ｂ）前記半導体素子の電極端子上の前記電気絶縁層を貫通するビアホールを形成する工程と、
ｃ）前記電気絶縁層と前記半導体素子を貫通するスルーホールを形成する工程と、
ｄ）前記スルーホール内周に絶縁層を形成する工程と、
ｅ）前記電気絶縁層上と、前記ビアホールと前記スルーホールの内部に導電材を形成する工程と、
ｆ）前記電気絶縁層上に所定の配線パターンを形成する工程
を含むことを特徴とする。

本発明の第２番目の半導体モジュールの製造方法は、
ａ）半導体ウエハの片面もしくは両面に、電気絶縁層をそれぞれ形成する工程と、
ｂ）前記半導体ウエハの電極端子上の前記電気絶縁層を貫通するビアホールを形成する工程と、
ｃ）前記電気絶縁層と前記半導体素子ウエハを貫通するスルーホールを形成する工程と、
ｄ）前記スルーホール内周に絶縁層を形成する工程と、
ｅ）前記電気絶縁層上と、前記ビアホールと前記スルーホールの内部に導電材を形成する工程と、
ｆ）前記電気絶縁層上に所定の配線パターンを形成する工程と、
ｇ）前記半導体ウエハをダイシングにより個片化する工程、
を含むことを特徴とする。

本発明の第３番目の半導体モジュールの製造方法は、
ａ）複数個の半導体素子と電気絶縁層を厚さ方向に順次積層する工程と、
ｂ）前記積層工程で得られた積層構造体において、前記半導体素子の電極端子上に形成した前記電気絶縁層を貫通するビアホールを形成する工程と、
ｃ）前記半導体素子の電極端子上まで前記積層構造体の厚さ方向に貫通する第１のスルーホールと、複数個の前記半導体素子と前記電気絶縁層とを前記積層構造体の厚さ方向に貫通する第２のスルーホールを形成する工程と、
ｄ）前記第１のスルーホールと前記第２のスルーホールの内周に絶縁層を形成する工程と、
ｅ）前記電気絶縁層上と、前記ビアホールと前記第１のスルーホールと前記第２のスルーホールの内部に導電材を形成する工程と、
ｆ）前記電気絶縁層上に所定の配線パターンを形成する工程
を含むことを特徴とする。

本発明の第４番目の半導体モジュールの製造方法は、
ａ）複数枚の半導体ウエハと電気絶縁層を厚さ方向に順次積層する工程と、
ｂ）前記積層工程で得られた積層構造体において、前記半導体ウエハの電極端子上に形成した前記電気絶縁層を貫通するビアホールを形成する工程と、
ｃ）前記半導体ウエハの電極端子上まで前記積層構造体の厚さ方向に貫通する第１のスルーホールと、複数枚の前記半導体ウエハと前記電気絶縁層とを前記積層構造体の厚さ方向に貫通する第２のスルーホールを形成する工程と、
ｄ）前記第１のスルーホールと前記第２のスルーホールの内周に絶縁層を形成する工程と、
ｅ）前記電気絶縁層上と、前記ビアホールと前記前記第１のスルーホールと前記第２のスルーホールの内部に導電材を形成する工程と、
ｆ）前記電気絶縁層上に所定の配線パターンを形成する工程と、
ｇ）前記半導体ウエハをダイシングにより個片化する工程、
を含むことを特徴とする。

本発明により、貫通するスルーホールを形成した半導体素子において再配線が容易に行なうことが可能になり、従来のように貫通スルーホールを考慮した半導体素子上の電極形成を行なう必要がなくなり、半導体素子の設計における制約が少なくなる。加えて、再配線のためのインターポーザの必要が無くなることで、短配線で小型化・薄型化を可能にする半導体パッケージを実現することができる。すなわち、本発明の半導体モジュールにおいては、前記電気絶縁層上に形成した前記配線パターンにより再配線がなされ、スルーホール内に形成された前記導電材により、半導体モジュールの表裏面の接続が可能であるため、半導体素子間の相互接続、及び半導体素子と配線基板との接続の構成を多肢に亘って選択することができる。その結果、複数の半導体素子を３次元的に配し高密度に実装した半導体モジュールを実現することができる。３次元的に積層された複数の半導体素子間の接続は、前記スルーホールと前記電気絶縁層上の配線パターンにより接続されているので、半導体素子間も短配線化が可能である。これにより、高性能化がはかれ、かつ、小型化を実現する半導体モジュールを達成することができる。

発明の実施するための最良の形態

本発明は、短配線で薄型化・小型化を実現した半導体モジュールの開発にあたって、半導体素子を貫通するスルーホールを任意に配することができ、半導体素子の表裏面に形成した電気絶縁層上に再配線層を形成することで、半導体モジュールの上下間を電気的に接続することができる。さらに、この構成により短配線が可能となり信号遅延やノイズ障害を抑制することができる。また、再配線層を容易に形成できることから複数の半導体素子を積層してなる半導体パッケージも容易に設計することができ、半導体素子間の配線長も短く形成することができることで同様の効果が得られる。さらに、半導体素子上に形成する電気絶縁層により、実装する工程でのチッピングやワレなどによる破損等の歩留まり低下を抑制する効果も得られる。これらより、簡易な工法を用いて短配線で小型・高密度な実装形態を有する半導体パッケージを実現することができるという考えに想到し、本発明に至った。

本発明においては、前記電極端子が前記半導体素子の回路形成面上の前記電気絶縁層上に形成されている前記配線パターンを介して、その前記半導体素子の反対面の前記電気絶縁層上に形成されている前記配線パターンと電気的に接続していることが好ましい。前記半導体素子上に形成された電極端子を電気絶縁層上に形成された配線パターンと半導体パッケージの上下面を貫通するスルーホールにより、短配線長で容易に再配線することができ、任意の位置で半導体素子が電気的に接続することが可能になる。

また、前記半導体素子は任意の位置に、開口径が１０〜２００μｍのスルーホールを有することが好ましい。前記スルーホールの開口径が範囲未満であるとき、スルーホール内部への電気絶縁層や導電層の形成のみでなくスルーホール自体の形成も困難であり、範囲を越えると半導体素子に対するスルーホールの占有率が大きくなり形成することができるスルーホールの数に制限が発生するためである。

また、前記半導体素子は、Ｉ／Ｏ、ＥＳＤ、検査回路のいずれか１種または２種以上を含むシリコンからなるインターポーザであることが好ましい。この半導体パッケージ上に、例えばＬＳＩチップを実装する場合、このＬＳＩチップからインターポーザが有する機能を除外することが可能になり、ＬＳＩチップを小型化することができ、より短配線な接続を可能とする。

また、前記電気絶縁層は熱硬化性又は、熱可塑性を有する有機材料であることが好ましい。前記電気絶縁層を、熱硬化樹脂又は熱可塑性樹脂を使用することで、表面を平坦化することができるとともに、リフローで用いられる温度に対して優れた耐熱性と電気絶縁性を得ることができる。さらに、用いる樹脂としてはエポキシ樹脂、ポリイミド樹脂、アクリル樹脂、アラミド樹脂、フェノール樹脂、シアネート樹脂、及びそれらを変性した樹脂から成る群から選択される少なくとも１種類の樹脂から形成されることが好ましい。

また、前記電気絶縁層の熱膨張係数が１〜２０ｐｐｍ／℃であることが好ましい。前記半導体素子の熱膨張係数と、ほぼ同等の材料を用いることで製造工程時において発生するクラックや剥離などを防止し歩留まりを向上させることができる。

また、前記電気絶縁層として、電気絶縁性を有するフィルム材料の少なくとも片面、もしくは両面に熱硬化性樹脂又は、熱可塑性樹脂が塗布されているものを用いていることが好ましい。前記電気絶縁層と前記半導体素子との密着性を向上させ、又は、多層化に際して基板間の密着性を向上させることができるためである。さらに、前記電気絶縁層となる樹脂材料を半導体素子上に直接塗布することで形成するより、前記電気絶縁層を別途用意することが可能であり作業性・取り扱い性においての向上を図ることができる。

また、前記ビアホール内部は導電材が充填されていることが好ましい。前記ビアホール内部の導電材の形成方法としては、めっきなどを用いたフィルドビア形成方法や、銅ペーストや銀ペースト等の公知な導電性ペーストを充填する方法など従来技術を用いて形成することができる。

また、前記スルーホールの内周面には絶縁層が形成され、その内部には導電材が充填されていることが好ましい。前記スルーホール内部は、前記半導体素子がシリコンである場合、熱的に酸化膜を成長させ酸化シリコンの絶縁層を形成する方法や、プラズマＣＶＤ法等により酸化膜を形成する方法を用いて酸化シリコンや窒化シリコンなどの絶縁層を作ることができる。又は、スルーホール内に絶縁材料を塗布・充填し、スルーホール周辺部に絶縁層を形成する方法などが挙げることができる。内部の導電材形成においては前記ビアホール形成と同様な方法で行なうことができる。

また、前記配線パターンは、単一組成金属又は導電性樹脂組成物より形成されていることが好ましい。前記配線パターンは、導電性を有する材料であれば、いかなる材料で形成されてもよいが、例えば、銅、ニッケル、金及び銀から成る群から選択される金属材料から形成されることが好ましい。又は、一般的に用いられている印刷技術により導電性樹脂組成物として導電性ペーストを用いて配線パターンを形成することも可能である。

また、前記電気絶縁層の前記配線パターン上に誘電体層を備え、前記配線パターンを上部電極とし前記誘電体層を介して前記上部電極に対向するように配置された下部電極とにより形成されるキャパシタを有することが好ましい。前記キャパシタを前記電気絶縁層上に形成することで、前記半導体素子との距離を限りなく近くすることができ、これにより、配線長に伴うインピ−ダンスの増加を抑制し、ノイズを低減することが可能であり、内部回路を安定して高速動作させることが可能となる。キャパシタに用いられる前記誘電体層は、ＡＴｉＯ₃型ペロブスカイトから成る材料であることが好ましく、「ＡＴｉＯ₃」中のＡが、ストロンチウム（Ｓｒ）、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）、バリウム（Ｂａ）、及び鉛（Ｐｂ）から成る群から選択された少なくとも１種以上の元素であることが好ましい。そのような材料を用いることで誘電率の高いキャパシタを得ることができる。その結果、単位面積当たりの静電容量が大きくなり、前記キャパシタの小型化につながる。また、他にも酸化シリコン、窒化シリコン、五酸化タンタル、酸化アルミニウム、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂などを用いることも可能である。

また、前記半導体素子の複数個が前記絶縁層を介して高さ方向に積層し、前記複数個の半導体素子の電極端子が前記ビアホール、前記スルーホールと前記配線パターンにより電気的に接続されていてもよい。これにより、前記電気絶縁層上に形成した前記配線パターンにより再配線がなされ、スルーホール内に形成された前記導電材により、上下間の前記半導体素子の接続が可能であるため、半導体素子間の相互接続、及び半導体素子と配線基板との接続の構成を多肢に亘って選択することができる。その結果、複数の半導体素子を３次元的に配し高密度に実装した半導体モジュールを実現することができる。３次元的に積層された複数の半導体素子間の接続は、前記スルーホールと前記電気絶縁層上の配線パターンにより接続され短配線化が可能である。これにより、高性能化がはかれ、かつ、小型化を実現する半導体モジュールを達成することができる。

また、複数個の前記半導体素子を同一平面上に配し、それら前記半導体素子は同一の前記電気絶縁層で形成されており、その前記電気絶縁層上に形成された前記配線パターンによりお互いに電気的に接続していてもよい。これにより、複数の半導体素子を３次元的に配し高密度に実装することが可能であり、前記のような高さ方向への積層のみならず、複数の半導体素子を並列に配することができる。また、再配線層で半導体素子間が短配線で接続することが可能であり放熱性にも優れた半導体モジュールを達成することができる。たとえばＬＳＩチップとＩＰＤチップとを並列に配し相互間の接続をより短配線で行なうことができれば信号の高速化を図ることができる。

本発明の第１番目の半導体モジュールの製造方法によれば、半導体素子の表裏面に電気絶縁層を形成することで、運搬時や実装時に発生する半導体素子の損傷を防止できるとともに、機械的強度が弱い薄型の半導体素子においても容易に取り扱うことが可能であり、工程での歩留まりも向上させることができる。

本発明の第２番目の半導体モジュールの製造方法によれば、半導体素子を個片化することなく、各工程を半導体ウエハの状態で取り扱い最後に個片化するため、工程内・運搬時に発生する半導体素子の損傷を防止できる。また、個片化後も表裏面に電気絶縁層が形成されているので実装時での半導体素子の損傷も防止でき歩留まりも向上させることができる。そして、前述した前記第１の形態の効果を得ることができる。

本発明の第３番目の半導体モジュールの製造方法によれば、複数の半導体素子をできるだけ短い配線長で接続し３次元的に積層された高密度で小型な半導体モジュールを容易に実現することができる。そして、前述した前記第１の形態の効果を得ることができる。

本発明の第４番目の半導体モジュールの製造方法によれば、前述の半導体モジュールにおいて半導体素子を個別にパッケージングする必要がなく、半導体ウエハの段階で一括して積層し、最終のダイシングによる個片化まで半導体ウエハの状態で作業を行なうことができる。これにより、作業が容易であり、製造の工程数及び総工程時間を大幅に削減することができる。したがって、モジュール当たりの製造コストを著しく低減することができる。そして、前述した前記第１の形態の効果を得ることができる。

前記方法においては、前記ビアホールと前記スルーホールと前記第１のスルーホールと前記第２のスルーホールを同一のレーザー加工によって形成するのが好ましい。これにより、同装置でビアホールとスルーホールの穴加工を行なうことによって、設備コストを低減することができる。

また、前記ａ）工程以前に、前記半導体素子、前記半導体ウエハを貫通する前記スルーホール、前記第一のスルーホール、前記第二のスルーホールを形成し、その内周に絶縁層を形成する工程を付加してもよい。これにより、前記半導体素子と前記電気絶縁層において貫通穴加工を行なうレーザーの使用波長が異なる材料でも使うことができ、前記半導体素子のスルーホール内周への絶縁層の形成を別途行なうことができるため、選択する材料に幅を持たせることができる。

以下、図面を参照しながら、本発明の実施の形態を説明する。以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。

（実施の形態１）
図１を参照しながら、本発明の実施形態１に係る半導体モジュールについて説明する。図１は、本実施形態の半導体モジュールの構成を模式的に示す断面図である。

図１において、１０１は半導体素子である。１０１Ａ側が半導体素子の回路形成面（半導体素子表面という。）である。１０２は半導体素子表面の電極端子である。１０３ａは半導体素子表面に形成した電気絶縁層である。１０３ｂは半導体素子の回路形成面の反対面（今後、半導体素子裏面という。）に形成した電気絶縁層である。１０４ａは半導体素子表面に電気絶縁層上に形成した配線パターンである。１０４ｂは半導体素子裏面の電気絶縁層上に形成した配線パターンである。１０５は半導体素子１０１の電極端子１０２と配線パターン１０４ａを電気的に接続するために設けられたビアホールである。１０６は配線パターン１０４ａと配線パターン１０４ｂを電気的に接続するために設けられたスルーホールである。

本実施の形態は、半導体素子１０１の表裏面に電気絶縁層１０３ａ、１０３ｂが形成されており、半導体素子１０１の電極端子１０２はビアホール１０５により電気絶縁層１０３ａに形成されている配線パターン１０４ａに電気的に接続されており、かつ、配線パターン１０４ａは半導体素子１０１を貫通するスルーホール１０６により配線パターン１０４ｂに電気的に接続されていることに特徴がある。これにより、半導体素子を貫通するスルーホールを形成した半導体素子において、半導体素子上に形成された電極配置を電気絶縁層上に形成された配線パターンにより、短配線長で容易に再配線することができることで、任意の位置に半導体パッケージの上下面を接続する貫通スルーホールを形成することが可能であり、従来のように貫通スルーホールを考慮して半導体素子のパターン設計・電極形成を行なう必要がなくなり、半導体素子の設計における制約が少なくなる。加えて、再配線のためのインターポーザの必要が無くなることで、短配線で小型化・薄型化を可能にする半導体パッケージを実現することができる。

半導体素子１０１は、シリコン半導体であるパワー素子に限らずバイポーラ素子や、ＭＯＳ素子などに限らず、機械的強度が弱いシリコンーゲルマニウム半導体、ガリウム砒素半導体、ガリウム砒素リン半導体、炭化珪素半導体なども利用できる。

電気絶縁層１０３ａ、１０３ｂは、絶縁材料としての電気的特性、耐熱性、及び機械的強度を有するものであれば特に限定されるものではなく、例えば、エポキシ樹脂、ポリイミド樹脂、アクリル樹脂、アラミド樹脂、フェノール樹脂、シアネート樹脂、及びそれらを変性した樹脂から成る群から選択される材料が適用可能であり、無機フィラーを添加する場合、その無機フィラーは、例えば、Ａｌ₂Ｏ₃、ＳｉＯ₂、ＭｇＯ、ＢＮ、ＡｌＮなどである。無機フィラーの添加により、粘度や難燃性など種々の物性を制御することができ好適である。更にカップリング剤，分散剤，着色剤，離型剤を添加することも可能である。また、電気絶縁層に用いる材料を半導体素子の熱膨張係数と、ほぼ同等の材料を用いることで製造工程時において発生するクラックや剥離などを防止し歩留まりを効率させることができる。さらに、構成として電気絶縁性を有するフィルム材料の少なくとも片面、もしくは両面に熱硬化樹脂又は、熱可塑性樹脂が塗布されている材料を用いることで電気絶縁層と半導体素子との密着性を向上させ、又は多層化に際して基板間の密着性を向上させることができるためである。フィルム材料としては一般的に、絶縁性を有するフィルムであり、樹脂フィルム等の有機フィルムであることが好ましい。フィルムの厚さは１〜１００μｍの範囲が好ましい。耐熱性、可撓性、平滑性、及び低吸水率等を有するフィルムであれば、特に限定されるものではない。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポフェニレンスルフィド（ＰＰＳ）、ポリイミド（ＰＩ）、ポリアミド（ＰＡ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリエーテルイミド（ＰＥＩ）、ポリアリレート（ＰＡＲ）、ポリサルフォン（ＰＳ）、非晶性ポリオレフィン（ＰＯ）、ポリアミドイミド（ＰＡＩ）、液晶ポリマー（ＬＣＰ）、変性ポリフェニレンエーテル（ＰＰＥ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリカーボネート（ＰＣ）、及びポリエーテルエーテルケトン（ＰＥＥＫ）から成る群から選択される材料から形成されることが好ましい。上記に挙げた材料の中では、特に、ポリアミドが好ましい。ポリアミドは、高剛性及び高耐熱性を有しているからである。特に、芳香族ポリアミドであるアラミドが好ましい。アラミドは、薄膜化してもフィルムの腰が強く（ハイモジュラス）、ハンドリング性に優れ、より薄い電気絶縁層が実現でき短配線化に寄与するからである。さらに、フィルムが薄膜化されると、レーザー加工がしやすくなり、微細なビアの形成が可能となる。塗布する熱硬化樹脂、熱可塑性樹脂は、上記に示した材料と同様のものを用いることができる。

ビアホール１０５は、ＹＡＧレーザーを用いて穴加工したのち電解銅めっき法により内部を導電材で充填することで形成したが、公知の技術であるドリル、パンチング、サンドブラスト、又は炭酸ガスレーザー、ＹＡＧレーザー等の照射による穴加工や、銅ペーストや銀ペースト等の導電性ペーストを充填する印刷工法やスルーホールの内壁に下地導電性薄膜をスパッタリングや蒸着等を行なう真空成膜法、あるいは無電解めっき法で形成してから、電解めっきにより銅、ニッケル、金、銀等の金属材料で埋め込みめっきを行ない導電性とする方法などを用いることが可能である。

半導体素子を貫通するスルーホール１０６においては、ＹＡＧレーザーを用いて穴加工したが、ビアホール１０５で記述した穴加工方法も使用できる。また、微細な穴加工を行なう場合は、プラズマエッチング、反応性イオンエッチング法など用いることが可能である。穴加工ののちスルーホールの内周に絶縁層を形成する。例えば、熱酸化により酸化シリコンの絶縁層を形成できる。また、プラズマＣＶＤ法等の真空成膜法を用いて、酸化シリコン、窒化シリコン等の絶縁層を形成することができる。あるいは、塗布方法により、絶縁性樹脂をスルーホール内に充填して熱硬化させ、再度スルーホールに対して同心円になるように穴加工することで内周に絶縁層を形成することができる。以後、半導体素子を貫通するスルーホール内周には絶縁層を形成する。そして、その後ビアホール１０５で記述した方法と同様の方法によってスルーホール内部に導電材を充填する。

本実施の形態ではビアホール１０５とスルーホール１０６は、ＹＡＧレーザーの第３高調波を用いて穴加工し、レーザー光のエネルギーなど照射条件を調整し熱加工によりスルーホール１０６内周に半導体の酸化物の絶縁層を形成し、めっき法により内部に導電材を充填することで形成した。

配線パターン１０４ａ、１０４ｂは、導電性を有する材料であれば、いかなる材料で形成されてもよいが、例えば、前述しためっき法を用いて形成した銅、ニッケル、金及び銀から成る群から選択される金属材料から形成されている。配線パターニング方法としては、エッチングによるサブトラクティブ法、あるいは選択めっきによるアディティブ法のいずれの方法も用いることができる。例えば、真空成膜法により銅の導電性薄膜を形成し、次いで電解めっきを行って所定のめっき厚にした後、フォトリソグラフィ法によりパターニングし、所望の配線パターンを形成する。

又は、ビアホール・スルーホール内の導電材形成で用いた導電性ペーストを用いてビアホール・スルーホール内部に導電材を充填する際にマスクを用いて電気絶縁層上に配線パターンを形成することも可能である。

図２Ａ〜図２Ｄは、本実施の形態の半導体モジュールの製造方法を示す工程別断面図である。図２Ａに示すように、半導体素子１０１の表裏面に、電気絶縁材料を直接塗布する方法か、又は、電気絶縁材料をシート状に形成したもの、又は、前述したフィルム材にしたものをラミネートする方法などを用いて電気絶縁層１０３ａ、１０３ｂを形成する。これにより、半導体素子表裏面に電気絶縁層を容易に形成するだけでなく、この後の運搬時や実装時に発生する半導体素子のチッピングなどの損傷を抑制することができる。

図２Ｂに示すように、ビアホール１０５とスルーホール１０６を形成する。このとき、前述したような穴加工をすることによって形成することができる。例えば、ＹＡＧレーザーの第３高調波を用いてビアホール１０５とスルーホール１０６を同一のプロセスで穴加工し、スルーホール１０６の内周はレーザー光のエネルギーなど照射条件を調整し熱加工することでスルーホール１０６内周に半導体の酸化物からなる絶縁層を形成する。

図２Ｃに示すように、本実施の形態では、前述しためっき法を用いて形成した銅、ニッケル、金及び銀から成る群から選択される金属材料をビアホール１０５とスルーホール１０６内部に導電材を充填するとともに、電気絶縁層１０３ａ、及び、電気絶縁層１０３ｂ表面に導体層１０４ａ’、１０４ｂ’を形成する。またこのとき、選択めっきによるアディティブ法や導電性ペーストを用いた印刷法により、ビアホール１０５とスルーホール１０６の導電材の充填と電気絶縁層１０３ａ、１０３ｂの表面に配線パターン１０４ａ、１０４ｂを形成することも可能である。

図２Ｄに示すように、電気絶縁層１０３ａ、１０３ｂ上に形成した導体層１０４ａ’、１０４ｂ’上に、最終的に配線パターン１０４ａ、１０４ｂとして残す領域を規定するレジストパターンを形成した後、レジストパターンをマスクとして導体層１０４ａ’、１０４ｂ’の不要部分をエッチングにより取り去ることで、配線パターン１０４ａ、１０４ｂを形成する。その後レジストパターンを除去し、所望の配線パターン１０４ａ、１０４ｂを電気絶縁層１０３ａ、１０３ｂ上に形成する。

また、図２で示した方法の他に図３Ａ〜図３Ｅで示した方法を用いても本実施の形態の半導体モジュールを製造することができる。その第２の製造方法を示す工程別断面図が図３Ａ〜図３Ｅである。

図３Ａに示すように、半導体素子１０１にスルーホール１０６を形成する。これにより、半導体素子１０１のスルーホール１０６の穴加工と、その内周の絶縁層の形成を半導体製造プロセス中で行なうことができ、より微細な穴加工が可能になる。またこのとき、スルーホール１０６内周の絶縁層形成後に導電材を形成してもよい。

図３Ｂに示すように、半導体素子１０１の表裏面に、図２Ａ工程と同様に電気絶縁材料を直接塗布する方法か、又は、電気絶縁材料をシート状に形成したもの、又は、前述したフィルム材にしたものをラミネートする方法などを用いて電気絶縁層１０３ａ、１０３ｂを形成する。

図３Ｃに示すように、電気絶縁層１０３ａ、１０３ｂにビアホール１０５の穴加工と、あらかじめ形成しておいたスルーホール１０６上の電気絶縁層１０３ａ、１０３ｂに穴加工を行なう。

図３Ｄに示すように、図２Ｃ工程と同様に本実施の形態では、前述しためっき法を用いて金属材料をビアホール１０５とスルーホール１０６内部に導電材を充填するとともに、電気絶縁層１０３ａ、及び、電気絶縁層１０３ｂ表面に導体層１０４ａ’、１０４ｂ’を形成する。またこのとき、図２Ｃ工程と同様に選択めっきによるアディティブ法や導電性ペーストを用いた印刷法を用いることも可能である。

図３Ｅに示すように、電気絶縁層１０３ａ、１０３ｂ上に形成した導体層１０４ａ’、１０４ｂ’上に、最終的に配線パターン１０４ａ、１０４ｂとして残す領域を規定するレジストパターンを形成した後、レジストパターンをマスクとして導体層１０４ａ’、１０４ｂ’の不要部分をエッチングにより取り去ることで、配線パターン１０４ａ、１０４ｂを形成する。その後レジストパターンを除去し、所望の配線パターン１０４ａ、１０４ｂを電気絶縁層１０３ａ、１０３ｂ上に形成する。図２、図３に示したような製造方法により、本実施の形態で示した半導体モジュールを得ることができる。

なお、図３で示した製造方法は実施の形態１を例に示したが、他の実施の形態においても同様の効果を表し、適用がこの実施の形態に限定されるものではない。

また、上記の製造方法では、半導体素子１０１は半導体ウエハを個片化した状態での製造方法を記載したが、本発明においては、ダイシング前の半導体ウエハの状態で図２Ｄ工程、図３Ｅ工程まで行った後にダイシングして個片化することも可能である。この製造方法によれば、個片化した半導体素子を扱うことなく、各工程を半導体ウエハの状態で取り扱い最後に個片化するため、煩雑な工程数が減少され、工程内・運搬時に発生する半導体素子の損傷を防止できるため歩留まりの向上も図ることができる。

図４は、図１に示した半導体モジュールを改変した半導体モジュールの構成を模式的に示す断面図である。

電気絶縁層１０３ｂの配線パターン１０４ｂ上に誘電体層１０７を備え、配線パターン１０４ｂを上部電極とし誘電体層１０７を介して、誘電体層１０７上に配線パターン１０４ｃを形成し、上部電極に対向するように配置された配線パターン１０４ｃを下部電極とにより形成されるキャパシタを配することも可能である。また、スルーホール１０６は配線パターン１０４ｂと配線パターン１０４ａを電気的に接続し、かつ、配線パターン１０４ｃと配線パターン１０４ａを電気的に接続する。

キャパシタを電気絶縁層上に形成することで、半導体素子との距離を限りなく近くに配することができ、これにより、配線長に伴う配線インダクタンスの増加を抑制し、ノイズを低減の効果を得ることが可能であり、内部回路を安定して高速動作させることが可能となる。キャパシタに用いられる誘電体層は、ＡＴｉＯ３型ペロブスカイトから成る材料であることが好ましく、「ＡＴｉＯ₃」中のＡが、ストロンチウム（Ｓｒ）、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）、バリウム（Ｂａ）、及び鉛（Ｐｂ）から成る群から選択された少なくとも１種以上の元素であることが好ましい。そのような材料を用いることで誘電率の高いキャパシタを得ることができる。その結果、単位面積当たりの静電容量が大きくなり、キャパシタの小型化につながる。また、他にも酸化シリコン、窒化シリコン、五酸化タンタル、酸化アルミニウム、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂などを用いることも可能である。本発明のキャパシタは電極面積や誘電体厚み、又は材料の変更による誘電率の変更により、キャパシタを形成する位置や大きさを自由に変更することができ設計に対して自由度が大きい。

なお、図４は誘電体層が電気絶縁層１０３ｂ上に配した例を示したが、他の電気絶縁層上に配しても同様の効果を得ることができ、他の実施の形態においても同様の効果を表す。適用がこの実施の形態に限定されるものではない。

（実施の形態２）
図５を参照しながら、本発明の他の実施の形態に係る半導体モジュールについて説明する。図５は、本実施形態の半導体モジュールの構成を模式的に示す断面図である。

図５において、１０１ａ、１０１ｂは半導体素子である。１０１Ａ側が半導体素子１０１ａの表面である。１０１Ｂ側が半導体素子１０１ｂの表面である。１０２ａは半導体素子１０１ａ表面の電極端子である。１０２ｂは半導体素子１０１ｂ表面の電極端子である。１０３ａは半導体素子１０１ａ表面に形成した電気絶縁層である。１０３ｂは半導体素子１０１ｂの裏面に形成した電気絶縁層である。１０３ｃは半導体素子１０１ａの裏面と半導体素子１０１ｂの表面とを接着し電気的に絶縁する電気絶縁層である。１０４ａは電気絶縁層１０３ａ上に形成した配線パターンである。１０４ｂは電気絶縁層１０３ｂ上に形成した配線パターンである。１０５は半導体素子１０１ａの電極端子１０２ａと配線パターン１０４ａを電気的に接続するために設けられたビアホールである。１０６ａは半導体素子１０１ｂの電極端子１０２ｂと配線パターン１０４ａを電気的に接続するために設けられたスルーホールである。ただし、スルーホール１０６ａはブラインドスルーホールである。１０６ｂは配線パターン１０４ａと配線パターン１０４ｂを電気的に接続するために設けられたスルーホールである。

本実施の形態は、半導体素子１０１ａ、１０１ｂの表裏面には電気絶縁層１０３ａ、１０３ｂ、１０３ｃが形成されており、半導体素子１０１ａの電極端子１０２ａはビアホール１０５により、また、半導体素子１０１ｂの電極端子１０２ｂはスルーホール１０６ａにより、電気絶縁層１０３ａに形成されている配線パターン１０４ａに電気的に接続されており、かつ、配線パターン１０４ａは半導体素子１０１ａ、１０１ｂを貫通するスルーホール１０６ｂにより配線パターン１０４ｂに電気的に接続されている。

これにより、各半導体素子上に形成された電極配置を電気絶縁層上に形成された配線パターンにより、短配線で容易に再配線することができ、さらに、任意の位置に半導体パッケージの上下面を接続する貫通スルーホールを形成することで、短配線・小型化・薄型化な貫通するスルーホールを形成した半導体素子を複数個積層した半導体パッケージを実現することが可能である。

図６Ａ〜図６Ｄは、本実施の形態の半導体モジュールの製造方法を示す工程別断面図である。図６Ａに示すように、半導体素子１０１ａ、１０１ｂの表裏面に、電気絶縁材料を直接塗布する方法か、又は、電気絶縁材料をシート状に形成したもの、又は、前述したフィルム材にしたものをラミネートする方法などを用いて電気絶縁層１０３ａ、１０３ｂ、１０３ｃを形成する。このとき、電気絶縁層１０３ｃは半導体素子１０１ａと半導体素子１０１ｂ間の絶縁を保つだけでなく半導体素子１０１ａ表面と半導体素子１０１ｂ裏面を接着する効果も果たしている。これにより、複数の半導体素子を厚み方向に積むことができ、先に電気絶縁層を表裏面に形成したことで、工程中に発生するチッピングなどの半導体素子の損傷を抑制することが可能となる。

図６Ｂに示すように、ビアホール１０５とスルーホール１０６ａ、１０６ｂを形成する。このとき、前述したような穴加工をすることによって形成することができる。例えば、ＹＡＧレーザーの第３高調波を用いてビアホール１０５とスルーホール１０６ａ、１０６ｂを同一のプロセスで穴加工することが可能である。また、スルーホール１０６ａ、１０６ｂの内周は前述した方法を用い絶縁層を形成する。

図６Ｃに示すように、本実施の形態では、前述しためっき法を用いて形成した銅、ニッケル、金及び銀から成る群から選択される金属材料をビアホール１０５とスルーホール１０６ａ、１０６ｂ内部に導電材を充填するとともに、電気絶縁層１０３ａ、及び、電気絶縁層１０３ｂ上に導体層１０４ａ’、１０４ｂ’を形成する。またこのとき、選択めっきによるアディティブ法や導電性ペーストを用いた印刷法により、ビアホール１０５とスルーホール１０６ａ、１０６ｂの導電材の充填と電気絶縁層１０３ａ、１０３ｂ上に配線パターン１０４ａ、１０４ｂを形成することも可能である。

図６Ｄに示すように、電気絶縁層１０３ａ、１０３ｂ上に形成した導体層１０４ａ’、１０４ｂ’上に、最終的に配線パターン１０４ａ、１０４ｂとして残す領域を規定するレジストパターンを形成した後、レジストパターンをマスクとして導体層１０４ａ’、１０４ｂ’の不要部分をエッチングにより取り去ることで、配線パターン１０４ａ、１０４ｂを形成する。その後レジストパターンを除去し、所望の配線パターン１０４ａ、１０４ｂを電気絶縁層１０３ａ、１０３ｂ上に形成する。

また、上記の製造方法では、半導体素子１０１ａ、１０１ｂは半導体ウエハを個片化した状態での製造方法を記載したが、本発明においては、ダイシング前の半導体ウエハの状態で図６Ｄ工程まで行った後にダイシングして個片化することも可能である。この製造方法によれば、個片化した半導体素子を扱うことなく、各工程を半導体ウエハの状態で取り扱い最後に個片化するため、煩雑な工程数が減少され、工程内・運搬時に発生する半導体素子の損傷を防止できるため歩留まりの向上も図ることができる。

図７は、図５に示した半導体モジュールを改変した半導体モジュールの構成を模式的に示す断面図である。

図７において、１０１ａ、１０１ｂは半導体素子である。１０１Ａ側が半導体素子１０１ａの表面である。１０１Ｂ側が半導体素子１０１ｂの表面である。１０２ａは半導体素子１０１ａ表面の電極端子である。１０２ｂは半導体素子１０１ｂ表面の電極端子である。１０３ａは半導体素子１０１ａ表面に形成した電気絶縁層である。１０３ｂは半導体素子１０１ｂの表面に形成した電気絶縁層である。１０３ｃは半導体素子１０１ａの裏面と半導体素子１０１ｂの表面とを接着し電気的に絶縁する電気絶縁層である。１０４ａは電気絶縁層１０３ａ上に形成した配線パターンである。１０４ｂは電気絶縁層１０３ｂ上に形成した配線パターンである。１０５は半導体素子１０１ａの電極端子１０２ａと配線パターン１０４ａを電気的に接続し、また、半導体素子１０１ｂの電極端子１０２ｂと配線パターン１０４ｂを電気的に接続するために設けられたビアホールである。１０６は配線パターン１０４ａと配線パターン１０４ｂを電気的に接続するために設けられたスルーホールである。

図７のように、複数枚の半導体素子を積層する場合、積層する半導体素子の表裏面は任意に設定することが可能である。これにより、再配線層の狭ピッチ化を緩和することができる。

図８は、図５に示した半導体モジュールを改変した半導体モジュールの構成を模式的に示す断面図である。図８において、１０１ａ、１０１ｂは半導体素子である。１０１Ａ側が半導体素子１０１ａの表面である。１０１Ｂ側が半導体素子１０１ｂの表面である。１０２ａは半導体素子１０１ａ表面の電極端子である。１０２ｂは半導体素子１０１ｂ表面の電極端子である。１０３ａは半導体素子１０１ａの表面と半導体素子１０１ｂの表面に形成した電気絶縁層である。１０３ｂは半導体素子１０１ａの裏面と半導体素子１０１ｂの裏面に形成した電気絶縁層である。１０４ａは電気絶縁層１０３ａ上に形成した配線パターンである。１０４ｂは電気絶縁層１０３ｂ上に形成した配線パターンである。１０５は半導体素子１０１ａの電極端子１０２ａと配線パターン１０４ａ、かつ、半導体素子１０１ｂの電極端子１０２ｂと配線パターン１０４ａを電気的に接続するために設けられたビアホールである。１０６は配線パターン１０４ａと配線パターン１０４ｂを電気的に接続するために設けられたスルーホールである。

図８のように、複数枚の半導体素子を横方向に配置し、半導体素子の表裏面に同一の電気絶縁層を形成し、さらに、再配線層となる配線パターンを形成することが可能である。

このように、複数の半導体素子を３次元的に配し高密度に実装することが可能であり、前記のような高さ方向への積層のみならず、複数の半導体素子を並列に配することができる。これにより、再配線層で半導体素子間が短配線で接続することが可能であり放熱性にも優れた半導体モジュールを達成することができる。たとえばＬＳＩチップとＩＰＤチップとを並列に配し相互間の接続をより短配線で行なうことができれば信号の高速化を図ることができる。

なお、図５、図７、図８は２枚の半導体素子を用いた場合の例を示したが、さらに複数の枚半導体素子を積層することも可能であり同様の効果を得ることが可能であり、他の実施の形態においても同様の効果を表す。適用がこの実施の形態に限定されるものではない。

（実施の形態３）
図９を参照しながら、本発明の他の実施の形態に係る半導体モジュールについて説明する。図９は、本実施形態の半導体モジュールの構成を模式的に示す断面図である。

図９において、１０１ａ、１０１ｂは半導体素子である。１０１Ａ側が半導体素子１０１ａの表面である。１０１Ｂ側が半導体素子１０１ｂの表面である。１０２ａは半導体素子１０１ａ表面の電極端子である。１０２ｂは半導体素子１０１ｂ表面の電極端子である。１０３ａは半導体素子１０１ａ裏面に形成した電気絶縁層である。１０３ｂは半導体素子１０１ｂの表面に形成した電気絶縁層である。１０３ｃは半導体素子１０１ａの表面と半導体素子１０１ｂの裏面とを接着し電気的に絶縁する電気絶縁層である。１０４ａは電気絶縁層１０３ａ上に形成した配線パターンである。１０４ｂは電気絶縁層１０３ｂ上に形成した配線パターンである。１０５ａは半導体素子１０１ａの電極端子１０２ａと配線パターン１０４ｃを電気的に接続するために設けられたビアホールである。１０５ｂは半導体素子１０１ｂの電極端子１０２ｂと配線パターン１０４ｂを電気的に接続するために設けられたビアホールである。１０６ａは配線パターン１０４ｃと配線パターン１０４ａを電気的に接続するために設けられたスルーホールである。ただし、スルーホール１０６ａはブラインドスルーホールである。１０６ｂは配線パターン１０４ａと配線パターン１０４ｂを電気的に接続するために設けられたスルーホールである。

本実施の形態は、半導体素子１０１ａ、１０１ｂの表裏面には電気絶縁層１０３ａ、１０３ｂ、１０３ｃが形成されており、さらに電気絶縁層１０３ｃ内部に配線パターン１０４ｃを配し、半導体素子１０１ａの電極端子１０２ａはビアホール１０５ａにより配線パターン１０４ｃに電気的に接続され、スルーホール１０６ａにより配線パターン１０４ａに電気的に接続されている。また、半導体素子１０１ｂの電極端子１０２ｂはビアホール１０５ｂにより配線パターン１０４ｂに電気的に接続され、スルーホール１０６ｂにより配線パターン１０４ａに電気的に接続されていることに特徴がある。

これにより、各半導体素子上に形成された電極配置を電気絶縁層上に形成された配線パターンを多層化することにより、さらに、再配線の自由度をより向上させることができる。

なお、図９は２枚の半導体素子が積層し、その層間の電気絶縁層の配線層のみが多層化した例を示したが、さらに複数の枚半導体素子を積層することや、他の層においても配線パターンを多層化することが可能であり、同様の効果を得ることができ、他の実施の形態においても同様の効果を表す。適用がこの実施の形態に限定されるものではない。

図１０Ａ〜図１０Ｉは、本実施の形態の半導体モジュールの製造方法を示す工程別断面図である。

図１０Ａ〜図１０Ｄに示すように、１０１ａは半導体素子である。１０１Ａ側が半導体素子１０１ａの表面である。１０２ａは半導体素子１０１ａ表面の電極端子である。１０３ｂは半導体素子１０１ａ裏面に形成した電気絶縁層である。１０３ｃ’は半導体素子１０１ａの表面に形成した電気絶縁層である。１０５ａは半導体素子１０１ａの電極端子１０２ａと配線パターン１０４ｃを電気的に接続するために設けられたビアホールである。１０６ａはスルーホールである。１０４ｃ’、１０４ａ’は導体層である。１０４ｃは電気絶縁層１０３ｃ’上に形成した配線パターンである。作製工程は図２Ａ〜図２Ｄに示した工程と同様な工程である。このとき、本工程では導体層１０４ａ’を完全に除去してしまっているが、選択的に除去することも、除去しないことも可能である。

図１０Ｅに示すように、表裏面に電気絶縁層１０３ｂと電気絶縁層１０３ｃ”を配した半導体素子１０１ｂを積層する。１０２ｂは半導体素子１０１ｂ表面の電極端子である。

図１０Ｆに示すように、加熱・加圧することで半導体素子１０１ｂの電気絶縁層１０３ｃ”と半導体素子１０１ａの電気絶縁層１０３ｃ’を一体化する。

図１０Ｇに示すように、ビアホール１０５ｂとスルーホール１０６ｂを形成する。このとき、前述したような穴加工をすることによって形成することができる。例えば、ＹＡＧレーザーの第３高調波を用いてビアホール１０５ｂとスルーホール１０６ｂを同一のプロセスで穴加工し、スルーホール１０６ｂの内周はレーザー光のエネルギーなど照射条件を調整し熱加工することでスルーホール１０６ｂ内周に半導体の酸化物からなる絶縁層を形成する。

図１０Ｈに示すように、本実施の形態では、前述しためっき法を用いて形成した銅、ニッケル、金及び銀から成る群から選択される金属材料をビアホール１０５ｂとスルーホール１０６ｂ内部に導電材を充填するとともに、電気絶縁層１０３ａ、及び、電気絶縁層１０３ｂ表面に導体層１０４ａ’、１０４ｂ’を形成する。またこのとき、選択めっきによるアディティブ法や導電性ペーストを用いた印刷法により、ビアホール１０５とスルーホール１０６の導電材の充填と電気絶縁層１０３ａ、１０３ｂの表面に配線パターン１０４ａ、１０４ｂを形成することも可能である。

図１０Ｉに示すように、電気絶縁層１０３ａ、１０３ｂ上に形成した導体層上に、最終的に配線パターン１０４ａ、１０４ｂとして残す領域を規定するレジストパターンを形成した後、レジストパターンをマスクとして導体層１０４ａ’、１０４ｂ’の不要部分をエッチングにより取り去ることで、配線パターン１０４ａ、１０４ｂを形成する。その後レジストパターンを除去し、所望の配線パターン１０４ａ、１０４ｂを電気絶縁層１０３ａ、１０３ｂ上に形成する。

また、上記の製造方法では、半導体素子１０１ａ、１０１ｂは半導体ウエハを個片化した状態での製造方法を記載したが、本発明においては、ダイシング前の半導体ウエハの状態で図１０Ｉ工程まで行った後にダイシングして個片化することも可能である。この製造方法によれば、個片化した半導体素子を扱うことなく、各工程を半導体ウエハの状態で取り扱い最後に個片化するため、煩雑な工程数が減少され、工程内・運搬時に発生する半導体素子の損傷を防止できるため歩留まりの向上も図ることができる。

なお、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではない。例えば、本実施の形態２と実施の形態３の図５、図７、図８、図９では複数の半導体素子が同サイズのものを積層した半導体パッケージの例を挙げているが、異種サイズの半導体素子を積層した半導体パッケージや一つの半導体素子上に複数個の半導体素子を積層した半導体パッケージなどのように種々の改変が可能である。

本発明によれば、小型・薄型を実現し、半導体素子間の配線長を限りなく短くすることで信号遅延やノイズの抑制を可能とする半導体モジュールを、容易な工程で半導体素子の実装効率も高く製造することができる。

図１は本発明の実施の形態１に係る半導体モジュールの構成を模式的に示す断面図である。 図２Ａ〜Ｄは、本発明の実施の形態１に係る製造工程を説明するための第１の工程断面図である。 図３Ａ〜Ｅは、本発明の実施の形態１に係る製造工程を説明するための第２の工程断面図である。 図４は本発明の実施の形態１に係る半導体モジュールの構成を模式的に示す断面図である。 図５は本発明の実施の形態２に係る半導体モジュールの構成を模式的に示す断面図である。 図６Ａ〜Ｄは、本発明の実施の形態２に係る製造工程を説明するため工程断面図である。 図７は本発明の実施の形態２に係る半導体モジュールの構成を模式的に示す断面図である。 図８は本発明の実施の形態２に係る半導体モジュールの構成を模式的に示す断面図である。 図９は本発明の実施の形態３に係る半導体内蔵モジュールの構成を模式的に示す断面図である。 図１０Ａ〜Ｈは、本発明の実施の形態３に係る製造工程を説明するための工程断面図である。

符号の説明

１０１，１０１ａ，１０１ｂ 半導体素子
１０１Ａ，１０１Ｂ 半導体素子の回路形成面
１０２，１０２ａ，１０２ｂ 半導体素子の電極端子
１０３ａ，１０３ｂ，１０３ｃ，１０３ｃ’，１０３ｃ” 電気絶縁層
１０４ａ，１０４ｂ，１０４ｃ 配線パターン
１０４ａ’，１０４ｂ’，１０４ｃ’ 導体層
１０５，１０５ａ，１０５ｂ ビアホール
１０６，１０６ａ，１０６ｂ スルーホール
１０７ 誘電体層

Claims (19)

1. 半導体素子の片面もしくは両面に電気絶縁層を有する半導体モジュールにおいて、
   前記半導体モジュールは前記電気絶縁層上に配線パターンを含み、
   前記半導体素子の回路形成面上の前記電気絶縁層を貫通し、前記半導体素子の電極端子と前記配線パターンを電気的に接続するビアホールと、
   前記電気絶縁層と前記半導体素子を貫通し、前記半導体モジュールの表裏面の前記配線パターンを電気的に接続するスルーホールを含むことを特徴とする半導体モジュール。
2. 前記電極端子が前記半導体素子の回路形成面上の前記電気絶縁層上に形成されている前記配線パターンを介して、その前記半導体素子の反対面の前記電気絶縁層上に形成されている前記配線パターンと電気的に接続している請求項１に記載の半導体モジュール。
3. 前記半導体素子は任意の位置に、開口径が１０〜２００μｍのスルーホールを有する請求項１に記載の半導体モジュール。
4. 前記半導体素子は、Ｉ／Ｏ、ＥＳＤ、検査回路のいずれか１種または２種以上を含むシリコンからなるインターポーザであることを特徴とする請求項１に記載の半導体モジュール。
5. 前記電気絶縁層は熱硬化性又は熱可塑性を有する有機材料である請求項１に記載の半導体モジュール。
6. 前記電気絶縁層の熱膨張係数は１〜２０ｐｐｍ／℃である請求項１に記載の半導体モジュール。
7. 前記電気絶縁層として、電気絶縁性を有するフィルム材料の少なくとも片面、もしくは両面に熱硬化樹脂又は、熱可塑性樹脂が塗布されているものを用いている請求項１に記載の半導体モジュール。
8. 前記ビアホール内部は導電材が充填されている請求項１に記載の半導体モジュール。
9. 前記スルーホールの内周面には、絶縁層が形成され、その内部には導電材が充填されている請求項１に記載の半導体モジュール。
10. 前記配線パターンは、単一組成金属、又は導電性樹脂組成物よりなる請求項１に記載の半導体モジュール。
11. 前記電気絶縁層の前記配線パターン上に誘電体層を備え、前記配線パターンを上部電極とし前記誘電体層を介して前記上部電極に対向するように配置された下部電極とにより形成されるキャパシタを有する請求項１に記載の半導体モジュール。
12. 前記半導体素子の複数個は前記電気絶縁層を介して高さ方向に積層し、前記複数個の半導体素子の電極端子が前記ビアホールと、前記スルーホールと前記配線パターンにより電気的に接続されている請求項１に記載の半導体モジュール。
13. 複数個の前記半導体素子を同一平面上に配し、それら前記半導体素子は同一の前記電気絶縁層で形成されており、その前記電気絶縁層上に形成された前記配線パターンによりお互いに電気的に接続している請求項１に記載の半導体モジュール。
14. ａ）半導体素子の片面もしくは両面に、電気絶縁層をそれぞれ形成する工程と、
    ｂ）前記半導体素子の電極端子上の前記電気絶縁層を貫通するビアホールを形成する工程と、
    ｃ）前記電気絶縁層と前記半導体素子を貫通するスルーホールを形成する工程と、
    ｄ）前記スルーホール内周に絶縁層を形成する工程と、
    ｅ）前記電気絶縁層上と、前記ビアホールと前記スルーホールの内部に導電材を形成する工程と、
    ｆ）前記電気絶縁層上に所定の配線パターンを形成する工程
    を含むことを特徴とする半導体モジュールの製造方法。
15. ａ）半導体ウエハの片面もしくは両面に、電気絶縁層をそれぞれ形成する工程と、
    ｂ）前記半導体ウエハの電極端子上の前記電気絶縁層を貫通するビアホールを形成する工程と、
    ｃ）前記電気絶縁層と前記半導体素子ウエハを貫通するスルーホールを形成する工程と、
    ｄ）前記スルーホール内周に絶縁層を形成する工程と、
    ｅ）前記電気絶縁層上と、前記ビアホールと前記スルーホールの内部に導電材を形成する工程と、
    ｆ）前記電気絶縁層上に所定の配線パターンを形成する工程と、
    ｇ）前記半導体ウエハをダイシングにより個片化する工程、
    を含むことを特徴とする半導体モジュールの製造方法。
16. ａ）複数個の半導体素子と電気絶縁層を厚さ方向に順次積層する工程と、
    ｂ）前記積層工程で得られた積層構造体において、前記半導体素子の電極端子上に形成した前記電気絶縁層を貫通するビアホールを形成する工程と、
    ｃ）前記半導体素子の電極端子上まで前記積層構造体の厚さ方向に貫通する第１のスルーホールと、複数個の前記半導体素子と前記電気絶縁層を前記積層構造体の厚さ方向に貫通する第２のスルーホールを形成する工程と、
    ｄ）前記第１のスルーホールと前記第２のスルーホールの内周に絶縁層を形成する工程と、
    ｅ）前記電気絶縁層上と、前記ビアホールと前記第１のスルーホールと前記第２のスルーホールの内部に導電材を形成する工程と、
    ｆ）前記電気絶縁層上に所定の配線パターンを形成する工程
    を含むことを特徴とする半導体モジュールの製造方法。
17. ａ）複数枚の半導体ウエハと電気絶縁層を厚さ方向に順次積層する工程と、
    ｂ）前記積層工程で得られた積層構造体において、前記半導体ウエハの電極端子上に形成した前記電気絶縁層を貫通するビアホールを形成する工程と、
    ｃ）前記半導体ウエハの電極端子上まで前記積層構造体の厚さ方向に貫通する第１のスルーホールと、複数枚の前記半導体ウエハと前記電気絶縁層を前記積層構造体の厚さ方向に貫通する第２のスルーホールを形成する工程と、
    ｄ）前記第１のスルーホールと前記第２のスルーホールの内周に絶縁層を形成する工程と、
    ｅ）前記電気絶縁層上と、前記ビアホールと前記前記第１のスルーホールと前記第２のスルーホールの内部に導電材を形成する工程と、
    ｆ）前記電気絶縁層上に所定の配線パターンを形成する工程と、
    ｇ）前記半導体ウエハをダイシングにより個片化する工程、
    を含むことを特徴とする半導体モジュールの製造方法。
18. 前記ビアホールと前記スルーホールと前記第１のスルーホールと前記第２のスルーホールを同一のレーザー加工によって形成する請求項１４〜１７のいずれか１項に記載の半導体モジュールの製造方法。
19. 前記ａ）工程以前に、前記半導体素子、前記半導体ウエハを貫通する前記スルーホール、前記第１のスルーホール、前記第２のスルーホールを形成し、その内周に絶縁層を形成する工程を付加した請求項１４〜１７のいずれか１項に記載の半導体モジュールの製造方法。

Images