JP2014082493A - ハイブリッド積層基板及びその製造方法、並びにパッケージ基板 - Google Patents

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Abstract

【課題】積層基板を製作する際に、微細ビアの加工が可能な感光性基板材料と非感光性基板材料とを適切に混合して積層することで、基板の構造及び工程コストを最小化する。
【解決手段】コア層10と、コア層の上部、下部または上下部に感光性樹脂材質からなる少なくとも一つ以上の第1絶縁層30と、コア層の上部、下部または上下部に非感光性樹脂材質からなる少なくとも一つ以上の第2絶縁層50と、を含んでなるハイブリッド積層基板及びそれを含むパッケージ基板、並びにハイブリッド積層基板の製造方法である。
【選択図】図1A

Description

本発明は、ハイブリッド積層基板及びその製造方法、並びにパッケージ基板に関し、より詳細には、感光性材質の絶縁層と非感光性材質の絶縁層とをハイブリッド積層したハイブリッド積層基板及びその製造方法、並びにパッケージ基板に関する。
従来のPCBの場合、フォトビア法またはレーザービア法のうち一つのみを適用して積層基板を製造した。この場合、積層が容易であり、適用装置などに一貫性があるという長所がある。しかし、感光性材料は、材料自体のコスト負担は大きいが、フォトビアを用いて高密度化が可能であり、ビア数によるコスト負担が少ない。レーザービアを適用してプリプレグ(PPG)を積層する場合には、コスト負担は少ないが、微細パターニングの限界によって積層数が増加する短所があり、デバイスの発達に伴うビア数の増加により、ビアの加工コストが上昇する短所がある。
通常、例えば、モバイル端末の場合、1層及び底部(Bottom)にはシールド(shield)及びSMTのためのパターンが適用されてルーティング(routing)が困難であり、その内層は、各層毎に信号伝送ライン、グランド(GND)、電力配電回路網(PDN)などの機能を有する。この際、従来のように、フォトビア層のみを適用する場合、ビアのサイズを減らすことができ、これによって高密度ビアの適用が可能であるため、層を減らすことができる。また、フォトビアの場合、マスクパターンのサイズによってビアのサイズを自由に調節できるため、設計自由度が高いが、コスト負担が大きい。一方、レーザービア層を適用する場合には、微細パターニングの限界により積層数が増加し、レーザービア加工回数の増加によってコストが上昇するなどの短所がある。
また、最近、基板市場では、薄型の低層、及び低い反り特性を有する基板が要求されており、この要求に対応して、高密度基板に関する技術が要求されている。しかし、高密度を満たすために層を高めると基板の厚さが増加するため、このような要求を同時に満たすためには、基板のビアのサイズを減少させるとともに、パターンを微細化しなければならない。この際、ビアのサイズの減少及びパターンの微細化は、積層数を維持させるための設計の必要条件であるが、このような工程を行うためには工程コストが上昇するという問題がある。
米国登録特許公報US6,594,893(2003年7月22日公開) 米国登録特許公報US6,270,607(2001年8月7日公開)
上記の問題を解決するために、本発明は、積層基板を製作する際に、微細ビアの加工が可能な感光性基板材料と非感光性基板材料とを適切に混合して積層することで、基板の構造及び工程コストを最小化することをその目的とする。
また、上記のデザイン及び構造に係る問題を解決して好適な基板構造及び工程を実現することをその目的とする。
上記の問題を解決するために、本発明の第1形態によると、コア層と、コア層の上部、下部または上下部に感光性樹脂材質からなる少なくとも一つ以上の第1絶縁層と、コア層の上部、下部または上下部に非感光性樹脂材質からなる少なくとも一つ以上の第2絶縁層と、を含んでなるハイブリッド積層基板が提案される。
この際、一例として、コア層の上部、下部または上下部に第1及び第2絶縁層が混合積層されたハイブリッド積層構造が形成される。
この際、他の一例として、ハイブリッド積層構造内に上下部を相互連結するためのスルーホールが形成されることができる。
また、一例によると、第1絶縁層は、上部及び下部に形成されたパターンを連結する少なくとも一つ以上の小さいサイズの微細ビアを含み、第2絶縁層は、上部及び下部に形成されたパターンを連結する少なくとも一つ以上の大きいサイズのワイドビアを含むことができる。
この際、他の一例として、微細ビアはフォトビアであって、第1絶縁層の上部に形成され、信号伝送ラインを含む微細パターン層がフォトビアと連結され、ワイドビアはレーザービアであって、第2絶縁層の上部に形成され、グランド及び電力配電回路網(PDN)のうち何れか一つ以上を含むワイドパターン層がレーザービアと連結されることができる。
また、一例によると、微細ビアはフォトビアであり、ワイドビアはレーザービアであって、第1絶縁層に形成された多数のフォトビアは少なくとも2以上の異なるサイズを有することができる。
また、一例として、第1絶縁層の感光性樹脂材質は、感光性ポリヒドロキシスチレン(PHS)、感光性ポリベンゾオキサゾール(PBO)、感光性ポリイミド(PI)、感光性ベンゾシクロブテン(BCB)、感光性ポリシロキサン、感光性エポキシ、ノボラック(Novolac)樹脂から選択される何れか一つ以上を含むことができる。
また、一例によると、第2絶縁層は、プリプレグ(PPG)、ABF(Ajinomoto build−up film)、樹脂付き銅箔(RCC、resin coated copper foil)、液晶ポリマー(LCP、Liquid Crystal Polymer)、テフロンのうち何れか一つの材料からなることができる。
さらに、他の一例として、ハイブリッド積層基板は、ハイブリッド積層基板の外層に形成された半田レジスト(SR)層をさらに含むことができる。
また、一例によると、コア層はキャビティを含み、キャビティに電子素子が内蔵されており、電子素子が内蔵されたコア層に前記第1及び第2絶縁層が積層されることができる。
または、他の例として、第1及び第2絶縁層が混合積層されたハイブリッド積層構造にキャビティが形成され、キャビティに電子素子が内蔵されることができる。
次に、上記の問題を解決するために、本発明の第2形態によると、ICを含むパッケージ基板であって、上記の第1実施形態の何れか一つに記載のハイブリッド積層基板と、ハイブリッド積層基板上にまたは内部に実装されたICチップと、を含むパッケージ基板が提案される。
この際、一例として、ICチップは、コア層の上部、下部または上下部に第1及び第2絶縁層が混合積層されたハイブリッド積層構造の外側に実装され、ICチップに近い絶縁層が第1絶縁層であり、ICチップから遠ざかる内側に第2絶縁層が形成されることができる。
また、一例として、ICチップは、コア層の上部、下部または上下部に第1及び第2絶縁層が混合積層されたハイブリッド積層構造の内側に形成されたキャビティに内蔵されることができる。
次に、上記の問題を解決するために、本発明の第3実施形態によると、コア層を準備した後、コア層上に回路パターンを形成する段階と、感光性樹脂材質からなる少なくとも一つ以上の第1絶縁層及び非感光性樹脂材質からなる少なくとも一つ以上の第2絶縁層をコア層の上部、下部または上下部に積層し、パターンを形成する段階と、を含んでなるハイブリッド積層基板の製造方法が提案される。
この際、一例として、第1及び第2絶縁層を積層する段階で、コア層の上部、下部または上下部に第1及び第2絶縁層が混合積層されたハイブリッド積層構造を形成することができる。
また、一例として、前記第1及び第2絶縁層を積層し、パターンを形成する段階で、積層された第1絶縁層に露光、現象及びめっきを行うことで、第1絶縁層の上部及び下部に形成されたパターンを連結する少なくとも一つ以上の小さいサイズの微細フォトビアを形成し、積層された第2絶縁層にレーザー穿孔を行うことで、第2絶縁層の上部及び下部に形成されたパターンを連結する少なくとも一つ以上の大きいサイズのワイドレーザービアを形成することができる。
この際、他の一例によると、前記第1及び第2絶縁層を積層し、パターンを形成する段階で、第1絶縁層の上部に、信号伝送ラインを含む微細パターン層を微細フォトビアと連結されるように形成し、第2絶縁層の上部に、グランド及び電力配電回路網(PDN)のうち何れか一つ以上を含むワイドパターン層をワイドレーザービアと連結されるように形成することができる。
また、一例によると、ハイブリッド積層基板の製造方法は、前記第1及び第2絶縁層を積層し、パターンを形成する段階の後に、外側に半田レジスト(SR)層を形成する段階をさらに含むことができる。
本発明の実施形態によるハイブリッド積層基板の構造及び製造方法を用いれば、設計の最適化によって積層の厚さを減少させ、高いコストが要される積層材料及び工程を効率的に使用して積層基板のコストを低減することができる。
また、積層基板を製作する際に、微細ビア層、例えば、フォトビア層、及びワイドビア層、例えば、レーザービア層を適切に調整して、積層数を減少させることができる。
また、感光性材料及びプリプレグ(PPG)などの通常の非感光性基板材料を併用することにより、工程コストを低減することができる。さらに、感光性材料と通常の非感光性基板材料を用いることにより、最適のパターン幅を各層に適用することができる。
また、基板を構成する際に、各層はそれぞれの主要な役割に応じて、グランド(GND)、電力配電回路網(PDN)などのようにワイドパターンが適用される層と、信号伝送ラインなどのように微細パターンが要求される層とを混合積層して適切に組み合わせることで、積層数を低減し、基板の製造工程及び基板の積層構造を最適化することができる。
本発明の多様な実施形態により直接言及されていない多様な効果が本発明の実施形態による多様な構成から当該技術分野において通常の知識を有した者によって導き出されることができることは自明である。
本発明の一実施形態によるハイブリッド積層基板を概略的に示した断面図である。 本発明の他の一実施形態によるハイブリッド積層基板を概略的に示した断面図である。 図1に示すハイブリッド積層基板の製造方法を概略的に示した図面である。 図1に示すハイブリッド積層基板の製造方法を概略的に示した図面である。 図1に示すハイブリッド積層基板の製造方法を概略的に示した図面である。 図1に示すハイブリッド積層基板の製造方法を概略的に示した図面である。 図1に示すハイブリッド積層基板の製造方法を概略的に示した図面である。 図1に示すハイブリッド積層基板の製造方法を概略的に示した図面である。 本発明の他の一実施形態によるハイブリッド積層基板を概略的に示した断面図である。 図3に示すハイブリッド積層基板の製造方法を概略的に示した図面である。 図3に示すハイブリッド積層基板の製造方法を概略的に示した図面である。 図3に示すハイブリッド積層基板の製造方法を概略的に示した図面である。 図3に示すハイブリッド積層基板の製造方法を概略的に示した図面である。 図3に示すハイブリッド積層基板の製造方法を概略的に示した図面である。 図3に示すハイブリッド積層基板の製造方法を概略的に示した図面である。 本発明の他の一実施形態によるハイブリッド積層基板のハイブリッド積層構造を概略的に示した図面である。
上記の課題を果たすための本発明の実施形態を添付の図面を参照して説明する。本説明において、同一の符号は同一の構成を意味し、当該分野の通常の知識を有する者が本発明を容易に理解するように付加的な説明は省略され得る。
本明細書において、一つの構成要素が他の構成要素と連結、結合又は配置関係において「直接」という限定がない限り、「直接連結、結合又は配置」される形態だけでなく、それらの間にさらに他の構成要素が介在されて連結、結合又は配置される形態で存在することもできる。
本明細書に単数表現が記載されていても、発明の概念に反したり明らかに異なったり矛盾して解釈されない限り、複数の構成全体を代表する概念として用いられることができることに留意しなければならない。本明細書において「含む」、「有する」、「備える」、「含んでなる」などの記載は一つ又はそれ以上の他の構成要素又はそれらの組み合わせの存在又は付加の可能性があると理解するべきである。
本明細書において参照する図面は、本発明の実施形態を説明するための例示であって、形状、大きさ、厚さなどは技術的特徴を効果的に説明するために誇張して表現されることがある。
また、本明細書において「第1」及び「第2」の表現は、個数や順序を示すためのものではなく、一つの構成を他の類似の構成と区分するための表現である。
先ず、本発明の一実施形態によるハイブリッド積層基板を図面を参照して具体的に説明する。この際、参照する図面に記載されていない図面符号は同一の構成を示す他の図面における図面符号であることができる。
図1Aは本発明の一実施形態によるハイブリッド積層基板を概略的に示した断面図であり、図1Bは本発明の他の一実施形態によるハイブリッド積層基板を概略的に示した断面図であり、図3は本発明の他の一実施形態によるハイブリッド積層基板を概略的に示した断面図であり、図5は本発明の他の一実施形態によるハイブリッド積層基板のハイブリッド積層構造を概略的に示した図面である。
図1A、図1B、図3及び/または図5を参照すると、一例によるハイブリッド積層基板は、コア層10と、少なくとも一つ以上の第1絶縁層30と、少なくとも一つ以上の第2絶縁層50と、を含んでなることができる。また、一例として、図1A、図1B、図3及び/または図5に図示されたように、半田レジスト層70をさらに含むことができる。また、図示されていないが、一例として、電子素子(不図示)が内蔵されたハイブリッド積層基板であることができる。ハイブリッド積層基板の実施形態はモバイル機器に適用されることができるが、これに限定されるものではない。
図1A、図1B、図3及び/または図5を参照すると、例えば、コア層10は積層基板の中心に形成され、積層基板の反り(warpage)に対して安定性を維持させる。例えば、図1A及び図3に図示されたように、コア層10上に回路パターンが形成されることができる。この際、回路パターンは、信号伝送ラインなどの微細パターン20、または/及びグランド、電力配電回路網などのワイドパターン40であることができる。コア層10は、通常的に基板に用いられるプリプレグを用いたCCL、またはインタポーザなどに用いられるシリコン、ガラス、セラミックなどの材料からなることができるが、コア層10の材料はこれに限定されない。また、図5を参照すると、例えば、コア層10は上下部に形成された回路パターンを相互連結するスルーホール66を備えることができる。
次に、図1A、図1B、図3及び/または図5を参照して、第1絶縁層30及び第2絶縁層50について説明する。第1絶縁層30は、コア層10の上部、下部または上下部に少なくとも一つ以上備えられることができる。図1A、図1B及び図3には、コア層10の上下方向にそれぞれ一つの第1絶縁層30のみが備えられていることを図示したが、図5のように、コア層10の上部、下部または上下部に多数の第1絶縁層30が備えられてもよい。また、第2絶縁層50も、コア層10の上部、下部または上下部に少なくとも一つ以上備えられることができる。この際、コア層10の上部、下部または上下部とは、コア層10に接する場合だけでなく、コア層10との間に他の一つまたは多数の絶縁層が介在される場合も含むことができる。コア層10の上部、下部または上下部に少なくとも一つ以上の第1絶縁層30及び少なくとも一つ以上の第2絶縁層50を含むことにより、基板の製造コスト、基板の構造的安定性、及び高密度の要求を全て満たすことができる。
この際、第1絶縁層30は感光性樹脂材質で形成される。例えば、第1絶縁層30は、感光性樹脂フィルムが積層されたり、ペースト状または液状の感光性樹脂が塗布されることで形成されることができる。この際、一例として、感光性樹脂材質は、感光性ポリヒドロキシスチレン(PHS)、感光性ポリベンゾオキサゾール(PBO)、感光性ポリイミド(PI)、感光性ベンゾシクロブテン(BCB)、感光性ポリシロキサン、感光性エポキシ、ノボラック(Novolac)樹脂から選択される何れか一つ以上を含むことができる。第1絶縁層30が感光性樹脂材質からなることで、例えば、露光及び現象により小さいサイズの微細フォトビアが第1絶縁層30に形成されることができる。
一方、第2絶縁層50は非感光性樹脂材質で形成される。例えば、LCP(Liquid Crystal Polymer)、PPG(FR1、2、3、4)、テフロン、ABF(Ajinomoto build up film)、RCC(Resin coated copper foil)などの材料が第2絶縁層50の材料として用いられることができるが、これに限定されない。一例として、プリプレグ(PPG)、ABF(Ajinomoto build−up film)、樹脂付き銅箔(RCC、Resin coated copper foil)、液晶ポリマー(LCP、Liquid Crystal Polymer)、テフロンのうち何れか一つの材料で第2絶縁層50が形成されることができる。例えば、第2絶縁層50は、プリプレグ(PPG、prepreg)などのビルドアップ(build−up)フィルムを積層して形成されることができる。第2絶縁層50が非感光性樹脂材質からなることで、感光性材料に比べコストが低減するとともに、CNCまたはレーザーにより適切なビア45が形成されることができる。例えば、レーザー穿孔により、大きいサイズのワイドレーザービア45が第2絶縁層50に形成されることができる。
また、図1A、図1B、図3及び/または図5を参照すると、一例として、第1絶縁層30及び第2絶縁層50がハイブリッド積層構造を形成する。第1絶縁層30及び第2絶縁層50のハイブリッド積層構造は、コア層10の上部、下部または上下部に形成される。この際、第1絶縁層30と第2絶縁層50とが交互に積層されてもよく、図示されていないが、多数の第2絶縁層50の間に一つ以上の第1絶縁層30が挿入される形態に積層されてもよい。例えば、図1Aに図示されたように、第1及び第2絶縁層30、50のハイブリッド積層構造は、第1絶縁層30上に第2絶縁層50が形成されたハイブリッド構造を含むことができる。この際、図5に図示されたように、第1絶縁層30上に第2絶縁層50が形成されたハイブリッド構造上に、さらに第1絶縁層30が積層されてもよい。または、図3に図示されたように、第1及び第2絶縁層30、50のハイブリッド積層構造は、第2絶縁層50上に第1絶縁層30が形成されたハイブリッド構造を含むことができ、図5に図示されたように、第1絶縁層30上に第2絶縁層50が形成されたハイブリッド構造と、第2絶縁層50上に第1絶縁層30が形成されたハイブリッド構造とが混合していてもよい。第1絶縁層30及び第2絶縁層50のハイブリッド積層構造により、高密度化が可能になるとともに、積層基板の反り(warpage)などに対して安定した構造を有することができる。また、必要に応じて、積層構造を変えて非対称に材料を積層することができる。
この際、図5を参照すると、一例として、第1及び第2絶縁層30、50のハイブリッド積層構造内に、上下部を相互連結するために、CNCまたはレーザーにより穿孔されたスルーホール65、65´、65´´が形成されることができる。これにより、第1絶縁層30は、例えば、露光及び現像により形成される微細フォトビア25だけでなく、CNCまたはレーザーにより穿孔されたスルーホール65、65´、65´´をさらに備えることができる。図5において、図面符号65´はレーザーにより穿孔されたスルーホールであり、図面符号65´´はCNCにより穿孔されたスルーホールであって、このスルーホールは、めっきなどによって完全充填(full fill)されたり、または外壁めっきなどの工程によって上下部を連結して形成されることができる。
図示されていないが、他の一例として、第1及び第2絶縁層30、50のハイブリッド積層構造は、異種の絶縁体間の結合を強固にするために、接着層(不図示)が第1絶縁層30と第2絶縁層50との間に介在されることができる。
また、一例として、図1A、図1B、図3及び/または図5を参照して第1絶縁層30及び第2絶縁層50についてより具体的に説明する。
まず、第1絶縁層30は、上部及び下部に形成されたパターンを連結するための少なくとも一つ以上の小さいサイズの微細ビア25を含むことができる。本発明において、微細ビア25とは、ワイドビア45に比べ小さい直径を有するビアを意味し、例えば、露光/現像工程を用いたフォト工法により形成されることができる。
一例として、第1絶縁層30に形成される微細ビア25は、例えば、フォト工法により形成される微細フォトビア25であることができる。感光性樹脂材質の第1絶縁層30に露光/現像工程を用いたフォト工法でビアを形成すると、または物理的に加工すると、例えば、CNCやレーザーにより穿孔したビアより小さいサイズの微細ビアを形成することができる。第1絶縁層30に微細フォトビア25を形成することにより高密度化が可能になるため、第1絶縁層30と第2絶縁層50のハイブリッド積層構造において高密度が要される部分に第1絶縁層30を形成することができる。勿論、この場合、第1絶縁層30上に大きいサイズのビアが制限されずに形成されることができ、必要に応じて、微細ビア25の他に、例えば、レーザー加工によるワイドビアや、図5に図示されたCNCまたはレーザー加工によるスルーホール65、65´、65´´が第1絶縁層30に形成されてもよい。また、一例として、第1絶縁層30に形成される多数のフォトビア25は、少なくとも2以上の異なるサイズを有することができる。フォトビア25は、マスクパターンのサイズによってビアのサイズが調節されることができる。
また、一例として、第1絶縁層30の上部に微細パターン層20が形成されることができる。第1絶縁層30の上部に形成された微細パターン層20は、信号伝送ラインを含み、フォトビア25と連結されることができる。即ち、第1絶縁層30の上部に形成されたパターンは、信号伝送ラインなどの微細パターン層20であることができ、第1絶縁層30の上部に形成された信号伝送ラインなどの微細パターン層20と連結される第1絶縁層30に形成された微細ビア25も、第1絶縁層30の上部に形成された微細パターン層20とともに微細パターン20の一部であることができる。一方、第1絶縁層30の微細ビア25と連結される第1絶縁層30の下部に形成されたパターンは、図1に図示された第1絶縁層30の下層を成すコア層10、または図3に図示された第2絶縁層50、または図示されていない他の第1絶縁層30の上部に形成されたパターンであることができる。例えば、図1に、第1絶縁層30の下層を成すコア層10の上部に信号伝送ラインなどの微細パターン20が形成されていることが図示されているが、図3のように、グランド、電力配電回路網などのワイドパターン40が第1絶縁層30の下部のコア層10上に形成されてもよい。
例えば、第1絶縁層30の上部に形成される信号伝送ラインなどの微細パターン層20は、例えば、銅箔層(CCL)を用いて形成されることができ、例えば、MSAPまたはAMSAPにより形成されることができる。
この際、第1絶縁層30の内部を貫通するフォトビア25とともに第1絶縁層30の上部にフォト工法により微細パターン層20を形成して、高密度のパターン層を形成することができる。
一方、第1絶縁層30の上部に、微細パターン層20だけでなく、必要に応じて、低密度パターンが要される場合には、ワイドパターン層40が制限されずに形成されることができる。
次に、図1A、図1B、図3及び/または図5を参照すると、第2絶縁層50は、上部と下部に形成されたパターンを連結するための少なくとも一つ以上の大きいサイズのワイドビア45を含むことができる。この際、第2絶縁層50が非感光性樹脂材質からなるため、第2絶縁層50に形成されるワイドビア45は、露光/現像工程を用いたフォト工法で形成することが困難であって、例えば、レーザー穿孔により形成されたワイドレーザービア45であることができる。レーザー穿孔により形成されたワイドレーザービア45は、通常、感光性樹脂材質を用いてフォト工法により形成される微細フォトビア25に比べ大きい直径を有する。
また、一例として、第2絶縁層50の上部にはワイドパターン層40が形成されることができる。第2絶縁層50の上部に形成されるワイドパターン層40は、グランド及び電力配電回路網(PDN)のうち何れか一つ以上を含むことができる。この際、ワイドパターン層40は第2絶縁層50に形成された大きいサイズのワイドビア45、例えばレーザービア45と連結されることができる。例えば、レーザー加工により形成されたレーザービア45が第2絶縁層50の内部を貫通して、上部に形成されたワイドパターン層40と下部に形成されたパターンを連結する。グランド、電力配電回路網(PDN)ラインなどは高密度化が不要であるため、例えば、プリプレグなどの非感光性材質のビルドアップフィルムで形成される第2絶縁層50上にレーザービア45及びワイドパターン40が形成されることができる。即ち、第2絶縁層50に形成されたレーザービア45と、第2絶縁層50の上部に形成された、例えば、グランド、電力配電回路網(PDN)パターンなどのワイドパターン層40が、ワイドパターン40の一部であることができる。また、第2絶縁層50の下部に形成されたパターンは、図3に図示された第2絶縁層50の下層を成すコア層10、または図1Aに図示された第1絶縁層30、または図示されていない他の第2絶縁層50の上部に形成されたパターンであることができる。
勿論、第2絶縁層50の上部にグランドや電力配電回路網(PDN)などのワイドパターン層40が形成されることができるが、銅箔層(CCL)を加工して、例えば、MSAPまたはAMSAPにより信号ラインなどの微細パターンが制限されずに形成されることができる。例えば、第2絶縁層50上には、ワイドパターン層40だけでなく、微細パターン20が形成されることができる。但し、第2絶縁層50は非感光性材質からなるため、第2絶縁層50を貫通するビアはフォト工法によるフォトビアに形成することが困難であって、例えば、レーザー穿孔によりワイドビア45を形成することができる。
上記のように、第1絶縁層30と第2絶縁層50のハイブリッド積層構造により、コア層10上に、微細ビア25であるフォトビア25が形成された第1絶縁層30だけでなく、ワイドビア45であるレーザービア45が形成された第2絶縁層50が混合積層されることで、コストが低減し、積層基板の反り(warpage)などに対して安定した構造を有することができる。即ち、高密度化が要される部分には、微細フォトビア25及び微細パターン層20が形成された第1絶縁層30を用い、例えば、グランド、電力配電回路網(PDN)パターンなどのように低密度で十分な部分には、ワイドレーザービア45及びワイドパターン層40が形成された第2絶縁層50を用いることにより、製造コスト、基板の構造的安定性、及び高密度の要求を満たすことができる。
次に、図1A、図1B及び図3を参照して、他の一例について説明する。
図1A、図1B及び図3に図示されたように、ハイブリッド積層基板の外側に、より具体的には、第1及び第2絶縁層30、50のハイブリッド積層構造の外側に、半田レジスト(SR)層70がさらに形成されることができる。半田レジスト層70は、回路パターンが形成された配線層を保護する役割をする。半田レジスト層70は、例えば、感光性樹脂材質で形成されることができる。また、図示されていないが、半田レジスト層70は、積層基板の外部との電気的な連結のためのビアなどを備えることもできる。
次に、ハイブリッド積層基板の他の例について説明する。
一例によると、上記の実施形態によるハイブリッド積層基板において、コア層10がキャビティ11を含み、キャビティには電子素子15が内蔵されることができる。内蔵される電子素子15は、キャパシタなどの受動素子または能動素子であることができ、電子素子が内蔵される基板に通常的に適用される電子素子であればよい。また、この際、電子素子15が内蔵されたコア層10に、第1及び第2絶縁層30、50が積層されることができる。例えば、電子素子15が内蔵されたコア層10の上部、下部または上下部に、第1及び第2絶縁層30、50が混合積層されたハイブリッド積層構造が積層されることができる。
または、他の例として、図示されていないが、上記の実施形態によるハイブリッド積層基板において、第1及び第2絶縁層30、50が混合積層されたハイブリッド積層構造にキャビティ(不図示)が形成され、キャビティに電子素子(不図示)が内蔵されることができる。
次に、本発明の第2実施形態によるパッケージ基板について具体的に説明する。この際、上記の実施形態によるハイブリッド積層基板及び図1A、図1B、図3及び図5が参照されることができ、その重複される説明は省略されえる。
図示されていないが、一例によるICを含むパッケージ基板は、上記の第1実施形態の何れか一つによるハイブリッド積層基板と、ICチップ(不図示)と、を含む。この際、ICチップ(不図示)は、上記の第1実施形態によるハイブリッド積層基板上に、またはその内部に実装される。
例えば、図示されていないが、一例として、ICチップ(不図示)は、コア層10の上部、下部または上下部に第1及び第2絶縁層30、50が混合積層されたハイブリッド積層構造の外側に実装されることができる。この際、ICチップ(不図示)に近い絶縁層が第1絶縁層30であり、ICチップ(不図示)から遠ざかる内側に第2絶縁層50が形成されることができる。即ち、ICチップ(不図示)は高密度化されているため、高密度パターンの形成が可能な第1絶縁層30をICチップ(不図示)に近い位置に配置し、低密度パターンで十分な部分は第2絶縁層50にパターンを形成して、パッケージ基板の製造コスト、構造的安定性、及び高密度化を満たすことができる。
また、図示されていないが、一例として、ICチップ(不図示)は、コア層10の上部、下部または上下部に第1及び第2絶縁層30、50が混合積層されたハイブリッド積層構造の内側に形成されたキャビティ(不図示)に内蔵されることができる。この際、ICチップ(不図示)と電気的に連結される部位は、例えば、微細パターン20が形成される第1絶縁層30であることができる。
次に、本発明の第3実施形態によるハイブリッド積層基板の製造方法を図面を参照して具体的に説明する。この際、上記の実施形態によるハイブリッド積層基板及び図1A、図1B、図3及び図5が参照されることができるため、重複される説明は省略されえる。
図2Aから図2Fは、図1Aのハイブリッド積層基板の製造方法を概略的に示した図面であり、図4Aから図4Fは、図3のハイブリッド積層基板の製造方法を概略的に示した図面である。
具体的に、図2A及び図4Aは回路パターンが形成されたコア層10を示し、図2Bはコア層10上に積層された第1絶縁層30を示し、図4Bはコア層10上に積層された第2絶縁層50を示す。図2C及び図4Cはそれぞれ、第1絶縁層30と第2絶縁層50上に回路パターンが形成され、内部にビアが形成されたことを示し、図2D及び図4Dはそれぞれ、回路パターンが形成された下部層上にそれぞれ第2絶縁層50と第1絶縁層30が積層されたことを示しす。図2E及び図4Eはそれぞれ、第2絶縁層50と第1絶縁層30上に回路パターンが形成され、内部にビアが形成されたことを示し、図2F及び図4Fは半田レジスト層70がさらに形成された構造を示す。
図2A〜図2Eまたは/及び図4A〜図4Eを参照すると、一例によるハイブリッド積層基板の製造方法は、コア層10上に回路パターンを形成する段階(図2Aまたは/及び図4A参照)と、ハイブリッド積層構造を形成する段階(図2B〜図2Eまたは/及び図4B〜図4E参照)と、を含んでなることができる。また、図2Fまたは/及び図4Fを参照すると、他の一例として、半田レジスト層70を形成する段階をさらに含むことができる。
まず、図2Aまたは/及び図4Aを参照すると、コア層10を準備した後、コア層10上に回路パターンを形成する。この際、コア層10上に形成される回路パターンは、信号伝送ラインなどの微細パターン20(図2A参照)、または/及びグランド、電力配電回路網などのワイドパターン40(図4A参照)であることができる。コア層10の回路パターンは、例えば、銅箔層(CCL)をコア層10に形成してエッチングしたり、パターニングされた銅箔層(CCL)をコア層10に形成することで具現することができる。銅箔層(CCL)を有するコア層10の表面に回路パターンを形成することは、通常、CCLエッチングによるテンティング(tenting)工程や、CCLをシード層として用いてめっきによりパターンを形成するMSAP(Modified Semi−Additive Process)またはAMSAP(Advanced Modified Semi−Additive Process)などによりなされることができる。この際、MSAPまたはAMSAPにより形成される回路パターンが、テンティング工程により形成される回路パターンに比べ微細に形成されることができる。コア層10の表面の回路パターニング工程は、層で要求される設計能力に応じて選択的に適用することができる。例えば、図2Aに図示された微細パターン20は、例えば、SAP(Semi−Additive Process)により形成されることができ、図示されていないが、シード層は、例えば、無電解またはスパッタリング(suttering)工程などの方法により形成されることができる。回路パターニング工程において、絶縁層の表面によってSAPのパターンの微細化が決定されるため、絶縁体の表面の荒さが大きいと絶縁体の表面上に微細パターンを形成することが困難である。工程の選択性などに応じて、めっきにより、または、例えばCuを積層した後テンティング(tenting)工程を行うことによりパターンを形成することができる。
次に、図2B〜図2Eまたは/及び図4B〜図4Eを参照して、第1及び第2絶縁層を積層してパターンを形成する段階を説明する。
第1及び第2絶縁層を積層してパターンを形成する段階では、感光性樹脂材質からなる少なくとも一つ以上の第1絶縁層30及び非感光性樹脂材質からなる少なくとも一つ以上の第2絶縁層50を、コア層10の上部、下部または上下部に積層し、パターンを形成する。第1絶縁層30は感光性樹脂材質からなって、例えば、フォト露光及び現像により微細パターンを形成することができる。一方、第2絶縁層50は非感光性材質からなって、ビアを形成する際に、例えば、レーザー穿孔を適用して、フォト工法により形成される微細フォトビア25に比べ大きいサイズのワイドビア45を形成することができる。
この際、第1絶縁層30は、感光性樹脂フィルムを積層したり、ペースト状または液状の感光性樹脂を塗布することで形成することができる。例えば、図2Bに図示された回路パターンが形成されたコア層10上に、または図4Dに図示されたワイドパターン層40が形成された第2絶縁層50上に、感光性樹脂フィルムを積層したり、ペースト状または液状の感光性樹脂を塗布することで、第1絶縁層30を形成することができる。一例として、第1絶縁層30に用いられる感光性樹脂材質は、感光性ポリヒドロキシスチレン(PHS)、感光性ポリベンゾオキサゾール(PBO)、感光性ポリイミド(PI)、感光性ベンゾシクロブテン(BCB)、感光性ポリシロキサン、感光性エポキシ、ノボラック(Novolac)樹脂から選択される何れか一つ以上を含むことができる。
また、第2絶縁層50としては、例えば、LCP(Liquid Crystal Polymer)、PPG(FR1、2、3、4)、テフロン、ABF(Ajinomoto build up film)、RCC(Resin coated copper foil)などの材料が用いられることができるが、これに限定されない。
図2B〜図2Eまたは/及び図4B〜図4Eを参照すると、一例として、第1及び第2絶縁層を積層する段階で、コア層10の上部、下部または上下部に第1及び第2絶縁層30、50が混合積層されたハイブリッド積層構造を形成することができる。この際、第1絶縁層30と第2絶縁層50とを交互に積層してもよく、多数の第2絶縁層50の間に一つ以上の第1絶縁層30が挿入される形態に積層してもよく、図5に図示されたように、多数の第1絶縁層30の間に一つ以上の第2絶縁層50が挿入される形態に積層してもよい。例えば、図2B〜図2Eに図示されたように、ハイブリッド積層構造は、第1絶縁層30上に第2絶縁層50が形成されたハイブリッド構造を含むように形成されてもよく、または、図4B〜図4Eに図示されたように、ハイブリッド積層構造は、第2絶縁層50上に第1絶縁層30が形成されたハイブリッド構造を含むように形成されてもよい。図示されていないが、ハイブリッド積層構造は、異種の絶縁体間の結合を強固にするために、第1絶縁層30と第2絶縁層50との間に接着層(不図示)を介在することができる。
さらに、図5を参照すると、第1及び第2絶縁層を積層してパターンを形成する段階で、第1及び第2絶縁層30、50のハイブリッド積層構造の上下部を相互連結するために、CNCまたはレーザーにより穿孔してスルーホール65、65´、65´´を形成することができる。
また、一例として、第1及び第2絶縁層を積層してパターンを形成する段階を説明する。図2Cまたは/及び図4Eに図示されたように、第1絶縁層30に少なくとも一つ以上の小さいサイズの微細ビア25を形成し、図2Eまたは/及び図4Cに図示されたように、第2絶縁層50に少なくとも一つ以上の大きいサイズのワイドビア45を形成することができる。即ち、図2Cまたは/及び図4Eに図示されたように、微細ビア25は、積層された第1絶縁層30に露光、現像及びめっきを行うことにより形成することができ、図2Eまたは/及び図4Cに図示されたように、ワイドビア45は、積層された第2絶縁層50に、例えば、レーザー穿孔することにより形成することができる。
第1絶縁層30は感光性材質からなるため、フォトレジストを塗布し、露光、現像及びめっき工程を行うことにより小さいサイズの微細フォトビア25を形成して、高密度化を具現することができる。また、第1絶縁層30には、微細フォトビア25だけでなく、必要に応じて、高密度が不要な部分に、例えば、レーザー穿孔することにより、微細フォトビア25より大きいサイズのワイドレーザービア45を形成してもよく、または図5に図示されたように、CNCまたはレーザーによりスルーホール65、65´、65´´を形成してもよい。フォト工法により形成される微細フォトビア25は、通常、物理的な加工であるレーザー穿孔により形成されるビアより小さいサイズに形成される。また、フォトビア25は、フォトマスクパターンのサイズによってビアのサイズを調節することができる。
一方、第2絶縁層50に形成されるワイドレーザービア45は、YagレーザーまたはCOレーザーなどにより穿孔された後、めっきまたは導電性物質を充填することにより形成することができる。この際、第2絶縁層50は非感光性材質からなるため、フォト工法を用いて微細フォトビアを形成することが困難である。
第1絶縁層30に形成された微細フォトビア25を介して第1絶縁層30の上部及び下部に形成されたパターンが連結され、第2絶縁層に形成されたワイドレーザービア45を介して第2絶縁層50の上部及び下部に形成されたパターンが連結されることができる。
また、図2Cまたは/及び図4Eを参照して一例を説明する。第1及び第2絶縁層を積層してパターンを形成する段階で、第1絶縁層30の上部に、信号伝送ラインを含む微細パターン層20を形成することができる。この際、信号伝送ラインを含む微細パターン層20は、第1絶縁層30に形成された微細フォトビア25と連結されることができる。一方、第1絶縁層30に形成された微細フォトビア25と連結される第1絶縁層30の下部に形成されたパターンは、図2に図示された第1絶縁層30の下層を成すコア層10、または図4Dに図示された第2絶縁層50、または図示されていない他の第1絶縁層30の上部に形成されたパターンであることができる。例えば、第1絶縁層30上の微細パターン層20は、例えば、銅箔層(CCL)を加工して、例えば、MSAPまたはAMSAPなどにより形成することができる。一方、第1絶縁層30の上部に、微細パターン層20だけでなく、必要に応じて、低密度パターンが要される場合には、ワイドパターン層40を形成してもよい。
次に、図2Eまたは/及び図4Cを参照すると、第1及び第2絶縁層を積層してパターンを形成する段階で、積層された第2絶縁層50の上部に、グランド及び電力配電回路網(PDN)のうち何れか一つ以上を含むワイドパターン層40を形成することができる。この際、第2絶縁層50の上部に形成されるワイドパターン層40は、ワイドレーザービア45と連結されることができる。また、第2絶縁層50の内部を貫通するワイドレーザービア45は、第2絶縁層50の下部に形成されたパターンと連結される。第2絶縁層50上のワイドパターン層40は、例えば、銅箔層(CCL)をエッチングし、例えば、テンティング工程により形成することができ、場合に応じて、MSAPまたはAMSAPにより形成してもよい。
次に、図2Fまたは/及び図4Fを参照して、他の一例を説明する。
図2Fまたは/及び図4Fに図示されたように、ハイブリッド積層基板の製造方法は、前記第1及び第2絶縁層を積層してパターンを形成する段階の後に、積層構造の外側に半田レジスト(SR)層70を形成する段階をさらに含むことができる。即ち、図2Fに図示されたように、ワイドレーザービア45が形成された第2絶縁層50上に半田レジスト層70を形成したり、図4Fに図示されたように、微細フォトビア25が形成された第1絶縁層30上に半田レジスト層70を形成することができる。この際、半田レジスト層70は、第1または第2絶縁層30、50上の回路パターンを保護する役割をする。例えば、半田レジスト層70は感光性樹脂で形成することができる。
また、ハイブリッド積層基板が電子素子15を内蔵する積層基板である場合、コア層10上に回路パターンを形成する段階で、コア層10にキャビティ11を形成した後、キャビティ内に電子素子15を内蔵することができる。
または、図示されていないが、第1及び第2絶縁層を積層してパターンを形成する段階で、第1及び第2絶縁層30、50を混合積層し、積層された第1及び第2絶縁層30、50のハイブリッド積層構造に、例えば、CNC穿孔やその他の方法によりキャビティ(不図示)を形成した後、キャビティ(不図示)内に電子素子(不図示)を内蔵することで、第1及び第2絶縁層30、50のハイブリッド積層構造を形成することができる。
本発明の実施形態によるハイブリッド積層基板の構造及び製造方法を用いれば、設計の最適化によって積層の厚さを減少させ、高いコストが要される積層材料及び工程を効率的に使用して積層基板のコストを低減することができる。
また、積層基板を製作する際に、微細ビア層、例えば、フォトビア層、及びワイドビア層、例えば、レーザービア層を適切に調整して、積層数を減少させることができる。
また、感光性材料及びプリプレグ(PPG)などの通常の非感光性基板材料を併用することにより、工程コストを低減することができる。さらに、感光性材料及び通常の非感光性基板材料を用いることにより、最適のパターン幅を各層に適用することができる。
以上、上記の実施形態及び添付の図面は、本発明の範疇を制限するためのものではなく、本発明の当該技術分野において通常の知識を有する者が容易に理解するために例示的に説明されたものである。また、上記の構成の多様な組み合わせによる実施形態が、上記の具体的な説明から当業者によって自明に具現されることができる。従って、本発明の多様な実施形態は、本発明の本質的な特性から外れない範囲で変形された形態に具現されることができ、本発明の範囲は、特許請求の範囲に記載の発明によって解釈されるべきであり、当該技術分野において通常の知識を有する者による多様な変更、代案、均等物などを含む。
10 コア層
11 キャビティ
15 電子素子
20 微細パターンまたは微細パターン層
25 微細ビアまたはフォトビア
30 第1絶縁層
40 ワイドパターンまたはワイドパターン層
45 ワイドビアまたはレーザービア
50 第2絶縁層
65、65´、65´´ スルーホール
70 半田レジスト層

Claims (19)

  1. コア層と、
    前記コア層の上部、下部または上下部に感光性樹脂材質からなる少なくとも一つ以上の第1絶縁層と、
    前記コア層の上部、下部または上下部に非感光性樹脂材質からなる少なくとも一つ以上の第2絶縁層と、を含んでなる、ハイブリッド積層基板。
  2. 前記コア層の上部、下部または上下部に前記第1及び第2絶縁層が混合積層されたハイブリッド積層構造が形成される、請求項1に記載のハイブリッド積層基板。
  3. 前記ハイブリッド積層構造内に上下部を相互連結するためのスルーホールが形成される、請求項2に記載のハイブリッド積層基板。
  4. 前記第1絶縁層は、上部及び下部に形成されたパターンを連結する少なくとも一つ以上の小さいサイズの微細ビアを含み、
    前記第2絶縁層は、上部及び下部に形成されたパターンを連結する少なくとも一つ以上の大きいサイズのワイドビアを含む、請求項1に記載のハイブリッド積層基板。
  5. 前記微細ビアはフォトビアであって、前記第1絶縁層の上部に形成され、信号伝送ラインを含む微細パターン層が前記フォトビアと連結され、
    前記ワイドビアはレーザービアであって、前記第2絶縁層の上部に形成され、グランド及び電力配電回路網(PDN)のうち何れか一つ以上を含むワイドパターン層が前記レーザービアと連結される、請求項4に記載のハイブリッド積層基板。
  6. 前記微細ビアはフォトビアであり、前記ワイドビアはレーザービアであって、
    前記第1絶縁層に形成された多数の前記フォトビアは少なくとも2以上の異なるサイズを有する、請求項4に記載のハイブリッド積層基板。
  7. 前記第1絶縁層の前記感光性樹脂材質は、感光性ポリヒドロキシスチレン(PHS)、感光性ポリベンゾオキサゾール(PBO)、感光性ポリイミド(PI)、感光性ベンゾシクロブテン(BCB)、感光性ポリシロキサン、感光性エポキシ、ノボラック(Novolac)樹脂から選択される何れか一つ以上を含む、請求項1に記載のハイブリッド積層基板。
  8. 前記第2絶縁層は、プリプレグ(PPG)、ABF(Ajinomoto build−up film)、樹脂付き銅箔(RCC)、液晶ポリマー(LCP)、テフロンのうち何れか一つの材料からなる、請求項1に記載のハイブリッド積層基板。
  9. 前記積層基板の外層に形成された半田レジスト(SR)層をさらに含む、請求項1に記載のハイブリッド積層基板。
  10. 前記コア層はキャビティを含み、
    前記キャビティに電子素子が内蔵されており、
    前記電子素子が内蔵された前記コア層に前記第1及び第2絶縁層が積層される、請求項1乃至9の何れか一項に記載のハイブリッド積層基板。
  11. 前記第1及び第2絶縁層が混合積層されたハイブリッド積層構造にキャビティが形成され、
    前記キャビティに電子素子が内蔵される、請求項1乃至9の何れか一項に記載のハイブリッド積層基板。
  12. ICを含むパッケージ基板であって、
    請求項1乃至9の何れか一項に記載のハイブリッド積層基板と、
    前記ハイブリッド積層基板上にまたは内部に実装されたICチップと、を含むパッケージ基板。
  13. 前記ICチップは、前記コア層の上部、下部または上下部に前記第1及び第2絶縁層が混合積層されたハイブリッド積層構造の外側に実装され、
    前記ICチップに近い絶縁層が前記第1絶縁層であり、前記ICチップから遠ざかる内側に前記第2絶縁層が形成される、請求項12に記載のパッケージ基板。
  14. 前記ICチップは、前記コア層の上部、下部または上下部に前記第1及び第2絶縁層が混合積層されたハイブリッド積層構造の内側に形成されたキャビティに内蔵される、請求項12に記載のパッケージ基板。
  15. コア層を準備した後、前記コア層上に回路パターンを形成する段階と、
    感光性樹脂材質からなる少なくとも一つ以上の第1絶縁層及び非感光性樹脂材質からなる少なくとも一つ以上の第2絶縁層を前記コア層の上部、下部または上下部に積層し、パターンを形成する段階と、を含んでなる、ハイブリッド積層基板の製造方法。
  16. 前記第1及び第2絶縁層を積層する段階で、前記コア層の上部、下部または上下部に前記第1及び第2絶縁層が混合積層されたハイブリッド積層構造を形成する、請求項15に記載のハイブリッド積層基板の製造方法。
  17. 前記第1及び第2絶縁層を積層し、パターンを形成する段階で、
    積層された前記第1絶縁層に露光、現象及びめっきを行うことで、前記第1絶縁層の上部及び下部に形成されたパターンを連結する少なくとも一つ以上の小さいサイズの微細フォトビアを形成し、
    積層された前記第2絶縁層にレーザー穿孔を行うことで、前記第2絶縁層の上部及び下部に形成されたパターンを連結する少なくとも一つ以上の大きいサイズのワイドレーザービアを形成する、請求項15に記載のハイブリッド積層基板の製造方法。
  18. 前記第1及び第2絶縁層を積層し、パターンを形成する段階で、
    前記第1絶縁層の上部に、信号伝送ラインを含む微細パターン層を前記微細フォトビアと連結されるように形成し、
    前記第2絶縁層の上部に、グランド及び電力配電回路網(PDN)のうち何れか一つ以上を含むワイドパターン層を前記ワイドレーザービアと連結されるように形成する、請求項17に記載のハイブリッド積層基板の製造方法。
  19. 前記第1及び第2絶縁層を積層し、パターンを形成する段階の後に、
    外側に半田レジスト(SR)層を形成する段階をさらに含む、請求項15に記載のハイブリッド積層基板の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106373939A (zh) * 2016-11-18 2017-02-01 江阴长电先进封装有限公司 一种封装基板的结构及其封装方法
KR20170142811A (ko) * 2016-06-20 2017-12-28 삼성전기주식회사 팬-아웃 반도체 패키지
JP2017228756A (ja) * 2016-06-20 2017-12-28 サムソン エレクトロ−メカニックス カンパニーリミテッド. ファン−アウト半導体パッケージ
JP2021510935A (ja) * 2018-04-13 2021-04-30 安徽▲雲▼塔▲電▼子科技有限公司 インダクタ積層構造

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6513786B2 (ja) * 2014-05-06 2019-05-15 インテル コーポレイション 集積アンテナを備えた多層パッケージ
CN105592639B (zh) * 2014-10-23 2019-01-25 碁鼎科技秦皇岛有限公司 电路板及其制作方法
KR102356809B1 (ko) * 2014-12-26 2022-01-28 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP6160656B2 (ja) * 2015-06-18 2017-07-12 ウシオ電機株式会社 配線基板の製造方法、配線基板及び配線基板製造装置
US10356916B2 (en) 2015-06-29 2019-07-16 Samsung Electro-Mechanics Co., Ltd. Printed circuit board with inner layer and outer layers and method of manufacturing the same
KR20170002179A (ko) * 2015-06-29 2017-01-06 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판의 제조방법
KR20170033191A (ko) * 2015-09-16 2017-03-24 삼성전기주식회사 인쇄회로기판 및 그 제조 방법
KR20170050192A (ko) * 2015-10-29 2017-05-11 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판 제조방법
CN106373938B (zh) * 2016-11-18 2019-02-26 江阴长电先进封装有限公司 一种混合密度封装基板的结构及其封装方法
WO2018165819A1 (zh) * 2017-03-13 2018-09-20 深圳修远电子科技有限公司 电路连线方法
TWI642333B (zh) * 2017-10-25 2018-11-21 欣興電子股份有限公司 電路板及其製造方法
TWI642334B (zh) 2017-10-25 2018-11-21 欣興電子股份有限公司 電路板及其製造方法
US11488881B2 (en) 2018-03-26 2022-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
CN109461716A (zh) * 2018-10-29 2019-03-12 中国电子科技集团公司第十三研究所 混合型多芯片组件及其制备方法
JP7293056B2 (ja) * 2019-09-12 2023-06-19 キオクシア株式会社 半導体装置およびその製造方法
KR20210155981A (ko) * 2020-06-17 2021-12-24 엘지이노텍 주식회사 인쇄회로기판 및 이의 제조 방법
JP2022032293A (ja) * 2020-08-11 2022-02-25 日本メクトロン株式会社 配線体およびその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1154938A (ja) * 1997-07-31 1999-02-26 Kyocera Corp 多層配線基板
WO2010010911A1 (ja) * 2008-07-23 2010-01-28 日本電気株式会社 半導体装置及びその製造方法
WO2010134511A1 (ja) * 2009-05-20 2010-11-25 日本電気株式会社 半導体装置及び半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990047208A (ko) * 1997-12-03 1999-07-05 이형도 다층인쇄회로기판의 제조방법
JP3956204B2 (ja) * 2002-06-27 2007-08-08 日本特殊陶業株式会社 積層樹脂配線基板及びその製造方法、積層樹脂配線基板用金属板
US7186919B2 (en) * 2004-08-16 2007-03-06 Samsung Electro-Mechanics Co., Ltd. Printed circuit board including embedded capacitors and method of manufacturing the same
US20100006334A1 (en) * 2008-07-07 2010-01-14 Ibiden Co., Ltd Printed wiring board and method for manufacturing the same
US20110110061A1 (en) * 2009-11-12 2011-05-12 Leung Andrew Kw Circuit Board with Offset Via
KR101085727B1 (ko) * 2010-05-25 2011-11-21 삼성전기주식회사 임베디드 인쇄회로기판 및 이의 제조 방법
JP2012204831A (ja) * 2011-03-23 2012-10-22 Ibiden Co Ltd 電子部品内蔵配線板及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1154938A (ja) * 1997-07-31 1999-02-26 Kyocera Corp 多層配線基板
WO2010010911A1 (ja) * 2008-07-23 2010-01-28 日本電気株式会社 半導体装置及びその製造方法
WO2010134511A1 (ja) * 2009-05-20 2010-11-25 日本電気株式会社 半導体装置及び半導体装置の製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170142811A (ko) * 2016-06-20 2017-12-28 삼성전기주식회사 팬-아웃 반도체 패키지
JP2017228756A (ja) * 2016-06-20 2017-12-28 サムソン エレクトロ−メカニックス カンパニーリミテッド. ファン−アウト半導体パッケージ
KR102003390B1 (ko) * 2016-06-20 2019-07-24 삼성전자주식회사 팬-아웃 반도체 패키지
US10600748B2 (en) 2016-06-20 2020-03-24 Samsung Electronics Co., Ltd. Fan-out semiconductor package
US10714437B2 (en) 2016-06-20 2020-07-14 Samsung Electronics Co., Ltd. Fan-out semiconductor package
US11011482B2 (en) 2016-06-20 2021-05-18 Samsung Electronics Co., Ltd. Fan-out semiconductor package
CN106373939A (zh) * 2016-11-18 2017-02-01 江阴长电先进封装有限公司 一种封装基板的结构及其封装方法
CN106373939B (zh) * 2016-11-18 2019-04-19 江阴长电先进封装有限公司 一种封装基板的结构及其封装方法
JP2021510935A (ja) * 2018-04-13 2021-04-30 安徽▲雲▼塔▲電▼子科技有限公司 インダクタ積層構造
US11631516B2 (en) 2018-04-13 2023-04-18 Anhui Yunta Electronic Technologies Co., Ltd. Inductor stack structure

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