KR20140048563A - 하이브리드 적층기판, 그 제조방법 및 패키지 기판 - Google Patents

하이브리드 적층기판, 그 제조방법 및 패키지 기판 Download PDF

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KR20140048563A
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Abstract

본 발명은 하이브리드 적층기판 및 그 제조방법에 관한 것이다. 본 발명의 하나의 실시예에 따라, 코어층; 코어층의 상부, 하부 또는 상하부에 감광성수지 재질로 형성된 적어도 하나 이상의 제1 절연층; 및 코어층의 상부, 하부 또는 상하부에 비감광성수지 재질로 형성된 적어도 하나 이상의 제2 절연층; 을 포함하여 이루어지는 하이브리드 적층기판이 제안된다. 또한, 그를 포함하는 패키지 기판 및 하이브리드 적층기판 제조방법이 제안된다.

Description

하이브리드 적층기판, 그 제조방법 및 패키지 기판{HYBRID LAMINATION SUBSTRATE, MANUFACTURING METHOD THEREOF AND PACKAGE SUBSTRATE}
본 발명은 하이브리드 적층기판, 그 제조방법 및 패키지 기판에 관한 것이다. 구체적으로는 감광성 재질의 절연층과 비감광성 재질의 절연층을 하이브리드 적층한 하이브리드 적층기판, 그 제조방법 및 패키지 기판에 관한 것이다.
종래의 PCB의 경우 포토 비아 또는 레이저 비아 공법 하나만을 적용하여 적층기판을 제조하였다. 이 경우 적층이 쉽고 적용 장비 등의 일관성이 있다는 장점이 있다. 하지만 감광성 재료의 경우 재료자제의 가격 부담은 크나 포토 비아를 사용하여 고밀도화가 가능하고 및 비아 수에 다른 가격 부담이 적다. 레이저 비아를 적용하는 프리프레그(PPG) 적층의 경우에는 가격의 부담은 적으나 미세 패터닝의 한계로 적층 수가 늘어나는 단점이 있으며 디바이스의 발달에 따른 비아 수가 증가함에 따라 비아 가공비가 증가하는 단점이 있다.
일반적으로 예컨대 모바일 단말의 경우 1층 및 바텀(Bottom)에는 쉴드(shield) 및 SMT를 위한 패턴이 적용되어 라우팅(routing)이 힘들고, 내층의 경우에는 각 레이어 별로 신호전송라인, 그라운드(GND), 전력분배망(PDN) 등의 각 층의 기능을 가진다. 이때, 종래와 같이, 포토 비아 층만을 적용하는 경우 비아 사이즈를 줄일 수 있고 이에 따라 고밀도 비아 적용이 가능하여 레이어를 줄일 수 있고, 또한 포토 비아의 경우 마스크 패턴 사이즈에 따라 비아의 사이즈를 자유롭게 조절할 수 있어 설계 자유도를 높일 수 있으나, 가격 부담이 크다. 한편, 레이저 비아 층을 적용하는 경우 미세 패터닝의 한계로 적층 수가 늘어나며 레이저 비아 가공 수의 증가에 따른 가격 상승 등의 단점이 있다.
또한, 최근 기판 시장은 박형의 저층 그리고 낮은 휨특성을 갖는 기판을 요구하고 있다. 동시에 이러한 요구와 대응되게 고밀도 기판을 기술적으로 요구한다. 그러나 고밀도를 만족시키기 위해서 층을 높임에 따라 기판 두께가 증가되므로, 이러한 요구들을 동시에 충족하기 위해서는 기판의 비아의 사이즈는 줄어야 하고 패턴은 미세화되어야 한다. 이때, 비아 사이즈 및 패턴의 미세화는 적층 수를 유지시키기 위한 설계의 필요 조건이나 이러한 공정을 진행하기 위해서는 공정 단가가 올라가는 문제가 있다.
미국 등록특허공보 US 6,594,893 (2003년 7월 22일 공개) 미국 등록특허공보 US 6,270,607 (2001년 8월 7일 공개)
전술한 문제를 해결하고자, 본 발명에서는 적층기판 제작시 미세 비아 가공이 가능한 감광성 기판재료와 비감광성 기판재료 적절히 혼합 적층하여 기판의 구조를 최소화하고 공정 비용을 최소화하고자 한다.
또한, 전술한 디자인적이며 구조적인 문제를 해결하여 최적의 기판 구조 및 공정을 구현하는데 본 발명의 목적이 있다.
전술한 문제를 해결하기 위하여, 본 발명의 제1 실시예에 따라, 코어층; 코어층의 상부, 하부 또는 상하부에 감광성수지 재질로 형성된 적어도 하나 이상의 제1 절연층; 및 코어층의 상부, 하부 또는 상하부에 비감광성수지 재질로 형성된 적어도 하나 이상의 제2 절연층; 을 포함하여 이루어지는 하이브리드 적층기판이 제안된다.
이때, 하나의 예에서, 코어층의 상부, 하부 또는 상하부에 제1 및 제2 절연층이 혼합 적층된 하이브리드 적층구조가 형성된다.
이때, 또 하나의 예에서, 하이브리드 적층구조 내에 상하부를 인터커넥션하기 위한 관통홀이 형성될 수 있다.
또한, 하나의 예에 따르면, 제1 절연층은 상부와 하부에 형성된 패턴들을 연결하는 적어도 하나 이상의 작은 크기의 미세 비아를 포함하고, 제2 절연층은 상부와 하부에 형성된 패턴들을 연결하는 적어도 하나 이상의 큰 크기의 와이드 비아를 포함할 수 있다.
이때, 또 하나의 예에서, 미세 비아는 포토 비아이고, 제1 절연층의 상부에 형성되되 신호전송 라인을 포함하는 미세패턴층이 포토 비아와 연결되고, 와이드 비아는 레이저 비아이고, 제2 절연층의 상부에 형성되되 그라운드 및 전력분배망(PDN) 중 어느 하나 이상을 포함하는 와이드 패턴층이 레이저 비아와 연결될 수 있다.
또 하나의 예에 따르면, 미세 비아는 포토 비아이고, 와이드 비아는 레이저 비아이고, 제1 절연층에 형성된 다수의 포토 비아는 적어도 2 이상의 다른 사이즈가 적용될 수 있다.
또한, 하나의 예에서, 제1 절연층의 감광성수지 재질은 감광성 폴리히드록시스티렌(PHS), 감광성 폴리벤조옥사졸(PBO), 감광성 폴리이미드(PI), 감광성 벤조시클로부텐(BCB), 감광성 폴리실록산, 감광성 에폭시, 노볼락(Novolac) 수지 중에서 선택된 어느 하나 이상을 포함할 수 있다.
또한, 하나의 예에 따르면, 제2 절연층은 프리프래그(PPG), ABF(Ajinomoto build-up film), 동박코팅수지(RCC, Resin Coated Copper), 액정폴리머(LCP, Liquid Crystal Polymer), 테플론 중의 어느 하나의 재료를 사용하여 형성될 수 있다.
게다가, 또 하나의 예에서, 하이브리드 적층기판은 하이브리드 적층기판의 외곽층으로 형성된 솔더레지스트(SR)층을 더 포함할 수 있다.
또한, 하나의 예에 따르면, 코어층은 캐비티를 포함하고, 캐비티에 전자소자가 내장되고, 전자소자가 내장된 코어층에 상기 제1 및 제2 절연층이 적층될 수 있다.
또는, 다른 예에서, 제1 및 제2 절연층이 혼합 적층된 하이브리드 적층구조에 캐비티가 형성되고, 캐비티에 전자소자가 내장될 수 있다.
다음으로, 전술한 문제를 해결하기 위하여, 본 발명의 제2 실시예에 따라, IC를 포함하는 패키지 기판에 있어서, 전술한 제1 실시예들 중의 어느 하나에 따른 하이브리드 적층기판; 및 하이브리드 적층기판 상에 또는 내부에 실장된 IC칩;을 포함하는 패키지 기판이 제안된다.
이때, 하나의 예에서, IC칩은 코어층의 상부, 하부 또는 상하부에 제1 및 제2 절연층이 혼합 적층된 하이브리드 적층구조의 외곽에 실장되되, IC칩에 가까운 절연층은 제1 절연층이고, IC칩과 멀어지는 내측에 제2 절연층이 형성될 수 있다.
또한, 하나의 예에서, IC칩은 코어층의 상부, 하부 또는 상하부에 제1 및 제2 절연층이 혼합 적층된 하이브리드 적층구조의 내측에 형성된 캐비티에 내장될 수 있다.
다음으로, 전술한 문제를 해결하기 위하여, 본 발명의 제3 실시예에 따라, 코어층을 준비하고 코어층 상에 회로패턴을 형성하는 단계; 및 감광성수지 재질로 형성된 적어도 하나 이상의 제1 절연층 및 비감광성수지 재질로 형성된 적어도 하나 이상의 제2 절연층을 코어층의 상부, 하부 또는 상하부에 적층하고 패턴을 형성하는 단계; 를 포함하여 이루어지는, 하이브리드 적층기판 제조방법이 제안된다.
이때, 하나의 예에서, 제1 및 제2 절연층을 적층하는 단계에서, 코어층의 상부, 하부 또는 상하부에 제1 및 제2 절연층이 혼합 적층된 하이브리드 적층구조가 형성될 수 있다.
또한, 하나의 예에서, 전술한 제1 및 제2 절연층을 적층하고 패턴을 형성하는 단계에서, 적층된 제1 절연층에 대한 노광, 현상 및 도금을 통해 제1 절연층의 상부 및 하부 패턴들을 연결하는 적어도 하나 이상의 작은 크기의 미세 포토 비아를 형성하고, 적층된 제2 절연층에 대한 레이저 드릴링을 통해 제2 절연층의 상부와 하부에 형성된 패턴들을 연결하는 적어도 하나 이상의 큰 크기의 와이드 레이저 비아를 형성할 수 있다.
이때, 또 하나의 예에 따르면, 전술한 제1 및 제2 절연층을 적층하고 패턴을 형성하는 단계에서, 제1 절연층의 상부에 신호전송 라인을 포함하는 미세패턴층을 미세 포토 비아와 연결되도록 형성하고, 제2 절연층의 상부에 그라운드 및 전력분배망(PDN) 중 어느 하나 이상을 포함하는 와이드 패턴층을 와이드 레이저 비아와 연결되도록 형성할 수 있다.
또한, 하나의 예에 따르면, 하이브리드 적층기판 제조방법은, 전술한 제1 및 제2 절연층을 적층하고 패턴을 형성하는 단계 이후에 외곽에 솔더레지스트(SR)층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따라, 하이브리드 적층기판의 구조 및 제조방법을 이용할 경우 설계 최적화를 통하여 적층 두께를 줄이고, 높은 비용을 요하는 적층재료 및 공정을 효율적으로 사용하여 적층기판의 단가를 낮출 수 있다.
또한, 적층기판의 제작시 미세 비아 레이어, 예컨대 포토 비아 레이어 및 와이드 비아 레이어, 예컨대 레이저 비아 레이어를 적절히 조정하여 적층 레이어를 줄일 수 있다.
또한, 감광성 재료와 프리프레그(PPG)와 같은 일반 비감광성 기판 재료를 병합 사용하여 공정 비용을 낮출 수 있다. 게다가, 감광성 재료와 일반적인 비감광성 기판 재료를 사용함으로써 최적 패턴 폭을 각 층에 적용할 수 있다.
또한, 기판 구성시 각 층은 각각의 주요 역할에 따라, 일반적으로 그라운드(GND), 전력분배망(PDN) 등과 같이 와이드 패턴이 적용되는 레이어와, 신호전송 라인 등과 같이 미세패턴이 요구되는 레이어를 혼합 적층하여 적절히 조합함으로써, 적층 레이어를 줄이고, 기판 제조 공정 및 기판 적층 구조를 최적화하고자 한다.
본 발명의 다양한 실시예에 따라 직접적으로 언급되지 않은 다양한 효과들이 본 발명의 실시예들에 따른 다양한 구성들로부터 당해 기술분야에서 통상의 지식을 지닌 자에 의해 도출될 수 있음은 자명하다.
도 1은 본 발명의 하나의 실시예에 따른 하이브리드 적층기판을 개략적으로 나타낸 단면도이다.
도 2a 내지 2f는 도 1에 따른 하이브리드 적층기판의 제조방법을 개략적으로 나타낸 도면이다.
도 3은 본 발명의 또 하나의 실시예에 따른 하이브리드 적층기판을 개략적으로 나타낸 단면도이다.
도 4a 내지 4f는 도 3에 따른 하이브리드 적층기판의 제조방법을 개략적으로 나타낸 도면이다.
도 5는 본 발명의 또 하나의 실시예에 따른 하이브리드 적층기판의 하이브리드 적층구조를 개략적으로 나타낸 도면이다.
전술한 과제를 달성하기 위한 본 발명의 실시예들이 첨부된 도면을 참조하여 설명될 것이다. 본 설명에 있어서, 동일부호는 동일한 구성을 의미하고, 당해 분야의 통상의 지식을 가진 자에게 본 발명의 이해를 도모하기 위하여 부차적인 설명은 생략될 수도 있다.
본 명세서에서 하나의 구성요소가 다른 구성요소와 연결, 결합 또는 배치 관계에서 '직접'이라는 한정이 없는 이상, '직접 연결, 결합 또는 배치'되는 형태뿐만 아니라 그들 사이에 또 다른 구성요소가 개재됨으로써 연결, 결합 또는 배치되는 형태로도 존재할 수 있다.
본 명세서에 비록 단수적 표현이 기재되어 있을지라도, 발명의 개념에 반하거나 명백히 다르거나 모순되게 해석되지 않는 이상 복수의 구성 전체를 대표하는 개념으로 사용될 수 있음에 유의하여야 한다. 본 명세서에서 '포함하는', '갖는', '구비하는', '포함하여 이루어지는' 등의 기재는 하나 또는 그 이상의 다른 구성요소 또는 그들의 조합의 존재 또는 부가 가능성이 있는 것으로 이해되어야 한다.
본 명세서에서 참조되는 도면들은 본 발명의 실시예를 설명하기 위한 예시로써, 모양, 크기, 두께 등은 기술적 특징의 효과적인 설명을 위해 과장되게 표현된 것일 수 있다.
또한, 본 명세서에서 제1 및 제2의 표현은 개수나 순서를 나타내기 위한 것이 아니라 하나의 구성을 유사한 다른 구성들과 구분짓기 위한 표시이다.
우선, 본 발명의 하나의 실시예에 따른 하이브리드 적층기판을 도면을 참조하여 구체적으로 살펴볼 것이다. 이때, 참조되는 도면에 기재되지 않은 도면부호는 동일한 구성을 나타내는 다른 도면에서의 도면부호일 수 있다.
도 1은 본 발명의 하나의 실시예에 따른 하이브리드 적층기판을 개략적으로 나타낸 단면도이고, 도 3은 본 발명의 또 하나의 실시예에 따른 하이브리드 적층기판을 개략적으로 나타낸 단면도이고, 도 5는 본 발명의 또 하나의 실시예에 따른 하이브리드 적층기판의 하이브리드 적층구조를 개략적으로 나타낸 도면이다.
도 1, 3 및/또는 5를 참조하면, 하나의 예에 따른 하이브리드 적층기판은 코어층(10), 적어도 하나 이상의 제1 절연층(30) 및 적어도 하나 이상의 제2 절연층(50)을 포함하여 이루어질 수 있다. 또한, 하나의 예에서, 도 1, 3 및/또는 5에 도시된 바와 같이 솔더레지스트층(70)을 더 포함할 수 있다. 또한, 도시되지 않았으나, 하나의 예에서 전자소자(도시되지 않음)가 내장된 하이브리드 적층기판일 수 있다. 하이브리드 적층기판의 실시예들은 모바일 기기에 적용될 수 있고, 다만 그에 한정되지는 않는다.
도 1, 3 및/또는 5를 참조하면, 예컨대 코어층(10)은 적층기판의 중심에 형성되며 적층기판의 휨(warpage)에 대한 안정성을 유지시킨다. 예컨대, 도 1 및 3에 도시된 바와 같이 코어층(10) 상에 회로패턴이 형성될 수 있다. 이때, 회로패턴은 신호전송라인 등과 같은 미세 패턴(20), 또는/및 그라운드, 전력분배망 등과 같은 와이드 패턴(40)일 수 있다. 코어층(10)의 경우 일반적으로 기판에서 사용하는 프리프레그를 이용한 CCL 혹은 인터포저 등에서 사용하는 실리콘, 글라스, 세라믹과 같은 재료일 수 있으며, 코어층(10)의 재료는 그에 한정되지 않는다. 또한, 도 5를 참조하면, 예컨대, 코어층(10)은 상하부에 형성된 회로패턴을 상호연결하는 관통홀(66)을 구비할수 있다.
다음, 도 1, 3 및/또는 5를 참조하여 제1 절연층(30) 및 제2 절연층(50)을 살펴본다. 제1 절연층(30)은 코어층(10)의 상부, 하부 또는 상하부에 적어도 하나 이상 구비될 수 있다. 도 1 및 3에서 코어층(10)의 상하 방향으로 각각 하나의 제1 절연층(30)만 도시되었으나, 도 5에서와 같이, 코어층(10)의 상부, 하부 또는 상하부에 다수의 제1 절연층(30)이 구비될 수 있다. 또한, 제2 절연층(50)도 코어층(10)의 상부, 하부 또는 상하부에 적어도 하나 이상 구비될 수 있다. 이때, 코어층(10)의 상부, 하부 또는 상하부라 함은 코어층(10)에 접하는 경우뿐만 아니라 코어층(10)과의 사이에 다른 하나 또는 다수의 절연층이 개재되는 경우를 포함할 수 있다. 코어층(10)의 상부, 하부 또는 상하부에 적어도 하나 이상의 제1 절연층(30)과 적어도 하나 이상의 제2 절연층(50)을 포함함으로써, 기판 제조 비용, 기판의 구조적 안정성 및 고밀도 요구를 복합적으로 충족시킬 수 있다.
이때, 제1 절연층(30)은 감광성수지 재질로 형성된다. 예컨대, 제1 절연층(30)은 감광성수지 필름이 적층되거나 감광성수지 페이스트 또는 액상이 도포되어 형성될 수 있다. 이때, 하나의 예에서, 감광성수지 재질은 감광성 폴리히드록시스티렌(PHS), 감광성 폴리벤조옥사졸(PBO), 감광성 폴리이미드(PI), 감광성 벤조시클로부텐(BCB), 감광성 폴리실록산, 감광성 에폭시, 노볼락(Novolac) 수지 중에서 선택된 어느 하나 이상을 포함할 수 있다. 제1 절연층(30)이 감광성수지 재질로 이루어짐으로써, 예컨대 노광 및 현상을 이용하여 작은 사이즈의 미세 포토 비아가 제1 절연층(30)에 형성될 수 있다.
한편, 제2 절연층(50)은 비감광성수지 재질로 형성된다. 예컨대, LCP(Liquid Crystal Polymer), PPG(FR1,2,3,4), 테플론, ABF(Ajinomoto build up film), RCC(Resin Coated Copper) 등과 같은 재료가 제2 절연층(50)의 재료로 사용될 수 있으나, 이에 한정되지 않는다. 하나의 예에서, 프리프래그(PPG), ABF(Ajinomoto build-up film), 동박코팅수지(RCC, Resin Coated Copper), 액정폴리머(LCP, Liquid Crystal Polymer), 테플론 중의 어느 하나의 재료를 사용하여 제2 절연층(50)이 형성될 수 있다. 예컨대, 제2 절연층(50)은 프리프레그(PPG, prepreg) 같은 빌드-업(build-up) 필름을 적층시켜 형성될 수 있다. 제2 절연층(50)은 비감광성수지 재질을 사용함으로써, 감광성 재료보다 비용을 절감시킴과 동시에 CNC 또는 레이저를 사용하여 적절한 비아(45)가 형성될 수 있다. 예컨대, 레이저 드릴링을 통한 큰 사이즈의 와이드 레이저 비아(45)가 제2 절연층(50)에 형성될 수 있다.
또한, 도 1, 3 및/또는 5를 참조하면, 하나의 예에서, 제1 절연층(30) 및 제2 절연층(50)은 하이브리드 적층구조를 형성한다. 제1 절연층(30) 및 제2 절연층(50)의 하이브리드 적층구조는 코어층(10)의 상부, 하부 또는 상하부에 형성된다. 이때, 제1 절연층(30)이 제2 절연층(50)과 교대로 적층될 수도 있고, 도시되지 않았으나 다수의 제2 절연층(50)의 중간에 하나 이상의 제1 절연층(30)이 삽입되는 형태로 적층될 수도 있다. 예컨대, 도 1에 도시된 바와 같이, 제1 및 제2 절연층(30, 50)의 하이브리드 적층구조는 제1 절연층(30) 상에 제2 절연층(50)이 형성된 하이브리드 구조를 포함할 수 있다. 이때, 도 5에 도시된 바와 같이, 제1 절연층(30) 상에 제2 절연층(50)이 형성된 하이브리드 구조 상에 다시 제1 절연층(30)이 적층될 수도 있다. 또는, 도 3에 도시된 바와 같이, 제1 및 제2 절연층(30, 50)의 하이브리드 적층구조는 제2 절연층(50) 상에 제1 절연층(30)이 형성된 하이브리드 구조를 포함할 수 있고, 도 5에 도시된 바와 같이 제1 절연층(30) 상에 제2 절연층(50)이 형성된 하이브리드 구조와 제2 절연층(50) 상에 제1 절연층(30)이 형성된 하이브리드 구조가 혼합될 수도 있다. 제1 절연층(30) 및 제2 절연층(50)의 하이브리드 적층구조에 따라, 고밀도화가 가능하게 되고 동시에 적층기판의 휨(warpage) 등에 대한 구조적 안정성을 가질 수 있다. 또한, 필요에 따라 적층구조를 바꾸기 때문에 비대칭으로 재료를 적층할 수 있다.
이때, 도 5를 참조하여, 하나의 예를 살펴보면, 제1 및 제2 절연층(30, 50)의 하이브리드 적층구조 내에 상하부를 인터커넥션하기 위하여 CNC 또는 레이저 천공된 관통홀(65, 65', 65")이 형성될 수 있다. 이에 따라, 제1 절연층(30)은 예컨대, 노광 및 현상에 의한 미세 포토 비아(25)뿐만 아니라 CNC 또는 레이저 천공된 관통홀(65, 65', 65")을 더 구비할 수 있다. 도 5에서, 도면부호 65'은 레이저 천공된 관통홀을 나타내고, 도면부호 65"은 CNC 천공된 관통홀을 나타내고 있으며, 이러한 관통홀들은 도금 등에 의하여 완전 충전(Full fill) 혹은 외벽 도금 등의 공정에 의하여 상하부를 연결하여 형성할 수 있다.
도시되지 않았으나, 또 하나의 예에 따르면, 제1 및 제2 절연층(30, 50)의 하이브리드 적층구조는 이종 절연체간의 결합을 공고히 하기 위해 접착층(도시되지 않음)이 제1 절연층(30)과 제2 절연층(50) 사이에 개재될 수 있다.
또한, 하나의 예에 따라, 도 1, 3 및/또는 5를 참조하여 제1 절연층(30) 및 제2 절연층(50)을 더 구체적으로 살펴본다.
먼저, 제1 절연층(30)은 상부와 하부에 형성된 패턴들을 연결하는 적어도 하나 이상의 작은 크기의 미세 비아(25)를 포함할 수 있다. 본 발명에서, 미세 비아(25)는 와이드 비아(45)에 비하여 작은 직경을 갖는 구조의 비아를 의미하고, 예컨대 노광/현상 공정을 이용한 포토 공법으로 형성될 수 있다.
하나의 예에서, 제1 절연층(30)에 형성되는 미세 비아(25)는 예컨대 포토 공법으로 형성되는 미세 포토 비아(25)일 수 있다. 감광성수지 재질의 제1 절연층(30)에 노광/현상 공정을 이용한 포토 공법으로 비아를 형성하는 경우 물리적으로 가공하는 경우, 예컨대 CNC나 레이저 천공을 이용한 비아의 경우보다 작은 사이즈로 미세한 비아를 형성할 수 있다. 제1 절연층(30)에 미세한 포토비아(25)를 형성함으로써 고밀도화가 가능하므로, 제1 절연층(30)과 제2 절연층(50)의 하이브리드 적층구조에서 고밀도가 요구되는 부분에 제1 절연층(30)을 형성할 수 있다. 물론, 이 경우 제1 절연층(30) 상에 큰 사이즈의 비아가 형성되는 것이 방해되지 않으며, 필요에 따라, 미세 비아(25) 외에 예컨대, 레이저 가공을 통한 와이드 비아나 도 5에 도시된 CNC 또는 레이저 가공에 의한 관통홀(65, 65', 65")이 제1 절연층(30)에 형성될 수도 있다. 또 하나의 예에서, 제1 절연층(30)에 형성되는 다수의 포토 비아(25)는 적어도 2 이상의 다른 사이즈가 적용될 수 있다. 포토 비아(25)는 마스크 패턴 사이즈에 따라 비아의 사이즈를 조절할 수 있다.
또한, 하나의 예에서, 제1 절연층(30)의 상부에 미세패턴층(20)이 형성될 수 있다. 제1 절연층(30)의 상부에 형성된 미세패턴층(20)은 신호전송 라인을 포함할 수 있고, 포토 비아(25)와 연결될 수 있다. 즉, 제1 절연층(30)의 상부에 형성된 패턴은 신호전송라인과 같은 미세 패턴층(20)일 수 있고, 제1 절연층(30)의 상부에 형성된 신호전송라인과 같은 미세 패턴층(20)과 연결되는 제1 절연층(30)에 형성된 미세 비아(25)도 제1 절연층(30)의 상부에 형성된 미세 패턴층(20)과 함께 미세 패턴(20)의 일부일 수 있다. 한편, 제1 절연층(30)의 미세 비아(25)와 연결되는 제1 절연층(30)의 하부에 형성된 패턴은 도 1에 도시된 제1 절연층(30)의 하층을 이루는 코어층(10) 또는 도 3에 도시된 제2 절연층(50) 또는 도시되지 않은 다른 제1 절연층(30)의 상부에 형성된 패턴일 수 있다. 예컨대, 도 1에서 제1 절연층(30)의 하층을 이루는 코어층(10)의 상부에 신호전송라인과 같은 미세 패턴(20)이 형성된 것으로 도시되었으나, 도 3에서와 같이 그라운드, 전력분배망 등과 같은 와이드 패턴(40)이 제1 절연층(30)의 하부의 코어층(10) 상에 형성될 수도 있다.
예컨대, 제1 절연층(30)의 상부에 형성되는 신호전송라인과 같은 미세패턴층(20)은 예컨대, 동박층(CCL)을 이용하여 형성될 수 있으며, 예컨대, MSAP 혹은 AMSAP 공정을 통하여 형성될 수 있다. 이때, 제1 절연층(30)의 내부를 관통하는 포토 비아(25)와 함께 제1 절연층(30)의 상부에 포토 공법을 이용한 미세패턴층(20)을 형성하여 고밀도 패턴층을 형성할 수 있다. 한편, 제1 절연층(30)의 상부에 미세패턴층(20)뿐만 아니라 필요에 따라 저밀도 패턴이 요구되는 경우 와이드 패턴층(40)이 형성되는 것이 방해되지 않는다.
계속하여, 도 1, 3 및/또는 5를 참조하면, 제2 절연층(50)은 상부와 하부에 형성된 패턴들을 연결하는 적어도 하나 이상의 큰 크기의 와이드 비아(45)를 포함할 수 있다. 이때, 제2 절연층(50)에 형성되는 와이드 비아(45)는 제2 절연층(50)이 비감광성수지 재질로 이루어져 있으므로, 노광/현상 공정을 이용한 포토 공법으로 형성되기 어렵고, 예컨대 레이저 드릴링을 이용하여 형성된 와이드 레이저 비아(45)일 수 있다. 레이저 드릴링을 이용한 와이드 레이저 비아(45)는 일반적으로 감광성수지 재질에 포토 공법으로 형성되는 미세 포토 비아(25)보다 큰 직경을 갖는다.
또 하나의 예에서, 제2 절연층(50)의 상부에는 와이드 패턴층(40)이 형성될 수 있다. 제2 절연층(50)의 상부에 형성되는 와이드 패턴층(40)은 그라운드 및 전력분배망(PDN) 중 어느 하나 이상을 포함할 수 있다. 이때, 와이드 패턴층(40)은 제2 절연층(50)에 형성된 큰 사이즈의 와이드 비아(45), 예컨대 레이저 비아(45)와 연결될 수 있다. 예컨대, 레이저 가공에 의한 레이저 비아(45)가 제2 절연층(50)의 내부를 관통하여 상부에 형성된 와이드 패턴층(40)과 하부에 형성된 패턴을 연결한다. 그라운드, 전력분배망(PDN) 라인 등은 고밀도화가 요구될 필요가 없으므로, 예컨대, 프리프레그와 같은 비감광성 재질의 빌드-업 필름으로 형성되는 제2 절연층(50) 상에 레이저 비아(45)와 함께 와이드 패턴(40)으로 형성될 수 있다. 즉, 제2 절연층(50)에 형성된 레이저 비아(45)와 제2 절연층(50) 상부에 형성된 예컨대 그라운드, 전력분배망(PDN) 패턴 등과 같은 와이드 패턴층(40) 모두 와이드 패턴(40)의 일부일 수 있다. 또한, 제2 절연층(50)의 하부에 형성된 패턴은 도 3에 도시된 제2 절연층(50)의 하층을 이루는 코어층(10) 또는 도 1에 도시된 제1 절연층(30) 또는 도시되지 않은 다른 제2 절연층(50)의 상부에 형성된 패턴일 수 있다.
물론, 제2 절연층(50) 상부에 그라운드나 전력분배망(PDN)과 같은 와이드 패턴층(40)이 형성될 수 있으나, 동박층(CCL)을 가공하여 예컨대, MSAP 혹은 AMSAP 공정으로 신호라인과 같은 미세패턴이 형성되는 것이 방해되지 않는다. 예컨대, 제2 절연층(50) 상에는 와이드 패턴층(40)뿐만 아니라 미세패턴(20)이 형성될 수 있다. 다만, 제2 절연층(50)은 비감광성 재질로 이루어져 있으므로, 제2 절연층(50)을 관통하는 비아는 포토 공법에 의한 포토 비아 형성이 어렵고, 예컨대 레이저 천공을 통한 와이드 비아(45)가 형성될 수 있다.
전술한 바와 같이, 제1 절연층(30)과 제2 절연층(50)이 하이브리드 적층구조를 형성함에 따라, 코어층(10) 상에 미세 비아(25)인 포토 비아(25)가 형성된 제1 절연층(30)만으로 적층되지 않고 와이드 비아(45)인 레이저 비아(45)가 형성된 제2 절연층(50)이 혼합 적층됨으로써, 비용을 낮출 수 있고 적층기판의 휨(warpage) 등에 대한 구조적 안정성을 가질 수 있다. 즉, 고밀도화가 필요한 부분은 미세 포토 비아(25)와 미세패턴층(20)이 형성되는 제1 절연층(30)을 이용하고, 저밀도로도 충분한 부분, 예컨대 그라운드, 전력분배망(PDN) 패턴 등과 같은 경우에는 와이드 레이저 비아(45)와 와이드패턴층(40)이 형성되는 제2 절연층(50)을 이용함으로써, 제조 비용, 기판의 구조적 안정성 및 고밀도 요구를 충족시킬 수 있다.
다음으로, 도 1 및 3을 참조하여, 또 하나의 예를 살펴본다.
이때, 도 1 및 3에 도시된 바와 같이, 하이브리드 적층기판의 외곽에, 예컨대 구체적으로 제1 및 제2 절연층(30, 50)의 하이브리드 적층구조의 외곽에 솔더레지스트(SR)층(70)이 더 형성될 수 있다. 솔더레지스트층(70)은 회로패턴이 형성된 배선층을 보호하는 역할을 한다. 솔더레지스트층(70)은 예컨대 감광성수지 재질로 형성될 수 있다. 또한, 도시되지 않았으나, 솔더레지스트층(70)은 적층기판의 외부와 전기적 연결을 위한 비아 등이 형성될 수도 있다.
도시되지 않았으나, 하이브리드 적층기판의 다른 예들을 살펴본다.
하나의 예에 따르면, 전술한 실시예들에 따른 하이브리드 적층기판에서, 코어층(10)은 캐비티(도시되지 않음)를 포함하고, 캐비티에 전자소자(도시되지 않음)가 내장될 수 있다. 내장되는 전자소자(도시되지 않음)는 커패시터 등과 같은 수동소자이거나 능동소자일 수 있다. 일반적으로 전자소자 내장기판에 적용되는 전자소자이면 족하다. 또한, 이때, 전자소자(도시되지 않음)가 내장된 코어층(10)에 제1 및 제2 절연층(30, 50)이 적층될 수 있다. 예컨대, 전자소자(도시되지 않음)가 내장된 코어층(10)의 상부, 하부 또는 상하부에 제1 및 제2 절연층(30, 50)이 혼합 적층된 하이브리드 적층구조가 적층될 수 있다.
또는, 다른 예에서, 도시되지 않았으나, 전술한 실시예들에 따른 하이브리드 적층기판에서, 제1 및 제2 절연층(30, 50)이 혼합 적층된 하이브리드 적층구조에 캐비티(도시되지 않음)가 형성되고, 캐비티에 전자소자(도시되지 않음)가 내장될 수 있다.
다음으로, 본 발명의 제2 실시예에 따른 패키지 기판을 구체적으로 살펴본다. 이때, 전술한 실시예에 따른 하이브리드 적층기판 및 도 1, 3 및 5가 참조될 수 있고, 그에 따라 중복되는 설명들은 생략될 수도 있다.
도시되지 않았으나, 하나의 예에 따른 IC를 포함하는 패키지 기판은 전술한 제1 실시예들 중의 어느 하나에 따른 하이브리드 적층기판 및 IC칩(도시되지 않음)을 포함하고 있다. 이때, IC칩(도시되지 않음)은 전술한 제1 실시예에 따른 하이브리드 적층기판 상에 또는 내부에 실장된다.
예컨대, 도시되지 않았으나, 하나의 예에서, IC칩(도시되지 않음)은 코어층(10)의 상부, 하부 또는 상하부에 제1 및 제2 절연층(30, 50)이 혼합 적층된 하이브리드 적층구조의 외곽에 실장될 수 있다. 이때, IC칩(도시되지 않음)에 가까운 절연층은 제1 절연층(30)일 수 있고, IC칩(도시되지 않음)과 멀어지는 내측에 제2 절연층(50)이 형성될 수 있다. 즉, IC칩(도시되지 않음)은 고밀도화되어 있으므로, 고밀도 패턴 형성이 가능한 제1 절연층(30)을 IC칩(도시되지 않음)과 가까운 위치에 배치시키고, 저밀도 패턴으로 충분한 부분은 제2 절연층(50)에 패턴을 형성시켜, 패키지 기판의 제조 비용, 구조적 안정성 및 고밀도화를 충족시킬 수 있다.
또한, 도시되지 않았으나, 하나의 예에서, IC칩(도시되지 않음)은 코어층(10)의 상부, 하부 또는 상하부에 제1 및 제2 절연층(30, 50)이 혼합 적층된 하이브리드 적층구조의 내측에 형성된 캐비티(도시되지 않음)에 내장될 수 있다. 이때, IC칩(도시되지 않음)과 전기적으로 연결되는 부위는 예컨대, 미세 패턴(20)이 형성되는 제1 절연층(30)일 수 있다.
다음으로, 본 발명의 제3 실시예에 따른 하이브리드 적층기판 제조방법을 도면을 참조하여 구체적으로 살펴본다. 이때, 전술한 실시예에 따른 하이브리드 적층기판 및 도 1, 3 및 5가 참조될 수 있고, 그에 따라 중복되는 설명들은 생략될 수도 있다.
도 2a 내지 2f는 도 1에 따른 하이브리드 적층기판의 제조방법을 개략적으로 나타낸 도면이고, 도 4a 내지 4f는 도 3에 따른 하이브리드 적층기판의 제조방법을 개략적으로 나타낸 도면이다.
구체적으로, 도 2a 및 4a는 회로패턴이 형성된 코어층(10)을 도시하고, 도 2b는 코어층(10) 상에 적층된 제1 절연층(30)을 도시하고, 도 4b는 코어층(10) 상에 적층된 제2 절연층(50)을 도시하고 있다. 도 2c 및 4c는 각각 제1 절연층(30)과 제2 절연층(50) 상에 회로패턴이 형성되고 내부에 비아가 형성된 모습을 도시하고, 도 2d 및 4d는 각각 회로패턴이 형성된 하부층 상에 각각 제2 절연층(50)과 제1 절연층(30)이 적층된 모습을 도시하고 있다. 도 2e 및 4e는 각각 제2 절연층(50)과 제1 절연층(30) 상에 회로패턴이 형성되고 내부에 비아가 형성된 모습을 도시하고, 도 2f 및 4f는 솔더레지스트층(70)이 추가된 구조를 도시하고 있다.
도 2a ~ 2e 또는/및 4a ~ 4e를 참조하면, 하나의 예에 따른 하이브리드 적층기판 제조방법은 코어층(10) 상에 회로패턴을 형성하는 단계(도 2a 또는/및 4a 참조) 및 하이브리드 적층구조를 형성하는 단계(도 2b ~ 2e 또는/및 4b ~ 4e 참조)를 포함하여 이루어질 수 있다. 또한, 도 2f 또는/및 4f를 참조하면, 또 하나의 예에서, 솔더레지스트층(70)을 형성하는 단계를 더 포함할 수 있다.
도 2a 또는/및 4a를 참조하면, 우선, 코어층(10)을 준비하고 코어층(20) 상에 회로패턴을 형성한다. 이때, 코어층(10) 상에 형성된 회로패턴은 신호전송라인 등과 같은 미세 패턴(20)(도 4a 참조), 또는/및 그라운드, 전력분배망 등과 같은 와이드 패턴(40)(도 2a 참조)일 수 있다. 코어층(10)의 회로패턴은 예컨대 동박층(CCL)을 코어층(10)에 형성한 후 에칭하거나 패턴닝된 동박층(CCL)을 코어층(10)에 형성하여 회로패턴을 구현할 수 있다. 동박층(CCL)을 가지는 코어층(10) 표면에서 회로 패턴 형성은 일반적으로 CCL 에칭에 의한 텐팅(tenting) 공정과, CCL을 시드층으로 이용하여 도금에 의하여 패턴이 형성되는 MSAP(Modified Semi-Additive Process) 또는 AMSAP(Advanced Modified Semi-Additive Process) 공정 등에 의해 이루어질 수 있다. 이때, MSAP 혹은 AMSAP 공정으로 형성된 회로 패턴이 텐팅 공정의 경우보다는 미세한 패턴을 만들 수 있다. 코어층(10) 표면의 회로 패터닝 공정은 레이어에서 필요한 설계 능력에 따라 선택적으로 적용할 수 있다. 예컨대, 도 4a에 도시된 미세 패턴(20)은 예컨대, SAP(Semi-Additive Process) 공정에 의해 형성될 수 있으며, 예컨대, 도시되지 않았으나 시드층은 무전해 혹은 스퍼터링(Suttering) 공정 등과 같은 방법으로 형성될 수 있다. 회로 패터닝 공정에서, 절연층의 표면에 따라 SAP 공정의 패턴 미세화가 결정되므로, 절연체의 표면의 거칠기가 크게 되면 절연체 표면상에 미세 패턴의 형성이 어렵고, 공정의 선택성 등에 의하여 도금이나 예컨대 Cu 적층 후 텐팅(tenting) 공정에 의해서도 패턴 형성이 가능하다.
다음으로, 도 2b ~ 2e 또는/및 4b ~ 4e를 참조하여, 제1 및 제2 절연층을 적층하여 패턴을 형성하는 단계를 살펴본다.
제1 및 제2 절연층을 적층하여 패턴을 형성하는 단계에서는 감광성수지 재질로 형성된 적어도 하나 이상의 제1 절연층(30) 및 비감광성수지 재질로 형성된 적어도 하나 이상의 제2 절연층(50)을 코어층(10)의 상부, 하부 또는 상하부에 적층하고 패턴을 형성한다. 제1 절연층(30)은 감광성수지 재질로 이루어져 예컨대 포토 노광 및 현상을 통하여 미세한 패턴 형성이 가능하고, 반면, 제2 절연층(50)은 비감광성 재질로 이루어져 비아 형성시 예컨대 레이저 천공이 적용되어 포토 공법을 통한 미세 포토 비아(25)보다 큰 사이즈의 와이드 비아(45)가 형성될 수 있다.
이때, 제1 절연층(30)은 감광성수지 필름을 적층하거나 감광성수지 페이스트 또는 액상을 도포하여 형성될 수 있다. 예컨대, 도 2b에 도시된 회로패턴이 형성된 코어층(10) 상에, 또는 도 4d에 도시된 와이드패턴층(40)이 형성된 제2 절연층(50) 상에 감광성수지 필름을 적층하거나 감광성수지 페이스트 또는 액상을 도포하여 제1 절연층(30)을 형성할 수 있다. 하나의 예에서, 제1 절연층(30)에 사용되는 감광성수지 재질은 감광성 폴리히드록시스티렌(PHS), 감광성 폴리벤조옥사졸(PBO), 감광성 폴리이미드(PI), 감광성 벤조시클로부텐(BCB), 감광성 폴리실록산, 감광성 에폭시, 노볼락(Novolac) 수지 중에서 선택된 어느 하나 이상을 포함할 수 있다.
또한, 제2 절연층(50)은 예를 들면, LCP(Liquid Crystal Polymer), PPG(FR1,2,3,4), 테플론, ABF(Ajinomoto build up film), RCC(Resin Coated Copper) 등과 같은 재료가 사용될 수 있으며, 이에 한정되지 않는다.
도 2b ~ 2e 또는/및 4b ~ 4e를 참조하면, 하나의 예에서, 제1 및 제2 절연층을 적층하는 단계에서, 코어층(10)의 상부, 하부 또는 상하부에 제1 및 제2 절연층(30, 50)이 혼합 적층된 하이브리드 적층구조가 형성될 수 있다. 이때, 제1 절연층(30)이 제2 절연층(50)과 교대로 적층될 수도 있고, 다수의 제2 절연층(50)의 중간에 하나 이상의 제1 절연층(30)이 삽입되는 형태로 적층되거나, 도 5에 도시된 바와 같이 다수의 제1 절연층(30)의 중간에 하나 이상의 제2 절연층(50)이 삽입되는 형태로 적층될 수도 있다. 예컨대, 도 2b ~ 2e를 참조하면, 하이브리드 적층구조는 제1 절연층(30) 상에 제2 절연층(50)이 형성된 하이브리드 구조를 포함하도록 형성될 수 있고, 또는, 도 4b ~ 4e를 참조하면, 하이브리드 적층구조는 제2 절연층(50) 상에 제1 절연층(30)이 형성된 하이브리드 구조를 포함하도록 형성될 수 있다. 도시되지 않았으나, 하이브리드 적층구조는 이종 절연체간의 결합을 공고히 하기 위해 접착층(도시되지 않음)이 제1 절연층(30)과 제2 절연층(50) 사이에 개재될 수 있다.
게다가, 도시되지 않았으나, 도 5를 참조해보면, 제1 및 제2 절연층을 적층하여 패턴을 형성하는 단계에서, 제1 및 제2 절연층(30, 50)의 하이브리드 적층구조의 상하부를 인터커넥션하기 위하여 CNC 또는 레이저 천공하여 관통홀(65, 65', 65")을 형성할 수 있다.
또한, 하나의 예에 따라, 제1 및 제2 절연층을 적층하고 패턴을 형성하는 단계를 살펴본다. 도 2c 또는/및 4e를 참조하면, 제1 절연층(30)에 적어도 하나 이상의 작은 크기의 미세 비아(25)가 형성되고, 도 2e 또는/및 4c를 참조하면, 제2 절연층(50)에 적어도 하나 이상의 큰 크기의 와이드 비아(45)가 형성될 수 있다. 즉, 도 2c 또는/및 4e를 참조하면, 미세 비아(25)는 적층된 제1 절연층(30)에 대한 노광, 현상 및 도금을 통해 형성될 수 있고, 도 2e 또는/및 4c를 참조하면, 와이드 비아(45)는 적층된 제2 절연층(50)에 대한 예컨대, 레이저 드릴링을 통해 형성될 수 있다.
제1 절연층(30)은 감광성 재질로 이루어져 있으므로, 포토레지스트를 도포하고 노광, 현상 및 도금 공정을 통해 작은 사이즈의 미세 포토 비아(25)를 형성하여 고밀도화를 구현할 수 있다. 또한, 제1 절연층(30)에는 미세 포토 비아(25)ㅃ뿐만 아니라, 필요에 따라 고밀도가 요구되지 않는 부분에 대해서, 예컨대, 레이저 천공을 통하여 미세 포토 비아(25)보다 큰 사이즈의 와이드 레이저 비아(45) 또는 도 5에 도시된 바와 같이 CNC 또는 레이저를 이용한 관통홀(65, 65', 65")이 형성될 수도 있다. 포토 공법을 이용한 미세 포토 비아(25)는 일반적으로 물리적으로 가공하는 레이저 드릴을 사용하는 비아보다 작은 사이즈로 형성된다. 또한, 포토 비아(25)는 포토 마스크 패턴 사이즈에 따라 비아의 사이즈를 조절할 수 있다.
한편, 제2 절연층(50)에 형성되는 와이드 레이저 비아(45)는 야그(Yag) 레이저 또는 CO2 레이저 등을 이용하여 천공되고 그 후 도금 또는 도전성물의 충전(充塡)에 의해 형성할 수 있다. 이때, 제2 절연층(50)은 비감광성 재질이므로 포토 공법을 이용한 미세 포토 비아의 형성이 어렵다.
제1 절연층(30)에 형성된 미세 포토 비아(25)를 통하여 제1 절연층(30)의 상부 및 하부 패턴들을 연결하고, 제2 절연층에 형성된 와이드 레이저 비아(45)를 통하여 제2 절연층(50)의 상부와 하부에 형성된 패턴들을 연결할 수 있다.
또한, 도 2c 또는/및 4e를 참조하여 하나의 예를 살펴본다. 제1 및 제2 절연층을 적층하고 패턴을 형성하는 단계에서, 제1 절연층(30)의 상부에 신호전송라인을 포함하는 미세 패턴층(20)이 형성될 수 있다. 이때, 신호전송라인을 포함하는 미세 패턴층(20)은 제1 절연층(30)에 형성된 미세 포토 비아(25)와 연결될 수 있다. 한편, 제1 절연층(30)에 형성된 미세 포토 비아(25)와 연결되는 제1 절연층(30)의 하부에 형성된 패턴은 도 2에 도시된 제1 절연층(30)의 하층을 이루는 코어층(10) 또는 도 4d에 도시된 제2 절연층(50) 또는 도시되지 않은 다른 제1 절연층(30)의 상부에 형성된 패턴일 수 있다. 예컨대, 제1 절연층(30) 상의 미세패턴층(20)은 예컨대 동박층(CCL)을 가공하여 예컨대 MSAP 또는 AMSAP 공정 등에 의해 이루어질 수 있다. 한편, 제1 절연층(30)의 상부에 미세패턴층(20)뿐만 아니라 필요에 따라 저밀도 패턴이 요구되는 경우 와이드 패턴층(40)이 형성될 수도 있다.
계속하여, 도 2e 또는/및 4c를 참조하면, 제1 및 제2 절연층을 적층하여 패턴을 형성하는 단계에서, 적층된 제2 절연층(50)의 상부에 그라운드 및 전력분배망(PDN) 중 어느 하나 이상을 포함하는 와이드 패턴층(40)이 형성될 수 있다. 이때, 제2 절연층(50)의 상부에 형성된 와이드 패턴층(40)은 와이드 레이저 비아(45)와 연결되도록 형성될 수 있다. 또한, 제2 절연층(50)의 내부를 관통하는 와이드 레이저 비아(45)는 제2 절연층(50)의 하부에 형성된 패턴과 연결된다. 제2 절연층(50) 상의 와이드 패턴층(40)은 예컨대 동박층(CCL)을 에칭하여 예컨대 텐팅 공정으로 형성할 수 있으며, 경우에 따라 MSAP 혹은 AMSAP 공정을 사용하여 형성할 수도 있다.
다음으로, 도 2f 또는/및 4f를 참조하여, 또 하나의 예를 살펴본다.
이때, 도 2f 또는/및 4f에 도시된 바와 같이, 하이브리드 적층기판 제조방법은, 전술한 제1 및 제2 절연층을 적층하고 패턴을 형성하는 단계 이후에 적층구조의 외곽에 솔더레지스트(SR)층(70)을 형성하는 단계를 더 포함할 수 있다. 즉, 도 2f에 도시된 바와 같이, 와이드 레이저 비아(45)가 형성된 제2 절연층(50) 상에 솔더레지스트층(70)이 형성되거나, 도 4f에 도시된 바와 같이, 미세 포토 비아(25)가 형성된 제1 절연층(30) 상에 솔더레지스트층(70)이 형성될 수 있다. 이때, 솔더레지스트층(70)은 제1 또는 제1 절연층(30) 상의 회로패턴을 보호하는 역할을 한다. 예컨대, 솔더레지스트층(70)은 감광성수지를 이용하여 형성될 수 있다.
또한, 도시되지 않았으나, 하이브리드 적층기판이 전자소자(도시되지 않음)를 내장하는 적층기판인 경우, 코어층(10) 상에 회로패턴을 형성하는 단계에서 코어층(10)에 캐비티(도시되지 않음)를 형성하고, 캐비티 내에 전자소자(도시되지 않음)를 내장시킬 수 있다.
또는, 도시되지 않았으나, 제1 및 제2 절연층을 적층하여 패턴을 형성하는 단계에서, 제1 및 제2 절연층(30, 50)이 혼합 적층하고 적층된 제1 및 제2 절연층(30, 50)의 하이브리드 적층구조를 예컨대 CNC 천공이나 기타 방법으로 캐비티(도시되지 않음)를 형성하고, 캐비티(도시되지 않음) 내에 전자소자(도시되지 않음)를 내장시켜 제1 및 제2 절연층(30, 50)의 하이브리드 적층구조를 형성할 수 있다.
본 발명의 실시예에 따라, 하이브리드 적층기판의 구조 및 제조방법을 이용할 경우 설계 최적화를 통하여 적층 두께를 줄이고, 높은 비용을 요하는 적층재료 및 공정을 효율적으로 사용하여 적층기판의 단가를 낮출 수 있다.
또한, 적층기판의 제작시 미세 비아 레이어, 예컨대 포토 비아 레이어 및 와이드 비아 레이어, 예컨대 레이저 비아 레이어를 적절히 조정하여 적층 레이어를 줄일 수 있다.
또한, 감광성 재료와 프리프레그(PPG)와 같은 일반 비감광성 기판 재료를 병합 사용하여 공정 비용을 낮출 수 있다. 게다가, 감광성 재료와 일반적인 비감광성 기판 재료를 사용함으로써 최적 패턴 폭을 각 층에 적용할 수 있다.
이상에서, 전술한 실시예 및 첨부된 도면들은 본 발명의 범주를 제한하는 것이 아니라 본 발명에 대한 당해 기술분야에서 통상의 지식을 가진 자의 이해를 돕기 위해 예시적으로 설명된 것이다. 또한, 전술한 구성들의 다양한 조합에 따른 실시예들이 앞선 구체적인 설명들로부터 당업자에게 자명하게 구현될 수 있다. 따라서, 본 발명의 다양한 실시예는 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있고, 본 발명의 범위는 특허청구범위에 기재된 발명에 따라 해석되어야 하며, 당해 기술분야에서 통상의 지식을 가진 자에 의한 다양한 변경, 대안, 균등물들을 포함하고 있다.
10 : 코어층 20 : 미세패턴 또는 미세패턴층
25 : 미세 비아 또는 포토 비아 30 : 제1 절연층
40 : 와이드패턴 또는 와이드패턴층 45 : 와이드 비아 또는 레이저 비아
50 : 제2 절연층 65, 65', 65" : 관통홀
70 : 솔더레지스트층

Claims (19)

  1. 코어층;
    상기 코어층의 상부, 하부 또는 상하부에 감광성수지 재질로 형성된 적어도 하나 이상의 제1 절연층; 및
    상기 코어층의 상부, 하부 또는 상하부에 비감광성수지 재질로 형성된 적어도 하나 이상의 제2 절연층; 을 포함하여 이루어지는 하이브리드 적층기판.
  2. 청구항 1에 있어서,
    상기 코어층의 상부, 하부 또는 상하부에 상기 제1 및 제2 절연층이 혼합 적층된 하이브리드 적층구조가 형성된,
    하이브리드 적층기판.
  3. 청구항 2에 있어서,
    상기 하이브리드 적층구조 내에 상하부를 인터커넥션하기 위한 관통홀이 형성된,
    하이브리드 적층기판.
  4. 청구항 1에 있어서,
    상기 제1 절연층은 상부와 하부에 형성된 패턴들을 연결하는 적어도 하나 이상의 작은 크기의 미세 비아를 포함하고,
    상기 제2 절연층은 상부와 하부에 형성된 패턴들을 연결하는 적어도 하나 이상의 큰 크기의 와이드 비아를 포함하는,
    하이브리드 적층기판.
  5. 청구항 4에 있어서,
    상기 미세 비아는 포토 비아이고, 상기 제1 절연층의 상부에 형성되되 신호전송 라인을 포함하는 미세패턴층이 상기 포토 비아와 연결되고,
    상기 와이드 비아는 레이저 비아이고, 상기 제2 절연층의 상부에 형성되되 그라운드 및 전력분배망(PDN) 중 어느 하나 이상을 포함하는 와이드 패턴층이 상기 레이저 비아와 연결되는,
    하이브리드 적층기판.
  6. 청구항 4에 있어서,
    상기 미세 비아는 포토 비아이고, 상기 와이드 비아는 레이저 비아이고,
    상기 제1 절연층에 형성된 다수의 상기 포토 비아는 적어도 2 이상의 다른 사이즈가 적용되는,
    하이브리드 적층기판.
  7. 청구항 1에 있어서,
    상기 제1 절연층의 상기 감광성수지 재질은 감광성 폴리히드록시스티렌(PHS), 감광성 폴리벤조옥사졸(PBO), 감광성 폴리이미드(PI), 감광성 벤조시클로부텐(BCB), 감광성 폴리실록산, 감광성 에폭시, 노볼락(Novolac) 수지 중에서 선택된 어느 하나 이상을 포함하는,
    하이브리드 적층기판.
  8. 청구항 1에 있어서,
    상기 제2 절연층은 프리프래그(PPG), ABF(Ajinomoto build-up film), 동박코팅수지(RCC), 액정폴리머(LCP), 테플론 중의 어느 하나의 재료를 사용하여 형성되는,
    하이브리드 적층기판.
  9. 청구항 1에 있어서,
    상기 적층기판의 외곽층으로 형성된 솔더레지스트(SR)층을 더 포함하는,
    하이브리드 적층기판.
  10. 청구항 1 내지 9 중의 어느 하나에 있어서,
    상기 코어층은 캐비티를 포함하고,
    상기 캐비티에 전자소자가 내장되고,
    상기 전자소자가 내장된 상기 코어층에 상기 제1 및 제2 절연층이 적층된,
    하이브리드 적층기판.
  11. 청구항 1 내지 9 중의 어느 하나에 있어서,
    상기 제1 및 제2 절연층이 혼합 적층된 하이브리드 적층구조에 캐비티가 형성되고,
    상기 캐비티에 전자소자가 내장된,
    하이브리드 적층기판.
  12. IC를 포함하는 패키지 기판에 있어서,
    청구항 1 내지 9 중의 어느 하나에 따른 하이브리드 적층기판; 및
    상기 하이브리드 적층기판 상에 또는 내부에 실장된 IC칩;을 포함하는 패키지 기판.
  13. 청구항 12에 있어서,
    상기 IC칩은 상기 코어층의 상부, 하부 또는 상하부에 상기 제1 및 제2 절연층이 혼합 적층된 하이브리드 적층구조의 외곽에 실장되되,
    상기 IC칩에 가까운 절연층은 상기 제1 절연층이고, 상기 IC칩과 멀어지는 내측에 상기 제2 절연층이 형성된,
    패키지 기판.
  14. 청구항 12에 있어서,
    상기 IC칩은 상기 코어층의 상부, 하부 또는 상하부에 상기 제1 및 제2 절연층이 혼합 적층된 하이브리드 적층구조의 내측에 형성된 캐비티에 내장된,
    패키지 기판.
  15. 코어층을 준비하고 상기 코어층 상에 회로패턴을 형성하는 단계; 및
    감광성수지 재질로 형성된 적어도 하나 이상의 제1 절연층 및 비감광성수지 재질로 형성된 적어도 하나 이상의 제2 절연층을 상기 코어층의 상부, 하부 또는 상하부에 적층하고 패턴을 형성하는 단계; 를 포함하여 이루어지는,
    하이브리드 적층기판 제조방법.
  16. 청구항 15에 있어서,
    상기 제1 및 제2 절연층을 적층하는 단계에서 상기 코어층의 상부, 하부 또는 상하부에 상기 제1 및 제2 절연층이 혼합 적층된 하이브리드 적층구조를 형성하는,
    하이브리드 적층기판 제조방법.
  17. 청구항 15에 있어서,
    상기 제1 및 제2 절연층을 적층하고 상기 패턴을 형성하는 단계에서,
    상기 적층된 상기 제1 절연층에 대한 노광, 현상 및 도금을 통해 상기 제1 절연층의 상부 및 하부 패턴들을 연결하는 적어도 하나 이상의 작은 크기의 미세 포토 비아를 형성하고,
    상기 적층된 상기 제2 절연층에 대한 레이저 드릴링을 통해 상기 제2 절연층의 상부와 하부에 형성된 패턴들을 연결하는 적어도 하나 이상의 큰 크기의 와이드 레이저 비아를 형성하는,
    하이브리드 적층기판 제조방법.
  18. 청구항 17에 있어서,
    상기 제1 및 제2 절연층을 적층하고 상기 패턴을 형성하는 단계에서,
    상기 제1 절연층의 상부에 신호전송 라인을 포함하는 미세패턴층을 상기 미세 포토 비아와 연결되도록 형성하고,
    상기 제2 절연층의 상부에 그라운드 및 전력분배망(PDN) 중 어느 하나 이상을 포함하는 와이드 패턴층을 상기 와이드 레이저 비아와 연결되도록 형성하는,
    하이브리드 적층기판 제조방법.
  19. 청구항 15에 있어서,
    상기 제1 및 제2 절연층을 적층하고 상기 패턴을 형성하는 단계 이후에 외곽에 솔더레지스트(SR)층을 형성하는 단계를 더 포함하는,
    하이브리드 적층기판 제조방법.
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CN201310482153.XA CN103731979A (zh) 2012-10-16 2013-10-15 混合层压基板、其制造方法和封装基板
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160130290A (ko) * 2014-05-06 2016-11-10 인텔 코포레이션 집적 안테나를 갖는 다중층 패키지
US10356916B2 (en) 2015-06-29 2019-07-16 Samsung Electro-Mechanics Co., Ltd. Printed circuit board with inner layer and outer layers and method of manufacturing the same
WO2021256869A1 (ko) * 2020-06-17 2021-12-23 엘지이노텍 주식회사 회로기판

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105592639B (zh) * 2014-10-23 2019-01-25 碁鼎科技秦皇岛有限公司 电路板及其制作方法
KR102356809B1 (ko) * 2014-12-26 2022-01-28 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP6160656B2 (ja) * 2015-06-18 2017-07-12 ウシオ電機株式会社 配線基板の製造方法、配線基板及び配線基板製造装置
KR20170002179A (ko) * 2015-06-29 2017-01-06 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판의 제조방법
KR20170033191A (ko) * 2015-09-16 2017-03-24 삼성전기주식회사 인쇄회로기판 및 그 제조 방법
KR20170050192A (ko) * 2015-10-29 2017-05-11 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판 제조방법
KR102003390B1 (ko) * 2016-06-20 2019-07-24 삼성전자주식회사 팬-아웃 반도체 패키지
US10600748B2 (en) 2016-06-20 2020-03-24 Samsung Electronics Co., Ltd. Fan-out semiconductor package
CN106373938B (zh) * 2016-11-18 2019-02-26 江阴长电先进封装有限公司 一种混合密度封装基板的结构及其封装方法
CN106373939B (zh) * 2016-11-18 2019-04-19 江阴长电先进封装有限公司 一种封装基板的结构及其封装方法
WO2018165819A1 (zh) * 2017-03-13 2018-09-20 深圳修远电子科技有限公司 电路连线方法
TWI642334B (zh) 2017-10-25 2018-11-21 欣興電子股份有限公司 電路板及其製造方法
TWI642333B (zh) * 2017-10-25 2018-11-21 欣興電子股份有限公司 電路板及其製造方法
US11488881B2 (en) 2018-03-26 2022-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
JP2021510935A (ja) * 2018-04-13 2021-04-30 安徽▲雲▼塔▲電▼子科技有限公司 インダクタ積層構造
CN109461716A (zh) * 2018-10-29 2019-03-12 中国电子科技集团公司第十三研究所 混合型多芯片组件及其制备方法
JP7293056B2 (ja) * 2019-09-12 2023-06-19 キオクシア株式会社 半導体装置およびその製造方法
JP2022032293A (ja) * 2020-08-11 2022-02-25 日本メクトロン株式会社 配線体およびその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3728068B2 (ja) * 1997-07-31 2005-12-21 京セラ株式会社 多層配線基板
KR19990047208A (ko) * 1997-12-03 1999-07-05 이형도 다층인쇄회로기판의 제조방법
JP3956204B2 (ja) * 2002-06-27 2007-08-08 日本特殊陶業株式会社 積層樹脂配線基板及びその製造方法、積層樹脂配線基板用金属板
US7186919B2 (en) * 2004-08-16 2007-03-06 Samsung Electro-Mechanics Co., Ltd. Printed circuit board including embedded capacitors and method of manufacturing the same
US20100006334A1 (en) * 2008-07-07 2010-01-14 Ibiden Co., Ltd Printed wiring board and method for manufacturing the same
CN102106198B (zh) * 2008-07-23 2013-05-01 日本电气株式会社 半导体装置及其制造方法
WO2010134511A1 (ja) * 2009-05-20 2010-11-25 日本電気株式会社 半導体装置及び半導体装置の製造方法
US20110110061A1 (en) * 2009-11-12 2011-05-12 Leung Andrew Kw Circuit Board with Offset Via
KR101085727B1 (ko) * 2010-05-25 2011-11-21 삼성전기주식회사 임베디드 인쇄회로기판 및 이의 제조 방법
JP2012204831A (ja) * 2011-03-23 2012-10-22 Ibiden Co Ltd 電子部品内蔵配線板及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160130290A (ko) * 2014-05-06 2016-11-10 인텔 코포레이션 집적 안테나를 갖는 다중층 패키지
US10356916B2 (en) 2015-06-29 2019-07-16 Samsung Electro-Mechanics Co., Ltd. Printed circuit board with inner layer and outer layers and method of manufacturing the same
WO2021256869A1 (ko) * 2020-06-17 2021-12-23 엘지이노텍 주식회사 회로기판

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