WO2021256869A1 - 회로기판 - Google Patents

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WO2021256869A1
WO2021256869A1 PCT/KR2021/007600 KR2021007600W WO2021256869A1 WO 2021256869 A1 WO2021256869 A1 WO 2021256869A1 KR 2021007600 W KR2021007600 W KR 2021007600W WO 2021256869 A1 WO2021256869 A1 WO 2021256869A1
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insulating
disposed
solder resist
rcc
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김용석
김정한
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엘지이노텍 주식회사
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Definitions

  • the embodiment relates to a circuit board, and more particularly, to a circuit board having a laminated structure of a prepreg, a copper-clad laminate, and a solder resist.
  • a printed circuit board is formed by printing a circuit line pattern on an electrically insulating substrate with a conductive material such as copper, and refers to a board immediately before mounting electronic components. That is, in order to densely mount many types of electronic devices on a flat plate, it refers to a circuit board fixed by fixing the mounting position of each part and printing a circuit pattern connecting the parts on the flat plate surface.
  • the components mounted on the circuit board may transmit a signal generated from the component by a circuit pattern connected to each component.
  • the circuit pattern of such a circuit board should minimize signal transmission loss to enable signal transmission without degrading the quality of high-frequency signals.
  • the transmission loss of the circuit pattern of the circuit board mainly consists of a conductor loss due to a thin metal film such as copper and a dielectric loss due to an insulator such as an insulating layer.
  • the conductor loss due to the thin metal film is related to the surface roughness of the circuit pattern. That is, as the surface roughness of the circuit pattern increases, transmission loss may increase due to a skin effect.
  • a material having a small dielectric constant may be used as an insulating layer of the circuit board.
  • the insulating layer requires chemical and mechanical properties for use in the circuit board in addition to the low dielectric constant.
  • the insulating layer used in the circuit board for high frequency use has isotropy of electrical properties for ease of circuit pattern design and process, low reactivity with metal wiring materials, low ion transferability, and chemical mechanical polishing (CMP). It should have sufficient mechanical strength to withstand such processes, low moisture absorption to prevent delamination or increase in dielectric constant, heat resistance to withstand processing temperature, and low coefficient of thermal expansion to eliminate cracking due to temperature change.
  • the insulating layer used in circuit boards for high frequency applications has adhesive strength, crack resistance, low stress and low high temperature that can minimize various stresses and peeling that may occur at the interface with other materials (eg, metal thin films). Various conditions such as gas generation must be satisfied.
  • the insulating layer used in the circuit board for high-frequency applications should preferentially have low dielectric constant and low coefficient of thermal expansion, and thus the overall thickness of the circuit board can be reduced.
  • the embodiment provides a circuit board including an insulating layer having a low dielectric constant and a circuit pattern having a low signal loss, and a method of manufacturing the same.
  • a circuit board including resin coated copper (RCC) having a low coefficient of thermal expansion and a method for manufacturing the same can be provided.
  • the embodiment provides a circuit board capable of reducing the total number of layers by using a solder resist disposed on the outermost side of the circuit board as a part of the insulating layer, and a method of manufacturing the same.
  • a cavity is formed in a solder resist used as an outer insulating layer, and a device can be mounted in the formed cavity, thereby remarkably reducing the mold thickness due to chip mounting, and a method for manufacturing the same. to do it
  • a circuit board includes an insulating part including a plurality of insulating layers; circuit patterns respectively formed on the surfaces of the plurality of insulating layers; and a via respectively formed in the plurality of insulating layers, wherein the insulating part includes: a first insulating part including at least one insulating layer; a second insulating part disposed on the first insulating part and comprising a plurality of insulating layers; and a third insulating part disposed under the first insulating part and composed of a plurality of insulating layers, wherein the first insulating part is composed of a prepreg including glass fibers, the second insulating part and the third insulating part At least one of the insulating portions includes resin coated copper (RCC) and a solder resist disposed on the RCC, and the circuit pattern and the via are formed on a surface of the solder resist and the solder resist.
  • RCC resin coated copper
  • the second insulating part may include a first RCC disposed on an upper surface of the first insulating part, and a first solder resist disposed on an upper surface of the first RCC
  • the third insulating part may include: It includes a second RCC disposed on a lower surface and a third RCC disposed on a lower surface of the second RCC.
  • a second solder resist disposed on a lower surface of the second RCC is included, wherein the circuit pattern and the via are not disposed in the second solder resist.
  • the circuit pattern includes a first pad disposed on the top surface of the first RCC, and the first solder resist includes a first open region exposing the top surface of the first pad.
  • an upper surface of the first solder resist in the first open region is higher than an upper surface of the first RCC and lower than an upper surface of the first pad.
  • the second insulating part may include a first RCC disposed on an upper surface of the first insulating part, and a first solder resist disposed on an upper surface of the first RCC
  • the third insulating part may include: and a second RCC disposed on a lower surface thereof, and a second solder resist disposed on a lower surface of the second RCC.
  • a circuit pattern is formed on a surface of each of the first and second solder resists, and a via is formed inside each of the first and second solder resists.
  • the circuit pattern may include a first pad disposed on an upper surface of the first RCC and a second pad disposed on a lower surface of the second RCC, and the first solder resist may cover the upper surface of the first pad. and a first open region to be exposed, and the second solder resist includes a second open region to expose a lower surface of the second pad.
  • the second insulating part may include a first RCC disposed on an upper surface of the first insulating part, a 1-1 solder resist disposed on an upper surface of the first RCC, and an upper surface of the 1-1 solder resist 1 - 2 solder resists to be used, and the third insulating part includes second to fourth RCCs sequentially disposed on a lower surface of the first insulating part, and the 1-1 solder resist and the 1 - A circuit pattern is formed on a surface of each of the second solder resists, and a via is formed inside each of the 1-1 solder resist and the 1-2 solder resist.
  • the circuit pattern includes a first pad disposed on the upper surface of the first RCC, is formed by opening the 1-1 solder resist and the 1-2 solder resist in common, and the first pad and a first opening region exposing an upper surface of the .
  • solder resist in which the circuit pattern and the via are disposed has a two-layer structure, and the via is formed by passing through the solder resist having the two-layer structure in common.
  • a circuit pattern is formed on an insulating layer, and a process of forming a via passing through the insulating layer is performed a plurality of times to form a circuit board having a stacked structure of a plurality of insulating layers.
  • the stacked structure of the plurality of insulating layers includes: a first insulating part including at least one insulating layer; a second insulating part disposed on the first insulating part and comprising a plurality of insulating layers; and a third insulating part disposed under the first insulating part and composed of a plurality of insulating layers, wherein the first insulating part is composed of a prepreg including glass fibers, the second insulating part and the third insulating part At least one of the insulating portions includes resin coated copper (RCC) and a solder resist disposed on the RCC, and the circuit pattern and the via are respectively formed on a surface of the solder resist and in the solder resist.
  • RCC resin coated copper
  • the second insulating part may include a first RCC disposed on an upper surface of the first insulating part, and a first solder resist disposed on an upper surface of the first RCC
  • the third insulating part may include: a second RCC disposed on a lower surface and a third RCC disposed on a lower surface of the second RCC, wherein a second solder resist is disposed on a lower surface of the second RCC, and the circuit pattern and Vias are not placed.
  • the circuit pattern includes a first pad disposed on an upper surface of the first RCC, and includes forming a first open region exposing an upper surface of the first pad in the first solder resist, An upper surface of the first solder resist in the first open region is higher than an upper surface of the first RCC and lower than an upper surface of the first pad.
  • the second insulating part may include a first RCC disposed on an upper surface of the first insulating part, and a first solder resist disposed on an upper surface of the first RCC
  • the third insulating part may include: a second RCC disposed on a lower surface and a second solder resist disposed on a lower surface of the second RCC, wherein a circuit pattern is formed on each surface of the first solder resist and the second solder resist; A via is formed in each of the solder resist and the second solder resist.
  • the circuit pattern may include a first pad disposed on an upper surface of the first RCC and a second pad disposed on a lower surface of the second RCC, and a top surface of the first pad is applied to the first solder resist. and forming a first open region to be exposed, and forming a second open region to expose a lower surface of the second pad in the second solder resist.
  • the second insulating part may include a first RCC disposed on an upper surface of the first insulating part, a 1-1 solder resist disposed on an upper surface of the first RCC, and an upper surface of the 1-1 solder resist 1 - 2 solder resists to be used, and the third insulating part includes second to fourth RCCs sequentially disposed on a lower surface of the first insulating part, and the 1-1 solder resist and the 1 - A circuit pattern is formed on a surface of each of the second solder resists, and a via is formed inside each of the 1-1 solder resist and the 1-2 solder resist.
  • solder resist on which the circuit pattern and the via are disposed has a two-layer structure including first and second sub-solder resists, and the via has a common first and second sub-solder resists of the two-layer structure. is formed by penetrating
  • a part of the insulating layer constituting the circuit board is composed of solder resist.
  • the solder resist may also be a type of the insulating layer.
  • the insulating layer in the embodiment may refer to a layer in which circuit patterns are disposed, and thus vias for electrically connecting circuit patterns disposed in different layers therein are disposed.
  • the insulating layer in the embodiment means a layer in which a circuit pattern is disposed and a via is disposed therein.
  • the solder resist may refer to a protective layer that protects the surface of the insulating layer.
  • the insulating layer is formed using a solder resist having a function of protecting the surface of the insulating layer. Accordingly, in the embodiment, the solder resist disposed on the outermost side may be removed, and the thickness of the circuit board may be reduced by a corresponding thickness.
  • an open region is formed in the solder resist to form a cavity in which an electronic component is to be mounted. Accordingly, in the embodiment, by mounting the electronic component in the open area opened through the solder resist, the overall thickness of the circuit board can be reduced by the depth of the open area, and thus slimming can be achieved.
  • the circuit board according to the embodiment may include a buffer layer disposed between the insulating layer and the circuit pattern. That is, in the circuit board according to the embodiment, the buffer layer may be formed on the surface of the circuit pattern or the buffer layer may be formed on the insulating layer. The buffer layer may be disposed between the insulating layer and the circuit pattern to improve adhesion between the insulating layer and the circuit pattern.
  • the insulating layer and the circuit pattern are heterogeneous materials including a resin material and a metal, respectively, and when the circuit pattern is formed on the insulating layer, there is a problem in that adhesion is reduced.
  • the buffer layer includes a plurality of functional groups coupled to the insulating layer and the circuit pattern, and the functional groups are chemically bonded to the insulating layer and the circuit pattern by a covalent bond or a coordination bond, thereby forming the insulating layer and the circuit pattern. It is possible to improve the adhesion of the circuit pattern.
  • the circuit board according to the embodiment is used for high-frequency applications, it is possible to reduce the transmission loss of high-frequency signals by keeping the surface roughness of the circuit pattern low, and even when the surface roughness of the circuit pattern is kept low, the buffer layer Since adhesion between the insulating layer and the circuit pattern can be ensured, the overall reliability of the circuit pattern can be secured.
  • circuit board according to the embodiment may include an insulating layer having improved strength with a low dielectric constant and a low coefficient of thermal expansion.
  • the insulating layer includes a first material and a second material having a low dielectric constant and improved strength, and as the first material is formed in the insulating layer to be disposed inside the network structure of the second material, Phase separation of the first material and the second material may be prevented. Accordingly, the insulating layer may form the first material and the second material as a single phase, thereby improving the strength of the insulating layer.
  • the second material having a network structure by increasing the free volume, that is, molecular motion, of the second material having a network structure by cross-linking, polymer chains having a network structure can be structured so that they are not closely arranged, and inside the network structure As the first material is partially disposed, the first material and the second material may be formed as a single phase inside the insulating layer.
  • the circuit board according to the embodiment is used for high-frequency applications, it is possible to reduce the dielectric constant of the insulating layer to reduce the transmission loss of the high-frequency signal, and to improve the thermal expansion coefficient and mechanical strength of the insulating layer, thereby improving the overall strength of the circuit board. reliability can be ensured.
  • the circuit board according to the embodiment since the circuit board according to the embodiment includes an insulating layer having a low dielectric constant and a low thermal window coefficient, a part of the insulating layer including the conventional glass fiber may be replaced. Specifically, the circuit board according to the embodiment may remove glass fibers included in some insulating layers among a plurality of insulating layers. Specifically, in the circuit board according to the embodiment, the dielectric constant and the coefficient of thermal expansion of the insulating layer can be easily adjusted by using the resin and filler constituting the RCC (Resin coated copper). As an insulating layer is formed with the above, the overall thickness of the circuit board can be reduced.
  • RCC Resin coated copper
  • the circuit board according to the embodiment is composed of an insulating layer having a low coefficient of thermal expansion, it is possible not only to remove the core layer for securing strength, but also to reduce the thickness of the insulating layer, and thus the thickness of the circuit pattern It is possible to provide an insulating layer having a smaller thickness.
  • FIG. 1 is a view showing a cross-sectional view of a circuit board according to a first embodiment.
  • FIG. 2 is a view for explaining a first open region formed in a sixth insulating layer according to an embodiment.
  • 3 to 6 are views for explaining the position and arrangement relationship of the buffer layer according to the embodiment.
  • FIG. 7 is a diagram illustrating a simplified structural formula of a buffer layer of a circuit board according to an embodiment.
  • FIG. 8 is a diagram illustrating a structure of a second material included in an insulating layer of a circuit board according to an embodiment.
  • FIG. 9 is a diagram illustrating an arrangement structure of a first material and a second material included in an insulating layer of a circuit board according to an embodiment.
  • FIG. 10 to 15 are views showing the manufacturing method of the circuit board according to the embodiment shown in FIG. 1 in a process order.
  • 16 is a diagram illustrating a circuit board according to a second embodiment.
  • 17 is a diagram illustrating a circuit board according to a third embodiment.
  • the terminology used in the embodiments of the present invention is for describing the embodiments and is not intended to limit the present invention.
  • the singular form may also include the plural form unless otherwise specified in the phrase, and when it is described as "at least one (or one or more) of A and (and) B, C", it can be combined with A, B, and C. It may contain one or more of all possible combinations.
  • a component when it is described that a component is 'connected', 'coupled' or 'connected' to another component, the component is not only directly connected, coupled or connected to the other component, but also with the component It may also include a case of 'connected', 'coupled' or 'connected' due to another element between the other elements.
  • top (above) or bottom (below) is one as well as when two components are in direct contact with each other. Also includes a case in which another component as described above is formed or disposed between two components.
  • FIG. 1 is a view showing a cross-sectional view of a circuit board according to a first embodiment.
  • a circuit board 1000 includes an insulating substrate including first to third insulating parts 110 , 120 , 130 , a first pad 160 , and a second solder resist ( SR2 ), the solder paste 200 , and the electronic component 300 .
  • the insulating substrate including the first to third insulating parts 110 , 120 , 130 may have a flat plate structure.
  • the insulating substrate may be a printed circuit board (PCB).
  • PCB printed circuit board
  • the insulating substrate may be implemented as a single substrate, or alternatively, may be implemented as a multilayer substrate in which a plurality of insulating layers are sequentially stacked.
  • the insulating substrate may include a plurality of insulating portions 110 , 120 , 130 .
  • the plurality of insulating parts includes the first insulating part 110 , the second insulating part 120 disposed on the first insulating part 110 , and the first insulating part 110 . and a third insulating part 130 disposed below.
  • the first insulating part 110 , the second insulating part 120 , and the third insulating part 130 may be formed of different insulating materials.
  • the first insulating part 110 may include glass fiber.
  • the second insulating part 120 and the third insulating part 130 may not include the glass fiber.
  • each insulating layer constituting the first insulating part 110 may be different from the thickness of each insulating layer constituting the second insulating part 120 and the third insulating part 130 .
  • the thickness of each insulating layer constituting the first insulating part 110 may be greater than the thickness of each insulating layer constituting the second insulating part 120 and the third insulating part 130 .
  • the first insulating part 110 includes glass fibers.
  • the glass fiber generally has a thickness of about 12 ⁇ m. Accordingly, the thickness of each insulating layer constituting the first insulating part 110 includes the thickness of the glass fiber and may have a range of 19 ⁇ m to 23 ⁇ m.
  • the glass fiber is not included in the second insulating part 120 .
  • the second insulating part 120 may be composed of a plurality of layers.
  • the second insulating part 120 may include insulating layers including different insulating materials.
  • the second insulating part 120 may include resin coated copper (RCC).
  • the second insulating part 120 may include a first solder resist SR1 . That is, in the embodiment, in the insulating layer stacked structure of the circuit board, the insulating layer disposed on the uppermost side is composed of a solder resist. Accordingly, in the embodiment, one of the solder resists respectively disposed on both sides of the circuit board may be removed, and thus the circuit board may be slimmed down.
  • a thickness of each insulating layer constituting the second insulating part 120 may be in a range of 10 ⁇ m to 15 ⁇ m.
  • each thickness of the RCC and the solder resist constituting the second insulating part 120 may be formed within a range not exceeding 15 ⁇ m.
  • each insulating layer constituting the third insulating part 130 may be composed of RCC.
  • the third insulating part 130 may include a plurality of insulating layers.
  • each of the plurality of insulating layers constituting the third insulating part 130 may be composed of RCC. Accordingly, the thickness of each insulating layer constituting the third insulating part 130 may be in a range of 10 ⁇ m to 15 ⁇ m.
  • the insulating part constituting the circuit board in the comparative example includes a plurality of insulating layers, and the plurality of insulating layers are all made of a prepreg (PPG) including glass fibers.
  • PPG prepreg
  • the circuit board in the comparative example is composed of an insulating layer made of only PPG including glass fibers, it has a high dielectric constant.
  • a dielectric having a high permittivity there is a problem in that it is difficult to access it as a substitute for a high frequency. That is, in the circuit board of the comparative example, since the dielectric constant of the glass fiber is high, the dielectric constant is broken in the high frequency band.
  • an insulating layer is formed using RCC having a low dielectric constant, thereby reducing the thickness of the circuit board and providing a highly reliable circuit board capable of minimizing signal loss even in a high frequency band. Furthermore, in the embodiment, the insulating layer is formed using a solder resist disposed on the outermost side of the circuit board.
  • the solder resist may also be a type of the insulating layer.
  • the insulating layer described above may refer to a layer in which circuit patterns are disposed, and thus vias for electrically connecting circuit patterns disposed in different layers therein to each other are disposed.
  • the general insulating layer refers to a layer in which a circuit pattern is disposed and vias are disposed therein.
  • the solder resist may refer to a protective layer that protects the surface of the insulating layer.
  • the insulating layer is formed using a solder resist having a function of protecting the surface of the insulating layer. Accordingly, in the embodiment, the solder resist disposed on the outermost side may be removed, and the thickness of the circuit board may be reduced by a corresponding thickness.
  • the first insulating part 110 may include a first insulating layer 111 , a second insulating layer 112 , a third insulating layer 113 , and a fourth insulating layer 114 from below.
  • each of the first insulating layer 111 , the second insulating layer 112 , the third insulating layer 113 , and the fourth insulating layer 114 may be made of PPG including glass fibers.
  • the insulating substrate may be composed of 8 layers based on the insulating layer.
  • the embodiment is not limited thereto, and the total number of layers of the insulating layer may increase or decrease.
  • the first insulating part 110 may be composed of four layers.
  • the first insulating part 110 may be composed of four layers of prepreg.
  • the second insulating part 120 may include a fifth insulating layer 121 and a sixth insulating layer SR1 from below.
  • the fifth insulating layer 121 constituting the second insulating part 120 may be formed of RCC having a low dielectric constant and a low coefficient of thermal expansion.
  • the sixth insulating layer SR1 constituting the second insulating part 120 may be composed of a solder resist. Accordingly, in the embodiment, the solder resist disposed on the upper surface of the sixth insulating layer SR1 may be removed, and accordingly, the thickness of the circuit board may be reduced.
  • the second insulating part 120 may be composed of two layers.
  • the second insulating part 120 may be composed of one layer of RCC and one layer of solder resist.
  • the sixth insulating layer SR1 constituting the second insulating part 120 may be composed of a plurality of layers.
  • the sixth insulating layer SR1 includes the 1-1 sub-solder resist SR1-1 and the 1-1 sub-solder resist SR1- which are disposed on the upper surface of the fifth insulating layer 121 . It may include a 1-2-th sub-solder resist SR1-2 disposed on the upper surface of 1). That is, the sixth insulating layer SR1 is formed of a solder resist, and thus must have a predetermined thickness to form vias and circuit patterns. However, there is a limit to forming a solder resist having a thickness of one layer or more, and even if it is composed of one layer, a flatness problem may occur.
  • the sixth insulating layer SR1 when the sixth insulating layer SR1 is formed of a solder resist, it is composed of two layers to solve the above problem.
  • the sixth insulating layer SR1 may include a first open region OR1 exposing the first pad 160 among the circuit patterns disposed on the upper surface of the fifth insulating layer 121 .
  • the first open region OR1 may be formed in a groove shape. That is, the general open area is formed in the form of a hole.
  • the open region has a hole shape exposing the upper surface of the fifth insulating layer 121 .
  • the first open region OR1 may be formed by selectively exposing the top surface of the first pad 160 while covering the entire top surface of the fifth insulating layer 121 .
  • the height of the top surface of the sixth insulating layer SR1 is higher than the top surface of the fifth insulating layer 121 and the top surface of the first pad 160 . may be located lower than This will be described below.
  • the third insulating part 130 may include a seventh insulating layer 131 and an eighth insulating layer 132 from above.
  • the seventh insulating layer 131 and the eighth insulating layer 132 constituting the third insulating part 130 may be formed of RCC having a low dielectric constant and a low coefficient of thermal expansion. That is, in the first embodiment, the third insulating part 130 may be composed of two layers.
  • the third insulating part 130 may be composed of a two-layer RCC.
  • the total number of insulating layers is 8
  • the first insulating part 110 formed of prepreg is formed in 4 layers
  • the second insulating layer is formed of a mixed structure of RCC and solder resist.
  • the portion 120 is formed in two layers and the third insulating portion 130 composed of RCC is illustrated as being formed in two layers, the present invention is not limited thereto. The number may increase or decrease.
  • the second insulating part 120 and the third insulating part 130 are configured according to the number of RCC layers in the second insulating part 120 and the third insulating part 130 .
  • the coefficient of thermal expansion (CTE) of the RCC insulating layer may be determined.
  • the RCC includes the fifth insulating layer 121 , the seventh insulating layer 131 , and the eighth insulating layer 132 .
  • the coefficient of thermal expansion (CTE) of the fifth insulating layer 121 , the seventh insulating layer 131 , and the eighth insulating layer 132 composed of RCC is that of the prepreg constituting the first insulating part 110 . It can be determined by the coefficient of thermal expansion (CTE).
  • the fifth insulating layer 121 , the seventh insulating layer 131 , and the eighth insulating layer 132 composed of the RCC are basically the coefficients of thermal expansion of the prepreg constituting the first insulating part 110 .
  • the fifth insulating layer 121 , the seventh insulating layer 131 , and the eighth insulating layer 132 composed of RCC have a second range smaller than the first range according to the total number of insulating layers composed of RCC. It may have a coefficient of thermal expansion (CTE). In this case, the coefficient of thermal expansion (CTE) in the second range may be included in the first range.
  • the coefficient of thermal expansion (CTE) of the fifth insulating layer 121 , the seventh insulating layer 131 , and the eighth insulating layer 132 composed of the RCC can be easily adjusted by adjusting the content of the filler included in the RCC. can be adjusted
  • the circuit board according to the first embodiment includes a first insulating part 110 , a second insulating part 120 , and a third insulating part 130
  • the first insulating part 110 is glass fiber.
  • RCC resistance-resistant component
  • a part of the insulating layer constituting the second insulating part 120 is formed of soldering resist. Accordingly, in the embodiment, it is possible to remove the outermost protective layer, thereby achieving slimming of the circuit board.
  • a circuit pattern 140 may be disposed on the surface of the insulating layer constituting each of the first insulating part 110 , the second insulating part 120 , and the third insulating part 130 .
  • a circuit pattern 140 may be disposed on at least one surface of each of the seventh insulating layer 131 and the eighth insulating layer 132 .
  • the circuit pattern 140 is a wire that transmits an electrical signal, and may be formed of a metal material having high electrical conductivity. To this end, the circuit pattern 140 includes at least one selected from gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper (Cu), and zinc (Zn). It may be formed of a metallic material.
  • the circuit pattern 140 is selected from among gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper (Cu), and zinc (Zn) having excellent bonding strength. It may be formed of a paste including at least one metal material or a solder paste. Preferably, the circuit pattern 140 may be formed of copper (Cu), which has high electrical conductivity and is relatively inexpensive.
  • the circuit pattern 140 may have a thickness of 12 ⁇ m ⁇ 2 ⁇ m. That is, the thickness of the circuit pattern 140 may be in a range of 10 ⁇ m to 14 ⁇ m.
  • the circuit pattern 140 can be formed using an additive process, a subtractive process, a modified semi additive process (MSAP), and a semi additive process (SAP) process, which are typical circuit board manufacturing processes. and a detailed description thereof will be omitted here.
  • MSAP modified semi additive process
  • SAP semi additive process
  • the circuit pattern 140 may include a first pad 160 .
  • the circuit pattern disposed on the upper surface of the fifth insulating layer 121 may include the first pad 160 whose upper surface is exposed through the first open region OR1 of the sixth insulating layer SR1.
  • the first pad 160 may be formed in a device mounting area in which a device according to an embodiment is mounted.
  • the first pad 160 may be a device mounting pad on which a device according to an embodiment is mounted.
  • a buffer layer 400 is disposed on the surface of the insulating layer and/or the circuit pattern 140 constituting the first insulating part 110 , the second insulating part 120 , and the third insulating part 130 , respectively.
  • the buffer layer 400 may be disposed on the surface of at least one of the top, bottom, and side surfaces of the circuit pattern 140 or on the surface of the insulating layer on which the circuit pattern is disposed.
  • a buffer layer formed on the insulating layer or the circuit pattern will be described in detail below.
  • At least one via 150 is formed in at least one of the plurality of insulating layers constituting the first insulating part 110 , the second insulating part 120 , and the third insulating part 130 .
  • the via 150 is disposed to pass through at least one insulating layer among the plurality of insulating layers.
  • the via 150 may pass through only one insulating layer among the plurality of insulating layers.
  • the via 150 may be formed while passing through at least two insulating layers among the plurality of insulating layers in common. Accordingly, the via 150 electrically connects the circuit patterns disposed on the surfaces of different insulating layers to each other.
  • the via 150 may also be formed in the sixth insulating layer SR1 .
  • a circuit pattern may be disposed on the upper surface of the sixth insulating layer SR1.
  • the via disposed in the sixth insulating layer SR1 electrically connects the circuit pattern disposed on the upper surface of the sixth insulating layer SR1 and the circuit pattern disposed on the upper surface of the fifth insulating layer 121 . can be connected
  • the via 150 may be formed by filling an inside of a through hole (not shown) penetrating at least one insulating layer among the plurality of insulating layers with a conductive material.
  • the through hole may be formed by any one of machining methods, including mechanical, laser, and chemical machining.
  • machining methods including mechanical, laser, and chemical machining.
  • methods such as milling, drilling, and routing can be used, and when formed by laser processing, UV or CO 2 laser method is used.
  • UV or CO 2 laser method is used.
  • the insulating layer may be opened using chemicals including aminosilane, ketones, and the like.
  • the laser processing is a cutting method that takes a desired shape by concentrating optical energy on the surface to melt and evaporate a part of the material. Complex formation by a computer program can be easily processed. Even difficult composite materials can be machined.
  • the processing by the laser can have a cutting diameter of at least 0.005 mm, and has a wide advantage in a range of possible thicknesses.
  • the laser processing drill it is preferable to use a YAG (Yttrium Aluminum Garnet) laser, a CO 2 laser, or an ultraviolet (UV) laser.
  • the YAG laser is a laser that can process both the copper foil layer and the insulating layer
  • the CO 2 laser is a laser that can process only the insulating layer.
  • the via 150 is formed by filling the inside of the through hole with a conductive material.
  • the metal material forming the via 150 may be any one material selected from copper (Cu), silver (Ag), tin (Sn), gold (Au), nickel (Ni), and palladium (Pd).
  • the conductive material may be filled using any one or a combination of electroless plating, electrolytic plating, screen printing, sputtering, evaporation, inkjetting and dispensing.
  • the first pad 160 may be exposed through the first open region OR1 of the sixth insulating layer SR1 .
  • the first pad 160 may be configured in plurality.
  • a portion of the first pad 160 may serve as a pattern for signal transmission, and another portion may serve as an inner lead electrically connected to the electronic component 300 .
  • a surface treatment layer (not shown) may be disposed on the first pad 160 .
  • the surface treatment layer may improve soldering characteristics while protecting the first pad 160 .
  • the surface treatment layer may be formed of a metal including gold (Au).
  • the surface treatment layer may include only pure gold (purity of 99% or more), and alternatively, may be formed of an alloy containing gold (Au).
  • the alloy may be formed of a gold alloy containing cobalt.
  • the solder paste 200 is disposed on the first pad 160 .
  • the solder paste 200 is an adhesive for fixing the electronic component 300 attached to the insulating substrate. Accordingly, the solder paste 200 may be called an adhesive.
  • the adhesive may be a conductive adhesive, alternatively may be a non-conductive adhesive. That is, the circuit board may be a board to which the electronic component 300 is attached by wire bonding, and accordingly, terminals (not shown) of the electronic component 300 may not be disposed on the adhesive. Also, the adhesive may not be electrically connected to the electronic component 300 . Accordingly, the adhesive may use a non-conductive adhesive, or alternatively, a conductive adhesive may be used.
  • the conductive adhesive is largely divided into an anisotropic conductive adhesive and an isotropic conductive adhesive, and basically includes conductive particles such as Ni, Au/polymer, or Ag, and thermosetting, thermoplastic, or this conductive adhesive. It is composed of a blend type insulating resin that mixes the characteristics of the two.
  • the non-conductive adhesive may be a polymer adhesive, preferably a non-conductive polymer adhesive including a thermosetting resin, a thermoplastic resin, a filler, a curing agent, and a curing accelerator.
  • the electronic component 300 may include both devices and chips.
  • the device may be divided into an active device and a passive device.
  • the active device is a device that actively uses a non-linear portion
  • the passive device refers to a device that does not use a non-linear characteristic even though both linear and non-linear characteristics exist.
  • the passive element may include a transistor, an IC semiconductor chip, and the like, and the passive element may include a capacitor, a resistor, an inductor, and the like.
  • the passive element is mounted on a substrate together with a conventional semiconductor package to increase a signal processing speed of a semiconductor chip, which is an active element, or to perform a filtering function.
  • the electronic component 300 may include all of a semiconductor chip, a light emitting diode chip, and other driving chips.
  • a resin molding part (not shown) may be formed on the uppermost insulating layer, and accordingly, the electronic component 300 and the first pad 160 may be protected by the resin molding part.
  • a solder resist is disposed on the surface of the uppermost insulating layer of the circuit board.
  • the uppermost insulating layer is made of solder resist, and accordingly, the solder resist additionally disposed on the sixth insulating layer SR1 may be omitted.
  • a second solder resist SR2 is disposed under the lowermost insulating layer among the plurality of insulating layers.
  • the second solder resist SR2 may be a protective layer that protects the lower surface of the eighth insulating layer 132 .
  • FIG. 2 is a view for explaining a first open region formed in a sixth insulating layer according to an embodiment.
  • an upper region of the fifth insulating layer 121 in the embodiment may include a first region R1 and a second region R2 .
  • the first region R1 may be a component mounting region in which the electronic component 300 is disposed.
  • the second region R2 may be a region other than the first region R1 .
  • a first open region OR1 may be formed in the sixth insulating layer SR1 to correspond to the first region R1 .
  • the first open region OR1 may expose a top surface of the first pad 160 disposed in the first region R1 .
  • the first pad 160 may have a first height H1.
  • the sixth insulating layer SR1 may have a second height H2 having a top surface in the first open region OR1 lower than the first height H1 .
  • the second height H2 may have a range of 5% to 95% of the first height H1 .
  • the second height H2 may have a range of 10% to 90% of the first height H1 .
  • the second height H2 may have a range of 20% to 80% of the first height H1 .
  • the fifth insulating layer 121 is formed due to a process deviation during the formation of the first open region OR1 . Problems with removal to the surface may occur.
  • the second height H2 is lower than 5% of the first height H1 , the first pad 160 is damaged due to a process deviation during the formation of the first open region OR1 . problems may arise.
  • the first pad 160 may 6 A problem of being covered by the insulating layer SR1 may occur.
  • the sixth insulation is formed on the surface of the first pad 160 during the formation of the first open region OR1 . A resin corresponding to the layer SR1 may remain, thereby reducing reliability in circuit connection characteristics.
  • a buffer layer may be disposed on at least one surface of the insulating layer or the circuit pattern 140 .
  • the buffer layer 400 may be disposed between the insulating layer and the circuit pattern 140 in a region where the insulating layer and the circuit pattern 140 overlap.
  • the buffer layer 400 may be a surface treatment layer treated on the surface of the insulating layer.
  • the buffer layer 400 may be a surface treatment layer treated on the surface of the circuit pattern 140 .
  • the buffer layer 400 may be an intermediate layer disposed between the insulating layer and the circuit pattern.
  • the buffer layer 400 may be a coating layer disposed between the insulating layer and the circuit pattern.
  • the buffer layer 400 may be a functional layer that improves adhesion between the insulating layer and the circuit pattern, that is, an adhesion strengthening layer.
  • 3 to 6 are views for explaining the position and arrangement relationship of the buffer layer 400 .
  • the position and arrangement relationship of the buffer layer 400 disposed on the fifth insulating layer 121 of the second insulating part 120 among the plurality of insulating parts will be described.
  • the buffer layer 400 may also be disposed in the insulating layer constituting the first insulating part 110 and the third insulating part 130 to correspond to the position and arrangement relationship described below.
  • the buffer layer 400 may be disposed on the surface of the circuit pattern.
  • the buffer layer 400 may be disposed on an upper surface and a lower surface of the circuit pattern. That is, the buffer layer 400 may be disposed on a surface that contacts or faces the insulating layer among the surfaces of the circuit pattern.
  • the buffer layer 400 may be disposed on the surface of the circuit pattern.
  • the buffer layer 400 may be disposed on an upper surface, a lower surface, and both sides of the circuit pattern. That is, the buffer layer 400 may be disposed to surround the entire surface of the circuit pattern.
  • the buffer layer 400 may be disposed on the surface of the insulating layer.
  • the buffer layer 400 may be disposed on an upper surface and a lower surface of the insulating layer. That is, the buffer layer 400 may be disposed on a surface of the insulating layer that contacts or faces the circuit pattern 140 . That is, the buffer layer 400 may be disposed on the entire surface of the insulating layer on which the circuit pattern 140 is disposed.
  • the buffer layer 400 may be disposed on the surface of the insulating layer.
  • the buffer layer 400 may be disposed on an upper surface and a lower surface of the insulating layer. That is, the buffer layer 400 may be disposed on a surface of the insulating layer that contacts or faces the circuit pattern 140 . That is, the buffer layer 400 may be disposed only in a region where the circuit pattern 140 is disposed on the surface of the insulating layer on which the circuit pattern 140 is disposed.
  • the buffer layer 400 may be disposed between the insulating layer and the circuit pattern 140 .
  • the buffer layer 400 may be disposed between the insulating layer and the circuit pattern 140 , and the buffer layer 400 may be coupled to one surface of the insulating layer and one surface of the circuit pattern 140 . That is, the end group of the buffer layer, the end group of the insulating layer, the end group of the buffer layer and the end group of the circuit pattern may be chemically bonded.
  • the buffer layer 400 may be formed to have a constant thickness.
  • the buffer layer 400 may be formed as a thin film.
  • the buffer layer 400 may be formed to a thickness of 500 nm or less.
  • the buffer layer 400 may be formed to a thickness of 5 nm to 500 nm.
  • the thickness of the buffer layer 400 is formed to be 5 nm or less, the thickness of the buffer layer is too thin to sufficiently secure the adhesive force between the insulating layer and the circuit pattern, and the thickness of the buffer layer is formed to exceed 500 nm , the effect of improving adhesion according to the thickness is insignificant, the overall thickness of the circuit board may be increased, and the dielectric constant of the insulating layer may increase, so that the transmission loss of the circuit board may increase in high frequency applications.
  • the buffer layer 400 may include a plurality of elements. A plurality of elements included in the buffer layer 400 are combined with each other in the buffer layer to be included in molecular or ionic form, and the molecules, the molecule, and the ion may be chemically bonded to each other to form a buffer layer. have.
  • the buffer layer 400 may include at least one of a carbon element, a nitrogen element, an oxygen element, a silicon element, a sulfur element, and a metal element.
  • the buffer layer 400 may include all of a carbon element, a nitrogen element, an oxygen element, a silicon element, a sulfur element, and a metal element.
  • the carbon element, nitrogen element, oxygen element, silicon element, sulfur element, and metal element may be combined with each other in the buffer layer to exist in a molecular form or may exist as a single ion form.
  • the oxygen element, the carbon element, and the nitrogen element may be related to a functional group of the buffer layer coupled to the insulating layer. That is, a functional group formed by molecules including the oxygen element, the carbon element, the nitrogen atom, and the like may be chemically bonded to the insulating layer.
  • the carbon element, the nitrogen element, the silicon element, and the sulfur element among the plurality of elements may be related to a functional group of the buffer layer coupled to the circuit pattern. That is, a functional group formed by molecules including the carbon element, the nitrogen element, the silicon element, the sulfur element, etc. may be chemically bonded to the circuit pattern.
  • the metal element may combine molecules formed by the carbon element, nitrogen element, oxygen element, silicon element, and sulfur element to each other. That is, molecules formed by the carbon element, nitrogen element, oxygen element, silicon element, and sulfur element may be chemically combined through the metal element to form a buffer layer. That is, the metal element may be disposed between the molecules to serve as a medium for chemically bonding the molecules.
  • the carbon element, nitrogen element, oxygen element, silicon element, sulfur element, and metal element may be included in a constant mass ratio.
  • the metal element may include the most than other elements, and the carbon element, nitrogen element, oxygen element, silicon element, and sulfur element each have a constant mass ratio based on the metal element. can be included as
  • the ratio of the carbon element to the metal element ((carbon element / copper element) * 100) may be 5 to 7,
  • the ratio of the nitrogen element to the metal element ((nitrogen element/copper element)*100) may be 1.5 to 7.
  • the ratio of the oxygen element to the metal element ((oxygen element/copper element)*100) may be 1.1 to 1.9.
  • the ratio of the silicon element to the metal element ((silicon element/copper element)*100) may be 0.5 to 0.9.
  • the ratio of the element sulfur to the metal element ((element sulfur/element copper)*100) may be 0.5 to 1.5.
  • a ratio of the carbon element, nitrogen element, oxygen element, silicon element, and sulfur element to the metal element may be related to a bonding strength of the insulating layer or the circuit board.
  • the bonding force between the buffer layer and the circuit board or the buffer layer and the insulating layer may be weakened. have.
  • the ratio of the nitrogen element to the metal element ((nitrogen element / copper element) * 100) is out of the range of 1.5 to 7, the bonding force between the buffer layer and the circuit board or the buffer layer and the insulating layer may be weakened. have.
  • the bonding force between the buffer layer and the insulating layer may be weakened.
  • the bonding force between the buffer layer and the circuit board may be weakened.
  • the bonding force between the buffer layer and the circuit board may be weakened.
  • the carbon element, nitrogen element, oxygen element, silicon element, sulfur element, and metal element exist in the form of molecules or ions in the buffer layer, and the molecules and the ions may be connected to each other by bonding.
  • the buffer layer 400 may include molecules and metal ions formed by the carbon element, nitrogen element, oxygen element, silicon element, sulfur element, and metal elements.
  • the molecules included in the buffer layer 400 may include at least two types of molecules depending on the size of the molecule or the size of the molecular weight.
  • the molecule may include macromolecules and monomolecules.
  • the macro molecule, the single molecule, and the metal ion may be formed in a structure in which they are bonded to each other in the buffer layer.
  • the macro molecule, the single molecule, and the metal ion may be chemically bonded through covalent bonds and coordination bonds in the buffer layer to form a structure in which they are connected to each other.
  • the metal ion may connect the macro molecules, the single molecules, or the macro molecule and the single molecule to each other.
  • the macro molecules, the monomolecules, or the macro molecule and the monomolecule are coordinated with the metal ion, and accordingly, the macromolecules, the monomolecules, or the macromolecule and the monomolecule may be chemically bound.
  • the metal ions may include the same material as the circuit pattern.
  • the metal ion may include a material different from that of the circuit pattern.
  • the metal ions may include copper or a metal other than copper.
  • the metal ions may be formed by the circuit pattern.
  • metal ions may be formed by ionizing the circuit pattern including metal using a separate oxidizing agent. Accordingly, the ionized metal ions may form a buffer layer by coordinating the macro molecules and the monomolecules in the buffer layer to connect the molecules to each other.
  • a separate metal ion may be added when the buffer layer is formed, and the metal ion may form a buffer layer by coordinating the macro molecule and the single molecule in the buffer layer to connect the molecules to each other.
  • the separately added metal ions may be the same as or different from the metal of the circuit pattern.
  • the macro molecule and the single molecule may include at least one of the carbon element, nitrogen element, oxygen element, silicon element, and sulfur element.
  • the macro molecule and the single molecule may be molecules including at least one of the carbon element, nitrogen element, oxygen element, silicon element, and sulfur element.
  • the macro molecule may include a molecule including the carbon element and the nitrogen element.
  • the macro molecule may include an azole group including the carbon element and the nitrogen element.
  • the macro molecule may include a molecule including the silicon element.
  • the macro molecule may include a silane group including the silicon element.
  • the single molecule may include the carbon element, the nitrogen element, and the sulfur element. That is, the single molecule may be a molecule including the carbon element, the nitrogen element, and the sulfur element.
  • the single molecule may include an SCN group to which a thiocyanate group (-SCN) is connected.
  • the buffer layer 400 may include a plurality of functional groups.
  • the buffer layer 400 may include a first functional group chemically bonded to the insulating layer and a second functional group chemically combined with the circuit pattern 140 .
  • the macro molecule and the monomolecules may include a plurality of terminal groups, ie, functional groups, chemically bonded to the insulating layer and the circuit pattern.
  • functional groups chemically bonded to the insulating layer and the circuit pattern.
  • the first functional group and the second functional group may be defined as terminal groups of the buffer layer connected to one of the macro molecule, the mono atom, or the metal atom.
  • the first functional group may be bonded to the insulating layer by a covalent bond.
  • the first functional group may include functional groups covalently bonded to the insulating layer.
  • the first functional group may include a hydroxyl group (-OH) and an N group of the azole group.
  • the second functional group may be coupled to the circuit pattern 140 by coordination bonding.
  • the second functional group may include functional groups coordinated with the circuit pattern 140 .
  • the second functional group may include a Si group and a thiocyanate group (-SCN) of a silane group.
  • the first functional group and the second functional group included in the buffer layer may be chemically bonded to the insulating layer and the circuit pattern, respectively. Accordingly, by the buffer layer disposed between the insulating layer and the circuit pattern, adhesion between the insulating layer, which is a dissimilar material, and the circuit pattern may be improved.
  • the fifth insulating layer 121 , the seventh insulating layer 131 , and the eighth insulating layer 132 made of RCC include a material capable of securing mechanical/chemical reliability with a low dielectric constant. can do.
  • the fifth insulating layer 121 , the seventh insulating layer 131 , and the eighth insulating layer 132 may have a dielectric constant Dk of 3.0 or less.
  • the fifth insulating layer 121 , the seventh insulating layer 131 , and the eighth insulating layer 132 may have a dielectric constant of 2.03 to 2.7. Accordingly, the insulating layer may have a low dielectric constant, and when the insulating layer is applied to a circuit board for high frequency use, transmission loss according to the dielectric constant of the insulating layer may be reduced.
  • the RCC may be composed of three layers.
  • an insulating layer formed of prepreg may be composed of 4 layers
  • an insulating layer formed of RCC may be composed of 3 layers
  • an insulating layer formed of solder resist may be 1 It may consist of layers.
  • the RCC may occupy a range of 20% to 50% of the total number of insulating layers.
  • the RCC may have a thickness in the range of 20% to 50% in the total thickness of the insulating layer.
  • the total thickness of the insulating layer may mean the thickness of only the pure insulating layers excluding the thickness of the circuit pattern, the thickness of the buffer layer, and the thickness of the protective layer from the total thickness of the circuit board.
  • the fifth insulating layer 121 , the seventh insulating layer 131 , and the eighth insulating layer 132 may have a coefficient of thermal expansion of 50 (10 ⁇ 6 m/m ⁇ k) or less.
  • the fifth insulating layer 121 , the seventh insulating layer 131 , and the eighth insulating layer 132 are 50 (10 ⁇ 6 m/m ⁇ k) or less. It may have a coefficient of linear expansion of .
  • the fifth insulating layer 121 , the seventh insulating layer 131 , and the eighth insulating layer 132 may have a coefficient of thermal expansion in the range of 10 to 50 (10 ⁇ 6 m/m ⁇ k).
  • the fifth insulating layer 121 , the seventh insulating layer 131 , and the eighth insulating layer 132 have a layer number or thickness of 20% to 50% in the stacked structure of the entire insulating layer.
  • the fifth insulating layer 121, the seventh insulating layer 131, and the eighth insulating layer 132 may be composed of three layers, and RCC at this time is 10 to 50 (10 - It may have a coefficient of thermal expansion in the range of 6 m/m ⁇ k).
  • the thermal expansion coefficients of the fifth insulating layer 121 , the seventh insulating layer 131 and the eighth insulating layer 132 are the fifth insulating layer 121 , the seventh insulating layer 131 and the eighth insulating layer. (132) can be easily adjusted by adjusting the content of the filler contained in.
  • the RCC constituting the fifth insulating layer 121 , the seventh insulating layer 131 , and the eighth insulating layer 132 has a coefficient of thermal expansion in the range of 10 to 50 (10 ⁇ 6 m/m ⁇ k). For this, it may include a filler of 55 wt% to 73 wt%.
  • the thermal expansion coefficient of the RCC constituting the fifth insulating layer 121, the seventh insulating layer 131, and the eighth insulating layer 132 is outside the range of 10 to 50 (10 -6 m/m ⁇ k). In this case, a problem may occur in the overall reliability of the circuit board.
  • the thermal expansion coefficient of the RCC constituting the fifth insulating layer 121 , the seventh insulating layer 131 , and the eighth insulating layer 132 is greater than 50 (10 ⁇ 6 m/m ⁇ k) , warpage may occur in the circuit board lamination process due to a mismatch with the coefficient of thermal expansion of the prepreg constituting the first insulating part 110 .
  • the circuit board is manufactured by sequentially stacking heterogeneous insulating layers composed of prepreg and RCC.
  • the prepreg and the RCC continuous stress due to heat may be transferred to the circuit board.
  • the stress as described above the degree of occurrence of warpage of the circuit board increases.
  • the stretching rate of the RCC is made to correspond to the stretching rate of the prepreg, so that the circuit board It should be possible to minimize the degree of warpage of the substrate.
  • the fifth insulating layer 121 , the seventh insulating layer 131 , and the eighth insulating layer 132 in the above embodiment may have a low coefficient of thermal expansion, thereby minimizing cracks in the insulating layer due to temperature change.
  • the fifth insulating layer 121 , the seventh insulating layer 131 , and the eighth insulating layer 132 may be formed of two materials.
  • the fifth insulating layer 121 , the seventh insulating layer 131 , and the eighth insulating layer 132 may include a material in which two compounds are mixed.
  • the fifth insulating layer 121 , the seventh insulating layer 131 , and the eighth insulating layer 132 may include a first compound and a second compound.
  • the first material and the second material may be included in a certain ratio range.
  • the first material and the second material may be included in a ratio of 4:6 to 6:4.
  • the fifth insulating layer 121 , the seventh insulating layer 131 , and the eighth insulating layer 132 may further include a filler.
  • the fifth insulating layer 121 , the seventh insulating layer 131 , and the eighth insulating layer 132 may further include a filler such as silicon dioxide (SiO 2 ).
  • the filler may be included in an amount of about 55 wt% to about 73 wt% based on the total of the fifth insulating layer 121 , the seventh insulating layer 131 , and the eighth insulating layer 132 . .
  • the ratio of the filler is out of the above range, the size of the coefficient of thermal expansion or the dielectric constant may be increased by the filler, and thus the properties of the insulating layer may be deteriorated, and a warpage phenomenon may occur due to mismatching of the coefficient of thermal expansion with the prepreg. have.
  • first material and the second material may be chemically non-bonded with each other in the fifth insulating layer 121 , the seventh insulating layer 131 , and the eighth insulating layer 132 .
  • first material including the first compound and the second material including the second compound may be chemically bonded directly or through a separate linking group.
  • the first material may include a material having an insulating property.
  • the first material may have improved mechanical properties due to high impact strength.
  • the first material may include a resin material.
  • the first material may include a first compound including polyphenyl ether (PPE).
  • the first material may include a plurality of the first compounds, and the first compounds may be formed by chemically bonding with each other.
  • the first compound may be linearly connected to each other by a covalent bond, that is, a pi-pi bond ( ⁇ - ⁇ ).
  • the first compounds may be formed by chemically bonding with each other so that the first material has a molecular weight of about 300 to 500.
  • the second material may include a second compound.
  • the second material may be formed by chemically bonding a plurality of second compounds to each other.
  • the second compound may include a material having a low dielectric constant and a coefficient of thermal expansion.
  • the second compound may include a material having improved mechanical strength.
  • the second compound may include tricyclodecane and a terminal group connected to the tricyclodecane.
  • the terminal group connected to the tricyclodecane may include an acrylate group, an epoxide group, a carboxyl group, a hydroxyl group, and an isocyanate group.
  • C carbon double bond
  • the second compounds may be cross-linked to form a network structure. That is, the second compounds may be an aggregate of bonds having a plurality of network structures.
  • the second material formed of the second compounds may have a low dielectric constant and a coefficient of thermal expansion according to material properties, and may have improved mechanical strength due to the network structure.
  • FIG. 9 is a view for explaining an arrangement of the first material and the second material constituting the insulating layer.
  • the first material and the second material may each be formed as a single phase in the fifth insulating layer 121 , the seventh insulating layer 131 , and the eighth insulating layer 132 .
  • the first material connected by the covalent bond of the first compound may be disposed inside the second material formed by the second compound cross-linked to each other to form a network structure.
  • the first compound may be disposed inside a network structure of the second material formed by chemically bonding the second compound to prevent the first material from being separated from the second material.
  • the first material and the second material included in the fifth insulating layer 121 , the seventh insulating layer 131 , and the eighth insulating layer 132 are not disposed to be phase-separated in the insulating layer, and one can be formed into a single-phase structure of Accordingly, since the first material and the second material have a low dielectric constant and a low coefficient of thermal expansion due to material properties of the first material and the second material, they may be formed as a single phase, and thus have high mechanical strength.
  • the first insulating part 110 is made of an insulating layer made of PPG including glass fiber
  • the second insulating part 120 is made of RCC and solder resist
  • the third insulating part ( 130) consisted of RCC.
  • the RCC of the second insulating part 120 and the RCC of the third insulating part 130 are composed of RCCs having a low dielectric constant and a low coefficient of thermal expansion as described above.
  • the thermal expansion coefficients of the fifth insulating layer 121 , the seventh insulating layer 131 , and the eighth insulating layer 132 are in the range of 10 to 50 (10 ⁇ 6 m/m ⁇ k).
  • the fifth insulating layer 121, the seventh insulating layer 131, and the eighth insulating layer 132 in the first embodiment are composed of RCC, which contains 55 wt% to 73 wt% of a filler.
  • the coefficient of thermal expansion of the RCC is included in the first range.
  • the coefficient of thermal expansion of the RCC may have a second range smaller than the first range according to the number of layers, and may have a third range larger than the first range. That is, the coefficient of thermal expansion of the RCC may have a second range smaller than the first range when the number of layers increases (five or more layers). In addition, the coefficient of thermal expansion of the RCC may have a third range greater than the first range when the number of layers is decreased (3 layers or less).
  • a copper layer was formed on the insulating layer.
  • a coating layer containing a carbon element, a nitrogen element, an oxygen element, a silicon element, a sulfur element, and a metal element is coated on the surface of the circuit layer in contact with the insulating layer, and then the copper layer and the insulating layer are adhered did
  • the copper layer was patterned to form a circuit pattern, thereby manufacturing a circuit board.
  • the buffer layer included a first functional group including a hydroxyl group (-OH) and an N group of the azole group, and a second functional group including a Si group and a thiocyanate group (-SCN) of a silane group.
  • a circuit pattern was formed in the same manner as in the embodiment, except that a copper layer was formed by directly bonding a copper layer on the insulating layer without forming a coating layer on the copper layer, and a circuit pattern was formed by patterning the copper layer. After the formation, evaluation of adhesion and reliability according to the roughness size of the circuit pattern was performed.
  • the UTM 90° Peel value was measured using UTM equipment.
  • circuit pattern roughness (Ra, mm)
  • Example 1 peel strength, kgf/cm
  • Comparative Example 1 peel strength, kgf/cm
  • the circuit board according to Example 1 has improved reliability compared to the circuit board according to Comparative Example 1.
  • the circuit board according to Example 1 has a coating layer on an insulating layer This coated circuit pattern is formed. Accordingly, it can be seen that as the coating layer is chemically tightly bonded to the insulating layer and the circuit pattern, the peel strength of the circuit pattern is increased, thereby improving the adhesion of the circuit pattern and the reliability of the circuit board. , it can be seen that the circuit board according to Example 1 can have an adhesive force capable of securing the reliability of the circuit board even when the roughness of the circuit pattern is reduced.
  • the circuit board according to Example 1 can have an adhesive force that can secure the reliability of the circuit board even when the surface roughness of the circuit pattern is 0.5 or less or in the range of 0.1 to 0.5. That is, in Example 1
  • the circuit board according to the present invention can reduce the roughness of the circuit pattern when applied to high-frequency applications, thereby reducing transmission loss due to the skin effect, and improving the adhesion of the circuit pattern by the coating layer even with low surface roughness Thus, reliability of the circuit pattern can be secured.
  • the circuit pattern is directly formed on the insulating layer. Accordingly, as the insulating layer and the circuit pattern are formed of different materials, it can be seen that the adhesive strength of the circuit pattern, that is, the peel strength, is very low.
  • a copper layer was formed on the insulating layer.
  • the copper layer was patterned to form a circuit pattern, thereby manufacturing a circuit board.
  • the insulating layer is polyphenyl ether (Polyphenyl Ether, PPE) and tricyclodecane based di-acrylete connected to acrylate to tricyclodecane (tricyclodecane) after putting in a toluene solvent and mixing at a temperature of about 100 °C , was formed by putting an Azo compound initiator and a peroxide initiator.
  • PPE Polyphenyl Ether
  • the insulating layer according to the embodiment has a low dielectric constant and coefficient of thermal expansion when polyphenylether (A) and tricyclodecane based di-acrylete (B) satisfy a ratio of 4:6 to 6:4. At the same time, it can be seen that the reliability is improved by the improved mechanical strength. On the other hand, when the insulating layer does not satisfy the ratio of polyphenylether (A) to tricyclodecane based di-acrylete (B), the mechanical strength is It can be seen that cracks may occur in the insulating layer due to deterioration, and the dielectric constant is increased, making it unsuitable for use as an insulating layer of a high frequency circuit board.
  • a part of the second insulating part 120 and the whole of the third insulating part 130 are made of RCC, and the remaining part of the second insulating part 120 is made of solder resist.
  • the thickness of each insulating layer constituting the second insulating part 120 and the third insulating part 130 may be reduced.
  • FIG. 10 to 15 are views showing the manufacturing method of the circuit board according to the embodiment shown in FIG. 1 in a process order.
  • the inner layer substrate may include the first insulating part 110 .
  • an insulating layer including a prepreg may be first prepared, and the via 150 may be formed in the insulating layer made of the prepreg.
  • the process of forming the circuit pattern 140 on the surface of the insulating layer made of the prepreg may be performed.
  • the manufacturing process of the inner layer substrate as described above is a known technique in the technical field to which the present invention pertains, a detailed description thereof will be omitted.
  • a process of laminating the fifth insulating layer 121 and the seventh insulating layer 131 on the upper and lower surfaces of the inner substrate may be performed, respectively.
  • Each of the fifth insulating layer 121 and the seventh insulating layer 131 may be formed of the above-described RCC.
  • the circuit pattern 140 may be formed on the upper surface of the fifth insulating layer 121 and the upper surface of the seventh insulating layer 131 , respectively.
  • a process of forming the via 150 in the fifth insulating layer 121 and the seventh insulating layer 131 may be performed, respectively.
  • the circuit pattern formed on the upper surface of the fifth insulating layer 121 may include the first pad 160 , which is a mounting pad on which the electronic component 300 is mounted.
  • a process of forming a sixth insulating layer SR1 on the fifth insulating layer 121 and forming an eighth insulating layer 132 under the seventh insulating layer 131 can proceed.
  • the sixth insulating layer SR1 is a solder resist.
  • the sixth insulating layer SR1 may be formed in two layers, considering that it is difficult to form a desired height with one layer.
  • the sixth insulating layer SR1 may be formed of a plurality of layers. Specifically, the sixth insulating layer SR1 includes the 1-1 sub-solder resist SR1-1 and the 1-1 sub-solder resist SR1- which are disposed on the upper surface of the fifth insulating layer 121 . It may include a 1-2-th sub-solder resist SR1-2 disposed on the upper surface of 1). That is, the sixth insulating layer SR1 is formed of a solder resist, and thus must have a predetermined thickness to form vias and circuit patterns. However, there is a limit to forming a solder resist having a thickness of one layer or more, and even if it is composed of one layer, a flatness problem may occur.
  • the sixth insulating layer SR1 is formed of a solder resist, it is composed of two layers to solve the above problem.
  • the eighth insulating layer 132 may be formed of RCC. That is, the eighth insulating layer 132 may include a copper foil layer ML on its lower surface.
  • a process of forming a via hole VH in each of the sixth insulating layer SR1 and the eighth insulating layer 132 may be performed.
  • a process of forming the first open region OR1 exposing the surface of the first pad 160 may be performed in the sixth insulating layer SR1 .
  • the sixth insulating layer SR1 may include a first open region OR1 exposing the first pad 160 among the circuit patterns disposed on the upper surface of the fifth insulating layer 121 .
  • the first open region OR1 may be formed in a groove shape. That is, the general open area is formed in the shape of a hole.
  • the open region has a hole shape exposing the upper surface of the fifth insulating layer 121 .
  • the first open region OR1 may be formed by selectively exposing the top surface of the first pad 160 while covering the entire top surface of the fifth insulating layer 121 .
  • the height of the top surface of the sixth insulating layer SR1 is higher than the top surface of the fifth insulating layer 121 and the top surface of the first pad 160 . may be located lower than
  • a process of forming vias and circuit patterns in the sixth insulating layer SR1 and the eighth insulating layer 132 may be performed, respectively.
  • a process of forming a second solder resist SR2 protecting the lower surface of the eighth insulating layer 132 on the lower surface of the eighth insulating layer 132 may be performed.
  • a solder paste 200 is disposed on the first pad 160 exposed through the first open region OR1 of the sixth insulating layer SR1 , and the solder paste A process of mounting the electronic component 300 may be performed using the reference numeral 200 .
  • a part of the insulating layer constituting the circuit board is composed of solder resist.
  • the solder resist may also be a type of the insulating layer.
  • the insulating layer in the embodiment may refer to a layer in which circuit patterns are disposed, and thus vias for electrically connecting circuit patterns disposed in different layers therein are disposed.
  • the insulating layer in the embodiment means a layer in which a circuit pattern is disposed and a via is disposed therein.
  • the solder resist may refer to a protective layer that protects the surface of the insulating layer.
  • the insulating layer is formed using a solder resist having a function of protecting the surface of the insulating layer. Accordingly, in the embodiment, the solder resist disposed on the outermost side may be removed, and the thickness of the circuit board may be reduced by a corresponding thickness.
  • an open region is formed in the solder resist to form a cavity in which an electronic component is to be mounted. Accordingly, in the embodiment, by mounting the electronic component in the open area opened through the solder resist, the overall thickness of the circuit board can be reduced by the depth of the open area, and thus slimming can be achieved.
  • the circuit board according to the embodiment may include a buffer layer disposed between the insulating layer and the circuit pattern. That is, in the circuit board according to the embodiment, the buffer layer may be formed on the surface of the circuit pattern or the buffer layer may be formed on the insulating layer. The buffer layer may be disposed between the insulating layer and the circuit pattern to improve adhesion between the insulating layer and the circuit pattern.
  • the insulating layer and the circuit pattern are heterogeneous materials including a resin material and a metal, respectively, and when the circuit pattern is formed on the insulating layer, there is a problem in that adhesion is reduced.
  • the buffer layer includes a plurality of functional groups coupled to the insulating layer and the circuit pattern, and the functional groups are chemically bonded to the insulating layer and the circuit pattern by a covalent bond or a coordination bond, thereby forming the insulating layer and the circuit pattern. It is possible to improve the adhesion of the circuit pattern.
  • the circuit board according to the embodiment is used for high-frequency applications, it is possible to reduce the transmission loss of high-frequency signals by keeping the surface roughness of the circuit pattern low, and even when the surface roughness of the circuit pattern is kept low, the buffer layer Since adhesion between the insulating layer and the circuit pattern can be ensured, the overall reliability of the circuit pattern can be secured.
  • circuit board according to the embodiment may include an insulating layer having improved strength with a low dielectric constant and a low coefficient of thermal expansion.
  • the insulating layer includes a first material and a second material having a low dielectric constant and improved strength, and as the first material is formed in the insulating layer to be disposed inside the network structure of the second material, Phase separation of the first material and the second material may be prevented. Accordingly, the insulating layer may form the first material and the second material as a single phase, thereby improving the strength of the insulating layer.
  • the second material having a network structure by increasing the free volume, that is, molecular motion, of the second material having a network structure by cross-linking, polymer chains having a network structure can be structured so that they are not closely arranged, and inside the network structure As the first material is partially disposed, the first material and the second material may be formed as a single phase inside the insulating layer.
  • the circuit board according to the embodiment is used for high-frequency applications, it is possible to reduce the dielectric constant of the insulating layer to reduce the transmission loss of the high-frequency signal, and to improve the thermal expansion coefficient and mechanical strength of the insulating layer, thereby improving the overall strength of the circuit board. reliability can be ensured.
  • the circuit board according to the embodiment since the circuit board according to the embodiment includes an insulating layer having a low dielectric constant and a low thermal window coefficient, a part of the insulating layer including the conventional glass fiber may be replaced. Specifically, the circuit board according to the embodiment may remove glass fibers included in some insulating layers among a plurality of insulating layers. Specifically, in the circuit board according to the embodiment, the dielectric constant and the coefficient of thermal expansion of the insulating layer can be easily adjusted by using the resin and filler constituting the RCC (Resin coated copper). As an insulating layer is formed with the above, the overall thickness of the circuit board can be reduced.
  • RCC Resin coated copper
  • the circuit board according to the embodiment is composed of an insulating layer having a low coefficient of thermal expansion, it is possible not only to remove the core layer for securing strength, but also to reduce the thickness of the insulating layer, and thus the thickness of the circuit pattern It is possible to provide an insulating layer having a smaller thickness.
  • 16 is a diagram illustrating a circuit board according to a second embodiment.
  • the circuit board 1000A includes an insulating substrate including first to third insulating parts, a first pad 160 , a second pad 170 , solder pastes 200 and 400 , and an electronic component 300 . , 500) may be included.
  • the insulating substrate may be composed of an insulating portion including a plurality of insulating layers.
  • the insulating part includes a first insulating part 110 made of prepreg, a second insulating part 120 disposed on the first insulating part 110 and having a mixed layer structure of RCC and solder resist, and the first insulating part. It may include a third insulating portion 130A disposed under the portion 110 and configured as a mixed layer structure of RCC and solder resist.
  • the layer structure of the third insulating part 130A may be configured as a mixed layer structure of RCC and solder resist.
  • first insulating part and the second insulating part in the second embodiment are substantially the same as the first insulating part and the second insulating part shown in FIG. 1 , and a detailed description thereof will be omitted.
  • the third insulating part 130A may include a seventh insulating layer 131 and an eighth insulating layer SR2A.
  • the eighth insulating layer in the first embodiment is composed of RCC
  • the eighth insulating layer SR2A in the second embodiment may be composed of a solder resist.
  • the eighth insulating layer SR2A may have the same two-layer structure as the sixth insulating layer SR1.
  • the eighth insulating layer SR2A may include a 2-1 th sub-solder resist SR2-1 and a 2-2 th sub-solder resist SR2-2.
  • a second open region OR2 may be formed in the eighth insulating layer SR2A.
  • the circuit pattern formed on the lower surface of the seventh insulating layer 131 includes the second pad 170 on which the second electronic component 500 is to be disposed.
  • the second open region OR2 of the eighth insulating layer SR2A may be formed to expose the lower surface of the second pad 170 .
  • the RCC among the laminated structure of the circuit board in the embodiment may be composed of two layers. That is, in the stacked structure of the circuit board according to the second embodiment, the RCC may include a fifth insulating layer 121 and a seventh insulating layer 131 .
  • 17 is a diagram illustrating a circuit board according to a third embodiment.
  • the circuit board 1000B may include an insulating substrate including first to third insulating parts, a first pad 160 , a solder paste 200 , and an electronic component 300 .
  • the insulating substrate may be composed of an insulating portion including a plurality of insulating layers.
  • the insulating part includes a first insulating part 110A made of prepreg, a second insulating part 120 disposed on the first insulating part 110 and made of solder resist, and below the first insulating part 110 . It may include a third insulating part 130B disposed and composed of RCC.
  • the first insulating part in the first embodiment is composed of prepreg and has a four-layer structure, but in the third embodiment, the first insulating part is composed of two layers of prepreg. Accordingly, the first insulating part in the third embodiment may include only the first insulating layer 111a and the second insulating layer 112a.
  • the third insulating part in the first embodiment is composed of two layers of RCC
  • the third insulating part in the third embodiment may be composed of three layers of RCC.
  • the third insulating part may include a sixth insulating layer 131B, a seventh insulating layer 132B, and an eighth insulating layer 133B.
  • the second insulating part 120 in the third embodiment may be composed of one layer of RCC and two layers of solder resist.
  • the second insulating part 130 may include a third insulating layer 121 , a fourth insulating layer SR1A, and a fifth insulating layer SR1B.
  • the first insulating part was composed of two layers of prepreg, and the third insulating part was composed of three layers of RCC, thereby securing reliability.
  • a first pad 160B is disposed on the upper surface of the third insulating layer 121 .
  • each of the fourth insulating layer SR1A and the fifth insulating layer SR1B may be formed of a solder resist. That is, in the third embodiment, the second insulating portion includes two layers of solder resist.
  • the fourth insulating layer SR1A may have a plurality of layer structures. That is, in the third embodiment, as the fourth insulating layer SR1A is composed of a solder resist, it may be composed of two layers of the solder resists SR1-1A and SR1-2A. Also, similarly, the fifth insulating layer SR1B may be formed of two layers of solder resists SR1-1B and SR1-2B.
  • an open region in which an electronic component is to be mounted may be formed in the fourth insulating layer SR1A and the fifth insulating layer SR1B. That is, in the first embodiment, the open region is formed on only one insulating layer, but in the third embodiment, the open region OR1 may be formed by opening two insulating layers in common. Accordingly, in the third exemplary embodiment, the open region OR1 may include a first portion formed in the fourth insulating layer SR1A and a second portion formed in the fifth insulating layer SR1B.
  • a part of the insulating layer constituting the circuit board is composed of solder resist.
  • the solder resist may also be a type of the insulating layer.
  • the insulating layer in the embodiment may refer to a layer in which circuit patterns are disposed, and thus vias for electrically connecting circuit patterns disposed in different layers therein are disposed.
  • the insulating layer in the embodiment means a layer in which a circuit pattern is disposed and a via is disposed therein.
  • the solder resist may refer to a protective layer that protects the surface of the insulating layer.
  • the insulating layer is formed using a solder resist having a function of protecting the surface of the insulating layer. Accordingly, in the embodiment, the solder resist disposed on the outermost side may be removed, and the thickness of the circuit board may be reduced by a corresponding thickness.
  • an open region is formed in the solder resist to form a cavity in which an electronic component is to be mounted. Accordingly, in the embodiment, by mounting the electronic component in the open area opened through the solder resist, the overall thickness of the circuit board can be reduced by the depth of the open area, and thus slimming can be achieved.
  • the circuit board according to the embodiment may include a buffer layer disposed between the insulating layer and the circuit pattern. That is, in the circuit board according to the embodiment, the buffer layer may be formed on the surface of the circuit pattern or the buffer layer may be formed on the insulating layer. The buffer layer may be disposed between the insulating layer and the circuit pattern to improve adhesion between the insulating layer and the circuit pattern.
  • the insulating layer and the circuit pattern are heterogeneous materials including a resin material and a metal, respectively, and when the circuit pattern is formed on the insulating layer, there is a problem in that adhesion is reduced.
  • the buffer layer includes a plurality of functional groups coupled to the insulating layer and the circuit pattern, and the functional groups are chemically bonded to the insulating layer and the circuit pattern by a covalent bond or a coordination bond, thereby forming the insulating layer and the circuit pattern. It is possible to improve the adhesion of the circuit pattern.
  • the circuit board according to the embodiment is used for high-frequency applications, it is possible to reduce the transmission loss of high-frequency signals by keeping the surface roughness of the circuit pattern low, and even when the surface roughness of the circuit pattern is kept low, the buffer layer Since adhesion between the insulating layer and the circuit pattern can be ensured, the overall reliability of the circuit pattern can be secured.
  • circuit board according to the embodiment may include an insulating layer having improved strength with a low dielectric constant and a low coefficient of thermal expansion.
  • the insulating layer includes a first material and a second material having a low dielectric constant and improved strength, and as the first material is formed in the insulating layer to be disposed inside the network structure of the second material, Phase separation of the first material and the second material may be prevented. Accordingly, the insulating layer may form the first material and the second material as a single phase, thereby improving the strength of the insulating layer.
  • the second material having a network structure by increasing the free volume, that is, molecular motion, of the second material having a network structure by cross-linking, polymer chains having a network structure can be structured so that they are not closely arranged, and inside the network structure As the first material is partially disposed, the first material and the second material may be formed as a single phase inside the insulating layer.
  • the circuit board according to the embodiment is used for high-frequency applications, it is possible to reduce the dielectric constant of the insulating layer to reduce the transmission loss of high-frequency signals, and to improve the thermal expansion coefficient and mechanical strength of the insulating layer, thereby improving the overall strength of the circuit board. reliability can be ensured.
  • the circuit board according to the embodiment since the circuit board according to the embodiment includes an insulating layer having a low dielectric constant and a low thermal window coefficient, a portion of the insulating layer including the conventional glass fiber may be replaced. Specifically, the circuit board according to the embodiment may remove glass fibers included in some insulating layers among a plurality of insulating layers. Specifically, in the circuit board according to the embodiment, the dielectric constant and the coefficient of thermal expansion of the insulating layer can be easily adjusted by using the resin and filler constituting the RCC (Resin coated copper). As an insulating layer is formed with the above, the overall thickness of the circuit board can be reduced.
  • RCC Resin coated copper
  • the circuit board according to the embodiment is composed of an insulating layer having a low coefficient of thermal expansion, it is possible not only to remove the core layer for securing strength, but also to reduce the thickness of the insulating layer, and thus the thickness of the circuit pattern It is possible to provide an insulating layer having a smaller thickness.

Abstract

실시 예의 회로 기판은 복수의 절연층을 포함하는 절연부; 상기 복수의 절연층의 표면에 배치된 회로 패턴; 및 상기 복수의 절연층 중 적어도 하나의 절연층을 관통하는 비아를 포함하고, 상기 절연부는, 적어도 하나의 절연층을 포함하는 제1 절연부; 상기 제1 절연부 위에 배치되고, 복수의 절연층을 포함하는 제2 절연부; 및 상기 제1 절연부 아래에 배치되고, 복수의 절연층을 포함하는 제3 절연부를 포함하고, 상기 제1 절연부는, 유리 섬유를 포함하는 프리프레그로 구성되고, 상기 제2 절연부 및 제3 절연부 중 적어도 하나는, RCC(resin coated copper) 및 상기 RCC 상에 배치되는 솔더 레지스트를 포함하고, 상기 회로 패턴은 상기 솔더 레지스트의 표면에 배치되고, 상기 비아는 상기 솔더 레지스트를 관통하며 형성된다.

Description

회로기판
실시 예는 회로기판에 관한 것으로, 특히 프리프레그, 동박적층수지 및 솔더레지스트의 적층 구조를 가지는 회로 기판에 관한 것이다.
인쇄회로기판(PCB; Printed Circuit Board)은 전기 절연성 기판에 구리와 같은 전도성 재료로 회로라인 패턴을 인쇄하여 형성한 것으로, 전자부품을 탑재하기 직전의 기판(Board)을 말한다. 즉, 여러 종류의 많은 전자 소자를 평판 위에 밀집 탑재하기 위해, 각 부품의 장착 위치를 확정하고, 부품을 연결하는 회로패턴을 평판 표면에 인쇄하여 고정한 회로기판을 의미한다.
상기 회로기판 상에 실장되는 부품들은 각 부품들에 연결되는 회로 패턴에 의해 부품에서 발생되는 신호가 전달될 수 있다.
한편, 최근의 휴대용 전자 기기 등의 고기능화에 수반하여, 대량의 정보의 고속 처리를 하기 위해 신호의 고주파화가 진행되고 있어, 고주파 용도에 적합한 회로기판의 회로 패턴이 요구되고 있다.
이러한 회로기판의 회로 패턴은 신호의 전송 손실을 최소화하여, 고주파 신호의 품질을 저하시키지 않으면서 신호 전송이 가능하도록 해야 한다.
회로기판의 회로 패턴의 전송 손실은, 구리와 같은 금속 박막에 기인하는 도체 손실과, 절연층과 같은 절연체에 기인하는 유전체 손실로 주로 이루어진다.
금속 박막에 기인하는 도체손실은 회로 패턴의 표면 조도와 관계가 있다. 즉, 회로 패턴의 표면 조도가 증가될 수록 스킨 이펙트(skin effect) 효과에 의해 전송 손실이 증가될 수 있다.
따라서, 회로 패턴의 표면 조도를 감소시키면, 전송 손실 감소를 방지할 수 있는 효과가 있으나, 회로 패턴과 절연층의 접착력이 감소되는 문제점이 있다.
또한, 유전체에 따른 감소하기 위해 유전율이 작은 물질을 이용하여 회로기판의 절연층으로 사용할 수 있다.
그러나, 고주파 용도의 회로기판에서 절연층은 낮은 유전율 이외에도 회로기판에 사용하기 위한 화학적, 기계적 특성이 요구된다.
자세하게, 고주파 용도의 회로기판에 사용되는 절연층은 회로 패턴 설계 및 공정의 용이성을 위한 전기적 성질의 등방성, 금속배선 물질과의 낮은 반응성, 낮은 이온 전이성 및 화학적ㆍ기계적 연마(chemical mechanical polishing, CMP) 등의 공정에 견딜 수 있는 충분한 기계적 강도, 박리 또는 유전율 상승을 방지할 수 있는 낮은 흡습율, 공정 가공 온도를 견딜 수 있는 내열성, 온도 변화에 따른 균열을 없애기 위한 낮은 열팽창계수를 가져야 한다.
또한, 고주파 용도의 회로기판에 사용되는 절연층은 다른 물질(예를 들어 금속 박막)과의 계면에서 발생될 수 있는 각종 응력 및 박리를 최소화할 수 있는 접착력, 내크랙성, 낮은 스트레스 및 낮은 고온 기체 발생성 등 다양한 조건을 만delami족해야 한다.
이에 따라, 고주파 용도의 회로기판에 사용되는 절연층은 우선적으로 저유전율 및 저열팽창계수 특성을 가지고 있어야 하며, 이에 따라 전체적인 회로기판의 두께를 슬림화할 수 있다.
그러나, 한계점 이상의 얇은 저유전 소재의 절연층을 사용하여 회로기판을 제작하는 경우, 휨, 크랙 및 박리와 같은 신뢰성 문제가 발생하고 있으며, 이는 저유전 소재의 절연층의 층수가 증가할수록 휨, 크랙 및 박리와 같은 신뢰성 문제 정도가 커지게 된다.
따라서, 저유전 소재의 절연층을 사용하여 회로기판을 슬림화하면서, 휨, 크랙 및 박리와 같은 신뢰성 문제도 해결할 수 있는 방안이 요구되고 있는 실정이다.
실시 예에서는 회로기판의 슬림화를 달성할 수 있도록 한다.
또한, 실시 예에서는 낮은 유전율을 가지는 절연층 및 낮은 신호 손실을 가지는 회로패턴을 포함한 회로기판 및 이의 제조 방법을 제공하도록 한다.
또한, 실시 예에서는 낮은 열팽창계수를 가지는 RCC(Resin coated copper)를 포함하는 회로기판 및 이의 제조 방법을 제공할 수 있도록 한다.
또한, 실시 예에서는 RCC 및 프리프레그의 혼합 적층 구조를 가지는 하이브리드 타입의 회로기판 및 이의 제조 방법을 제공할 수 있도록 한다.
또한, 실시 예에서는 회로기판의 최외측에 배치되는 솔더레지스트를 절연층의 일부로 활용하여 전체 층수를 줄일 수 있는 회로기판 및 이의 제조 방법을 제공하도록 한다.
또한, 실시 예에서는 외측 절연층으로 사용되는 솔더레지스트에 캐비티를 형성하고, 상기 형성된 캐비티 내에 소자를 실장할 수 있도록 하여 칩 실장으로 인한 몰드 두께를 획기적으로 줄일 수 있는 회로기판 및 이의 제조 방법을 제공하도록 한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로기판은 복수의 절연층을 포함하는 절연부; 상기 복수의 절연층의 표면에 각각 형성된 회로 패턴; 및 상기 복수의 절연층 내에 각각 형성된 비아를 포함하고, 상기 절연부는, 적어도 하나의 절연층을 포함하는 제1 절연부; 상기 제1 절연부 위에 배치되고, 복수의 절연층으로 구성되는 제2 절연부; 및 상기 제1 절연부 아래에 배치되고, 복수의 절연층으로 구성되는 제3 절연부를 포함하고, 상기 제1 절연부는, 유리 섬유를 포함하는 프리프레그로 구성되고, 상기 제2 절연부 및 제3 절연부 중 적어도 하나는, RCC(resin coated copper) 및 상기 RCC 상에 배치되는 솔더 레지스트를 포함하고, 상기 회로 패턴 및 상기 비아는, 상기 솔더 레지스트의 표면 및 상기 솔더 레지스트에 형성된다.
또한, 상기 제2 절연부는, 상기 제1 절연부의 상면에 배치되는 제1 RCC와, 상기 제1 RCC의 상면 위에 배치되는 제1 솔더 레지스트를 포함하고, 상기 제3 절연부는, 상기 제1 절연부의 하면에 배치되는 제2 RCC와, 상기 제2 RCC의 하면에 배치되는 제3 RCC를 포함한다.
또한, 상기 제2 RCC의 하면에 배치되는 제2 솔더 레지스트를 포함하고, 상기 제2 솔더 레지스트에는 상기 회로 패턴 및 비아가 배치되지 않는다.
또한, 상기 회로 패턴은, 상기 제1 RCC의 상면에 배치되는 제1 패드를 포함하고, 상기 제1 솔더 레지스트는 상기 제1 패드의 상면을 노출하는 제1 오픈 영역을 포함한다.
또한, 상기 제1 솔더 레지스트의 상기 제1 오픈 영역에서의 상면은, 상기 제1 RCC의 상면보다 높고, 상기 제1 패드의 상면보다 낮게 위치한다.
또한, 상기 제2 절연부는, 상기 제1 절연부의 상면에 배치되는 제1 RCC와, 상기 제1 RCC의 상면 위에 배치되는 제1 솔더 레지스트를 포함하고, 상기 제3 절연부는, 상기 제1 절연부의 하면에 배치되는 제2 RCC와, 상기 제2 RCC의 하면에 배치되는 제2 솔더 레지스트를 포함한다.
또한, 상기 제1 솔더 레지스트 및 상기 제2 솔더 레지스트 각각의 표면에는 회로 패턴이 형성되고, 상기 제1 솔더 레지스트 및 상기 제2 솔더 레지스트 각각의 내부에는 비아가 형성된다.
또한, 상기 회로 패턴은, 상기 제1 RCC의 상면에 배치되는 제1 패드와, 상기 제2 RCC의 하면에 배치되는 제2 패드를 포함하고, 상기 제1 솔더 레지스트는 상기 제1 패드의 상면을 노출하는 제1 오픈 영역을 포함하고, 상기 제2 솔더 레지스트는 상기 제2 패드의 하면을 노출하는 제2 오픈 영역을 포함한다.
또한, 상기 제2 절연부는, 상기 제1 절연부의 상면에 배치되는 제1 RCC와, 상기 제1 RCC의 상면 위에 배치되는 제1-1 솔더 레지스트와, 상기 제1-1 솔더 레지스트의 상면 위에 배치되는 제1-2 솔더 레지스트를 포함하고, 상기 제3 절연부는, 상기 제1 절연부의 하면에 순차적으로 배치되는 제2 내지 제4 RCC를 포함하고, 상기 제1-1 솔더 레지스트 및 상기 제1-2 솔더 레지스트 각각의 표면에는 회로 패턴이 형성되고, 상기 제1-1 솔더 레지스트 및 상기 제1-2 솔더 레지스트 각각의 내부에는 비아가 형성된다.
또한, 상기 회로패턴은, 상기 제1 RCC의 상면에 배치되는 제1 패드를 포함하고, 상기 제1-1 솔더 레지스트 및 상기 제1-2 솔더 레지스트를 공통으로 오픈하여 형성되고, 상기 제1 패드의 상면을 노출하는 제1 개구 영역을 포함한다.
또한, 상기 회로 패턴 및 상기 비아가 배치되는 솔더 레지스트는, 2층 구조를 가지며, 상기 비아는 상기 2층 구조의 솔더 레지스트를 공통으로 관통하며 형성된다.
한편, 실시 예에 따른 회로기판의 제조 방법은 절연층에 회로패턴을 형성하고, 상기 절연층을 관통하는 비아를 형성하는 공정을 복수 회 진행하여 복수의 절연층의 적층 구조를 가지는 회로기판을 형성하는 것을 포함하고, 상기 복수의 절연층의 적층 구조는, 적어도 하나의 절연층을 포함하는 제1 절연부; 상기 제1 절연부 위에 배치되고, 복수의 절연층으로 구성되는 제2 절연부; 및 상기 제1 절연부 아래에 배치되고, 복수의 절연층으로 구성되는 제3 절연부를 포함하고, 상기 제1 절연부는, 유리 섬유를 포함하는 프리프레그로 구성되고, 상기 제2 절연부 및 제3 절연부 중 적어도 하나는, RCC(resin coated copper) 및 상기 RCC 상에 배치되는 솔더 레지스트를 포함하고, 상기 회로 패턴 및 상기 비아는, 상기 솔더 레지스트의 표면 및 상기 솔더 레지스트 내에 각각 형성된다.
또한, 상기 제2 절연부는, 상기 제1 절연부의 상면에 배치되는 제1 RCC와, 상기 제1 RCC의 상면 위에 배치되는 제1 솔더 레지스트를 포함하고, 상기 제3 절연부는, 상기 제1 절연부의 하면에 배치되는 제2 RCC와, 상기 제2 RCC의 하면에 배치되는 제3 RCC를 포함하고, 상기 제2 RCC의 하면에는 제2 솔더 레지스트가 배치되고, 상기 제2 솔더 레지스트에는 상기 회로 패턴 및 비아가 배치되지 않는다.
또한, 상기 회로 패턴은, 상기 제1 RCC의 상면에 배치되는 제1 패드를 포함하고, 상기 제1 솔더 레지스트에 상기 제1 패드의 상면을 노출하는 제1 오픈 영역을 형성하는 것을 포함하며, 상기 제1 솔더 레지스트의 상기 제1 오픈 영역에서의 상면은, 상기 제1 RCC의 상면보다 높고, 상기 제1 패드의 상면보다 낮게 위치한다.
또한, 상기 제2 절연부는, 상기 제1 절연부의 상면에 배치되는 제1 RCC와, 상기 제1 RCC의 상면 위에 배치되는 제1 솔더 레지스트를 포함하고, 상기 제3 절연부는, 상기 제1 절연부의 하면에 배치되는 제2 RCC와, 상기 제2 RCC의 하면에 배치되는 제2 솔더 레지스트를 포함하며, 상기 제1 솔더 레지스트 및 상기 제2 솔더 레지스트 각각의 표면에는 회로 패턴이 형성되고, 상기 제1 솔더 레지스트 및 상기 제2 솔더 레지스트 각각의 내부에는 비아가 형성된다.
또한, 상기 회로 패턴은, 상기 제1 RCC의 상면에 배치되는 제1 패드와, 상기 제2 RCC의 하면에 배치되는 제2 패드를 포함하고, 상기 제1 솔더 레지스트에 상기 제1 패드의 상면을 노출하는 제1 오픈 영역을 형성하고, 상기 제2 솔더 레지스트에 상기 제2 패드의 하면을 노출하는 제2 오픈 영역을 형성하는 것을 포함한다.
또한, 상기 제2 절연부는, 상기 제1 절연부의 상면에 배치되는 제1 RCC와, 상기 제1 RCC의 상면 위에 배치되는 제1-1 솔더 레지스트와, 상기 제1-1 솔더 레지스트의 상면 위에 배치되는 제1-2 솔더 레지스트를 포함하고, 상기 제3 절연부는, 상기 제1 절연부의 하면에 순차적으로 배치되는 제2 내지 제4 RCC를 포함하고, 상기 제1-1 솔더 레지스트 및 상기 제1-2 솔더 레지스트 각각의 표면에는 회로 패턴이 형성되고, 상기 제1-1 솔더 레지스트 및 상기 제1-2 솔더 레지스트 각각의 내부에는 비아가 형성된다.
또한, 상기 회로 패턴 및 상기 비아가 배치되는 솔더 레지스트는, 제1 및 제2 서브 솔더 레지스트를 포함하는 2층 구조를 가지며, 상기 비아는 상기 2층 구조의 제1 및 제2 서브 솔더 레지스트를 공통으로 관통하며 형성된다.
실시 예에서는 회로기판을 구성하는 절연층의 일부를 솔더 레지스트로 구성한다. 여기에서, 솔더 레지스트도 절연층의 일종일 수 있다. 다만, 실시 예에서 의미하는 절연층은 회로 패턴이 배치되고, 그에 따라 이의 내부에 서로 다른 층에 배치된 회로 패턴들을 서로 전기적으로 연결하는 비아가 배치된 층을 의미할 수 있다. 다시 말해서, 실시 예에서의 절연층은 회로 패턴이 배치되고, 내부에 비아가 배치된 층을 의미한다. 또한, 솔더 레지스트는 절연층의 표면을 보호하는 보호층을 의미할 수 있다. 여기에서, 실시 예에서는 절연층의 표면을 보호하는 기능을 하는 솔더 레지스트를 이용하여 절연층을 구성한다. 이에 따라, 실시 예에서는 최외측에 배치되는 솔더 레지스트를 제거할 수 있으며, 이에 대응하는 두께만큼 회로기판의 두께를 감소시킬 수 있다.
또한, 실시 예에서는 솔더 레지스트에 오픈 영역을 형성하여 전자부품이 실장될 캐비티를 형성하도록 한다. 이에 따라, 실시 예에서는 상기 솔더 레지스트를 통해 오픈된 오픈 영역 내에 전자부품을 실장하도록 함으로써, 상기 오픈 영역의 깊이만큼 회로기판의 전체 두께를 감소시킬 수 있으며, 이에 따른 슬림화를 달성할 수 있다.
실시예에 따른 회로기판은 절연층과 회로 패턴 사이에 배치되는 버퍼층을 포함할 수 있다. 즉, 실시예에 따른 회로 기판은 회로 패턴의 표면에 버퍼층을 형성하거나, 절연층 상에 버퍼층을 형성할 수 있다. 상기 버퍼층은 상기 절연층과 상기 회로 패턴 사이에 배치되어 상기 절연층과 상기 회로 패턴의 밀착력을 향상시킬 수 있다.
즉, 상기 절연층과 상기 회로 패턴은 각각 수지물질 및 금속을 포함하는 이종물질로서, 상기 절연층 상에 상기 회로 패턴을 형성할 때, 접착력이 저하되는 문제점이 있다.
따라서, 상기 절연층과 상기 회로 패턴 사이에 상기 절연층과 상기 회로 패턴과 각각 화학적으로 결합되는 버퍼층을 배치하여, 상기 절연층과 상기 회로 패턴의 밀착력을 향상시킬 수 있다.
즉, 상기 버퍼층은 상기 절연층과 상기 회로 패턴과 결합되는 복수의 작용기들을 포함하고, 상기 작용기들이 상기 절연층 및 상기 회로 패턴과 공유결합 또는 배위결합에 의해 화학적으로 결합됨으로써, 상기 절연층과 상기 회로 패턴의 밀착력을 향상시킬 수 있다.
이에 따라, 상기 절연층의 표면 조도를 감소시켜도, 상기 절연층과 상기 회로 패턴의 밀착 신뢰성을 확보할 수 있다.
따라서, 실시예에 따른 회로기판을 고주파 용도로 사용하는 경우에도 회로 패턴의 표면 조도를 낮게 유지하여 고주파 신호의 전송 손실을 감소시킬 수 있고, 회로 패턴의 표면 조도를 낮게 유지하여도, 버퍼층에 의해 절연층과 회로 패턴의 밀착력을 확보할 수 있으므로, 회로 패턴의 전체적인 신뢰성을 확보할 수 있다.
또한, 실시예에 따른 회로기판은 낮은 유전율 및 낮은 열팽창 계수를 가지고 향상된 강도를 가지는 절연층을 포함할 수 있다.
자세하게, 상기 절연층은 낮은 유전율 및 향상된 강도를 가지는 제 1 물질과 제 2 물질을 포함하고, 상기 절연층 내에서 상기 제 1 물질이 상기 제 2 물질의 네트워크 구조의 내부에 배치되도록 형성함에 따라, 상기 제 1 물질과 상기 제 2 물질의 상분리를 방지할 수 있다. 따라서, 상기 절연층은 상기 제 1 물질과 상기 제 2 물질을 단일상으로 형성할 수 있어, 절연층의 강도를 향상시킬 수 있다.
즉, 크로스 링킹에 의해 네트워크 구조를 가지는 상기 제 2 물질의 프리 볼륨 즉, 분자 운동(mole motion)을 증가시켜, 네트워크 구조를 가지는 고분자 사슬이 가깝게 배치되지 않게 구조화할 수 있고, 네트워크 구조의 내부에는 상기 제 1 물질이 부분적으로 배치됨에 따라, 상기 제 1 물질과 상기 제 2 물질을 절연층의 내부에서 단일상으로 형성시킬 수 있다.
따라서, 실시예에 따른 회로기판을 고주파 용도로 사용하는 경우에도 절연층의 유전율을 감소시켜 고주파 신호의 전송 손실을 감소시킬 수 있고, 절연층의 열팽창계수 및 기계적 강도를 향상시켜, 회로 기판의 전체적인 신뢰성을 확보할 수 있다.
또한, 실시 예에 따른 회로기판은 낮은 유전율 및 낮은 열창창 계수를 가지는 절연층을 포함함에 따라, 기존의 유리 섬유를 포함하는 절연층의 일부를 대체할 수 있다. 구체적으로, 실시 예에 따른 회로 기판은 다수의 절연층 중 일부 절연층 내에 포함된 유리 섬유를 제거할 수 있다. 구체적으로, 실시 예에 따른 회로기판은 RCC(Resin coated copper)를 구성하는 레진과 필러를 이용하여 절연층의 유전율 및 열팽창계수를 용이하게 조절 가능하며, 이에 따라 기존의 유리 섬유를 포함하지 않는 RCC로 절연층을 구성함에 따라 회로기판의 전체적인 두께를 감소시킬 수 있다. 더 나아가, 실시 예에 따른 회로 기판은 낮은 열팽창계수를 가지는 절연층으로 구성됨에 따라 강도 확보를 위한 코어층을 제거할 수 있을뿐 아니라, 절연층의 두께를 줄일 수 있으며, 이에 따라 회로패턴의 두께보다 작은 두께를 가진 절연층을 제공할 수 있다.
도 1은 제1 실시예에 따른 회로기판의 단면도를 도시한 도면이다.
도 2는 실시 예에 따른 제6 절연층에 형성된 제1 오픈 영역을 설명하기 위한 도면이다.
도 3 내지 도 6은 실시 예의 버퍼층의 위치 및 배치 관계를 설명하기 위한 도면들이다.
도 7은 실시예에 따른 회로기판의 버퍼층의 간략한 구조식을 도시한 도면이다.
도 8은 실시예에 따른 회로기판의 절연층이 포함하는 제 2 물질의 구조를 도시한 도면이다.
도 9는 실시예에 따른 회로기판의 절연층이 포함하는 제 1 물질 및 제 2 물질의 배열 구조를 설명하기 위해 도시한 도면이다.
도 10 내지 도 15는 도 1에 도시된 실시 예에 따른 회로기판의 제조 방법을 공정 순으로 나타낸 도면이다.
도 16은 제2 실시 예에 따른 회로기판을 나타낸 도면이다.
도 17은 제3 실시 예에 따른 회로기판을 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “A 및(와) B, C중 적어도 하나(또는 한개이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나이상을 포함 할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다.
또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하, 도면들을 참조하여, 실시예들에 따른 회로기판을 설명한다.
도 1은 제1 실시예에 따른 회로기판의 단면도를 도시한 도면이다.
도 1을 참조하면, 제1 실시예에 따른 회로기판(1000)은 제1 내지 제3 절연부(110, 120, 130)를 포함하는 절연기판, 제 1 패드(160), 제2 솔더 레지스트(SR2), 솔더 페이스트(200), 전자 부품(300)을 포함할 수 있다.
상기 제1 내지 제3 절연부(110, 120, 130)를 포함하는 절연기판은 평판 구조를 가질 수 있다. 상기 절연기판은 회로기판(PCB: Printed Circuit Board)일 수 있다. 여기에서, 상기 절연기판은 단일 기판으로 구현될 수 있으며, 이와 다르게 다수 개의 절연층이 연속적으로 적층된 다층 기판으로 구현될 수 있다.
이에 따라, 상기 절연기판은 복수의 절연부(110, 120, 130)를 포함할 수 있다. 도 1에 도시된 바와 같이, 복수의 절연부는 제1 절연부(110), 상기 제1 절연부(110)의 상부에 배치된 제2 절연부(120) 및 상기 제1 절연부(110)의 하부에 배치된 제3 절연부(130)를 포함한다.
이때, 상기 제1 절연부(110), 제2 절연부(120) 및 제3 절연부(130)는 서로 다른 절연물질로 구성될 수 있다. 바람직하게, 상기 제1 절연부(110)는 유리 섬유를 포함할 수 있다. 그리고, 제2 절연부(120) 및 제3 절연부(130)는 상기 제1 절연부(110)와는 다르게 상기 유리 섬유를 포함하지 않을 수 있다.
이에 따라, 상기 제1 절연부(110)를 구성하는 각 절연층의 두께는 상기 제2 절연부(120) 및 제3 절연부(130)를 구성하는 각 절연층의 두께와 다를 수 있다. 다시 말해서, 상기 제1 절연부(110)를 구성하는 각 절연층의 두께는 상기 제2 절연부(120) 및 제3 절연부(130)를 구성하는 각 절연층의 두께보다 클 수 있다.
즉, 상기 제1 절연부(110)에는 유리 섬유를 포함하고 있다. 상기 유리 섬유는 일반적으로 12㎛ 정도의 두께를 가진다. 이에 따라, 상기 제1 절연부(110)를 구성하는 각 절연층의 두께는 상기 유리 섬유의 두께를 포함하며, 19㎛ 내지 23㎛ 사이의 범위를 가질 수 있다.
이와 다르게, 상기 제2 절연부(120)에는 상기 유리 섬유가 포함되어 있지 않다. 바람직하게, 상기 제2 절연부(120)는 복수의 층으로 구성될 수 있다. 상기 제2 절연부(120)는 서로 다른 절연물질을 포함하는 절연층을 포함할 수 있다. 상기 제2 절연부(120)는 RCC(Resin coated Copper)를 포함할 수 있다. 또한, 상기 제2 절연부(120)는 제1 솔더 레지스트(SR1)를 포함할 수 있다. 즉, 실시 예에서는 회로기판의 절연층 적층 구조에서, 최상측에 배치된 절연층을 솔더 레지스트로 구성한다. 이에 따라, 실시 예에서는 회로기판의 양측에 각각 배치되는 솔더 레지스트 중 하나를 제거할 수 있으며, 이에 따른 회로기판을 슬림화할 수 있다.
상기 제2 절연부(120)를 구성하는 각 절연층의 두께는 10㎛ 내지 15㎛ 사이의 범위를 가질 수 있다. 바람직하게, 상기 제2 절연부(120)를 구성하는 RCC 및 솔더 레지스트의 각 두께는 15㎛를 초과하지 않는 범위 내에서 형성될 수 있다.
또한, 상기 제3 절연부(130)에는 상기 유리 섬유가 포함되어 있지 않다. 바람직하게, 상기 제3 절연부(130)를 구성하는 각 절연층은 RCC로 구성될 수 있다. 예를 들어, 상기 제3 절연부(130)는 복수의 절연층을 포함할 수 있다. 그리고, 상기 제3 절연부(130)를 구성하는 복수의 절연층 각각은 RCC로 구성될 수 있다. 이에 따라, 상기 제3 절연부(130)를 구성하는 각 절연층의 두께는 10㎛ 내지 15㎛ 사이의 범위를 가질 수 있다.
즉, 비교 예에서의 회로기판을 구성하는 절연부는 복수의 절연층을 포함하며, 상기 복수의 절연층은 모두 유리 섬유를 포함하는 프리프레그(PPG)로 구성되었다. 이때, 비교 예에서의 회로기판은 PPG를 기준으로 유리 섬유의 두께를 줄이기가 어렵다. 이는, 상기 PPG의 두께가 감소하는 경우, 상기 PPG에 포함된 유리 섬유가 상기 PPG의 표면에 배치된 회로패턴과 전기적으로 접속될 수 있으며, 이에 따른 크랙 리스트가 유발되기 때문이다. 이에 따라, 비교 예에서의 회로기판은 PPG의 두께를 감소시키는 경우, 이에 따른 유전체 파괴 및 회로패턴의 손상이 발생할 수 있었다. 이에 따라, 비교 예에서의 회로기판은 PPG를 구성하는 유리 섬유의 두께로 인해 전체적인 두께를 감소시키는데 한계가 있었다.
또한, 비교 예에서의 회로기판은 유리 섬유를 포함한 PPG로만의 절연층으로 구성되기 때문에, 높은 유전율을 가지고 있다. 그러나, 높은 유전율을 가지는 유전체의 경우, 고주파 대용으로 접근하기가 어려운 문제가 있다. 즉, 비교 예에서의 회로기판은 유리 섬유의 유전율이 높은 관계로 고주파수 대역에서 유전율이 파괴되는 현상이 발생하게 된다.
이에 따라, 실시 예에서는 저유전율의 RCC를 이용하여 절연층을 구성하도록 하여, 이에 따른 회로기판의 두께를 슬림하게 하면서 고주파수 대역에서도 신호 손실을 최소화할 수 있는 신뢰성 높은 회로기판을 제공할 수 있다. 나아가, 실시 예에서는 회로기판의 최외측에 배치되는 솔더 레지스트를 이용하여 절연층을 구성한다.
여기에서, 솔더 레지스트도 절연층의 일종일 수 있다. 다만, 상기에서 설명하는 절연층은 회로 패턴이 배치되고, 그에 따라 이의 내부에 서로 다른 층에 배치된 회로 패턴들을 서로 전기적으로 연결하는 비아가 배치된 층을 의미할 수 있다. 다시 말해서, 일반적인 절연층은 회로 패턴이 배치되고, 내부에 비아가 배치된 층을 의미한다. 또한, 솔더 레지스트는 절연층의 표면을 보호하는 보호층을 의미할 수 있다. 여기에서, 실시 예에서는 절연층의 표면을 보호하는 기능을 하는 솔더 레지스트를 이용하여 절연층을 구성한다. 이에 따라, 실시 예에서는 최외측에 배치되는 솔더 레지스트를 제거할 수 있으며, 이에 대응하는 두께만큼 회로기판의 두께를 감소시킬 수 있다.
제1 절연부(110)는 아래에서부터 제1 절연층(111), 제2 절연층(112), 제3 절연층(113) 및 제4 절연층(114)을 포함할 수 있다. 그리고, 제1 절연층(111), 제2 절연층(112), 제3 절연층(113) 및 제4 절연층(114)은 각각 유리 섬유를 포함하는 PPG로 구성될 수 있다.
한편, 본원의 실시 예에서 절연 기판은 절연층을 기준으로 8층으로 구성될 수 있다. 그러나, 실시 예는 이에 한정되지 않으며 상기 절연층의 전체 층 수는 증가 또는 감소할 수 있을 것이다.
또한, 제1 실시 예에서 상기 제1 절연부(110)는 4층으로 구성될 수 있다. 예를 들어, 제1 실시 예에서 상기 제1 절연부(110)는 4층의 프리프레그로 구성될 수 있다.
또한, 제2 절연부(120)는 아래에서부터 제5 절연층(121) 및 제6 절연층(SR1)을 포함할 수 있다. 상기 제2 절연부(120)를 구성하는 제5 절연층(121)은 저유전율 및 저열팽창계수의 RCC로 구성될 수 있다. 또한, 상기 제2 절연부(120)를 구성하는 제6 절연층(SR1)은 솔더 레지스트로 구성될 수 있다. 이에 따라, 실시 예에서는 제6 절연층(SR1)의 상면에 배치되는 솔더 레지스트를 삭제할 수 있으며, 이에 대응하여 회로기판의 두께를 슬림화할 수 있다.
즉, 제1 실시 예에서 상기 제2 절연부(120)는 2층으로 구성될 수 있다. 예를 들어, 제1 실시 예에서 상기 제2 절연부(120)는 1층의 RCC 및 1층의 솔더 레지스트로 구성될 수 있다.
한편, 상기 제2 절연부(120)를 구성하는 제6 절연층(SR1)는 복수의 층으로 구성될 수 있다. 구체적으로, 상기 제6 절연층(SR1)은 상기 제5 절연층(121)의 상면에 배치되는 제1-1 서브 솔더 레지스트(SR1-1)와, 상기 제1-1 서브 솔더 레지스트(SR1-1)의 상면 위에 배치되는 제1-2 서브 솔더 레지스트(SR1-2)를 포함할 수 있다. 즉, 상기 제6 절연층(SR1)은 솔더 레지스트로 형성되고, 이에 따라 비아 및 회로 패턴을 형성하기 위해 일정 두께를 가져야 한다. 다만, 솔더 레지스트를 1층으로 일정 두께 이상으로 형성하기에는 한계가 있으며, 1층으로 구성된다 하더라도 평탄도 문제 등이 발생할 수 있다.
따라서, 실시 예에서는 상기 제6 절연층(SR1)을 솔더 레지스트로 형성함에 있어, 이를 2층으로 구성하도록 하여 상기와 같은 문제를 해결할 수 있도록 한다. 한편, 상기 제6 절연층(SR1)은 상기 제5 절연층(121)의 상면에 배치된 회로 패턴 중 제1 패드(160)를 노출하는 제1 오픈 영역(OR1)을 포함할 수 있다. 상기 제1 오픈 영역(OR1)은 홈 형태로 형성될 수 있다. 즉, 일반적인 오픈 영역은 홀 형태로 형성된다. 예를 들어, 상기 제6 절연층(SR1)에 오픈 영역이 형성되는 경우, 비교 예에서는 상기 오픈 영역에서 제5 절연층(121)의 상면을 노출하는 홀 형태를 가진다. 이와 다르게, 실시 예에서의 제1 오픈 영역(OR1)은 상기 제5 절연층(121)의 상면을 모두 덮으면서, 상기 제1 패드(160)의 상면을 선택적으로 노출하며 형성될 수 있다. 예를 들어, 실시 예에서의 제1 오픈 영역(OR1)에서의 제6 절연층(SR1)의 상면의 높이는, 상기 제5 절연층(121)의 상면보다는 높고, 제1 패드(160)의 상면보다는 낮게 위치할 수 있다. 이에 대해서는 하기에서 설명하기로 한다.
또한, 제3 절연부(130)는 위에서부터 제7 절연층(131) 및 제8 절연층(132)을 포함할 수 있다. 상기 제3 절연부(130)를 구성하는 제7 절연층(131) 및 제8 절연층(132)은 저유전율 및 저열팽창계수의 RCC로 구성될 수 있다. 즉, 제1 실시 예에서 상기 제3 절연부(130)는 2층으로 구성될 수 있다. 예를 들어, 제1 실시 예에서 상기 제3 절연부(130)는 2층의 RCC로 구성될 수 있다.
한편, 제1 실시 예에서는 절연층의 전체 층 수가 8층이고, 이 중 프리프레그로 형성된 제1 절연부(110)가 4층으로 형성되고, RCC 및 솔더 레지스트의 혼합 구조로 형성되는 제2 절연부(120)가 2층으로 형성되며, RCC로 구성되는 제3 절연부(130)가 2층으로 형성되는 것으로 도시하였으나, 이에 한정되지 않으며, 제1 절연부(110)를 구성하는 절연층의 수는 증가하거나 감소할 수 있을 것이다.
다만, 실시 예에서는 상기 제2 절연부(120) 및 제3 절연부(130) 내에서의 RCC의 층 수에 따라, 상기 제2 절연부(120) 및 제3 절연부(130)을 구성하는 RCC 절연층의 열팽창계수(CTE)가 결정될 수 있다.
바람직하게, 실시 예에서 RCC는 상기 제5 절연층(121), 제7 절연층(131) 및 제8 절연층(132)을 포함한다. 그리고, RCC로 구성되는 제5 절연층(121), 제7 절연층(131) 및 제8 절연층(132)의 열팽창계수(CTE)는 상기 제1 절연부(110)를 구성하는 프리프레그의 열팽창계수(CTE)에 의해 결정될 수 있다. 구체적으로, 상기 RCC로 구성되는 제5 절연층(121), 제7 절연층(131) 및 제8 절연층(132)는 기본적으로 상기 제1 절연부(110)를 구성하는 프리프레그의 열팽창계수(CTE)에 상응하는 제1 범위의 열팽창계수(CTE)를 가질 수 있다. 나아가, RCC로 구성되는 제5 절연층(121), 제7 절연층(131) 및 제8 절연층(132)는 RCC로 구성된 절연층의 총 수에 따라 상기 제1 범위보다 작은 제2 범위의 열팽창계수(CTE)를 가질 수 있다. 이때, 상기 제2 범위의 열팽창계수(CTE)는 상기 제1 범위 내에 포함될 수 있을 것이다. 한편, RCC로 구성되는 제5 절연층(121), 제7 절연층(131) 및 제8 절연층(132)의 열팽창계수(CTE)는 상기 RCC 내에 포함되는 필러의 함량을 조절하는 것에 의해 용이하게 조절 가능하다.
상기와 같이, 제1 실시 예에서의 회로기판은 제1 절연부(110), 제2 절연부(120) 및 제3 절연부(130)를 포함하고, 제1 절연부(110)는 유리 섬유를 포함한 프리프레그로 구성될 수 있고, 제2 절연부(120) 및 제3 절연부(130) 중 일부는 고주파 용도에 적용되는 회로기판에 사용하기 위해 낮은 유전율을 가지는 RCC로 구성될 수 있다. 이에 따라, 실시 예에서는 RCC의 특성을 이용하여, 낮은 유전율을 가지는 동시에 기계적/화학적 안전성을 확보하여 회로기판의 신뢰성을 향상시킬 수 있다. 또한, 실시 예에서는 제2 절연부(120)를 구성하는 절연층의 일부를 솔더 솔더 레지스트로 형성한다. 이에 따라, 실시 예에서는 최외측의 보호층을 제거할 수 있으며, 이에 따른 회로기판의 슬림화를 달성할 수 있다.
한편, 상기 제1 절연부(110), 제2 절연부(120) 및 제3 절연부(130) 각각을 구성하는 절연층의 표면에는 회로 패턴(140)이 배치될 수 있다.
바람직하게, 제1 절연층(111), 제2 절연층(112), 제3 절연층(113), 제4 절연층(114), 제5 절연층(121), 제6 절연층(SR1), 제7 절연층(131) 및 제8 절연층(132)의 각각의 적어도 일면에는 회로 패턴(140)이 배치될 수 있다.
상기 회로 패턴(140)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속물질로 형성될 수 있다. 이를 위해, 상기 회로패턴(140)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다.
또한, 상기 회로패턴(140)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 회로패턴(140)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
또한, 상기 회로패턴(140)의 두께는 12㎛±2㎛를 가질 수 있다. 즉, 회로 패턴(140)의 두께는 10㎛ 내지 14㎛ 사이의 범위를 가질 수 있다.
상기 회로패턴(140)은 통상적인 회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
한편, 상기 회로패턴(140)은 제1 패드(160)를 포함할 수 있다. 예를 들어, 상기 제5 절연층(121)의 상면에 배치된 회로 패턴은 제6 절연층(SR1)의 제1 오픈 영역(OR1)을 통해 상면이 노출되는 제1 패드(160)를 포함할 수 있다. 상기 제1 패드(160)는 실시 예에 따른 소자가 실장되는 소자 실장 영역에 형성될 수 있다. 예를 들어, 상기 제1 패드(160)는 실시 예에 따른 소자가 실장되는 소자 실장 패드일 수 있다.
한편, 상기 제1 절연부(110), 제2 절연부(120) 및 제3 절연부(130)를 구성하는 각각 절연층 및/또는 상기 회로패턴(140)의 표면에는 버퍼층(400)이 배치될 수 있다. 자세하게, 상기 버퍼층(400)은 상기 회로 패턴(140)의 상면, 하면 및 측면들 중 적어도 하나의 회로 패턴의 표면 상에 또는 상기 회로 패턴이 배치되는 상기 절연층의 표면 상에 배치될 수 있다.
상기 절연층 또는 상기 회로 패턴에 형성되는 버퍼층에 대해서는 이하에서 상세하게 설명한다.
상기 제1 절연부(110), 제2 절연부(120) 및 제3 절연부(130)를 구성하는 각각의 복수의 절연층 중 적어도 하나에는 적어도 하나의 비아(150)가 형성된다. 상기 비아(150)는 상기 복수의 절연층 중 적어도 하나의 절연층을 관통하며 배치된다. 상기 비아(150)는 상기 복수의 절연층 중 어느 하나의 절연층만을 관통할 수 있으며, 이와 다르게 상기 복수의 절연층 중 적어도 2개의 절연층을 공통으로 관통하며 형성될 수도 있다. 이에 따라, 상기 비아(150)는 서로 다른 절연층의 표면에 배치되어 있는 회로 패턴을 상호 전기적으로 연결한다.
여기에서, 실시 예에서는 제6 절연층(SR1) 내에도 비아(150)가 형성될 수 있다. 나아가, 실시 예에서는 제6 절연층(SR1)의 상면에 회로패턴이 배치될 수 있다. 그리고, 제6 절연층(SR1) 내에 배치되는 비아는, 상기 제6 절연층(SR1)의 상면에 배치되는 회로 패턴과 상기 제5 절연층(121)의 상면에 배치되는 회로 패턴 사이를 전기적으로 연결할 수 있다.
상기 비아(150)는 상기 복수의 절연층 중 적어도 하나의 절연층을 관통하는 관통 홀(도시하지 않음) 내부를 전도성 물질로 충진하여 형성할 수 있다.
상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 절연층을 개방할 수 있다.
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.
상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.
상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 상기 비아(150)를 형성한다. 상기 비아(150)를 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
상기 설명한 바와 같이, 제6 절연층(SR1)의 제1 오픈 영역(OR1)을 통해 제1패드(160)가 노출될 수 있다. 상기 제1 패드(160)는 복수 개로 구성될 수 있다. 그리고, 상기 제 1 패드(160) 중 일부는 신호 전달을 위한 패턴 역할을 하며, 다른 일부는 상기 전자부품(300)과 전기적으로 연결되는 이너 리드 역할을 할 수 있다.
그리고, 상기 제 1 패드(160) 위에는 표면 처리층(미도시)이 배치될 수 있다. 상기 표면 처리층은 상기 제 1 패드(160)를 보호하면서, 솔더링 특성을 향상시킬 수 있다.
이를 위해, 상기 표면 처리층은 금(Au)을 포함하는 금속으로 형성될 수 있다. 바람직하게, 표면 처리층은 순수 금(순도 99% 이상)만을 포함할 수 있으며, 이와 다르게 금(Au)을 포함하는 합금으로 형성될 수 있다. 상기 표면 처리층이 금을 포함하는 합금으로 형성되는 경우, 상기 합금을 코발트를 포함하는 금 합금으로 형성될 수 있다.
한편, 상기 제1 패드(160) 위에는 솔더페이스트(200)가 배치된다. 상기 솔더 페이스트(200)는 상기 절연기판에 부착되는 전자부품(300)을 고정시키는 접착제이다. 이에 따라, 상기 솔더페이스트(200)는 접착제라 이름할 수도 있을 것이다. 상기 접착제는 전도성 접착제일 수 있으며, 이와 다르게 비전도성 접착제일 수 있다. 즉, 상기 회로기판은 와이어 본딩 방식으로 상기 전자부품(300)이 부착되는 기판일 수 있으며, 이에 따라 상기 접착제 상에는 상기 전자부품(300)의 단자(도시하지 않음)가 배치되지 않을 수 있다. 또한, 상기 접착제는 상기 전자부품(300)과 전기적으로 연결되지 않을 수 있다. 따라서, 상기 접착제는 비전도성 접착제를 사용할 수 있으며, 이와 다르게 전도성 접착제를 사용할 수도 있다.
상기 전도성 접착제는, 크게 이방성 도전 접착제(anisotropic conductive adhesive)와 등방성 도전 접착제(isotropic conductive adhesive)로 구분되며, 기본적으로 Ni, Au/고분자, 또는 Ag 등의 도전성 입자들과, 열경화성, 열가소성, 또는 이 둘의 특성을 혼합한 혼합형 절연수지(blend type insulating resin)로 구성된다.
또한, 비전도성 접착제는 폴리머 접착제일 수 있으며, 바람직하게, 열경화성수지, 열가소성수지, 충전제, 경화제, 및 경화촉진제를 포함하는 비전도 폴리머 접착제일 수 있다.
여기에서, 상기 전자부품(300)은 소자나 칩을 모두 포함할 수 있다. 상기 소자는 능동 소자와 수동 소자로 구분될 수 있으며, 상기 능동 소자는 비선형 부분을 적극적으로 이용한 소자이고, 수동 소자는 선형 및 비선형 특성이 모두 존재하여도 비선형 특성은 이용하지 않는 소자를 의미한다. 그리고, 상기 수동 소자에는 트랜지스터, IC 반도체 칩 등이 포함될 수 있으며, 상기 수동 소자에는 콘덴서, 저항 및 인덕터 등을 포함할 수 있다. 상기 수동 소자는 능동 소자인 반도체 칩의 신호 처리 속도를 높이거나, 필터링 기능 등을 수행하기 위해, 통상의 반도체 패키지와 함께 기판 위에 실장된다.
결론적으로, 상기 전자부품(300)은 반도체 칩, 발광 다이오드 칩 및 기타 구동 칩을 모두 포함할 수 있다.
그리고, 상기 최상부의 절연층 위에는 수지 몰딩부(미도시)가 형성될 수 있으며, 그에 따라 상기 전자부품(300), 제1 패드(160)는 상기 수지 몰딩부에 의해 보호될 수 있다.
한편, 일반적으로 회로기판의 최상측 절연층의 표면에는 솔더 레지스트가 배치된다. 이때, 실시 예에서는 최상측 절연층을 솔더 레지스트로 구성하였으며, 이에 따라 제6 절연층(SR1) 상에 추가로 배치되는 솔더 레지스트를 생략할 수 있다.
한편, 상기 복수의 절연층 중 최하부의 절연층 아래에는 제 2 솔더 레지스트(SR2)가 배치된다. 상기 제 2 솔더 레지스트(SR2)는 제8 절연층(132)의 하면을 보호하는 보호층일 수 있다.
도 2는 실시 예에 따른 제6 절연층에 형성된 제1 오픈 영역을 설명하기 위한 도면이다.
도 2를 참조하면, 실시 예에서의 제5 절연층(121)의 상부 영역은 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 상기 제1 영역(R1)은 전자 부품(300)이 배치되는 부품 실장 영역일 수 있다. 상기 제2 영역(R2)은 상기 제1 영역(R1) 이외의 영역일 수 있다.
그리고, 상기 제6 절연층(SR1)에는 상기 제1 영역(R1)에 대응하게 제1 오픈 영역(OR1)이 형성될 수 있다. 상기 제1 오픈 영역(OR1)은 상기 제1 영역(R1)에 배치된 제1 패드(160)의 상면을 노출할 수 있다.
이때, 상기 제1 패드(160)는 제1 높이(H1)를 가질 수 있다. 그리고, 상기 제6 절연층(SR1)은 상기 제1 오픈 영역(OR1)에서의 상면이 상기 제1 높이(H1)보다 낮은 제2 높이(H2)를 가질 수 있다. 예를 들어, 상기 제2 높이(H2)는 상기 제1 높이(H1)의 5% 내지 95%의 범위를 가질 수 있다. 예를 들어, 상기 제2 높이(H2)는 상기 제1 높이(H1)의 10% 내지 90%의 범위를 가질 수 있다. 예를 들어, 상기 제2 높이(H2)는 상기 제1 높이(H1)의 20% 내지 80%의 범위를 가질 수 있다.
이때, 상기 제2 높이(H2)가 상기 제1 높이(H1)의 5%보다 낮으면, 상기 제1 오픈 영역(OR1)의 형성 과정에서, 공정 편차로 인해 상기 제5 절연층(121)의 표면에 제거되는 문제가 발생할 수 있다. 또한, 상기 제2 높이(H2)가 상기 제1 높이(H1)의 5%보다 낮으면, 상기 제1 오픈 영역(OR1)의 형성 과정에서, 공정 편차로 인해 상기 제1 패드(160)가 손상되는 문제가 발생할 수 있다.
또한, 상기 제2 높이(H2)가 상기 제1 높이(H1)의 95%보다 크면, 상기 제1 오픈 영역(OR1)의 형성 과정에서, 공정 편차로 인해 상기 제1 패드(160)가 상기 제6 절연층(SR1)에 의해 덮이는 문제가 발생할 수 있다. 또한, 상기 제2 높이(H2)가 상기 제1 높이(H1)의 95%보다 크면, 상기 제1 오픈 영역(OR1)의 형성 과정에서, 상기 제1 패드(160)의 표면에 상기 제6 절연층(SR1)에 대응하는 레진이 잔존할 수 있으며, 이에 따른 회로 연결 특성에서의 신뢰성을 저하시킬 수 있다.
한편, 앞서 설명하였듯이. 상기 절연층 또는 상기 회로 패턴(140)의 적어도 하나의 표면에는 버퍼층이 배치될 수 있다.
자세하게, 상기 버퍼층(400)은 상기 절연층과 상기 회로 패턴(140)이 중첩되는 영역에서 상기 절연층과 상기 회로 패턴(140) 사이에 배치될 수 있다.
상기 버퍼층(400)은 상기 절연층의 표면에 처리되는 표면 처리층일 수 있다. 상기 버퍼층(400)은 상기 회로 패턴(140)의 표면에 처리되는 표면 처리층일 수 있다.
상기 버퍼층(400)은 상기 절연층과 상기 회로 패턴 사이에 배치되는 중간층일 수 있다. 상기 버퍼층(400)은 상기 절연층과 상기 회로 패턴 사이에 배치되는 코팅층일 수 있다. 상기 버퍼층(400)은 상기 절연층과 상기 회로 패턴의 밀착력을 향상시키는 기능층 즉, 밀착력 강화층일 수 있다.
도 3 내지 도 6은 상기 버퍼층(400)의 위치 및 배치 관계를 설명하기 위한 도면들이다. 이하에서는, 복수의 절연부 중 제2 절연부(120)의 제5 절연층(121)에 배치되는 버퍼층(400)의 위치 및 배치 관계에 대해 설명한다. 다만, 제1 절연부(110) 및 제3 절연부(130)를 구성하는 절연층에도 이하에서 설명하는 위치 및 배치 관계에 대응하게 버퍼층(400)이 배치될 수 있을 것이다.
도 3을 참조하면, 상기 버퍼층(400)은 상기 회로 패턴의 표면 상에 배치될 수 있다. 예를 들어, 상기 버퍼층(400)은 상기 회로 패턴의 상부면 및 하부면에 배치될 수 있다. 즉, 상기 버퍼층(400)은 상기 회로 패턴의 표면들 중 상기 절연층과 접촉되는 또는 마주보는 표면 상에 배치될 수 있다.
또는, 도 4를 참조하면, 상기 버퍼층(400)은 상기 회로 패턴의 표면 상에 배치될 수 있다. 예를 들어, 상기 버퍼층(400)은 상기 회로 패턴의 상부면, 하부면 및 양측면들에 배치될 수 있다. 즉, 상기 버퍼층(400)은 상기 회로 패턴의 전체 표면을 둘러싸며 배치될 수 있다.
또는, 도 5를 참조하면, 상기 버퍼층(400)은 상기 절연층의 표면 상에 배치될 수 있다. 예를 들어, 상기 버퍼층(400)은 상기 절연층의 상부면 및 하부면에 배치될 수 있다. 즉, 상기 버퍼층(400)은 상기 절연층의 표면들 중 상기 회로 패턴(140)과 접촉되는 또는 마주보는 표면 상에 배치될 수 있다. 즉, 상기 버퍼층(400)은 상기 회로 패턴(140)이 배치되는 상기 절연층의 전체 표면 상에 배치될 수 있다.
또는, 도 6을 참조하면, 상기 버퍼층(400)은 상기 절연층의 표면 상에 배치될 수 있다. 예를 들어, 상기 버퍼층(400)은 상기 절연층의 상부면, 하부면에 배치될 수 있다. 즉, 상기 버퍼층(400)은 상기 절연층의 표면들 중 상기 회로 패턴(140)과 접촉되는 또는 마주보는 표면 상에 배치될 수 있다. 즉, 상기 버퍼층(400)은 상기 회로 패턴(140)이 배치되는 상기 절연층의 면에서 상기 회로 패턴(140)이 배치되는 영역에만 배치될 수 있다.
즉, 상기 버퍼층(400)은 상기 절연층과 상기 회로 패턴(140) 사이에 배치될 수 있다. 자세하게, 상기 버퍼층(400)은 상기 절연층과 상기 회로 패턴(140) 사이에 배치되고, 상기 버퍼층(400)은 상기 절연층의 일면 및 상기 회로 패턴(140)의 일면과 결합 될 수 있다. 즉, 상기 버퍼층의 말단기와 상기 절연층의 말단기, 상기 버퍼층의 말단기와 상기 회로 패턴의 말단기가 화학적으로 결합될 수 있다.
상기 버퍼층(400)은 일정한 두께로 형성될 수 있다. 자세하게, 상기 버퍼층(400)은 박막으로 형성될 수 있다. 자세하게, 상기 버퍼층(400)은 500㎚ 이하의 두께로 형성될 수 있다. 더 자세하게, 상기 버퍼층(400)은 5㎚ 내지 500㎚의 두께로 형성될 수 있다.
상기 버퍼층(400)의 두께를 5㎚ 이하로 형성하는 경우, 버퍼층의 두께가 너무 얇아 절연층과 회로 패턴의 접착력을 충분하게 확보할 수 없고, 상기 버퍼층의 두께를 500㎚을 초과하여 형성하는 경우, 두께에 따른 접착력 향샹 효과가 미미하며, 회로기판의 전체적인 두께가 증가 될 수 있으며, 절연층의 유전율이 증가하여 고주파 용도시 회로기판의 전송 손실이 증가될 수 있다.
상기 버퍼층(400)은 복수의 원소들을 포함할 수 있다. 상기 버퍼층(400)에 포함되는 복수의 원소들은 버퍼층 내에서 서로 결합되어 분자형태로 포함되거나 또는 이온 형태로 포함되고, 상기 분자들, 상기 분자 및 상기 이온은 서로 화학적으로 결합되어 버퍼층을 형성할 수 있다.
상기 버퍼층(400)은 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 및 금속 원소 중 적어도 하나의 원소를 포함할 수 있다. 자세하게, 상기 버퍼층(400) 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 및 금속 원소를 모두 포함할 수 있다.
상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 및 금속 원소는 각각 버퍼층 내에서 서로 결합되어 분자 형태로 존재하거나 또는 단독의 이온 형태로 존재할 수 있다.
상기 복수의 원소들 중, 상기 산소 원소, 상기 탄소 원소, 상기 질소 원소는 상기 절연층과 결합되는 상기 버퍼층의 작용기와 관련될 수 있다. 즉, 상기 산소 원소, 상기 탄소 원소, 상기 질소 원자 등을 포함하는 분자들에 의해 형성되는 작용기는 상기 절연층과 화학적으로 결합될 수 있다.
또한, 상기 복수의 원소들 중 상기 탄소 원소, 상기 질소 원소, 상기 규소 원소, 상기 황 원소는 상기 회로 패턴과 결합되는 상기 버퍼층의 작용기와 관련될 수 있다. 즉, 상기 탄소 원소, 상기 질소 원소, 상기 규소 원소, 상기 황 원소 등을 포함하는 분자들에 의해 형성되는 작용기가 상기 회로패턴과 화학적으로 결합될 수 있다.
또한, 상기 금속 원소는 상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소들에 의해 형성되는 분자들을 서로 결합할 수 있다. 즉, 상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소들에 의해 형성되는 분자들은 상기 금속 원소를 통해 화학적으로 결합되어 버퍼층을 형성할 수 있다. 즉, 상기 금속 원소는 상기 분자들 사이에 배치되어, 상기 분자들을 화학적으로 결합하는 매개체 역할을 할 수 있다.
이를 위해, 상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 및 금속 원소는 일정한 질량 비율로 포함될 수 있다. 자세하게, 복수의 원소들 중, 상기 금속 원소는 다른 원소들보다 가장 많이 포함할 수 있고, 상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소는 상기 금속 원소를 기준으로 하여 각각 일정한 질량 비율로 포함될 수 있다.
자세하게, 금속 원소에 대한 탄소 원소의 비((탄소원소/구리원소)*100)는 5 내지 7일 수 있다,
또한, 상기 금속 원소에 대한 질소 원소의 비((질소원소/구리원소)*100)는 1.5 내지 7일 수 있다.
또한, 상기 금속 원소에 대한 산소 원소의 비((산소원소/구리원소)*100)는 1.1 내지 1.9일 수 있다.
또한, 상기 금속 원소에 대한 규소 원소의 비((규소원소/구리원소)*100)는 0.5 내지 0.9일 수 있다.
또한, 상기 금속 원소에 대한 황 원소의 비((황원소/구리원소)*100)는 0.5 내지 1.5일 수 있다.
상기 금속 원소에 대한 상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소의 비는 상기 절연층 또는 상기 회로기판의 결합력과 관계될 수 있다.
자세하게, 상기 금속 원소에 대한 탄소 원소의 비((탄소원소/구리원소)*100)가 5 내지 7 범위를 벗어나는 경우, 상기 버퍼층과 상기 회로기판 또는 상기 버퍼층과 상기 절연층의 결합력이 약해질 수 있다.
또한, 상기 금속 원소에 대한 질소 원소의 비((질소원소/구리원소)*100)가 1.5 내지 7 범위를 벗어나는 경우, 상기 버퍼층과 상기 회로기판 또는 상기 버퍼층과 상기 절연층의 결합력이 약해질 수 있다.
또한, 상기 금속 원소에 대한 산소 원소의 비((산소원소/구리원소)*100)가 1.1 내지 1.9 범위를 벗어나는 경우, 상기 버퍼층과 상기 절연층의 결합력이 약해질 수 있다.
또한, 상기 금속 원소에 대한 규소 원소의 비((규소원소/구리원소)*100)가 0.5 내지 0.9 범위를 벗어나는 경우, 상기 버퍼층과 상기 회로기판의 결합력이 약해질 수 있다.
또한, 상기 금속 원소에 대한 황 원소의 비((황원소/구리원소)*100)가 0.5 내지 1.5 범위를 벗어나는 경우, 상기 버퍼층과 상기 회로기판의 결합력이 약해질 수 있다.
한편, 상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 및 금속 원소는 상기 버퍼층 내에서 분자 또는 이온 형태로 존재하며, 상기 분자들 및 상기 이온들은 서로 결합되어 연결될 수 있다.
자세하게, 상기 버퍼층(400)은 상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 및 금속 원소들에 의해 형성되는 분자 및 금속 이온을 포함할 수 있다. 상기 버퍼층(400)에 포함되는 분자들은 분자의 크기 또는 분자량의 크기에 따라 적어도 2 종류의 분자들을 포함할 수 있다. 자세하게, 상기 분자는 마크로 분자(Macromolecule) 및 단분자(Unimolecular)를 포함할 수 있다.
상기 마크로 분자, 상기 단분자 및 상기 금속 이온은 상기 버퍼층 내에서 서로 결합되어 연결되는 구조로 형성될 수 있다.
자세하게, 상기 마크로 분자, 상기 단분자 및 상기 금속 이온은 상기 버퍼층 내에서 공유결합 및 배위결합에 의해 화학적으로 결합되어 서로 연결되는 구조로 형성될 수 있다.
상기 금속 이온은 상기 마크로 분자들, 상기 단분자들 또는 상기 마크로 분자와 상기 단분자를 서로 연결할 수 있다. 자세하게, 상기 마크로 분자들, 상기 단분자들 또는 상기 마크로 분자와 상기 단분자는 상기 금속 이온과 배위 결합을 하고, 이에 따라, 상기 마크로 분자들, 상기 단분자들 또는 상기 마크로 분자와 상기 단분자는 화학적으로 결합될 수 있다.
상기 금속 이온은 상기 회로 패턴과 동일한 물질을 포함할 수 있다. 또는, 상기 금속 이온은 상기 회로 패턴과 다른 물질을 포함할 수 있다. 예를 들어, 상기 회로 패턴이 구리를 포함하는 경우, 상기 금속 이온은 구리를 포함하거나 또는 구리 이외의 다른 금속을 포함할 수 있다.
자세하게, 상기 금속 이온은 상기 회로 패턴에 의해 형성될 수 있다. 자세하게, 별도의 산화제를 이용하여 금속을 포함하는 상기 회로 패턴을 이온화 시켜 금속 이온이 형성될 수 있다. 이에 따라, 이온화된 금속 이온이 상기 버퍼층 내에서 상기 마크로 분자 및 상기 단분자와 배위 결합을 하여 분자들을 서로 연결함으로써 버퍼층을 구성할 수 있다.
또는, 상기 버퍼층 형성시 별도의 금속 이온을 첨가하고, 상기 금속 이온은 상기 버퍼층 내에서 상기 마크로 분자 및 상기 단분자와 배위 결합을 하여 분자들을 서로 연결함으로써 버퍼층을 구성할 수 있다. 이때, 별도로 첨가되는 금속 이온은 상기 회로 패턴의 금속과 동일하거나 또는 상이할 수 있다.
상기 마크로 분자 및 상기 단분자는 상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 중 적어도 하나를 포함할 수 있다.
즉, 상기 마크로 분자 및 상기 단분자는 상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 중 적어도 하나를 포함하는 분자일 수 있다.
자세하게, 상기 마크로 분자는 상기 탄소 원소, 상기 질소 원소를 포함하는 분자를 포함할 수 있다. 자세하게, 상기 마크로 분자는 상기 탄소 원소, 상기 질소 원소를 포함하는 아졸 그룹을 포함할 수 있다.
또한, 상기 마크로 분자는 상기 규소 원소를 포함하는 분자를 포함할 수 있다. 자세하게, 상기 마크로 분자는 상기 규소 원소를 포함하는 실란 그룹을 포함할 수 있다.
또한, 상기 단분자는 상기 탄소 원소, 상기 질소 원소 및 상기 황 원소를 포함할 수 있다. 즉, 상기 단분자는 상기 탄소 원소, 상기 질소 원소 및 상기 황 원소를 포함하는 분자일 수 있다. 예를 들어, 상기 단분자는 티오시아네이트기(-SCN)가 연결되는 SCN 그룹을 포함할 수 있다.
도 7을 참조하면, 상기 버퍼층(400)은 복수의 작용기를 포함할 수 있다. 자세하게, 상기 버퍼층(400)은 상기 절연층과 화학적으로 결합되는 제 1 작용기와 상기 회로 패턴(140)과 화학적으로 졀합되는 제 2 작용기를 포함할 수 있다.
즉, 상기 마크로 분자 및 상기 단분자들은 상기 절연층 및 상기 회로 패턴과 화학적으로 결합되는 복수의 말단기 즉, 작용기들을 포함할 수 있다. 이러한 작용기 들에 의해 상기 절연층과 상기 회로 패턴은 상기 버퍼층에 의해 화학적으로 단단하게 결합되어, 상기 절연층과 상기 회로 패턴의 밀착력이 향상될 수 있다.
상기 제 1 작용기 및 상기 제 2 작용기는 상기 마크로 분자, 상기 단원자 또는 상기 금속 원자 중 하나와 연결되는 버퍼층의 말단기로 정의될 수 있다.
상기 제 1 작용기는 상기 절연층과 공유결합에 의해 결합될 수 있다. 상기 제 1 작용기는 상기 절연층과 공유결합되는 작용기들을 포함할 수 있다. 자세하게, 상기 제 1 작용기는 하이드록시기(-OH) 및 아졸 그룹의 N기를 포함할 수 있다.
또한, 상기 제 2 작용기는 상기 회로 패턴(140)과 배위결합에 의해 결합될 수 있다. 상기 제 2 작용기는 상기 회로 패턴(140)과 배위결합되는 작용기들을 포함할 수 있다. 자세하게, 상기 제 2 작용기는 실란 그룹의 Si기 및 티오시아네이트기(-SCN)를 포함할 수 있다.
상기 버퍼층에 포함되는 제 1 작용기 및 제 2 작용기들은 각각 상기 절연층 및 상기 회로패턴과 화학적으로 결합될 수 있다. 이에 따라, 상기 절연층과 상기 회로 패턴 사이에 배치되는 상기 버퍼층에 의해 이종 물질인 절연층과 회로 패턴의 밀착력을 향상시킬 수 있다.
한편, 앞서 설명하였듯이, RCC로 구성되는 제5 절연층(121), 제7 절연층(131) 및 제8 절연층(132)은 낮은 유전율과 함께 기계적/화학적 신뢰성을 확보할 수 있는 물질을 포함할 수 있다.
자세하게, 상기 제5 절연층(121), 제7 절연층(131) 및 제8 절연층(132)은 3.0 이하의 유전율(Dk)을 가질 수 있다. 더 자세하게, 상기 제5 절연층(121), 제7 절연층(131) 및 제8 절연층(132)은 2.03 내지 2.7의 유전율을 가질 수 있다. 따라서, 상기 절연층은 낮은 유전율을 가질 수 있어, 절연층을 고주파 용도의 회로기판에 적용할 때, 절연층의 유전율 크기에 따른 전송 손실을 감소시킬 수 있다.
제1 실시 예에서의 전체 절연층의 적층 구조에서, RCC는 3층으로 구성될 수 있다. 예를 들어, 제1 실시 예에서의 회로기판은 프리프레그로 형성된 절연층이 4층으로 구성될 수 있고, RCC로 형성된 절연층이 3층으로 구성될 수 있으며, 솔더 레지스트로 형성된 절연층이 1층으로 구성될 수 있다.
예를 들어, 제1 실시 예에서의 회로기판은 절연층의 전체 층수에서, RCC가 20% 내지 50%의 범위의 층수를 차지할 수 있다.
예를 들어, 제1 실시 예에서의 회로기판은 절연층의 전체 두께에서, RCC 가 20% 내지 50%의 범위의 두께를 가질 수 있다. 여기에서, 절연층의 전체 두께는 회로기판의 전체 두께에서 회로 패턴의 두께, 버퍼층의 두께 및 보호층의 두께를 제외한 순수한 절연층들만의 두께를 의미할 수 있다.
이때의, 상기 제5 절연층(121), 제7 절연층(131) 및 제8 절연층(132)은 50(10-6m/m·k) 이하의 열팽창 계수를 가질 수 있다. 여기에서, 상기 열팽창계수의 단위에서 알 수 있듯이, 상기 제5 절연층(121), 제7 절연층(131) 및 제8 절연층(132)는 50(10-6m/m·k) 이하의 선팽창계수를 가질 수 있다. 자세하게, 상기 제5 절연층(121), 제7 절연층(131) 및 제8 절연층(132)는 10 내지 50(10-6m/m·k) 범위의 열팽창계수를 가질 수 있다.
즉, 제1 실시 예에서의 제5 절연층(121), 제7 절연층(131) 및 제8 절연층(132)은 전체 절연층의 적층 구조에서, 20% 내지 50%의 층수 또는 두께를 차지할 수 있고, 이의 일 예로 제5 절연층(121), 제7 절연층(131) 및 제8 절연층(132)는 3층으로 구성될 수 있고, 이때의 RCC는 각각 10 내지 50(10-6m/m·k) 범위의 열팽창계수를 가질 수 있다.
이때, 상기 제5 절연층(121), 제7 절연층(131) 및 제8 절연층(132)의 열팽창계수는 제5 절연층(121), 제7 절연층(131) 및 제8 절연층(132) 내에 포함되는 필러의 함량을 조절하는 것에 의해 용이하게 조절 가능하다.
즉, 상기 제5 절연층(121), 제7 절연층(131) 및 제8 절연층(132)을 구성하는 RCC는 10 내지 50(10-6m/m·k) 범위의 열팽창계수를 가지기 위해, 55중량% 내지 73중량%의 필러를 포함할 수 있다.
이때, 상기 제5 절연층(121), 제7 절연층(131) 및 제8 절연층(132)을 구성하는 RCC의 열팽창계수가 10 내지 50(10-6m/m·k) 범위를 벗어나는 경우, 상기 회로기판의 전체적인 신뢰성에 문제가 발생할 수 있다. 예를 들어, 상기 제5 절연층(121), 제7 절연층(131) 및 제8 절연층(132)을 구성하는 RCC의 열팽창계수가 50(10-6m/m·k) 보다 큰 경우, 상기 제1 절연부(110)를 구성하는 프리프레그가 가지는 열팽창계수와의 미스매칭에 의해 회로기판의 적층 공정에서 휨이 발생할 수 있다.
즉, 회로기판은 프레프레그와 RCC로 구성되는 이종의 절연층을 순차적으로 적층하여 제조된다. 이때, 상기 프리프레그와 RCC를 순차적으로 적층하는 공정에서 열에 의한 지속적인 스트레스가 회로기판에 전달될 수 있다. 그리고, 상기와 같은 스트레스에 의해, 상기 회로기판의 휨 발생 정도가 증가한다.
이에 따라, 실시 예에서는 프리프레그와 RCC로 구성되는 하이브리드 타입의 회로기판의 적층 공정시에 발생하는 스트레스를 최소화하기 위해, 상기 RCC의 신축률이 상기 프리프레그의 신축률에 대응되도록 하여, 상기 회로기판의 휨 발생 정도를 최소화할 수 있도록 한다.
상기와 같은 실시 예에서의 제5 절연층(121), 제7 절연층(131) 및 제8 절연층(132)은 낮은 열팽창 계수를 가질 수 있어, 온도 변화에 따른 절연층의 크랙을 최소화할 수 있다.
이를 위해, 상기 제5 절연층(121), 제7 절연층(131) 및 제8 절연층(132)은 2개의 물질로 형성될 수 있다. 자세하게, 상기 제5 절연층(121), 제7 절연층(131) 및 제8 절연층(132)은 2개의 화합물이 혼재된 물질을 포함할 수 있다. 자세하게, 상기 제5 절연층(121), 제7 절연층(131) 및 제8 절연층(132)은 제 1 화합물과 제 2 화합물을 포함할 수 있다.
상기 제 1 물질과 상기 제 2 물질은 일정한 비율 범위로 포함될 수 있다. 자세하게, 상기 제 1 물질과 상기 제 2 물질은 4:6 내지 6:4의 비율로 포함될 수 있다.
또한, 상기 제5 절연층(121), 제7 절연층(131) 및 제8 절연층(132)은 추가적으로 필러를 더 포함할 수 있다. 자세하게, 상기 제5 절연층(121), 제7 절연층(131) 및 제8 절연층(132)은 이산화규소(SiO2) 등의 필러를 더 포함할 수 있다. 그리고, 제1 실시 예에서, 상기 필러는 상기 제5 절연층(121), 제7 절연층(131) 및 제8 절연층(132) 전체에 대해 약 55 중량% 내지 73 중량% 만큼 포함될 수 있다.
상기 필러의 비율이 상기 범위를 벗어나는 경우, 상기 필러에 의해 열팽창 계수 또는 유전율의 크기가 증가되어 절연층의 특성이 저하될 수 있고, 상기 프리프레그와의 열팽창계수 미스매칭에 의한 휨 현상이 발생할 수 있다.
또한, 상기 제 1 물질과 상기 제 2 물질은 상기 제5 절연층(121), 제7 절연층(131) 및 제8 절연층(132) 내에서 서로 화학적으로 비결합될 수 있다. 그러나, 실시예는 이에 제한되지 않고, 상기 제 1 화합물을 포함하는 제 1 물질과 상기 제 2 화합물을 포함하는 제 2 물질은 직접 또는 별도의 연결기에 의해 화학적으로 결합될 수도 있다.
상기 제1 물질은 절연특성을 가지는 물질을 포함할 수 있다. 또한, 상기 제 1 물질은 높은 충격 강도를 가져 향상된 기계적 특성을 가질 수 있다. 자세하게, 상기 제 1 물질은 수지물질을 포함할 수 있다. 예를 들어, 상기 제 1 물질은 폴리페닐에테르(Polyphenyl Ether, PPE)를 포함하는 제 1 화합물을 포함할 수 있다.
상기 제 1 물질은 상기 제 1 화합물을 복수로 포함할 수 있으며, 제 1 화합물들은 서로 화학적으로 결합되어 형성될 수 있다. 자세하게, 상기 제 1 화합물은 공유결합 즉, 파이파이 결합(π-π)에 의해 서로 선형적으로 연결될 수 있다.
즉, 상기 제 1 화합물들은 상기 제 1 물질이 분자량이 약 300 내지 500의 분자량을 가지도록 서로 화학적으로 결합되어 형성될 수 있다.
또한, 상기 제 2 물질은 제 2 화합물을 포함할 수 있다. 자세하게, 상기 제 2 물질은 복수의 제 2 화합물들이 서로 화학적으로 결합되어 형성될 수 있다.
상기 제 2 화합물은 낮은 유전율 및 열팽창계수를 가지는 물질을 포함할 수 있다. 또한, 상기 제 2 화합물은 향상된 기계적 강도를 가지는 물질을 포함할 수 있다.
상기 제 2 화합물은 트리사이클로데케인(tricyclodecane) 및 상기 트리사이클로데케인과 연결되는 말단기를 포함할 수 있다. 상기 트리사이클로데케인과 연결되는 말단기는 상기 제 2 화합물들이 서로 탄소 이중결합(C=C 본딩)으로 연결될 수 있는 다양한 물질을 포함할 수 있다. 자세하게, 상기 트리사이클로데케인과 연결되는 말단기는 아크릴레이트기, 에폭사이드기, 카르복실기, 하이드록실기, 이소시아네이트기를 포함할 수 있다.
상기 제 2 화합물들은 상기 트리사이클로데케인에 연결된 말단기들끼리 서로 연결될 수 있다, 자세하게, 상기 제 2 화합물들은 상기 말단기들끼리 탄소 이중결합(C=C 본딩)으로 크로스 링킹(cross-linked)되어 네트워크 구조를 형성할 수 있다.
자세하게, 도 8을 참조하면, 상기 제 2 화합물들은 크로스 링킹(cross-linked)되어 네트워크 구조를 형성하여 연결될 수 있다. 즉, 상기 제 2 화합물들은 복수의 네트워크 구조를 가지는 결합의 집합체일 수 있다.
이에 따라, 상기 제 2 화합물들에 의해 형성되는 상기 제 2 물질은 물질 특성에 따른 낮은 유전율 및 열팽창 계수를 가지면서, 네트워크 구조에 의해 향상된 기계적 강도를 가질 수 있다.
도 9는 상기 절연층을 구성하는 상기 제1 물질과 상기 제 2 물질의 배열을 설명하기 위한 도면이다.
상기 제 1 물질과 상기 제 2 물질은 상기 제5 절연층(121), 제7 절연층(131) 및 제8 절연층(132) 내에서 각각 하나의 단일상으로 형성될 수 있다. 도 8을 참조하면, 상기 제 1 화합물의 공유결합에 의해 연결되는 상기 제 1 물질은, 서로 크로스 링킹되어 네트워크 구조를 형성하는 제 2 화합물에 의해 형성되는 제 2 물질의 내부에 배치될 수 있다.
자세하게, 상기 제 1 화합물은 상기 제 2 화합물이 화학적으로 결합되어 형성되는 상기 제 2 물질의 네트워크 구조의 내부에 배치되어 상기 제 1 물질과 상기 제 2 물질이 분리되는 것을 방지할 수 있다.
즉, 상기 제5 절연층(121), 제7 절연층(131) 및 제8 절연층(132) 내에 포함된 상기 제 1 물질과 상기 제 2 물질은 절연층 내에서 상분리되어 배치되지 않고, 하나의 단일상 구조로 형성될 수 있다. 이에 따라, 상기 제 1 물질과 상기 제 2 물질의 물질 특성에 의해 낮은 유전율 및 낮은 열팽창 계수를 가지면서, 하나의 단일상으로 형성될 수 있으므로, 높은 기계적 강도를 가질 수 있다.
한편, 제1 실시 예에서는 제1 절연부(110)는 유리 섬유를 포함하는 PPG로 절연층이 구성되어 있고, 제2 절연부(120)는 RCC 및 솔더 레지스트로 구성되었으며, 제3 절연부(130)는 RCC로 구성되었다. 그리고, 상기 제2 절연부(120)의 RCC 및 제3 절연부(130)의 RCC는 상기 설명한 바와 같은 저유전율 및 저열팽창계수를 가진 RCC로 구성되었다.
상기와 같이, 제1 실시 예에서는 제5 절연층(121), 제7 절연층(131) 및 제8 절연층(132)의 열팽창 계수가 10 내지 50(10-6m/m·k) 범위를 가지도록 한다. 이를 위해, 제1 실시 예에서의 제5 절연층(121), 제7 절연층(131) 및 제8 절연층(132)은 RCC로 구성되고, 여기에는 55중량% 내지 73중량%의 필러를 포함할 수 있다.
상기와 같이 제1 실시 예에서는 제2 절연부(120) 및 제3 절연부(130)를 구성하는 RCC가 총 3층으로 구성됨에 따라, 상기 RCC의 열팽창계수가 제1 범위 내에 포함되도록 한다.
이때, 상기 RCC의 열팽창계수는 층 수에 따라 상기 제1 범위보다 작은 제2 범위를 가질 수 있고, 상기 제1 범위보다 큰 제3 범위를 가질 수 있다. 즉, RCC의 열팽창계수는 층 수가 증가(5층 이상)하는 경우, 상기 제1 범위보다 작은 제2 범위를 가질 수 있다. 또한, 상기 RCC의 열팽창계수는 층 수가 감소(3층 이하)하는 경우 상기 제1 범위보다 큰 제3 범위를 가질 수 있다.
이하, 상기 제2 절연부의 일부 및 제3 절연부의 전체를 구성하는 RCC가 가지는 본원의 실시 예 및 비교예들에 따른 유전율 측정을 통하여 본 발명을 좀더 상세하게 설명한다. 이러한 실시예는 본 발명을 좀 더 상세하게 설명하기 위하여 예시로 제시한 것에 불과하다. 따라서 본 발명이 이러한 실시예에 한정되는 것은 아니다.
실시예 1
절연층 상에 구리층을 형성하였다. 이때 상기 회로층의 표면들 중 상기 절연층과 접촉하는 면 상에 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 및 금속 원소를 포함하는 코팅층을 코팅한 후, 구리층과 절연층을 접착하였다.
이어서, 상기 구리층을 패터닝하여 회로 패턴을 형성하여 회로기판을 제조하였다.
이때, 상기 버퍼층은 하이드록시기(-OH) 및 아졸 그룹의 N기를 포함하는 제 1 작용기 및 실란 그룹의 Si기 및 티오시아네이트기(-SCN)를 포함하는 제 2 작용기를 포함하였다.
이어서, 상기 회로패턴의 조도 크기에 따른 접착력 및 신뢰성 평가를 진행하였다.
비교예 1
구리층에 코팅층을 형성하지 않고, 상기 절연층 상에 직접 구리층을 접착하여 구리층을 형성하여, 구리층을 패터닝하여 회로 패턴을 형성하였다는 점을 제외하고는 실시예와 동일하게 회로 패턴을 형성한 후, 상기 회로패턴의 조도 크기에 따른 접착력 및 신뢰성 평가를 진행하였다.
접착력/신뢰성 측정방법
실시예 및 비교예에 따른 회로 패턴의 접착력 평가는 UTM 장비를 이용하여 UTM 90° Peel 값을 측정하였다.
또한, 신뢰성 평가는 회로 패턴의 peel strength(kgf/cm)가 0.6 미만인 경우 MG로 평가하였다.
회로패턴의 조도
(Ra, ㎜)		 실시예 1
(peel strength, kgf/cm)		 비교예 1
(peel strength, kgf/cm)
0.1 0.65 0.37
0.2 0.72 0.41
0.3 0.73 0.45
0.4 0.74 0.52
0.5 0.78 0.60
0.6 0.81 0.67
회로패턴의 조도
(Ra, ㎜)		 실시예 1
(신뢰성, 박리여부)		 비교예 1
(신뢰성, 박리여부)
0.1 OK NG
0.2 OK NG
0.3 OK NG
0.4 OK NG
0.5 OK NG
0.6 OK OK
표 1 및 표 2를 참조하면, 실시예 1에 따른 회로기판은 비교예 1에 따른 회로기판에 비해 향상된 신뢰성을 가지는 것을 알 수 있다.자세하게, 실시예 1에 따른 회로기판은 절연층 상에 코팅층이 코팅된 회로 패턴을 형성한다. 이에 따라, 코팅층이 절연층과 회로 패턴에 화학적으로 단단하게 결합됨에 따라 회로 패턴의 필값(peel strength)을 증가시켜, 회로 패턴의 접착력 및 회로기판의 신뢰성을 향상시킬 수 있는 것을 알 수 있다.즉, 실시예 1에 따른 회로기판은 회로 패턴의 조도가 감소되어도 회로기판의 신뢰성을 확보할 수 있는 접착력을 가질 수 있는 것을 알 수 있다. 자세하게, 실시예 1에 따른 회로기판은 회로 패턴의 표면 조도가 0.5 이하 또는 0.1 내지 0.5의 범위에서도 회로기판의 신뢰성을 확보할 수 있는 접착력을 가질 수 있는 것을 알 수 있다.즉, 실시예 1에 따른 회로기판은 고주파 용도에 적용할 때, 회로 패턴의 조도를 감소시켜, 표피 효과(skin effect)에 따른 전송 손실을 감소시킬 수 있고, 낮은 표면 조도를 가져도 코팅층에 의해 회로 패턴의 접착력을 향상시켜 회로 패턴의 신뢰성을 확보할 수 있다.반면에, 비교예 1에 따른 회로기판의 경우 절연층 상에 직접 회로 패턴이 형성된다. 따라서, 절연층과 회로 패턴이 이종 물질로 형성됨에 따라 회로 패턴의 접착력 즉, 필값(peel strength)이 매우 낮은 것을 알 수 있다.
즉, 비교예 1에 따른 회로기판은 회로 패턴의 표면 조도를 증가시켜야만 신뢰성을 확보할 수 있고, 회로 패턴이 낮은 표면 조도를 가지는 경우 회로기판의 신뢰성이 저하되는 것을 알 수 있다.
따라서, 비교예 1에 따른 회로기판은 고주파 용도에 적용할 때, 회로 패턴의 표면 조도에 의해 표피 효과(skin effect)에 따른 전송 손실이 증가되는 것을 알 수 있다.
실시예 2
절연층 상에 구리층을 형성하였다.
이어서, 상기 구리층을 패터닝하여 회로 패턴을 형성하여 회로기판을 제조하였다.
이때, 상기 절연층은 폴리페닐에테르(Polyphenyl Ether, PPE) 및 트리사이클로데케인(tricyclodecane)에 아크릴레이트가 연결된 Tricyclodecane based di-acrylete를 톨루엔 용매에 넣은 후 약 100℃의 온도에서 혼합을 진행한 후, Azo 화합물 개시제와 과산화물 개시제를 넣어 형성하였다.
이어서, 주파수 크기를 다르게 하여, 상기 폴리페닐에테르(A)와 Tricyclodecane based di-acrylete(B)의 중량비에 따른 절연층의 유전율, 신뢰성 및 열팽창 계수를 측정하였다.
A와 B의 중량비 Dk Df
1㎓ 500MHz 100MHz 1㎓ 500MHz 100MHz
8:2 2.53 2.54 2.52 0.018 0.016 0.016
6:4 2.13 2.15 2.20 0.012 0.011 0.011
4:6 2.03 2.04 2.08 0.008 0.007 0.007
2:8 3.06 3.15 3.4 0.043 0.049 0.046
A와 B의 중량비 열팽창계수(ppm/℃)
6:4 35
4:6 39
A와 B의 중량비 신뢰성 평가
8:2 NG(크랙 발생)
6:4 OK
4:6 OK
2:8 NG(크랙 발생)
표 3 내지 표 5를 참조하면, 실시예에 따른 절연층은 폴리페닐에테르(A)와 Tricyclodecane based di-acrylete(B)가 4:6 내지 6:4의 비를 만족할 때, 낮은 유전율과 열팽창 계수를 가지는 동시에 향상된 기계적 강도에 의해 향상된 신뢰성을 가지는 것을 알 수 있다.반면에, 상기 절연층이 폴리페닐에테르(A)와 Tricyclodecane based di-acrylete(B)의 비를 만족하지 못하는 경우, 기계적 강도가 저하되어 절연층에 크랙이 발생할 수 있고, 유전율이 증가되어 고주파용 회로기판의 절연층으로 사용하기 부적합한 것을 알 수 있다.
한편, 실시 예에서는 제2 절연부(120)의 일부 및 제3 절연부(130)의 전체를 RCC로 구성하고, 상기 제2 절연부(120)의 나머지 일부는 솔더 레지스트로 구성함에 따라, 상기 제2 절연부(120) 및 제3 절연부(130)를 구성하는 각각의 절연층의 두께를 감소시킬 수 있다.
도 10 내지 도 15는 도 1에 도시된 실시 예에 따른 회로기판의 제조 방법을 공정 순으로 나타낸 도면이다.
도 10을 참조하면, 실시 예에서는 우선적으로 회로기판의 내층 기판을 제조하는 공정을 진행할 수 있다. 내층 기판은 제1 절연부(110)를 포함할 수 있다.
즉, 실시 예에서는 내층 기판을 제조하기 위해, 우선적으로 프리프레그를 포함하는 절연층을 준비하고, 상기 프리프레그로 구성된 절연층 내에 비아(150)를 형성할 수 있다.
또한, 실시 예에서는 상기 프리프레그로 구성된 절연층의 표면에 회로패턴(140)를 형성하는 공정을 진행할 수 있다. 이때, 상기와 같은 내층 기판의 제조 공정은 본 발명이 속하는 기술분야에서 공지된 기술이므로, 이에 대한 상세한 설명은 생략하기로 한다.
다음으로, 도 11을 참조하면, 내층기판의 상면 및 하면에 각각 제5 절연층(121) 및 제7 절연층(131)을 적층하는 공정을 진행할 수 있다. 상기 제5 절연층(121) 및 제7 절연층(131)은 각각 상기 설명한 RCC로 구성될 수 있다.
그리고, 실시 예에서는 상기 제5 절연층(121)의 상면 및 상기 제7 절연층(131)의 상면에 각각 회로패턴(140)을 형성할 수 있다.
또한, 실시 예에서는 상기 제5 절연층(121) 및 상기 제7 절연층(131)에 각각 비아(150)를 형성하는 공정을 진행할 수 있다.
한편, 상기 제5 절연층(121)의 상면에 형성된 회로 패턴은 전자부품(300)이 실장되는 실장 패드인 제1 패드(160)를 포함할 수 있다.
도 12를 참조하면, 실시 예에서는 제5 절연층(121) 위에 제6 절연층(SR1)을 형성하고, 상기 제7 절연층(131)의 아래에 제8 절연층(132)을 형성하는 공정을 진행할 수 있다.
이때, 상기 제6 절연층(SR1)은 솔더 레지스트이다. 그리고, 상기 제6 절연층(SR1)은 1층으로 원하는 높이를 형성하기 어려운 점을 고려하여, 2층으로 형성될 수 있다.
즉, 제6 절연층(SR1)은 복수의 층으로 구성될 수 있다. 구체적으로, 상기 제6 절연층(SR1)은 상기 제5 절연층(121)의 상면에 배치되는 제1-1 서브 솔더 레지스트(SR1-1)와, 상기 제1-1 서브 솔더 레지스트(SR1-1)의 상면 위에 배치되는 제1-2 서브 솔더 레지스트(SR1-2)를 포함할 수 있다. 즉, 상기 제6 절연층(SR1)은 솔더 레지스트로 형성되고, 이에 따라 비아 및 회로 패턴을 형성하기 위해 일정 두께를 가져야 한다. 다만, 솔더 레지스트를 1층으로 일정 두께 이상으로 형성하기에는 한계가 있으며, 1층으로 구성된다 하더라도 평탄도 문제 등이 발생할 수 있다.
따라서, 실시 예에서는 상기 제6 절연층(SR1)을 솔더 레지스트로 형성함에 있어, 이를 2층으로 구성하도록 하여 상기와 같은 문제를 해결할 수 있도록 한다.
한편, 제8 절연층(132)은 RCC로 구성될 수 있다. 즉, 상기 제8 절연층(132)은 하면에 동박층(ML)을 포함할 수 있다.
다음으로, 도 13을 참조하면, 실시 예에서는 상기 제6 절연층(SR1) 및 제8 절연층(132)에 각각 비아 홀(VH)을 형성하는 공정을 진행할 수 있다.
또한, 실시 예에서는 상기 제6 절연층(SR1)에 상기 제1 패드(160)의 표면을 노출하는 제1 오픈 영역(OR1)을 형성하는 공정을 진행할 수 있다.
즉, 상기 제6 절연층(SR1)은 상기 제5 절연층(121)의 상면에 배치된 회로 패턴 중 제1 패드(160)를 노출하는 제1 오픈 영역(OR1)을 포함할 수 있다. 상기 제1 오픈 영역(OR1)은 홈 형태로 형성될 수 있다. 즉, 일반적인 오픈 영역은 홀 형태로 형성된다. 예를 들어, 상기 제6 절연층(SR1)에 오픈 영역이 형성되는 경우, 비교 예에서는 상기 오픈 영역에서 제5 절연층(121)의 상면을 노출하는 홀 형태를 가진다. 이와 다르게, 실시 예에서의 제1 오픈 영역(OR1)은 상기 제5 절연층(121)의 상면을 모두 덮으면서, 상기 제1 패드(160)의 상면을 선택적으로 노출하며 형성될 수 있다. 예를 들어, 실시 예에서의 제1 오픈 영역(OR1)에서의 제6 절연층(SR1)의 상면의 높이는, 상기 제5 절연층(121)의 상면보다는 높고, 제1 패드(160)의 상면보다는 낮게 위치할 수 있다.
다음으로, 도 14에 도시된 바와 같이, 실시 예에서는 제6 절연층(SR1) 및 제8 절연층(132)에 각각 비아 및 회로 패턴을 형성하는 공정을 진행할 수 있다.
또한, 실시 예에서는 제8 절연층(132)의 하면에 상기 제8 절연층(132)의 하면을 보호하는 제2 솔더 레지스트(SR2)를 형성하는 공정을 진행할 수 있다.
다음으로, 도 15에 도시된 바와 같이, 상기 제6 절연층(SR1)의 제1 오픈 영역(OR1)을 통해 노출된 제1 패드(160) 위에 솔더 페이스트(200)를 배치하고, 상기 솔더 페이스트(200)를 이용하여 전자부품(300)을 실장하는 공정을 진행할 수 있다.
실시 예에서는 회로기판을 구성하는 절연층의 일부를 솔더 레지스트로 구성한다. 여기에서, 솔더 레지스트도 절연층의 일종일 수 있다. 다만, 실시 예에서 의미하는 절연층은 회로 패턴이 배치되고, 그에 따라 이의 내부에 서로 다른 층에 배치된 회로 패턴들을 서로 전기적으로 연결하는 비아가 배치된 층을 의미할 수 있다. 다시 말해서, 실시 예에서의 절연층은 회로 패턴이 배치되고, 내부에 비아가 배치된 층을 의미한다. 또한, 솔더 레지스트는 절연층의 표면을 보호하는 보호층을 의미할 수 있다. 여기에서, 실시 예에서는 절연층의 표면을 보호하는 기능을 하는 솔더 레지스트를 이용하여 절연층을 구성한다. 이에 따라, 실시 예에서는 최외측에 배치되는 솔더 레지스트를 제거할 수 있으며, 이에 대응하는 두께만큼 회로기판의 두께를 감소시킬 수 있다.
또한, 실시 예에서는 솔더 레지스트에 오픈 영역을 형성하여 전자부품이 실장될 캐비티를 형성하도록 한다. 이에 따라, 실시 예에서는 상기 솔더 레지스트를 통해 오픈된 오픈 영역 내에 전자부품을 실장하도록 함으로써, 상기 오픈 영역의 깊이만큼 회로기판의 전체 두께를 감소시킬 수 있으며, 이에 따른 슬림화를 달성할 수 있다.
실시예에 따른 회로기판은 절연층과 회로 패턴 사이에 배치되는 버퍼층을 포함할 수 있다. 즉, 실시예에 따른 회로 기판은 회로 패턴의 표면에 버퍼층을 형성하거나, 절연층 상에 버퍼층을 형성할 수 있다. 상기 버퍼층은 상기 절연층과 상기 회로 패턴 사이에 배치되어 상기 절연층과 상기 회로 패턴의 밀착력을 향상시킬 수 있다.
즉, 상기 절연층과 상기 회로 패턴은 각각 수지물질 및 금속을 포함하는 이종물질로서, 상기 절연층 상에 상기 회로 패턴을 형성할 때, 접착력이 저하되는 문제점이 있다.
따라서, 상기 절연층과 상기 회로 패턴 사이에 상기 절연층과 상기 회로 패턴과 각각 화학적으로 결합되는 버퍼층을 배치하여, 상기 절연층과 상기 회로 패턴의 밀착력을 향상시킬 수 있다.
즉, 상기 버퍼층은 상기 절연층과 상기 회로 패턴과 결합되는 복수의 작용기들을 포함하고, 상기 작용기들이 상기 절연층 및 상기 회로 패턴과 공유결합 또는 배위결합에 의해 화학적으로 결합됨으로써, 상기 절연층과 상기 회로 패턴의 밀착력을 향상시킬 수 있다.
이에 따라, 상기 절연층의 표면 조도를 감소시켜도, 상기 절연층과 상기 회로 패턴의 밀착 신뢰성을 확보할 수 있다.
따라서, 실시예에 따른 회로기판을 고주파 용도로 사용하는 경우에도 회로 패턴의 표면 조도를 낮게 유지하여 고주파 신호의 전송 손실을 감소시킬 수 있고, 회로 패턴의 표면 조도를 낮게 유지하여도, 버퍼층에 의해 절연층과 회로 패턴의 밀착력을 확보할 수 있으므로, 회로 패턴의 전체적인 신뢰성을 확보할 수 있다.
또한, 실시예에 따른 회로기판은 낮은 유전율 및 낮은 열팽창 계수를 가지고 향상된 강도를 가지는 절연층을 포함할 수 있다.
자세하게, 상기 절연층은 낮은 유전율 및 향상된 강도를 가지는 제 1 물질과 제 2 물질을 포함하고, 상기 절연층 내에서 상기 제 1 물질이 상기 제 2 물질의 네트워크 구조의 내부에 배치되도록 형성함에 따라, 상기 제 1 물질과 상기 제 2 물질의 상분리를 방지할 수 있다. 따라서, 상기 절연층은 상기 제 1 물질과 상기 제 2 물질을 단일상으로 형성할 수 있어, 절연층의 강도를 향상시킬 수 있다.
즉, 크로스 링킹에 의해 네트워크 구조를 가지는 상기 제 2 물질의 프리 볼륨 즉, 분자 운동(mole motion)을 증가시켜, 네트워크 구조를 가지는 고분자 사슬이 가깝게 배치되지 않게 구조화할 수 있고, 네트워크 구조의 내부에는 상기 제 1 물질이 부분적으로 배치됨에 따라, 상기 제 1 물질과 상기 제 2 물질을 절연층의 내부에서 단일상으로 형성시킬 수 있다.
따라서, 실시예에 따른 회로기판을 고주파 용도로 사용하는 경우에도 절연층의 유전율을 감소시켜 고주파 신호의 전송 손실을 감소시킬 수 있고, 절연층의 열팽창계수 및 기계적 강도를 향상시켜, 회로 기판의 전체적인 신뢰성을 확보할 수 있다.
또한, 실시 예에 따른 회로기판은 낮은 유전율 및 낮은 열창창 계수를 가지는 절연층을 포함함에 따라, 기존의 유리 섬유를 포함하는 절연층의 일부를 대체할 수 있다. 구체적으로, 실시 예에 따른 회로 기판은 다수의 절연층 중 일부 절연층 내에 포함된 유리 섬유를 제거할 수 있다. 구체적으로, 실시 예에 따른 회로기판은 RCC(Resin coated copper)를 구성하는 레진과 필러를 이용하여 절연층의 유전율 및 열팽창계수를 용이하게 조절 가능하며, 이에 따라 기존의 유리 섬유를 포함하지 않는 RCC로 절연층을 구성함에 따라 회로기판의 전체적인 두께를 감소시킬 수 있다. 더 나아가, 실시 예에 따른 회로 기판은 낮은 열팽창계수를 가지는 절연층으로 구성됨에 따라 강도 확보를 위한 코어층을 제거할 수 있을뿐 아니라, 절연층의 두께를 줄일 수 있으며, 이에 따라 회로패턴의 두께보다 작은 두께를 가진 절연층을 제공할 수 있다.
도 16은 제2 실시 예에 따른 회로기판을 나타낸 도면이다.
도 16을 참조하면, 회로기판(1000A)는 제1 내지 제3 절연부를 포함하는 절연 기판, 제 1 패드(160), 제2 패드(170), 솔더 페이스트(200, 400), 전자 부품(300, 500)을 포함할 수 있다.
상기 절연기판은 복수의 절연층을 포함하는 절연부로 구성될 수 있다.
상기 절연부는 프리프레그로 구성되는 제1 절연부(110), 상기 제1 절연부(110) 위에 배치되고 RCC 및 솔더 레지스트의 혼합 층 구조로 구성되는 제2 절연부(120), 상기 제1 절연부(110) 아래에 배치되고 RCC 및 솔더 레지스트의 혼합 층 구조로 구성되는 제3 절연부(130A)를 포함할 수 있다.
이때, 제2 실시 예에서는 제1 실시 예와 다르게 제3 절연부(130A)의 층 구조가 RCC와 솔더 레지스트의 혼합 층 구조로 구성될 수 있다.
즉, 제2 실시 예에서의 제1 절연부 및 제2 절연부는 도 1에 도시된 제1 절연부 및 제2 절연부와 실질적으로 동일하며, 이에 대한 상세한 설명은 생략하기로 한다.
제2 실시 예에서의 제3 절연부(130A)는 제7 절연층(131) 및 제8 절연층(SR2A)을 포함할 수 있다.
이때, 제1 실시 예에서의 제8 절연층은 RCC로 구성되었으나, 제2 실시 예에서의 제8 절연층(SR2A)은 솔더 레지스트로 구성될 수 있다.
상기 제8 절연층(SR2A)은 제6 절연층(SR1)과 동일하게 2층 구조를 가질 수 있다. 예를 들어, 제8 절연층(SR2A)은 제2-1 서브 솔더 레지스트(SR2-1)와, 제2-2 서브 솔더 레지스트(SR2-2)를 포함할 수 있다.
또한, 제8 절연층(SR2A)에는 제2 오픈 영역(OR2)이 형성될 수 있다. 이때, 제7 절연층(131)의 하면에 형성된 회로 패턴은 제2 전자 부품(500)이 배치될 제2 패드(170)를 포함한다. 그리고, 상기 제8 절연층(SR2A)의 제2 오픈 영역(OR2)은 상기 제2 패드(170)의 하면을 노출하며 형성될 수 있다.
이때, 실시 예에서의 회로기판의 적층 구조 중 RCC는 2층으로 구성될 수 있다. 즉, 제2 실시 예에서의 회로기판의 적층 구조 중 RCC는 제5 절연층(121)과 제7 절연층(131)을 포함할 수 있다.
도 17은 제3 실시 예에 따른 회로기판을 나타낸 도면이다.
도 17을 참조하면, 회로기판(1000B)는 제1 내지 제3 절연부를 포함하는 절연 기판, 제 1 패드(160), 솔더 페이스트(200), 전자 부품(300)을 포함할 수 있다.
상기 절연기판은 복수의 절연층을 포함하는 절연부로 구성될 수 있다.
상기 절연부는 프리프레그로 구성되는 제1 절연부(110A), 상기 제1 절연부(110) 위에 배치되고 솔더 레지스트로 구성되는 제2 절연부(120), 상기 제1 절연부(110) 아래에 배치되고 RCC로 구성되는 제3 절연부(130B)를 포함할 수 있다.
이때, 제1 실시 예에서의 제1 절연부는 프리프레그로 구성되고 4층 구조를 가졌으나, 제3 실시 예에서의 제1 절연부는 2층의 프리프레그로 구성될 수 있다. 이에 따라, 제3 실시 예에서의 제1 절연부는 제1 절연층(111a)과 제2 절연층(112a)만을 포함할 수 있다.
또한, 제1 실시 예에서의 제3 절연부는 2층의 RCC로 구성되었으나, 제3 실시 예에서의 제3 절연부는 3층의 RCC로 구성될 수 있다. 이에 따라, 제3 실시 예에서의 제3 절연부는 제6 절연층(131B), 제7 절연층(132B) 및 제8 절연층(133B)을 포함할 수 있다.
이때, 제3 실시 예에서의 제2절연부(120)는 1층의 RCC와 2층의 솔더 레지스트로 구성될 수 있다.
제3 실시 예에서의 제2 절연부(130)는 제3 절연층(121), 제4 절연층(SR1A) 및 제5 절연층(SR1B)을 포함할 수 있다.
실시 예에서는 제2 절연부를 2층의 솔더 레지스트로 구성하기 위해, 제1 절연부를 2층의 프리프레그로 구성하고, 상기 제3 절연부를 3층의 RCC로 구성하였으며, 이에 따른 신뢰성을 확보하였다.
그리고, 상기 제3 절연층(121)의 상면에는 제1 패드(160B)가 배치된다.
그리고, 제4 절연층(SR1A)과 제5 절연층(SR1B)은 각각 솔더 레지스트로 구성될 수 있다. 즉, 제3 실시 예에서의 제2 절연부는 2층의 솔더 레지스트를 포함한다.
이에 따라, 실시 예에서의 제4 절연층(SR1A)은 복수의 층 구조를 가질 수 있다. 즉, 제3 실시 예에서 제4 절연층(SR1A)이 솔더 레지스트로 구성됨에 따라, 이는 2층의 솔더 레지스트(SR1-1A, SR1-2A)로 구성될 수 있다. 또한, 이와 마찬가지로, 제5 절연층(SR1B)도 2층의 솔더 레지스트(SR1-1B, SR1-2B)로 구성될 수 있다.
한편, 제3 실시 예에서의 전자 부품이 실장될 오픈 영역은 상기 제4 절연층(SR1A) 및 제5 절연층(SR1B)에 형성될 수 있다. 즉, 제1 실시 예에서는 하나의 절연층에만 오픈 영역이 형성되었으나, 제3 실시 예에서는 2개의 절연층을 공통으로 오픈하여 오픈 영역(OR1)이 형성될 수 있다. 이에 따라, 제3 실시 예에서의 오픈 영역(OR1)은 제4 절연층(SR1A)에 형성되는 제1 부분과, 제5 절연층(SR1B)에 형성되는 제2 부분을 포함할 수 있다.
실시 예에서는 회로기판을 구성하는 절연층의 일부를 솔더 레지스트로 구성한다. 여기에서, 솔더 레지스트도 절연층의 일종일 수 있다. 다만, 실시 예에서 의미하는 절연층은 회로 패턴이 배치되고, 그에 따라 이의 내부에 서로 다른 층에 배치된 회로 패턴들을 서로 전기적으로 연결하는 비아가 배치된 층을 의미할 수 있다. 다시 말해서, 실시 예에서의 절연층은 회로 패턴이 배치되고, 내부에 비아가 배치된 층을 의미한다. 또한, 솔더 레지스트는 절연층의 표면을 보호하는 보호층을 의미할 수 있다. 여기에서, 실시 예에서는 절연층의 표면을 보호하는 기능을 하는 솔더 레지스트를 이용하여 절연층을 구성한다. 이에 따라, 실시 예에서는 최외측에 배치되는 솔더 레지스트를 제거할 수 있으며, 이에 대응하는 두께만큼 회로기판의 두께를 감소시킬 수 있다.
또한, 실시 예에서는 솔더 레지스트에 오픈 영역을 형성하여 전자부품이 실장될 캐비티를 형성하도록 한다. 이에 따라, 실시 예에서는 상기 솔더 레지스트를 통해 오픈된 오픈 영역 내에 전자부품을 실장하도록 함으로써, 상기 오픈 영역의 깊이만큼 회로기판의 전체 두께를 감소시킬 수 있으며, 이에 따른 슬림화를 달성할 수 있다.
실시예에 따른 회로기판은 절연층과 회로 패턴 사이에 배치되는 버퍼층을 포함할 수 있다. 즉, 실시예에 따른 회로 기판은 회로 패턴의 표면에 버퍼층을 형성하거나, 절연층 상에 버퍼층을 형성할 수 있다. 상기 버퍼층은 상기 절연층과 상기 회로 패턴 사이에 배치되어 상기 절연층과 상기 회로 패턴의 밀착력을 향상시킬 수 있다.
즉, 상기 절연층과 상기 회로 패턴은 각각 수지물질 및 금속을 포함하는 이종물질로서, 상기 절연층 상에 상기 회로 패턴을 형성할 때, 접착력이 저하되는 문제점이 있다.
따라서, 상기 절연층과 상기 회로 패턴 사이에 상기 절연층과 상기 회로 패턴과 각각 화학적으로 결합되는 버퍼층을 배치하여, 상기 절연층과 상기 회로 패턴의 밀착력을 향상시킬 수 있다.
즉, 상기 버퍼층은 상기 절연층과 상기 회로 패턴과 결합되는 복수의 작용기들을 포함하고, 상기 작용기들이 상기 절연층 및 상기 회로 패턴과 공유결합 또는 배위결합에 의해 화학적으로 결합됨으로써, 상기 절연층과 상기 회로 패턴의 밀착력을 향상시킬 수 있다.
이에 따라, 상기 절연층의 표면 조도를 감소시켜도, 상기 절연층과 상기 회로 패턴의 밀착 신뢰성을 확보할 수 있다.
따라서, 실시예에 따른 회로기판을 고주파 용도로 사용하는 경우에도 회로 패턴의 표면 조도를 낮게 유지하여 고주파 신호의 전송 손실을 감소시킬 수 있고, 회로 패턴의 표면 조도를 낮게 유지하여도, 버퍼층에 의해 절연층과 회로 패턴의 밀착력을 확보할 수 있으므로, 회로 패턴의 전체적인 신뢰성을 확보할 수 있다.
또한, 실시예에 따른 회로기판은 낮은 유전율 및 낮은 열팽창 계수를 가지고 향상된 강도를 가지는 절연층을 포함할 수 있다.
자세하게, 상기 절연층은 낮은 유전율 및 향상된 강도를 가지는 제 1 물질과 제 2 물질을 포함하고, 상기 절연층 내에서 상기 제 1 물질이 상기 제 2 물질의 네트워크 구조의 내부에 배치되도록 형성함에 따라, 상기 제 1 물질과 상기 제 2 물질의 상분리를 방지할 수 있다. 따라서, 상기 절연층은 상기 제 1 물질과 상기 제 2 물질을 단일상으로 형성할 수 있어, 절연층의 강도를 향상시킬 수 있다.
즉, 크로스 링킹에 의해 네트워크 구조를 가지는 상기 제 2 물질의 프리 볼륨 즉, 분자 운동(mole motion)을 증가시켜, 네트워크 구조를 가지는 고분자 사슬이 가깝게 배치되지 않게 구조화할 수 있고, 네트워크 구조의 내부에는 상기 제 1 물질이 부분적으로 배치됨에 따라, 상기 제 1 물질과 상기 제 2 물질을 절연층의 내부에서 단일상으로 형성시킬 수 있다.
따라서, 실시예에 따른 회로기판을 고주파 용도로 사용하는 경우에도 절연층의 유전율을 감소시켜 고주파 신호의 전송 손실을 감소시킬 수 있고, 절연층의 열팽창계수 및 기계적 강도를 향상시켜, 회로 기판의 전체적인 신뢰성을 확보할 수 있다.
또한, 실시 예에 따른 회로기판은 낮은 유전율 및 낮은 열창창 계수를 가지는 절연층을 포함함에 따라, 기존의 유리 섬유를 포함하는 절연층의 일부를 대체할 수 있다. 구체적으로, 실시 예에 따른 회로 기판은 다수의 절연층 중 일부 절연층 내에 포함된 유리 섬유를 제거할 수 있다. 구체적으로, 실시 예에 따른 회로기판은 RCC(Resin coated copper)를 구성하는 레진과 필러를 이용하여 절연층의 유전율 및 열팽창계수를 용이하게 조절 가능하며, 이에 따라 기존의 유리 섬유를 포함하지 않는 RCC로 절연층을 구성함에 따라 회로기판의 전체적인 두께를 감소시킬 수 있다. 더 나아가, 실시 예에 따른 회로 기판은 낮은 열팽창계수를 가지는 절연층으로 구성됨에 따라 강도 확보를 위한 코어층을 제거할 수 있을뿐 아니라, 절연층의 두께를 줄일 수 있으며, 이에 따라 회로패턴의 두께보다 작은 두께를 가진 절연층을 제공할 수 있다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 복수의 절연층을 포함하는 절연부;
    상기 복수의 절연층의 표면에 배치된 회로 패턴; 및
    상기 복수의 절연층 중 적어도 하나의 절연층을 관통하는 비아를 포함하고,
    상기 절연부는,
    적어도 하나의 절연층을 포함하는 제1 절연부;
    상기 제1 절연부 위에 배치되고, 복수의 절연층을 포함하는 제2 절연부; 및
    상기 제1 절연부 아래에 배치되고, 복수의 절연층을 포함하는 제3 절연부를 포함하고,
    상기 제1 절연부는,
    유리 섬유를 포함하는 프리프레그로 구성되고,
    상기 제2 절연부 및 제3 절연부 중 적어도 하나는,
    RCC(resin coated copper) 및 상기 RCC 상에 배치되는 솔더 레지스트를 포함하고,
    상기 회로 패턴은 상기 솔더 레지스트의 표면에 배치되고,
    상기 비아는 상기 솔더 레지스트를 관통하며 형성되는,
    회로기판.
  2. 제1항에 있어서,
    상기 제2 절연부는,
    상기 제1 절연부의 상면에 배치되는 제1 RCC와, 상기 제1 RCC의 상면 위에 배치되는 제1 솔더 레지스트를 포함하고,
    상기 제3 절연부는,
    상기 제1 절연부의 하면에 배치되는 제2 RCC와, 상기 제2 RCC의 하면에 배치되는 제3 RCC를 포함하는
    회로기판.
  3. 제2항에 있어서,
    상기 제2 RCC의 하면에 배치되는 제2 솔더 레지스트를 포함하고,
    상기 제2 솔더 레지스트에는 상기 회로 패턴 및 비아가 배치되지 않는,
    회로기판.
  4. 제2항에 있어서,
    상기 회로 패턴은, 상기 제1 RCC의 상면에 배치되는 제1 패드를 포함하고,
    상기 제1 솔더 레지스트는 상기 제1 패드의 상면을 노출하는 제1 오픈 영역을 포함하는
    회로기판.
  5. 제4항에 있어서,
    상기 제1 솔더 레지스트의 상기 제1 오픈 영역에서의 상면은,
    상기 제1 RCC의 상면보다 높고, 상기 제1 패드의 상면보다 낮게 위치하는,
    회로기판.
  6. 제1항에 있어서,
    상기 제2 절연부는,
    상기 제1 절연부의 상면에 배치되는 제1 RCC와, 상기 제1 RCC의 상면 위에 배치되는 제1 솔더 레지스트를 포함하고,
    상기 제3 절연부는,
    상기 제1 절연부의 하면에 배치되는 제2 RCC와, 상기 제2 RCC의 하면에 배치되는 제2 솔더 레지스트를 포함하는,
    회로기판.
  7. 제6항에 있어서,
    상기 회로 패턴은,
    상기 제1 솔더 레지스트 및 상기 제2 솔더 레지스트 표면에 각각 형성되고,
    상기 비아는,
    상기 제1 솔더 레지스트 및 상기 제2 솔더 레지스트에 각각 형성되는,
    회로기판.
  8. 제7항에 있어서,
    상기 회로 패턴은,
    상기 제1 RCC의 상면에 배치되는 제1 패드와,
    상기 제2 RCC의 하면에 배치되는 제2 패드를 포함하고,
    상기 제1 솔더 레지스트는 상기 제1 패드의 상면을 노출하는 제1 오픈 영역을 포함하고,
    상기 제2 솔더 레지스트는 상기 제2 패드의 하면을 노출하는 제2 오픈 영역을 포함하는,
    회로기판.
  9. 제1항에 있어서,
    상기 제2 절연부는,
    상기 제1 절연부의 상면에 배치되는 제1 RCC와, 상기 제1 RCC의 상면 위에 배치되는 제1-1 솔더 레지스트와, 상기 제1-1 솔더 레지스트의 상면 위에 배치되는 제1-2 솔더 레지스트를 포함하고,
    상기 제3 절연부는,
    상기 제1 절연부의 하면에 순차적으로 배치되는 제2 내지 제4 RCC를 포함하고,
    상기 회로 패턴은,
    상기 제1-1 솔더 레지스트 및 상기 제1-2 솔더 레지스트의 표면에 각각 형성되고,
    상기 비아는,
    상기 제1-1 솔더 레지스트 및 상기 제1-2 솔더 레지스트에 각각 형성되는,
    회로기판.
  10. 제9항에 있어서,
    상기 회로패턴은,
    상기 제1 RCC의 상면에 배치되는 제1 패드를 포함하고,
    상기 제2 절연부는,
    상기 제1-1 솔더 레지스트 및 상기 제1-2 솔더 레지스트를 공통으로 오픈하여 형성되고, 상기 제1 패드의 상면을 노출하는 제1 오픈 영역을 포함하는
    회로기판.
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