WO2023090843A1

WO2023090843A1 - 회로기판 및 이를 포함하는 반도체 패키지

Info

Publication number: WO2023090843A1
Application number: PCT/KR2022/018070
Authority: WO
Inventors: 신종배; 이수민; 정재훈; 정지철
Original assignee: 엘지이노텍 주식회사
Priority date: 2021-11-16
Filing date: 2022-11-16
Publication date: 2023-05-25
Also published as: KR20230071537A

Abstract

실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층의 일면에 배치된 제1 회로 패턴층; 상기 제1 절연층의 일면에 배치되고, 캐비티를 포함하는 제2 절연층; 및 상기 제1 절연층을 관통하는 관통 홀에 배치되는 관통 전극을 포함하고, 상기 제1 회로 패턴층은, 상기 캐비티의 내벽과 수직으로 중첩되는 부분을 포함하는 제1 패턴부를 포함하고, 상기 관통 전극은, 상기 제1 패턴부와 수직으로 중첩되는 제1 관통 홀 내에 배치되는 제1 관통 전극을 포함한다.

Description

회로기판 및 이를 포함하는 반도체 패키지

실시 예는 회로기판 및 이를 포함하는 반도체 패키지에 관한 것이다.

회로기판은 여러 종류의 소자를 평판 위에 밀집 탑재시키기 위하여 각 소자의 장착 위치를 확정하고 소자를 연결하는 회로패턴을 평판 표면에 인쇄하여 고정하는 구조로 구성하거나, 회로기판의 내부에 소자가 매립되는 형태의 임베디드(embedded) 구조로 구성된다.

최근에는 전자 부품의 소형화 및 다기능을 실현하기 위하여, 회로기판을 고밀도 집적화가 가능한 다층의 구조로 사용되고 있다.

일반적으로, 종래의 임베디드 회로기판은 드릴 비트(drill bit)를 이용하여 소자를 내장하기 위한 캐비티(cavity)를 형성하거나, 소자의 안착을 위하여 이형 필름 등의 부자재를 사용하거나, 샌드블러스트(sand blast)를 이용하여 소자를 내장하기 위한 캐비티를 형성하였다.

그러나, 종래의 회로기판에 포함된 캐비티는 내벽의 경사각이 캐비티의 바닥면을 기준으로 150° 이상으로 형성되며, 이에 따라 상기 캐비티 내에 소자의 실장 공간을 마련하기 위해서는, 상기 내벽의 경사각을 고려함에 따라 상대적으로 캐비티 형성을 위해 필요한 공간이 커지는 문제가 있다. 이에 따라, 종래의 회로기판은 회로의 집적도가 감소하며, 캐비티 형성 공간이 커짐에 따른 회로기판의 전체 부피가 증가하는 문제가 있다.

한편, 최근 무선 데이터 트래픽 수요를 충족시키기 위해, 개선된 5G(5^th generation) 이상의 통신 시스템 또는 pre-5G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다. 여기에서, 5G 이상의 통신 시스템은 높은 데이터 전송률을 달성하기 위해 초고주파(mmWave) 대역(sub 6기가(6GHz), 28기가 28GHz, 38기가 38GHz 또는 그 이상 주파수)를 사용한다.

그리고, 초고주파수 대역에서의 전파의 경로 손실 완화 및 전파의 전달 거리를 증가시키기 위해, 5G 통신 시스템에서는 빔포밍(beamforming), 거대 배열 다중 출력(massive MIMO), 어레이 안테나(array antenna) 등의 집적화 기술들이 개발되고 있다. 이러한 5G 이상(6G, 7G ~ etc.)의 통신 시스템에 적용되는 회로 기판에는 AP 모듈을 구성하는 다양한 칩들이 실장된다. 이때, 상기와 같은 5G 이상의 통신 시스템은 상기 실장된 칩의 성능에 따라 전체적인 제품의 성능이 결정된다. 이때, 상기 칩의 성능은 상기 회로 기판의 방열 성능과 밀접한 관계가 있다. 예를 들어, 상기 회로 기판의 방열 성능에 의해 상기 칩의 성능이 결정되고, 상기 칩의 성능에 따라 최종 제품의 성능이 결정될 수 있다.

이에 따라, 상기와 같은 소자가 배치될 수 있는 캐비티를 포함하면서, 방열 성능이 향상된 회로기판이 요구되고 있다.

실시 예는 칩이 실장될 수 있는 캐비티를 포함한 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.

또한, 실시 예는 캐비티의 내벽의 경사각이 개선된 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.

또한, 실시 예는 방열 성능이 향상된 회로 기판 및 반도체 패키지를 제공한다.

제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

또한, 상기 제1 패턴부의 상면은, 상기 캐비티의 내벽의 하단과 직접 연결된다.

또한, 상기 회로 기판은 상기 제1 절연층의 타면에 배치된 제2 회로 패턴층을 포함하고, 상기 제2 회로 패턴층의 적어도 일부는 상기 제1 관통 전극과 수직으로 중첩된다.

또한, 상기 제1 패턴부는, 상기 캐비티의 내벽과 수직으로 중첩되고, 상면이 상기 제2 절연층에 접하는 제1 부분과, 상기 제1 부분으로부터 연장되고 상면이 상기 제2 절연층에 접하지 않는 제2 부분을 포함한다.

또한, 상기 제1 패턴부의 상기 제1 부분의 두께는 상기 제1 패턴부의 상기 제2 부분의 두께보다 두껍다.

또한, 상기 제1 회로 패턴층은, 상기 제1 절연층의 상면 중 상기 캐비티와 수직으로 중첩되는 제1 상면 영역에 배치되는 제2 패턴부; 및 상기 제1 절연층의 상면 중 상기 캐비티의 수직으로 중첩되지 않는 제2 상면 영역에 배치되는 제3 패턴부를 포함하고, 상기 제1 패턴부는, 상기 제1 상면 영역과 상기 제2 상면 영역 사이의 경계 영역에 배치된다.

또한, 상기 제1 패턴부는, 상기 제1 상면 영역과 상기 제2 상면 영역 사이의 상기 경계 영역을 둘러싸며 배치된다.

또한, 상기 제1 패턴부의 상기 제1 부분의 두께는, 상기 제2 패턴부 및 상기 제3 패턴부의 두께보다 두껍다.

또한, 상기 제1 패턴부의 상기 제2 부분의 두께는, 상기 제2 패턴부 및 상기 제3 패턴부의 두께에 대응된다.

또한, 상기 제1 패턴부의 제1 부분 및 제2 부분은 각각 제1 금속층 및 제2 금속층을 포함하고, 상기 제1 부분의 제1 금속층의 두께는, 상기 제2 부분의 제1 금속층의 두께와 동일하고, 상기 제1 부분의 제2 금속층의 두께는 상기 제2 부분의 제2 금속층의 두께보다 크다.

또한, 상기 제1 부분의 제2 금속층의 두께와 상기 제2 부분의 제2 금속층의 두께의 차이는, 상기 제1 부분의 제1 금속층 또는 상기 제2 부분의 제2 금속층의 두께에 대응된다.

또한, 상기 관통 전극은, 상기 제2 패턴부 및 제3 패턴부 중 적어도 하나와 수직으로 중첩되는 제2 관통 홀 내에 배치되는 제2 관통 전극을 포함하고, 상기 제1 관통 전극은, 상기 제2 패턴부, 상기 제3 패턴부 및 상기 제2 관통 전극과 전기적으로 분리된다.

또한, 상기 제1 회로 패턴층은, 일단이 상기 제1 패턴부와 연결되고, 타단이 상기 제1 절연층의 상면의 측단을 향하여 연장되는 제4 패턴부를 포함하고, 상기 제4 패턴부는, 상기 제2 및 제3 패턴부와 전기적으로 분리된다.

또한, 상기 제1 패턴부의 상기 제1 부분은, 상기 제2 절연층으로 덮이며, 내측 방향으로 오목한 패임부를 포함한다.

또한, 상기 제1 관통 전극은, 상기 제1 패턴부와 공통 연결되며, 상호 수평 방향으로 이격된 복수의 제1-1 관통 전극을 포함한다.

또한, 상기 회로 기판은 상기 제1 절연층 아래에 배치된 제3 절연층; 및 상기 제3 절연층을 관통하는 관통 홀에 배치되고, 상기 제1 관통 전극과 연결되는 제3 관통 전극을 더 포함한다.

또한, 상기 캐비티의 내벽은, 상기 제2 절연층의 상면에 인접하고 제1 경사각을 가지는 제1 내벽과, 상기 제1 내벽으로부터 연장되며, 상기 제1 경사각과 다른 제2 경사각을 가지는 제2 내벽을 포함한다.

또한, 기준면에 대한 상기 제1 경사각은, 상기 기준면에 대한 상기 제2 경사각보다 작으며, 상기 기준면은, 상기 캐비티와 수직으로 중첩되는 상기 제1 절연층의 상면과 평행한 가상의 직선이다.

한편, 실시 예에 따른 반도체 패키지는 제1 절연층; 상기 제1 절연층 상에 배치된 제1 회로 패턴층; 상기 제1 절연층 상에 배치되고, 캐비티를 포함하는 제2 절연층; 및 상기 제1 절연층을 관통하는 관통 홀에 배치되는 관통 전극을 포함하고, 상기 제1 회로 패턴층은, 상기 캐비티의 내벽과 수직으로 중첩되는 부분을 포함하는 제1 패턴부와, 상기 제1 패턴부와 이격되고, 상기 캐비티를 통해 상면이 노출되는 제2 패턴부를 포함하고, 상기 제2 패턴부 상에 배치된 접속부; 및 상기 접속부 상에 실장된 전자소자를 포함하고, 상기 관통 전극은, 상기 제1 패턴부와 연결된 제1 관통 전극과, 상기 제2 패턴부와 연결된 제2 관통 전극을 포함하고, 상기 제1 관통 전극은, 상기 전자 소자, 상기 제2 패턴부 및 상기 제2 관통 전극과 전기적으로 분리된다.

또한, 상기 반도체 패키지는 상기 캐비티 내에 배치되고, 상기 전자소자를 몰딩하는 몰딩층을 포함한다.

실시 예에 따른 회로 기판은 방열 특성을 향상시킬 수 있다. 구체적으로, 실시 예의 회로 기판은 제1 절연층, 제2 절연층 및 제1 회로 패턴층을 포함한다. 상기 제2 절연층은 캐비티를 포함한다. 또한, 상기 제1 회로 패턴층은 상기 캐비티와 수직으로 중첩된 제1 절연층의 제1 상면 영역에 배치된 제1-2 패턴부와, 상기 캐비티와 수직으로 중첩되지 않는 제2 상면 영역에 배치되는 제1-3 패턴부와, 상기 캐비티의 경계 영역과 수직으로 중첩되는 제1 및 제2 상면 영역의 경계 영역에 배치된 제1-1 패턴부를 포함한다. 또한, 상기 회로 기판은 상기 제1 절연층을 관통하는 관통 홀에 배치된 관통 전극을 포함한다. 상기 관통 전극은 상기 제1-1 패턴부와 연결되는 제1 관통 전극과, 상기 제1-2 패턴부 또는 제1-3 패턴부와 연결되는 제2 관통 전극을 포함한다. 이때, 상기 제1 관통 전극은 상기 제2 관통 전극과 전기적으로 분리된다. 상기 제1 관통 전극은 레이저 스토퍼로 사용된 더미 패턴인 상기 제1-1 패턴부와 연결되어 열을 전달하는 방열 전극으로 기능한다. 상기 제2 관통 전극은 전기 신호를 전달하는 신호 전극으로 기능한다. 이에 따라, 실시 예에서는 상기 레이저 스토퍼인 상기 제1-1 패턴부을 이용하여 상기 캐비티에 실장되는 칩으로부터 발생된 열을 외부로 방출할 수 있고, 이를 통해 회로 기판의 방열 특성을 향상시킬 수 있다. 나아가, 실시 예에서는 상기 캐비티에 배치된 칩의 동작 성능을 향상시킬 수 있고, 이를 통해 제품 신뢰성을 향상시킬 수 있다.

또한, 실시 예에서는 상기 제1-1 패턴부를 회로 기판의 방열을 위한 방열패턴으로 사용한다. 예를 들어, 반도체 패키지의 패키지 기판에서의 상기 캐비티 내에는 칩이 배치된다. 이때, 종래의 반도체 패키지의 패키지 기판에서는 상기 칩에서 발생한 열을 방출하는 기능을 하는 패턴이 존재하지 않고, 이에 따른 방열 특성이 저하됨에 따라 상기 칩의 성능이 저하되는 문제가 있다. 또한, 종래의 반도체 패키지의 패키지 기판에는 상기 칩의 방열을 위한 방열 패턴을 포함하기는 하나, 별도의 제조 공정을 통해 상기 방열 패턴을 형성하고 있으며, 이에 따른 제조 공정이 복잡하면서 제조 비용이 증가하는 문제점을 가진다.

이에 반하여, 실시 예에서는 제2 절연층에 캐비티를 형성하기 위한 레이저 공정에서 스토퍼로 사용된 제1-1 패턴부를 방열 패턴으로 이용한다. 이를 통해, 실시 예에서는 상기 방열 패턴을 만드는 별도의 공정을 생략할 수 있고, 이를 통한 제조 공정을 간소화하면서 제조 비용을 절감할 수 있다.

한편, 실시 예에서의 상기 제1-1 패턴부는 상기 경계 영역에 배치된다. 상기 제1-1 패턴부는 상기 제2 절연층 및 상기 캐비티의 내벽의 적어도 일부와 수직으로 중첩되는 제1 부분과, 상기 캐비티와 수직으로 중첩되는 제2 부분을 포함한다. 상기 제1-1 패턴부의 제1 부분은 상기 캐비티의 내벽의 적어도 일부와 수직으로 중첩될 수 있다. 이때, 실시 예에서의 상기 제1 부분과 상기 제2 부분은 단차를 가질 수 있다. 예를 들어, 상기 제1-1 패턴부의 상기 제1 부분의 두께는 상기 제2 부분의 두께보다 클 수 있다. 이는, 상기 제1-1 패턴부의 상기 제1 부분은 시드층의 애칭 공정에서 애칭액에 노출되지 않고, 상기 제2 부분만이 상기 애칭액에 노출됨에 따라 부분적으로 애칭이 이루어지기 때문이다. 이때, 상기 제1-1 패턴부의 상기 제1 부분은, 회로 기판에 포함된 회로 패턴층들보다 큰 두께를 가질 수 있다. 이때, 실시 예에서는 방열 패턴으로 기능하는 상기 제1-1 패턴부의 적어도 일부분(예를 들어, 상기 제1 부분)의 두께를 다른 패턴들 대비 크게 할 수 있고, 이를 통해 방열 특성을 더욱 향상시킬 수 있다. 나아가, 실시 예에서는 상기 제1-1 패턴부의 제1 부분의 두께를 다른 패턴부의 두께보다 크게 하기 위해, 상기 제1 부분에 대해서만 추가적인 도금 공정을 진행하지 않는다. 구체적으로, 상기 제1-1 패턴부의 제1 부분은 다른 패턴부와 동일한 도금 조건으로 도금이 진행되며, 최종적인 구조에서 다른 패턴부보다 큰 두께를 가지게 된다. 이를 통해, 실시 예에서는 제조 공정이 복잡해지지 않고, 제품 단가가 상승하지 않는 조건에서 상기 제1-1 패턴부의 제1 부분의 두께를 증가시킬 수 있다. 이를 통해, 실시 예에서는 사용자 만족도를 향상시킬 수 있다.

한편, 실시 예에서의 제1-1 패턴부의 제2 부분은 상기 제1-2 패턴부와 함께 상기 캐비티를 통해 노출되는 부분이다. 이에 따라, 상기 캐비티에는, 상기 제1-2 패턴부와 상기 제1-1 패턴부의 제2 부분이 배치될 수 있다. 이때, 상기 제1-2 패턴부와 상기 제1-1 패턴부의 제2 부분의 두께가 서로 다를 경우, 제품 디자인을 해치는 요인으로 작용할 수 있고, 나아가 이를 불량으로 받아들이는 문제가 발생할 수 있다. 이때, 실시 예에서의 상기 제1-1 패턴부의 제2 부분의 두께는 상기 제1-2 패턴부의 두께에 대응할 수 있다. 상기 제1-1 패턴부의 제2 부분의 두께는 상기 제1-2 패턴부의 두께와 동일할 수 있다. 이를 통해, 실시 예에서는 제품 디자인에 영향을 주지 않는 조건에서 상기 제1-1 패턴부가 부분적으로 단차를 가지도록 할 수 있고, 이에 따른 제품 디자인 만족도를 향상시킬 수 있다.

나아가, 상기 제1-1 패턴부는 상기 캐비티에서 멀어지는 방향으로 두께가 증가하고 있다. 즉, 상기 제1-1 패턴부에서, 상기 캐비티로부터 멀리 위치한 제1 부분이 제2 부분보다 두껍다. 이를 통해, 실시 예에서는 상기 캐비티에 배치된 칩을 통해 발생하는 열이 캐비티의 외측 방향으로 용이하게 전달되도록 할 수 있고, 이를 통해 방열 특성을 더욱 향상시킬 수 있다. 나아가, 실시 예에서는 상기 제1-1 패턴부의 제1 부분이 상기 제2 부분을 포함한 다른 회로 패턴층의 두께보다 두꺼움에 따라, 열 전달 특성을 더욱 향상시킬 수 있고, 이를 통해 회로 기판의 신뢰성을 향상시킬 수 있다.

또한, 실시 예에서의 상기 제1-1 패턴부의 제2 부분의 폭은 상기 제1 부분의 폭보다 크다. 예를 들어, 상기 제1-1 패턴부의 제2 부분의 평면 면적은 상기 제1 부분의 평면 면적보다 클 수 있다. 예를 들어, 상기 제1-1 패턴부의 상기 제2 부분은 상기 캐비티와 수직으로 중첩되는 영역에 배치된 제1-2 패턴부와 인접하게 배치될 수 있다. 이를 통해, 실시 예에서는 상기 제1-1 패턴부의 제2 부분을 통해, 상기 제1-2 패턴부 상에 실장된 칩으로부터 발생한 열을 외부로 용이하게 방출할 수 있고, 이에 따른 회로 기판의 방열 특성을 더욱 향상시킬 수 있다.

또한, 실시 예에서의 상기 제1 절연층에는 상기 제1-1 패턴부와 수직방향으로 중첩되며, 상호 수평 방향으로 이격된 복수의 제1 관통 전극을 포함한다. 예를 들어, 상기 제1 절연층에는 상기 제1-1 패턴부와 수직 방향으로 중첩되며, 상기 제1-1 패턴부와 공통 연결되는 복수의 제1-1 관통 전극을 포함한다.

이를 통해, 실시 예에서는 하나의 상기 제1-1 패턴부와 연결되는 복수의 제1-1 관통 전극을 이용하여, 상기 제1-1 패턴부로부터 전달된 열을 복수의 경로로 분기시켜 방출할 수 있으며, 이에 따른 방열 특성을 더욱 향상시킬 수 있다.

한편, 실시 예에서의 회로 기판에는 상기 제1-1 패턴부와 직접 연결되거나, 상기 제1 관통 전극과 연결된 패턴부와 연결되면서, 회로 기판의 외측 방향으로 연장되는 연장 패턴부를 포함한다. 상기 제1 관통 전극은 수직 방향으로 열을 전달하는 제1 열 전달 경로를 제공한다. 또한, 상기 연장 패턴부는 수평 방향으로 열을 전달하는 제2 열 전달 경로를 제공한다. 구체적으로, 상기 연장 패턴부의 단부는 상기 회로 기판의 외측면으로 노출될 수 있고, 이를 통해 상기 회로 기판의 외측면으로 열을 방출할 수 있다. 이를 통해, 실시 예에서는 회로 기판의 방열 특성을 더욱 향상시킬 수 있다.

한편, 실시 예에서는 상기 방열 패턴으로 사용되는 제1-1 패턴부를 레이저 스토퍼로 사용하여 상기 제2 절연층에 캐비티를 형성하는 공정을 진행한다. 이를 통해, 실시 예에서는 상기 레이저 스토퍼를 별도로 형성하는 공정을 추가로 진행하지 않아도 되며, 이에 따른 제조 공정을 간소화하면서 제품 단가를 절감할 수 있다.

또한, 실시 예에서의 회로 기판의 캐비티는 변곡부를 중심으로 서로 다른 경사각을 가지는 제1 내벽 및 제2 내벽을 포함한다. 이때, 기준면에 대한 상기 제1 내벽의 제1 경사각은 상기 기준면에 대한 상기 제2 내벽의 제2 경사각보다 작다. 그리고, 상기 제1 내벽은 캐비티의 최외곽 부분을 형성한다. 이에 따라, 실시 예에서는 상대적으로 작은 경사각을 가지는 제1 내벽이 상기 캐비티의 최외곽 영역을 형성함에 따라, 캐비티가 차지하는 공간을 획기적으로 줄일 수 있으며, 이를 통해 회로 기판의 사이즈를 줄일 수 있다.

또한, 실시 예에서의 반도체 패키지의 패키지 기판은 상기 캐비티에 실장되는 칩과 같은 전자소자와, 상기 캐비티를 몰딩하는 몰딩층을 포함한다. 이때, 상기 몰딩층은 상기 캐비티의 제1 내벽 및 상기 제2 내벽과 접촉한다. 이때, 실시 예에서의 상기 제1 내벽과 상기 제2 내벽의 경사각은 변곡부를 중심으로 서로 다른 경사각을 가진다. 이에 따라, 실시 예에서는 상기 캐비티의 내벽과 상기 몰딩층 사이의 접합면적을 증가시킬 수 있으며, 이를 통해 상기 회로 기판과 상기 몰딩층 사이의 접합력을 향상시킬 수 있다.

또한, 실시 예에서는 회로 패턴층의 일부를 마스크로 사용하여 캐비티를 형성하는 공정을 진행한다. 이때, 상기 레이저를 이용하여 캐비티를 형성하기 위해서는, 상기 캐비티의 하부영역에서 상기 캐비티의 깊이를 결정하도록 하는 제1 마스크(상기 제1-1 패턴부)와, 상기 캐비티의 상부 영역과 인접한 위치에서 상기 캐비티의 상부 영역을 둘러싸는 제2 마스크를 포함한다. 이때, 비교 예에서는 별도의 패턴을 상기 마스크로 이용하여 상기 캐비티를 형성하는 공정을 진행하였다. 이와 다르게, 실시 예에서는 상기 회로 패턴층의 일부를 이용하여 상기 캐비티를 가공하기 위한 마스크로 활용한다. 이를 통해, 실시 예에서는 상기 마스크를 형성하기 위한 별도의 공정을 생략할 수 있으며, 이에 따른 상기 마스크의 형성 및 이를 제거하기 위한 추가적인 공정을 생략할 수 있다.

한편, 실시 예에서의 상기 제1 마스크의 적어도 일부는 상기 제2 마스크의 적어도 일부와 수직 방향으로 중첩된다. 이때, 비교 예에서는 상기 제1 마스크 및 상기 제2 마스크가 수직 방향으로 중첩되지 않았다. 이에 따라 비교 예에서는 레이저 공정에서의 가공 편차에 의해 상기 제2 마스크를 벗어난 영역으로의 레이저 가공이 이루어지고, 이에 따라 상기 제1 절연층의 상면의 일부가 레이저에 의해 손상되는 문제가 발생할 수 있다. 이와 다르게, 실시 예에서는 상기 제1 마스크 및 상기 제2 마스크의 적어도 일부가 수직 방향으로 상호 중첩되어 배치된 상태에서 캐비티 형성을 위한 레이저 가공 공정을 진행한다. 이에 따라, 실시 예에서는 원하는 영역에만 캐비티를 정확히 형성할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다.

도 1a 및 도 1b는 실시 예에 따른 회로 기판을 나타낸 도면이다.

도 2a는 도 1a의 캐비티 영역을 확대한 확대도이다.

도 2b는 도 1b의 캐비티 영역을 확대한 확대도이다.

도 2c는 실시 예에 따른 회로 기판의 제품 사진을 나타낸 현미경 사진이다.

도 3은 도 1a 또는 도 1b에 도시된 제1 관통 전극의 상세 층 구조를 나타낸 도면이다.

도 4는 실시 예에 따른 제1-1 패턴부의 형상을 보다 구체적으로 나타낸 도면이다.

도 5는 일 실시 예에 따른 제1 절연층의 상면에 대한 평면도이다.

도 6은 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.

도 7은 실시 예에 따른 제1 관통 전극의 변형 예를 나타낸 도면이다.

도 8은 다른 실시 예에 따른 회로 기판의 제1 회로 패턴층을 나타낸 도면이다.

도 9는 실시 예에 따른 회로 기판의 변형 예를 나타낸 도면이다.

도 10은 제1 실시 예에 따른 반도체 패키지를 나타낸 도면이다.

도 11은 제2 실시 예에 따른 반도체 패키지를 나타낸 도면이다.

도 12a 내지 도 12o는 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.

다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.

또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.

본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함 할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.

이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.

또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.

도 1a 및 도 1b는 실시 예에 따른 회로 기판을 나타낸 도면이다. 구체적으로, 도 1a는 실시 예에 따른 다층 캐비티를 가지는 회로 기판을 나타낸 도면이고, 도 1b는 실시 예에 따른 단층 캐비티를 가지는 회로 기판을 나타낸 도면이다.

또한, 도 2a는 도 1a의 캐비티 영역을 확대한 확대도이고, 도 2b는 도 1b의 캐비티 영역을 확대한 확대도이고, 도 2c는 실시 예에 따른 회로 기판의 제품 사진을 나타낸 현미경 사진이다.

또한, 도 3은 도 1a 또는 도 1b에 도시된 제1 관통 전극의 상세 층 구조를 나타낸 도면이다.

이하에서는, 도 1a, 도 1b, 도 2a, 도 2b, 도 2c 및 도 3을 참조하여, 실시 예에 따른 회로 기판에 대해 설명하기로 한다.

실시 예에 따른 회로기판(100)은 제1 절연층(110), 제2 절연층(120), 제3 절연층(130), 회로 패턴층(141, 142, 143, 144, 145, 146, 147, 148), 관통 전극(V1, V2, V3, V4, V5, V6, V7, H1), 및 보호층(151, 152)을 포함한다. 상기 관통 전극(V1, V2, V3, V4, V5, V6, V7, H1)은 기능에 따라 제1 관통 전극 및 제2 관통 전극으로 구분될 수 있다. 상기 제1 관통 전극은 이하에서 설명되는 H1을 의미할 수 있다. 상기 제2 관통 전극은 이하에서 설명되는 V1, V2, V3, V4, V5, V6 및 V7을 의미할 수 있다. 상기 제2 관통 전극은 실시 예의 회로 기판에서, 신호를 전달하는 기능을 하는 신호 배선을 의미할 수 있다.

상기 제1 관통 전극은 상기 제2 관통 전극과 전기적으로 연결되지 않는다. 일 예로, 상기 제1 관통 전극은 더미 전극이라고 할 수 있다. 다른 일 예로, 상기 제1 관통 전극은 방열 전극이라고 할 수 있다. 구체적으로, 상기 제1 관통 전극은 신호 전달 기능을 하지 않고, 실시 예의 회로 기판에서 발생하는 열을 전달하는 열전달 기능을 할 수 있다. 이에 대해서는 하기에서 더욱 상세히 설명하기로 한다.

제1 절연층(110)은 회로기판(100)의 내측에 배치된 절연층일 수 있다. 일 예로, 상기 제1 절연층(110)은 회로 기판을 구성하는 전체 절연층 중 중앙에 배치된 절연층을 의미할 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제1 절연층(110)은 회로 기판의 중앙이 아닌 상측 또는 하측에 치우쳐 배치된 절연층일 수 있다.

도 1a를 참조하면, 제1 절연층(110) 위에는 제2 절연층(120)이 배치된다. 일 예로, 상기 제2 절연층(120)은 복수의 층으로 구성될 수 있다. 일 예로, 상기 제2 절연층(120)은 3층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다. 상기 제1 절연층(110) 아래에는 제3 절연층(130)이 배치된다. 상기 제3 절연층(130)은 복수의 층으로 구성될 수 있다. 일 예로, 상기 제3 절연층(130)은 3층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.

이때, 상기 제1 절연층(110), 제2 절연층(120) 및 제3 절연층(130)은 캐비티(160)를 중심으로 구분될 수 있다. 예를 들어, 상기 제2 절연층(120)은 캐비티(160)를 포함하는 절연층을 의미할 수 있다. 상기 제1 절연층(110)은 상기 제2 절연층(120)과 이웃하며, 표면에 상기 캐비티(160)와 수직으로 중첩되면서, 칩이 실장되는 실장패드가 배치된 절연층을 의미할 수 있다. 그리고, 상기 제3 절연층(130)은 상기 제1 절연층(110) 아래에 배치된 절연층을 의미할 수 있다.

예를 들어, 제2 절연층(120)은 상기 제1 절연층(110) 위에 배치된 제2-1 절연층(121)과, 상기 제2-1 절연층(121) 위에 배치된 제2-2 절연층(122)과, 상기 제2-2 절연층(122) 위에 배치된 제2-3 절연층(123)을 포함할 수 있다.

이때, 도면상에는 상기 제2 절연층(120)이 3층 구조를 가지는 것으로 도시하였으나, 이에 한정되지 않는다. 즉, 제2 절연층(120)은 2층 구조를 가질 수 있고, 이와 다르게 4층 이상의 구조를 가지며 구성될 수도 있을 것이다.

또한, 제3 절연층(130)은 상기 제1 절연층(110) 아래에 배치된 제3-1 절연층(131)과, 상기 제3-1 절연층(131) 아래에 배치된 제3-2 절연층(132)과, 상기 제3-2 절연층(132) 아래에 배치된 제3-3 절연층(133)을 포함할 수 있다. 이때, 도면상에는 상기 제3 절연층(130)이 3층 구조를 가지는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 제3 절연층(130)은 2층 구조를 가질 수 있고, 이와 다르게 4층 이상의 구조를 가질 수 있을 것이다.

또한, 도 1a에서의 회로기판(100)은 절연층의 층수를 기준으로 7층 구조를 가지는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 회로기판(100)은 절연층의 층수를 기준으로 6층 이하의 층수를 가질 수도 있으며, 이와 다르게 8층 이상의 층수를 가질 수도 있을 것이다.

한편, 도 1b를 참조하면, 제2 절연층(120) 및 제3 절연층(130) 중 적어도 하나는 단층 구조를 가질 수 있다. 예를 들어, 제2 절연층(120)은 1층 구조를 가질 수 있다. 예를 들어, 제3 절연층(130)은 1층 구조를 가질 수 있다.

그리고, 실시 예의 회로 기판의 제2 절연층(120)에는 캐비티(160)가 형성된다. 상기 제2 절연층(120)는 상기 제2 절연층(120)을 관통하며 형성된다.

이에 따라, 도 1a의 구조에서의 캐비티(160)는 복수의 절연층을 관통함에 따라, 복수의 파트를 포함할 수 있다. 또한, 도 1b의 구조에서의 캐비티(160)는 단일 절연층을 관통함에 따라 단일 파트를 포함할 수 있다.

즉, 도 1a 및 도 1b의 차이는, 캐비티(160)가 형성되는 제2 절연층(120)의 층 수에 있다. 즉, 도 1a 및 도 1b의 차이는, 캐비티(160)가 2층 이상의 층 구조를 가지는 제2 절연층(120)에 형성되는지, 아니면 1층 구조를 가지는 제2 절연층(120)에 형성되는지에 있다.

상기 제1 절연층(110), 제2 절연층(120) 및 제3 절연층(130)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 기판으로, 표면에 회로패턴들을 형성할 수 있는 절연 재료로 만들어진 프린트, 배선판 및 절연기판을 모두 포함할 수 있다.

예를 들어, 제1 절연층(110)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 제1 절연층(110)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 제1 절연층(110)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.

또한, 상기 제1 절연층(110)은 광등방성 필름을 포함할 수 있다. 일례로, 상기 제1 절연층(110)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.

또한, 상기 제1 절연층(110)은 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 제1 절연층(110)은 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 제1 절연층(110)은 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.

또한, 상기 제1 절연층(110)은 유연한 특성을 가지는 플렉서블(flexible) 기판일 수 있다. 또한, 상기 제1 절연층(110)은 커브드(curved) 또는 벤디드(bended) 기판일 수 있다.

한편, 제2 절연층(120) 및 제3 절연층(130)은 프리프레그 또는 RCC(Resin coated copper)로 구성될 수 있다.

일 예로, 상기 제1 절연층(110)은 프리프레그를 포함할 수 있고, 상기 제2 절연층(120) 및 제3 절연층(130)은 RCC를 포함할 수 있다. 다른 일 예로, 상기 제1 절연층(110), 제2 절연층(120) 및 제3 절연층(130)은 모두 프리프레그를 포함할 수 있다. 또 다른 일 예로, 상기 제2 절연층(120) 및 제3 절연층(130)을 구성하는 복수의 층 중 어느 하나는 프리프레그를 포함하고, 적어도 다른 하나는 RCC를 포함할 수 있다.

바람직하게, 상기 제2 절연층(120) 및 제3 절연층(130)은 RCC를 포함할 수 있고, 이를 통해 절연층 두께를 줄여 회로 기판의 슬림화가 가능하도록 하면서 유전율 개선이 가능하도록 한다.

즉, 비교 예에서의 회로기판을 구성하는 절연층은 유리 섬유를 포함하는 프리프레그(PPG)로만 구성되었다. 이때, 비교 예에서의 회로 기판은 프리프레그를 구성하는 유리 섬유에 의해 절연층의 두께를 줄이는데 한계가 있다. 예를 들어, 상기 프리프레그의 두께가 감소하는 경우, 상기 프리프레그에 포함된 유리 섬유가 상기 프리프레그의 표면에 배치된 회로패턴층과 전기적으로 접속될 수 있으며, 이에 따른 크랙과 같은 물리적 신뢰성에 문제가 발생할 수 있기 때문이다. 따라서, 프리프레그로 구성된 절연층의 두께를 감소시키는 경우, 이에 따른 유전체 파괴 및 회로패턴의 손상이 발생할 수 있었다. 이에 따라, 비교 예에서의 회로기판은 프리프레그를 구성하는 유리 섬유로 인해, 절연층 두께를 줄이는데 한계가 있고, 이를 통해 회로 기판을 슬림화하는데 한계가 있다.

또한, 비교 예에서의 회로 기판은 유리 섬유를 포함한 프리프레그만으로 절연층으로 구성되기 때문에, 상대적으로 높은 유전율을 가진다. 이때, 절연층의 유전율이 높아질수록 고주파용의 회로 기판으로 사용하기 어려운 문제가 있다. 즉, 비교 예에서의 회로 기판은 유리 섬유의 유전율이 높은 관계로 고주파수 대역에서 유전율이 파괴되는 현상이 발생하게 된다.

이에 따라, 실시 예에서는 회로 기판의 복수의 절연층 중 적어도 하나의 절연층이 프리프레그 대비 낮은 유전율을 가지는 RCC로 형성되도록 한다. 이를 통해, 실시 예에서는 회로 기판의 슬림화가 가능하면서, 고주파수 대역에서도 높은 신호 전송 특성을 가진 회로기판을 제공할 수 있다.

상기 제2 절연층(120) 및 제3 절연층(130)은 각각 5㎛ 내지 20㎛의 두께를 가질 수 있다. 예를 들어, 제2 절연층(120)이 복수의 층 구조를 가지는 경우, 상기 제2 절연층의 각각의 층 두께는 5㎛ 내지 20㎛일 수 있다. 또한, 상기 제3 절연층(130)이 복수의 층 구조를 가지는 경우, 상기 복수의 제3 절연층의 각각의 층 두께는 5㎛ 내지 20㎛일 수 있다.

이를 통해, 실시 예에서는 캐비티(160)를 포함하는 제2 절연층(120)을 RCC로 구성함에 따라, 프리프레그로 구성되는 비교 예 대비 인쇄회로기판의 두께를 획기적으로 감소시킬 수 있다. 이에 따라, 실시 예에서는 저유전율 재료로 만들어진 RCC를 이용하여 비교 예 대비 회로기판의 두께를 5㎛ 이상 줄일 수 있다.

다만, 실시 예의 회로 기판에서, 프리프레그의 유전율(Dk)인 3.0 수준에서 10% 개선된 2.7의 저유전율을 가진 RCC를 이용하여 제2 절연층(120)을 구성하더라도, 비교 예 대비 두께의 감소율은 10%에 불과하다. 따라서, 실시 예에서는 전자 소자와 같은 칩이 실장되는 칩 실장 영역에 캐비티(160)를 형성하고, 상기 형성된 캐비티(160) 내에 상기 칩의 실장이 이루어지도록 한다.

이때, 제1 절연층(110), 제2 절연층(120) 및 제3 절연층(130) 중 적어도 하나는 회로 설계를 근거로 회로부품을 접속하는 전기배선을 배선 도형으로 표현하며, 절연물 상에 전기도체를 재현할 수 있다. 또한, 제1 절연층(110), 제2 절연층(120) 및 제3 절연층(130) 중 적어도 하나는 전기 부품을 탑재하고 이들을 회로적으로 연결하는 배선을 형성할 수 있으며, 부품의 전기적 연결기능 외의 부품들을 기계적으로 고정시켜줄 수 있다.

상기 제1 절연층(110), 제2 절연층(120) 및 제3 절연층(130)에는 회로 패턴층이 배치될 수 있다.

예를 들어, 제1 절연층(110)의 상면에는 제1 회로 패턴층(141)이 배치될 수 있다. 예를 들어, 제1 절연층(110)의 하면에는 제2 회로 패턴층(142)이 배치될 수 있다.

또한, 상기 제2 절연층(120) 상에는 회로 패턴층이 배치될 수 있다. 예를 들어, 상기 제2 절연층(120)이 복수의 층 구조를 가진 도 1a의 구조를 가지는 경우, 상기 제2-1 절연층(121)의 상면에 배치된 제3-1 회로 패턴층(143), 제2-2 절연층(122)의 상면에 배치된 제3-2 회로 패턴층(144) 및 상기 제2-3 절연층(123)의 상면에 배치된 제3-3 회로 패턴층(145)을 포함한 제3 회로 패턴층을 포함할 수 있다. 또한, 상기 제2 절연층(120)이 단일 층 구조를 가진 도 1b의 구조를 가지는 경우, 상기 제2 절연층(120)의 상면에 배치된 제3 회로 패턴층(143)을 포함할 수 있다.

또한, 상기 제3 절연층(130) 상에는 회로 패턴층이 배치될 수 있다. 예를 들어, 상기 제3 절연층(130)이 복수의 층 구조를 가진 도 1a의 구조를 가지는 경우, 상기 제3-1 절연층(131)의 하면에 배치된 제4-1 회로 패턴층(146), 상기 제3-2 절연층(132)의 하면에 배치된 제4-2 회로 패턴층(147) 및 상기 제3-3 절연층(133)의 하면에 배치된 제4-3 회로 패턴층(148)을 포함한 제4 회로 패턴층을 포함할 수 있다. 또한, 상기 제3 절연층(130)이 단일 층 구조를 가지는 도 1b의 구조를 가지는 경우, 상기 제3 절연층(130)의 하면에 배치된 제4 회로 패턴층(146)을 포함할 수 있다.

그리고, 상기 각각의 회로 패턴층들은, 각각의 절연층의 표면에 상호 이격되며 배치되는 복수의 패턴부들을 포함할 수 있다.

상기 회로 패턴층들(141, 142, 143, 144, 145, 146, 147, 148)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속 물질로 형성될 수 있따.

이를 위해, 상기 회로 패턴층들 (141, 142, 143, 144, 145, 146, 147, 148)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한, 상기 회로 패턴층들(141, 142, 143, 144, 145, 146, 147, 148)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 회로 패턴층들(141, 142, 143, 144, 145, 146, 147, 148)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.

상기 회로 패턴층들(141, 142, 143, 144, 145, 146, 147, 148)은 통상적인 회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.

상기 제1 회로 패턴층(141)은 배치 영역에 따라 크게 3개의 패턴부로 구분될 수 있다. 상기 배치 영역은, 상기 제2 절연층(120)에 형성되는 캐비티(160)를 기준으로 구분될 수 있다.

예를 들어, 상기 제1 절연층(110)의 상면은 크게 제1 상면 영역 및 제2 상면 영역을 포함할 수 있다.

상기 제1 상면 영역은 상기 제1 절연층(110)의 상면 중 상기 캐비티(160)와 수직으로 중첩되는 영역을 의미할 수 있다. 그리고, 상기 제2 상면 영역은 상기 제1 절연층(110)의 상면 중 상기 캐비티(160)와 수직으로 중첩되지 않으면서, 상기 제2 절연층(120)과 수직으로 중첩되는 영역을 의미할 수 있다. 예를 들어, 상기 제2 상면 영역은 상기 제2 절연층(120)으로 덮이는 영역을 의미할 수 있다.

또한, 상기 제1 절연층(110)은 상기 제1 상면 영역과 상기 제2 상면 영역 사이의 경계 영역을 포함할 수 있다. 상기 경계 영역은 상기 제1 상면 영역 및 상기 제2 상면 영역 각각의 적어도 일부와 중첩될 수 있다. 구체적으로, 상기 경계 영역은 상기 제1 상면 영역과 상기 제2 상면 영역 사이의 영역을 의미할 수 있다. 이에 따라, 상기 제1 상면 영역의 일부 및 상기 제2 상면 영역의 일부는 상기 경계 영역에 포함될 수 있다.

예를 들어, 상기 경계 영역은 상기 제2 상면 영역의 일부인 제1 경계 영역과, 상기 제1 상면 영역의 일부인 제2 경계 영역을 포함할 수 있다. 예를 들어, 상기 제1 경계 영역의 적어도 일부는 상기 캐비티(160)의 내벽과 수직으로 중첩될 수 있다.

상기 제1 회로 패턴층(141)은 상기 제1 절연층(110)의 제1 상면 영역에 배치된 제1-2 패턴부(141a), 상기 제2 상면 영역에 배치된 제1-3 패턴부(141c) 및 상기 경계 영역에 배치된 제1-1 패턴부(141b)를 포함할 수 있다.

상기 제1-2 패턴부(141a)는 상기 캐비티(160)와 수직으로 중첩되면서, 상기 캐비티(160)를 통해 상면이 노출되는 패턴을 의미할 수 있다. 예를 들어, 상기 제1-2 패턴부(141a)는 상기 캐비티(160)에 배치되는 칩이 실장되기 위한 칩 실장 패드라고도 할 수 있다.

상기 제1-3 패턴부(141c)는 상기 제2 절연층(120)을 통해 덮이는 패턴을 의미할 수 있다.

구체적으로, 상기 제1-2 패턴부(141a)는 상기 제1-1 패턴부(141b)와 전기적으로 분리되면서, 상기 캐비티(160)와 수직으로 중첩되는 상기 제1 절연층(110)의 제1 상면 영역에 배치된다. 상기 제1-2 패턴부(141a)는 칩이 실장되는 실장 패드이며, 이에 따라 상기 캐비티(160)를 통해 노출되는 구조를 가질 수 있다.

또한, 상기 제1-3 패턴부(141c)는 상기 제1-1 패턴부(141b)와 물리적 및 전기적으로 분리되면서, 상기 캐비티(160)와 수직으로 중첩되지 않으면서, 상기 제2 절연층(120)과 수직으로 중첩되는 상기 제1 절연층(110)의 제2 상면 영역에 배치될 수 있다. 예를 들어, 상기 제1-3 패턴부(141c)는 상기 제2 절연층(120)으로 덮임에 따라, 상기 제2 절연층(120) 내에 매립되는 매립패턴이라고도 할 수 있다. 한편, 상기 제1-3 패턴부(141c)는 상기 제1-1 패턴부(141b)와는 물리적 및 전기적으로 분리되면서, 상기 제1-2 패턴부(141a)와는 물리적 또는 전기적으로 연결될 수 있다. 예를 들어, 상기 제1-3 패턴부(141c)는 상기 제1-2 패턴부(141a)와 전기적으로 연결되고, 그에 따라 상기 제1-2 패턴부(141a) 상에 실장된 칩의 출력 신호 또는 상기 칩으로 입력되는 입력 신호를 전달할 수 있다.

또한, 상기 제1-1 패턴부(141b)는 상기 캐비티(160)의 경계 영역에 형성되는 패턴을 의미할 수 있다. 예를 들어, 상기 제1-1 패턴부(141b)는 상기 제2 절연층(120)에 캐비티(160)를 형성하기 위한 레이저 공정에서 레이저 스토퍼로 이용된 마스크 패턴이라고도 할 수 있다.

상기 제1-1 패턴부(141b)는 상기 제1-2 패턴부(141a) 및 상기 제1-3 패턴부(141c)와 전기적으로 연결되지 않을 수 있다. 예를 들어, 상기 제1-1 패턴부(141b)는 상기 제1-2 패턴부(141a) 및 제1-3 패턴부(141c)와 전기적 및 물리적으로 분리될 수 있다.

한편, 상기 제1-2 패턴부(141a) 및 제1-1 패턴부(141b)의 적어도 일부분은 상기 캐비티(160) 내에 배치될 수 있다. 예를 들어, 상기 제1-2 패턴부(141a) 및 제1-1 패턴부(141b)는 상기 캐비티(160)와 수직으로 중첩되면서, 수평 방향으로도 중첩될 수 있다.

이때, 상기 제1-1 패턴부(141b)는 상기 경계 영역에 배치됨에 따라, 적어도 일부는 상기 제2 절연층(120)과 수직으로 중첩되고, 나머지 일부는 상기 캐비티(160)와 수직으로 중첩될 수 있다.

예를 들어, 상기 캐비티(160)에 칩이 실장되기 전의 상태에서, 상기 제1-1 패턴부(141b)는 상기 제2 절연층(120)으로 덮이는 제1 부분(141b1)과, 상기 제1 부분(141b1)으로부터 상기 캐비티(160)가 형성된 방향으로 연장되고 상기 캐비티(160)를 통해 노출되는 제2 부분(141b2)을 포함할 수 있다.

이때, 상기 제1-1 패턴부(141b)는 두께가 변하는 영역을 포함할 수 있다. 예를 들어, 상기 제1-1 패턴부(141b)는 상면의 높이가 변화하는 영역을 포함할 수 있다. 예를 들어, 상기 제1-1 패턴부(141b)는 상기 캐비티(160)를 향하는 방향으로 두께가 얇아지는 영역을 포함할 수 있다. 예를 들어, 상기 제1-1 패턴부(141b)는 단차 영역을 포함할 수 있다.

구체적으로, 상기 제1-1 패턴부(141b)의 제1 부분(141b1)과 상기 제2 부분(141b2)의 두께는 서로 다를 수 있다. 예를 들어, 상기 제1-1 패턴부(141b)의 제1 부분(141b1)의 상면과 상기 제2 부분(141b2)의 상면의 높이는 서로 다를 수 있다.

예를 들어, 일반적인 회로 패턴층의 제조 공정은 시드층 상에 전해 도금층을 형성하여 패턴을 형성하는 제1 공정과, 상기 시드층을 제거하는 제2 공정을 포함한다.

이때, 상기 제1-1 패턴부(141b)의 제1 부분(141b1)은 상기 시드층을 제거하는 제2 공정에서 전해 도금층의 에칭이 이루어지지 않은 영역일 수 있고, 상기 제2 부분(141b2)은 상기 시드층을 제거하는 제2 공정에서 전해 도금층의 애칭이 이루어진 영역을 의미할 수 있다.

즉, 실시 예에서는 상기 제1 절연층(110)의 상면에 배치된 시드층 중 상기 캐비티(160)와 수직으로 중첩된 시드층을 마스크 패턴으로 사용하기 위해, 상기 캐비티(160)가 형성된 이후에 제거하는 공정을 진행한다. 이때, 상기 제1-1 패턴부(141b)의 상기 제2 부분(141b2)은 상기 캐비티(160)와 수직으로 중첩됨에 따라, 상기 캐비티(160)가 형성된 이후에 전해 도금층의 에칭이 이루어지게 된다. 이에 반하여, 상기 제1-1 패턴부(141b)의 상기 제1 부분(141b1)은 상기 캐비티(160)와 수직으로 중첩되지 않으면서, 상기 제2 절연층(120)으로 덮이기 때문에, 상기 캐비티(160)가 형성된 이후에 전해 도금층의 에칭이 이루어지지 않게 된다.

이에 따라, 상기 제1-1 패턴부(141b)의 제1 부분(141b1) 및 제2 부분(141b2)은 상기 시드층의 두께에 대응하는 단차를 가질 수 있다. 예를 들어, 상기 제1-1 패턴부(141b)의 제1 부분(141b1)의 두께는 상기 제2 부분(141b2)의 두께보다 클 수 있다. 예를 들어, 상기 제1-1 패턴부(141b)의 제2 부분(141b2)의 두께는 상기 제1-1 패턴부(141b)의 제1 부분(141b1)의 두께보다 상기 시드층의 두께만큼 얇을 수 있다. 예를 들어, 상기 제1-1 패턴부(141b)의 제1 부분(141b1)의 두께는 상기 제1-1 패턴부(141b)의 제2 부분(141b2)의 두께보다 상기 시드층의 두께만큼 두꺼울 수 있다.

이때, 상기 제1-1 패턴부(141b)의 제2 부분(141b2)은 상기 제1-2 패턴부(141a)와 함께 상기 캐비티(160)를 통해 노출되는 부분이다. 이에 따라, 상기 캐비티(160)에는, 상기 제1-2 패턴부(141a)와 상기 제1-1 패턴부(141b)의 제2 부분(141b2)이 배치될 수 있다. 이때, 상기 제1-2 패턴부(141a)와 상기 제1-1 패턴부(141b)의 제2 부분(141b2)의 두께가 서로 다를 경우, 제품 디자인을 해치는 요인으로 작용할 수 있고, 나아가 이를 불량으로 받아들이는 문제가 발생할 수 있다. 이에 따라, 실시 예에서의 상기 제1-1 패턴부(141b)의 제2 부분(141b2)의 두께는 상기 제1-2 패턴부(141a)의 두께에 대응할 수 있다. 상기 제1-1 패턴부(141b)의 제2 부분(141b2)의 두께는 상기 제1-2 패턴부(141a)의 두께와 동일할 수 있다. 이를 통해, 실시 예에서는 제품 디자인에 영향을 주지 않는 범위에서, 상기 제1-1 패턴부(141b)가 부분적으로 단차를 가지도록 할 수 있다.

나아가, 상기 제1-1 패턴부(141b)의 제1 부분(141b1)은 상기 캐비티(160)를 통해 노출되지 않으면서, 상기 제1-2 패턴부(141a) 및 상기 제1-1 패턴부(141b)의 제2 부분(141b2)보다 두꺼운 두께를 가진다. 이에 따라, 실시 예에서는 제품 디자인에 영향을 주지 않는 범위에서, 상기 제1-1 패턴부(141b)의 제1 부분(141b1)의 두께를 다른 부분보다 두껍게 함에 따라, 회로 기판의 방열 특성을 향상시킬 수 있다.

바람직하게, 실시 예에서는 상기 제1-1 패턴부(141b)를 회로 기판의 방열을 위한 방열패턴으로 사용한다. 예를 들어, 반도체 패키지의 패키지 기판에서의 상기 캐비티(160) 내에는 칩이 배치된다. 이때, 종래의 반도체 패키지의 패키지 기판에서는 상기 칩에서 발생한 열을 방출하는 기능을 하는 패턴이 존재하지 않고, 이에 따른 방열 특성이 저하됨에 따라 상기 칩의 성능이 저하되는 문제가 있다. 또한, 종래의 반도체 패키지의 패키지 기판에는 상기 칩의 방열을 위한 방열 패턴을 포함하기는 하나, 별도의 제조 공정을 통해 상기 방열 패턴을 형성하고 있으며, 이에 따른 제조 공정이 복잡하면서 제조 비용이 증가하는 문제점을 가진다.

이에 반하여, 실시 예에서는 제2 절연층(120)에 캐비티(160)를 형성하기 위한 레이저 공정에서 스토퍼로 사용된 제1-1 패턴부(141b)를 방열 패턴으로 이용한다. 이를 통해, 실시 예에서는 상기 방열 패턴을 만드는 별도의 공정을 생략할 수 있고, 이를 통한 제조 공정을 간소화하면서 제조 비용을 절감할 수 있다.

또한, 상기 제1-1 패턴부(141b)는 상기 캐비티(160)에서 멀어지는 방향으로 두께가 증가하고 있다. 즉, 상기 제1-1 패턴부(141b)에서, 상기 캐비티(160)로부터 멀리 위치한 제1 부분(141b1)이 제2 부분(141b2)보다 두껍다. 이를 통해, 실시 예에서는 상기 캐비티(160)에 배치된 칩을 통해 발생하는 열이 캐비티(160)의 외측 방향으로 용이하게 전달되도록 할 수 있고, 이를 통해 방열 특성을 더욱 향상시킬 수 있다. 나아가, 실시 예에서는 상기 제1-1 패턴부(141b)의 제1 부분(141b1)이 상기 제2 부분(141b2)을 포함한 다른 회로 패턴층의 두께보다 두꺼움에 따라, 열 전달 특성을 더욱 향상시킬 수 있고, 이를 통해 회로 기판의 신뢰성을 향상시킬 수 있다.

또한, 실시 예에서의 상기 제1-1 패턴부(141b)의 제2 부분(141b2)의 폭은 상기 제1 부분(141b1)의 폭보다 크다. 예를 들어, 상기 제1-1 패턴부(141b)의 제2 부분(141b2)의 평면 면적은 상기 제1 부분(141b1)의 평면 면적보다 클 수 있다. 예를 들어, 상기 제1-1 패턴부(141b)의 상기 제2 부분(141b2)은 상기 캐비티(160)와 수직으로 중첩되는 영역에 배치된 제1-2 패턴부(141a)와 인접하게 배치될 수 있다. 이를 통해, 실시 예에서는 상기 제1-1 패턴부(141b)의 제2 부분(141b2)을 통해, 상기 제1-2 패턴부(141a) 상에 실장된 칩으로부터 발생한 열을 외부로 용이하게 방출할 수 있고, 이에 따른 회로 기판의 방열 특성을 더욱 향상시킬 수 있다.

상기 제1 회로 패턴층(141)의 각 패턴부를 포함한, 실시 예의 회로 기판의 회로 패턴층들의 층 구조 및 이들의 두께 관계에 대해서는 하기에서 추가로 설명하기로 한다.

한편, 실시 예에서의 회로 기판은 제1 절연층(110), 제2 절연층(120) 및 제3 절연층(130)을 각각 관통하는 관통 홀(미도시)에 형성된 관통 전극을 포함한다.

이때, 상기 관통 전극은 기능에 따라 제1 관통 전극 및 제2 관통 전극으로 구분될 수 있다.

상기 제1 관통 전극 및 제2 관통 전극은 서로 다른 층에 배치된 회로 패턴층을 상호 연결할 수 있다.

상기 제1 관통 전극은 서로 다른 층에 배치된 회로 패턴층을 연결하여, 상기 회로 패턴층들 사이의 열전달 경로의 기능을 할 수 있다.

상기 제2 관통 전극은 서로 다른 층에 배치된 회로 패턴층을 서로 전기적으로 연결하고, 그에 따른 전기적 신호를 전달하는 기능을 할 수 있다.

예를 들어, 상기 제1 관통 전극은 열을 전달하는 '방열 전극부'라고도 할 수 있고, 상기 제2 관통 전극은 전기적 신호를 전달하는 '신호 전극부'라 할 수 있다.

다만, 실시 예는 이에 한정되지 않으며, 상기 제1 관통 전극은 상기 제2 관통 전극과는 전기적 및 물리적으로 분리되면서, 상기 열 전달 기능 이외의 다른 기능(예를 들어, 그라운드 기능)을 할 수도 있을 것이다.

제2 관통 전극에 대해 먼저 설명하기로 한다.

제2 관통 전극은 상기 제1 절연층(110), 제2 절연층(120) 및 제3 절연층(130)을 각각 관통하는 관통 홀 내에 배치될 수 있다.

상기 제2 관통 전극은 상기 제1 절연층(110)에 배치된 제2-1 관통 전극(V1)을 포함할 수 있다. 상기 제2-1 관통 전극(V1)은 상기 제1 절연층(110)의 상면에 배치된 제1 회로 패턴층(141)과 상기 제1 절연층(110)의 하면에 배치된 제2 회로 패턴층(142) 사이를 전기적으로 연결할 수 있다.

상기 제2 관통 전극은 상기 제2 절연층(120)에 배치된 제2-2 관통 전극을 포함할 수 있다. 예를 들어, 도 1a의 구조의 경우, 상기 제2-2 관통 전극(V2, V3, V4)은 복수의 제2 절연층(120)에 각각 배치될 수 있다. 또한, 도 1b의 구조의 경우, 상기 제2-2 관통 전극(V2)은 하나의 제2 절연층(120)에 배치될 수 있다. 상기 제2-2 관통 전극(V2, V3, V4)은 상기 제1 회로 패턴층(141)과 제3 회로 패턴층(143, 144, 145) 사이를 전기적으로 연결할 수 있다.

상기 제2 관통 전극은 제3 절연층(130)에 배치된 제2-3 관통 전극을 포함할 수 있다. 예를 들어, 도 1a의 구조의 경우, 상기 제2-3 관통 전극(V5, V6, V7)은 복수의 제3 절연층(130) 내에 각각 배치될 수 있다. 또한, 도 1b의 구조의 경우, 상기 제2-3 관통 전극(V5)은 하나의 제2 절연층(120)에 배치될 수 있다. 상기 제2-3 관통 전극(V5, V6, V7)은 상기 제2 회로 패턴층(142)과 제4 회로 패턴층(146, 147, 148) 사이를 전기적으로 연결할 수 있다.

한편, 도 1a 및 도 1b에서는, 하나의 제2 관통 전극이 하나의 절연층만을 관통하는 관통 홀에 배치되는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 하나의 제2 관통 전극은 복수의 절연층을 공통으로 관통하는 관통 홀 내에 배치될 수 있을 것이다.

한편, 상기 제1 절연층(110), 제2 절연층(120) 및 제3 절연층(130) 중 적어도 하나에는 제1 관통 전극(H1)이 형성될 수 있다. 바람직하게, 상기 제1-1 패턴부(141b)와 수직으로 중첩되면서, 상기 제1-1 패턴부(141b)와 인접한 절연층에는 제1 관통 전극(H1)이 형성될 수 있다. 바람직하게, 상기 제1 절연층(110)에는 상기 제1 절연층(110)을 관통하는 제1 관통 전극(H1)이 형성될 수 있다. 상기 제1 관통 전극(H1)은 상기 신호 전극부인 제2 관통 전극(V1, V2, V3, V4, V5, V6, V7)들과 물리적 및 전기적으로 연결되지 않는다. 여기에서, 상기 물리적으로 연결되지 않는다는 의미는, 실시 예의 절연층들을 제외한 회로패턴층이나 관통 전극 중 적어도 하나를 통해 상기 제1 관통 전극(H1) 및 상기 제2 관통 전극(V1, V2, V3, V4, V5, V6, V7)이 서로 직접 연결되지 않는다는 것을 의미할 수 있다.

바람직하게, 상기 제1 관통 전극(H1)은 상기 제1 절연층(110)에 형성되면서, 일면이 상기 제1 회로 패턴층(141)과 연결되고, 타면이 상기 제2 회로 패턴층(142)과 연결될 수 있다.

구체적으로, 상기 제2 회로 패턴층(142)은 제2-1 패턴부(142a) 및 제2-2 패턴부(142b)를 포함한다. 그리고, 상기 제2 회로 패턴층(142)의 제2-1 패턴부(142a)는 상기 제2 관통 전극(V1, V2, V3, V4, V5, V6, V7), 제1-2 패턴부(141a) 및 제1-3 패턴부(141c)와 연결되는 신호배선을 의미할 수 있다. 또한, 상기 제2-2 패턴부(142b)는 상기 제2 관통 전극(V1, V2, V3, V4, V5, V6, V7), 제1-2 패턴부(141a) 및 제1-3 패턴부(141c)와 전기적으로 연결되지 않는 방열 패턴 또는 더미 패턴일 수 있다.

상기 제1 관통 전극(H1)의 상면은 상기 제1 회로 패턴층(141)의 제1-1 패턴부(141b)와 연결될 수 있다. 상기 제1 관통 전극(H1)의 하면은 상기 제2 회로 패턴층(142)의 제2-2 패턴부(142b)와 연결될 수 있다. 이를 통해, 상기 제1 관통 전극(H1)은 상기 캐비티(160)에서 상기 제1-1 패턴부(141b)로 전달된 열을 상기 제2 회로 패턴층(142)의 제2-2 패턴부(142b)로 전달할 수 있다.

상기 제1 관통 전극(H1)은 상기 제2 관통 전극(V1, V2, V3, V4, V5, V6, V7)과 별도의 공정을 통해 형성되는 것이 아니라, 상기 제2 관통 전극(V1, V2, V3, V4, V5, V6, V7)과 함께 형성될 수 있다. 이에 따라, 상기 제1 관통 전극(H1)은 상기 제2 관통 전극(V1, V2, V3, V4, V5, V6, V7)과 동일한 형상을 가질 수 있다.

실시 예에서는 상기 제1 회로 패턴층(141)의 제1-1 패턴부(141b)와 연결되는 제1 관통 전극(H1)을 포함하며, 상기 제1 관통 전극(H1)을 이용하여 상기 캐비티(160)에 배치된 칩으로부터 발생할 열을 회로 기판의 다른 층으로 용이하게 전달할 수 있으며, 이를 통해 회로 기판의 방열 특성을 향상시킬 수 있다. 또한, 실시 예에서는 회로 기판의 방열 특성이 향상됨에 따라 칩의 동작 특성을 향상시킬 수 있고, 나아가 제품 신뢰성을 향상시킬 수 있다.

한편, 상기 제1 관통 전극(H1) 및 상기 제2 관통 전극(V1, V2, V3, V4, V5, V6, V7)은 상기 복수의 절연층 중 적어도 하나의 절연층을 관통하는 관통 홀(미도시) 내부를 전도성 물질로 충진하여 형성할 수 있다.

상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO₂ 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 복수의 절연층 중 적어도 하나의 절연층을 개방할 수 있다.

한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.

또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.

상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO₂ 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO₂ 레이저는 절연층만 가공할 수 있는 레이저이다.

상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 상기 상기 제1 관통 전극(H1) 및 상기 제2 관통 전극(V1, V2, V3, V4, V5, V6, V7) 을 형성할 수 있다. 상기 제1 관통 전극(H1) 및 상기 제2 관통 전극(V1, V2, V3, V4, V5, V6, V7)을 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.

한편, 회로 기판은 최외곽에 배치된 보호층(151, 152)을 포함할 수 있다.

예를 들어, 복수의 절연층 중 최상부에 배치된 제2 절연층(120)의 상면에는 제1 보호층(151)이 배치될 수 있다. 예를 들어, 제2 절연층(120) 중 최상부에 배치된 제2-3 절연층(123)의 상면에는 제1 보호층(151)이 배치될 수 있다.

또한, 복수의 절연층 중 최하부에 배치된 제3 절연층(130)의 하면에는 제2 보호층(152)이 배치될 수 있다. 예를 들어, 복수의 제3 절연층(130) 중 최하부에 배치된 제3-3 절연층(133)의 하면에는 제2 보호층(152)이 배치될 수 있다.

상기 제1 보호층(151) 및 제2 보호층(152)은 각각 개구부를 가질 수 있다. 예를들어, 제1 보호층(151)은 최외곽에 배치된 제3 회로 패턴층 중 적어도 하나와 수직으로 중첩되는 개구부(미도시)를 포함할 수 있다.

또한, 상기 제2 보호층(152)은 최외곽에 배치된 제4 회로 패턴층 중 적어도 하나와 수직으로 중첩되는 개구부(미도시)를 포함할 수 있다.

상기 제1 보호층(151)은 상기 제2 절연층(120)에 형성된 캐비티(160)와 수직으로 중첩되는 오픈부(미도시)를 포함할 수 있다. 상기 제1 보호층(151)의 오픈부의 폭은 전체 영역에서 변화하지 않을 수 있다. 이와 다르게, 상기 제1 보호층(151)의 오픈부는 폭이 변화하는 적어도 일 영역을 포함할 수 있다. 그리고, 상기 오픈부의 폭이 변화하는 영역의 적어도 일부는 상기 캐비티(160)의 적어도 일 영역의 폭과 동일할 수 있다. 예를 들어, 상기 제2 절연층(120)의 상면 중 상기 캐비티(160)와 인접한 상면은 상기 제1 보호층(151)으로 덮일 수 있다. 이를 통해 실시 예에서는 상기 캐비티(160)와 인접한 제2 절연층의 상면의 일부가 상기 제1 보호층(151)으로 덮이지 않음에 따라 발생하는 데드 영역을 제거할 수 있다.

한편, 상기 제1 보호층(151) 및 제2 보호층(152)은 절연성 물질을 포함할 수 있다. 제1 보호층(151) 및 제2 보호층(152)은 회로패턴들의 표면을 보호하기 위해 도포된 후 가열하여 경화될 수 있는 다양한 물질을 포함할 수 있다. 상기 제1 보호층(151) 및 제2 보호층(152)은 레지스트(resist)층일 수 있다. 예를 들어, 제1 보호층(151) 및 제2 보호층(152)은 유기고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 상기 제1 보호층(151) 및 제2 보호층(152)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 제1 보호층(151) 및 제2 보호층(152)은 수지, 경화제, 광개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 상기 제1 보호층(151) 및 제2 보호층(152)은 포토솔더 레지스트층, 커버레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.

상기 제1 보호층(151) 및 제2 보호층(152)의 두께는 1㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(151) 및 제2 보호층(152)의 두께는 1㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 제1 보호층(151) 및 제2 보호층(152)의 두께는 5㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(151) 및 제2 보호층(152)의 두께가 20㎛ 초과인 경우에는 회로기판(100)의 두께가 증가할 수 있다. 상기 제1 보호층(151) 및 제2 보호층(152)의 두께가 1㎛ 미만인 경우에는 회로기판(100)에 포함된 회로 패턴층들의 신뢰성이 저하될 수 있다.

이하에서는 상기 제2 절연층(120)에 형성되는 캐비티(160)에 대해 구체적으로 설명하기로 한다.

*상기 제2 절연층(120)에는 캐비티(160)가 형성될 수 있다. 이때, 상기 캐비티(160)는 복수의 층의 제2 절연층(120)을 공통으로 관통할 수 있고, 단층의 제2 절연층을 관통할 수 있다.

즉, 도 1a의 구조의 회로 기판에서, 캐비티(160)는 제2-1 절연층(121), 제2-2 절연층(122) 및 제2-3 절연층(123)을 관통하며 형성될 수 있다. 또한, 도 1b의 구조의 회로 기판에서, 캐비티(160)는 하나의 제2 절연층(120)을 관통하며 형성될 수 있다.

도 1a의 구조에 따른 캐비티(160)에 대해 우선 설명하기로 한다.

캐비티(160)는 상기 제2-1 절연층(121), 제2-2 절연층(122) 및 제2-3 절연층(123)을 관통하며 배치된다. 이에 따라, 실시 예에서의 회로기판에는 캐비티(160)와 수직으로 중첩되는 영역에서의 제1 절연층(110)의 제1 상면 영역은 상기 제2 절연층(120)으로 덮이지 않을 수 있다.

캐비티(160)는 제2-1 절연층(121)을 관통하는 제1 파트와, 제2-2 절연층(122)을 관통하는 제2 파트와, 제2-3 절연층(123)을 관통하는 제3 파트를 포함할 수 있다. 여기에서, 실시 예에서의 제2 절연층(122)이 3층 구조를 가짐에 따라 상기 캐비티(160)가 제1 내지 제3 파트로 구성되는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 제2 절연층(120)이 2층 구조를 가지는 경우, 상기 캐비티(160)는 제1 및 제2 파트만을 포함할 수 있다. 예를 들어, 상기 제2 절연층(120)이 5층 구조를 가지는 경우, 상기 캐비티(160)는 5층 구조의 절연층을 각각 관통하는 제1 내지 제5 파트를 포함할 수 있다.

상기 제2-1 절연층(121)은 제1 두께(T1)를 가질 수 있다. 이때, 상기 제2-1 절연층(121)은 제1 회로 패턴층(141)과 수직으로 중첩되는 중첩 영역과, 상기 제1 회로 패턴층(141)과 수직으로 중첩되지 않는 비중첩 영역을 포함할 수 있다. 그리고, 상기 제2-1 절연층(121)의 제1 두께(T1)는 상기 중첩 영역에서의 두께를 의미할 수 있다. 예를 들어 상기 제2-1 절연층(121)이 가지는 제1 두께(T1)는 이웃하는 회로 패턴층들 사이의 수직 거리를 의미할 수 있다. 예를 들어, 상기 제2-1 절연층(121)의 제1 두께(T1)는 상기 제1 회로 패턴층(141)의 상면에서 제3-1 회로 패턴층(143)의 하면 사이의 수직 거리를 의미할 수 있다. 한편, 상기 제2-1 절연층(121)에서, 상기 제1 회로 패턴층(141)과의 비중첩 영역에서의 두께는 상기 제1 두께(T1)에 상기 제1 회로 패턴층(141)의 두께(T3)를 합한 것에 대응할 수 있다.

상기 제2-1 절연층(121)의 제1 두께(T1)는 5㎛ 내지 20㎛일 수 있다. 예를 들어, 상기 제2-1 절연층(121)은 RCC로 구성되며, 이에 따라 5㎛ 내지 20㎛의 두께를 가질 수 있다.

한편, 도 1a 및 도 2a를 참조하면, 상기 제2 절연층(120)의 캐비티(160)는 내벽(S1, S2)을 포함한다.

상기 캐비티(160)의 내벽(S1, S2)은 특정 표면 거칠기를 가질 수 있다. 이때, 실시 예에서는 상기 캐비티(160)의 내벽(S1, S2)이 특정 표면 거칠기를 가지도록 추가적인 공정을 진행하는 것이 아니라, 상기 캐비티(160)를 형성하기 위한 레이저 공정을 진행함에 따라 상기 캐비티(160)의 내벽(S1, S2)이 특정 표면 거칠기를 가질 수 있다.

상기 캐비티(160)의 내벽(S1, S2)은 서로 다른 경사를 가지는 부분을 포함할 수 있다. 예를 들어, 상기 캐비티(160)의 내벽은 상기 제2 절연층(120)의 상면과 인접한 제1 내벽(S1)과, 상기 제1 절연층(110)의 상면 또는 상기 제2 절연층(120)의 하면과 인접한 제2 내벽(S2)을 포함할 수 있다. 이때, 상기 제1 내벽(S1)이 가지는 경사는 상기 제2 내벽(S2)이 가지는 경사와 다를 수 있다.

상기 제1 내벽(S1) 및 제2 내벽(S2)은 캐비티(160)의 형성 공정에 포함되는 레이저 공정 및 디스미어 공정을 통해 형성되며, 이에 대응하는 표면 거칠기를 가질 수 있다.

한편, 실시 예에서는 가우시안 빔을 이용하여 상기 캐비티(160)를 형성하도록 한다. 이때, 상기 캐비티(160)의 최외곽 부분(상기 내벽과 인접한 부분)은 상기 가우시안 빔의 중심점을 이용하여 가공을 진행한다. 즉, 상기 가우시안 빔은 중심점은 가장 큰 세기의 레이저가 발생하며, 이에 따라 상기 최외곽 부분에서의 캐비티(160)의 내벽의 경사각은 비교 예 대비 작아질 수 있다.

다시 말해서, 캐비티(160)의 내벽은 상측에서부터 제1 내벽(S1) 및 제2 내벽이 서로 연결되는 형태를 가질 수 있다. 상기 캐비티(160)의 제2 내벽(S2)은 상기 제1 회로 패턴층(141)의 제1-1 패턴부(141b)와 연결될 수 있다. 예를 들어, 상기 캐비티(160)의 제2 내벽(S2)은 상기 제1-1 패턴부(141b)의 제1 부분(141b1)과 제2 부분(141b2) 사이의 경계 영역에서 상측 방향으로 연결될 수 있다. 예를 들어, 상기 캐비티(160)의 하단은 상기 제1-1 패턴부(141b)의 상면과 직접 연결될 수 있다.

상기 제1 내벽(S1)은 제1 경사각(θ1)을 가질 수 있다. 또한, 상기 제2 내벽(S2)은 상기 제1 경사각(θ1)과 다른 제2 경사각(θ2)을 가질 수 있다.

예를 들어, 상기 캐비티(160)의 제2 내벽(S2)의 제2 경사각(θ2)은 기준면(BS)에 대하여, 상기 제2 내벽(S2)의 일단(E1) 및 타단(E3)을 연결하는 가상의 직선의 경사각을 의미할 수 있다. 상기 기준면(BS)은 일 예로, 상기 제1 절연층(110)의 상면일 수 있으나, 이에 한정되지는 않는다.

또한, 캐비티(160)의 제1 내벽(S1)은 제1 경사각(θ1)을 가질 수 있다. 예를 들어, 캐비티(160)의 제1 내벽(S1)이 가지는 제1 경사각(θ1)은 상기 제2 내벽(S2)이 가지는 제2 경사각(θ2)보다 작을 수 있다. 상기 제1 내벽(S1)이 가지는 제1 경사각(θ1)은 상기 제1 내벽(S1)의 일단(E2) 및 타단(E1)을 연결하는 가상의 직선의 경사각을 의미할 수 있다.

즉, 상기 캐비티(160)의 내벽의 제1 내벽(S1)은 가우시안 빔의 중심점을 이용하여 가공된 부분이고, 이에 따라 상기 제2 내벽(S2)이 가지는 제2 경사각(θ2)보다는 작은 제1 경사각(θ1)을 가질 수 있다.

상기 캐비티(160)의 내벽의 제2 내벽(S2)이 가지는 제2 경사각(θ2)은 130도 내지 160도의 범위를 가질 수 있다. 또한, 상기 캐비티(160)의 제1 내벽(S1)이 가지는 제1 경사각(θ1)은 상기 제2 내벽(S2)의 제2 경사각(θ2)보다 작은 92도 내지 130도의 범위를 가질 수 있다.

상기와 같이, 실시 예에서는 캐비티(160)의 최외곽 부분을 형성할 때, 가우시안 빔의 중심점을 이용하여 비교 예 대비 작은 경사각을 가지도록 형성할 수 있으며, 이에 따라, 상기 캐비티(160)가 차지하는 수평방향으로의 전체적인 사이즈를 줄일 수 있다.

다시 말해서, 실시 예에서의 캐비티(160)의 내벽은 변곡부를 포함할 수 있다. 예를 들어, 실시 예에서의 캐비티(160)의 내벽은 변곡부(E1)를 포함할 수 있다.

그리고, 실시 예에서의 캐비티(160)는 변곡부(E1)를 중심으로 제1 경사각(θ1)을 가지는 제1 내벽(S1)과 제2 경사각을 가지는 제2 내벽(S2)이 구분될 수 있다.

또한, 상기 변곡부(E1)의 높이는 상기 제1 회로 패턴층(141)의 상면보다 높게 위치하면서, 상기 제2-1 절연층(121)의 상면보다는 낮게 위치할 수 있다.

상기와 같이 실시 예에서는 캐비티(160)를 형성할 때, 캐비티(160)의 최외곽 부분의 제1 내벽(S1)은 제1 경사각(θ1)을 가지도록 하고, 상기 제1 내벽(S1)과 만나는 제2 내벽(S2)은 제2 경사각(θ2)을 가지도록 한다.

이는, 제1 회로 패턴층(141)의 일부인 제1-1 패턴부(141b)를 레이저 스토퍼로 사용하면서, 가우시안 빔의 중심점을 이용하여 상기 캐비티(160)의 최외곽 부분을 가공함에 의해 구현될 수 있다. 이를 통해, 실시 예에서는 상기 캐비티(160)의 최외곽 부분의 경사각을 비교 예 대비 감소시킴에 따라 캐비티 형성을 위해 필요한 공간을 획기적으로 감소시킬 수 있다.

이에 따라, 실시 예에서의 캐비티(160)는 상기 제1 내벽(S1)과 수직 방향으로 중첩되는 제1 영역(R1), 상기 제2 내벽(S2)과 수직으로 중첩되는 제2 영역(R2) 및, 이를 제외한 제3 영역(R3)을 포함할 수 있다.

한편, 실시 예에서, 상기 제1 회로 패턴층(141)의 제1-1 패턴부(141b)의 제1 부분(141b1)은 제2 두께(T2)를 가질 수 있다. 또한, 실시 예에서 상기 제1 회로 패턴층(141)의 제1-1 패턴부(141b)의 제1 부분(141b1)을 제외한 나머지 회로 패턴층들(예를 들어, 제1-2 패턴부(141a), 제1-3 패턴부(141c) 및 제1-1 패턴부(141b)의 제2 부분(141b2)을 포함하는 나머지 회로 패턴층들)은 제3 두께(T3)를 가질 수 있다. 상기 제2 두께(T2)는 상기 제3 두께(T3)보다 클 수 있다.

예를 들어, 실시 예의 회로 기판이 SAP 공법으로 제조되는 경우, 실시 예의 회로 기판의 회로 패턴층들은 제1 금속층 및 제2 금속층을 포함할 수 있다. 또한, 실시 예의 회로 기판의 MSAP 공법으로 제조되는 경우, 실시 예의 회로 패턴층들은 상기 제1 및 제2 금속층 이외에 동박층을 더 포함할 수 있다. 이하에서는 실시 예의 회로 패턴층이 SAP 공법으로 제조되는 경우에 대해 설명하기로 한다. 다만, 실시 예는 이에 한정되지 않으며, 각각의 회로 패턴층들은 이하에서 설명되는 제1 및 제2 금속층 이외에, 상기 제1 금속층과 절연층 사이의 동박층을 더 포함할 수 있을 것이다.

제1 회로 패턴층(141)은 제1 금속층 및 제2 금속층을 포함할 수 있다. 예를 들어, 상기 제1 회로 패턴층(141)의 제1-1 패턴부(141b), 제1-2 패턴부(141a) 및 제1-3 패턴부(141c)는 각각 제1 금속층 및 제2 금속층을 포함할 수 있다.

상기 제1-1 패턴부(141b)는 제1 부분(141b1) 및 제2 부분(141b2)을 포함한다. 그리고, 상기 제1-1 패턴부(141b)의 제1 부분(141b1)은 제1 금속층(141b1-1) 및 제2 금속층(141b1-2)를 포함할 수 있다. 또한, 상기 제1-1 패턴부(141b)의 제2 부분(141b2)은 제1 금속층(141b2-1) 및 제2 금속층(141b2-2)를 포함할 수 있다.

예를 들어, 상기 제1-2 패턴부(141a)는 제1 금속층(141a-1) 및 제2 금속층(141a-2)를 포함할 수 있다. 상기 제1-3 패턴부(141c)는 제1 금속층(141c-1) 및 제2 금속층(141c-2)를 포함할 수 있다. 또한, 제2-1 관통 전극(V1)도 이에 대응하게 제1 금속층(V1-1) 및 제2 금속층(V1-2)을 포함할 수 있다.

이때, 상기 제1 회로 패턴층(141)들의 각각의 패턴부의 제1 금속층들은 실질적으로 서로 대응하는 층일 수 있다. 또한, 상기 제1 회로 패턴층(141)들의 각각의 패턴부의 제2 금속층들은 실질적으로 서로 대응하는 층일 수 있다.

이때, 상기 제1-1 패턴부(141b)의 제1 부분(141b1), 상기 제1-1 패턴부(141b)의 제2 부분(141b2), 상기 제1-2 패턴부(141a) 및 상기 제1-3 패턴부(141c)의 각각의 제1 금속층(141b1-1, 141b2-1, 141a-1, 141c-1)은 서로 동일한 두께를 가질 수 있다. 예를 들어, 상기 제1 금속층(141b1-1, 141b2-1, 141a-1, 141c-1)은 상기 제2 금속층(141b1-2, 141b2-2, 141a-2, 141c-2)을 전해 도금으로 형성하기 위한 시드층, 일 예로 화학동도금층 또는 무전해 도금층을 의미할 수 있다. 상기 제1 금속층(141b1-1, 141b2-1, 141a-1, 141c-1)은 도금 방식에 따라 두께가 달라질 수 있다. 상기 제1 금속층(141b1-1, 141b2-1, 141a-1, 141c-1)은 화학동도금층일 수 있다. 그리고, 상기 화학동도금층은 도금 방식에 따라 헤비 동도금(Heavy Copper, 2㎛이상), 미디엄 동도금(Medium Copper, 1~2㎛), 라이트 동도금(Light Copper, 1㎛이하)으로 각각 구분될 수 있다. 예를 들어, 상기 제1 금속층(141b1-1, 141b2-1, 141a-1, 141c-1)은 0.5㎛ 내지 3.0㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 금속층(141b1-1, 141b2-1, 141a-1, 141c-1)은 1.0㎛ 내지 2.5㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 금속층(141b1-1, 141b2-1, 141a-1, 141c-1)은 1.2㎛ 내지 2.3㎛의 두께를 가질 수 있다.

상기 제1 회로 패턴층(141)의 각각의 제2 금속층(141b1-2, 141b2-2, 141a-2, 141c-2)은 상기 제1 금속층(141b1-1, 141b2-1, 141a-1, 141c-1)을 시드층으로 전해도금을 진행하여 형성한 전해 도금층이다.

상기 제2 금속층(141b1-2, 141b2-2, 141a-2, 141c-2)의 두께는 5㎛ 내지 15㎛의 범위를 만족할 수 있다. 명확하게, 상기 제2 금속층(141b1-2, 141b2-2, 141a-2, 141c-2)의 두께는 상기 제1 회로 패턴층(141)이 가져야 하는 전체 두께를 기준으로 결정될 수 있다. 예를 들어, 상기 제1 회로 패턴층(141)의 두께(T3)는 5.5㎛ 내지 18㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴층(141)의 두께(T3)는 6.5㎛ 내지 17㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴층(141)의 두께(T3)는 10㎛ 내지 16㎛ 사이의 범위를 가질 수 있다.

이때, 상기 제2 금속층(141b1-2, 141b2-2, 141a-2, 141c-2)에서, 상기 제1-1 패턴부(141b)의 제1 부분(141b1)의 제2 금속층(141b1-2)은, 상기 제1-2 패턴부(141a)의 제2 금속층(141a-2), 제1-3 패턴부(141c)의 제2 금속층(141c-2), 및 상기 제1-1 패턴부(141b)의 제2 부분(141b2)의 제2 금속층(141b2-2)의 두께와 다를 수 있다.

구체적으로, 상기 제1-1 패턴부(141b)의 제1 부분(141b1)의 제2 금속층(141b1-2)은, 상기 제1-2 패턴부(141a)의 제2 금속층(141a-2), 제1-3 패턴부(141c)의 제2 금속층(141c-2), 및 상기 제1-1 패턴부(141b)의 제2 부분(141b2)의 제2 금속층(141b2-2)의 두께보다 큰 두께를 가질 수 있다.

즉, 상기 제1-1 패턴부(141b)의 제1 부분(141b1)의 제2 금속층(141b1-2)은, 상기 제1 금속층(141a-1, 141c-1, 141b1-1, 141b2-1)의 에칭 공정에서 에칭액에 노출되지 않음에 따라 에칭이 이루어지지 않은 부분일 수 있다. 이와 다르게, 상기 제1-2 패턴부(141a)의 제2 금속층(141a-2), 제1-3 패턴부(141c)의 제2 금속층(141c-2), 및 상기 제1-1 패턴부(141b)의 제2 부분(141b2)의 제2 금속층(141b2-2)은 상기 제1 금속층(141a-1, 141c-1, 141b1-1, 141b2-1)의 에칭 공정에서 에칭액에 적어도 1회 노출되고, 이에 따라 에칭이 이루어진 부분이다.

상기 제1-1 패턴부(141b)의 제1 부분(141b1)의 제2 금속층(141b1-2)은, 상기 제1-2 패턴부(141a)의 제2 금속층(141a-2), 제1-3 패턴부(141c)의 제2 금속층(141c-2), 및 상기 제1-1 패턴부(141b)의 제2 부분(141b2)의 제2 금속층(141b2-2)의 두께 대비, 상기 제1 금속층(141b1-1, 141b2-1, 141a-1, 141c-1)의 에칭 두께만큼 클 수 있다. 예를 들어, 상기 제1-1 패턴부(141b)의 제1 부분(141b1)의 제2 금속층(141b1-2)의 두께는 상기 제1-2 패턴부(141a)의 제2 금속층(141a-2), 제1-3 패턴부(141c)의 제2 금속층(141c-2), 및 상기 제1-1 패턴부(141b)의 제2 부분(141b2)의 제2 금속층(141b2-2)의 두께 대비, 상기 제1 금속층(141b1-1, 141b2-1, 141a-1, 141c-1)의 두께만큼 클 수 있다. 예를 들어, 상기 제1-1 패턴부(141b)의 제1 부분(141b1)의 제2 금속층(141b1-2)의 두께와 상기 제1-1 패턴부(141b)의 제2 부분(141b2)의 제2 금속층(141b2-2)의 두께의 차이는 상기 제1 금속층(141b1-1, 141b2-1, 141a-1, 141c-1)의 두께에 대응할 수 있다.

이에 따라, 상기 제1-1 패턴부(141b)의 제2 부분(141b2), 상기 제1-2 패턴부(141a) 및 상기 제1-3 패턴부(141c)의 각각의 두께(T3)는 5.5㎛ 내지 18㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1-1 패턴부(141b)의 제2 부분(141b2), 상기 제1-2 패턴부(141a) 및 상기 제1-3 패턴부(141c)의 각각의 두께(T3)는 6.5㎛ 내지 17㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1-1 패턴부(141b)의 제2 부분(141b2), 상기 제1-2 패턴부(141a) 및 상기 제1-3 패턴부(141c)의 각각의 두께(T3)는 10㎛ 내지 16㎛ 사이의 범위를 가질 수 있다.

이와 다르게, 상기 제1-1 패턴부(141b)의 제1 부분(141b1)의 두께(T2)는 상기 두께(T3)보다 클 수 있다. 예를 들어, 상기 제1-1 패턴부(141b)의 제1 부분(141b1)의 두께(T2)는 상기 두께(T3)보다 크면서, 6.0㎛ 내지 21㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1-1 패턴부(141b)의 제1 부분(141b1)의 두께(T2)는 상기 두께(T3)보다 크면서, 7.5㎛ 내지 19.5㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1-1 패턴부(141b)의 제1 부분(141b1)의 두께(T2)는 상기 두께(T3)보다 크면서, 11.2㎛ 내지 18.3㎛의 범위를 만족할 수 있다.

한편, 상기 제2 회로 패턴층(142)은 상기 제1 회로 패턴층(141)에 제1-2 패턴부(141a) 또는 제1-3 패턴부(141c)에 대응하는 층 구조를 가질 수 있다.

예를 들어, 상기 제2 회로 패턴층(142)의 제2-1 패턴부(142a)는 제1 금속층(142a-1) 및 제2 금속층(142a-2)을 포함할 수 있다. 또한, 상기 제2 회로 패턴층(142)의 제2-2 패턴부(142b)도 제1 금속층(142b-1) 및 제2 금속층(142b-2)을 포함할 수 있다. 그리고, 상기 제2 회로 패턴층(142)의 제2-1 패턴부(142a) 및 제2-2 패턴부(142b) 각각은 상기 제1-2 패턴부(141a) 및 제1-3 패턴부(141c)에 대응하는 두께(T3)를 가질 수 있다.

또한, 상기 제3 회로 패턴층들 각각도 제1 금속층 및 제2 금속층을 포함할 수 있다.

예를 들어, 제3-1 회로 패턴층(143)은 제1 금속층(143-1) 및 제2 금속층(143-2)을 포함할 수 있다. 제3-1 회로 패턴층(143)은 상기 두께(T3)를 가질 수 있다.

예를 들어, 제3-2 회로 패턴층(144)은 제1 금속층(144-1) 및 제2 금속층(144-2)을 포함할 수 있다. 제3-2 회로 패턴층(144)은 상기 두께(T3)를 가질 수 있다.

예를 들어, 제3-3 회로 패턴층(145)은 제1 금속층(145-1) 및 제2 금속층(145-2)을 포함할 수 있다. 제3-3 회로 패턴층(145)은 상기 두께(T3)를 가질 수 있다.

한편, 도 2a에 도시하지는 않았지만, 제4 회로 패턴층들(146, 147, 148)도 각각 제1 금속층 및 제2 금속층을 포함할 수 있고, 상기 두께(T3)를 가질 수 있을 것이다.

한편, 도 3을 참조하면, 도 2a에서는 제1 관통 전극(H1) 및 제2 관통 전극(V1, V2, V3, V4, V5, V6, V7)이 단일 층 구조를 가지는 것으로 도시하였으나, 이는 설명의 편의를 위한 것일 뿐, 실질적으로 상기 회로 패턴층들의 층 구조에 대응할 수 있다. 일 예로, 제1 관통 전극(H1)을 기준으로 설명하기로 한다.

도 3을 참조하면, 제1 관통 전극(H1)은 상기 제1 회로 패턴층(141)들의 제1 금속층(141a-1, 141c-1, 141b1-1, 141b2-1)에 대응하는 제1 금속층(H1-1)을 포함할 수 있다. 상기 제1 관통 전극(H1)의 제1 금속층(H1-1)은 상기 제1 절연층(110)을 관통하는 관통 홀의 내벽에 형성될 수 있다. 또한, 상기 제1 관통 전극(H1)은 상기 제1 회로 패턴층(141)들의 제2 금속층(141a-2, 141c-2, 141b1-2, 141b2-2)에 대응하는 제2 금속층(H1-2)을 포함할 수 있다. 상기 제1 관통 전극(H1)의 제2 금속층(H1-2)은 상기 제1 금속층(H1-1) 상에 형성되어 상기 관통 홀의 내부를 채울 수 있다.

한편, 도 1b 및 도 2b에서와 같이, 상기 캐비티(160)는 단일층의 제2 절연층(120)에 형성될 수 있다. 이에 따라, 상기 캐비티(160)는 상기 제2 절연층(120)을 관통하는 1개의 파트만을 포함할 수 있다.

이때, 도 1b 및 도 2b는 실질적으로, 도 1a 및 도 2a와 비교하여, 제2 절연층(120) 및 제3 절연층(130)의 층 수 및 이에 따른 회로 기판의 층 수에 차이가 있고, 기본적인 구조적 특징은 동일할 수 있다. 예를 들어, 도 1b 및 도 2b에 도시된 캐비티(160)의 형상 및 제1-1 패턴부(141b)의 단차 구조는 도 1a 및 도 2a에서 설명한 특징과 실질적으로 동일할 수 있고, 이를 통해 이에 대한 상세한 설명은 생략하기로 한다.

한편, 실시 예에서의 캐비티(160)의 내벽의 제1 내벽(S1) 및 제2 내벽(S2)은 캐비티 가공 시에 진행되는 레이저 빔의 이동 피치에 의해 이들의 비율(예를 들어, 수평 방향으로의 길이)이 서로 달라질 수 있으며, 상기 레이저 빔의 이동 피치를 조절하는 것에 의해 제1 내벽(S1)과 제2 내벽(S2)의 길이 비율을 1:9 내지 9:1로 조절 가능하다.

도 4를 참조하면, 제1-1 패턴부(141b)는 제1 부분(141b1) 및 제2 부분(141b2)을 포함한다.

상기 제1-1 패턴부(141b)의 제1 부분(141b1)은 제1 측면(141b1S1), 상면(141b1T) 및 제2 측면(141b1S2)을 포함할 수 있다.

상기 제1-1 패턴부(141b)의 제1 부분(141b1)의 제1 측면(141b1S1)은 캐비티(160)와 수직으로 중첩되지 않으며, 이에 따라 제2 절연층(120)으로 덮이는 부분을 의미한다. 이때, 상기 제1-1 패턴부(141b)의 제1 부분(141b1)의 제1 측면(141b1S1)은 외측으로 볼록한 곡면을 포함할 수 있다. 이때, 상기 제1-1 패턴부(141b)의 제1 부분(141b1)의 제1 측면(141b1S1)의 하단부(141b1E1)에는 내측방향으로 오목한 패임부가 형성될 수 있다. 즉, 상기 제1-1 패턴부(141b)의 제1 부분(141b1, 명확하게는 제1 부분의 제2 금속층)은 시드층의 에칭 공정에서 에칭액에 노출되지 않으며, 상기 시드층이 에칭 시에 상기 제1 부분(141b1)의 제1 금속층(141b1-1)의 일부가 함께 제거될 수 있다. 이를 통해, 상기 제1-1 패턴부(141b)의 제1 부분(141b1)의 제1 측면(141b1S1)의 하단부(141b1E1)에는 패임부가 형성될 수 있고, 상기 패임부는 제2 절연층(120)으로 채워질 수 있다. 이를 통해 살시 예에서는 상기 패임부에 상기 제2 절연층(120)이 채워지도록 함으로써, 상기 제2 절연층(120)과 상기 제1-1 패턴부(141b) 사이의 접합력을 향상시킬 수 있고, 이에 따른 회로 기판의 전기적 신뢰성 및 물리적 신뢰성을 향상시킬 수 있다.

한편, 상기 제1-1 패턴부(141b)의 제1 부분(141b1)의 상면(141b1T) 및 제2 측면(141b1S1)은 일정 경사를 가지거나 굴곡을 가질 수 있다. 예를 들어, 상기 제1-1 패턴부(141b)의 제1 부분(141b1)의 상면(141b1T) 및 제2 측면(141b1S2)의 적어도 일부는 곡면을 포함할 수 있다. 이에 따라, 상기 제1-1 패턴부(141b)의 제1 부분(141b1)은 위치에 따라 두께가 달라질 수 있다. 그리고, 상기 제1-1 패턴부(141b)의 제1부분(141b1)의 두께(T2)는 상기 제1 부분(141b1)의 전체 영역의 두께의 평균값일 수 있고, 이와 다르게 상기 제1 부분(141b1)의 전체 영역 중 가장 큰 두께를 가지는 영역의 두께를 의미할 수 있다.

또한, 상기 제1-1 패턴부(141b)의 제2 부분(141b2)은 상면(141b2T) 및 측면(141b2S)을 포함할 수 있다. 그리고, 상기 제1-1 패턴부(141b)의 제2 부분(141b2)의 상면(141b2T) 및 측면(141b2S)은 각각 굴곡을 가지거나, 곡면을 가지는 영역을 포함할 수 있다. 이에 따라, 상기 제1-1 패턴부(141b)의 제2 부분(141b2)의 두께(T3)는 상기 제2 부분(141b2)의 전체 영역의 두께의 평균값을 의미할 수 있고, 이와 다르게 상기 제2 부분(141b2)의 전체 영역 중 가장 큰 두께를 가지는 영역의 두께를 의미할 수 있다. 한편, 상기 제1-1 패턴부(141b)의 측면(141b2S)의 하단부(141b2E2)에도, 내측 방향으로 함몰된 패임부가 형성될 수 있다.

이하에서는, 실시 예에 따른 제1 관통 전극(H1)에 대해 추가로 설명하기로 한다.

도 5는 일 실시 예에 따른 제1 절연층(110)의 상면에 대한 평면도이다.

상기 제1 절연층(110)의 상면에는 제1 회로 패턴층(141)이 배치된다.

이때, 상기 제1 회로 패턴층(141)은 캐비티(160)와 수직으로 중첩된 제1 상면 영역에서의 제1-2 패턴부(141a)를 포함한다. 상기 제1-2 패턴부(141a)는 상기 캐비티의 내벽과는 수직으로 중첩되지 않는다. 즉, 상기 제1-2 패턴부(141a)는 상기 제1-1 패턴부(141b)와 수평으로 이격되면서, 상기 경계 영역의 내측에 배치될 수 있다.

또한, 상기 제1 회로 패턴층(141)은 캐비티(160) 및 상기 캐비티(160)의 내벽과 수직으로 중첩되지 않으면서, 제2 절연층(120)과 수직으로 중첩된 제2 상면 영역에서의 제1-3 패턴부(141c)를 포함한다. 또한, 상기 제1 회로 패턴층(141)은 상기 제1 상면 영역과 상기 제2 상면 영역 사이의 경계 영역에 형성된 제1-1 패턴부(141b)를 포함할 수 있다.

이때, 상기 제1-1 패턴부(141b)는 상기 경계 영역을 둘러싸며 형성되는 사각 형상의 폐루프 형상을 가질 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제1-1 패턴부(141b)는 원 형상, 삼각 형상 및 다각 형상 등의 형상을 가질 수 있고, 적어도 일측에 개방된 개루프 형상을 가질 수도 있을 것이다.

한편, 상기 제1 절연층(110)에는 상기 제1-1 패턴부(141b)는 상기 제1-1 패턴부(141b)와 수직으로 중첩되는 제1 관통 전극(H1)이 배치된다. 이때, 상기 제1 관통 전극(H1)은 수평 방향으로 상호 이격되며 복수 개 형성될 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 상기 제1 관통 전극(H1)은 10개일 수 있으나, 이에 한정되는 것은 아니다. 이에 따라, 실시 예에서는 상기 제1-1 패턴부(141b)로 전달된 열을 상호 이격된 복수의 제1 관통 전극(H1)으로 분기하여 전달할 수 있고, 이를 통해 열전달특성을 더욱 향상시킬 수 있다.

한편, 상기 제1 관통 전극(H1)은 적어도 일부가 상기 캐비티(160)와 수직으로 중첩되며, 적어도 나머지 일부가 상기 캐비티(160)와 수직으로 중첩되지 않으면서 상기 제2 절연층(120)과 수직으로 중첩되는 구조를 가질 수 있다.

도 6은 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.

도 6을 참조하면, 제2 실시 예에 따른 회로 기판은 도 1b에 도시된 회로 기판과 실질적으로 동일하며, 제1 관통 전극의 구조에 있어 상이하다. 이에 따라, 이전에 중복되는 설명은 생략하면서, 이전 실시 예와 차이가 있는 부분에 대해서만 설명하기로 한다.

이전 실시 예에의 제1 관통 전극(H1)은 상기 제1 절연층(110)에만 형성되었다. 예를 들어, 상기 제1 절연층(110)에 형성되는 제1 관통 전극은 제1-1 관통 전극이라고 할 수 있다.

이와 다르게, 제2 실시 예에서의 제1 관통 전극은 복수의 절연층에 형성되고, 이에 따라 상호 연결될 수 있다.

구체적으로, 이전 실시 예에서의 제1 관통 전극은 상기 제1-1 패턴부(141b)와 연결되면서, 상기 제1 절연층(110)에만 형성되는 구조를 가졌다.

이와 다르게, 제2 실시 예에서의 제1 관통 전극은 복수의 절연층에 형성될 수 있다.

예를 들어, 상기 제1 관통 전극은, 상기 제1 절연층(110)에 형성되고, 상기 제1 회로 패턴층(141)의 제1-1 패턴부(141b)와 연결되는 제1-1 관통 전극(H1)을 포함할 수 있다. 이때, 상기 제1-1 관통 전극(H1)은 도 5에 도시된 바와 같이, 상호 수평 방향으로 이격되며 복수 개 형성될 수 있다.

한편, 상기 제1 관통 전극은 제3 절연층(130)에 형성되는 제1-2 관통 전극(H5)을 포함할 수 있다. 상기 제1-2 관통 전극(H5)은 상기 제3 절연층(130)에 형성되며, 이에 따라 상기 제1-1 관통 전극(H1)과 연결될 수 있다.

예를 들어, 상기 제1-2 관통 전극(H5)의 상면은 상기 제2 회로 패턴층(142) 중 상기 제1-1 관통 전극(H1)과 연결된 제2-2 패턴부(142b)와 연결될 수 있다.

한편, 실시 예에서의 제3 회로 패턴층(146)은 제3-1 패턴부(146a) 및 제3-2 패턴부(146b)를 포함할 수 있다. 상기 제3-1 패턴부(146a)는 상기 제2-3 관통 전극(V5)과 연결되는 신호 배선을 의미할 수 있다. 상기 제3-2 패턴부(146b)는 상기 제2 회로 패턴층(142)의 제2-2 패턴부(142b)에 대응하게, 상기 제2-2 관통 전극(H5)과 연결되며, 이에 따라 열을 외부로 전달하는 방열 패드로 기능할 수 있다.

예를 들어, 상기 제1-2 관통 전극(H5)의 하면은 상기 제3 회로 패턴층(146)의 제3-2 패턴부(146b)와 연결된다. 이때, 상기 제3 회로 패턴층(146)의 제3-2 패턴부(146b)는 회로 기판에서, 최하측에 배치된 회로 패턴층을 의미할 수 있다.

그리고, 실시 예에서의 제2 보호층(152)은 상기 제3-2 패턴부(146b)와 수직으로 중첩되는 적어도 하나의 개구부(미도시)를 포함할 수 있다.

이를 통해, 실시 예에서는 상기 제3-2 패턴부(146b)를 통해 상기 캐비티(160)에서 발생한 열을 회로 기판의 외측으로 방출할 수 있다.

구체적으로, 상기 캐비티(160)에서 발생한 열(구체적으로, 상기 캐비티 내에 실장된 칩에서 발생한 열)은 상기 제1 회로 패턴층(141)의 제1-1 패턴부(141b)로 전달된다.

그리고, 상기 제1-1 패턴부(141b)로 전달된 열은 상기 제1-1 관통 전극(H1), 상기 제2-2 패턴부(142b), 상기 제1-2 관통 전극(H5) 및 상기 제3-2 패턴부(146b)를 거쳐 회로 기판의 외측(명확하게, 회로 기판의 최하측)으로 방출될 수 있다.

이를 통해, 실시 예에서는 상기와 같이 복수의 절연층에 각각 제1 관통 전극을 배치함에 따라, 상기 제1 관통 전극을 이용하여, 상기 캐비티(160)에 실장된 칩에서 발생한 열을 회로 기판의 최외측으로 용이하게 방출할 수 있고, 이를 통해 회로 기판의 전체적인 방열 특성을 향상시킬 수 있다.

도 7을 참조하면, 제1 관통 전극(H1)의 적어도 일부는 상기 제3 절연층(130)의 상면과 접촉할 수 있다.

즉, 이전 실시 예에서의 제1 관통 전극은 상기 제2 회로 패턴층(142)의 제2-2 패턴부(142b)의 상면하고만 접촉하였다. 이는, 상기 제2 회로 패턴층(142)의 제2-2 패턴부(142b)와 상기 제1 관통 전극이 수직 방향으로 정렬되는 구조를 가지기 때문이다.

다만, 상기 제1 관통 전극은 제2 관통 전극과는 다른 기능을 한다. 즉, 상기 제1 관통 전극은 신호 전달을 위한 전극이 아니라, 열 전달을 위한 방열 전극이다. 이에 따라, 상기 제1 관통 전극은 상기 제2 회로 패턴층(142)의 제2-2 패턴부(142b)와 정렬되지 않고, 비정렬되는 구조를 가질 수 있다.

예를 들어, 제1 관통 전극(H1a)은 상기 제1 절연층(110)을 관통한다. 이때, 상기 제1 관통 전극(H1a)의 하면의 적어도 일부는 상기 제2 회로 패턴층(142)의 상면보다 낮게 위치할 수 있다.

예를 들어, 상기 제1 관통 전극(H1a)의 하면은 단차를 가질 수 있다. 즉, 상기 제1 관통 전극(H1a)의 하면은 상기 제2 회로 패턴층(142)의 제2-2 패턴부(142b)와 접촉하는 제1 하면 영역과, 상기 제1 하면 영역보다 낮게 위치하며, 상기 제2-2 패턴부(142b)의 측면을 덮으며 하측 방향으로 연장되는 제2 하면 영역을 포함할 수 있다. 이를 통해, 실시 예에서는 허용된 공간 내에서, 상기 제2-2 패턴부(142b)의 사이즈와 무관하게 상기 제1 관통 전극(H1a)의 사이즈를 키울 수 있으며, 이를 통해 방열 특성을 더욱 향상시킬 수 있다.

도 8은, 제2 절연층(120)이 제거된 상태에서의 제1 절연층(110)의 상부 영역을 상측에서 바라본 평면도이다.

도 8을 참조하면, 다른 실시 예에서의 회로 기판은 상기에서 설명된 제1 관통 전극을 포함하지 않을 수 있다.

예를 들어, 상기 회로 기판은 제1 관통 전극을 통해 상기 캐비티(160)에서 발생한 열을 수직 방향으로 방출하는 것이 아니라, 상기 제1-1 패턴부(141b)가 배치된 층에서 상기 캐비티(160)에서 발생한 열을 수평 방향으로 방출할 수 있다.

이를 위해, 상기 제1 회로 패턴층(142)은 제1-4 패턴부(141d) 및 제1-5 패턴부(141e)를 포함할 수 있다. 상기 제1-4 패턴부(141d) 및 제1-5 패턴부(141e)는 연장 패턴부라고도 할 수 있다.

상기 제1-4 패턴부(141d) 및 제1-5 패턴부(141e)는 상기 제1 절연층(110)의 제2 상면 영역에 배치될 수 있다.

다만, 상기 제1-4 패턴부(141d) 및 제1-5 패턴부(141e)는 상기 제1-3 패턴부(141c)와 전기적으로 분리(예를 들어, 절연)될 수 있다.

즉, 상기 제1-4 패턴부(141d) 및 제1-5 패턴부(141e)는 상기 제1 절연층(110)의 제2 상면 영역 중 상기 제1-3 패턴부(141c)가 배치된 영역을 회피하며 배치될 수 있다.

상기 제1-4 패턴부(141d) 및 제1-5 패턴부(141e)의 각각의 일단은 상기 제1-1 패턴부(141b)의 일측면과 직접 접촉할 수 있다. 예를 들어, 상기 제1-4 패턴부(141d) 및 제1-5 패턴부(141e)는 상기 제1-1 패턴부(141b)에서 수평 방향으로 연장되는 연장 패턴부일 수 있다.

이때, 실시 예에서는 제1-4 패턴부(141d) 및 제1-5 패턴부(141e) 중 어느 하나만을 포함할 수 있으나, 방열 특성을 향상시키기 위해, 상기 제1-4 패턴부(141d) 및 제1-5 패턴부(141e)가 모두 포함될 수 있다.

상기 제1-4 패턴부(141d)의 일단은 상기 제1-1 패턴부(141b)의 제1측면과 연결될 수 있다. 그리고, 상기 제1-4 패턴부(141d)는 상기 회로 기판의 외측면을 향하여 연장될 수 있다. 이에 따라, 상기 제1-4 패턴부(141d)의 타단은 상기 회로 기판의 제1 외측면, 명확하게 상기 제1 절연층(110)의 제1 외측면(110S1)으로 노출될 수 있다. 상기 제1-4 패턴부(141d)는 상기 제1-1 패턴부(141b)로부터 전달되는 열을 상기 제1 외측면(110S1)으로 방출하는 제1 열 전달 경로 기능을 할 수 있다.

한편, 상기 제1-5 패턴부(141e)의 일단은 상기 제1-1 패턴부(141b)의 상기 제1측면과 다른 제2 측면에 연결될 수 있다. 그리고, 상기 제1-5 패턴부(141e)의 타단은 상기 회로 기판의 외측면을 향하여 연장될 수 있다. 이에 따라, 상기 제1-5 패턴부(141e)의 타단은 상기 회로 기판의 제2 외측면, 명확하게 상기 제1 절연층(110)의 제2 외측면(110S2)으로 노출될 수 있다. 이때, 상기 제1-4 패턴부(141d)가 연장되는 상기 제1 절연층(110)의 제1 외측면(110S1)과, 상기 제1-5 패턴부(141e)가 연장되는 상기 제1 절연층(110)의 제2 외측면(110S2)은 상기 제1 절연층(110)의 복수의 외측면 중 서로 다른 외측면일 수 있다. 바람직하게, 상기 제1 외측면(110S1)과 상기 제2 외측면(110S2)은 서로 반대되는 면일 수 있다. 상기 제1-5 패턴부(141e)는 상기 제1-1 패턴부(141b)로부터 전달되는 열을 상기 제2 외측면(110S2)으로 방출하는 제2 열 전달 경로 기능을 할 수 있다.

상기와 같이, 실시 예에서는 상기 제1-4 패턴부(141d) 및 제1-5 패턴부(141e) 중 적어도 하나를 이용하여, 수직 방향으로의 열 전달 경로가 아닌, 수평 방향으로의 열 전달 경로를 통해 상기 캐비티(160)에서 발생한 열을 외부로 방출할 수 있다.

도 9를 참조하면, 실시 예에서의 회로 기판은 상기 제1 관통 전극뿐 아니라, 상기 제1-4 패턴부(141d) 및 제1-5 패턴부(141e)를 모두 포함할 수 있다.

즉, 실시 예에서는 상기 제1 관통 전극을 이용하여 수직 방향으로의 경로로 상기 캐비티(160)에서 발생한 열을 외부로 방출할 수 있고, 이와 함께 상기 제1-4 패턴부(141d) 및 제1-5 패턴부(141e)를 이용하여 수평 방향으로의 경로로 상기 캐비티(160)에서 발생한 열을 외부로 방출할 수 있다.

이와 같이 실시 예에서는, 수직 방향으로의 열 경로뿐 아니라, 수평 방향으로의 열 경로를 제공함에 따라, 회로 기판의 방열 특성을 더욱 향상시킬 수 있으며, 이에 따른 제품 신뢰성을 더욱 향상시킬 수 있다.

한편, 도면상에는 수평 방향으로의 열 전달 경로를 제공하는 제1-4 패턴부(141d) 및 제1-5 패턴부(141e)가 상기 제1 절연층(110)의 상면에만 배치되는 것으로 도시하였으나, 이에 한정되지 않는다.

예를 들어, 제2 회로 패턴층(142) 및 제3 회로 패턴층들 중 적어도 하나는 수평 방향으로의 열 전달 경로로 열을 방출하는 적어도 하나의 패턴부를 포함할 수 있다.

예를 들어, 도 1b를 참조하여 설명하면, 상기 제1-1 패턴부(141b)는 제1 관통 전극(H1)과 연결된다.

그리고, 상기 제1 관통 전극(H1)은 상기 제2 회로 패턴층(142)의 제2-2 패턴부(142b)와 연결된다.

이때, 상기 제2 회로 패턴층(142)은 상기 제1-4 패턴부(141d) 및 상기 제1-5 패턴부(141e) 중 적어도 하나의 패턴부에 대응하는 제2-3 패턴부(미도시)를 포함할 수 있다.

예를 들어, 제2 회로 패턴층(142)은 일단이 상기 제2-2 패턴부(141c)와 연결되고, 타단이 상기 제3 절연층(130)의 상면의 외측 방향으로 연장되는 제2-3 패턴부(미도시)를 포함할 수 있다.

그리고, 상기와 같은 구조에서의 열 전달 경로를 보면, 상기 캐비티(160)에서 발생한 열은 상기 제1-1 패턴부(141b), 제1 관통 전극(H1) 및 상기 제2-2 패턴부(142b)를 경유하는 수직 방향으로 전달될 수 있다. 그리고, 상기 제2-2 패턴부(142b)에 전달된 열은 상기 제2-3 패턴부(미도시)를 통해 수평 방향으로 전달될 수 있고, 이에 따라 상기 제3 절연층(130)의 상면의 외측면으로 방출될 수 있다.

이하에서는, 실시 예에 따른 회로 기판을 패키지 기판으로 사용하는 반도체 패키지에 대해 설명하기로 한다.

도 10을 참조하면, 실시 예에서의 반도체 패키지(200)는 도 1a에 도시한 회로기판(100)을 패키지 기판으로 사용할 수 있다. 상기 반도체 패키지(200)는 상기 회로기판(100)의 캐비티(160) 내에 실장된 전자소자(180)를 포함한다. 다만, 실시 예는 이에 한정되지 않으며, 이상에서 설명한 다양한 실시 예의 회로 기판 중 다른 하나의 회로 기판의 캐비티에 전자소자가 실장됨에 따라 패키지 기판을 구성할 수도 있을 것이다.

즉, 이상에서 설명한 회로 기판들은 칩과 같은 전자 소자(180)를 실장하기 위한 패키지 기판으로 이용될 수 있다.

이상에서 설명한 바와 같이, 회로 기판은 캐비티(160)를 포함하고, 상기 캐비티(160)에는 제1 회로 패턴층(141)의 적어도 일부가 배치될 수 있다. 즉, 상기 캐비티(160)에는 상기 제1 회로 패턴층(141)의 제1-2 패턴부(141a)와, 상기 제1-1 패턴부(141b)의 제2 부분(141b2)이 배치될 수 있다.

상기 제1-2 패턴부(141a) 상에는 접속부(170)가 배치될 수 있다.

이때, 상기 접속부(170)의 평면 형상은 사각형일 수 있다. 상기 접속부(170)는 상기 제1-2 패턴부(141a) 상에 배치되어, 상기 전자 소자(180)를 고정하면서, 상기 전자 소자(180)와 상기 제1-2 패턴부(141a) 사이를 전기적으로 연결하는 기능을 할 수 있다. 이를 위해, 상기 접속부(170)는 전도성 물질을 포함할 수 있다. 예를 들어, 상기 접속부(170)는 솔더 볼일 수 있으나, 이에 한정되지는 않는다.

상기 접속부(170)는 솔더에 이종 성분의 물질이 함유될 수 있다. 상기 솔더는 SnCu, SnPb, SnAgCu 중 적어도 어느 하나로 구성될 수 있다. 그리고, 상기 이종 성분의 물질은 Al, Sb, Bi, Cu, Ni, In, Pb, Ag, Sn, Zn, Ga, Cd 및 Fe 중 어느 하나를 포함할 수 있다.

상기 접속부(170) 상에는 전자소자(180)가 실장될 수 있다.

이때, 상기 전자소자(180)는 회로기판(100)의 캐비티(160) 내에 배치되는 전자 부품일 수 있으며, 이는 능동 소자와 수동 소자로 구분될 수 있다. 그리고, 상기 능동 소자는 비선형 부분을 적극적으로 이용한 소자이고, 수동 소자는 선형 및 비선형 특성이 모두 존재하여도 비선형 특성은 이용하지 않는 소자를 의미한다. 그리고, 상기 수동 소자에는 트랜지스터, IC 반도체 칩 등이 포함될 수 있으며, 상기 수동 소자에는 콘덴서, 저항 및 인덕터 등을 포함할 수 있다. 상기 수동 소자는 능동 소자인 반도체 칩의 신호 처리 속도를 높이거나, 필터링 기능 등을 수행하기 위해, 통상의 회로기판에 실장된다.

이때, 상기 전자 소자(180)의 상면은 상기 회로 기판의 최외측보다 높게 위치할 수 있다. 예를 들어, 상기 전자 소자(180)의 상면은 상기 회로 기판의 최외측에 배치된 제1 보호층(151)의 상면보다 높게 위치할 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 캐비티(160)에 실장되는 전자소자의 종류에 따라 상기 전자 소자의 상면은 상기 회로 기판의 최외측면과 동일 평면 상에 위치할 수 있고, 이보다 낮게 위치할 수도 있을 것이다.

도 11을 참조하면, 실시 예에서의 반도체 패키지(200A)는 회로기판(100) 및 상기 회로기판(100)의 캐비티(160) 내에 실장된 전자소자(180a)를 포함한다.

또한, 반도체 패키지(200A)는 상기 캐비티(160) 내에 배치되며, 상기 전자소자(180a)를 덮는 몰딩층(190)을 더 포함한다.

상기 몰딩층(190)은 선택적으로 상기 캐비티(160) 내에 배치되어, 상기 캐비티(160) 내에 실장된 전자소자(180a)를 보호할 수 있다.

상기 몰딩층(190)은 몰딩용 수지로 구성될 수 있으며, 예를 들어, EMC(Epoxy molding compound)일 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 몰딩층(190)은 EMC 이외에도 다양한 다른 몰딩용 수지로 구성될 수도 있을 것이다.

실시 예에서의 몰딩층(190)은 상기 캐비티(160)의 제1 내벽(S1) 및 제2 내벽(S2)과 접촉한다. 이때, 상기 캐비티(160)의 제1 내벽(S1) 및 제2 내벽(S2)은 단일 경사각이 아닌, 변곡부(E1)를 기준으로 서로 다른 경사각을 가질 수 있다. 상기와 같은 캐비티(160)의 구조는 상기 몰딩층(190)과의 접촉하는 표면 면적을 증가시킬 수 있으며, 이에 따라 상기 몰딩층(190)과 회로기판(100) 사이의 접합력을 향상시킬 수 있다.

이하에서는 첨부된 도면을 참조하여 실시 예에 따른 회로 기판의 제조 방법에 대해 설명하기로 한다.

실시 예의 회로 기판의 제조 공정의 설명에 앞서, 실시 예의 회로 기판은 도 1a 및 도 1b 중 어느 하나의 층 구조를 가질 수 있다. 다만, 실시 예의 회로 기판에서의 제2 절연층(120)의 층수 및 제3 절연층(130)의 층수는 선택적으로 변경하다. 예를 들어, 제2 절연층(120)의 층수는 단층일 수 있고, 이와 다르게 2층 이상의 층구조를 가질 수 있다. 또한, 상기 제3 절연층(130)의 층수는 단층일 수 있고, 이와 다르게 2층 이상의 층 구조를 가질 수 있다.

이하에서는 설명의 편의를 위해, 상기 제2 절연층(120) 및 제3 절연층(130)이 각각 단층으로 구성되는 것에 대해 설명하기로 한다. 다만, 실시 예는 이에 한정되지 않으며, 이하에서 설명되는 회로 기판의 제조 공정 중 적어도 하나의 단계를 복수 회 진행함에 따라, 상기 제2 절연층(120) 및 상기 제3 절연층(130) 중 적어도 하나의 절연층을 복수의 층으로 형성할 수 있을 것이다.

한편, 이하에서는 회로 기판이 코어리스 기판인 것에 대해 설명하기로 한다. 이에 따라, 실시 예의 회로 기판의 제조 방법은 캐리어 보드를 이용하여 제조된다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 실시 예의 회로 기판은 코어층을 포함하는 코어 기판일 수 있고, 이에 따라 상기 제조 공정에서의 캐리어 보드는 생략될 수 있다. 또한, 상기 회로기판의 코어 기판일 경우, 상기 제1 절연층(110)의 하면에 배치되는 제2 회로 패턴층(142)의 위치는, 상기 제1 절연층(110)의 하부 영역에 매립되는 구조가 아닌, 상기 제1 절연층(110)의 하면 아래로 돌출되는 구조를 가질 것이다.

도 12a를 참조하면, 실시 예에서는 회로 기판의 제조를 위한 기초 부재를 준비한다. 예를 들어, 실시 예에서는 코어리스 기판의 제조를 위해 캐리어 보드를 준비한다. 예를 들어, 실시 예에서는 캐리어 절연층(CB1) 및 캐리어 금속층(CB2)을 포함하는 캐리어 보드를 준비한다. 이때, 상기 캐리어 절연층(CB1) 및 상기 캐리어 금속층(CB2)의 적층 구조는 CCL(Copper Clad Laminate)일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 상기 캐리어 금속층(CB2)은 상기 캐리어 절연층(CB1) 상에 무전해 도금을 진행하여 형성된 무전해 도금층일 수 있다.

다음으로, 도 12b를 참조하면, 실시 예에서는 상기 캐리어 금속층(CB2)의 상면에 제1 드라이 필름(M1)을 형성한다. 상기 제1 드라이 필름(M1)은 상기 캐리어 금속층(CB2) 상에 제2 회로 패턴층(142)을 형성하기 위한 마스크로 이용될 수 있다. 이를 위해, 상기 제1 드라이 필름(M1)은 적어도 하나의 개구를 포함할 수 있다. 상기 개구는 상기 캐리어 금속층(CB2)의 상면 중 제2 회로 패턴층(142)이 형성될 영역과 수직으로 중첩될 수 있다. 그리고, 실시 예에서는 상기 캐리어 금속층(CB2)을 시드층으로 전해 도금을 진행하여, 상기 제1 드라이 필름(M1)의 개구를 채우는 제2 회로 패턴층(142)을 형성하는 공정을 진행할 수 있다.

이때, 실시 예에서는 추후, 상기 캐리어 금속층과 회로 기판 사이의 용이한 분리 또는 상기 제2 회로 패턴층(142)의 슬림화를 위해, 별도의 시드층을 사용할 수 있다. 예를 들어, 실시 예에서는 상기 캐리어 금속층(CB2) 상에 무전해 도금을 진행하여 상기 제2 회로 패턴층(142)의 제1 금속층(142-1)을 형성하는 공정을 진행할 수 있다. 그리고, 상기 제1 드라이 필름(M1)은 상기 제1 금속층(142-1) 상에 개구를 가지며 형성될 수 있다. 또한, 상기 제2 회로 패턴층(142)은 상기 제1 금속층(142-1)을 시드층으로 전해 도금을 진행하여 형성된 제2 금속층(142-2)을 포함한다. 이를 통해, 상기 제2 회로 패턴층(142)은 제1 금속층(142-1) 및 제2 금속층(142-2)을 포함하는 2층 구조를 가질 수 있다. 이때, 상기 제2 회로 패턴층(142)은 제2-1 패턴부(142a) 및 제2-2 패턴부(142b)를 포함할 수 있다.

다음으로, 도 12c를 참조하면, 실시 예에서는 상기 캐리어 금속층(CB2) 상에 상기 제1 절연층(110)을 적층하는 공정을 진행할 수 있다.

다음으로, 도 12d를 참조하면, 실시 예에서는 상기 제1 절연층(110)을 가공하여 상기 제1 절연층(110)을 관통하는 관통 홀을 형성하는 공정을 진행할 수 있다. 이때, 상기 관통 홀은 제1 관통 홀(TH1) 및 제2 관통 홀(VH1)을 포함할 수 있다. 예를 들어, 상기 제2 관통 홀(VH1)은 상기 제2 회로 패턴층(142) 중 제2-1 패턴부(142a)와 수직으로 중첩될 수 있다. 또한, 상기 제1 관통 홀(TH1)은 상기 제2 회로 패턴층(142) 중 제2-2 패턴부(142b)와 수직으로 중첩될 수 있다.

다음으로, 도 12e를 참조하면, 실시 예에서는 도금 공정을 진행하여, 상기 제1 관통 홀(TH1)을 채우는 제1 관통 전극(H1) 및 상기 제2 관통 홀(VH1)을 채우는 제2-1 관통 전극(V1) 및 상기 제1 절연층(110)의 상면에 배치되는 제1 회로 패턴층(142)을 형성하는 공정을 진행할 수 있다.

이때, 상기 제1 회로 패턴층(141)은 제1 금속층(141-1) 및 제2 금속층(141-2)을 포함한다. 한편, 도면상에서 상기 제1 관통 전극(H1) 및 제2-1 관통 전극(V1) 은 1층 구조를 가지는 것으로 도시하였으나, 제1 관통 전극(H1) 및 제2-1 관통 전극(V1)은 상기 제1 회로 패턴층(141)의 층 구조에 대응하는 제1 금속층 및 제2 금속층으로 구성될 수 있다. 또한, 도면상에서, 상기 제1 회로 패턴층(141)의 제1 금속층(141-1)과 상기 제1 관통 전극(H1) 또는 제2-1 관통 전극(V1)의 제1 금속층과 구분되는 구조를 가지는 것으로 도시하였으나, 이는 각 구성의 구분을 위한 것일 뿐, 실질적으로 이들은 서로 동일한 층일 수 있다. 이에 대응하게 상기 제1 회로 패턴층(142)의 제2 금속층(141-2)과 제1 관통 전극(H1) 또는 제2-1 관통 전극(V1)의 제2 금속층도 서로 동일한 층으로 구성될 수 있다.

한편, 도 12에 도시된 바와 같이, 도금 공정 후의 상기 제1 회로 패턴층(141)은 제2 두께(T2)를 가질 수 있다. 이는, 상기 제2 금속층(141-2)의 시드층으로 사용된 상기 제1 금속층(141-1)의 애칭 공정이 진행되기 전이기 때문이다.

이때, 일반적인 회로 기판의 제조 공정에서, 상기 제1 회로 패턴층(141)의 제1 금속층(141-1) 및 제2 금속층(141-2)이 형성된 이후에, 상기 제2 금속층(141-2)과 수직으로 중첩되지 않는 제1 금속층(141-1)을 에칭으로 제거하는 공정을 진행하게 된다.

여기에서, 실시 예에서는 상기 제2 금속층(141-2)과 수직으로 중첩되지 않는 제1 금속층(141-1)을 모두 제거하지 않고, 적어도 일부를 남겨놓도록 한다. 그리고, 상기 제거되지 않고 남게 되는 제1 금속층은 추후 캐비티(160)를 형성하는 레이저 공정에서 제1 마스크(예를 들어, 레이저 스토퍼)로 기능한다.

구체적으로, 상기 제1 회로 패턴층(141)의 제1 금속층(141-1)은 상기 제2 금속층(141-2)과 수직으로 중첩되는 제1-1 부분(P1-1)을 포함할 수 있다. 또한, 상기 제1-1 부분(P1-1)에서의 상기 제1 금속층(141-1)은 제1 회로 패턴층(141)의 일부를 구성할 수 있다.

또한, 상기 제1 금속층(141-1)은 캐비티 영역과 수직으로 중첩되지 않는 영역에서, 상기 제2 금속층(141-2)과 수직으로 중첩되지 않는 제1-2 부분(P1-2)을 포함할 수 있다.

또한, 상기 제1 금속층(141-1)은 캐비티 영역과 수직으로 중첩된 영역에 배치된 제1-3 부분(P1-3)을 포함할 수 있다.

이때, 비교 예에서는 상기 제1 금속층(141-1)의 제1-2 부분(P1-2) 및 상기 제1-3 부분(P1-3)을 애칭으로 모두 제거한다.

이와 다르게, 실시 예에서는 상기 제1-2 부분(P1-2)에서의 상기 제1 금속층(141-1)만을 애칭으로 제거하고, 상기 제1-3 부분(P1-3)에서의 상기 제1 금속층(141-1)은 제거하지 않는다. 그리고, 상기 제1-3 부분(P1-3)에서 제거되지 않고 남은 제1 금속층(141-1)은 추후 캐비티를 형성하는 레이저 공정에서 레이저 스토퍼에 대응하는 제1 마스크로 기능할 수 있다.

한편, 도 12f를 참조하면, 실시 예에서는 상기 제1-3 부분(P1-3)에서의 상기 제1 금속층(141-1)을 제거하지 않으면서, 상기 제1-2 부분(P1-2)에서의 상기 제1 금속층(141-1)만을 선택적으로 제거하기 위해, 상기 제1-3 부분(P1-3) 상에 제1 보호필름(PL1)을 형성하는 공정을 진행할 수 있다. 이때, 상기 제1 보호필름(PL1)은 상기 제1-3 부분(P1-3) 상에서, 상기 제1 금속층(141-1)가 단독으로 배치된 영역뿐 아니라, 제1-2 패턴부(141a) 및 제1-1 패턴부(141b)의 제2 금속층(141-2) 상에도 형성될 수 있다.

다음으로, 도 12g를 참조하면, 상기 제1 보호필름(PL1)이 배치된 상태에서, 제1 금속층(141-1)을 제거하는 애칭 공정을 진행한다. 이에 따라, 상기 제1-2 부분(P1-2)에 배치된 제1 금속층(141-1)은 제거될 수 있다. 이때, 상기 애칭 공정에서, 상기 제1-1 부분(P1-1)에서의 제2 금속층(141-2)의 일부도 제거될 수 있다. 예를 들어, 상기 제1-1 부분(P1-1)에서의 상기 제2 금속층(141-2)은 상기 제1 금속층(141-1)의 두께에 대응하는 두께만큼 에칭이 이루어질 수 있다. 이에 따라, 실시 예에서는 상기 애칭 공정에서, 제1 회로 패턴층(141)의 제1-3 패턴부(141c)를 형성할 수 있다. 그리고, 상기 제1-3 패턴부(141c)는 상기 애칭 공정에 의해, 상기 제2 두께(T2)에서 제3 두께(T3)로 얇아질 수 있다.

다음으로, 도 12h를 참조하면, 실시 예에서는 상기 제1 절연층(110) 상에 제2 절연층(120)을 배치한다. 또한, 실시 예에서는 상기 제1 절연층(110) 아래에 제3 절연층(130)을 배치한다.

그리고, 실시 예에서는 상기 제2 절연층(120)에 제2 관통 전극의 제2-2 관통 전극(V2)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 제2 절연층(120)의 상면에 제3 회로 패턴층(143)을 형성하는 공정을 진행할 수 있다. 이때, 상기 제3 회로 패턴층(143)은 상기 제1 회로 패턴층(141)에 대응하게, 제1 금속층(143-1) 및 제2 금속층(143-2)을 포함할 수 있다.

또한, 실시 예에서는 상기 제3 절연층(130)에 제2 관통 전극의 제2-3 관통 전극(V5)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 제3 절연층(130)의 하면에 제4 회로 패턴층(146)을 형성하는 공정을 진행할 수 있다. 이때, 상기 제4 회로 패턴층(146)은 제1 금속층(146-1) 및 제2 금속층(146-2)을 포함할 수 있다.

이때, 상기 제3 회로 패턴층(143)의 상부 영역은 복수의 부분으로 구분될 수 있다. 예를 들어, 상기 제3 회로 패턴층(143)의 상부 영역은 캐비티 영역이 아닌 제2-1 부분(P2-1)과, 캐비티 영역에 대응하는 제2-2 부분(P2-2)을 포함한다. 이때, 상기 제2-2 부분(P2-2)에서의 상기 제1 금속층(143-1)은 레이저가 통과해야 함에 따라, 애칭으로 제거가 되어야 한다. 이와 다르게, 상기 제2-1 부분(P2-1)에서의 상기 제1 금속층(143-1)은 캐비티 영역과 수직으로 중첩되지 않음에 따라 제거되지 않을 수 있다. 그리고, 실시 예에서는 상기 제2-1 부분(P2-1)에서의 상기 제1 금속층(143-1)을 제거하지 않고 남겨둠에 따라, 캐비티를 형성하는 레이저 공정에서 제2 마스크로 이용될 수 있도록 한다. 이때, 실시 예에서는 상기 제2-1 부분(P2-1)에서, 캐비티 영역을 둘러싸는 인접 영역에서의 제1 금속층(143-1)만을 남기고 나머지는 제거할 수 있다. 그러나, 이와 같이 애칭이 이루어지는 경우, 추후 상기 제2 스토퍼를 애칭하는 애칭 공정에서, 상기 제3 회로 패턴층(143)의 제2 금속층(143-2)이 추가로 애칭되는 문제가 발생하고, 이에 따라 다른 회로 패턴층들과의 두께 편차가 발생할 수 있다. 이에 따라, 실시 예에서는 상기 제2-1 부분(P2-1)에서의 제1 금속층(143-1)을 모두 제거하지 않고 남겨두도록 한다.

한편, 상기 제3 회로 패턴층(143)의 제1 금속층(143-1) 및 제4 회로 패턴층(146)의 제1 금속층(146-1)의 애칭이 이루어지기 전에는, 상기 제3 회로 패턴층(143) 및 상기 제4 회로 패턴층(146)은 각각 제2 두께를 가질 수 있다.

다음으로, 도 12i를 참조하면, 실시 예에서는 상기 제3 회로 패턴층(143)의 제2-1 부분(P2-1) 상에 제2 보호 필름(PL2)을 배치한 상태에서, 상기 제3 회로 패턴층(143)의 제1 금속층(143-1) 및 제4 회로 패턴층(146)의 제1 금속층(146-1)을 제거하는 애칭공정을 진행할 수 있다.

이에 따라, 상기 제4 회로 패턴층(146)의 두께는 상기 애칭 공정에 의해 제2 두께(T2)에서 제3 두께(T3)로 얇아질 수 있다. 이와 다르게, 상기 제3 회로 패턴층(143)의 제2 금속층(143-2)은 제2 보호 필름(PL2)에 의해 덮인 상태에서 상기 애칭 공정이 진행됨에 따라, 상기 제2 두께(T2)를 그대로 유지할 수 있다.

한편, 상기 캐비티 영역과 인접한 영역에는 상기 제3 회로 패턴층(143)의 제1 금속층(143-1)이 배치된 구조를 가진다. 이때, 상기 제3 회로 패턴층(143)의 제1 금속층(143-1)은 이후의 레이저 공정에서의 빔 사이즈의 반경보다 클 수 있다. 즉, 실시 예에서는 가우시안 레이저 공정에서 빔의 중앙 부분에 대응하게 캐비티 가공 공정을 진행할 수 있다. 이에 따라, 상기 캐비티 영역과 인접한 영역은 가우시안 빔의 센터가 위치할 수 있다. 이때, 실시 예에서는 상기 제2-1 부분(P2-1)에서의 제1 금속층(143-1)이 모두 제거되지 않은 상태로 상기 캐비티 공정을 위한 레이저 공정이 진행됨에 따라, 상기 가우시안 빔의 센터를 이용하여 캐비티를 가공하는 공정에서도, 상기 제2 절연층(120)의 표면에 손상이 가는 것을 방지할 수 있다.

한편, 실시 예에서의 상기 제1-3 부분(P1-3)과 상기 제2-1 부분(P2-1)은 수직 방향으로 적어도 일부가 상호 중첩될 수 있다.

예를 들어, 상기 제1-3 부분(P1-3)에서 제거되지 않은 제1 회로 패턴층(141)과, 상기 제2-1 부분(P2-1)에서 제거되지 않은 제3 회로 패턴층(143)은 수직 방향으로 중첩되는 중첩 영역(OR)을 포함할 수 있다.

이때, 비교 예에서는 레이저 공정 시에, 마스크를 이용한다 하더라도, 상기 제1-3 부분(P1-3)과 상기 제2-1 부분(P2-1)이 수직 방향으로 상호 중첩되지 않는다. 이때, 레이저 공정에서의 공정 정확도가 높으면, 상기와 같은 마스크의 배치 구조에서도 신뢰성 높은 캐비티 형성이 가능하다. 그러나, 회로기판의 제조 공정에서는, 다양한 환경에 의한 공정 편차가 발생하며, 이에 따라 상기와 같은 비교 예에서의 마스크 구조에서, 신뢰성 문제가 발생할 수 있다. 예를 들어, 공정 편차에 의해, 레이저 빔의 틀어짐이 발생하는 경우, 상기 레이저 빔의 상기 제2 절연층의 하부 영역 중 상기 제1 금속층(141-1)의 제1-2 부분(P1-2)을 벗어난 영역까지 가공할 수 있다. 그리고, 이와 같은 경우, 상기 제2 절연층 뿐 아니라, 상기 벗어난 영역만큼의 제1 절연층의 가공이 추가로 이루어질 수 있다. 그리고, 상기 제1 절연층이 가공되는 경우 신뢰성 문제가 발생할 수 있다.

이에 따라, 실시 예에서는 상기와 같이 제1 마스크와 제2 마스크가 수직 방향에서 서로 오버랩되는 중첩영역(OR)을 포함하도록 한다. 이에 따라, 레이저 공정의 편차가 발생하여도 상기 중첩 영역(OR)에 의해 제1 절연층이 추가로 가공되는 상황을 방지할 수 있으며, 이에 따른 신뢰성 문제를 해결할 수 있다.

다음으로, 도 12j을 참조하면 실시 예에서는 제2 절연층(120)의 캐비티 영역 상에 캐비티(160)를 형성하는 공정을 진행할 수 있다. 이때, 상기 캐비티(160)는 단일 층으로 구성되는 제2 절연층(120)에 형성될 수 있고, 이와 다르게 복수의 층으로 구성되는 제2 절연층(120) 내에 형성할 수 있다.

이때, 상기 캐비티(160)는 가우시안 빔을 이용한 레이저 공정에 의해 형성될 수 있다.

이때, 실시 예에서는 가우시안 빔(200)의 중심선(CP)을 이용하여 상기 캐비티(160)의 최외곽 영역을 형성하도록 한다. 이때, 도 12j를 참조하면, 상기 가우시안 빔(200)의 중심선을 기준으로 우측의 빔은 상기 캐비티 영역 내에 위치하지만, 우측의 빔은 캐비티 영역을 벗어난 영역에 위치한다.

도 12k는 실시 예에 따른 캐비티 가공 방법을 설명하기 위한 도면이고, 도 12l 비교 예에 따른 캐비키 가공 방법을 설명하기 위한 도면이다.

도 9를 참조하면, 실시 예에서는 제2 마스크(143-1a)로 이용되는 제3 회로 패턴층(143)의 일부를 중심으로, 가우시안 빔의 중심선의 빔을 이용하여 상기 캐비티(160)의 최외곽 영역에 대한 가공이 이루어지도록 한다. 그리고, 실시 예에서는 가우시안 빔을 일정 거리 이동시키면서, 상기 캐비티(160)의 전체 영역에 대한 가공을 진행한다.

이때, 실시 예에서는 제1 가우시안 빔의 중심선을 이용하여 캐비티의 최외각 영역에 대한 가공을 진행한다. 그리고, 상기 제1 가우시안 빔을 이용한 캐비티 가공이 완료되면, 상기 제1 가우신 빔으로부터 일정 거리 이격된 위치에 제2 가우시안 빔을 제공한다. 이때, 상기 제1 가우시안 빔과 상기 제2 가우시안 빔은 일정 거리 이격됨에 따라, 실시 예에서의 캐비티(160)는 최외곽 영역에서의 제1 경사각(θ1)을 가지는 제1 내벽(S1)과, 상기 제1 내벽(S1)으로부터 연장되며 제2 경사각(θ2)을 가지는 제2 내벽(S2)을 포함할 수 있다.

한편, 도 12l을 참조하면, 비교 예에서는 레이저 빔의 외곽 부분이 캐비티의 최외각 부분에 위치하도록 하여 캐비티 가공 공정을 진행한다. 이에 따라, 비교 예에서의 캐비티의 최외곽 부분의 내벽은 160도 이상의 경사각을 가지게 된다. 반면, 실시 예에서의 캐비티의 최외곽 부분의 내벽은 92도 내지 130도 범위의 제2 경사각을 가지게 된다.

예를 들어, 비교 예에서의 공정은 600㎛의 크기의 영역에 캐비티를 가공한 경우, 상기 캐비티의 내벽의 경사각으로 인해 600㎛ 보다 작은 500㎛의 캐비티가 형성된다. 이는, 캐비티의 하부 영역이 실질적으로 소자가 실장될 캐비티로 사용되는데, 100㎛ 정도의 공간이 상기 내벽이 가지는 경사각으로 인해 사용되지 못하기 때문이다.

이에 반하여, 실시 예에서는 600㎛의 크기의 영역에 캐비티를 가공한 경우, 상기 캐비티의 내벽의 경사각의 개선으로 인해, 비교 예 대비 큰 550㎛의 캐비티가 형성된다. 이에 따라 실시 예에서는 캐비티 형성에 필요한 공간을 줄일 수 있으며, 이에 따른 회로 집적도를 높일 수 있다.

도 12m을 참조하면, 상기와 같은 가우시안 빔을 이용하여, 상기 제2 절연층(120)에 캐비티(160a)를 형성한다. 상기 캐비티(160a)는 레이저 공정에 의해서만 형성된 캐비티를 의미할 수 있다.

그리고, 도 12n을 참조하면, 실시 예에서는 디스미어 공정을 진행할 수 있다. 상기 디스미어 공정은 캐비티 형성 공정의 일 단계일 수 있다. 즉, 실시 예에서는 레이저 가공을 통해 캐비티를 형성하고, 이후에 디스미어 공정을 통해 최종적인 캐비티(160)를 형성하도록 한다.

상기 디스미어 공정은 상기 레이저 가공에 의해 형성된 캐비티 형상을 그대로 유지하면서, 상기 캐비티의 전체적인 폭을 증가시킬 수 있다. 즉, 상기 디스미어 공정은 상기 레이저 공정에 의해 형성된 캐비티의 내벽에 포함된 이물질 등을 제거하면서, 상기 캐비티의 전체적인 폭을 증가시킬 수 있다. 상기 디스미어 공정이 진행됨에 따라, 상기 캐비티(160)는 상기 제3 회로 패턴층(143)의 제1 금속층(143-1)의 적어도 일부와 수직 방향으로 중첩될 수 있다.

다음으로, 실시 예에서는 레이저 공정에서의 스토퍼로 활용된 금속층을 제거하는 공정을 진행할 수 있다.

예를 들어, 실시 예에서는 상기 제3 회로 패턴층(143)의 제1 금속층(143-1) 중 제2 금속층(143-2)과 수직으로 중첩되지 않는 영역을 에칭으로 제거하는 공정을 진행할 수 있다. 이에 따라, 상기 제3 회로 패턴층(143)은 제2 두께(T2)에서 제3 두께(T3)로 변경될 수 있다.

또한, 실시 예에서는 상기 제1 회로 패턴층(141)의 제1 금속층(141-1) 중 캐비티와 수직으로 중첩되면서, 상기 제1 회로 패턴층(141)의 제2 금속층(141-2)과 수직으로 중첩되지 않는 영역을 제거하는 에칭 공정을 진행할 수 있다. 이에 따라, 상기 제1 회로 패턴층(141)의 제1-1 패턴부(141b) 및 제1-2 패턴부(141a)가 형성될 수 있다. 이때, 상기 제1-1 패턴부(141b)의 제1 부분(141b1)은 캐비티와 수직으로 중첩되지 않으면서 제2 절연층(120)의 덮이고, 제2 부분(141b2)은 캐비티와 수직으로 중첩된다. 이에 따라, 상기 애칭 공정에서 상기 제1-1 패턴부(141b)의 제1 부분(141b1)은 에칭이 이루어지지 않고, 상기 제2 부분(141b2)은 에칭이 이루어질 수 있다. 이를 통해, 상기 제1-1 패턴부(141b)는 단차 구조를 가질 수 있다.

다음으로, 실시 예에서는 도 12o에 도시된 바와 같이, 상기 제2 절연층(120) 위에 제1 보호층(151)을 형성하고, 상기 제3 절연층(130) 아래에 제2 보호층(152)을 형성하는 공정을 진행할 수 있다.

이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims

제1 절연층;

상기 제1 절연층의 일면에 배치된 제1 회로 패턴층;

상기 제1 절연층의 일면에 배치되고, 캐비티를 포함하는 제2 절연층; 및

상기 제1 절연층을 관통하는 관통 홀에 배치되는 관통 전극을 포함하고,

상기 제1 회로 패턴층은,

상기 캐비티의 내벽과 수직으로 중첩되는 부분을 포함하는 제1 패턴부를 포함하고,

상기 관통 전극은,

상기 제1 패턴부와 수직으로 중첩되는 제1 관통 홀 내에 배치되는 제1 관통 전극을 포함하는,

회로 기판.
제1항에 있어서,

상기 제1 패턴부의 상면은, 상기 캐비티의 내벽의 하단과 직접 연결되는,

회로 기판.
제1항에 있어서,

상기 제1 절연층의 타면에 배치된 제2 회로 패턴층을 포함하고,

상기 제2 회로 패턴층의 적어도 일부는 상기 제1 관통 전극과 수직으로 중첩된,

회로 기판.
제1항에 있어서,

상기 제1 패턴부는,

상기 캐비티의 내벽과 수직으로 중첩되고, 상면이 상기 제2 절연층에 접하는 제1 부분과,

상기 제1 부분으로부터 연장되고, 상면이 상기 제2 절연층에 접하지 않는 제2 부분을 포함하는,

회로 기판.
제4항에 있어서,

상기 제1 패턴부의 상기 제1 부분의 두께는 상기 제1 패턴부의 상기 제2 부분의 두께보다 두꺼운,

회로 기판.
제5항에 있어서,

상기 제1 회로 패턴층은,

상기 제1 절연층의 상면 중 상기 캐비티와 수직으로 중첩되는 제1 상면 영역에 배치되는 제2 패턴부; 및

상기 제1 절연층의 상면 중 상기 캐비티의 수직으로 중첩되지 않는 제2 상면 영역에 배치되는 제3 패턴부를 포함하고,

상기 제1 패턴부는,

상기 제1 상면 영역과 상기 제2 상면 영역 사이의 경계 영역에 배치되는,

회로 기판.
제6항에 있어서,

상기 제1 패턴부는,

상기 제1 상면 영역과 상기 제2 상면 영역 사이의 상기 경계 영역을 둘러싸며 배치되는,

회로 기판.
제6항에 있어서,

상기 제1 패턴부의 상기 제1 부분의 두께는,

상기 제2 패턴부 및 상기 제3 패턴부의 두께보다 두꺼운,

회로 기판.
제6항에 있어서,

상기 제1 패턴부의 상기 제2 부분의 두께는,

상기 제2 패턴부 및 상기 제3 패턴부의 두께에 대응되는,

회로 기판.
제6항에 있어서,

상기 제1 패턴부의 제1 부분 및 제2 부분은 각각 제1 금속층 및 제2 금속층을 포함하고,

상기 제1 부분의 제1 금속층의 두께는, 상기 제2 부분의 제1 금속층의 두께와 동일하고,

상기 제1 부분의 제2 금속층의 두께는 상기 제2 부분의 제2 금속층의 두께보다 큰,

회로 기판.