WO2023014165A1 - 회로 기판 및 이를 포함하는 반도체 패키지 - Google Patents

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WO2023014165A1
WO2023014165A1 PCT/KR2022/011656 KR2022011656W WO2023014165A1 WO 2023014165 A1 WO2023014165 A1 WO 2023014165A1 KR 2022011656 W KR2022011656 W KR 2022011656W WO 2023014165 A1 WO2023014165 A1 WO 2023014165A1
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circuit board
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void
slope
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배재만
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엘지이노텍 주식회사
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    • H05K3/4623—Manufacturing multilayer circuits by laminating two or more circuit boards the circuit boards having internal via connections between two or more circuit layers before lamination, e.g. double-sided circuit boards

Definitions

  • the embodiment relates to a circuit board and a semiconductor package including the circuit board.
  • the line width of circuits is miniaturized.
  • the circuit line width of a package substrate or circuit board on which semiconductor chips are mounted is miniaturized to several micrometers or less.
  • an embedded trace substrate (hereinafter referred to as 'ETS') method in which copper foil is buried in an insulating layer and embedded is used in the related art.
  • the ETS method is advantageous in miniaturizing the circuit pitch because there is no circuit loss due to etching because the copper foil circuit is manufactured by embedding it in the insulating layer instead of forming it on the surface of the insulating layer.
  • Such a circuit board includes through electrodes for conduction between layers.
  • the through electrode may be formed by filling a through hole penetrating an insulating layer of a circuit board with a conductive material.
  • the through-electrode performs various functions, such as signal transmission, heat dissipation, and shielding.
  • the circuit board includes a pad portion disposed on an upper surface of the insulating layer and connected to the through electrode.
  • the pad part is formed together with the through electrode in the process of filling the through hole.
  • the thickness of the insulating layer has been increased in order to improve thermal shock or heat dissipation characteristics of the circuit board.
  • the thickness of the insulating layer increases, the depth of the through hole increases, and accordingly, when the through hole is filled, the top surface of the pad part has a concave shape in a direction toward the through electrode.
  • the top surface of the pad part has a concave shape, the flatness of the circuit board is reduced, which may cause various reliability problems.
  • a circuit board has a multilayer laminated structure.
  • the surface of the insulating layer or the circuit pattern layer additionally stacked on the pad part also has a concave shape, and thus the overall flatness of the circuit board may decrease.
  • the flatness of the circuit board is reduced, a problem in that the position of the through hole is distorted when the through hole is formed, resulting in a decrease in alignment between the through electrode and the pad part.
  • a circuit board having a novel structure and a semiconductor package including the circuit board are provided.
  • an embodiment is intended to provide a circuit board including a through electrode having a void and a semiconductor package including the same.
  • an embodiment is intended to provide a circuit board capable of improving the flatness of a pad part and a semiconductor package including the circuit board.
  • an embodiment is intended to provide a circuit board having improved elasticity and being resistant to thermal shock, and a semiconductor package including the circuit board.
  • a circuit board includes an insulating layer including upper and lower surfaces; and a through-electrode having a first slope penetrating upper and lower surfaces of the insulating layer and having a width gradually decreasing toward the lower surface of the insulating layer, wherein the through-electrode has a slope different from the first slope. It includes a void portion having
  • the vertical cross-sectional shape of the void portion has a rhombic shape.
  • the void part is adjacent to the lower surface of the through electrode and has a second slope having a width gradually increasing toward the upper surface of the through electrode, and is adjacent to the upper surface of the through electrode, and the through electrode is adjacent to the through electrode.
  • a vertical distance of the second region of the void part is greater than a vertical distance of the first region of the void part.
  • the second inclination of the first region of the void part and the first inclination of the through electrode are inclined in the same direction.
  • the third inclination of the second region of the void part and the first inclination of the through electrode are inclined in different directions.
  • a vertical distance from the lowermost end of the first region of the void portion to the uppermost end of the second region satisfies a range of 20% to 80% of the thickness of the through electrode.
  • the width of the region where the width of the void portion is the widest satisfies a range of 30% to 80% of the width of the lower surface of the through electrode.
  • first region of the void portion includes a first side of the vertical section having the second slope
  • second region of the void is connected to the first side
  • the vertical section has the third slope. It includes the second side of
  • At least one of the first side and the second side includes a straight line having the second slope or the third slope.
  • At least one of the first side and the second side includes a curved surface having a predetermined curvature in a thickness direction of the void portion, and the curved surface is a curved surface that is convex in an outward direction of the void portion and is concave in an inward direction of the void portion. Includes at least one of the curved surfaces.
  • At least one of the first side and the second side is a straight line having the second inclination or the third inclination in the first vertical cross section of the void portion, a curved surface convex in an outward direction of the void portion, and the head of the void. It has a first shape of any one of a curved surface concave in the inward direction, and in a second vertical cross section different from the first vertical cross section, a straight line having the second slope or the third slope, a convex curved surface in the outward direction of the void portion, It has a second shape different from the first shape among the concave curved surfaces in the inward direction of the void head.
  • the vertical cross-sectional shape of the void portion has a triangular shape.
  • the void portion has a third inclination in which a width gradually decreases toward the upper surface of the through electrode.
  • the third inclination of the void part and the first inclination of the through electrode are inclined in different directions.
  • first circuit pattern layer disposed on the upper surface of the insulating layer and including a first pad part connected to the upper surface of the through electrode; and a second circuit pattern layer disposed on a lower surface of the insulating layer and including a second pad part connected to the lower surface of the through electrode, wherein a top surface of the first pad part is flat.
  • a semiconductor package includes an insulating layer including upper and lower surfaces; a first through-electrode penetrating the upper and lower surfaces of the insulating layer and having a first slope whose width gradually decreases toward the lower surface of the insulating layer; a first circuit pattern layer disposed on an upper surface of the insulating layer and including a first pad portion connected to an upper surface of the through electrode; a second circuit pattern layer disposed on a lower surface of the insulating layer and including a second pad portion connected to a lower surface of the through electrode; a connection portion disposed on the first pad portion; a chip disposed on the connection portion; and a molding layer molding the chip, wherein the through electrode includes at least one of a first void portion having a first shape and a second void portion having a second shape different from the first shape, A vertical section of one void portion is adjacent to the lower surface of the through electrode and gradually increases in width toward the upper surface of the through electrode, and has a second slope inclined in the same direction as
  • a vertical section of the second void portion has a triangular shape including a region whose width gradually decreases toward the upper surface of the through electrode and has a third slope inclined in a direction different from the first slope.
  • the circuit board of the embodiment includes an insulating layer and a penetration electrode penetrating the insulating layer.
  • the through electrode includes a void portion that is an empty space not filled with a conductive material.
  • a first pad part disposed on the upper surface of the through electrode is included.
  • the thickness of the through electrode may exceed 80 ⁇ m, and the upper surface of the first pad part may be a flat surface not including a concave part. That is, in the comparative example, as the thickness of the through electrode has a certain level or more, a concave portion concave downward is formed on the upper surface of the first pad portion.
  • a void portion is included in the through electrode, and through this, a concave portion formed in the first pad portion may be removed. Accordingly, in the embodiment, flatness of the circuit board may be maintained, and thus electrical reliability and physical reliability of the circuit board may be improved. In addition, in the embodiment, an additional plating process and a polishing process performed to remove the concave portion may be omitted, and thus the manufacturing process may be simplified.
  • the void portion in the through electrode of the embodiment may include a first region having a second slope different from the first slope of the through electrode.
  • the second inclination may differ from the first inclination only in the degree of inclination, and may have the same inclination direction.
  • the elasticity of the through electrode and the elasticity of the circuit board may be improved through the first region of the void portion having the second slope having the same inclined direction as the first slope, and thereby causing damage due to thermal shock. to allow absorption of Accordingly, in the embodiment, cracks that may occur due to damage that may occur in various use environments may be prevented, and thus physical reliability of the circuit board may be improved.
  • the void portion of the through electrode of the embodiment may include a second region having a third inclination different from the first inclination of the through electrode.
  • the third inclination may be different from the first inclination degree as well as in an inclination direction.
  • the strength of the through electrode and the strength of the circuit board can be improved by using the second region of the void portion having a third inclination that is different from the first inclination direction, Through this, the bending characteristics can be improved. That is, as the second region of the void portion having the third inclination has a different inclination direction from the first inclination of the through electrode, it may function to support the through electrode, and accordingly, the through electrode and the circuit board strength can be improved.
  • FIG. 1 is a diagram illustrating a circuit board according to a comparative example.
  • FIG. 2A is a cross-sectional view illustrating a semiconductor package according to a first embodiment.
  • 2B is a cross-sectional view illustrating a semiconductor package according to a second embodiment.
  • 2C is a cross-sectional view illustrating a semiconductor package according to a third embodiment.
  • 2D is a cross-sectional view of a semiconductor package according to a fourth embodiment.
  • 2E is a cross-sectional view illustrating a semiconductor package according to a fifth embodiment.
  • 2F is a cross-sectional view illustrating a semiconductor package according to a sixth embodiment.
  • 2G is a cross-sectional view illustrating a semiconductor package according to a seventh embodiment.
  • FIG. 3 is a diagram illustrating a circuit board according to an embodiment.
  • FIG. 4A is a view showing a through electrode according to a first embodiment.
  • 4B is a photomicrograph of an actual product including a void in the through electrode according to the embodiment.
  • 4C is a view showing a through electrode according to a second embodiment.
  • 4D is a view showing a through electrode according to a third embodiment.
  • 4E is a view illustrating a through electrode according to a fourth embodiment.
  • 4F is a view showing a through electrode according to a fifth embodiment.
  • FIG. 5 is a diagram illustrating a circuit board having a multi-layer structure according to an exemplary embodiment.
  • FIG. 6 is a view showing a package substrate according to an embodiment.
  • FIG. 7A and 7I are diagrams illustrating a manufacturing method of the circuit board shown in FIG. 5 in order of processes.
  • the technical idea of the present invention is not limited to some of the described embodiments, but may be implemented in a variety of different forms, and if it is within the scope of the technical idea of the present invention, one or more of the components among the embodiments can be selectively implemented. can be used by combining and substituting.
  • the singular form may also include the plural form unless otherwise specified in the phrase, and when described as "at least one (or more than one) of A and (and) B and C", A, B, and C are combined. may include one or more of all possible combinations. Also, terms such as first, second, A, B, (a), and (b) may be used to describe components of an embodiment of the present invention.
  • top (top) or bottom (bottom) is not only a case where two components are in direct contact with each other, but also one A case in which another component above is formed or disposed between two components is also included.
  • up (up) or down (down) it may include the meaning of not only an upward direction but also a downward direction based on one component.
  • FIG. 1 is a diagram illustrating a circuit board according to a comparative example.
  • the circuit board of the comparative example includes an insulating layer 10 , a first circuit pattern layer 20 and a second circuit pattern layer 30 , and a penetration electrode 40 .
  • the circuit board Prior to the description of the comparative example, high density circuit boards are required along with high functionality of electronic devices and high integration of semiconductor devices. Accordingly, the circuit board has a multilayer structure.
  • FCBGA Flexible Chip Ball Grid Array
  • FCCSP Flexible Chip Chip Scale Package
  • the circuit board applied to FCBGA or FCCSP may include an insulating layer. there is.
  • the insulating layer has a thickness of a predetermined level or more to improve thermal shock or heat dissipation characteristics.
  • the insulating layer has a thickness of 80 ⁇ m or more to implement multi-layer build-up.
  • the insulating layer 10 may include glass fibers to secure the rigidity of the circuit board.
  • the insulating layer 10 may include a prepreg including resin and glass fibers dispersed in the resin.
  • first circuit pattern layer 20 is disposed on the lower surface of the insulating layer 10 .
  • second circuit pattern layer 30 is disposed on the upper surface of the insulating layer 20 .
  • a penetration electrode 40 penetrating the insulating layer 10 and connected to the first circuit pattern layer 20 and the second circuit pattern layer 30 is formed in the insulating layer 10 .
  • the through electrode 40 may be formed by filling a through hole passing through the insulating layer 10 with a conductive material.
  • the through hole is formed by processing the insulating layer 10 with a laser.
  • the through electrode 40 is formed by filling the through hole with a conductive material.
  • the through electrode 40 is formed by filling the through hole with a conductive material, the second circuit pattern layer 30 connected to the through electrode 40 is also formed.
  • the thickness of the insulating layer 10 tends to increase, and accordingly, the depth of the through hole also increases, resulting in dimples on the surface when the second circuit pattern layer 30 is formed.
  • the second circuit pattern layer 30 includes a pad portion 30D vertically overlapping the through electrode 40 .
  • the pad part 30D may be formed together with the through electrode 40 when the through hole is filled.
  • the amount of the conductive material filled in the through hole also increases.
  • the top surface of the pad portion 30D vertically overlapping the through electrode 40 has a concave shape in a direction toward the through electrode 40 .
  • overall flatness of the circuit board is reduced accordingly, which may cause various reliability problems.
  • a circuit board has a multilayer laminated structure.
  • the surface of the insulating layer or the circuit pattern layer additionally stacked on the pad part 30D also has a concave shape, and thus the overall flatness of the circuit board. degree may decrease.
  • the flatness of the circuit board is reduced or when a through hole is formed in the additionally stacked insulating layer, a problem in that the position of the through hole is distorted occurs, resulting in poor alignment between the through electrode and the pad portion. There is a problem of decreasing.
  • elasticity of a circuit board including an insulating layer having a certain thickness or more is improved, thereby providing a circuit board resistant to thermal shock and a semiconductor package including the circuit board.
  • the electronic device includes a main board (not shown).
  • the main board may be physically and/or electrically connected to various components.
  • the main board may be connected to the semiconductor package of the embodiment.
  • Various semiconductor devices may be mounted on the semiconductor package.
  • the semiconductor device may include an active device and/or a passive device.
  • the active element may be a semiconductor chip in the form of an integrated circuit (IC) in which hundreds to millions of elements are integrated into a single chip.
  • the semiconductor device may be a logic chip, a memory chip, or the like.
  • the logic chip may be a central processor (CPU), a graphic processor (GPU), or the like.
  • the logic chip is an application processor (AP) chip including at least one of a central processor (CPU), a graphics processor (GPU), a digital signal processor, a cryptographic processor, a microprocessor, a microcontroller, or an analog-digital It could be a converter, an application-specific IC (ASIC), etc., or a chip set containing a specific combination of the ones listed above.
  • AP application processor
  • the memory chip may be a stack memory such as HBM. Also, the memory chip may include a memory chip such as a volatile memory (eg, DRAM), a non-volatile memory (eg, ROM), or a flash memory.
  • a volatile memory eg, DRAM
  • a non-volatile memory eg, ROM
  • a flash memory e.g., NAND
  • the product group to which the semiconductor package of the embodiment is applied includes CSP (Chip Scale Package), FC-CSP (Flip Chip-Chip Scale Package), FC-BGA (Flip Chip Ball Grid Array), POP (Package On Package), and SIP ( System In Package), but is not limited thereto.
  • the electronic device includes a smart phone, a personal digital assistant, a digital video camera, a digital still camera, a vehicle, a high-performance server, and a network system. ), computer, monitor, tablet, laptop, netbook, television, video game, smart watch, automotive etc.
  • a smart phone a personal digital assistant
  • a digital video camera a digital still camera
  • vehicle a high-performance server
  • a network system a network system.
  • computer monitor, tablet, laptop, netbook, television, video game, smart watch, automotive etc.
  • it is not limited thereto, and may be any other electronic device that processes data in addition to these.
  • a semiconductor package including a circuit board according to an embodiment may have various package structures including a circuit board to be described later.
  • the circuit board in one embodiment may be a package board described below, and the circuit board in another embodiment may be an interposer described below.
  • FIG. 2A is a cross-sectional view of a semiconductor package according to a first embodiment
  • FIG. 2B is a cross-sectional view of a semiconductor package according to a second embodiment
  • FIG. 2C is a cross-sectional view of a semiconductor package according to a third embodiment
  • FIG. 2D is a cross-sectional view of a semiconductor package according to a third embodiment.
  • FIG. 2E is a cross-sectional view of a semiconductor package according to a fifth embodiment
  • FIG. 2F is a cross-sectional view of a semiconductor package according to a sixth embodiment
  • FIG. 2G is a cross-sectional view of a semiconductor package according to a sixth embodiment. It is a cross-sectional view showing a semiconductor package according to the seventh embodiment.
  • the semiconductor package of the first embodiment may include a first substrate 1100 , a second substrate 1200 and a semiconductor device 1300 .
  • the first substrate 1100 means a package substrate.
  • the first substrate 1100 may provide a space to which at least one external substrate is coupled.
  • the external substrate may refer to a second substrate 1200 coupled to the first substrate 1100 .
  • the external substrate may refer to a main board included in an electronic device coupled to a lower portion of the first substrate 1100 .
  • the first substrate 1100 may provide a space in which at least one semiconductor device is mounted.
  • the first substrate 1100 includes at least one insulating layer, an electrode disposed on the at least one insulating layer, and a through portion penetrating the at least one insulating layer.
  • a second substrate 1200 is disposed on the first substrate 1100 .
  • the second substrate 1200 may be an interposer.
  • the second substrate 1200 may provide a space in which at least one semiconductor device is mounted.
  • the second substrate 1200 may be connected to the at least one semiconductor device 1300 .
  • the second substrate 1200 may provide a space in which the first semiconductor element 1310 and the second semiconductor element 1320 are mounted.
  • the second substrate 1200 electrically connects the first and second semiconductor elements 1310 and 1320 to each other, and connects the first and second semiconductor elements 1310 and 1320 to the first substrate ( 1100) can be electrically connected. That is, the second substrate 1200 may perform a function of horizontal connection between a plurality of semiconductor devices and a function of vertical connection between a semiconductor device and a package substrate.
  • FIG. 2 it is illustrated that two semiconductor devices 1310 and 1320 are disposed on the second substrate 1200, but it is not limited thereto.
  • one semiconductor element may be disposed on the second substrate 1200, or three or more semiconductor elements may be disposed differently.
  • the second substrate 1200 may be disposed between the semiconductor device 1300 and the first substrate 1100 .
  • the second substrate 1200 may be an active interposer functioning as a semiconductor device.
  • the package according to the embodiment may have a stacked structure in a vertical direction on the first substrate 1100 and may mount a plurality of logic chips.
  • a first logic chip corresponding to the active interposer functions as a corresponding logic chip and performs a signal transmission function between a second logic chip disposed thereon and the first substrate 1100.
  • the second substrate 1200 may be a passive interposer.
  • the second substrate 1200 may function as a signal relay between the semiconductor device 1300 and the first substrate 1100 .
  • the number of terminals of the semiconductor device 1300 is gradually increasing due to 5G, the Internet of Things (IOT), an increase in image quality, and an increase in communication speed. That is, the number of terminals provided in the semiconductor device 1300 increases, and as a result, the width of the terminal or the distance between the plurality of terminals decreases.
  • the first substrate 1100 is connected to the main board of the electronic device.
  • a second substrate 1200 is disposed on the first substrate 1100 and the semiconductor device 1300 .
  • the second substrate 1200 may include electrodes having minute widths and intervals corresponding to terminals of the semiconductor device 1300 .
  • the semiconductor device 1300 may be a logic chip or a memory chip.
  • the logic chip may be a central processor (CPU), a graphic processor (GPU), or the like.
  • the logic chip is an AP including at least one of a central processor (CPU), a graphics processor (GPU), a digital signal processor, a cryptographic processor, a microprocessor, and a microcontroller, or an analog-to-digital converter, an ASIC (application -specific IC), etc., or a chip set including a specific combination of those listed above.
  • the memory chip may be a stack memory such as HBM.
  • the memory chip may include a memory chip such as a volatile memory (eg, DRAM), a non-volatile memory (eg, ROM), or a flash memory.
  • the semiconductor package of the first embodiment may include a connection part.
  • the semiconductor package includes a first connector 1410 disposed between the first substrate 1100 and the second substrate 1200 .
  • the first connector 1410 couples the second substrate 1200 to the first substrate 1100 and electrically connects them.
  • the semiconductor package may include a second connector 1420 disposed between the second substrate 1200 and the semiconductor device 1300 .
  • the second connector 1420 may electrically connect the semiconductor elements 1300 to the second substrate 1200 while coupling them.
  • the semiconductor package includes a third connector 1430 disposed on a lower surface of the first substrate 1100 .
  • the third connector 1430 may electrically connect the first board 1100 to the main board while coupling them.
  • the first connection part 1410, the second connection part 1420, and the third connection part 1430 electrically connect between the plurality of components using at least one bonding method among wire bonding, solder bonding, and direct bonding between metals.
  • the semiconductor package is soldered or It may be understood as a part that is electrically connected rather than a wire.
  • the wire bonding method may mean electrically connecting a plurality of components using a conductive wire such as gold (Au). Also, in the solder bonding method, a plurality of components may be electrically connected using a material including at least one of Sn, Ag, and Cu.
  • the direct bonding method between metals may mean recrystallization by applying heat and pressure between a plurality of components without solder, wire, conductive adhesive, etc., and through this, directly bonding between the plurality of components. .
  • the direct bonding method between metals may refer to a bonding method by the second connector 1420 . In this case, the second connection portion 1420 may refer to a metal layer formed between a plurality of components by recrystallization.
  • first connection part 1410, the second connection part 1420, and the third connection part 1430 may couple a plurality of components to each other by using a thermal compression (TC) bonding method.
  • the TC bonding may refer to a method of directly coupling a plurality of components by applying heat and pressure to the first connector 1410 , the second connector 1420 , and the third connector 1430 .
  • protrusions are disposed on electrodes on which the first connection part 1410, the second connection part 1420, and the third connection part 1430 are disposed. It can be.
  • the protrusion may protrude outward from the first substrate 1100 or the second substrate 1200 .
  • the protrusion may be referred to as a bump.
  • the protrusion may also be referred to as a post.
  • the protrusion may also be referred to as a pillar.
  • the protruding portion may refer to an electrode of the second substrate 1200 on which the second connector 1420 for coupling with the semiconductor element 1300 is disposed. That is, as the pitch of the terminals of the semiconductor element 1300 is miniaturized, a short circuit may occur in the second connectors 1420 respectively connected to the terminals of the semiconductor element 1300 . Therefore, in the embodiment, protrusions are included in the electrodes of the second substrate 1200 on which the second connectors 1420 are disposed in order to reduce the volume of the second connectors 1420 .
  • the protruding portion may prevent matching between the electrode of the second substrate 1200 and the terminal of the semiconductor device 1300 and diffusion of the second connection portion 1420 .
  • the semiconductor package of the second embodiment is different from the semiconductor package of the first embodiment in that the connecting member 1210 is disposed on the second substrate 1200 .
  • the connection member 1210 may be referred to as a bridge substrate.
  • the connection member 1210 may include a redistribution layer.
  • the connecting member 1210 may be a silicon bridge. That is, the connecting member 1210 may include a silicon substrate and a redistribution layer disposed on the silicon substrate.
  • the connecting member 1210 may be an organic bridge.
  • the connecting member 1210 may include an organic material.
  • the connecting member 1210 includes an organic substrate containing an organic material instead of the silicon substrate.
  • connection member 1210 may be embedded in the second substrate 1200, but is not limited thereto.
  • the connecting member 1210 may have a structure protruding from the second substrate 1200 and may be disposed.
  • the second substrate 1200 may include a cavity, and the connecting member 1210 may be disposed in the cavity of the second substrate 1200 .
  • the connecting member 1210 may horizontally connect a plurality of semiconductor devices disposed on the second substrate 1200 .
  • the semiconductor package according to the third embodiment includes a second substrate 1200 and a semiconductor device 1300 .
  • the semiconductor package of the third embodiment has a structure in which the first substrate 1100 is removed compared to the semiconductor package of the second embodiment.
  • the second substrate 1200 according to the third embodiment may function as a package substrate while serving as an interposer.
  • the first connector 1410 disposed on the lower surface of the second substrate 1200 may couple the second substrate 1200 to the main board of the electronic device.
  • the semiconductor package of the fourth embodiment includes a first substrate 1100 and a semiconductor device 1300 .
  • the semiconductor package of the fourth embodiment has a structure in which the second substrate 1200 is removed compared to the semiconductor package of the second embodiment.
  • the first substrate 1100 may function as an interposer connecting the semiconductor device 1300 and the main board while serving as a package substrate.
  • the first substrate 1100 may include a connecting member 1110 for connecting a plurality of semiconductor devices.
  • the connecting member 1110 may be a silicon bridge or an organic material bridge connecting a plurality of semiconductor devices.
  • the semiconductor package of the fifth embodiment further includes a third semiconductor element 1330 compared to the semiconductor package of the fourth embodiment.
  • a fourth connector 1440 is disposed on the lower surface of the first substrate 1100 .
  • a third semiconductor element 1330 may be disposed on the fourth connection part 1400 . That is, the semiconductor package of the fifth embodiment may have a structure in which semiconductor devices are mounted on upper and lower sides, respectively.
  • the third semiconductor element 1330 may have a structure disposed on the lower surface of the second substrate 1200 in the semiconductor package of FIG. 2C.
  • the semiconductor package of the sixth embodiment includes a first substrate 1100 .
  • a first semiconductor device 1310 may be disposed on the first substrate 1100 .
  • a first connector 1410 is disposed between the first substrate 1100 and the first semiconductor element 1310 .
  • the first substrate 1100 includes a conductive coupling portion 1450 .
  • the conductive coupling portion 1450 may further protrude from the first substrate 1100 toward the second semiconductor element 1320 .
  • the conductive coupling portion 1450 may be referred to as a bump, or may be referred to as a post differently.
  • the conductive coupling part 1450 may be disposed on an electrode disposed on an uppermost side of the first substrate 1100 to have a protruding structure.
  • a second semiconductor element 1320 is disposed on the conductive coupling part 1450 of the first substrate 1100 .
  • the second semiconductor element 1320 may be connected to the first substrate 1100 through the conductive coupling part 1450 .
  • a second connector 1420 may be disposed on the first semiconductor element 1310 and the second semiconductor element 1320 .
  • the second semiconductor element 1320 may be electrically connected to the first semiconductor element 1310 through the second connector 1420 .
  • the second semiconductor element 1320 is connected to the first substrate 1100 through the conductive coupling part 1450 and is also connected to the first semiconductor element 1310 through the second connection part 1420.
  • the second semiconductor element 1320 may receive a power signal through the conductive coupling part 1450 . Also, the second semiconductor device 1320 may exchange communication signals with the first semiconductor device 1310 through the second connector 1420 .
  • the semiconductor package of the sixth embodiment provides a power signal to the second semiconductor element 1320 through the conductive coupling part 1450, thereby providing sufficient power for driving the second semiconductor element 1320. Accordingly, the driving characteristics of the second semiconductor element 1320 may be improved. That is, the embodiment may solve the problem of insufficient power provided to the second semiconductor element 1320 . Furthermore, in the embodiment, the power signal and the communication signal of the second semiconductor element 1320 are provided through different paths through the conductive coupling part 1450 and the second connection part 1420 . Through this, the embodiment can solve the problem of loss of the communication signal due to the power signal. For example, the embodiment may minimize mutual interference between power signals and communication signals.
  • the second semiconductor device 1320 in the sixth embodiment may have a POP structure and be disposed on the first substrate 1100 .
  • the second semiconductor device 1320 may be a memory package including a memory chip.
  • the memory package may be coupled on the conductive coupling part 1450 . In this case, the memory package may not be connected to the first semiconductor element 1310 .
  • the semiconductor package according to the seventh embodiment includes a first substrate 1100, a first connector 1410, a first connector 1410, a semiconductor device 1300, and a third connector 1430.
  • the semiconductor package of the seventh embodiment is different from the semiconductor package of the fourth embodiment in that the first substrate 1100 includes a plurality of substrate layers while the connecting member 1110 is removed.
  • the first substrate 1100 includes a plurality of substrate layers.
  • the first substrate 1100 may include a first substrate layer 1100A corresponding to the package substrate and a second substrate layer 1100B corresponding to the redistribution layer of the connecting member.
  • the second substrate layer 1100B corresponding to the redistribution layer is disposed on the first substrate layer 1100A.
  • the semiconductor package of the seventh embodiment includes the first substrate layer 1100A and the second substrate layer 1100B integrally formed.
  • a material of the insulating layer of the second substrate layer 1100B may be different from that of the insulating layer of the first substrate layer 1100A.
  • the material of the insulating layer of the second substrate layer 1100B may include a photocurable material.
  • the second substrate layer 1100B may be PID (Photo Imageable Dielectric).
  • the second substrate layer 1100B includes a photocurable material, it is possible to miniaturize the electrode.
  • the second substrate layer ( 1100B) by sequentially stacking an insulating layer of a photocurable material on the first substrate layer 1100A, and forming a miniaturized electrode on the insulating layer of the photocurable material, the second substrate layer ( 1100B) can be formed.
  • the second substrate 1100B may be a redistribution layer including miniaturized electrodes.
  • the circuit board described below may mean any one of a plurality of substrates included in a previous semiconductor package.
  • the circuit board described below in one embodiment includes a first substrate 1100, a second substrate 1200, and a connecting member (or bridge substrate, 1110, 1110, 1210).
  • FIG. 3 is a diagram illustrating a circuit board according to an embodiment.
  • the circuit board includes an insulating layer 110 , a first circuit pattern layer 130 , a second circuit pattern layer 120 , and a penetration electrode 140 .
  • the through electrode 140 includes a void portion 150 .
  • the void portion 150 may refer to an empty area or space in the through electrode 140 that is not filled with a conductive material.
  • a part of the through hole is not filled with the conductive material, so that the through electrode 140 is not filled with the conductive material.
  • the void part 150 which is a space, is included.
  • the overall elasticity of the circuit board can be improved by using the void portion 150 included in the through electrode 140.
  • the void part 150 is included in the through electrode 140 so that the dimple of the pad part of the first circuit pattern layer 130 generated in the process of filling the through hole can be solved. .
  • the circuit board of the embodiment may have a single-layer structure, or may have a multi-layer structure.
  • the circuit board of the embodiment may have a one-layer structure based on the number of insulating layers, and may have a two or more layer structure differently.
  • the circuit board is illustrated as having a one-layer structure based on the number of insulating layers, but is not limited thereto.
  • the circuit board may have a multi-layered structure of two or more layers based on the number of layers of the insulating layer, and in this case, the insulating layer in FIG. 2 represents any one of the insulating layers of the multi-layered structure. it could be
  • the circuit board may include an insulating layer 110 .
  • the insulating layer 110 may have a thickness greater than or equal to a certain level in order to improve thermal characteristics, bending characteristics, and heat dissipation characteristics of the circuit board.
  • the insulating layer 110 may have a thickness ranging from 80 ⁇ m to 500 ⁇ m.
  • the insulating layer 110 may have a thickness ranging from 90 ⁇ m to 450 ⁇ m.
  • the insulating layer 110 may have a thickness ranging from 100 ⁇ m to 400 ⁇ m. If the thickness of the insulating layer 110 is less than 80 ⁇ m, overall thermal characteristics, bending characteristics, and heat dissipation characteristics of the circuit board may be deteriorated. When the thickness of the insulating layer 110 exceeds 500 ⁇ m, the overall thickness of the circuit board may increase.
  • the structure of the circuit board according to the embodiment of the present invention described below can be applied to a slim board having an insulating layer having a thickness of less than 80 ⁇ m.
  • a feature of the present application lies in the void portion 150 included in the through electrode 140.
  • the penetration electrode 140 including the void portion 150 is formed in the insulating layer 110 having a thickness of 80 ⁇ m or more, thereby improving elasticity and thermal shock characteristics of the circuit board, and pad It is possible to remove dimples formed on the part.
  • the insulating layer 110 of the above embodiment may include prepreg.
  • the insulating layer 110 can improve the warpage of the circuit board by increasing the physical strength of the circuit board.
  • the prepreg constituting the insulating layer 110 of the embodiment has a structure in which an epoxy resin or the like is impregnated into a fiber layer in the form of a fabric sheet such as a glass fabric woven with glass yarn.
  • the prepreg constituting the insulating layer 110 of the embodiment may include a fiber layer in the form of a fabric sheet woven with carbon fiber yarn.
  • the insulating layer 110 may include a resin and reinforcing fibers disposed in the resin.
  • the resin may be an epoxy resin, but is not limited thereto.
  • the resin is not particularly limited to an epoxy resin, and for example, one or more epoxy groups may be included in the molecule, two or more epoxy groups may be included, and, alternatively, four or more epoxy groups may be included.
  • the resin constituting the insulating layer 110 may include a naphthalene group, and may be, for example, an aromatic amine type, but is not limited thereto.
  • the resin is bisphenol A type epoxy resin, bisphenol F type epoxy resin, bisphenol S type epoxy resin, phenol novolak type epoxy resin, alkylphenol novolak type epoxy resin, biphenyl type epoxy resin, aralkyl type epoxy Resins, dicyclopentadiene type epoxy resins, naphthalene type epoxy resins, naphthol type epoxy resins, epoxy resins of condensates of phenols and aromatic aldehydes having a phenolic hydroxyl group, biphenyl aralkyl type epoxy resins, fluorene type epoxies resins, xanthene-type epoxy resins, triglycidyl isocyanurate, rubber-modified epoxy resins, and phosphorous-type epoxy resins; naphthalene-type epoxy resins, bisphenol A-type epoxy resins, and phenol novolac epoxy resins; , cresol novolak epoxy resins, rubber-modified epoxy resins, and phosphorus-based epoxy
  • the reinforcing fibers may be glass fibers, carbon fibers, aramid fibers (eg, aramid-based organic materials), nylon, silica-based inorganic materials, or titania-based inorganic materials.
  • the reinforcing fibers may be arranged to cross each other in a planar direction within the resin.
  • glass fibers carbon fibers, aramid fibers (eg, aramid-based organic materials), nylon, silica-based inorganic materials, or titania-based inorganic materials may be used.
  • aramid fibers eg, aramid-based organic materials
  • nylon e.g., silica-based inorganic materials
  • silica-based inorganic materials e.g., silica-based inorganic materials
  • titania-based inorganic materials may be used.
  • the circuit board of the embodiment includes a penetration electrode 140 penetrating the insulating layer 110 .
  • the penetration electrode 140 may penetrate the upper and lower surfaces of the insulating layer 110 .
  • the through electrode 140 may be formed by filling a conductive material into a through hole penetrating the upper and lower surfaces of the insulating layer 110 . At this time, in the embodiment, the through electrode 140 is formed by filling only a part of the through hole without filling the entire through hole with a conductive material. Accordingly, some of the through holes in the embodiment may not be filled with a conductive material.
  • the through electrode 140 in the embodiment may include a void portion 150 that is an empty area not filled with the conductive material.
  • the void part 150 may have a specific shape.
  • the void part 150 may have a polygonal shape.
  • the void part 150 may have a diamond shape.
  • the void part 150 may have a triangular shape.
  • the shape of the void part 150 may mean the shape of a vertical cross section of the void part 150 .
  • the vertical section may mean a section cut in a vertical direction toward the upper and lower surfaces of the through electrode 140 of the embodiment. That is, the void part 150 may have a shape such as the rhombus or the triangle in a vertical cross section.
  • the void part 150 may have a shape such as the rhombus or the triangle in a vertical cross section, and at least one side surface may have a curved surface.
  • the void portion 150 may have a convex curved surface with at least one side surface in a vertical section extending outward.
  • at least one side surface of the void part 150 in a vertical section may have a concave curved surface toward the inside.
  • the void portion 150 may be deformed into various shapes within a range in which the shape of the vertical cross section basically has a triangular or rhombic shape.
  • the shape of the void portion 150 as described above may be achieved through a change in the width of a through hole penetrating the insulating layer 110 or a change in a filling condition of a conductive material. This will be described in detail below.
  • the through electrode 140 may have a first slope such that a width gradually decreases from the upper surface to the lower surface of the insulating layer 110 .
  • the through electrode 140 may have a trapezoidal shape with an upper width greater than a lower width.
  • the through electrode 140 may be formed by filling the inside of the formed through hole with a conductive material when a through hole passing through the insulating layer 110 is formed.
  • the through hole may be formed by any one of mechanical processing, laser processing, and chemical processing.
  • methods such as milling, drilling, and routing may be used.
  • laser processing a UV or CO 2 laser method may be used.
  • chemical processing chemicals containing aminosilane, ketones, and the like can be used.
  • laser processing is performed to form the through hole VH.
  • the laser processing is a cutting method that melts and evaporates a part of the material by concentrating optical energy on the surface to take a desired shape.
  • Complex formations by computer programs can be easily processed, and complex shapes that are difficult to cut by other methods can be easily processed. Materials can also be processed.
  • the processing by the laser can cut a diameter of up to a minimum of 0.005 mm, and has the advantage of a wide range of processable thickness.
  • the laser processing drill it is preferable to use a YAG (Yttrium Aluminum Garnet) laser, a CO 2 laser, or an ultraviolet (UV) laser.
  • the YAG laser is a laser capable of processing both the copper foil layer and the insulating layer
  • the CO 2 laser is a laser capable of processing only the insulating layer.
  • the metal material forming the through electrode 140 is any one material selected from copper (Cu), silver (Ag), tin (Sn), gold (Au), nickel (Ni), and palladium (Pd)
  • the filling of the conductive material may use any one of electroless plating, electrolytic plating, screen printing, sputtering, evaporation, inkjetting, and dispensing, or a combination thereof.
  • the first circuit pattern layer 130 may be disposed on the upper surface of the insulating layer 110 .
  • the first circuit pattern layer 130 may include a first pad portion vertically overlapping the through electrode 140 .
  • the first pad portion of the first circuit pattern layer 130 may vertically overlap the upper surface of the through electrode 140 .
  • the entire upper surface of the through electrode 140 may vertically overlap the first pad portion of the first circuit pattern layer 130 .
  • a width of the first pad portion may be greater than a width of an upper surface of the through electrode 140 .
  • the first pad part is disposed to entirely cover the upper surface of the through electrode 140, and accordingly, the characteristics (eg, signal transmission function, heat radiation function, or shielding function) of the first pad part have For example, signal transmission characteristics, heat dissipation characteristics, or shielding characteristics) can be improved.
  • the second pad portion of the second circuit pattern layer 120 may vertically overlap the lower surface of the through electrode 140 .
  • the entire area of the lower surface of the through electrode 140 may vertically overlap the second pad portion of the second circuit pattern layer 120 .
  • a width of the second pad portion may be greater than a width of a lower surface of the through electrode 140 . Accordingly, in the embodiment, signal transfer characteristics, heat dissipation characteristics, or shielding characteristics of the second pad portion may be improved to correspond to the first pad portion.
  • the width of the upper surface of the through electrode 140 is greater than the width of the lower surface. Accordingly, a width of the first pad part and a width of the second pad part may be different from each other. For example, a width of the first pad part may be greater than a width of the second pad part. However, the embodiment is not limited thereto, and the width of the second pad part may be equal to or greater than the width of the first pad part.
  • the first circuit pattern layer 130 and the second circuit pattern layer 120 are made of gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper (Cu), and zinc. It may be formed of at least one metal material selected from (Zn).
  • the first circuit pattern layer 130 and the second circuit pattern layer 120 are made of gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), or copper having excellent bonding strength. It may be formed of a paste or solder paste containing at least one metal material selected from (Cu) and zinc (Zn). Preferably, the first circuit pattern layer 130 and the second circuit pattern layer 120 may be formed of copper (Cu), which has high electrical conductivity and is relatively inexpensive.
  • the first circuit pattern layer 130 and the second circuit pattern layer 120 are formed using an additive process, a subtractive process, or a modified semi additive process (MSAP), which are typical circuit board manufacturing processes. ) and SAP (Semi Additive Process) methods, etc., and detailed descriptions are omitted here.
  • MSAP modified semi additive process
  • FIG. 4A is a view showing a through electrode according to the first embodiment
  • FIG. 4B is a photomicrograph of an actual product including a void in the through electrode according to the embodiment
  • FIG. 4C shows a through electrode according to the second embodiment
  • FIG. 4D is a view showing a through electrode according to a third embodiment
  • FIG. 4E is a view showing a through electrode according to a fourth embodiment
  • FIG. 4F is a view showing a through electrode according to a fifth embodiment. .
  • the through electrode 140 of the first embodiment includes a void portion 150 .
  • the through electrode 140 may have a first slope in which a width gradually decreases from an upper surface to a lower surface.
  • the through electrode 140 may have a first slope in which a width gradually decreases from an upper surface to a lower surface.
  • the through electrode 140 may include a first side 140S1 and a second side 140S2 opposite to the first side 140S1.
  • the first side 140S1 and the second side 140S2 of the through electrode 140 may refer to side sides of the through electrode 140 facing each other in a vertical cross section of the through electrode 140 .
  • first side 140S1 of the through electrode 140 may have an inclination inclined in the first direction.
  • first side 140S1 of the through electrode 140 may have a rightward slope.
  • the second side 140S2 of the through electrode 140 may have an inclination inclined in a second direction different from the first direction.
  • the second side 140S2 of the through electrode 140 may have an inclination inclined in a leftward direction opposite to the first side 140S1 .
  • the through electrode 140 of the embodiment may have an inclination in which the width gradually decreases from the upper surface to the lower surface as the inclined directions of the first side 140S1 and the second side 140S2 are different from each other.
  • the through electrode 140 includes a void portion 150 .
  • the void part 150 may be formed in the through electrode 140 .
  • the void portion 150 may be an empty space or region in which the through electrode 140 is not filled with a conductive material.
  • the void portion 150 may have a specific shape in order to secure thermal shock characteristics or elasticity of the circuit board.
  • the void part 150 may be formed to secure the flatness of the first pad part of the first circuit pattern layer 130 .
  • the insulating layer 110 has a thickness of 80 ⁇ m or more. At this time, when the thickness of the insulating layer 110 is 80 ⁇ m or more, the depth of the through hole passing through the insulating layer 110 increases, and accordingly, the plating uniformity of the first pad part disposed on the through hole decreases. Accordingly, the upper surface of the first pad part has a concave shape. Accordingly, in the embodiment, the flatness of the surface of the first pad part can be secured by using the void part 150 .
  • the conductive material when filling the through hole, the conductive material does not fill a part of the through hole, thereby forming a void part 150.
  • a conductive material corresponding to the area of the void part 150 can form the first pad part, and based on this, the flatness of the upper surface of the first pad part is determined. make it possible to secure
  • the elasticity of the circuit board can be secured while maintaining the strength of the circuit board by using the void part 150 .
  • the void portion 150 may be divided into a plurality of regions in the thickness direction.
  • the void portion 150 is formed adjacent to the lower surface of the through electrode 140 and has a second slope such that its width gradually increases toward the upper surface of the through electrode 140 ( 151) may be included.
  • the void portion 150 is formed adjacent to the upper surface of the through electrode 140, communicates with the first region 151, and has a width gradually decreasing toward the upper surface of the through electrode 140.
  • a second region 152 having a third slope may be included.
  • the second slope of the first region 151 of the void portion 150 and the third slope of the second region 152 may be different from the first slope.
  • that the first, second, and third slopes are different may mean that the inclination angles of the upper or lower surface of the insulating layer 110 are different.
  • the through electrode ( 140) may be the same as the inclined direction of the first slope.
  • the first region 151 of the void portion 150 may have a second slope different from the first slope.
  • the direction in which the second inclination of the first region 151 of the void portion 150 is inclined may be the same as the direction in which the first inclination of the through electrode 140 is inclined.
  • the first region 151 of the void portion 150 may include a first side side 151S1 facing the first side side 140S1 of the first through electrode 140 in a vertical section.
  • the first side 151S1 of the first region 151 of the void part 150 has a second slope different from the first slope of the first side 140S1 of the first through electrode 140.
  • the direction in which the second slope of the first side 151S1 of the first region 151 of the void portion 150 is inclined is the first slope of the first side 140S1 of the through electrode 140. It may be the same as the tilted direction.
  • the second slope of the first side 151S1 of the first region 151 of the void portion 150 may have a slope inclined in the first direction.
  • the second slope of the first side 151S1 of the first region 151 of the void portion 150 may have a rightward slope.
  • first region 151 of the void portion 150 may include a second side 151S2 facing the second side 140S2 of the first through electrode 140 in a vertical section.
  • the second side 151S2 of the first region 151 of the void portion 150 has a second slope different from the first slope of the second side 140S2 of the first through electrode 140.
  • the direction in which the second inclination of the second side 151S2 of the first region 151 of the void portion 150 is inclined is the direction in which the first inclination of the second side 140S2 of the through electrode 140 is inclined. It may be the same as the true direction.
  • the second slope of the second side 151S2 of the first region 151 of the void portion 150 may have a slope inclined in the second direction.
  • the second slope of the second side 151S2 of the first region 151 of the void portion 150 may have a leftward slope.
  • the elasticity of the through electrode 140 may be improved by using the first region 151 of the void portion 150, and furthermore, the elasticity of the circuit board may be improved.
  • a second slope of the first region 151 of the void portion 150 is different from the first slope of the through electrode 140, but the first slope and the second slope are the same. has a slope that is inclined in the direction
  • a flow space equal to the space occupied by the first region 151 of the void part 150 can be secured, and the circuit accordingly To improve the elasticity of the substrate.
  • elasticity of the through electrode 140 and further stretchability of the circuit board can be secured just by including the void portion 150 in the through electrode 140 .
  • the thermal shock when thermal shock occurs, the thermal shock can be absorbed within the first region 151 of the through electrode.
  • the second slope of the first region 151 of the void portion 150 of the through electrode 140 is inclined in the same direction as the first slope of the through electrode 140, Within the first region 151, when the thermal shock occurs, the through electrode 140 can flow in the direction of the thermal shock, thereby improving the elasticity of the through electrode and furthermore the elasticity of the circuit board. allow it to be done
  • the second region 152 of the void portion 150 in the embodiment may have a third slope different from the first and second slopes.
  • the direction in which the third slope of the second area 152 of the void portion 150 is inclined may be different from the directions in which the first and second slopes are inclined.
  • the direction in which the third inclination of the second region 152 of the void part 150 of the embodiment is inclined is the direction in which the first through electrode 140 is inclined and the direction in which the through electrode 140 is inclined
  • the second slope of the first region 151 may be different from the inclined direction.
  • the second region 152 of the void portion 150 may include a first side side 152S1 facing the first side side 140S1 of the first through electrode 140 in a vertical section.
  • the first side 152S1 of the second region 152 of the void portion 150 has a third inclination different from the first inclination of the first side 140S1 of the first through electrode 140.
  • the direction in which the third slope of the first side 152S1 of the second region 152 of the void portion 150 is inclined is the first slope of the first side 140S1 of the through electrode 140 It may be different from the tilted direction.
  • the third slope of the first side 152S1 of the second area 152 of the void portion 150 may have a slope inclined in the second direction.
  • the third inclination of the first side 152S1 of the second region 152 of the void portion 150 may have a leftward inclination.
  • the first side 152S1 of the second area 152 of the void part 150 may come into contact with the first side 151S1 of the first area 151 of the void part 150 .
  • the first side 152S1 of the second region 152 of the void part 150 may be connected to the first side 151S1 of the first region 151 of the void part 150 .
  • the inflection part for having a third inclination may be formed.
  • the second region 152 of the void portion 150 may include a second side 152S2 facing the second side 140S2 of the first through electrode 140 in a vertical section.
  • the second side 152S2 of the second region 152 of the void portion 150 has a third inclination different from the first inclination of the second side 140S2 of the first through electrode 140.
  • the direction in which the third inclination of the second side 152S2 of the second region 152 of the void portion 150 is inclined is the direction in which the first inclination of the second side 140S2 of the through electrode 140 is inclined. It may be different from the true direction.
  • the third slope of the second side 152S2 of the second region 152 of the void portion 150 may have a slope inclined in the first direction.
  • the third inclination of the second side 152S2 of the second area 152 of the void portion 150 may have a rightward inclination.
  • the second side 152S2 of the second region 152 of the void part 150 may come into contact with the second side 151S2 of the first region 151 of the void part 150 .
  • the second side 152S2 of the second region 152 of the void part 150 may be connected to the second side 151S2 of the first region 151 of the void part 150 .
  • a second slope different from each other between the second side 152S2 of the second region 152 of the void portion 150 and the first side side 151S2 of the first region 151 of the void portion 150 And the inflection part for having a third inclination may be formed.
  • the strength of the through electrode 140 and further the strength of the circuit board can be secured by using the second region 152 of the void part 150 .
  • the strength of the through electrode 140 may decrease by the area where the void part 150 is formed, and furthermore, the strength of the circuit board may decrease. there is. At this time, in the embodiment, the strength reduction of the through electrode 140 and the strength reduction of the circuit board can be minimized through the second region 152 of the void part 150 .
  • the third inclination of the second region 152 of the void portion 150 is different from the first inclination of the through electrode 140 and is inclined in a second direction different from the first inclination.
  • the strength of the through electrode 140 can be improved by using the fact that the first inclination and the third inclination are inclined in different directions.
  • the strength of the through electrode 140 may be improved.
  • the third inclination is inclined in a direction different from the first inclination, bending of the through electrode 140 or the circuit board due to damage caused by the impact may occur. It can perform a support function to suppress the occurrence of warpage.
  • the third inclination is inclined in a direction different from the first inclination, it can serve as a support for increasing the strength of the through-electrode 140 having the first inclination, and the circuit accordingly.
  • the strength of the substrate can be improved.
  • the thickness T2 or the vertical distance T2 of the void portion 150 is smaller than the thickness T1 or the vertical distance T1 of the through electrode 140 .
  • the vertical distance T2 of the void part 150 may mean a vertical distance from the lowermost end of the first area 151 of the void part 150 to the uppermost end of the second area 152. there is.
  • the thickness T2 or the vertical distance T2 of the void portion 150 may satisfy a range of 20% to 80% of the thickness T1 or the vertical distance T1 of the through electrode 140 .
  • the thickness T2 or the vertical distance T2 of the void portion 150 may satisfy a range of 25% to 75% of the thickness T1 or the vertical distance T1 of the through electrode 140. there is.
  • the thickness T2 or the vertical distance T2 of the void portion 150 may satisfy a range of 30% to 70% of the thickness T1 or the vertical distance T1 of the through electrode 140. there is.
  • the thickness T2 or the vertical distance T2 of the void part 150 is smaller than 20% of the thickness T1 or the vertical distance T1 of the through electrode 140, the upper surface of the first pad part is concave. adjuncts may be included.
  • the thickness T2 or the vertical distance T2 of the void portion 150 is less than 20% of the thickness T1 or the vertical distance T1 of the through electrode 140, the elasticity of the circuit board is improved. effect may be negligible.
  • the first circuit pattern layer ( The first pattern part of 130 and the second pattern part of the second circuit pattern layer 120 may not be connected.
  • the first pad part At least a part of the lower surface or the upper surface of the second pad unit may not directly contact the through electrode 140, and thus an electrical reliability problem may occur.
  • the vertical distance of the first area 151 of the void part 150 is smaller than the vertical distance of the second area 152 .
  • the length of the first side 151S1 of the first region 151 of the void part is shorter than the length of the first side 152S1 of the second region 152 of the void part 150 .
  • the length of the second side 151S2 of the first region 151 of the void part is shorter than the length of the second side 152S2 of the second region 152 of the void part 150 .
  • the through electrode 140 may decrease below a certain level, resulting in physical reliability or electrical reliability problems.
  • the width W1 of the lower surface of the through electrode 140 may be smaller than the width W2 of the upper surface.
  • the width W1 of the lower surface of the through electrode 140 may satisfy a range of 80% to 99% of the width W2 of the upper surface.
  • the width W1 of the lower surface of the through electrode 140 may satisfy a range of 82% to 95% of the width W2 of the upper surface.
  • the width W1 of the lower surface of the through electrode 140 may satisfy a range of 85% to 93% of the width W2 of the upper surface.
  • the width W1 of the lower surface of the through electrode 140 is less than 80% of the width W2 of the upper surface, the filling speed in the upper region and the lower region are sharply different in the filling process of the through hole. may occur, and accordingly, the width or vertical distance of the void formed in the through electrode may increase.
  • the width W1 of the lower surface of the through electrode 140 is greater than 99% of the width W2 of the upper surface, a void having a shape corresponding to the embodiment of the present disclosure is formed in the through hole filling process in the through hole filling process. You may not be able to build wealth.
  • the width W3 of the widest region of the void portion 150 satisfies a range between 30% and 80% of the width W1 of the lower surface of the through electrode 140 .
  • the width W3 of the widest region of the void portion 150 satisfies a range between 35% and 75% of the width W1 of the lower surface of the through electrode 140 .
  • the width W3 of the widest region of the void portion 150 satisfies a range between 40% and 70% of the width W1 of the lower surface of the through electrode 140.
  • the through electrode 140 When the width W3 of the widest region of the void portion 150 is smaller than 30% of the width W1 of the lower surface of the through electrode 140, the through electrode 140 has elasticity and further improves the circuit board. elasticity may decrease. In addition, when the width W3 of the widest region of the void portion 150 exceeds 80% of the width W1 of the lower surface of the through electrode 140, the strength of the through electrode and the strength of the circuit board may decrease.
  • the void portion 150 is formed in the through electrode 140 .
  • the void portion 150 includes a first region 151 having a second slope to further improve the elasticity of the through electrode and the circuit board, and the second region 151 having the third slope By including the region 152, strength of the through electrode 140 and the circuit board can be maintained at a certain level or higher even when the void portion 150 is included.
  • the shape of the void portion 150 in the embodiment may be determined by the shape of the through electrode 140 (specifically, the shape of the through hole) and the filling conditions when filling the conductive material.
  • the width and vertical distance of the void part 150 may be controlled by adjusting the width of the lower surface compared to the width of the upper surface of the through electrode 140, and furthermore, the overall width of the void part 150 may be controlled. shape can be controlled.
  • the shape of the void portion 150 may be controlled by controlling the shape of the through electrode 140 .
  • the through electrode 140 may include a void portion 150a.
  • the void portion 150a may include a first area 151a and a second area 152a.
  • the shape of the first region 152a of the void portion 150a is controlled by adjusting the first inclination of the through electrode 140 (eg, by increasing or decreasing the inclination angle). can do.
  • the first area 151a of the void portion 150a in the second embodiment includes a first side 151S1a and a second side 151S2a.
  • the first horizontal distance between the first side 151S1a of the first region 151a of the void portion 150a and the first side side 140S1 of the through electrode 140 is the first horizontal distance of the first region 151a of the void portion 150a. It may be different from the second horizontal distance between the second side 151S2a of the region 151a and the second side 140S2 of the through electrode 140 .
  • the first horizontal distance may rapidly increase toward the lower surface of the through electrode 140, and the second horizontal distance may remain unchanged or slightly change toward the lower surface of the through electrode 140.
  • the filling condition of the conductive material in the through hole may be adjusted so that the void part 150 may have various shapes.
  • the vertical cross-sectional shape of the void part 150 may be a diamond shape.
  • the shapes of the side edges of the first region and the second region of the void portion 150 may be changed.
  • first side 151S1 and the second side 151S2 of the first region 151 of the void portion 150 in FIG. 4A have the shape of a straight line having the second slope.
  • first side 152S1 and the second side 152S2 of the second region 152 of the void portion 150 in FIG. 4A have the shape of a straight line having the third inclination.
  • At least one of the lateral sides of the first region 151b and the second region 152b of the void portion 150b in the third embodiment may have a curved surface.
  • the first side 151S1b and the second side 151S2b of the first region 151b of the void portion 150b may have a curved surface having the second slope.
  • the curved surface may mean a curved surface in a thickness direction in a vertical cross section of the first region 151b.
  • the first side 151S1b and the second side 151S2b of the first region 151b of the void part 150b may have a concave curved surface toward the inside of the void part.
  • the first side 152S1b and the second side 152S2b of the second area 152b of the void portion 150b may have a curved surface having the third inclination.
  • the curved surface may mean a curved surface in a thickness direction in a vertical cross section of the second region 152b.
  • the first side 152S1b and the second side 152S2b of the second area 152b of the void portion 150b may have a curved surface concave toward the inside of the void portion.
  • having the curved surface may mean that the first side 151S1b or the second side 151S2b of the first region 151b has a curve having a certain curvature in the thickness direction.
  • the second slope may refer to a slope of an imaginary straight line connecting one end and the other end of the first side 151S1b or the second side 151S2b of the first region 151b.
  • having the curved surface may mean that the first side 152S1b or the second side 152S2b of the second region 152b has a curve having a certain curvature in the thickness direction.
  • the third inclination may refer to an inclination of an imaginary straight line connecting one end and the other end of the first side 152S1b or the second side 152S2b of the second region 152b.
  • the filling condition of the conductive material in the through hole may be adjusted so that the void part 150 may have various shapes.
  • the vertical cross-sectional shape of the void part 150 may be a diamond shape.
  • the shapes of the side edges of the first region and the second region of the void portion 150 may be changed.
  • first side 151S1 and the second side 151S2 of the first region 151 of the void portion 150 in FIG. 4A have the shape of a straight line having the second slope.
  • first side 152S1 and the second side 152S2 of the second region 152 of the void portion 150 in FIG. 3A have the shape of a straight line having the third inclination.
  • At least one of the lateral sides of the first region 151c and the second region 152c of the void portion 150c in the fourth embodiment may have a curved surface.
  • the first side 151S1c and the second side 151S2c of the first region 151c of the void portion 150c may have a curved surface having the second slope.
  • the curved surface may mean a curved surface in a thickness direction in a vertical cross section of the first region 151c.
  • the first side 151S1c and the second side 151S2c of the first region 151c of the void portion 150c may have a curved surface that is convex in an outward direction of the void portion.
  • the first side 152S1c and the second side 152S2c of the second region 152c of the void portion 150c may have a curved surface having the third inclination.
  • the curved surface may refer to a curved surface in a thickness direction in a vertical cross section of the second region 152c.
  • the first side 152S1c and the second side 152S2c of the second region 152c of the void part 150c may have a concave curved surface toward the outside of the void part.
  • the void portion 150c may have an egg shape.
  • Having the curved surface may mean that the first side 151S1c or the second side 151S2c of the first region 151c has a curve having a certain curvature in the thickness direction.
  • the second slope may refer to a slope of an imaginary straight line connecting one end and the other end of the first side 151S1c or the second side 151S2c of the first region 151c.
  • having the curved surface may mean that the first side 152S1c or the second side 152S2c of the second region 152c has a curve having a certain curvature in the thickness direction.
  • the third inclination may refer to an inclination of an imaginary straight line connecting one end and the other end of the first side 152S1c or the second side 152S2c of the second region 152c.
  • FIGS. 4D and 4E it is possible to form a void portion having a combination of FIGS. 4D and 4E , and furthermore, a structure diagram in which the concave and convex curved surfaces are mixed at at least one side of the first and second regions of the void portion. will be able to form
  • the filling condition of the conductive material in the through hole may be adjusted so that the void part 150 may have various shapes.
  • the void portion 150d in the fifth embodiment may have a triangular cross-sectional shape.
  • the width of the lower surface of the through electrode 140 is reduced compared to the first embodiment, so that the void portion can cover only the second area excluding the first area.
  • the vertical section of the void portion 150d has a triangular shape, and thus may include only the first side 150S1d and the second side 150S2d having a third inclination.
  • the vertical cross section of the void part 150d is adjusted to have a triangular shape to solve the strength problem that may occur due to the void part while maintaining the flatness of the first pad part of the circuit board. make it possible
  • both the first side 150S1d and the second side 150S2d are formed as straight lines having a third inclination, but the present invention is not limited thereto, and one side is a curved surface concave inward or an outer side. It will be possible to have a convex curved surface in the direction.
  • each void part may have a curved surface or a straight line along a vertical cross-sectional direction.
  • each void portion may have a different shape depending on the cutting direction of the vertical section.
  • the vertical cross section of the circuit board may be a cross section cut based on the width direction (or the x-axis direction or the horizontal direction in the plane) of the circuit board, and, alternatively, the longitudinal direction (or the y-axis direction or the vertical direction in the plane) ), or may be a cross section cut based on a diagonal direction between the width direction and the length direction.
  • the shape of the side of the void portion in each cross section may have any one of a straight line, a convex curved surface, a concave curved surface, and a mixture thereof.
  • a side edge in a first vertical cross section may be a straight line having a predetermined inclination
  • a second vertical cross section eg, a vertical cross section
  • Vertical cross section cut based on the length direction may have a concave curved surface having a certain inclination and recessed inward
  • a third vertical cross section for example, a vertical cross section cut based on a diagonal direction.
  • the side in may have a certain slope and have a convex curved surface in the outward direction.
  • one void part may have a shape in which at least two sides of a straight line having a certain inclination, a concave curved surface, and a convex curved surface are mixed in a vertical cross-sectional direction.
  • the circuit board of the embodiment includes an insulating layer and a penetration electrode penetrating the insulating layer.
  • the through electrode includes a void portion that is an empty space not filled with a conductive material.
  • a first pad part disposed on the upper surface of the through electrode is included.
  • the thickness of the through electrode may exceed 80 ⁇ m, and the upper surface of the first pad part may be a flat surface not including a concave part. That is, in the comparative example, as the thickness of the through electrode has a certain level or more, a concave portion concave downward is formed on the upper surface of the first pad portion.
  • a void portion is included in the through electrode, and through this, a concave portion formed in the first pad portion may be removed. Accordingly, in the embodiment, flatness of the circuit board may be maintained, and thus electrical reliability and physical reliability of the circuit board may be improved. In addition, in the embodiment, an additional plating process and a polishing process performed to remove the concave portion may be omitted, and thus the manufacturing process may be simplified.
  • the void portion in the through electrode of the embodiment may include a first region having a second slope different from the first slope of the through electrode.
  • the second inclination may differ from the first inclination only in the degree of inclination, and may have the same inclination direction.
  • the elasticity of the through electrode and the elasticity of the circuit board may be improved through the first region of the void portion having the second slope having the same inclined direction as the first slope, and thereby causing damage due to thermal shock. to allow absorption of Accordingly, in the embodiment, cracks that may occur due to damage that may occur in various use environments may be prevented, and thus physical reliability of the circuit board may be improved.
  • the void portion of the through electrode of the embodiment may include a second region having a third inclination different from the first inclination of the through electrode.
  • the third inclination may be different from the first inclination degree as well as in an inclination direction.
  • the strength of the through electrode and the strength of the circuit board can be improved by using the second region of the void portion having a third inclination that is different from the first inclination direction, Through this, the bending characteristics can be improved. That is, as the second region of the void portion having the third inclination has a different inclination direction from the first inclination of the through electrode, it may function to support the through electrode, and accordingly, the through electrode and the circuit board strength can be improved.
  • FIG. 5 is a diagram illustrating a circuit board having a multi-layer structure according to an exemplary embodiment.
  • a circuit board according to an embodiment may have a multilayer structure.
  • the circuit board of the embodiment may be a multi-layer board manufactured by an embedded trace substrate (ETS) method.
  • ETS embedded trace substrate
  • the circuit board may have a three-layer structure based on the number of insulating layers.
  • the embodiment is not limited thereto, and the circuit board may have a two-layer structure, or may have four or more layers.
  • the circuit board having a multi-layer structure may have a structure in which the circuit board of FIG. 3 is made of multiple layers.
  • the insulating layer of the circuit board may include a first insulating layer 211 , a second insulating layer 212 , and a third insulating layer 213 .
  • the circuit pattern layer of the circuit board may include a first circuit pattern layer 221, a second circuit pattern layer 222, a third circuit pattern layer 223, and a fourth circuit pattern layer 224. there is.
  • through electrodes of the circuit board may include a first through electrode 231 , a second through electrode 232 , and a third through electrode 233 .
  • first through electrode 231 , the second through electrode 232 , and the third through electrode 233 may have shapes and structures corresponding to the through electrode 140 in FIG. 2 .
  • the first through electrode 231 may include a first void portion 231V.
  • the second through electrode 232 may include a second void portion 232V.
  • the third through electrode 233 may include a third void portion 233V.
  • first void portion 231V, the second void portion 232V, and the third void portion 233V may have the same shape or may have different shapes.
  • first void portion 231V, the second void portion 232V, and the third void portion 233V may all have the same shape as any one of FIGS. 4A to 4F .
  • At least one of the first void portion 231V, the second void portion 232V, and the third void portion 233V may have a first shape of any one of FIGS. 4A to 4F, At least the other one may have a second shape different from the first shape of FIGS. 4A to 4F .
  • one void part may have a rhombus shape in vertical cross section, and the other void part may have a triangular shape.
  • the protective layer of the circuit board may include a first protective layer 241 and a second protective layer 242 .
  • the circuit board of FIG. 5 is a coreless board and shows an example having an ETS structure.
  • the circuit board may be a core board.
  • a circuit board may include a core layer.
  • FIG. 6 is a view showing a package substrate according to an embodiment.
  • a package substrate may represent a substrate region of the semiconductor package of any one of FIGS. 2A to 2G .
  • the package substrate includes a circuit board, at least one chip mounted on the circuit board, a molding layer for molding the chip, and a connection part for connecting the chip or an external board.
  • the package substrate of the embodiment may include the first connector 310 disposed on the first circuit pattern layer 221, which is the uppermost pattern layer.
  • the cross section of the first connection part 310 may include a circular shape or a semicircular shape.
  • the cross section of the first connector 310 may have a partially or entirely rounded shape.
  • the cross-sectional shape of the first connector 310 may be a flat surface on one side and a curved surface on the other side.
  • the first connector 310 may be a solder ball, but is not limited thereto.
  • the chip 320 disposed on the first connection part 310 may be included.
  • the chip 320 may be a processor chip.
  • the chip 320 may be an application processor (AP) chip among a central processor (eg, CPU), a graphic processor (eg, GPU), a digital signal processor, a cryptographic processor, a microprocessor, and a microcontroller.
  • the terminal 330 of the chip 320 may be connected to the first circuit pattern layer 221 through the first connection part 310 .
  • the first circuit pattern layer 221 may include a mounting pad on which the chip 320 is mounted.
  • the package substrate according to the embodiment may further include an additional chip.
  • an additional chip for example, in an embodiment, at least two chips of a central processor (eg, CPU), a graphic processor (eg, GPU), a digital signal processor, a cryptographic processor, a microprocessor, and a microcontroller are spaced apart on the circuit board. can be placed separately.
  • the chip 320 in the embodiment may include a central processor chip and a graphic processor chip, but is not limited thereto.
  • the plurality of chips may be spaced apart from each other at regular intervals on the circuit board.
  • the spacing between the plurality of chips may be 150 ⁇ m or less.
  • the spacing between the plurality of chips may be 120 ⁇ m or less.
  • the spacing between the plurality of chips may be 100 ⁇ m or less.
  • the distance between the plurality of chips may range from 60 ⁇ m to 150 ⁇ m.
  • the distance between the plurality of chips may range from 70 ⁇ m to 120 ⁇ m.
  • the spacing between the plurality of chips may have a range of 80 ⁇ m to 110 ⁇ m. If the spacing between the plurality of chips is less than 60 ⁇ m, a problem may occur in operation reliability due to mutual interference between the plurality of chips.
  • the distance between the plurality of chips is greater than 150 ⁇ m, signal transmission loss may increase as the distance between the plurality of chips increases.
  • the spacing between the plurality of chips is greater than 150 ⁇ m, the volume of the package substrate may increase.
  • the package substrate may include a molding layer 340 .
  • the molding layer 340 may be disposed while covering the chip 320 .
  • the molding layer 340 may be EMC (Epoxy Mold Compound) formed to protect the mounted chip 320, but is not limited thereto.
  • the molding layer 340 may have a low permittivity in order to increase heat dissipation characteristics.
  • the dielectric constant (Dk) of the molding layer 340 may be 0.2 to 10.
  • the dielectric constant (Dk) of the molding layer 340 may be 0.5 to 8.
  • the dielectric constant (Dk) of the molding layer 340 may be 0.8 to 5. Accordingly, in the embodiment, the molding layer 340 is made to have a low dielectric constant, so that heat dissipation characteristics for heat generated from the chip 30 can be improved.
  • the package substrate may include the second connection part 350 disposed on the lower surface of the fourth circuit pattern layer 224 formed on the lowermost side of the circuit board.
  • the second connection part 350 may be a connection part for bonding the package substrate of the embodiment to the main board of the upper device.
  • FIG. 7A and 7I are diagrams illustrating a manufacturing method of the circuit board shown in FIG. 5 in order of processes.
  • a carrier board which is a basis for manufacturing a circuit board, is prepared.
  • the carrier board may be a basic material for manufacturing a circuit board using the ETS method.
  • a carrier board having a carrier insulating layer CB1 and a metal layer CB2 disposed on at least one surface of the carrier insulating layer CB1 may be prepared.
  • the metal layer CB2 may be disposed on only one of the first and second surfaces of the carrier insulating layer CB1, or may be disposed on both sides of the carrier insulating layer CB1.
  • the metal layer CB2 is disposed on only one side of the carrier insulating layer CB1, and thus the ETS process for manufacturing the circuit board may be performed only on the one side.
  • the metal layer CB2 may be disposed on both sides of the carrier insulating layer CB1 , and thus the ETS process for manufacturing the circuit board may be simultaneously performed on both sides of the carrier board. In this case, it is possible to manufacture two circuit boards at once.
  • the metal layer CB2 may be formed by performing electroless plating on the carrier insulating layer CB1.
  • the carrier insulating layer CB2 and the metal layer CB2 may be CCL (Copper Clad Laminate).
  • a plating layer (not shown), which is a separation layer for easy separation of the substrate and the carrier board later and a seed layer used in forming the circuit board, may be further formed on the metal layer CB2.
  • the plating layer (not shown) may be formed on the metal layer 520 through electroless plating, or may be formed through a sputtering process differently.
  • a first dry film 410 is formed on the lower surface of the metal layer CB2 .
  • the first dry film 410 may include an open area.
  • the first dry film 410 may include an open area vertically overlapping an area where the first circuit pattern layer 221 is to be formed on the lower surface of the metal layer CB2 .
  • electroplating is performed using the metal layer CB2 as a seed layer to form a first circuit pattern layer 221 filling the open area of the first dry film 410. proceed with the process After the first circuit pattern layer 221 is formed, a process of removing the first dry film 410 may be performed.
  • a first insulating layer 211 covering the first circuit pattern layer 221 is formed on the lower surface of the plating layer CB2 .
  • the first insulating layer 211 may have a thickness of 80 ⁇ m or more.
  • a through hole VH passing through the first insulating layer 211 is formed.
  • the through hole VH may be formed through a laser process.
  • the through hole VH may vertically overlap at least one of the first circuit pattern layers 221 .
  • the through hole VH may have a first slope with a width gradually decreasing toward the metal layer CB2 .
  • the through hole VH is filled with a conductive material so that the first through electrode 231 and the first through electrode 231 and the first insulating layer 211 are formed on the lower surfaces.
  • a second circuit pattern layer 222 including a pad portion connected to the electrode 231 is formed.
  • the first through electrode 231 may include a first void portion 231V.
  • a second insulating layer 212 is formed on the lower surface of the first insulating layer 211 .
  • the second through electrode 232 penetrating the second insulating layer 212 and a pad portion connected to the second through electrode 232 on the lower surface of the second insulating layer 212.
  • a third circuit pattern layer 223 is formed.
  • the second through electrode 232 may include a second void portion 232V.
  • a third insulating layer 213 is formed on the lower surface of the second insulating layer 212. Then, in the embodiment, the third through electrode 233 penetrating the third insulating layer 213 and a pad portion connected to the third through electrode 233 on the lower surface of the third insulating layer 213. A fourth circuit pattern layer 224 is formed.
  • the third through electrode 233 may include a third void portion 233V.
  • a process of removing the carrier insulating layer CB1 and the metal layer CB2 may be performed.
  • a first protective layer 241 is formed on the upper surface of the first insulating layer 211, and a second protective layer is formed on the lower surface of the third insulating layer 213.
  • a process of forming 242 may proceed.
  • the circuit board of the embodiment includes an insulating layer and a penetration electrode penetrating the insulating layer.
  • the through electrode includes a void portion that is an empty space not filled with a conductive material.
  • a first pad part disposed on the upper surface of the through electrode is included.
  • the thickness of the through electrode may exceed 80 ⁇ m, and the upper surface of the first pad part may be a flat surface not including a concave part. That is, in the comparative example, as the thickness of the through electrode has a certain level or more, a concave portion concave downward is formed on the upper surface of the first pad portion.
  • a void portion is included in the through electrode, and through this, a concave portion formed in the first pad portion may be removed. Accordingly, in the embodiment, flatness of the circuit board may be maintained, and thus electrical reliability and physical reliability of the circuit board may be improved. In addition, in the embodiment, an additional plating process and a polishing process performed to remove the concave portion may be omitted, and thus the manufacturing process may be simplified.
  • the void portion in the through electrode of the embodiment may include a first region having a second slope different from the first slope of the through electrode.
  • the second inclination may differ from the first inclination only in the degree of inclination, and may have the same inclination direction.
  • the elasticity of the through electrode and the elasticity of the circuit board may be improved through the first region of the void portion having the second slope having the same inclined direction as the first slope, and thereby causing damage due to thermal shock. to allow absorption of Accordingly, in the embodiment, cracks that may occur due to damage that may occur in various use environments may be prevented, and thus physical reliability of the circuit board may be improved.
  • the void portion of the through electrode of the embodiment may include a second region having a third inclination different from the first inclination of the through electrode.
  • the third inclination may be different from the first inclination degree as well as in an inclination direction.
  • the strength of the through electrode and the strength of the circuit board can be improved by using the second region of the void portion having a third inclination that is different from the first inclination direction, Through this, the bending characteristics can be improved. That is, as the second region of the void portion having the third inclination has a different inclination direction from the first inclination of the through electrode, it may function to support the through electrode, and accordingly, the through electrode and the circuit board strength can be improved.
  • circuit board having the characteristics of the above-described invention when used in IT devices or home appliances such as smart phones, server computers, TVs, etc., functions such as signal transmission or power supply can be stably performed.
  • a circuit board having the characteristics of the present invention when a circuit board having the characteristics of the present invention performs a semiconductor package function, it can function to safely protect a semiconductor chip from external moisture or contaminants, and can prevent leakage current or electrical short circuit between terminals. Alternatively, it is possible to solve the problem of electrical opening of terminals supplied to the semiconductor chip.
  • the circuit board having the characteristics of the above-described invention can maintain the stable function of the IT device or home appliance, so that the entire product and the circuit board to which the present invention is applied can achieve functional integrity or technical interoperability with each other.
  • the circuit board having the characteristics of the above-described invention When the circuit board having the characteristics of the above-described invention is used in a transportation device such as a vehicle, it is possible to solve the problem of distortion of signals transmitted to the transportation device, or to safely protect a semiconductor chip that controls the transportation device from the outside, and to prevent leaks.
  • the stability of the transportation device can be further improved by solving the problem of electrical short circuit between currents or terminals or electrical openness of terminals supplying semiconductor chips. Therefore, the transport device and the circuit board to which the present invention is applied can achieve functional integrity or technical interoperability with each other.
  • the circuit board having the characteristics of the above-described invention when used in a transport device such as a vehicle, a signal of high current required in the vehicle can be transmitted at high speed, thereby improving the safety of the transport device.
  • the circuit board and the semiconductor package including the circuit board can operate normally, thereby safely protecting the driver.

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Abstract

실시 예에 따른 회로 기판은 상면 및 하면을 포함하는 절연층; 및 상기 절연층의 상면 및 하면을 관통하며, 상기 절연층의 하면을 향할수록 폭이 점진적으로 감소하는 제1 경사를 갖는 관통 전극을 포함하고, 상기 관통 전극은, 상기 제1 경사와 다른 경사를 갖는 보이드부를 포함한다.

Description

회로 기판 및 이를 포함하는 반도체 패키지
실시 예는 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
전자부품의 소형화, 경량화, 집적화가 가속되면서 회로의 선폭이 미세화하고 있다. 특히, 반도체 칩의 디자인룰이 나노미터 스케일로 집적화함에 따라, 반도체 칩을 실장하는 패키지기판 또는 회로기판의 회로 선폭이 수 마이크로미터 이하로 미세화하고 있다.
회로기판의 회로집적도를 증가시키기 위해서, 즉 회로 선폭을 미세화하기 위하여 다양한 공법들이 제안된 바 있다. 동도금 후 패턴을 형성하기 위해 식각하는 단계에서의 회로 선폭의 손실을 방지하기 위한 목적에서, 에스에이피(SAP; semi-additive process) 공법과 앰셉(MSAP; modified semi-additive process) 등이 제안되었다.
이후, 보다 미세한 회로패턴을 구현하기 위해서 동박을 절연층 속에 묻어서 매립하는 임베디드 트레이스(Embedded Trace Substrate; 이하 'ETS'라 칭함) 공법이 당업계에서 사용되고 있다. ETS 공법은 동박회로를 절연층 표면에 형성하는 대신에, 절연층 속에 매립형식으로 제조하기 때문에 식각으로 인한 회로손실이 없어서 회로 피치를 미세화하는데 유리하다.
한편, 이와 같은 회로 기판에는 층간 도통을 위한 관통 전극을 포함한다. 상기 관통 전극은 회로 기판의 절연층을 관통하는 관통 홀 내에 진도성 물질을 충진하는 것에 의해 형성될 수 있다. 상기 관통 전극은 다양한 기능을 하며, 일 예로 신호 전달, 방열 및 차폐 기능 등을 할 수 있다.
또한, 회로 기판은 상기 절연층의 상면에 배치되고, 상기 관통 전극과 연결되는 패드부를 포함한다. 이때, 상기 패드부는 상기 관통 홀의 충진 공정에서, 상기 관통 전극과 함께 형성된다.
한편, 최근들어 회로 기판의 열충격 향상이나 방열 특성을 향상시키기 위해 절연층의 두께가 증가하고 있다. 이때, 상기 절연층의 두께가 증가할수록 상기 관통 홀의 깊이가 깊어지며, 이에 따라 상기 관통 홀의 충진 시에 상기 패드부의 상면이 상기 관통 전극을 향하는 방향으로 오목한 형상을 가지게 된다.
그리고, 상기 패드부의 상면이 오목한 형상을 가지는 경우, 회로 기판의 평탄도가 감소하고, 이에 따른 다양한 신뢰성 문제를 발생시킬 수 있다.
예를 들어, 회로 기판은 다층 적층 구조를 가진다. 이때, 상기 패드부의 상면이 오목한 형상을 가지는 경우, 상기 패드부 상에 추가로 적층되는 절연층이나 회로 패턴층의 표면도 오목한 형상을 가지며, 이에 따른 회로 기판의 전체적인 평탄도가 감소할 수 있다. 그리고, 상기 회로 기판의 평탄도가 감소하는 경우, 관통 홀의 형성 시에 상기 관통 홀의 위치가 틀어지는 문제 등이 발생하고, 이에 따른 관통 전극과 패드부 사이의 정렬성이 감소하는 문제가 있다.
실시 예에서는 새로운 구조의 회로기판 및 이를 포함하는 반도체 패키지를 제공하고자 한다.
또한, 실시 예에서는 보이드가 형성된 관통 전극을 포함하는 회로 기판 및 이를 포함하는 반도체 패키지를 제공하고자 한다.
또한, 실시 예에서는 패드부의 평탄도를 향상시킬 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공하고자 한다.
또한, 실시 예에서는 신축성이 향상되고, 열 충격에 강한 회로 기판 및 이를 포함하는 반도체 패키지를 제공하고자 한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 상면 및 하면을 포함하는 절연층; 및 상기 절연층의 상면 및 하면을 관통하며, 상기 절연층의 하면을 향할수록 폭이 점진적으로 감소하는 제1 경사를 갖는 관통 전극을 포함하고, 상기 관통 전극은, 상기 제1 경사와 다른 경사를 갖는 보이드부를 포함한다.
또한, 상기 보이드부의 수직 단면 형상은 마름모 형상을 가진다.
또한, 상기 보이드부는, 상기 관통 전극의 하면에 인접하고, 상기 관통 전극의 상면을 향할수록 폭이 점진적으로 증가하는 제2 경사를 갖는 제1 영역과, 상기 관통 전극의 상면에 인접하고, 상기 관통 전극의 상면을 향할수록 폭이 점진적으로 감소하는 제3 경사를 갖는 제2 영역을 포함한다.
또한, 상기 보이드부의 상기 제2 영역의 수직 거리는, 상기 보이드부의 상기 제1 영역의 수직 거리보다 크다.
또한, 상기 보이드부의 제1 영역의 제2 경사와 상기 관통 전극의 제1 경사는 서로 동일한 방향으로 기울어진다.
또한, 상기 보이드부의 제2 영역의 제3 경사와 상기 관통 전극의 제1 경사는 서로 다른 방향으로 기울어진다.
또한, 상기 보이드부의 제1 영역의 최하단에서 제2 영역의 최상단까지의 수직 거리는, 상기 관통 전극의 두께의 20% 내지 80%의 범위를 만족한다.
또한, 상기 보이드부의 폭이 가장 넓은 영역에서의 폭은, 상기 관통 전극의 하면의 폭의 30% 내지 80%의 범위를 만족한다.
또한, 상기 보이드부의 제1 영역은, 상기 제2 경사를 가지는 수직 단면의 제1 측변을 포함하고, 상기 보이드부의 제2 영역은, 상기 제1 측변과 연결되고, 상기 제3 경사를 가지는 수직 단면의 제2 측변을 포함한다.
또한, 상기 제1 측변 및 제2 측변 중 적어도 하나는, 상기 제2 경사 또는 상기 제3 경사를 가지는 직선을 포함한다.
또한, 상기 제1 측변 및 제2 측변 중 적어도 하나는, 상기 보이드부의 두께 방향으로 일정 곡률을 가지는 곡면을 포함하며, 상기 곡면은, 상기 보이드부의 외측 방향으로 볼록한 곡면 및 상기 보이드부의 내측 방향으로 오목한 곡면 중 적어도 하나를 포함한다.
또한,상기 제1 측변 및 제2 측변 중 적어도 하나는, 상기 보이드부의 제1 수직 단면에서, 상기 제2 경사 또는 상기 제3 경사를 가지는 직선, 상기 보이드부의 외측 방향으로 볼록한 곡면, 상기 보이드두의 내측 방향으로 오목한 곡면 중 어느 하나의 제1 형상을 가지고, 상기 제1 수직 단면과 다른 제2 수직 단면에서, 상기 제2 경사 또는 상기 제3 경사를 가지는 직선, 상기 보이드부의 외측 방향으로 볼록한 곡면, 상기 보이드두의 내측 방향으로 오목한 곡면 중 상기 제1 형상과 다른 제2 형상을 가진다.
또한, 상기 보이드부의 수직 단면 형상은 삼각형 형상을 가진다.
또한, 상기 보이드부는, 상기 관통 전극의 상면을 향할수록 폭이 점진적으로 감소하는 제3 경사를 갖는다.
또한, 상기 보이드부의 제3 경사와 상기 관통 전극의 제1 경사는 서로 다른 방향으로 기울어진다.
또한 상기 절연층의 상면에 배치되고, 상기 관통 전극의 상면과 연결되는 제1 패드부를 포함하는 제1 회로 패턴층; 및 상기 절연층의 하면에 배치되고, 상기 관통 전극의 하면과 연결되는 제2 패드부를 포함하는 제2 회로 패턴층을 포함하고, 상기 제1 패드부의 상면은 플랫하다.
한편, 실시 예에 따른 반도체 패키지는 상면 및 하면을 포함하는 절연층; 상기 절연층의 상면 및 하면을 관통하며, 상기 절연층의 하면을 향할수록 폭이 점진적으로 감소하는 제1 경사를 갖는 관통 전극; 상기 절연층의 상면에 배치되고, 상기 관통 전극의 상면과 연결되는 제1 패드부를 포함하는 제1 회로 패턴층; 상기 절연층의 하면에 배치되고, 상기 관통 전극의 하면과 연결되는 제2 패드부를 포함하는 제2 회로 패턴층; 상기 제1 패드부 배치되는 접속부; 상기 접속부 상에 배치되는 칩; 및 상기 칩을 몰딩하는 몰딩층을 포함하고, 상기 관통 전극은 제1 형상을 갖는 제1 보이드부 및 상기 제1 형상과 다른 제2 형상을 갖는 제2 보이드부 중 적어도 하나를 포함하고, 상기 제1 보이드부의 수직 단면은, 상기 관통 전극의 하면에 인접하고 상기 관통 전극의 상면을 향할수록 폭이 점진적으로 증가하며, 상기 제1 경사와 동일한 방향으로 기울어진 제2 경사를 갖는 제1 영역과, 상기 관통 전극의 상면에 인접하고, 상기 관통 전극의 상면을 향할수록 폭이 점진적으로 감소하며, 상기 제1 경사 및 상기 제2 경사와 다른 방향으로 기울어진 제3 경사를 갖는 제2 영역을 포함하는 마름모 형상을 가지고, 상기 제2 보이드부의 수직 단면은, 상기 관통 전극의 상면을 향할수록 폭이 점진적으로 감소하며, 상기 제1 경사와 다른 방향으로 기울어진 제3 경사를 갖는 영역을 포함하는 삼각형 형상을 가진다.
실시 예의 회로 기판은 절연층 및 상기 절연층을 관통하는 관통 전극을 포함한다. 이때, 상기 관통 전극은 전도성 물질이 채워지지 않은 비어 있는 공간인 보이드부를 포함한다. 또한, 실시 예에서는 상기 관통 전극의 상면에 배치된 제1 패드부를 포함한다. 이때, 관통 전극의 두께는 80㎛를 초과할 수 있으며, 상기 제1 패드부의 상면은 오목부를 포함하지 않는 편평한 표면일 수 있다. 즉, 비교 예에서는 상기 관통 전극의 두께가 일정 수준 이상을 가짐에 따라 상기 제1 패드부의 상면에는 하측 방향으로 오목한 오목부가 형성된다. 이에 반하여, 실시 예에서는 상기 관통 전극 내에 보이드부가 포함되도록 하고, 이를 통해 상기 제1 패드부에 형성되는 오목부를 제거할 수 있다. 이에 따라, 실시 예에서는 회로 기판의 평탄도를 유지할 수 있으며, 이에 따른 회로 기판의 전기적 신뢰성 및 물리적 신뢰성을 향상시킬 수 있다. 또한, 실시 예에서는 상기 오목부를 제거하기 위해 실시되는 추가적인 도금 공정 및 연마 공정을 생략할 수 있으며, 이에 따른 제조 공정을 간소화할 수 있다.
한편, 실시 예의 관통 전극 내의 보이드부는 상기 관통 전극이 가지는 제1 경사와 다른 제2 경사를 가진 제1 영역을 포함할 수 있다. 이때, 상기 제2 경사는 제1 경사와 기울어진 정도만이 다를 뿐, 기울어진 방향은 동일할 수 있다. 그리고, 실시 예에서는 상기 제1 경사와 기울어진 방향이 동일한 제2 경사를 가진 보이드부의 제1 영역을 통해 상기 관통전극의 신축성 및 회로 기판의 신축성을 향상시킬 수 있으며, 이에 따른 열 충격에 따른 데미지의 흡수가 가능하도록 한다. 이에 따라, 실시 예에서는 다양한 사용 환경에서 발생할 수 있는 데미지에 따라 발생할 수 있는 크랙을 방지할 수 있고, 이에 따른 회로 기판의 물리적 신뢰성을 향상시킬 수 있다.
또한, 실시 예의 관통 전극의 보이드부는 상기 관통 전극이 가지는 제1 경사와 다른 제3 경사를 가진 제2 영역을 포함할 수 있다. 이때, 상기 제3 경사는 상기 제1 경사와 기울어진 정도뿐 아니라, 기울어진 방향도 상이할 수 있다. 그리고, 실시 예에서는 상기 제1 경사와 기울어진 방향이 상이한 제3 경사를 가진 보이드부의 제2 영역을 이용하여 상기 관통 전극의 강도를 향상시킬 수 있고, 나아가 회로 기판의 강도를 향상시킬 수 있으며, 이를 통한 휨 특성을 향상시킬 수 있다. 즉, 상기 제3 경사를 가진 보이드부의 제2 영역은 상기 관통 전극의 제1 경사와 기울어진 방향이 상이함에 따라, 상기 관통 전극을 지지하는 기능을 할 수 있으며, 이에 따른 관통 전극 및 회로 기판의 강도를 향상시킬 수 있다.
도 1은 비교 예에 따른 회로 기판을 나타낸 도면이다.
도 2a는 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2b는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2c는 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2d는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2e는 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2f는 제6 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2g는 제7 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 3은 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 4a는 제1 실시 예에 따른 관통 전극을 나타낸 도면이다.
도 4b는 실시 예에 따른 관통 전극에 보이드부 포함된 실제 제품의 현미경 사진이다.
도 4c는 제2 실시 예에 따른 관통 전극을 나타낸 도면이다.
도 4d는 제3 실시 예에 따른 관통 전극을 나타낸 도면이다.
도 4e는 제4 실시 예에 따른 관통 전극을 나타낸 도면이다.
도 4f는 제5 실시 예에 따른 관통 전극을 나타낸 도면이다.
도 5는 실시 예에 따른 다층 구조의 회로 기판을 나타낸 도면이다.
도 6은 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 7a 및 도 7i는 도 5에 도시된 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우 뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
-비교 예(종래 기술의 구조 및 이의 문제점)-
도 1은 비교 예에 따른 회로 기판을 나타낸 도면이다.
도 1을 참조하면, 비교 예의 회로 기판은 절연층(10), 제1 회로 패턴층(20) 및 제2 회로 패턴층(30) 및 관통 전극(40)을 포함한다.
비교 예의 설명에 앞서, 회로 기판은 전자기기의 고기능화 및 반도체 디바이스의 고집적화에 수반하여 고밀도화가 요구되고 있다. 이에 따라, 회로 기판은 다층 구조를 가진다.
이러한 다층 구조의 회로 기판이 적용되는 제품군에는 FCBGA(Flip Chip Ball Grid Array)이나 FCCSP((Flip Chip Chip Scale Package)가 포함된다. 그리고, FCBGA나 FCCSP에 적용되는 회로 기판은 절연층을 포함할 수 있다.
이때, 상기 절연층은 열 충격 향상이나 방열 특성을 높이기 위해 일정 수준 이상의 두께를 가진다. 예를 들어, 상기 절연층은 다층 빌드업 구현을 위해 80㎛ 이상의 두께를 가지고 있다.
즉, 절연층(10)은 회로 기판의 강성을 확보하기 위해 유리 섬유를 포함할 수 있다. 예를 들어, 절연층(10)은 레진 및 상기 레진 내에 분산 배치된 유리 섬유를 포함하는 프리프레그를 포함할 수 있다.
또한, 절연층(10)의 하면에는 제1 회로 패턴층(20)이 배치된다. 또한, 절연층(20)의 상면에는 제2 회로 패턴층(30)이 배치된다.
또한, 절연층(10)에는, 상기 절연층(10)을 관통하며, 상기 제1 회로 패턴층(20) 및 상기 제2 회로 패턴층(30)과 연결되는 관통 전극(40)이 형성된다.
상기 관통 전극(40)은 절연층(10)을 관통하는 관통 홀을 전도성 물질로 충진하여 형성할 수 있다.
즉, 비교 예에서는 상기 절연층(10)을 레이저로 가공하여, 상기 관통 홀을 형성한다. 그리고, 비교 예에서는 상기 관통 홀을 전도성 물질로 충진하여 상기 관통 전극(40)을 형성한다.
이때, 상기 관통 홀을 전도성 물질로 충진하여 상기 관통 전극(40)을 형성할 때, 상기 관통 전극(40)과 연결되는 제2 회로 패턴층(30)도 함께 형성된다.
그러나, 상기와 같이 절연층(10)의 두께가 증가하는 추세이고, 이에 따라 상기 관통 홀의 깊이도 깊어지고 있으며, 이에 따라 제2 회로 패턴층(30)의 형성 시에 표면에 딤플이 발생하는 문제가 있다.
예를 들어, 상기 제2 회로 패턴층(30)은 상기 관통 전극(40)과 수직으로 중첩되는 패드부(30D)를 포함한다. 이때, 상기 패드부(30D)는 상기 관통 홀의 충진 시에, 상기 관통 전극(40)과 함께 형성될 수 있다. 이때, 상기 관통 홀의 깊이가 증가함에 따라, 상기 관통 홀에 충진되는 도전성 물질의 양도 증가하고 있다. 이에 따라 상기 관통 전극(40)과 수직으로 중첩되는 패드부(30D)의 상면은 상기 관통 전극(40)을 향하는 방향으로 오목한 형상을 가지게 된다. 그리고, 상기 패드부(30D)의 상면이 오목한 형상을 가지는 경우, 이에 따른 회로 기판의 전체적인 평탄도가 감소하여 다양한 신뢰성 문제를 발생시킬 수 있다.
예를 들어, 회로 기판은 다층 적층 구조를 가진다. 이때, 상기 패드부(30D)의 상면이 오목한 형상을 가지는 경우, 상기 패드부(30D) 상에 추가로 적층되는 절연층이나 회로 패턴층의 표면도 오목한 형상을 가지며, 이에 따른 회로 기판의 전체적인 평탄도가 감소할 수 있다. 그리고, 상기 회로 기판의 평탄도가 감소하는 경우, 추가 적층된 절연층에 관통 홀을 형성하는 경우, 상기 관통 홀의 위치가 틀어지는 문제 등이 발생하고, 이에 따른 관통 전극과 패드부 사이의 정렬성이 감소하는 문제가 있다.
이에 따라, 실시 예에서는 관통 전극과 패드부를 형성하는 과정에서 발생하는 상기 패드부의 표면의 오목부를 제거할 수 있도록 한다.
나아가, 실시 예에서는 일정 두께 이상을 가지는 절연층을 포함하는 회로 기판의 신축성을 향상시켜, 이에 따른 열 충격에 강한 회로 기판 및 이를 포함하는 반도체 패키지를 제공하고자 한다.
-전자 디바이스-
실시 예의 설명에 앞서, 실시 예의 반도체 패키지가 적용되는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지에는 다양한 반도체 소자가 실장될 수 있다.
상기 반도체 소자는 능동소자 및/또는 수동소자를 포함할 수 있다. 능동소자는 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC) 형태의 반도체칩일 수 있다. 반도체 소자는 로직 칩, 메모리칩 등일 수 있다. 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 애플리케이션 프로세서(AP) 칩이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다.
메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
또한, 상기 전자 디바이스는 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 차량, 고성능 서버, 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
이하에서는 실시 예에 따른 회로 기판을 포함하는 반도체 패키지에 대해 설명하기로 한다. 실시 예의 반도체 패키지는 추후 설명될 회로 기판을 포함한 다양한 패키지 구조를 가질 수 있다. 그리고 일 실시 예에서의 상기 회로 기판은 이하에서 설명되는 패키지 기판일 수 있고, 다른 실시 예에서의 상기 회로 기판은 이하에서 설명되는 인터포저일 수 있다.
도 2a는 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 2b는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 2c는 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 2d는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 2e는 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 2f는 제6 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 2g는 제7 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2a를 참조하면, 제1 실시 예의 반도체 패키지는 제1 기판(1100), 제2 기판(1200) 및 반도체 소자(1300)를 포함할 수 있다.
상기 제1 기판(1100)은 패키지 기판을 의미한다.
예를 들어, 상기 제1 기판(1100)은 적어도 하나의 외부 기판이 결합되는 공간을 제공할 수 있다. 상기 외부 기판은 상기 제1 기판(1100) 상에 결합되는 제2 기판(1200)을 의미할 수 있다. 또한, 상기 외부 기판은 상기 제1 기판(1100)의 하부에 결합되는 전자 디바이스에 포함된 메인 보드를 의미할 수 있다.
또한, 도면상에 도시하지는 않았지만, 상기 제1 기판(1100)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다.
상기 제1 기판(1100)은 적어도 하나의 절연층, 상기 적어도 하나의 절연층에 배치된 전극, 및 상기 적어도 하나의 절연층을 관통하는 관통부를 포함한다.
상기 제1 기판(1100) 상에는 제2 기판(1200)이 배치된다.
상기 제2 기판(1200)은 인터포저일 수 있다. 예를 들어, 상기 제2 기판(1200)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다. 상기 제2 기판(1200)은 상기 적어도 하나의 반도체 소자(1300)와 연결될 수 있다. 예를 들어, 제2 기판(1200)은 제1 반도체 소자(1310) 및 제2 반도체 소자(1320)가 실장되는 공간을 제공할 수 있다. 상기 제2 기판(1200)은 상기 제1 반도체 소자(1310)와 제2 반도체 소자(1320) 사이를 전기적으로 연결하면서, 상기 제1 및 제2 반도체 소자(1310, 1320)와 상기 제1 기판(1100) 사이를 전기적으로 연결할 수 있다. 즉, 상기 제2 기판(1200)은 복수의 반도체 소자 사이의 수평적 연결 기능 및 반도체 소자와 패키지 기판 사이의 수직적 연결 기능을 할 수 있다.
도 2에서는 상기 제2 기판(1200) 상에 2개의 반도체 소자(1310, 1320)가 배치되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 기판(1200) 상에는 1개의 반도체 소자가 배치될 수 있고, 이와 다르게 3개 이상의 반도체 소자가 배치될 수 있다.
제2 기판(1200)은 상기 반도체 소자(1300)와 상기 제1 기판(1100) 사이에 배치될 수 있다.
일 실시 예에서, 상기 제2 기판(1200)은 반도체 소자 기능을 하는 액티브 인터포저일 수 있다. 상기 제2 기판(1200)이 반도체 소자 기능을 하는 경우, 실시 예의 패키지는 상기 제1 기판(1100) 상에 수직 방향으로의 적층 구조를 가지고 복수의 로직 칩이 실장될 수 있다. 그리고 상기 로직 칩 중 상기 액티브 인터포져에 대응하는 제1 로직 칩은 해당 로직 칩의 기능을 하면서, 이의 상부에 배치된 제2 로직 칩과 상기 제1 기판(1100) 사이의 신호 전달 기능을 수행할 수 있다.
다른 실시 예에 따르면, 상기 제2 기판(1200)은 패시브 인터포져일 수 있다. 예를 들어, 상기 제2 기판(1200)은 상기 반도체 소자(1300)와 상기 제1 기판(1100) 사이에서의 신호 중계 기능을 할 수 있다. 예를 들어, 상기 반도체 소자(1300)는 5G, 사물인터넷(IOT, Internet of Things), 화질 증가, 통신 속도 증가 등의 이유로 단자의 개수가 점차 증가하고 있다. 즉 상기 반도체 소자(1300)에 구비되는 단자의 개수가 증가하고, 이에 의해 단자의 폭이나 복수의 단자들 사이의 간격이 감소하고 있다. 이때, 상기 제1 기판(1100)은 전자 디바이스의 메인 보드와 연결된다. 이에 따라, 상기 제1 기판(1100)에 구비된 전극들이 상기 반도체 소자(1300) 및 상기 메인 보드와 각각 연결되기 위한 폭 및 간격을 가지기 위해서는 상기 제1 기판(1100)의 두께가 증가하거나, 상기 제1 기판(1100)의 층 구조가 복잡해지는 문제가 있다. 따라서, 제1 실시 예는 상기 제1 기판(1100)과 상기 반도체 소자(1300)에 제2 기판(1200)을 배치한다. 그리고 상기 제2 기판(1200)은 상기 반도체 소자(1300)의 단자에 대응하는 미세 폭 및 간격을 가지는 전극을 포함할 수 있다.
상기 반도체 소자(1300)는 로직 칩, 메모리칩 등일 수 있다. 상기 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 AP 이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다. 그리고 상기 메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 제1 실시 예의 반도체 패키지는 접속부를 포함할 수 있다.
예를 들어, 반도체 패키지는 제1 기판(1100)과 상기 제2 기판(1200) 사이에 배치되는 제1 접속부(1410)를 포함한다. 상기 제1 접속부(1410)는 상기 제1 기판(1100)에 상기 제2 기판(1200)을 결합시키면서 이들 사이를 전기적으로 연결한다.
예를 들어, 반도체 패키지는 제2 기판(1200)과 반도체 소자(1300) 사이에 배치되는 제2 접속부(1420)를 포함할 수 있다. 상기 제2 접속부(1420)는 상기 제2 기판(1200) 상에 상기 반도체 소자(1300)를 결합시키면서 이들 사이를 전기적으로 연결할 수 있다.
반도체 패키지는 제1 기판(1100)의 하면에 배치된 제3 접속부(1430)를 포함한다. 상기 제3 접속부(1430)는 상기 제1 기판(1100)을 메인 보드에 결합시키면서, 이들 사이를 전기적으로 연결할 수 있다.
이때, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 와이어 본딩, 솔더 본딩, 메탈 간 다이렉트 본딩 중 적어도 하나의 본딩 방식을 이용하여 복수의 구성 요소 사이를 전기적으로 연결할 수 있다. 즉, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 복수의 구성 요소를 전기적으로 연결하는 기능을 갖기 때문에, 메탈 간 다이렉트 본딩을 이용할 경우 반도체 패키지는 솔더나 와이어가 아닌, 전기적으로 연결되는 부분으로 이해될 수 있다.
상기 와이어 본딩 방식은 금(Au) 등의 도선을 이용하여 복수의 구성 요소 사이를 전기적으로 연결하는 것을 의미할 수 있다. 또한, 상기 솔더 본딩 방식은 Sn, Ag, Cu 중 적어도 하나를 포함하는 물질을 이용하여 복수의 구성요소 사이를 전기적으로 연결할 수 있다. 또한, 메탈 간 다이렉트 본딩 방식은 솔더, 와이어, 전도성 접착제 등의 부재 없이, 복수의 구성 요소 사이에 열과 압력을 인가하여 재결정화하고, 이를 통해 복수의 구성요소 사이를 직접 결합시키는 것을 의미할 수 있다. 그리고, 메탈 간 다이렉트 본딩 방식은 상기 제2 접속부(1420)에 의한 본딩 방식을 의미할 수 있다. 이 경우, 상기 제2 접속부(1420)는 상기 재결정화에 의해 복수의 구성요소 사이에 형성되는 금속층을 의미할 수 있다.
구체적으로, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 TC(Thermal Compression) 본딩 방식에 의해 복수의 구성을 서로 결합시킬 수 있다. 상기 TC 본딩은 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)에 열과 압력을 가하여 복수의 구성 사이를 직접 결합시키는 방식을 의미할 수 있다.
이때, 상기 제1 기판(1100) 및 제2 기판(1200) 중 적어도 하나에서, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)가 배치되는 전극에는 돌출부가 배치될 수 있다. 상기 돌출부는 상기 제1 기판(1100) 또는 제2 기판(1200)에서 외측 방향을 향하여 돌출될 수 있다.
상기 돌출부는 범프(bump)라고 할 수 있다. 상기 돌출부는 포스트(post)라고도 할 수 있다. 상기 돌출부는 필라(pillar)라고도 할 수 있다. 바람직하게, 상기 돌출부는 제2 기판(1200)의 전극 중 상기 반도체 소자(1300)와의 결합을 위한 제2 접속부(1420)가 배치된 전극을 의미할 수 있다. 즉, 상기 반도체 소자(1300)의 단자들의 피치가 미세화되면서, 상기 반도체 소자(1300)의 단자와 각각 연결되는 제2 접속부(1420)의 단락이 발생할 수 있다. 따라서, 실시 예는 상기 제2 접속부(1420)의 볼륨을 줄이기 위해 상기 제2 접속부(1420)가 배치되는 상기 제2 기판(1200)의 전극에 돌출부가 포함되도록 한다. 상기 돌출부는 제2 기판(1200)의 전극과 상기 반도체 소자(1300)의 단자 사이의 정합도 및 상기 제2 접속부(1420)의 확산을 방지할 수 있다.
한편, 도 2b를 참조하면, 제2 실시 예의 반도체 패키지는 상기 제2 기판(1200)에 연결 부재(1210)가 배치되는 점에서 제1 실시 예의 반도체 패키지와 차이가 있다. 상기 연결 부재(1210)는 브리지 기판이라고 할 수 있다. 예를 들어, 상기 연결 부재(1210)는 재배선층을 포함할 수 있다.
일 실시 예에서, 연결 부재(1210)는 실리콘 브리지일 수 있다. 즉, 상기 연결 부재(1210)는 실리콘 기판과 상기 실리콘 기판 상에 배치되는 재배선층을 포함할 수 있다.
다른 실시 예에서, 상기 연결 부재(1210)는 유기 브리지일 수 있다. 예를 들어, 상기 연결 부재(1210)는 유기물을 포함할 수 있다. 예를 들어, 상기 연결 부재(1210)는 상기 실리콘 기판 대신에 유기물을 포함하는 유기 기판을 포함한다.
상기 연결 부재(1210)는 상기 제2 기판(1200) 내에 매립될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 연결 부재(1210)는 상기 제2 기판(1200) 상에 돌출되는 구조를 가지고 배치될 수 있다.
또한, 상기 제2 기판(1200)은 캐비티를 포함할 수 있고, 상기 연결 부재(1210)는 상기 제2 기판(1200)의 상기 캐비티 내에 배치될 수 있다.
상기 연결 부재(1210)는 상기 제2 기판(1200) 상에 배치되는 복수의 반도체 소자 사이를 수평적으로 연결할 수 있다.
도 2c를 참조하면, 제3 실시 예의 반도체 패키지는 제2 기판(1200) 및 반도체 소자(1300)를 포함한다. 이때, 제3 실시 예의 반도체 패키지는 제2 실시 예의 반도체 패키지 대비 제1 기판(1100)이 제거된 구조를 가진다.
즉, 제3 실시 예의 제2 기판(1200)은 인터포저 기능을 하면서 패키지 기판의 기능을 할 수 있다.
상기 제2 기판(1200)의 하면에 배치된 제1 접속부(1410)는 전자 디바이스의 메인 보드에 상기 제2 기판(1200)을 결합시킬 수 있다.
도 2d를 참조하면, 제4 실시 예의 반도체 패키지는 제1 기판(1100) 및 반도체 소자(1300)를 포함한다.
이때, 제4 실시 예의 반도체 패키지는 제2 실시 예의 반도체 패키지 대비 제2 기판(1200)이 제거된 구조를 가진다.
즉, 제4 실시 예의 제1 기판(1100)은 패키지 기판 기능을 하면서, 상기 반도체 소자(1300)와 메인 보드 사이를 연결하는 인터포저 기능을 할 수 있다. 이를 위해, 제1 기판(1100)에는 복수의 반도체 소자 사이를 연결하기 위한 연결 부재(1110)를 포함할 수 있다. 상기 연결 부재(1110)는 복수의 반도체 소자 사이를 연결하는 실리콘 브리지 또는 유기물 브리지일 수 있다.
도 2e를 참조하면, 제5 실시 예의 반도체 패키지는 제4 실시 예의 반도체 패키지 대비, 제3 반도체 소자(1330)를 더 포함한다.
이를 위해, 제1 기판(1100)의 하면에는 제4 접속부(1440)가 배치된다.
그리고, 상기 제4 접속부(1400)에는 제3 반도체 소자(1330)가 배치될 수 있다. 즉, 제5 실시 예의 반도체 패키지는 상측 및 하측에 각각 반도체 소자가 실장되는 구조를 가질 수 있다.
이때, 상기 제3 반도체 소자(1330)는 도 2c의 반도체 패키지에서, 제2 기판(1200)의 하면에 배치된 구조를 가질 수도 있을 것이다.
도 2f를 참조하면, 제6 실시 예의 반도체 패키지는 제1 기판(1100)을 포함한다.
상기 제1 기판(1100) 상에는 제1 반도체 소자(1310)가 배치될 수 있다. 이를 위해, 상기 제1 기판(1100)과 상기 제1 반도체 소자(1310) 사이에는 제1 접속부(1410)가 배치된다.
또한, 상기 제1 기판(1100)은 도전성 결합부(1450)를 포함한다. 상기 도전성 결합부(1450)는 상기 제1 기판(1100)에서 제2 반도체 소자(1320)를 향하여 더 돌출될 수 있다. 상기 도전성 결합부(1450)는 범프라고 할 수 있고, 이와 다르게 포스트라고도 할 수 있다. 상기 도전성 결합부(1450)는 상기 제1 기판(1100)의 최상측에 배치된 전극 상에 돌출된 구조를 가지고 배치될 수 있다.
상기 제1 기판(1100)의 상기 도전성 결합부(1450) 상에는 제2 반도체 소자(1320)가 배치된다. 이때, 상기 제2 반도체 소자(1320)는 상기 도전성 결합부(1450)를 통해 상기 제1 기판(1100)과 연결될 수 있다. 또한, 상기 제1 반도체 소자(1310)와 상기 제2 반도체 소자(1320) 상에는 제2 접속부(1420)가 배치될 수 있다.
이에 따라, 상기 제2 반도체 소자(1320)는 상기 제2 접속부(1420)를 통해 상기 제1 반도체 소자(1310)와 전기적으로 연결될 수 있다.
즉, 제2 반도체 소자(1320)는 도전성 결합부(1450)을 통해 제1 기판(1100)과 연결되면서, 상기 제2 접속부(1420)를 통해 상기 제1 반도체 소자(1310)와도 연결된다.
이때, 상기 제2 반도체 소자(1320)는 상기 도전성 결합부(1450)을 통해 전원신호를 제공받을 수 있다. 또한, 상기 제2 반도체 소자(1320)는 상기 제2 접속부(1420)를 통해 상기 제1 반도체 소자(1310)와 통신 신호를 주고받을 수 있다.
제6 실시 예의 반도체 패키지는 도전성 결합부(1450)를 통해 상기 제2 반도체 소자(1320)에 전원신호를 제공함으로써, 상기 제2 반도체 소자(1320)의 구동을 위한 충분한 전원의 제공이 가능하다. 이에 따라, 실시 예는 상기 제2 반도체 소자(1320)의 구동 특성을 향상시킬 수 있다. 즉, 실시 예는 제2 반도체 소자(1320)에 제공되는 전원이 부족 문제를 해결할 수 있다. 나아가, 실시 예는 상기 제2 반도체 소자(1320)의 전원 신호 및 통신 신호가 상기 도전성 결합부(1450)와 제2 접속부(1420)를 통해 서로 다른 경로를 통해 제공되도록 한다. 이를 통해, 실시 예는 상기 전원 신호에 의해 상기 통신 신호의 손실이 발생하는 문제를 해결할 수 있다. 예를 들어, 실시 예는 전원 신호의 통신 신호 사이의 상호 간섭을 최소화할 수 있다. 한편, 제6 실시 예에서의 상기 제2 반도체 소자(1320)는 POP 구조를 가지고 제1 기판(1100) 상에 배치될 수 있다. 예를 들어, 상기 제2 반도체 소자(1320)는 메모리 칩을 포함하는 메모리 패키지일 수 있다. 그리고 상기 메모리 패키지는 상기 도전성 결합부(1450) 상에 결합될 수 있다. 이때, 상기 메모리 패키지는 상기 제1 반도체 소자(1310)와는 연결되지 않을 수 있다.
도 2g를 참조하면, 제7 실시 예의 반도체 패키지는 제1 기판(1100), 제1 접속부(1410), 제1 접속부(1410), 반도체 소자(1300) 및 제3 접속부(1430)를 포함한다.
이때, 제7 실시 예의 반도체 패키지는 제4 실시 예의 반도체 패키지 대비 연결 부재(1110)가 제거되면서, 상기 제1 기판(1100)이 복수의 기판층을 포함하는 것에서 차이가 있다.
상기 제1 기판(1100)은 복수의 기판층을 포함한다. 예를 들어, 제1 기판(1100)은 패키지 기판에 대응하는 제1 기판층(1100A)과 연결 부재의 재배선층에 대응하는 제2 기판층(1100B)을 포함할 수 있다.
즉, 상기 제1 기판(1100)은 제1 기판층(1100A) 상에 재배선층에 대응하는 제2 기판층(1100B)을 배치한다.
다시 말해서, 제7 실시 예의 반도체 패키지는 일체로 형성된 제1 기판층(1100A) 및 제2 기판층(1100B)을 포함한다. 상기 제2 기판층(1100B)의 절연층의 물질은 제1 기판층(1100A)의 절연층의 물질과 다를 수 있다. 예를 들어, 제2 기판층(1100B)의 절연층의 물질은 광경화성 물질을 포함할 수 있다. 예를 들어, 상기 제2 기판층(1100B)은 PID(Photo Imageable Dielectric)일 수 있다. 그리고, 상기 제2 기판층(1100B)은 광경화성 물질을 포함함에 따라 전극의 미세화가 가능하다. 따라서, 제7 실시 예는 제1 기판층(1100A) 상에 광 경화성 물질의 절연층을 순차적으로 적층하고, 상기 광 경화성 물질의 절연층 상에 미세화된 전극을 형성하는 것에 의해 제2 기판층(1100B)을 형성할 수 있다. 이를 통해 상기 제2 기판(1100B)은 미세화된 전극을 포함하는 재배선층일 수 있다.
이하에서는 실시 예의 회로 기판에 대해 설명한다.
실시 예의 회로 기판의 설명에 앞서, 이하에서 설명되는 회로 기판은 이전의 반도체 패키지에 포함된 복수의 기판 중 어느 하나의 기판을 의미할 수 있다.
예를 들어, 일 실시 예에서의 이하에서 설명되는 회로 기판은 도 2a 내지 도 2g 중 어느 하나에 도시된 제1 기판(1100), 제2 기판(1200) 및 연결 부재(또는 브리지 기판, 1110, 1210)를 의미할 수 있다.
- 회로 기판 -
도 3은 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 3을 참조하면, 회로 기판은 절연층(110), 제1 회로 패턴층(130), 제2 회로 패턴층(120), 관통 전극(140)을 포함한다.
이때, 실시 예에서, 상기 관통 전극(140)은 보이드부(150)를 포함한다. 예를 들어, 상기 보이드부(150)는 상기 관통 전극(140) 내에, 전도성 물질이 충진되지 않은 비어 있는 영역 또는 공간을 의미할 수 있다. 실시 예에서는 절연층(10)을 관통하는 관통 홀을 전도성 물질로 충진하는 과정에서, 상기 관통 홀의 일부가 상기 전도성 물질로 채워지지 않도록 하여, 상기 관통 전극(140)에 상기 전도성 물질이 채워지지 않은 공간인 보이드부(150)가 포함되도록 한다. 그리고, 실시 예에서는 상기 관통 전극(140)에 포함된 보이드부(150)를 이용하여, 회로 기판의 전체적인 신축성을 향상시킬 수 있도록 한다. 나아가, 실시 예에서는 상기 관통 전극(140)에 보이드부(150)가 포함되도록 하여, 상기 관통 홀을 충진하는 과정에서 발생하는 상기 제1 회로 패턴층(130)의 패드부의 딤플을 해결할 수 있도록 한다.
실시 예의 회로 기판은 단층 구조를 가질 수 있고, 이와 다르게 다층 구조를 가질 수 있다. 예를 들어, 실시 예의 회로 기판은 절연층의 층수를 기준으로 1층 구조를 가질 수 있고, 이와 다르게 2층 이상의 구조를 가질 수 있다.
도 3에서는 회로 기판이 절연층 층수를 기준으로 1층 구조를 가지는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 회로 기판은 절연층의 층 수를 기준으로 2층 이상의 다층 구조를 가질 수 있으며, 이와 같은 경우, 도 2에서의 절연층은 상기 다층 구조의 절연층 중 어느 하나의 절연층을 나타낸 것일 수 있다.
회로기판은 절연층(110)을 포함할 수 있다. 상기 절연층(110)은 회로 기판의 열적 특성, 휨 특성 및 방열 특성 등의 향상을 위해, 일정 수준 이상의 두께를 가질 수 있다. 예를 들어, 절연층(110)은 80㎛ 내지 500㎛의 범위의 두께를 가질 수 있다. 예를 들어, 절연층(110)은 90㎛ 내지 450㎛의 범위의 두께를 가질 수 있다. 예를 들어, 절연층(110)은 100㎛ 내지 400㎛의 범위의 두께를 가질 수 있다. 상기 절연층(110)의 두께가 80㎛ 미만이면, 회로 기판의 전체적인 열적 특성, 휨 특성 및 방열 특성이 저하될 수 있다. 상기 절연층(110)의 두께가 500㎛를 초과하면, 회로 기판의 전체적인 두께가 증가할 수 있다.
한편, 이하에서 설명되는 본 발명의 실시 예의 회로 기판의 구조는 절연층의 두께가 80㎛ 미만의 슬림 기판에도 적용이 가능하다. 다만, 본원의 특징은 관통 전극(140)에 포함된 보이드부(150)에 있다. 이때, 상기 절연층(110)의 두께가 80㎛ 미만이고, 상기 관통 전극 내에 보이드부(150)가 포함되는 경우, 상기 보이드부(150)는 오히려 회로 기판의 강도를 저하시키는 요인으로 작용할 수 있다. 따라서, 실시 예에서는 80㎛ 이상의 두께를 가지는 절연층(110)에, 보이드부(150)를 포함하는 관통 전극(140)을 형성하여, 이에 따른 회로 기판에 신축성 및 열 충격 특성을 향상시키면서, 패드부에 형성되는 딤플을 제거할 수 있도록 한다.
한편, 상기와 같은 실시 예의 절연층(110)은 프리프레그를 포함할 수 있다. 예를 들어, 절연층(110)은 회로 기판의 물리적 강도를 증가시켜 회로 기판의 휨 특성(warpage)를 향상시킬 수 있도록 한다.
실시 예의 절연층(110)을 구성하는 프리프레그는 유리 섬유 실(glass yarn)으로 직조된 글라스 패브릭(glass fabric)과 같은 직물 시트(fabric sheet) 형태의 섬유층에 에폭시 수지 등을 함침된 구조를 가질 수 있다. 다만, 실시 예의 절연층(110)을 구성하는 프리프레그는 탄소 섬유 실로 직조된 직물 시트 형태의 섬유층을 포함할 수 있을 것이다.
구체적으로, 상기 절연층(110)은 수지 및 상기 수지 내에 배치되는 강화 섬유를 포함할 수 있다. 상기 수지는 에폭시 수지일 수 있으나, 이에 한정되는 것은 아니다. 상기 수지는 에폭시 수지에 특별히 제한되지 않으며, 예를 들어 분자 내에 에폭시기가 1개 이상 포함될 수 있고, 이와 다르게 에폭시계가 2개 이상 포함될 수 있으며, 이와 다르게 에폭시계가 4개 이상 포함될 수 있을 것이다. 또한, 상기 절연층(110)을 구성하는 수지는 나프탈렌(naphthalene)기가 포함될 수 있으며, 예를 들어, 방향족 아민형일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 수지는 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 S형 에폭시 수지, 페놀 노볼락형 에폭시 수지, 알킬페놀 노볼락형 에폭시 수지, 비페닐형 에폭시 수지, 아르알킬형 에폭시 수지, 디사이클로펜타디엔형 에폭시 수지, 나프탈렌형 에폭시 수지, 나프톨형 에폭시 수지, 페놀류와 페놀성 히드록실기를 갖는 방향족 알데히드와의 축합물의 에폭시 수지, 비페닐아르알킬형 에폭시 수지, 플루오렌형 에폭시 수지, 크산텐형 에폭시 수지, 트리글리시딜이소시아누레이트, 고무 변성형 에폭시 수지 및 인(phosphorous)계 에폭시 수지 등을 들 수 있으며, 나프탈렌계 에폭시 수지, 비스페놀 A형 에폭시 수지, 페놀 노볼락 에폭시 수지, 크레졸 노볼락 에폭시 수지, 고무 변성형 에폭시 수지, 및 인(phosphorous)계 에폭시 수지를 포함할 수 있다. 또한, 상기 강화 섬유는 유리 섬유, 탄소 섬유, 아라미드 섬유(예를 들어, 아라미드 계열의 유기 재료), 나일론(nylon), 실리카(silica) 계열의 무기 재료 또는 티타니아(titania) 계열의 무기 재료가 사용될 수 있다. 상기 강화 섬유는 상기 수지 내에서, 평면 방향으로 서로 교차하는 형태로 배열될 수 있다.
한편, 상기 유리 섬유, 탄소 섬유, 아라미드 섬유(예를 들어, 아라미드 계열의 유기 재료), 나일론(nylon), 실리카(silica) 계열의 무기 재료 또는 티타니아(titania) 계열의 무기 재료가 사용될 수 있다.
실시 예의 회로 기판은 절연층(110)을 관통하는 관통 전극(140)을 포함한다. 예를 들어, 관통 전극(140)은 절연층(110)의 상면 및 하면을 관통할 수 있다.
상기 관통 전극(140)은 상기 절연층(110)의 상면 및 하면을 관통하는 관통 홀 내에 전도성 물질을 충진하여 형성할 수 있다. 이때, 실시 예에서는 상기 관통 홀의 전체를 전도성 물질로 충진하지 않고, 일부만을 충진하여 상기 관통 전극(140)을 형성한다. 이에 따라, 실시 예에서의 관통 홀의 일부는 전도성 물질로 채워지지 않을 수 있다.
예를 들어, 실시 예에서의 관통 전극(140)은 상기 전도성 물질로 채워지지 않은 비어 있는 영역인 보이드부(150)를 포함할 수 있다.
상기 보이드부(150)는 특정 형상을 가질 수 있다. 예를 들어, 상기 보이드부(150)는 다각형 형상을 가질 수 있다. 예를 들어, 상기 보이드부(150)는 마름모 형상을 가질 수 있다. 예를 들어, 상기 보이드부(150)는 삼각형 형상을 가질 수 있다. 이때, 보이드부(150)의 형상은, 상기 보이드부(150)의 수직 단면의 형상을 의미할 수 있다. 상기 수직 단면은 실시 예의 관통 전극(140)의 상면과 하면을 향하는 수직 방향으로 절단한 단면을 의미할 수 있다. 즉, 상기 보이드부(150)는 수직 단면에서, 상기 마름모나 삼각형과 같은 형상을 가질 수 있다. 이때, 상기 보이드부(150)는 수직 단면에서, 상기 마름모나 삼각형과 같은 형상을 가지면서, 적어도 일 측면이 곡면을 가질 수 있다. 예를 들어, 상기 보이드부(150)는 수직 단면에서의 적어도 일 측면이 외측 방향을 향하여 볼록한 곡면을 가질 수 있다. 예를 들어, 상기 보이드부(150)는 수직 단면에서의 적어도 일 측면이 내측 방향을 향하여 오목한 곡면을 가질 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 보이드부(150)는 수직 단면의 형상이 기본적으로 삼각형 또는 마름모 형상을 가지는 범위 내에서 다양한 형상으로 변형이 가능할 수 있다. 또한, 상기와 같은 보이드부(150)의 형상은 실시 예의 절연층(110)을 관통하는 관통 홀의 폭의 변화나, 전도성 물질의 충진 조건의 변화를 통해 달성될 수 있다. 이에 대해서는 하기에서 상세히 설명하기로 한다.
한편, 상기 관통 전극(140)은 상기 절연층(110)의 상면에서 하면을 향할수록 폭이 점진적으로 감소하도록 제1 경사를 가질 수 있다. 예를 들어, 관통 전극(140)은 상부 폭이 하부 폭보다 큰 사다리꼴 형상을 가질 수 있다. 예를 들어, 상기 관통 전극(140)은 상기 절연층(110)을 관통하는 관통 홀이 형성되면, 상기 형성된 관통 홀 내부를 전도성 물질로 충진하여 형성할 수 있다.
상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있다. 상기 관통 홀이 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있다. 상기 관통 홀이 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용할 수 있다.
한편, 실시 예에서는 레이저에 의한 가공을 진행하여 상기 관통 홀(VH)을 형성할 수 있도록 한다. 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.
상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.
이때, 상기 관통 전극(140)을 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
한편, 절연층(110)의 상면에는 제1 회로 패턴층(130)이 배치될 수 있다. 이때, 상기 제1 회로 패턴층(130)은 상기 관통 전극(140)과 수직으로 중첩되는 제1 패드부를 포함할 수 있다.
상기 제1 회로 패턴층(130)의 제1 패드부는 상기 관통 전극(140)의 상면과 수직으로 중첩될 수 있다. 예를 들어, 상기 관통 전극(140)의 상면의 전체 영역은 상기 제1 회로 패턴층(130)의 제1 패드부와 수직으로 중첩될 수 있다. 예를 들어, 상기 제1 패드부의 폭은 상기 관통 전극(140)의 상면의 폭보다 큰 폭을 가질 수 있다. 이때, 상기 제1 패드부는 상기 관통 전극(140)의 상면을 전체적으로 덮도록 배치되며, 이에 따라 상기 제1 패드부가 가지는 기능(예를 들어, 신호 전달 기능, 방열 기능 또는 차폐 기능)의 특성(예를 들어, 신호 전달 특성, 방열 특성 또는 차폐 특성)을 향상시킬 수 있도록 한다.
또한, 상기 제2 회로 패턴층(120)의 제2 패드부는 상기 관통 전극(140)의 하면과 수직으로 중첩될 수 있다. 예를 들어, 상기 관통 전극(140)의 하면의 전체 영역은 상기 제2 회로 패턴층(120)의 제2 패드부와 수직으로 중첩될 수 있다. 예를 들어, 상기 제2 패드부의 폭은 상기 관통 전극(140)의 하면의 폭보다 큰 폭을 가질 수 있다. 이에 따라, 실시 예에서는 상기 제1 패드부에 대응하게, 상기 제2 패드부에 대해서도 신호 전달 특성, 방열 특성 또는 차폐 특성이 향상될 수 있도록 한다.
한편, 상기 관통 전극(140)의 상면의 폭은 하면의 폭보다 크다. 이에 따라, 상기 제1 패드부의 폭과 제2 패드부의 폭은 서로 다를 수 있다. 예를 들어, 상기 제1 패드부의 폭은 제2 패드부의 폭보다 클 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제2 패드부의 폭은 상기 제1 패드부의 폭과 동일하거나, 제1 패드부의 폭보다 클 수 있다.
상기 제1 회로 패턴층(130) 및 제2 회로 패턴층(120)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다.
또한, 제1 회로 패턴층(130) 및 제2 회로 패턴층(120)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로 패턴층(130) 및 제2 회로 패턴층(120)은 전기 전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 제1 회로 패턴층(130) 및 제2 회로 패턴층(120)은 통상적인 회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
이하에서는 실시 예에 따른 관통 전극(140) 및 상기 관통 전극(140)에 포함된 보이드부(150)에 대해 구체적으로 설명하기로 한다.
- 관통 전극 및 보이드부 -
도 4a는 제1 실시 예에 따른 관통 전극을 나타낸 도면이고, 도 4b는 실시 예에 따른 관통 전극에 보이드부 포함된 실제 제품의 현미경 사진이고, 도 4c는 제2 실시 예에 따른 관통 전극을 나타낸 도면이고, 도 4d는 제3 실시 예에 따른 관통 전극을 나타낸 도면이며, 도 4e는 제4 실시 예에 따른 관통 전극을 나타낸 도면이며, 도 4f는 제5 실시 예에 따른 관통 전극을 나타낸 도면이다.
도 4a를 참조하면, 제1 실시 예의 관통 전극(140)은 보이드부(150)를 포함한다.
이때, 관통 전극(140)은 상면에서 하면으로 갈수록 폭이 점진적으로 감소하는 제1 경사를 가질 수 있다.
예를 들어, 관통 전극(140)는 상면에서 하면으로 갈수록 폭이 점진적으로 감소하는 제1 경사를 가질 수 있다.
이를 위해, 관통 전극(140)은 제1 측변(140S1) 및 상기 제1 측변(140S1)과 반대되는 제2 측변(140S2)을 포함할 수 있다. 상기 관통 전극(140)의 제1 측변(140S1) 및 제2 측변(140S2)은 상기 관통 전극(140)의 수직 단면에서, 상기 관통 전극(140)의 서로 마주보는 측변을 의미할 수 있다.
그리고, 상기 관통 전극(140)의 제1 측변(140S1)은 제1 방향으로 기울어진 경사를 가질 수 있다. 예를 들어, 상기 관통 전극(140)의 제1 측변(140S1)은 우측 방향으로 기울어진 경사를 가질 수 있다.
또한, 상기 관통 전극(140)의 제2 측변(140S2)은 상기 제1 방향과 다른 제2 방향으로 기울어진 경사를 가질 수 있다. 예를 들어, 관통 전극(140)의 제2 측변(140S2)은 상기 제1 측변(140S1)과 반대 방향인 좌측 방향으로 기울어진 경사를 가질 수 있다.
실시 예의 관통 전극(140)은 상기 제1 측변(140S1) 및 제2 측변(140S2)의 기울어진 방향이 서로 다름에 따라, 상면에서 하면으로 갈수록 폭이 점진적으로 감소하는 경사를 가질 수 있다.
상기 관통 전극(140)은 보이드부(150)를 포함한다.
상기 보이드부(150)는 상기 관통 전극(140) 내에 형성될 수 있다. 예를 들어, 상기 보이드부(150)는 상기 관통 전극(140) 내에 전도성 물질이 채워지지 않은 비어 있는 공간 또는 영역일 수 있다.
상기 보이드부(150)는 회로 기판의 열 충격 특성이나, 신축성을 확보하기 위해, 특정 형상을 가질 수 있다.
또한, 상기 보이드부(150)는 상기 제1 회로 패턴층(130)의 제1 패드부의 평탄도를 확보하기 위해 형성될 수 있다. 예를 들어, 상기 절연층(110)의 두께는 80㎛ 이상을 가진다. 이때, 상기 절연층(110)의 두께가 80㎛ 이상인 경우, 상기 절연층(110)을 관통하는 관통 홀의 깊이가 증가하고, 이에 따라 상기 관통 홀 상에 배치되는 제1 패드부의 도금 균일도가 감소함에 따라, 상기 제1 패드부의 상면이 오목한 형상을 가지게 된다. 이에 따라, 실시 예에서는 상기 보이드부(150)를 이용하여 상기 제1 패드부의 표면에 대한 평탄도를 확보할 수 있도록 한다. 예를 들어, 실시 예에서는 상기 관통 홀을 충진할 시, 상기 전도성 물질이 상기 관통 홀의 일부에는 충진되지 않음에 따른 보이드부(150)를 형성한다. 그리고, 실시 예에서는 상기 관통 홀의 충진 시에, 상기 보이드부(150)가 가지는 면적에 대응하는 전도성 물질이 상기 제1 패드부를 형성할 수 있도록 하고, 이를 토대로 상기 제1 패드부의 상면의 평탄도를 확보할 수 있도록 한다.
나아가, 실시 예에서는 상기 보이드부(150)를 이용하여, 회로 기판의 강도를 유지하면서, 회로 기판의 신축성을 확보할 수 있도록 한다.
예를 들어, 보이드부(150)는 두께 방향으로 복수의 영역으로 구분될 수 있다.
예를 들어, 보이드부(150)는 상기 관통 전극(140)의 하면에 인접하게 형성되고, 상기 관통 전극(140)의 상면을 향할수록 폭이 점진적으로 증가하도록 제2 경사를 가지는 제1 영역(151)을 포함할 수 있다.
또한, 보이드부(150)는 상기 관통 전극(140)의 상면에 인접하게 형성되고, 상기 제1 영역(151)과 연통하며, 상기 관통 전극(140)의 상면을 향할수록 폭이 점진적으로 감소하도록 제3 경사를 가지는 제2 영역(152)을 포함할 수 있다.
이때, 상기 보이드부(150)의 제1 영역(151)이 가지는 제2 경사 및 상기 제2 영역(152)이 가지는 제3 경사는 상기 제1 경사와 다를 수 있다. 이때, 상기 제1 경사, 제2 경사 및 제3 경사가 다르다는 것은, 절연층(110)의 상면 또는 하면에 대한 경사각이 다르다는 것을 의미할 수 있다.
다만, 상기 보이드부(150)의 제1 영역(151)이 가지는 제2 경사의 기울어진 방향 및 상기 제2 영역(152)이 가지는 제3 경사의 기울어진 방향 중 적어도 하나는, 상기 관통 전극(140)의 제1 경사의 기울어진 방향과 동일할 수 있다.
예를 들어, 상기 보이드부(150)의 제1 영역(151)은 상기 제1 경사와 다른 제2 경사를 가질 수 있다. 다만, 상기 보이드부(150)의 제1 영역(151)의 제2 경사가 기울어진 방향은 상기 관통 전극(140)의 제1 경사의 기울어진 방향과 동일할 수 있다.
구체적으로, 보이드부(150)의 제1 영역(151)은 수직 단면에서, 상기 제1 관통 전극(140)의 제1 측변(140S1)과 마주보는 제1 측변(151S1)을 포함할 수 있다.
그리고, 상기 보이드부(150)의 제1 영역(151)의 제1 측변(151S1)은 상기 제1 관통 전극(140)의 제1 측변(140S1)이 가지는 제1 경사와 다른 제2 경사를 가질 수 있다. 다만, 상기 보이드부(150)의 제1 영역(151)의 제1 측변(151S1)의 제2 경사가 기울어진 방향은, 상기 관통 전극(140)의 제1 측변(140S1)의 제1 경사가 기울어진 방향과 동일할 수 있다. 예를 들어, 상기 보이드부(150)의 제1 영역(151)의 제1 측변(151S1)의 제2 경사는 제1 방향으로 기울어진 경사를 가질 수 있다. 예를 들어, 상기 보이드부(150)의 제1 영역(151)의 제1 측변(151S1)의 제2 경사는 우측 방향으로 기울어진 경사를 가질 수 있다.
또한, 상기 보이드부(150)의 제1 영역(151)은 수직 단면에서, 상기 제1 관통 전극(140)의 제2 측변(140S2)과 마주보는 제2 측변(151S2)을 포함할 수 있다.
그리고, 상기 보이드부(150)의 제1 영역(151)의 제2 측변(151S2)은 상기 제1 관통 전극(140)의 제2 측변(140S2)이 가지는 제1 경사와 다른 제2 경사를 가질 수 있다. 다만, 상기 보이드부(150)의 제1 영역(151)의 제2 측변(151S2)의 제2 경사가 기울어진 방향은 상기 관통 전극(140)의 제2 측변(140S2)의 제1 경사가 기울어진 방향과 동일할 수 있다. 예를 들어, 상기 보이드부(150)의 제1 영역(151)의 제2 측변(151S2)의 제2 경사는 제2 방향으로 기울어진 경사를 가질 수 있다. 예를 들어, 상기 보이드부(150)의 제1 영역(151)의 제2 측변(151S2)의 제2 경사는 좌측 방향으로 기울어진 경사를 가질 수 있다.
실시 예에서는 상기 보이드부(150)의 제1 영역(151)을 이용하여 상기 관통 전극(140)의 신축성을 향상시킬 수 있고, 나아가 회로 기판의 신축성을 향상시킬 수 있다.
예를 들어, 보이드부(150)의 제1 영역(151)이 가지는 제2 경사는 상기 관통 전극(140)이 가지는 제1 경사와는 다르지만, 상기 제1 경사와 상기 제2 경사는 동일한 제1 방향으로 기울어진 경사를 가진다.
이에 따라, 실시 예에서는 열 충격에 의해 관통 전극(140)의 충격 시에, 상기 보이드부(150)의 제1 영역(151)이 차지하는 공간만큼의 유동 공간이 확보될 수 있도록 하고, 이에 따른 회로 기판의 신축성을 향상시킬 수 있도록 한다.
예를 들어, 실시 예에서는 상기 관통 전극(140)에 보이드부(150)를 포함하는 것만으로도, 상기 관통 전극(140)의 신축성, 나아가 상기 회로 기판의 신축성을 확보할 수 있다.
나아가, 실시 예에서는 열 충격 발생 시에 상기 관통 전극의 제1 영역(151) 내에서 상기 열 충격의 흡수가 가능하도록 한다. 더 나아가, 실시 예에서는 상기 관통 전극(140)의 보이드부(150)의 제1 영역(151)이 가지는 제2 경사가 상기 관통 전극(140)이 가지는 제1 경사와 동일한 방향으로 기울어지도록 하여, 상기 제1 영역(151) 내에서, 상기 열 충격 발생 시에, 상기 열 충격 방향으로의 관통 전극(140)의 유동이 이루어질 수 있도록 하고, 이에 따른 관통 전극의 신축성, 나아가 회로 기판의 신축성을 향상시킬 수 있도록 한다.
한펴나, 실시 예에서의 보이드부(150)의 제2 영역(152)은 상기 제1 경사 및 제2 경사와 다른 제3 경사를 가질 수 있다. 다만, 상기 보이드부(150)의 제2 영역(152)의 제3 경사가 기울어진 방향은 상기 제1 경사 및 제2 경사가 기울어진 방향과 상이할 수 있다.
예를 들어, 실시 예의 보이드부(150)의 제2 영역(152)의 제3 경사가 기울어진 방향은, 상기 관통 전극(140)의 제1 경사가 기울어진 방향 및 상기 보이드부(150)의 제1 영역(151)의 제2 경사가 기울어진 방향과 상이할 수 있다.
구체적으로, 보이드부(150)의 제2 영역(152)은 수직 단면에서, 상기 제1 관통 전극(140)의 제1 측변(140S1)과 마주보는 제1 측변(152S1)을 포함할 수 있다.
그리고, 상기 보이드부(150)의 제2 영역(152)의 제1 측변(152S1)은 상기 제1 관통 전극(140)의 제1 측변(140S1)이 가지는 제1 경사와 다른 제3 경사를 가질 수 있다. 또한, 상기 보이드부(150)의 제2 영역(152)의 제1 측변(152S1)의 제3 경사가 기울어진 방향은, 상기 관통 전극(140)의 제1 측변(140S1)의 제1 경사가 기울어진 방향과 상이할 수 있다. 예를 들어, 상기 보이드부(150)의 제2 영역(152)의 제1 측변(152S1)의 제3 경사는 제2 방향으로 기울어진 경사를 가질 수 있다. 예를 들어, 상기 보이드부(150)의 제2 영역(152)의 제1 측변(152S1)의 제3 경사는 좌측 방향으로 기울어진 경사를 가질 수 있다.
한편, 상기 보이드부(150)의 제2 영역(152)의 제1 측변(152S1)은 상기 보이드부(150)의 제1 영역(151)의 제1 측변(151S1)과 맞닿을 수 있다. 예를 들어, 상기 보이드부(150)의 제2 영역(152)의 제1 측변(152S1)은 상기 보이드부(150)의 제1 영역(151)의 제1 측변(151S1)과 연결될 수 있다. 그리고, 상기 보이드부(150)의 제2 영역(152)의 제1 측변(152S1)과 상기 보이드부(150)의 제1 영역(151)의 제1 측변(151S1) 사이에는 서로 다른 제2 경사 및 제3 경사를 가지도록 하기 위한 변곡부가 형성될 수 있다.
또한, 상기 보이드부(150)의 제2 영역(152)은 수직 단면에서, 상기 제1 관통 전극(140)의 제2 측변(140S2)과 마주보는 제2 측변(152S2)을 포함할 수 있다.
그리고, 상기 보이드부(150)의 제2 영역(152)의 제2 측변(152S2)은 상기 제1 관통 전극(140)의 제2 측변(140S2)이 가지는 제1 경사와 다른 제3 경사를 가질 수 있다. 또한, 상기 보이드부(150)의 제2 영역(152)의 제2 측변(152S2)의 제3 경사가 기울어진 방향은 상기 관통 전극(140)의 제2 측변(140S2)의 제1 경사가 기울어진 방향과 상이할 수 있다. 예를 들어, 상기 보이드부(150)의 제2 영역(152)의 제2 측변(152S2)의 제3 경사는 제1 방향으로 기울어진 경사를 가질 수 있다. 예를 들어, 상기 보이드부(150)의 제2 영역(152)의 제2 측변(152S2)의 제3 경사는 우측 방향으로 기울어진 경사를 가질 수 있다.
한편, 상기 보이드부(150)의 제2 영역(152)의 제2 측변(152S2)은 상기 보이드부(150)의 제1 영역(151)의 제2 측변(151S2)과 맞닿을 수 있다. 예를 들어, 상기 보이드부(150)의 제2 영역(152)의 제2 측변(152S2)은 상기 보이드부(150)의 제1 영역(151)의 제2 측변(151S2)과 연결될 수 있다. 그리고, 상기 보이드부(150)의 제2 영역(152)의 제2 측변(152S2)과 상기 보이드부(150)의 제1 영역(151)의 제1 측변(151S2) 사이에는 서로 다른 제2 경사 및 제3 경사를 가지도록 하기 위한 변곡부가 형성될 수 있다.
실시 예에서는 상기 보이드부(150)의 제2 영역(152)을 이용하여 상기 관통 전극(140)의 강도, 나아가 회로 기판의 강도를 확보할 수 있도록 한다.
예를 들어, 상기 관통 전극(140)에 보이드부(150)가 형성되면, 상기 보이드부(150)가 형성된 영역만큼 관통 전극(140)의 강도가 감소하고, 나아가 회로 기판의 강도가 감소할 수 있다. 이때, 실시 예에서는 상기 보이드부(150)의 제2 영역(152)을 통해 상기 관통 전극(140)의 강도 감소 및 회로 기판의 강도 감소를 최소화할 수 있도록 한다.
예를 들어, 보이드부(150)의 제2 영역(152)이 가지는 제3 경사는 상기 관통 전극(140)이 가지는 제1 경사와 다르면서, 상기 제1 경사와 상이한 제2 방향으로 기울어진 것을 특징으로 한다.
이에 따라, 실시 예에서는 상기 제1 경사와 상기 제3 경사가 서로 다른 방향으로 기울어진 것을 이용하여, 상기 관통 전극(140)의 강도를 향상시킬 수 있도록 한다.
구체적으로, 상기 제1 경사와 상기 제3 경사가 서로 상이한 방향으로 기울어진 경우, 상기 관통 전극(140)의 강도를 향상시킬 수 있다. 예를 들어, 외부에서 충격이 가해지는 경우, 상기 제3 경사는 상기 제1 경사와 다른 방향으로 기울어진 상태이기 때문에, 상기 충격에 따른 데미지에 따른 상기 관통 전극(140)의 휨 또는 회로 기판의 휨 발생을 억제하는 지지 기능을 할 수 있다. 예를 들어, 상기 제3 경사는 상기 제1 경사와 다른 방향으로 기울어진 상태이기 때문에, 상기 제1 경사를 가지는 상기 관통 전극(140)의 강도를 증가시키는 지지 기능을 할 수 있으며, 이에 따른 회로 기판의 강도를 향상시킬 수 있다.
한편, 실시 예에서, 상기 보이드부(150)의 두께(T2) 또는 수직 거리(T2)는 상기 관통 전극(140)의 두께(T1) 또는 수직 거리(T1)보다 작다.
예를 들어, 상기 보이드부(150)의 수직 거리(T2)는 상기 보이드부(150)의 제1 영역(151)의 최하단에서 상기 제2 영역(152)의 최상단까지의 수직 거리를 의미할 수 있다.
상기 보이드부(150)의 두께(T2) 또는 수직 거리(T2)는 상기 관통 전극(140)의 두께(T1) 또는 수직 거리(T1)의 20% 내지 80%의 범위를 만족할 수 있다. 예를 들어, 상기 보이드부(150)의 두께(T2) 또는 수직 거리(T2)는 상기 관통 전극(140)의 두께(T1) 또는 수직 거리(T1)의 25% 내지 75%의 범위를 만족할 수 있다. 예를 들어, 상기 보이드부(150)의 두께(T2) 또는 수직 거리(T2)는 상기 관통 전극(140)의 두께(T1) 또는 수직 거리(T1)의 30% 내지 70%의 범위를 만족할 수 있다.
상기 보이드부(150)의 두께(T2) 또는 수직 거리(T2)가 상기 관통 전극(140)의 두께(T1) 또는 수직 거리(T1)의 20%보다 작으면, 상기 제1 패드부의 상면에 오목부가 포함될 수 있다. 또한, 상기 보이드부(150)의 두께(T2) 또는 수직 거리(T2)가 상기 관통 전극(140)의 두께(T1) 또는 수직 거리(T1)의 20%보다 작으면, 상기 회로 기판의 신축성 향상 효과가 미비할 수 있다.
또한, 상기 보이드부(150)의 두께(T2) 또는 수직 거리(T2)가 상기 관통 전극(140)의 두께(T1) 또는 수직 거리(T1)의 80%보다 크면, 상기 제1 회로 패턴층(130)의 제1 패턴부와 제2 회로 패턴층(120)의 제2 패턴부 사이가 연결되지 않을 수 있다. 예를 들어, 상기 보이드부(150)의 두께(T2) 또는 수직 거리(T2)가 상기 관통 전극(140)의 두께(T1) 또는 수직 거리(T1)의 80%보다 크면, 상기 제1 패드부의 하면 또는 제2 패드부의 상면 중 적어도 일부가 상기 관통 전극(140)과 직접 접촉하지 않을 수 있으며, 이에 따른 전기적 신뢰성 문제가 발생할 수 있다.
한편, 실시 예에서, 상기 보이드부(150)의 제1 영역(151)의 수직 거리는 상기 제2 영역(152)의 수직 거리보다 작도록 한다. 예를 들어, 보이드부의 제1 영역(151)의 제1 측변(151S1)의 길이는 상기 보이드부(150)의 제2 영역(152)의 제1 측변(152S1)의 길이보다 짧도록 한다. 예를 들어, 보이드부의 제1 영역(151)의 제2 측변(151S2)의 길이는 상기 보이드부(150)의 제2 영역(152)의 제2 측변(152S2)의 길이보다 짧도록 한다. 예를 들어, 상기 보이드부(150)의 제1 영역(151)의 수직 거리는 상기 제2 영역(152)의 수직 거리보다 크면, 상기 관통 전극(140)의 신축성이 증가하기는 하지만, 관통 전극(140)의 강도 및 회로 기판의 강도가 일정 수준 이하로 감소할 수 있으며, 이에 따른 물리적 신뢰성 또는 전기적 신뢰성 문제가 발생할 수 있다.
한편, 상기 관통 전극(140)의 하면의 폭(W1)은 상면의 폭(W2)보다 작을 수 있다. 이때, 상기 관통 전극(140)의 하면의 폭(W1)은 상면의 폭(W2)의 80% 내지 99%의 범위를 만족할 수 있도록 한다. 예를 들어, 상기 관통 전극(140)의 하면의 폭(W1)은 상면의 폭(W2)의 82% 내지 95%의 범위를 만족할 수 있도록 한다. 예를 들어, 상기 관통 전극(140)의 하면의 폭(W1)은 상면의 폭(W2)의 85% 내지 93%의 범위를 만족할 수 있도록 한다. 상기 관통 전극(140)의 하면의 폭(W1)이 상면의 폭(W2)의 80%보다 작으면, 관통 홀의 충진 공정에서, 상부 영역에서의 충진 속도와 하부 영역에서의 충진 속도가 급격히 차이가 발생하고, 이에 따라 관통 전극 내에 형성되는 보이드부의 폭 또는 수직 거리가 증가할 수 있다. 또한, 상기 관통 전극(140)의 하면의 폭(W1)이 상면의 폭(W2)의 99%보다 크면, 상기 관통 홀의 충진 공정에서, 상기 관통 홀 내에 본원의 실시 예에 대응하는 형상을 갖는 보이드부를 형성하지 못할 수 있다.
한편, 상기 보이드부(150)에서 가장 폭이 넓은 영역의 폭(W3)은 상기 관통 전극(140)의 하면의 폭(W1)의 30% 내지 80%의 사이의 범위를 만족하도록 한다. 예를 들어, 상기 보이드부(150)에서 가장 폭이 넓은 영역의 폭(W3)은 상기 관통 전극(140)의 하면의 폭(W1)의 35% 내지 75%의 사이의 범위를 만족하도록 한다. 예를 들어, 상기 보이드부(150)에서 가장 폭이 넓은 영역의 폭(W3)은 상기 관통 전극(140)의 하면의 폭(W1)의 40% 내지 70%의 사이의 범위를 만족하도록 한다
상기 보이드부(150)에서 가장 폭이 넓은 영역의 폭(W3)이 상기 관통 전극(140)의 하면의 폭(W1)의 30%보다 작으면, 상기 관통 전극(140)의 신축성, 나아가 회로 기판의 신축성이 저하될 수 있다. 또한, 상기 보이드부(150)에서 가장 폭이 넓은 영역의 폭(W3)이 상기 관통 전극(140)의 하면의 폭(W1)의 80%를 초과하면, 상기 관통 전극의 강도 및 회로 기판의 강도가 감소할 수 있다.
상기와 같이, 실시 예에서는 상기 관통 전극(140) 내에 보이드부(150)를 형성한다. 그리고, 상기 보이드부(150)가 제2 경사를 갖는 제1 영역(151)을 포함하도록 하여, 상기 관통 전극 및 회로 기판의 신축성을 더욱 향상시킬 수 있도로 하면서, 상기 제3 경사를 갖는 제2 영역(152)을 포함하도록 하여, 상기 보이드부(150)가 포함된 상태에서도 상기 관통 전극(140) 및 회로 기판의 강도가 일정 수준 이상을 유지할 수 있도록 한다.
한편, 실시 예에서의 보이드부(150)의 형상은 상기 관통 전극(140)의 형상(명확하게는 관통 홀의 형상) 및 전도성 물질의 충진 시의 충진 조건에 의해 결정될 수 있다. 예를 들어, 실시 예에서는 상기 관통 전극(140)의 상면의 폭 대비 하면의 폭을 조절하여, 상기 보이드부(150)의 폭 및 수직 거리를 제어할 수 있고, 나아가 보이드부(150)의 전체적인 형상을 제어할 수 있다.
도 4b 및 도 4c를 참조하면, 실시 예에서는 상기 관통 전극(140)의 형상의 제어를 통해, 상기 보이드부(150)의 형상을 제어할 수 있다.
예를 들어, 관통 전극(140)은 보이드부(150a)를 포함할 수 있다. 그리고, 상기 보이드부(150a)는 제1 영역(151a) 및 제2 영역(152a)을 포함할 수 있다.
이때, 실시 예에서는 상기 관통 전극(140)의 제1 경사를 조절(예를 들어, 기울어진 각도를 증가하거나 감소시켜)하여, 상기 보이드부(150a)의 제1 영역(152a)의 형상을 제어할 수 있다.
예를 들어, 제2 실시 예에서의 보이드부(150a)의 제1 영역(151a)은 제1 측변(151S1a) 및 제2 측변(151S2a)을 포함한다.
이때, 보이드부(150a)의 제1 영역(151a)의 제1 측변(151S1a)과 상기 관통 전극(140)의 제1 측변(140S1) 사이의 제1 수평 거리는 상기 보이드부(150a)의 제1 영역(151a)의 제2 측변(151S2a)과 상기 관통 전극(140)의 제2 측변(140S2) 사이의 제2 수평 거리와 다를 수 있다. 예를 들어, 상기 제1 수평 거리는 상기 관통 전극(140)의 하면을 향할수록 급격히 증가할 수 있으며, 상기 제2 수평 거리는 상기 관통 전극(140)의 하면을 향할수록 변화가 없거나, 미세하게 변화할 수 있다.
도 4d를 참조하면, 실시 예에서는 상기 관통 홀 내의 전도성 물질의 충진 조건을 조절하여, 상기 보이드부(150)가 다양한 형상을 가질 수 있도록 할 수 있다. 이때, 기본적으로 상기 보이드부(150)가 가지는 수직 단면 형상은 마름모 형상일 수 있다. 다만, 상기 보이드부(150)의 제1 영역 및 제2 영역의 측변이 가지는 형상은 변화할 수 있다.
예를 들어, 도 4a에서의 보이드부(150)의 제1 영역(151)의 제1 측변(151S1) 및 제2 측변(151S2)은 상기 제2 경사를 가지는 직선의 형태를 가졌다. 또한, 도 4a에서의 보이드부(150)의 제2 영역(152)의 제1 측변(152S1) 및 제2 측변(152S2)은 상기 제3 경사를 가지는 직선의 형태를 가졌다.
이와 다르게, 제3 실시 예에서의 상기 보이드부(150b)의 제1 영역(151b) 및 제2 영역(152b)의 측변 중 적어도 하나는 곡면을 가질 수 있다.
예를 들어, 도 4d에서는 상기 보이드부(150b)의 제1 영역(151b) 및 제2 영역(152b)의 모든 측변이 곡면을 가지는 것으로 도시하였으나, 이 중 어느 하나의 측변만 곡면을 가질 수도 있을 것이다.
예를 들어, 보이드부(150b)의 제1 영역(151b)의 제1 측변(151S1b) 및 제2 측변(151S2b)은 상기 제2 경사를 가지는 곡면을 가질 수 있다. 예를 들어, 상기 곡면은 상기 제1 영역(151b)의 수직 단면에서, 두께 방향으로의 곡면을 의미할 수 있다. 이때, 상기 보이드부(150b)의 제1 영역(151b)의 제1 측변(151S1b) 및 제2 측변(151S2b)는 상기 보이드부의 내측 방향으로 오목한 곡면을 가질 수 있다.
예를 들어, 보이드부(150b)의 제2 영역(152b)의 제1 측변(152S1b) 및 제2 측변(152S2b)은 상기 제3 경사를 가지는 곡면을 가질 수 있다. 예를 들어, 상기 곡면은 상기 제2 영역(152b)의 수직 단면에서, 두께 방향으로의 곡면을 의미할 수 있다. 이때, 상기 보이드부(150b)의 제2 영역(152b)의 제1 측변(152S1b) 및 제2 측변(152S2b)는 상기 보이드부의 내측 방향으로 오목한 곡면을 가질 수 있다.
구체적으로, 상기 곡면을 가진다는 것은, 제1 영역(151b)의 제1 측변(151S1b) 또는 제2 측변(151S2b)이 두께 방향으로 일정 곡률을 가지는 곡선을 가진다는 것을 의미할 수 있다. 그리고, 상기 제2 경사는 상기 제1 영역(151b)의 제1 측변(151S1b) 또는 제2 측변(151S2b)의 일단과 타단 사이를 연결하는 가상의 직선의 경사를 의미할 수 있다.
이에 대응하게, 상기 곡면을 가진다는 것은, 제2 영역(152b)의 제1 측변(152S1b) 또는 제2 측변(152S2b)이 두께 방향으로 일정 곡률을 가지는 곡선을 가진다는 것을 의미할 수 있다. 그리고, 상기 제3 경사는 상기 제2 영역(152b)의 제1 측변(152S1b) 또는 제2 측변(152S2b)의 일단과 타단 사이를 연결하는 가상의 직선의 경사를 의미할 수 있다.
도 4e를 참조하면, 실시 예에서는 상기 관통 홀 내의 전도성 물질의 충진 조건을 조절하여, 상기 보이드부(150)가 다양한 형상을 가질 수 있도록 할 수 있다. 이때, 기본적으로 상기 보이드부(150)가 가지는 수직 단면 형상은 마름모 형상일 수 있다. 다만, 상기 보이드부(150)의 제1 영역 및 제2 영역의 측변이 가지는 형상은 변화할 수 있다.
예를 들어, 도 4a에서의 보이드부(150)의 제1 영역(151)의 제1 측변(151S1) 및 제2 측변(151S2)은 상기 제2 경사를 가지는 직선의 형태를 가졌다. 또한, 도 3a에서의 보이드부(150)의 제2 영역(152)의 제1 측변(152S1) 및 제2 측변(152S2)은 상기 제3 경사를 가지는 직선의 형태를 가졌다.
이와 다르게, 제4 실시 예에서의 상기 보이드부(150c)의 제1 영역(151c) 및 제2 영역(152c)의 측변 중 적어도 하나는 곡면을 가질 수 있다.
예를 들어, 도 4e에서는 상기 보이드부(150c)의 제1 영역(151c) 및 제2 영역(152c)의 모든 측변이 곡면을 가지는 것으로 도시하였으나, 이 중 어느 하나의 측변만 곡면을 가질 수도 있을 것이다.
예를 들어, 보이드부(150c)의 제1 영역(151c)의 제1 측변(151S1c) 및 제2 측변(151S2c)은 상기 제2 경사를 가지는 곡면을 가질 수 있다. 예를 들어, 상기 곡면은 상기 제1 영역(151c)의 수직 단면에서, 두께 방향으로의 곡면을 의미할 수 있다. 이때, 상기 보이드부(150c)의 제1 영역(151c)의 제1 측변(151S1c) 및 제2 측변(151S2c)는 상기 보이드부의 외측 방향으로 볼록한 곡면을 가질 수 있다.
예를 들어, 보이드부(150c)의 제2 영역(152c)의 제1 측변(152S1c) 및 제2 측변(152S2c)은 상기 제3 경사를 가지는 곡면을 가질 수 있다. 예를 들어, 상기 곡면은 상기 제2 영역(152c)의 수직 단면에서, 두께 방향으로의 곡면을 의미할 수 있다. 이때, 상기 보이드부(150c)의 제2 영역(152c)의 제1 측변(152S1c) 및 제2 측변(152S2c)는 상기 보이드부의 외측 방향으로 오목한 곡면을 가질 수 있다.
예를 들어, 상기 보이드부(150c)는 계란 형상을 가질 수 있다.
상기 곡면을 가진다는 것은, 제1 영역(151c)의 제1 측변(151S1c) 또는 제2 측변(151S2c)이 두께 방향으로 일정 곡률을 가지는 곡선을 가진다는 것을 의미할 수 있다. 그리고, 상기 제2 경사는 상기 제1 영역(151c)의 제1 측변(151S1c) 또는 제2 측변(151S2c)의 일단과 타단 사이를 연결하는 가상의 직선의 경사를 의미할 수 있다.
또한, 이에 대응하게, 상기 곡면을 가진다는 것은 제2 영역(152c)의 제1 측변(152S1c) 또는 제2 측변(152S2c)이 두께 방향으로 일정 곡률을 가지는 곡선을 가진다는 것을 의미할 수 있다. 그리고, 상기 제3 경사는 상기 제2 영역(152c)의 제1 측변(152S1c) 또는 제2 측변(152S2c)의 일단과 타단 사이를 연결하는 가상의 직선의 경사를 의미할 수 있다.
한편, 실시 예에서는 도 4d 및 도 4e의 조합을 가진 보이드부의 형성도 가능하며, 나아가, 보이드부의 제1 영역 및 제2 영역 중 적어도 하나의 측변에서, 상기 오목한 곡면과 볼록한 곡면이 혼합된 구조도 형성 가능할 것이다.
도 4f를 참조하면, 실시 예에서는 상기 관통 홀 내의 전도성 물질의 충진 조건을 조절하여, 상기 보이드부(150)가 다양한 형상을 가질 수 있도록 할 수 있다. 이때, 제5 실시 예에서의 보이드부(150d)는 수직 단면 형상이 삼각형일 수 있다.
이는, 상기 관통 전극(140)의 하면의 폭을 제1 실시 예 대비 줄이는 것에 의해, 상기 보이드부가 제1 영역을 제외한 제2 영역만을 할 수 있다.
이에 따라 제5 실시 예에 따르면, 보이드부(150d)의 수직 단면은 삼각 형상을 가지며, 이에 따라 제3 경사를 가지는 제1 측변(150S1d) 및 제2 측변(150S2d)만을 포함할 수 있다.
이때, 상기 보이드부(150d)가 형성된 것만으로도, 어느 정도의 회로 기판의 신축성이 확보될 수 있다. 이에 따라, 실시 예에서는 상기 보이드부(150d)의 수직 단면이 삼각 형상을 가지도록 조절하여, 상기 회로 기판의 제1 패드부의 평탄도를 유지하면서, 상기 보이드부에 의해 발생할 수 있는 강도 문제를 해결할 수 있도록 한다.
한편, 도 4f에서는 상기 제1 측변(150S1d) 및 제2 측변(150S2d)이 모두 제3 경사를 가지는 직선으로 형성되는 것으로 하였으나, 이에 한정되지 않으며, 어느 하나의 측변은 내측 방향으로 오목한 곡면 또는 외측 방향으로 볼록한 곡면을 가질 수 있을 것이다.
한편, 도 4a 내지 도 4f에서, 각각의 보이드부의 측변은 수직 단면 방향에 따라 곡면을 가질 수 있고, 직선을 가질 수 있다.
예를 들어, 도 4a 내지 도 4f에서, 각각의 보이드부의 측변은 수직 단면의 절단 방향에 따라, 다른 형상을 가질 수 있다.
예를 들어, 회로 기판의 수직 단면은 회로 기판의 폭 방향(또는 x축 방향 또는 평면에서 가로 방향)을 기준으로 절단한 단면일 수 있고, 이와 다르게 길이 방향(또는 y축 방향 또는 평면에서 세로 방향)을 기준으로 절단한 단면일 수 있으며, 이와 다르게 폭 방향과 길이 방향 사이의 대각 방향을 기준으로 절단한 단면일 수 있다. 그리고, 상기 각각의 단면에서 보이드부가 가지는 측변의 형상은, 직선, 볼록한 곡면, 오목한 곡면 및 이들의 혼합 형태 중 어느 하나를 가질 수 있다.
예를 들어, 하나의 보이드부에서, 제1 수직 단면(예를 들어, 폭 방향을 기준으로 절단한 수직 단면)에서의 측변은 일정 경사를 가지는 직선일 수 있고, 제2 수직 단면(예를 들어, 길이 방향을 기준으로 절단한 수직 단면)에서의 측변은 일정 경사를 가지며 내측 방향으로 함몰된 오목한 곡면을 가질 수 있고, 제3 수직 단면(예를 들어, 대각 방향을 기준으로 절단한 수직 단면)에서의 측변은 일정 경사를 가지며 외측 방향으로 볼록한 곡면을 가질 수도 있을 것이다.
예를 들어, 하나의 보이드부는 수직 단면 방향에 따라, 일정 경사를 가지는 직선, 오목한 곡면 및 볼록한 곡면 중 적어도 2개의 측변이 혼합된 형상을 가질 수 있을 것이다.
실시 예의 회로 기판은 절연층 및 상기 절연층을 관통하는 관통 전극을 포함한다. 이때, 상기 관통 전극은 전도성 물질이 채워지지 않은 비어 있는 공간인 보이드부를 포함한다. 또한, 실시 예에서는 상기 관통 전극의 상면에 배치된 제1 패드부를 포함한다. 이때, 관통 전극의 두께는 80㎛를 초과할 수 있으며, 상기 제1 패드부의 상면은 오목부를 포함하지 않는 편평한 표면일 수 있다. 즉, 비교 예에서는 상기 관통 전극의 두께가 일정 수준 이상을 가짐에 따라 상기 제1 패드부의 상면에는 하측 방향으로 오목한 오목부가 형성된다. 이에 반하여, 실시 예에서는 상기 관통 전극 내에 보이드부가 포함되도록 하고, 이를 통해 상기 제1 패드부에 형성되는 오목부를 제거할 수 있다. 이에 따라, 실시 예에서는 회로 기판의 평탄도를 유지할 수 있으며, 이에 따른 회로 기판의 전기적 신뢰성 및 물리적 신뢰성을 향상시킬 수 있다. 또한, 실시 예에서는 상기 오목부를 제거하기 위해 실시되는 추가적인 도금 공정 및 연마 공정을 생략할 수 있으며, 이에 따른 제조 공정을 간소화할 수 있다.
한편, 실시 예의 관통 전극 내의 보이드부는 상기 관통 전극이 가지는 제1 경사와 다른 제2 경사를 가진 제1 영역을 포함할 수 있다. 이때, 상기 제2 경사는 제1 경사와 기울어진 정도만이 다를 뿐, 기울어진 방향은 동일할 수 있다. 그리고, 실시 예에서는 상기 제1 경사와 기울어진 방향이 동일한 제2 경사를 가진 보이드부의 제1 영역을 통해 상기 관통전극의 신축성 및 회로 기판의 신축성을 향상시킬 수 있으며, 이에 따른 열 충격에 따른 데미지의 흡수가 가능하도록 한다. 이에 따라, 실시 예에서는 다양한 사용 환경에서 발생할 수 있는 데미지에 따라 발생할 수 있는 크랙을 방지할 수 있고, 이에 따른 회로 기판의 물리적 신뢰성을 향상시킬 수 있다.
또한, 실시 예의 관통 전극의 보이드부는 상기 관통 전극이 가지는 제1 경사와 다른 제3 경사를 가진 제2 영역을 포함할 수 있다. 이때, 상기 제3 경사는 상기 제1 경사와 기울어진 정도뿐 아니라, 기울어진 방향도 상이할 수 있다. 그리고, 실시 예에서는 상기 제1 경사와 기울어진 방향이 상이한 제3 경사를 가진 보이드부의 제2 영역을 이용하여 상기 관통 전극의 강도를 향상시킬 수 있고, 나아가 회로 기판의 강도를 향상시킬 수 있으며, 이를 통한 휨 특성을 향상시킬 수 있다. 즉, 상기 제3 경사를 가진 보이드부의 제2 영역은 상기 관통 전극의 제1 경사와 기울어진 방향이 상이함에 따라, 상기 관통 전극을 지지하는 기능을 할 수 있으며, 이에 따른 관통 전극 및 회로 기판의 강도를 향상시킬 수 있다.
도 5는 실시 예에 따른 다층 구조의 회로 기판을 나타낸 도면이다.
도 5를 참조하면, 실시 예에 따른 회로 기판은 다층 구조를 가질 수 있다. 예를 들어, 실시 예의 회로 기판은 ETS(Embedded Trace Substrate) 공법으로 제조된 다층 기판일 수 있다.
예를 들어, 회로 기판은 절연층의 층수를 기준으로 3층 구조를 가질 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 회로 기판은 2층 구조를 가질 수 있고, 이와 다르게 4층 이상의 층 수를 가질 수도 있을 것이다.
그리고, 다층 구조를 가지는 회로 기판은 도 3의 회로 기판이 다층으로 이루어지는 구조를 가질 수 있다.
예를 들어, 회로 기판의 절연층은, 제1 절연층(211), 제2 절연층(212), 제3 절연층(213)을 포함할 수 있다.
예를 들어, 회로 기판의 회로 패턴층은 제1 회로 패턴층(221), 제2 회로 패턴층(222), 제3 회로 패턴층(223) 및 제4 회로 패턴층(224)을 포함할 수 있다.
예를 들어, 회로 기판의 관통 전극은 제1 관통 전극(231), 제2 관통 전극(232) 및 제3 관통 전극(233)을 포함할 수 있다.
이때, 제1 관통 전극(231), 제2 관통 전극(232) 및 제3 관통 전극(233)은 도 2에서의 관통 전극(140)에 대응하는 형상 및 구조를 가질 수 있다.
예를 들어, 제1 관통 전극(231)은 제1 보이드부(231V)를 포함할 수 있다.
예를 들어, 제2 관통 전극(232)은 제2 보이드부(232V)를 포함할 수 있다.
예를 들어, 제3 관통 전극(233)은 제3 보이드부(233V)를 포함할 수 있다.
이때, 상기 제1 보이드부(231V), 제2 보이드부(232V) 및 제3 보이드부(233V)는 서로 동일한 형상을 가질 수 있고, 이와 다르게 서로 다른 형상을 가질 수 있다.
예를 들어, 상기 제1 보이드부(231V), 제2 보이드부(232V) 및 제3 보이드부(233V)는 모두 도 4a 내지 도 4f 중 어느 하나의 동일한 형상을 가질 수 있다.
예를 들어, 상기 제1 보이드부(231V), 제2 보이드부(232V) 및 제3 보이드부(233V) 중 적어도 하나는, 도 4a 내지 도 4f 중 어느 하나의 제1 형상을 가질 수 있고, 적어도 다른 하나는 도 4a 내지 도 4f 중 상기 제1 형상과는 다른 제2 형상을 가질 수 있다. 예를 들어, 어느 하나의 보이드부는 수직 단면이 마름모 형상을 가질 수 있고, 다른 하나의 보이드부는 삼각형 형상을 가질 수 있을 것이다.
또한, 회로 기판의 보호층은 제1 보호층(241) 및 제2 보호층(242)을 포함할 수 있다.
한편, 도 5의 회로 기판은 코어리스 기판이면서, ETS 구조를 가지는 일 예를 나타낸 것이다.이와 다르게 회로 기판은 코어 기판일 수 있다. 예를 들어, 회로 기판은 코어층을 포함할 수 있다.
-패키지 기판-
도 6은 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 6을 참조하면, 실시 예의 패키지 기판은 도 2a 내지 도 2g 중 어느 하나의 반도체 패키지의 기판 영역을 나타낸 것일 수 있다. 패키지 기판은 회로 기판과, 상기 회로 기판 상에 실장되는 적어도 하나의 칩과, 상기 칩을 몰딩하는 몰딩층과 상기 칩이나 외부 기판과의 연결을 위한 접속부를 포함한다.
예를 들어, 실시 예의 패키지 기판은 최상측 패턴층인 제1 회로 패턴층(221) 상에 배치되는 제1 접속부(310)를 포함할 수 있다. 상기 제1 접속부(310)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(310)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 상기 제1 접속부(310)의 단면 형상은 일측면에서 평면이고, 다른 일측면에서 곡면일 수 있다. 제1 접속부(310)는 솔더볼일 수 있으나, 이에 한정되는 것은 아니다.
한편, 실시 예에서는 상기 제1 접속부(310) 상에 배치되는 칩(320)을 포함할 수 있다. 상기 칩(320)은 프로세서 칩일 수 있다. 예를 들어, 상기 칩(320)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 어플리케이션 프로세서(AP) 칩일 수 있다. 상기 칩(320)의 단자(330)는 상기 제1 접속부(310)를 통해 상기 제1 회로 패턴층(221)과 연결될 수 있다. 예를 들어, 상기 제1 회로 패턴층(221)은 칩(320)이 실장되는 실장 패드를 포함할 수 있다.
또한, 도면 상에는 도시되지 않았지만, 실시 예의 패키지 기판은 추가 칩을 더 포함할 수 있다. 예를 들어, 실시 예에서는 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 2개의 칩이 상기 회로 기판 상에 일정 간격을 두고 각각 배치될 수 있다. 예를 들어, 실시 예에서의 칩(320)은 센트랄 프로세서 칩 및 그래픽 프로세서 칩을 포함할 수 있으나, 이에 한정되는 것은 아니다.
한편, 상기 복수의 칩은 상기 회로 기판 상에서 상호 일정 간격 이격될 수 있다. 예를 들어, 상기 복수의 칩 사이의 이격 간격은 150㎛ 이하일 수 있다. 예를 들어, 상기 복수의 칩 사이의 이격 간격은 120㎛ 이하일 수 있다. 예를 들어, 상기 복수의 칩 사이의 이격 간격은 100㎛ 이하일 수 있다.
바람직하게, 상기 복수의 칩 사이의 이격 간격은 60㎛ 내지 150㎛ 사이의 범위를 가질 수 있다. 바람직하게, 상기 복수의 칩 사이의 이격 간격은 70㎛ 내지 120㎛ 사이의 범위를 가질 수 있다. 바람직하게, 상기 복수의 칩 사이의 이격 간격은 80㎛ 내지 110㎛ 사이의 범위를 가질 수 있다. 상기 복수의 칩 사이의 이격 간격이 60㎛보다 작으면, 상기 복수의 칩의 상호 간의 간섭에 의해, 동작 신뢰성에 문제가 발생할 수 있다. 상기 복수의 칩 사이의 이격 간격이 150㎛보다 크면, 상기 복수의 칩 사이의 거리가 멀어짐에 따라, 신호 전송 손실이 증가할 수 있다. 상기 복수의 칩 사이의 이격 간격이 150㎛보다 크면, 패키지 기판의 부피가 커질 수 있다.
상기 패키지 기판은 몰딩층(340)을 포함할 수 있다. 상기 몰딩층(340)은 상기 칩(320)을 덮으며 배치될 수 있다. 예를 들어, 상기 몰딩층(340)은 상기 실장된 칩(320)을 보호하기 위해 형성되는 EMC(Epoxy Mold Compound)일 수 있으나, 이에 한정되는 것은 아니다.
이때, 상기 몰딩층(340)은 방열 특성을 높이기 위해, 저유전율을 가질 수 있다. 예를 들어, 상기 몰딩층(340)의 유전율(Dk)은 0.2 내지 10일 수 있다. 예를 들어, 상기 몰딩층(340)의 유전율(Dk)은 0.5 내지 8일 수 있다. 예를 들어, 상기 몰딩층(340)의 유전율(Dk)은 0.8 내지 5일 수 있다. 이에 따라, 실시 예에서는 상기 몰딩층(340)이 저유전율을 가지도록 하여, 상기 칩(30)에서 발생하는 열에 대한 방열 특성을 높일 수 있도록 한다.
한편, 패키지 기판은 상기 회로 기판의 최하측에 형성된 제4 회로 패턴층(224)의 하면에 배치된 제2 접속부(350)를 포함할 수 있다.
상기 제2 접속부(350)는 실시 예의 패키지 기판을 위부 장치의 메인 보드에 접합하기 위한 접속부일 수 있다.
- 회로 기판의 제조 방법 -
이하에서는 실시 예에 따른 도 5에 도시된 회로 기판의 제조 방법을 공정 순으로 설명하기로 한다.
도 7a 및 도 7i는 도 5에 도시된 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
도 7a를 참조하면, 실시 예에서는 회로 기판의 제조에 기초가 되는 캐리어 보드를 준비한다. 캐리어 보드는 ETS 공법으로 회로 기판을 제조하기 위한 기초 자재일 수 있다.
예를 들어, 실시 예에서는 캐리어 절연층(CB1) 및 상기 캐리어 절연층(CB1)의 적어도 일면에 금속층(CB2)이 배치된 캐리어 보드를 준비할 수 있다. 이때, 상기 금속층(CB2)은 상기 캐리어 절연층(CB1)의 제1면 및 제2면 중 어느 하나의 면에만 배치될 수 있고, 이와 다르게 양면에 모두 배치될 수 있다. 예를 들어, 상기 금속층(CB2)은 캐리어 절연층(CB1)의 일면에만 배치되고, 그에 따라 상기 일면에서만 회로 기판의 제조를 위한 ETS 공정을 진행할 수 있다. 이와 다르게, 상기 금속층(CB2)은 상기 캐리어 절연층(CB1)의 양면에 모두 배치될 수 있고, 그에 따라 상기 캐리어 보드의 양면에서 회로 기판의 제조를 위한 ETS 공정을 동시에 진행할 수 있다. 이와 같은 경우, 한번에 2개의 회로 기판을 제조할 수 있다.
상기 금속층(CB2)은 상기 캐리어 절연층(CB1)에 무전해 도금을 하여 형성될 수 있다. 이와 다르게, 상기 캐리어 절연층(CB2) 및 금속층(CB2)은 CCL(Copper Clad Laminate)일 수 있다.
또한, 실시 예에서는 추후 기판과 캐리어 보드의 용이한 분리를 위한 분리층이자, 회로 기판의 형성 시에 사용되는 시드층인 도금층(미도시)을 금속층(CB2) 상에 더 형성할 수 있다. 상기 도금층(미도시)은 무전해 도금을 통해 상기 금속층(520) 상에 형성될 수 있고, 이와 다르게 스퍼터링 공정을 통해 형성될 수도 있을 것이다.
다음으로 실시 예에서는 금속층(CB2)의 하면에 제1 드라이 필름(410)을 형성한다. 이때, 상기 제1 드라이 필름(410)은 오픈 영역을 포함할 수 있다. 예를 들어, 제1 드라이 필름(410)은 상기 금속층(CB2)의 하면 중 제1 회로 패턴층(221)이 형성될 영역과 수직 방향으로 중첩되는 오픈 영역을 포함할 수 있다.
다음으로, 도 7b에 도시된 바와 같이, 상기 금속층(CB2)을 시드층으로 전해 도금을 진행하여, 상기 제1 드라이 필름(410)의 오픈 영역을 채우는 제1 회로 패턴층(221)을 형성하는 공정을 진행한다. 그리고, 상기 제1 회로 패턴층(221)이 형성되면, 상기 제1 드라이 필름(410)을 제거하는 공정을 진행할 수 있다.
다음으로, 도 7c에 도시된 바와 같이, 상기 도금층(CB2)의 하면에 상기 제1 회로 패턴층(221)을 덮는 제1 절연층(211)을 형성한다. 이때, 상기 제1 절연층(211)은 80㎛ 이상의 두께를 가질 수 있다.
다음으로, 도 7d에 도시된 바와 같이, 실시 예에서는 상기 제1 절연층(211)을 관통하는 관통 홀(VH)을 형성한다. 상기 관통 홀(VH)은 레이저 공정을 통해 형성될 수 있다. 상기 관통 홀(VH)은 상기 제1 회로 패턴층(221) 중 적어도 하나와 수직으로 중첩될 수 있다. 이때, 상기 관통 홀(VH)은 상기 금속층(CB2)을 향할수록 폭이 점진적으로 감소하는 제1 경사를 가질 수 있다.
다음으로, 도 7e에 도시된 바와 같이, 실시 예에서는 상기 관통 홀(VH)을 전도성 물질로 충진하여, 제1 관통 전극(231) 및 상기 제1 절연층(211)의 하면에 상기 제1 관통 전극(231)과 연결되는 패드부를 포함하는 제2 회로 패턴층(222)을 형성한다. 이때, 상기 제1 관통 전극(231)은 제1 보이드부(231V)를 포함할 수 있다.
다음으로, 도 7f에 도시된 바와 같이, 실시 예에서는 상기 제1 절연층(211)의 하면에 제2 절연층(212)을 형성한다. 이후, 실시 예에서는 상기 제2 절연층(212)을 관통하는 제2 관통 전극(232) 및 상기 제2 절연층(212)의 하면에 상기 제2 관통 전극(232)과 연결되는 패드부를 포함하는 제3 회로 패턴층(223)을 형성한다. 이때, 상기 제2 관통 전극(232)은 제2 보이드부(232V)를 포함할 수 있다.
다음으로, 도 7g에 도시된 바와 같이, 실시 예에서는 상기 제2 절연층(212)의 하면에 제3 절연층(213)을 형성한다. 이후, 실시 예에서는 상기 제3 절연층(213)을 관통하는 제3 관통 전극(233) 및 상기 제3 절연층(213)의 하면에 상기 제3 관통 전극(233)과 연결되는 패드부를 포함하는 제4 회로 패턴층(224)을 형성한다. 이때, 상기 제3 관통 전극(233)은 제3 보이드부(233V)를 포함할 수 있다.
다음으로, 도 7h에 도시된 바와 같이, 실시 예에서는 상기 캐리어 절연층(CB1) 및 금속층(CB2)을 제거하는 공정을 진행할 수 있다.
다음으로, 도 7i에 도시된 바와 같이, 실시 예에서는 상기 제1 절연층(211)의 상면에 제1 보호층(241)을 형성하고, 제3 절연층(213)의 하면에 제2 보호층(242)을 형성하는 공정을 진행할 수 있다.
실시 예의 회로 기판은 절연층 및 상기 절연층을 관통하는 관통 전극을 포함한다. 이때, 상기 관통 전극은 전도성 물질이 채워지지 않은 비어 있는 공간인 보이드부를 포함한다. 또한, 실시 예에서는 상기 관통 전극의 상면에 배치된 제1 패드부를 포함한다. 이때, 관통 전극의 두께는 80㎛를 초과할 수 있으며, 상기 제1 패드부의 상면은 오목부를 포함하지 않는 편평한 표면일 수 있다. 즉, 비교 예에서는 상기 관통 전극의 두께가 일정 수준 이상을 가짐에 따라 상기 제1 패드부의 상면에는 하측 방향으로 오목한 오목부가 형성된다. 이에 반하여, 실시 예에서는 상기 관통 전극 내에 보이드부가 포함되도록 하고, 이를 통해 상기 제1 패드부에 형성되는 오목부를 제거할 수 있다. 이에 따라, 실시 예에서는 회로 기판의 평탄도를 유지할 수 있으며, 이에 따른 회로 기판의 전기적 신뢰성 및 물리적 신뢰성을 향상시킬 수 있다. 또한, 실시 예에서는 상기 오목부를 제거하기 위해 실시되는 추가적인 도금 공정 및 연마 공정을 생략할 수 있으며, 이에 따른 제조 공정을 간소화할 수 있다.
한편, 실시 예의 관통 전극 내의 보이드부는 상기 관통 전극이 가지는 제1 경사와 다른 제2 경사를 가진 제1 영역을 포함할 수 있다. 이때, 상기 제2 경사는 제1 경사와 기울어진 정도만이 다를 뿐, 기울어진 방향은 동일할 수 있다. 그리고, 실시 예에서는 상기 제1 경사와 기울어진 방향이 동일한 제2 경사를 가진 보이드부의 제1 영역을 통해 상기 관통전극의 신축성 및 회로 기판의 신축성을 향상시킬 수 있으며, 이에 따른 열 충격에 따른 데미지의 흡수가 가능하도록 한다. 이에 따라, 실시 예에서는 다양한 사용 환경에서 발생할 수 있는 데미지에 따라 발생할 수 있는 크랙을 방지할 수 있고, 이에 따른 회로 기판의 물리적 신뢰성을 향상시킬 수 있다.
또한, 실시 예의 관통 전극의 보이드부는 상기 관통 전극이 가지는 제1 경사와 다른 제3 경사를 가진 제2 영역을 포함할 수 있다. 이때, 상기 제3 경사는 상기 제1 경사와 기울어진 정도뿐 아니라, 기울어진 방향도 상이할 수 있다. 그리고, 실시 예에서는 상기 제1 경사와 기울어진 방향이 상이한 제3 경사를 가진 보이드부의 제2 영역을 이용하여 상기 관통 전극의 강도를 향상시킬 수 있고, 나아가 회로 기판의 강도를 향상시킬 수 있으며, 이를 통한 휨 특성을 향상시킬 수 있다. 즉, 상기 제3 경사를 가진 보이드부의 제2 영역은 상기 관통 전극의 제1 경사와 기울어진 방향이 상이함에 따라, 상기 관통 전극을 지지하는 기능을 할 수 있으며, 이에 따른 관통 전극 및 회로 기판의 강도를 향상시킬 수 있다.
한편, 상술한 발명의 특징을 갖는 회로기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 회로기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다. 나아가, 상술한 발명의 특징을 갖는 회로 기판이 차량 등의 운송 장치에 이용되는 경우, 상기 차량에서 요구되는 대전류의 신호를 고속으로 전송할 수 있고, 이에 따라 상기 운송장치의 안전성을 향상시킬 수 있다. 나아가, 상기 운송 장치의 다양한 주행 환경에서 발생하는 돌발 상황에서도 상기 회로 기판 및 이를 포함하는 반도체 패키지의 정상적 동작이 가능하도록 하고, 이를 통해 운전자를 안전하게 보호할 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 상면 및 하면을 포함하는 절연층; 및
    상기 절연층의 상면 및 하면을 관통하며, 상기 절연층의 하면을 향할수록 폭이 점진적으로 감소하는 제1 경사를 갖는 관통 전극을 포함하고,
    상기 관통 전극은,
    상기 제1 경사와 다른 경사를 갖는 보이드부를 포함하는,
    회로 기판.
  2. 제1항에 있어서,
    상기 보이드부의 수직 단면 형상은 마름모 형상을 가지는,
    회로 기판.
  3. 제2항에 있어서,
    상기 보이드부는,
    상기 관통 전극의 하면에 인접하고, 상기 관통 전극의 상면을 향할수록 폭이 점진적으로 증가하는 제2 경사를 갖는 제1 영역과,
    상기 관통 전극의 상면에 인접하고, 상기 관통 전극의 상면을 향할수록 폭이 점진적으로 감소하는 제3 경사를 갖는 제2 영역을 포함하는,
    회로 기판.
  4. 제3항에 있어서,
    상기 보이드부의 상기 제2 영역의 수직 거리는,
    상기 보이드부의 상기 제1 영역의 수직 거리보다 큰,
    회로 기판.
  5. 제3항에 있어서,
    상기 보이드부의 제1 영역의 제2 경사와 상기 관통 전극의 제1 경사는 서로 동일한 방향으로 기울어진,
    회로 기판.
  6. 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 보이드부의 제2 영역의 제3 경사와 상기 관통 전극의 제1 경사는 서로 다른 방향으로 기울어진,
    회로 기판.
  7. 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 보이드부의 제1 영역의 최하단에서 제2 영역의 최상단까지의 수직 거리는,
    상기 관통 전극의 두께의 20% 내지 80%의 범위를 만족하는,
    회로 기판.
  8. 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 보이드부의 폭이 가장 넓은 영역에서의 폭은,
    상기 관통 전극의 하면의 폭의 30% 내지 80%의 범위를 만족하는,
    회로 기판.
  9. 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 보이드부의 제1 영역은,
    상기 관통 전극의 상면과 하면을 향하는 수직 방향으로 절단한 수직 단면에서의 제1 측변을 포함하고,
    상기 보이드부의 제2 영역은,
    상기 제1 측변과 연결되는 수직 단면의 제2 측변을 포함하고,
    상기 제2 경사는,
    상기 제1 측변의 일단과 타단 사이를 연결하는 직선의 경사이고,
    상기 제3 경사는 상기 제2 측변의 일단과 타단 사이를 연결하는 직선의 경사인,
    회로 기판.
  10. 제9항에 있어서,
    상기 제1 측변 및 제2 측변 중 적어도 하나는,
    상기 제2 경사 또는 상기 제3 경사를 가지는 직선 형상을 가지는,
    회로 기판.
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