WO2023027554A1

WO2023027554A1 - 회로 기판 및 이를 포함하는 반도체 패키지

Info

Publication number: WO2023027554A1
Application number: PCT/KR2022/012827
Authority: WO
Inventors: 남일식
Original assignee: 엘지이노텍 주식회사
Priority date: 2021-08-26
Filing date: 2022-08-26
Publication date: 2023-03-02
Also published as: CN118020390A; EP4395475A1; KR20230030995A

Abstract

실시 예에 따른 회로 기판은 절연층; 상기 절연층 상에 배치된 제1 회로 패턴; 상기 절연층 상에 배치되고, 상기 제1 회로 패턴의 상면과 수직으로 중첩된 개구부를 포함하는 제1 보호층; 상기 개구부 내에 배치된 제1 접속부; 및 상기 제1 접속부 상에 배치된 전극부를 포함하고, 상기 전극부의 상면의 폭은, 상기 제1 보호층의 개구부의 폭보다 작다.

Description

회로 기판 및 이를 포함하는 반도체 패키지

실시 예는 회로 기판에 관한 것으로, 특히 패드와 포스트 범프 사이의 밀착력을 향상시킬 수 있는 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.

전자부품의 소형화, 경량화, 집적화가 가속되면서 회로의 선폭이 미세화하고 있다. 특히, 반도체 칩의 디자인룰이 나노미터 스케일로 집적화함에 따라, 반도체 소자를 실장하는 패키지기판 또는 회로기판의 회로 선폭이 수 마이크로미터 이하로 미세화하고 있다.

회로기판의 회로집적도를 증가시키기 위해서, 즉 회로 선폭을 미세화하기 위하여 다양한 공법들이 제안된 바 있다. 동도금 후 패턴을 형성하기 위해 식각하는 단계에서의 회로 선폭의 손실을 방지하기 위한 목적에서, 에스에이피(SAP; semi-additive process) 공법과 앰에스에이피(MSAP; modified semi-additive process) 등이 제안되었다.

이후, 보다 미세한 회로패턴을 구현하기 위해서 동박을 절연층 속에 묻어서 매립하는 임베디드 트레이스(Embedded Trace Substrate; 이하 'ETS'라 칭함) 공법이 당업계에서 사용되고 있다. ETS 공법은 동박회로를 절연층 표면에 형성하는 대신에, 절연층 속에 매립형식으로 제조하기 때문에 식각으로 인한 회로손실이 없어서 회로 피치를 미세화하는데 유리하다.

한편, 이러한 회로 기판은 반도체 소자가 실장되거나, 외부 기판과의 연결을 위한 전극부를 포함한다. 상기 전극부는 금속 포스트라고도 한다.

이때, 상기 전극부는 회로 기판의 최상측 또는 최하측에 배치된 회로 패턴 상에 전해 도금을 진행하여 형성된다. 이를 위해, 상기 회로 패턴과 상기 전극부 사이에는 상기 전극부의 전해 도금을 위한 시드층이 배치된다.

그러나, 상기와 같은 종래의 회로 기판은 상기 시드층의 형성 및 상기 전극부의 형성 이후에 상기 시드층을 제거하는 공정에서 회로 기판의 보호층(예를 들어, 솔더 레지스트)에 데미지가 발생하거나, 상기 보호층의 표면이 오염되는 문제점이 있다.

또한, 상기와 같은 종래의 회로 기판의 시드층은 무전해 화학동 도금 공정에 의해 형성됨에 따라 상기 보호층과의 밀착력이 낮고, 이에 따라 상기 시드층이 상기 회로 기판으로부터 탈락되는 문제가 있다.

*또한, 상기와 같은 종래의 회로 기판은 상기 회로 패턴과 상기 전극부가 무전해 화학도금층인 시드층을 통해 연결되는 구조를 가지며, 이에 따라 상기 전극부가 상기 회로 패턴으로부터 탈락되는 문제가 있다.

실시 예에서는 새로운 구조의 회로 기판 및 이를 포함하는 패키지 기판을 제공하고자 한다.

또한, 실시 예에서는 회로 패턴과 전극부 사이의 밀착력이 향상된 회로 기판 및 이를 포함하는 패키지 기판을 제공하고자 한다.

또한, 실시 예에서는 전극부의 폭을 줄일 수 있고, 이를 통해 복수의 전극부 사이의 피치를 줄일 수 있는 회로 기판 및 이를 포함하는 패키지 기판을 제공하고자 한다.

제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

또한, 상기 제1 접속부는 솔더를 포함한다.

또한, 상기 전극부는 상기 제1 보호층과 수직으로 중첩되지 않는다.

또한, 상기 접속부는 상기 제1 보호층과 수직으로 중첩되지 않는다.

또한, 상기 전극부의 상면의 폭은, 상기 전극부의 하면의 폭과 동일하다.

또한, 상기 절연층을 관통하는 관통부를 포함한다.

또한, 상기 접속부는, 상기 제1 회로 패턴의 상면과 상기 전극부의 하면 사이에 배치된 제1 부분과, 상기 제1 부분으로부터 상측으로 연장되며, 상기 전극부의 측면과 상기 제1 보호층의 개구부의 내벽 사이에 배치된 제2 부분을 포함한다.

또한, 상기 접속부의 상기 제2 부분은 상기 제1 보호층의 상면과 접촉하지 않는다.

또한, 상기 접속부의 상기 제2 부분의 최상단은 상기 제1 보호층의 상면과 동일 평면 상에 위치한다.

또한, 상기 접속부의 상기 제2 부분의 최상단은 상기 제1 보호층의 상면보다 낮게 위치한다.

또한, 상기 제1 보호층 상에 배치되고, 상기 전극부의 측면을 덮는 제1 몰딩층을 포함하고, 상기 전극부는 상기 제1 몰딩층을 관통한다.

또한, 상기 절연층은 복수의 절연층을 포함하고, 상기 제1 회로 패턴은 상기 복수의 절연층 중 최상측에 배치된 최상측 절연층의 상면 위로 돌출되며, 제2 회로 패턴은 상기 복수의 절연층 중 최하측에 배치된 최하측 절연층 내에 매립된다.

한편, 실시 예에 따른 반도체 패키지는 절연층; 상기 절연층 상에 배치되고, 제1 패드 및 제2 패드를 포함하는 제1 회로 패턴; 상기 절연층 상에 배치되고, 상기 제1 패드의 상면 및 상기 제2 패드의 상면과 수직으로 중첩된 개구부를 포함하는 제1 보호층; 상기 개구부와 수직으로 중첩된 상기 제1 패드의 상면에 배치된 제1 접속부; 상기 제1 접속부의 상면에 배치되고, 상기 제1 보호층의 개구부의 폭보다 작은 폭을 가지는 전극부; 상기 개구부와 수직으로 중첩된 상기 제2 패드의 상면에 배치된 제2 접속부; 및 상기 제2 접속부 상에 실장된 반도체 소자를 포함한다.

또한, 상기 반도체 패키지는 상기 절연층 상에 상기 전극부의 측면을 덮으며 배치되는 제1 몰딩층을 포함하고, 상기 제1 몰딩층은, 상기 칩과 수직으로 중첩되는 영역에 캐비티를 포함하고, 상기 칩은 상기 제1 몰딩층의 캐비티 내에 배치된다.

또한, 상기 반도체 패키지는 상기 제1 몰딩층의 상기 캐비티 내에 상기 칩을 덮으며 배치되는 제2 몰딩층을 포함한다.

또한, 상기 제1 몰딩층과 상기 제2 몰딩층은 서로 다른 절연 재료를 포함한다.

또한, 상기 반도체 패키지는 상기 절연층의 하면에 배치된 제2 회로 패턴; 상기 절연층의 하면에 배치되고, 상기 제2 회로 패턴의 하면과 수직으로 중첩된 개구부를 포함하는 제2 보호층; 상기 제2 보호층의 개구부와 수직으로 중첩된 상기 제2 회로 패턴의 하면에 배치되는 제3 접속부를 포함한다.

또한, 상기 반도체 패키지는 상기 전극부의 상면에 배치되는 제4 접속부; 및 상기 제4 접속부 상에 결합되는 외부 기판을 포함한다.

실시 예에 따른 회로 기판은 전극부를 포함한다. 상기 전극부는 칩이 실장되거나 실장부이거나 외부 기판이 부착되는 부착부로 기능할 수 있다. 예를 들어, 상기 전극부는 포스트범프라고도 할 수 있다. 이때, 상기 전극부는 제1 회로 패턴 상에 일정 높이를 가지고 배치될 수 있다. 그리고, 상기 전극부와 상기 제1 회로 패턴 사이에는 제1 접속부가 배치된다. 이때, 상기 제1 접속부는 상기 제1 회로 패턴 상에 상기 전극부를 접합하기 위한 접합층이다. 구체적으로, 비교 예에서의 회로 기판은 제1 회로 패턴과 전극부 사이에 상기 전극부의 시드층이 배치된다. 이에 반하여, 실시 예에서는 상기 전극부의 상기 제1 회로 패턴 사이에 상기 전극부의 시드층이 배치되지 않는 구조를 가진다. 예를 들어, 실시 예에서는 상기 전극부와 상기 제1 회로 패턴이 솔더 페이스트와 같은 제1 접속부를 통해 상호 연결되는 구조를 가진다. 이에 따라, 실시 예에서는 비교 예의 화학동도금층인 시드층을 상기 제1 접속부로 대체함에 따라 회로 기판의 물리적 및 전기적 신뢰성을 향상시킬 수 있다. 예를 들어, 실시 예에서는 화학동도금층 대비 금속밀집도가 높은 접속부를 이용하여 상기 전극부를 형성함에 따라, 외부 충격에 의해 상기 접속부가 파손되는 것을 방지할 수 있으며, 이에 따른 물리적 신뢰성을 향상시킬 수 있다. 예를 들어, 실시 예에서는 화학동도금층 대비 보호층과의 밀착력이 높은 접속부를 이용하여 상기 전극부를 형성함에 따라, 상기 접속부 및 상기 전극부가 회로 기판으로부터 분리되는 탈락문제를 해결할 수 있으며, 이에 따른 물리적 또는 전기적 신뢰성을 향상시킬 수 있다. 예를 들어, 실시 예에서는 비교 예에서의 화학동도금층을 이용하여 전극부를 형성하는 공정에서 필요한 디스미어 공정을 생략할 수 있고, 이에 따라 상기 디스미어 공정에서 발생할 수 있는 보호층의 표면 오염과 같은 문제를 해결할 수 있다.

한편, 실시 예의 전극부는 별도의 전극 기판에서 형성되어 접속부를 접합층으로 제1 회로 기판 상에 접합되며, 이에 따라 상기 전극부의 폭을 형성함에 있어 제약이 없다. 예를 들어, 비교 예에서는 상기 전극부를 형성하기 위해서는 보호층의 개구부의 폭에 따른 드라이 필름의 노광 및 현상에 따른 폭을 고려해야 했으며, 이에 따라 전극부의 상면의 폭이 하면의 폭보다 크게 형성되었다. 이와 다르게, 실시 예에서는 상기 비교 예에서와 같은 제약이 없으며, 이에 따라 상기 전극부의 상면의 폭과 하면의 폭을 동일하게 유지할 수 있다. 나아가 실시 예에서는 상기 전극부의 상면 및 하면의 폭이 보호층의 개구부의 폭보다 작도록 할 수 있다. 이에 따라 실시 예에서는 복수의 전극부 사이의 이격 간격을 줄일 수 있다. 이를 통해 실시 예에서는 회로 기판의 회로 밀집도를 향상시킬 수 있으며, 나아가 회로 기판의 수평 방향으로의 사이즈 또는 수직 방향으로의 사이즈를 줄일 수 있다.

도 1은 비교 예에 따른 회로 기판을 나타낸 도면이다.

도 2a는 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.

도 2b는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.

도 2c는 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.

도 2d는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.

도 2e는 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.

도 2f는 제6 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.

도 2g는 제7 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.

도 3은 실시 예에 따른 회로 기판을 나타낸 도면이다.

도 4는 제1 실시 예에 따른 도 3의 전극부를 확대한 도면이다.

도 5는 제2 실시 예에 따른 도 3의 전극부를 확대한 도면이다.

도 6은 제1 실시 예에 따른 패키지 기판을 나타낸 도면이다.

도 7은 제2 실시 예에 따른 패키지 기판을 나타낸 도면이다.

도 8은 제3 실시 예에 따른 패키지 기판을 나타낸 도면이다.

도 9 내지 22는 도 3에 도시된 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.

다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.

또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.

본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.

이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.

또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우 뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.

-비교 예-

도 1은 비교 예에 따른 회로 기판을 나타낸 도면이다.

도 1을 참조하면, 비교 예의 회로 기판은 ETS(Embedded Trace Substrate) 구조를 가진다. 예를 들어, 비교 예의 회로 기판은 최상측 및 최하측에 배치된 제1 및 제2 최외층 회로 패턴을 포함한다. 그리고, 상기 제1 및 제2 최외층 회로 패턴 중 하나는 적어도 일부가 절연층 내에 매립된 구조를 가지고, 다른 하나는 절연층의 표면으로부터 돌출된 구조를 가진다.

구체적으로, 비교 예의 회로 기판은 절연층(10)을 포함한다.

그리고, 상기 절연층(10)의 상면에는 제1 회로 패턴(20)이 배치된다. 또한, 절연층(10)의 하면에는 제2 회로 패턴(30)이 배치된다.

이때, 상기 절연층(10)은 단층 구조를 가질 수 있고, 이와 다르게 복수의 층을 가질 수 있다.

그리고, 상기 절연층(10)이 복수의 층 구조를 가지는 경우, 상기 제1 회로 패턴(20)은 상기 복수의 층 구조의 절연층 중 최상측에 배치된 절연층의 하면에 배치될 수 있다. 또한, 상기 절연층(10)이 복수의 층 구조를 가지는 경우, 상기 제2 회로 패턴(30)은 상기 복수의 층 구조의 절연층 중 최하측에 배치된 절연층의 하면에 배치될 수 있다.

이때, 상기 제1 회로 패턴(20)은 상기 절연층(10)의 상면 위로 돌출된 구조를 가질 수 있다. 이와 다르게, 상기 제2 회로 패턴(30)은 상기 절연층(10) 내에 매립된 구조를 가질 수 있다. 예를 들어, 상기 제2 회로 패턴(30)의 측면의 적어도 일부는 상기 절연층(10)으로 덮일 수 있다.

또한, 비교 예의 회로 기판은 절연층(10)을 관통하는 관통부(25)를 포함한다. 상기 관통부(25)는 상기 절연층(10)을 관통하는 '비아(via)' 또는 관통 전극이라고도 할 수 있다.

상기 관통부(25)는 상기 절연층을 관통하며, 그에 따라 상기 절연층(10)의 상면에 배치된 제1 회로패턴(20)과, 상기 절연층(10)의 하면에 배치된 제2 회로 패턴(30)을 전기적으로 연결하는 구조를 가질 수 있다. 예를 들어, 관통부(25)의 상면은 제1 회로 패턴(20)의 하면과 직접 연결되고, 상기 관통부(25)의 하면은 제2 회로 패턴(30)의 상면과 직접 연결될 수 있다.

한편, 비교 예의 회로 기판은 전극부(50)를 포함한다. 전극부(50)는 상기 제1 회로 패턴(20)의 상면에 일정 높이를 가지고 배치될 수 있다.

예를 들어, 비교 예의 회로 기판은 절연층(10)의 상면에 배치된 제1 보호층(60)과, 절연층(10)의 하면에 배치된 제2 보호층(70)을 포함한다. 상기 제1 보호층(60)과 제2 보호층(70)은 솔더 레지스트일 수 있다.

상기 제1 보호층(60)은 절연층(10)의 상면 및 상기 제1 회로 패턴(20)의 상면을 보호할 수 있다. 또한, 상기 제2 보호층(70)은 절연층(10)의 하면 및 제2 회로 패턴(30)의 하면을 보호할 수 있다.

상기 제1 보호층(60)은 제1 회로 패턴(20)의 상면과 수직으로 중첩되는 제1 개구부를 포함할 수 있다. 예를 들어, 상기 제1 회로 패턴(20)은 제1 패드를 포함할 수 있다. 그리고, 상기 제1 보호층(60)은 상기 제1 회로 패턴(20)의 제1 패드의 상면과 수직으로 중첩되는 제1 개구부를 포함할 수 있다. 상기 제1 개구부의 폭은 상기 제1 회로 패턴(20)의 제1 패드의 폭보다 작을 수 있다. 이에 따라, 상기 제1 회로 패턴(20)의 제1 패드의 상면의 적어도 일부는 상기 제1 보호층(60)으로 덮일 수 있다.

이에 대응하게, 제2 보호층(70)은 제2 회로 패턴(30)의 하면과 수직으로 중첩되는 제2 개구부를 포함한다.

한편, 상기 전극부(50)는 상기 제1 보호층(60)의 제1 개구부의 수직으로 중첩된, 상기 제1 회로 패턴(20)의 상면에 배치된다.

이때, 상기 전극부(50)는 상기 제1 회로 패턴(20) 상에 전해 도금을 진행하는 것에 의해, 일정 높이를 가지며 형성될 수 있다.

이를 위해, 상기 전극부(50)와 상기 제1 회로 패턴(20) 사이에는 시드층(40)이 배치된다. 상기 시드층(40)은 무전해 도금 공정을 통해 형성된 화학동도금층일 수 있다.

그리고, 상기 전극부(50)와 상기 제1 회로 패턴(20)은 상기 시드층(40)을 연결층으로 하여 상호 물리적 및/또는 전기적으로 연결된다.

한편, 상기 시드층(40)은 상기 제1 보호층(60)의 제1 개구부와 수직으로 중첩된 제1 회로 패턴(20)의 상면, 상기 제1 보호층(60)의 제1 개구부의 내벽, 및 상기 제1 보호층(60)의 상면에 각각 배치된다.

한편, 이와 같은 비교 예의 회로 기판은 상기 전극부(50)에 대한 물리적 신뢰성이나 전기적 신뢰성이 낮은 문제점을 가진다.

상기 전극부(50)는 일정 높이를 가져야 하며, 이에 따라 무전해 도금으로 형성될 수 있다. 이에 따라, 상기 전극부(50)는 전해 도금으로 형성되며, 이를 위해 상기 전극부(50)와 상기 제1 회로 패턴(20) 사이에는 상기 전극부(50)의 전해 도금을 위한 시드층이 배치된다.

이때, 상기 전극부(50)의 전해 도금을 진행하기 이전의 시드층(40)은 상기 제1 보호층(60)이 형성된 상태에서, 상기 제1 보호층(60)의 전체 상면, 상기 제1 개구부의 내벽 및 상기 제1 회로 패턴(20)의 상면에 각각 배치된다.

그리고, 상기 시드층(40)을 이용하여 상기 전극부(50)의 전해 도금이 완료되면, 상기 시드층(40)의 일부를 제거하는 공정을 진행하게 된다. 예를 들어, 상기 전극부(50)의 전해 도금이 완료되면, 상기 시드층(40)의 전체 영역 중 상기 전극부(50)와 수직으로 중첩되지 않는 영역을 제거하는 공정을 진행하게 된다.

상기 시드층(40)을 제거하는 공정은 디스미어 공정을 포함한다.

이때, 상기 디스미어 공정을 진행하는 경우, 상기 디스미어 공정에 사용된 용액에 의해 상기 제1 보호층(60)의 상면이 오염되는 문제가 있다. 예를 들어, 상기 디스미어 공정을 진행하는 경우, 상기 용액에 의해 상기 제1 보호층(60)의 표면이 하얗게 변하는 화이트닝(whitening) 현상이 발생하며, 이에 따른 회로 기판의 미관을 해치는 문제가 있다.

한편, 상기와 같은 시드층(40)은 무전해 도금에 의해 형성된 화학동도금층이다. 그리고, 상기 화학동도금층은 다공성(porous)의 구조를 가진다.

이때, 상기 다공성 구조는 금속의 밀집도가 낮으며, 이에 따라 외부 충격이나 기타 물리적인 힘에 의해 쉽게 크랙이 발생하는 문제가 있다. 이에 따라, 비교 예에서는 외부 충격에 의해 상기 시드층(40)에 크랙이 발생하고, 이에 따라 상기 전극부(50)에 데미지가 전달되며, 이에 따라 상기 전극부(50)가 파괴되는 내구성 문제가 발생할 수 있다.

또한, 상기 시드층(40)은 상기 솔더 레지스트로 형성된 제1 보호층(60)과의 밀착력 또는 접합력이 낮은 특성을 가진다. 이에 따라, 상기 전극부(50)을 형성한 상태에서, 상기 시드층(40)이 상기 제1 보호층(60)으로부터 탈막되는 문제가 있으며, 이에 따라 상기 전극부(50)가 상기 제1 회로 패턴(20)으로 분리됨에 따른 물리적 신뢰성 및 전기적 신뢰성 문제가 발생할 수 있다.

나아가, 비교 예의 전극부(50)는 상면의 폭과 하면의 폭이 서로 다르다. 예를 들어, 비교 예에서는 공정 상의 한계로, 상기 전극부(50)의 상면의 폭이 상기 제1 보호층(60)의 제1 개구부의 폭보다 크게 형성된다. 즉, 상기 전극부(50)의 전해 도금을 위해, 상기 시드층(40) 상에 드라이 필름(미도시)을 형성하고, 그에 따라 상기 드라이 필름에 상기 전극부(50)에 대응하는 제2 개구부를 형성해야 한다. 이때, 상기 드라이 필름은 상기 제1 개구부가 형성된 제1 보호층(60) 상에 배치된 상태이며, 이에 따라 상기 드라이 필름의 제2 개구부는 상기 제1 보호층(60)의 제1 개구부의 폭보다 큰 폭을 가지게 된다. 이에 따라, 상기 전극부(50)의 상면의 폭은 상기 제1 보호층(60)의 제1 개구부의 폭보다 큰 폭을 가지며, 이에 따라 상기 제1 보호층(60)의 상면 위에 길이 방향 또는 폭 방향으로 확장된 형성을 가지게 된다. 이에 따라, 비교 예의 회로 기판에서는, 상기 전극부(50)의 폭을 줄이는 데 한계가 있으며, 이에 따른 복수의 전극부 사이의 피치가 증가함에 따라 회로 밀집도가 감소하는 문제가 있다.

이에 따라, 실시 예에서는 상기와 같은 비교 예의 회로 기판의 문제점을 해결할 수 있도록 한다. 예를 들어, 실시 예에서는 상기 제1 회로 패턴과 상기 전극부 사이에 배치되는 상기 전극부의 시드층을 제거할 수 있도록 한다. 예를 들어, 실시 예에서는 상기 제1 회로 기판과 상기 전극부 사이의 화학동도금층을 제거할 수 있도록 한다. 예를 들어, 실시 예에서는 상기 제1 보호층의 제1 개구부의 폭보다 상기 전극부의 상면의 폭이 작도록 한다. 예를 들어, 실시 예에서는 전극부의 상면의 폭이 하면의 폭과 동일하도록 한다.

-전자 디바이스 -

실시 예의 설명에 앞서, 실시 예의 반도체 패키지가 적용되는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지에는 다양한 반도체 소자가 실장될 수 있다.

상기 반도체 소자는 능동소자 및/또는 수동소자를 포함할 수 있다. 능동소자는 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC) 형태의 반도체칩일 수 있다. 반도체 소자는 로직 칩, 메모리칩 등일 수 있다. 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 애플리케이션 프로세서(AP) 칩이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다.

메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.

한편, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.

또한, 상기 전자 디바이스는 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 차량, 고성능 서버, 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.

이하에서는 실시 예에 따른 회로 기판을 포함하는 반도체 패키지에 대해 설명하기로 한다. 실시 예의 반도체 패키지는 추후 설명될 회로 기판을 포함한 다양한 패키지 구조를 가질 수 있다.

그리고 일 실시 예에서의 상기 회로 기판은 이하에서 설명되는 제1 기판일 수 있다.

또한, 다른 실시 예에서의 상기 회로 기판은 이하에서 설명되는 제2 기판일 수 있다.

도 2a는 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 2b는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 2c는 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 2d는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 2e는 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 2f는 제6 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 2g는 제7 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.

도 2a를 참조하면, 제1 실시 예의 반도체 패키지는 제1 기판(1100), 제2 기판(1200) 및 반도체 소자(1300)를 포함할 수 있다.

상기 제1 기판(1100)은 패키지 기판을 의미할 수 있다.

예를 들어, 상기 제1 기판(1100)은 적어도 하나의 외부 기판이 결합되는 공간을 제공할 수 있다. 상기 외부 기판은 상기 제1 기판(1100) 상에 결합되는 제2 기판(1200)을 의미할 수 있다. 또한, 상기 외부 기판은 상기 제1 기판(1100)의 하부에 결합되는 전자 디바이스에 포함된 메인 보드를 의미할 수 있다.

또한, 도면상에 도시하지는 않았지만, 상기 제1 기판(1100)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다.

상기 제1 기판(1100)은 적어도 하나의 절연층, 상기 적어도 하나의 절연층에 배치된 전극, 및 상기 적어도 하나의 절연층을 관통하는 관통 전극을 포함할 수 있다.

상기 제1 기판(1100) 상에는 제2 기판(1200)이 배치될 수 있다.

상기 제2 기판(1200)은 인터포저일 수 있다. 예를 들어, 상기 제2 기판(1200)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다. 상기 제2 기판(1200)은 상기 적어도 하나의 반도체 소자(1300)와 연결될 수 있다. 예를 들어, 제2 기판(1200)은 제1 반도체 소자(1310) 및 제2 반도체 소자(1320)가 실장되는 공간을 제공할 수 있다. 상기 제2 기판(1200)은 상기 제1 반도체 소자(1310)와 제2 반도체 소자(1320) 사이를 전기적으로 연결하면서, 상기 제1 및 제2 반도체 소자(1310, 1320)와 상기 제1 기판(1100) 사이를 전기적으로 연결할 수 있다. 즉, 상기 제2 기판(1200)은 복수의 반도체 소자 사이의 수평적 연결 기능 및 반도체 소자와 패키지 기판 사이의 수직적 연결 기능을 할 수 있다.

도 2a에서는 상기 제2 기판(1200) 상에 2개의 반도체 소자(1310, 1320)가 배치되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 기판(1200) 상에는 1개의 반도체 소자가 배치될 수 있고, 이와 다르게 3개 이상의 반도체 소자가 배치될 수 있다.

제2 기판(1200)은 상기 적어도 하나 이상의 반도체 소자(1300)와 상기 제1 기판(1100) 사이에 배치될 수 있다.

일 실시 예에서, 상기 제2 기판(1200)은 반도체 소자 기능을 하는 액티브 인터포저일 수 있다. 상기 제2 기판(1200)이 반도체 소자 기능을 하는 경우, 실시 예의 반도체 패키지는 상기 제1 기판(1100) 상에 수직 방향으로의 적층 구조를 가지고 복수의 로직 칩의 기능을 가질 수 있다. 로직 칩의 기능을 가질 수 있다는 것은, 능동 소자 및 수동 소자의 기능을 가질 수 있음을 의미할 수 있다. 능동 소자의 경우 수동 소자와 다르게 전류와 전압의 특성이 선형적이지 않을 수 있고, 액티브 인터포저의 경우 능동 소자의 기능을 가질 수 있다. 또한, 액티브 인터포저는 해당 로직 칩의 기능을 하면서, 이의 상부에 배치된 제2 로직 칩과 상기 제1 기판(1100) 사이의 신호 전달 기능을 수행할 수 있다.

다른 실시 예에 따르면, 상기 제2 기판(1200)은 패시브 인터포져일 수 있다. 예를 들어, 상기 제2 기판(1200)은 상기 반도체 소자(1300)와 상기 제1 기판(1100) 사이에서의 신호 중계 기능을 할 수 있고, 저항, 캐패시터, 인덕터 등의 패시브 소자 기능을 가질 수 있다. 예를 들어, 상기 반도체 소자(1300)는 5G, 사물인터넷(IOT, Internet of Things), 화질 증가, 통신 속도 증가 등의 이유로 단자의 개수가 점차 증가하고 있다. 즉 상기 반도체 소자(1300)에 구비되는 단자의 개수가 증가하고, 이에 의해 단자의 폭이나 복수의 단자들 사이의 간격이 감소하고 있다. 이때, 상기 제1 기판(1100)은 전자 디바이스의 메인 보드와 연결될 수 있다. 이에 따라, 상기 제1 기판(1100)에 구비된 전극들이 상기 반도체 소자(1300) 및 상기 메인 보드와 각각 연결되기 위한 폭 및 간격을 가지기 위해서는 상기 제1 기판(1100)의 두께가 증가하거나, 상기 제1 기판(1100)의 층 구조가 복잡해지는 문제가 있다. 따라서, 제1 실시 예는 상기 제1 기판(1100)과 상기 반도체 소자(1300)에 제2 기판(1200)을 배치할 수 있다. 그리고 상기 제2 기판(1200)은 상기 반도체 소자(1300)의 단자에 대응하는 미세 폭 및 간격을 가지는 전극을 포함할 수 있다.

상기 반도체 소자(1300)는 로직 칩, 메모리칩 등일 수 있다. 상기 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 AP 이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다. 그리고 상기 메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.

한편, 제1 실시 예의 반도체 패키지는 접속부를 포함할 수 있다.

예를 들어, 반도체 패키지는 제1 기판(1100)과 상기 제2 기판(1200) 사이에 배치되는 제1 접속부(1410)를 포함할 수 있다. 상기 제1 접속부(1410)는 상기 제1 기판(1100)에 상기 제2 기판(1200)을 결합시키면서 이들 사이를 전기적으로 연결할 수 있다.

예를 들어, 반도체 패키지는 제2 기판(1200)과 반도체 소자(1300) 사이에 배치되는 제2 접속부(1420)를 포함할 수 있다. 상기 제2 접속부(1420)는 상기 제2 기판(1200) 상에 상기 반도체 소자(1300)를 결합시키면서 이들 사이를 전기적으로 연결할 수 있다.

반도체 패키지는 제1 기판(1100)의 하면에 배치된 제3 접속부(1430)를 포함할 수 있다. 상기 제3 접속부(1430)는 상기 제1 기판(1100)을 메인 보드에 결합시키면서, 이들 사이를 전기적으로 연결할 수 있다.

이때, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 와이어 본딩, 솔더 본딩, 메탈 간 다이렉트 본딩 중 적어도 하나의 본딩 방식을 이용하여 복수의 구성 요소 사이를 전기적으로 연결할 수 있다. 즉, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 복수의 구성 요소를 전기적으로 연결하는 기능을 갖기 때문에, 메탈 간 다이렉트 본딩을 이용할 경우 반도체 패키지는 솔더나 와이어가 아닌, 전기적으로 연결되는 부분으로 이해될 수 있다.

상기 와이어 본딩 방식은 금(Au) 등의 도선을 이용하여 복수의 구성 요소 사이를 전기적으로 연결하는 것을 의미할 수 있다. 또한, 상기 솔더 본딩 방식은 Sn, Ag, Cu 중 적어도 하나를 포함하는 물질을 이용하여 복수의 구성요소 사이를 전기적으로 연결할 수 있다. 또한, 메탈 간 다이렉트 본딩 방식은 솔더, 와이어, 전도성 접착제 등의 부재 없이, 복수의 구성 요소 사이에 열과 압력을 인가하여 재결정화하고, 이를 통해 복수의 구성요소 사이를 직접 결합시키는 것을 의미할 수 있다. 그리고 메탈 간 다이렉트 본딩 방식은 상기 제2 접속부(1420)에 의한 본딩 방식을 의미할 수 있다. 이 경우, 상기 제2 접속부(1420)는 상기 재결정화에 의해 복수의 구성요소 사이에 형성되는 금속층을 의미할 수 있다.

구체적으로, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 열 압착(Thermal Compression) 본딩 방식에 의해 복수의 구성을 서로 결합시킬 수 있다. 상기 열 압착 본딩 방식은 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)에 열과 압력을 가하여 복수의 구성 사이를 직접 결합시키는 방식을 의미할 수 있다.

이때, 상기 제1 기판(1100) 및 제2 기판(1200) 중 적어도 하나에서, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)가 배치되는 전극에는 돌출부가 배치될 수 있다. 상기 돌출부는 상기 제1 기판(1100) 또는 제2 기판(1200)에서 외측 방향을 향하여 돌출될 수 있다.

상기 돌출부는 이하의 회로 기판에서 설명되는 전극부라 할 수 있다. 상기 또한, 상기 돌출부는 범프(bump)라고 할 수 있다. 상기 돌출부는 포스트(post)라고도 할 수 있다. 상기 돌출부는 필라(pillar)라고도 할 수 있다. 바람직하게, 상기 돌출부는 제2 기판(1200)의 전극 중 상기 반도체 소자(1300)와의 결합을 위한 제2 접속부(1420)가 배치된 전극을 의미할 수 있다. 즉, 상기 반도체 소자(1300)의 단자들의 피치가 미세화되면서, 솔더 등의 전도성 접착제에 의해 상기 반도체 소자(1300)의 복수의 단자와 각각 연결되는 복수의 제2 접속부(1420) 간의 단락이 발생할 수 있다. 따라서, 실시 예는 상기 제2 접속부(1420)의 볼륨을 줄이기 위해 열 압착 본딩(Thermal Compression Bonding)을 진행할 수 있다. 이에 따라, 실시 예는, 정합도, 확산력, 및 솔더 등의 전도성 접착제와 돌출부 사이에 형성되는 금속간 화합물(Inter Metallic Compound, IMC)이 인터포저 및/또는 기판으로 확산되는 것을 방지하는 확산 방지력 확보를 위해 상기 제2 접속부(1420)가 배치되는 상기 제2 기판(1200)의 전극에 돌출부가 포함되도록 할 수 있다

한편, 도 2b를 참조하면, 제2 실시 예의 반도체 패키지는 상기 제2 기판(1200)에 연결 부재(1210)가 배치되는 점에서 제1 실시 예의 반도체 패키지와 차이를 가질 수 있다. 상기 연결 부재(1210)는 브리지 기판이라고 할 수 있다. 예를 들어, 상기 연결 부재(1210)는 재배선층을 포함할 수 있다. 연결 부재(1210)는 복수의 반도체 소자를 수평적으로 서로 전기적 연결을 하는 기능을 할 수 있다. 예시적으로, 일반적으로 반도체 소자가 가져야 할 면적이 너무 크기 때문에 상기 연결 부재(1210)는 재배선층을 포함할 수 있다. 반도체 패키지와 반도체 소자는 회로 패턴의 폭이나 너비 등이 서로 큰 차이를 가지기 때문에, 전기적 접속을 위한 회로 패턴의 완충 역할이 필요하다. 완충 역할은 반도체 패키지의 회로 패턴의 폭이나 너비 등의 크기와 반도체 소자의 회로 패턴의 폭이나 너비 등의 크기의 중간 크기를 갖도록 하는 것을 의미할 수 있고, 재배선층은 상기 완충 역할을 하는 기능을 포함할 수 있다.

일 실시 예에서, 연결 부재(1210)는 실리콘 브리지일 수 있다. 즉, 상기 연결 부재(1210)는 실리콘 기판과 상기 실리콘 기판 상에 배치되는 재배선층을 포함할 수 있다.

다른 실시 예에서, 상기 연결 부재(1210)는 유기 브리지일 수 있다. 예를 들어, 상기 연결 부재(1210)는 유기물을 포함할 수 있다. 예를 들어, 상기 연결 부재(1210)는 상기 실리콘 기판 대신에 유기물을 포함하는 유기 기판을 포함할 수 있다.

상기 연결 부재(1210)는 상기 제2 기판(1200) 내에 매립될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 연결 부재(1210)는 상기 제2 기판(1200) 상에 돌출되는 구조를 가지고 배치될 수 있다.

또한, 상기 제2 기판(1200)은 캐비티를 포함할 수 있고, 상기 연결 부재(1210)는 상기 제2 기판(1200)의 상기 캐비티 내에 배치될 수 있다.

상기 연결 부재(1210)는 상기 제2 기판(1200) 상에 배치되는 복수의 반도체 소자 사이를 수평적으로 연결할 수 있다.

도 2c를 참조하면, 제3 실시 예의 반도체 패키지는 제2 기판(1200) 및 반도체 소자(1300)를 포함할 수 있다. 이때, 제3 실시 예의 반도체 패키지는 제2 실시 예의 반도체 패키지 대비 제1 기판(1100)이 생략된 구조를 가질 수 있다.

즉, 제3 실시 예의 제2 기판(1200)은 인터포저 기능을 하면서 패키지 기판의 기능을 할 수 있다.

상기 제2 기판(1200)의 하면에 배치된 제1 접속부(1410)는 전자 디바이스의 메인 보드에 상기 제2 기판(1200)을 결합시킬 수 있다.

도 2d를 참조하면, 제4 실시 예의 반도체 패키지는 제1 기판(1100) 및 반도체 소자(1300)를 포함할 수 있다.

이때, 제4 실시 예의 반도체 패키지는 제2 실시 예의 반도체 패키지 대비 제2 기판(1200)이 생략된 구조를 가질 수 있다.

즉, 제4 실시 예의 제1 기판(1100)은 패키지 기판 기능을 하면서, 상기 반도체 소자(1300)와 메인 보드 사이를 연결하는 기능을 할 수 있다. 이를 위해, 제1 기판(1100)에는 복수의 반도체 소자 사이를 연결하기 위한 연결 부재(1110)를 포함할 수 있다. 상기 연결 부재(1110)는 복수의 반도체 소자 사이를 연결하는 실리콘 브리지 또는 유기물 브리지일 수 있다.

도 2e를 참조하면, 제5 실시 예의 반도체 패키지는 제4 실시 예의 반도체 패키지 대비, 제3 반도체 소자(1330)를 더 포함할 수 있다.

이를 위해, 제1 기판(1100)의 하면에는 제4 접속부(1440)가 배치될 수 있다.

그리고, 상기 제4 접속부(1400)에는 제3 반도체 소자(1330)가 배치될 수 있다. 즉, 제5 실시 예의 반도체 패키지는 상측 및 하측에 각각 반도체 소자가 실장되는 구조를 가질 수 있다.

이때, 상기 제3 반도체 소자(1330)는 도 2c의 반도체 패키지에서, 제2 기판(1200)의 하면에 배치된 구조를 가질 수도 있을 것이다.

도 2f를 참조하면, 제6 실시 예의 반도체 패키지는 제1 기판(1100)을 포함할 수 있다. 상기 제1 기판(1100) 상에는 제1 반도체 소자(1310)가 배치될 수 있다. 이를 위해, 상기 제1 기판(1100)과 상기 제1 반도체 소자(1310) 사이에는 제1 접속부(1410)가 배치될 수 있다.

또한, 상기 제1 기판(1100)은 도전성 결합부(1450)를 포함할 수 있다. 상기 도전성 결합부(1450)는 상기 제1 기판(1100)에서 제2 반도체 소자(1320)를 향하여 더 돌출될 수 있다. 상기 도전성 결합부(1450)는 범프라고 할 수 있고, 이와 다르게 포스트라고도 할 수 있다. 상기 도전성 결합부(1450)는 상기 제1 기판(1100)의 최상측에 배치된 전극 상에 돌출된 구조를 가지고 배치될 수 있다.

상기 도전성 결합부(1450) 상에는 제2 반도체 소자(1320)가 배치될 수 있다. 이때, 상기 제2 반도체 소자(1320)는 상기 도전성 결합부(1450)를 통해 상기 제1 기판(1100)과 연결될 수 있다. 또한, 상기 제1 반도체 소자(1310)와 상기 제2 반도체 소자(1320) 상에는 제2 접속부(1420)가 배치될 수 있다.

이에 따라, 상기 제2 반도체 소자(1320)는 상기 제2 접속부(1420)를 통해 상기 제1 반도체 소자(1310)와 전기적으로 연결될 수 있다.

즉, 제2 반도체 소자(1320)는 도전성 결합부(1450)을 통해 제1 기판(1100)과 연결되면서, 상기 제2 접속부(1420)를 통해 상기 제1 반도체 소자(1310)와도 연결될 수 있다.

이때, 상기 제2 반도체 소자(1320)는 상기 도전성 결합부(1450)을 통해 전원신호 및/또는 전력을 공급받을 수 있다. 또한, 상기 제2 반도체 소자(1320)는 상기 제2 접속부(1420)를 통해 상기 제1 반도체 소자(1310)와 통신 신호를 주고받을 수 있다.

제6 실시 예의 반도체 패키지는 도전성 결합부(1450)를 통해 상기 제2 반도체 소자(1320)에 전원신호 및/또는 전력을 공급함으로써, 상기 제2 반도체 소자(1320)의 구동을 위한 충분한 전력의 제공이나, 전원 동작의 원활한 제어가 가능할 수 있다.

이에 따라, 실시 예는 상기 제2 반도체 소자(1320)의 구동 특성을 향상시킬 수 있다. 즉, 실시 예는 제2 반도체 소자(1320)에 제공되는 전력이 부족해지는 문제를 해결할 수 있다. 나아가, 실시 예는 상기 제2 반도체 소자(1320)의 전원 신호, 전력 및 통신 신호 중 적어도 하나가 상기 도전성 결합부(1450)와 제2 접속부(1420)를 통해 서로 다른 경로를 통해 제공되도록 할 수 있다. 이를 통해, 실시 예는 상기 전원 신호에 의해 상기 통신 신호의 손실이 발생하는 문제를 해결할 수 있다. 예를 들어, 실시 예는 전원 신호의 통신 신호 사이의 상호 간섭을 최소화할 수 있다.

한편, 제6 실시 예에서의 상기 제2 반도체 소자(1320)는 복수의 패키지 기판이 적층된 형태인 POP(Package On Package) 구조를 가지고 제1 기판(1100) 상에 배치될 수 있다. 예를 들어, 상기 제2 반도체 소자(1320)는 메모리 칩을 포함하는 메모리 패키지일 수 있다. 그리고 상기 메모리 패키지는 상기 도전성 결합부(1450) 상에 결합될 수 있다. 이때, 상기 메모리 패키지는 상기 제1 반도체 소자(1310)와는 연결되지 않을 수 있다.

도 2g를 참조하면, 제7 실시 예의 반도체 패키지는 제1 기판(1100), 제1 접속부(1410), 제1 접속부(1410), 반도체 소자(1300) 및 제3 접속부(1430)를 포함할 수 있다.

이때, 제7 실시 예의 반도체 패키지는 제4 실시 예의 반도체 패키지 대비 연결 부재(1110)가 생략되면서 상기 제1 기판(1100)이 복수의 기판층을 포함하는 점에서 차이를 가질 수 있다.

상기 제1 기판(1100)은 복수의 기판층을 포함할 수 있다. 예를 들어, 제1 기판(1100)은 패키지 기판에 대응하는 제1 기판층(1100A)과 연결 부재에 대응되는 제2 기판층(1100B)을 포함할 수 있다.

다시 말해서, 제7 실시 예의 반도체 패키지는 도 2a에 개시된 제1 기판(패키지 기판, 1100)과 제2 기판(인터포저, 1200)가 일체로 형성된 제1 기판층(1100A) 및 제2 기판층(1100B)을 포함할 수 있다. 상기 제2 기판층(1100B)의 절연층의 물질은 제1 기판층(1100A)의 절연층의 물질과 다를 수 있다. 예를 들어, 제2 기판층(1100B)의 절연층의 물질은 광경화성 물질을 포함할 수 있다. 예를 들어, 상기 제2 기판층(1100B)은 PID(Photo Imageable Dielectric)일 수 있다. 그리고 상기 제2 기판층(1100B)은 광경화성 물질을 포함함에 따라 전극의 미세화가 가능할 수 있다. 따라서, 제7 실시 예는 제1 기판층(1100A) 상에 광 경화성 물질의 절연층을 순차적으로 적층하고, 상기 광 경화성 물질의 절연층 상에 미세화된 전극을 형성하는 것에 의해 제2 기판층(1100B)을 형성할 수 있다. 이를 통해 상기 제2 기판(1100B)은 미세화된 전극을 포함하는 재배선층 기능을 포함할 수 있고, 복수의 반도체 소자(1310, 1320)을 수평적으로 연결하는 기능을 포함할 수 있다.

- 회로 기판 -

이하에서는 실시 예의 회로 기판에 대해 설명한다.

실시 예의 회로 기판의 설명에 앞서, 이하에서 설명되는 회로 기판은 이전의 반도체 패키지에 포함된 복수의 기판 중 어느 하나의 기판을 의미할 수 있다.

예를 들어, 일 실시 예에서의 이하에서 설명되는 회로 기판은 도 2a 내지 도 2g 중 어느 하나에 도시된 제1 기판(1100), 제2 기판(1200) 및 연결 부재(또는 브리지 기판, 1110, 1210) 중 어느 하나를 의미할 수 있다.

이하에서 설명되는 전극부(160)는 제1 기판, 제2 기판, 연결 부재, 및 반도체 소자 중 어느 하나와 결합되는 도전성 결합부 또는 돌출부를 의미할 수 있다.

도 3은 실시 예에 따른 회로 기판을 나타낸 도면이고, 도 4는 제1 실시 예에 따른 도 3의 전극부를 확대한 도면이며, 도 5는 제2 실시 예에 따른 도 3의 전극부를 확대한 도면이며, 도 6은 제1 실시 예에 따른 패키지 기판을 나타낸 도면이고, 도 7은 제2 실시 예에 따른 패키지 기판을 나타낸 도면이며, 도 8은 제3 실시 예에 따른 패키지 기판을 나타낸 도면이다.

이하에서는 도 3 내지 8을 참조하여, 실시 예의 회로 기판의 전극부의 구조에 대해 구체적으로 설명하고, 이를 포함하는 패키지 기판에 대해서도 구체적으로 설명하기로 한다. 상기 패키지 기판은 도 1a 내지 도 2g에서 설명된 반도체 패키지에서의 일부 구성을 의미할 수 있다.

실시 예의 회로 기판은 절연층(110), 제1 회로 패턴(120), 제2 회로 패턴(130), 관통부(140), 접속부(150), 전극부(160), 제1 보호층(170), 제2 보호층(180) 및 제1 몰딩층(190)을 포함할 수 있다.

이때, 도 3에서는, 회로 기판(100)이 절연층(110)의 층수를 기준으로 1층 구조를 가지는 것으로 도시하였으나, 이에 한정되는 것은 아니다.

예를 들어, 상기 회로 기판(100)은 절연층(110)의 층수를 기준으로 2층 이상의 다층 구조를 가질 수 있을 것이다.

이하에서는 설명의 편의를 위해, 상기 회로 기판이 절연층(110)의 층 수를 기준으로 1층 구조를 가지는 것으로 하여 설명하기로 한다.

한편, 상기 절연층(110)이 다층 구조를 가지는 경우, 도 2에서의 절연층(110)은 상기 다층 구조의 절연층 중 최상측에 배치된 최상측 절연층을 나타낸 것일 수 있다.

그리고, 상기 절연층(110)이 다층 구조를 가지는 경우, 도 2에서의 제1 회로 패턴(120)은 최상측 절연층의 상면에 배치된 최상측 회로 패턴을 나타낸 것일 수 있다. 또한, 절연층(110)이 다층 구조를 가지는 경우, 도 2에서의 제2 회로 패턴(130)은 최하측 절연층의 하면에 배치된 최하측 회로 패턴을 나타낸 것일 수 있다. 이때, 실시 예의 회로 기판은 ETS 공법으로 제조된다. 그리고, 상기 제1 회로 패턴(120)은 ETS 공법에서, 가장 마지막에 형성되는 최상측의 절연층의 표면에 배치될 수 있다. 예를 들어, 제1 회로 패턴(120)은 서로 다른 층에 배치되는 회로 패턴들 중 가장 마지막에 형성된 회로 패턴을 의미할 수 있다. 그리고, 상기 제2 회로 패턴(130)은 ETS 공법에서, 가장 처음에 형성되는 최하측 절연층 내에 매립될 수 있다. 예를 들어, 제2 회로 패턴(130)은 서러 다른 층에 배치되는 회로 패턴들 중 가장 처음에 형성된 회로 패턴을 의미할 수 있다.

즉, 회로 기판은 절연층(110)을 포함한다.

상기 절연층(110)은 적어도 1층 이상의 층 구조를 가진다.

상기 절연층(110)은 프리프레그(PPG, prepreg)를 포함할 수 있다. 상기 프리프레그는 유리 섬유 실(glass yarn)으로 직조된 글라스 패브릭(glass fabric)과 같은 직물 시트(fabric sheet) 형태의 섬유층에 에폭시 수지 등을 함침한 후 열 압착을 진행함으로써 형성될 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 절연층(110)을 구성하는 프리프레그는 탄소 섬유 실로 직조된 직물 시트 형태의 섬유층을 포함할 수 있을 것이다.

상기 절연층(110)은 수지 및 상기 수지 내에 배치되는 강화 섬유를 포함할 수 있다. 상기 수지는 에폭시 수지일 수 있으나, 이에 한정되는 것은 아니다. 상기 수지는 에폭시 수지에 특별히 제한되지 않으며, 예를 들어 분자 내에 에폭시기가 1개 이상 포함될 수 있고, 이와 다르게 에폭시계가 2개 이상 포함될 수 있으며, 이와 다르게 에폭시계가 4개 이상 포함될 수 있을 것이다. 또한, 상기 절연층(110)의 수지는 나프탈렌(naphthalene)기를 포함될 수 있으며, 예를 들어, 방향족 아민형일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 수지는 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 S형 에폭시 수지, 페놀 노볼락형 에폭시 수지, 알킬페놀 노볼락형 에폭시 수지, 비페닐형 에폭시 수지, 아르알킬형 에폭시 수지, 디사이클로펜타디엔형 에폭시 수지, 나프탈렌형 에폭시 수지, 나프톨형 에폭시 수지, 페놀류와 페놀성 히드록실기를 갖는 방향족 알데히드와의 축합물의 에폭시 수지, 비페닐아르알킬형 에폭시 수지, 플루오렌형 에폭시 수지, 크산텐형 에폭시 수지, 트리글리시딜이소시아누레이트, 고무 변성형 에폭시 수지 및 인(phosphorous)계 에폭시 수지 등을 들 수 있으며, 나프탈렌계 에폭시 수지, 비스페놀 A형 에폭시 수지, 페놀 노볼락 에폭시 수지, 크레졸 노볼락 에폭시 수지, 고무 변성형 에폭시 수지, 및 인(phosphorous)계 에폭시 수지를 포함할 수 있다. 또한, 상기 강화 섬유는 유리 섬유, 탄소 섬유, 아라미드 섬유(예를 들어, 아라미드 계열의 유기 재료), 나일론(nylon), 실리카(silica) 계열의 무기 재료 또는 티타니아(titania) 계열의 무기 재료가 사용될 수 있다. 상기 강화 섬유는 상기 수지 내에서, 평면 방향으로 서로 교차하는 형태로 배열될 수 있다.

한편, 상기 유리 섬유, 탄소 섬유, 아라미드 섬유(예를 들어, 아라미드 계열의 유기 재료), 나일론(nylon), 실리카(silica) 계열의 무기 재료 또는 티타니아(titania) 계열의 무기 재료가 사용될 수 있다.

다만, 실시 예는 이에 한정되지 않으며, 상기 절연층(110)은 다른 절연물질을 포함할 수 있을 것이다.

예를 들어, 절연층(110)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 절연층(110)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 절연층(110)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다. 예를 들어, 절연층(110)은 광등방성 필름을 포함할 수 있다. 일례로, 상기 절연층(110)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다. 예를 들어, 상기 절연층(110)은 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 절연층(110)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지와 함께 실리카, 알루미나 등의 무기 필러 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다.

상기 절연층(110)은 5㎛ 내지 60㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 절연층(110)은 각각 10㎛ 내지 50㎛의 범위의 두께를 가질 수 있다. 예를 들어, 절연층(110)은 12㎛ 내지 40㎛의 범위의 두께를 가질 수 있다.

상기 절연층(110)의 두께가 5㎛ 미만이면, 회로 기판에 포함된 회로 패턴이 안정적으로 보호되지 않을 수 있다. 상기 절연층(110)의 두께가 60㎛를 초과하면, 회로 기판의 전체적인 두께가 증가할 수 있다. 또한, 상기 절연층(110)의 두께가 60㎛를 초과하면, 이에 대응하게 회로 패턴이나 비아의 두께도 증가하고, 이에 따른 회로 패턴을 통해 전달되는 신호의 손실이 증가할 수 있다.

이때, 상기 절연층(110)의 두께는, 서로 다른 층에 배치된 회로패턴들 사이의 두께 방향으로의 거리에 대응할 수 있다. 예를 들어, 상기 절연층(110)의 두께는 제1 회로 패턴(120)의 하면과 제2 회로 패턴(130)의 상면 사이의 거리를 의미할 수 있다. 예를 들어, 상기 절연층(110)의 두께는 상기 절연층(110)을 관통하는 관통부(140)의 두께를 의미할 수 있다.

상기 절연층(110)의 표면에는 회로 패턴이 배치될 수 있다.

예를 들어, 상기 절연층(110)의 상면에는 제1 회로 패턴(120)이 배치될 수 있다. 예를 들어, 절연층(110)의 하면에는 제2 회로 패턴(130)이 배치될 수 있다.

실시 예에서의 회로 기판은 ETS(Embedded Trace Substrate) 공법을 이용하여 제조될 수 있다. 이에 따라, 상기 회로 기판에 포함된 복수의 회로 패턴들 중 적어도 하나는 ETS 구조를 가질 수 있다. 여기에서, ETS 구조를 가진다는 것은, 최외곽에 배치된 최외곽 회로 패턴이 최외곽 절연층에 매립된 구조를 가짐을 의미할 수 있다. 이를 다르게 표현하면, ETS 구조에서는, 회로 기판의 최하측에 배치된 최하측 절연층의 하면에는 상면을 향하여 오목한 캐비티가 형성되고, 그에 따라 회로 기판의 최하측에 배치되는 회로 패턴은 상기 최하측 절연층의 캐비티에 배치된 구조를 가진다는 것을 의미할 수 있다. 이때, 실시 예에서는 상기 ETS 구조에서, 최하측에 배치된 회로 패턴이 캐비티 내에 배치된 구조를 가진다고 하였으나, 이에 한정되지는 않는다. 예를 들어, 회로 기판의 배치 방향(예를 들어, 도 2의 회로 기판을 거꾸로 뒤집은 상태)에 따라, 최상측에 배치된 회로 패턴이 캐비티 내에 배치된 구조를 가질 수도 있을 것이다.

예를 들어, 실시 예의 회로 기판의 각층에 배치된 회로 패턴들 중 적어도 한층에 배치된 회로 패턴은 절연층에 매립된 구조를 가질 수 있다. 예를 들어, 실시 예에서, 절연층(110)의 하면에 배치된 제2 회로 패턴(130)은 ETS 구조를 가질 수 있다. 그리고, 절연층(110)의 상면에 배치된 제1 회로 패턴(120)은 절연층(110)의 상면 위로 돌출될 구조를 가질 수 있다.

상기 제1 회로 패턴(120)은 상기 절연층(110)의 상면 위로 돌출된 구조를 가질 수 있다.

그리고, 제2 회로 패턴(130)은 상기 절연층(110)에 매립된 구조를 가질 수 있다.

예를 들어, 상기 제2 회로 패턴(130)의 적어도 일부 영역은 상기 절연층(110)에 매립된 구조를 가질 수 있다. 예를 들어, 상기 제2 회로 패턴(130)의 전체 영역은 상기 절연층(110)에 매립된 구조를 가질 수 있다.

여기에서, 상기 제2 회로 패턴(130)이 매립된 구조를 가진다는 것은, 상기 제2 회로 패턴(130)의 측면의 적어도 일부가 상기 절연층(110)으로 덮인다는 것을 의미할 수 있다.

예를 들어, 상기 제2 회로 패턴(130)이 ETS 구조를 가진다는 것은, 상기 제2 회로 패턴(130)의 하면과 상기 절연층(110)의 하면이 수직으로 중첩되지 않는 다는 것을 의미할 수 있다. 한편, 상기 제2 회로 패턴(130)의 상면은 상기 절연층(110)에 의해 덮일 수 있다.

한편, 상기 제1 회로 패턴(120)과 상기 제2 회로 패턴(130)은 서로 다른 층 구조를 가질 수 있다.

예를 들어, 상기 제1 회로 패턴(120)의 층수는 상기 제2 회로 패턴(130)의 층수와 다를 수 있다. 예를 들어, 상기 제1 회로 패턴(120)의 층수는 상기 제2 회로 패턴(130)의 층수보다 클 수 있다.

구체적으로, 상기 제2 회로 패턴(130)은 ETS 공법에서, 가장 처음에 형성되는 회로 패턴이다. 이에 따라, 상기 제2 회로 패턴(130)을 형성하는데 사용된 시드층은 최종적으로 제거될 수 있다. 이에 따라, 상기 제2 회로 패턴(130)은 시드층을 포함하지 않는 1층 구조를 가질 수 있다.

이와 다르게, 상기 제1 회로 패턴(120)은 ETS 공법에서, 가장 마지막에 형성되는 회로 패턴이다. 이에 따라, 상기 제2 회로 패턴(130)을 형성하는데 사용된 시드층은 회로 기판에 남아 있을 수 있다.

예를 들어, 상기 제1 회로 패턴(120)은 제1 금속층(121) 및 제2 금속층(122)을 포함할 수 있다.

상기 제1 금속층(121)은 상기 절연층(110)의 상면에 배치된다. 그리고, 상기 제2 금속층(122)은 상기 제1 금속층(121)의 상면에 배치된다. 상기 제1 금속층(121)은 절연층(110)의 적층 시에, 상기 절연층(110)의 상면에 배치된 동박층(미도시)을 의미할 수 있다. 이와 다르게, 상기 제1 금속층(121)은 상기 절연층(110)의 상면에 무전해 도금을 진행하여 형성된 화학동 도금층의 시드층일 수 있다. 이와 다르게, 상기 제1 금속층(121)은 상기 동박층 및 상기 화학동 도금층의 시드층을 모두 포함할 수 있다.

상기 제2 금속층(122)은 상기 제1 금속층(121) 상에 배치된다. 상기 제2 금속층(122)은 상기 제1 금속층(121)을 시드층으로 전해 도금을 진행하여 형성된 전해 도금층을 의미할 수 있다.

한편, 상기와 같은 제1 회로 패턴(120) 및 제2 회로 패턴(130)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 상기 제1 회로 패턴(120) 및 제2 회로 패턴(130)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 제1 회로 패턴(120) 및 제2 회로 패턴(130)은 전기 전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.

상기 제1 회로 패턴(120) 및 제2 회로 패턴(130)은 5㎛ 내지 20㎛의 범위의 두께를 가질 수 있다. 예를 들어, 제1 회로 패턴(120) 및 제2 회로 패턴(130)은 6㎛ 내지 17㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로 패턴(120) 및 제2 회로 패턴(130)은 7㎛ 내지 16㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로 패턴(120) 및 제2 회로 패턴(130)의 두께가 5㎛ 미만인 경우에는 회로 패턴의 저항이 증가하고, 이에 따른 신호 전송 효율이 감소할 수 있다. 예를 들어, 상기 제1 회로 패턴(120) 및 제2 회로 패턴(130)의 두께가 5㎛ 미만인 경우에는 신호 전송 손실이 증가할 수 있다. 예를 들어, 상기 제1 회로 패턴(120) 및 제2 회로 패턴(130)의 두께가 20㎛를 초과하는 경우에는 상기 회로 패턴들의 선폭이 증가하고, 이에 따른 회로 기판의 전체적인 부피가 증가할 수 있다.

한편, 회로 기판(100)은 관통부(140)를 포함한다.

상기 관통부(140)은 회로 기판의 절연층(110)을 관통하며, 이에 따라 서로 다른 층에 배치된 회로 패턴들 사이를 전기적으로 연결할 수 있다.

상기 관통부(140)는 상기 제1 회로 패턴(120)과 제2 회로 패턴(130) 사이를 전기적으로 연결할 수 있다. 예를 들어, 상기 관통부(140)의 상면은 상기 제1 회로 패턴(120)의 하면과 직접 연결되고, 상기 관통부(140)의 하면은 상기 제2 회로 패턴(130)의 상면과 직접 연결될 수 있다.

상기 관통부(140)은 절연층(110)의 상면에서 상기 절연층(110)의 하면으로 갈수록 폭이 점차 감소하는 경사를 가질 수 있다.

즉, 실시 예의 회로 기판은 ETS 공법으로 제조되며, 이에 따라 절연층(110)의 상면에서 레이저 공정이 진행됨에 따라, 상기 절연층(110)을 관통하는 관통 홀(미도시)을 형성하고, 상기 형성된 관통 홀 내부를 전도성 물질로 충진하여 상기 관통부(140)를 형성할 수 있다. 이에 따라, 상기 관통부(140)은 상면의 폭이 하면의 폭보다 큰 사다리꼴 형상을 가질 수 있다.

이때, 상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있다. 상기 관통 홀이 레이저 가공에 의해 형성되는 경우에는 UV나 CO₂ 레이저 방식을 사용할 수 있다. 상기 관통 홀이 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용할 수 있다.

한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.

또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.

상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO₂ 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO₂ 레이저는 절연층만 가공할 수 있는 레이저이다.

상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 상기 실시 예의 관통부(140)를 형성할 수 있다. 상기 관통부(140)를 형성하는 금속물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.

한편, 실시 예의 회로 기판은 제1 보호층(170) 및 제2 보호층(180)을 포함한다.

상기 제1 보호층(170)은 회로 기판의 최상측 절연층 상에 형성될 수 있다. 예를 들어, 상기 회로 기판이 절연층(110)의 층수를 기준으로 복수의 층 수를 가지는 경우, 상기 제1 보호층(170)은 상기 복수의 절연층 중 최상측에 배치된 절연층의 상면에 배치될 수 있다.

상기 제2 보호층(180)은 회로 기판의 최하측 절연층 아래에 배치될 수 있다. 예를 들어, 상기 회로 기판이 절연층(110)의 층수를 기준으로 복수의 층 수를 가지는 경우, 상기 제2 보호층(180)은 상기 복수의 절연층 중 최하측에 배치된 절연층의 하면에 배치될 수 있다.

이와 다르게, 회로 기판이 단층 구조를 가지는 경우, 상기 제1 보호층(170)은 절연층(110)의 상면에 배치될 수 있고, 제2 보호층(180)은 절연층(110)의 하면에 배치될 수 있을 것이다.

상기 제1 보호층(170) 및 제2 보호층(180)은 솔더 레지스트일 수 있으나, 이에 한정되는 것은 아니다.

상기 제1 보호층(170)은 제1 개구부(175)를 포함할 수 있다.

상기 제1 개구부(175)는 상기 제1 회로 패턴(120)의 상면과 수직으로 중첩될 수 있다. 예를 들어, 실시 예의 제1 회로 패턴(120)은 복수의 패드를 포함할 수 있다. 그리고, 상기 제1 회로 패턴(120)을 구성하는 복수의 패드 중 적어도 하나의 패드 상에는 전극부(160)가 배치될 수 있다.

그리고, 상기 제1 회로 패턴(120)는 상기 제1 회로 패턴(120)의 복수의 패드 중 상기 전극부(160)가 배치될 패드의 상면과 수직으로 중첩될 수 있다.

또한, 상기 제1 보호층(170)의 제1 개구부(175)는 상기 제1 회로 패턴(120)의 상면의 일부 영역하고 수직으로 중첩될 수 있다. 예를 들어, 상기 제1 회로 패턴(120)의 상면은 상기 제1 보호층(170)의 제1 개구부(175)와 수직으로 중첩되는 제1 영역과, 상기 제1 개구부(175)와 수직으로 중첩되지 않는 제2 영역을 포함할 수 있다. 그리고, 상기 제1 영역은 상기 제1 회로 패턴(120)의 상면의 중앙 영역을 의미할 수 있고, 상기 제2 영역은 상기 제1 회로 패턴(120)의 상면의 외곽 영역을 의미할 수 있다.

이에 따라, 상기 제1 보호층(170)의 제1 개구부(175)의 폭(W1)은 상기 제1 회로 패턴(120)의 상면의 폭보다 작을 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제1 보호층(170)의 타입에 따라 상기 제1 보호층(170)은 상기 제1 회로 패턴(120)의 상면의 전체 영역을 노출할 수도 있을 것이다.

한편, 이에 대응하게 상기 절연층(110)의 하면에 배치된 제2 보호층(180)은 제2 개구부(미도시)를 포함할 수 있다. 상기 제2 보호층(180)의 제2 개구부는 상기 제2 회로 패턴(130)의 하면과 수직으로 중첩될 수 있다. 예를 들어, 상기 제2 회로 패턴(130)의 하면의 적어도 일부는 상기 제2 보호층(180)의 제2 개구부와 수직으로 중첩될 수 있다.

한편, 실시 예의 회로 기판은 전극부(160)를 포함한다. 상기 전극부(160)는 상기 회로 기판의 제1 회로 패턴(120) 중, 상기 제1 보호층(170)의 제1 개구부(175)와 수직으로 중첩된 제1 회로 패턴의 상면 상에 배치될 수 있다.

이때, 상기 전극부(160)과 상기 제1 회로 패턴(120)의 상면 사이에는 접속부(150)가 배치될 수 있다.

예를 들어, 상기 전극부(160)는 상기 접속부(150)를 연결층으로 하여 상기 제1 회로 패턴(120)과 연결될 수 있다.

상기 접속부(150)는 솔더층일 수 있다. 예를 들어, 상기 접속부(150)는 솔더 페이스트일 수 있다. 예를 들어, 상기 접속부(150)는 솔더에 이종 성분의 물질이 함유될 수 있다. 예를 들어, 상기 접속부(150)를 구성하는 솔더는 SnCu, SnPb, SnAgCu 중 적어도 어느 하나로 구성될 수 있다. 그리고, 접속부(150)를 구성하는 상기 이종 성분의 물질은 Al, Sb, Bi, Cu, Ni, In, Pb, Ag, Sn, Zn, Ga, Cd 및 Fe 중 어느 하나를 포함할 수 있다. 한편, 실시 예는 이에 한정되지 않으며, 상기 접속부(150)는 순수한 솔더를 포함하는 솔더 페이스트로 구성될 수 있을 것이다.

상기 접속부(150)는 접합력을 제공할 수 있다. 예를 들어, 상기 접속부(150)는 상기 제1 회로 패턴(120)의 상면에 상기 전극부(160)가 접합되도록 할 수 있다. 상기 접합된다는 것은, 상기 전극부(160)가 상기 접속부(150) 상에서 전해 도금을 진행하는 것에 의해 형성되는 것이 아니라, 상기 접속부(150)에서 제공하는 접합력에 의해, 상기 제1 회로 패턴(120)의 상면에 부착된다는 것을 의미할 수 있다.

즉, 실시 예에서는 상기 전극부(160)를 상기 제1 회로 패턴(120) 상에 전해 도금 공정을 진행하여 형성하지 않고, 접합 공정을 진행하여 형성한다. 이를 위해, 상기 전극부(160)는 별개의 기판(미도시)에 형성된 상태로 제공되고, 상기 접속부(150)를 통해 상기 제1 회로 패턴(120)의 상면에 접합될 수 있다.

이를 통해, 실시 예에서는 상기 전극부(160)와 상기 제1 회로 패턴(120) 사이에 필수적으로 포함되어야 하는 화학동도금층의 시드층을 제거할 수 있다. 이때, 상기 화학동도금층은 다공성 구조를 가지면서 상기 제1 보호층(170)과의 밀착력이 낮은 문제를 가지고 있다.

이에 반하여, 상기 접속부(150)는 상기 화학동도금층 대비 강도가 우수하고 내구성이 높으며, 상기 제1 보호층(170)과의 밀착력도 우수한 특성을 가진다.

이에 따라, 실시 예에서는 상기 솔더 페이스트를 포함하는 접속부(150)를 이용하여 상기 제1 회로 패턴(120)의 상면에 상기 전극부(160)를 접합하여 최종적인 회로 기판을 제공할 수 있도록 한다.

한편, 상기 전극부(160)는 상면의 폭과 하면의 폭이 서로 동일할 수 있다. 즉, 실시 예에서의 전극부(160)는 별도의 기판에서 형성된 상태에서, 상기 접속부(150)를 통해 상기 제1 회로 패턴(120)의 상면에 접합되는 구조를 가진다. 이에 따라, 상기 전극부(160)의 폭은 상기 제1 보호층(170)의 제1 개구부(175)의 폭(W1)을 전혀 고려하지 않고 형성할 수 있다.

이에 따라, 실시 예에서의 전극부(160)는 상면 및 하면의 폭(W2)이 서로 동일할 수 있고, 상기 폭(W2)은 제1 보호층(170)의 제1 개구부(175)의 폭(W1)보다 작을 수 있다.

이를 통해, 실시 예에서는 상기 전극부(160)의 상면 및 하면의 폭(W2)이 서로 동일한 폭을 가지면서, 상기 제1 보호층(170)의 제1 개구부(175)의 폭(W1)보다 작은 폭을 가지도록 함에 따라 상기 전극부(160)의 폭을 미세화할 수 있고, 이에 따라 복수의 전극부(160) 사이의 간격을 비교 예 대비 줄일 수 있다. 이를 통해, 실시 예에서는 상기 복수의 전극부(160) 사이의 간격을 줄일 수 있음에 따라, 비교 예 대비 회로 집적도를 향상시킬 수 있으며, 이에 따른 회로 기판의 사이즈를 획기적으로 감소시킬 수 있다.

한편, 상기 접속부(150)는 복수의 부분을 포함할 수 있다.

상기 접속부(150)는 상기 제1 회로 패턴(120)의 상면과 상기 전극부(160)의 하면 사이에 배치되는 제1 부분을 포함할 수 있다.

또한, 접속부(150)는 상기 전극부(160)의 측면과 상기 제1 보호층(170)의 제1 개구부(175)의 측벽 사이에 배치되는 제2 부분을 포함할 수 있다.

즉, 실시 예에서는 상기 제1 보호층(170)의 제1 개구부(175)와 수직으로 중첩된 제1 회로 패턴(120)의 상면에 솔더 페이스트의 접속부(150)를 도포한 상태에서, 상기 전극부(160)를 접합하는 공정을 진행할 수 있다.

이때, 상기 전극부(160)의 폭(W2)은 상기 제1 보호층(170)의 제1 개구부(175)의 폭(W1)보다 작다. 이에 따라, 상기 전극부(160)를 접합하는 과정에서 가해지는 압력에 의해, 상기 접속부(150)는 상측 방향으로 확장(예를 들어, 압력에 의해 팽창)될 수 있다. 이에 따라, 상기 접속부(150)는 상기 제1 회로 패턴(120)의 상면과 상기 전극부(160)의 하면 사이의 제1 부분 이외의, 상기 전극부(160)의 측면과 상기 제1 보호층(170)의 제1 개구부(175)의 측벽 사이의 제2 부분을 포함한다.

이때, 도 4와 같이, 상기 접속부(150)의 최상단은 상기 제1 보호층(170)의 상면보다 높지 않을 수 있다. 예를 들어, 접속부(150)의 제2 부분의 최상단은 상기 제1 보호층(170)의 상면과 동일 높이에 위치할 수 있다.

이때, 상기 접속부(150)의 제2 부분의 최상단이 상기 제1 보호층(170)의 상면보다 높게 위치한다는 것은, 상기 전극부(160)를 접합하는 과정에서, 상기 접속부(150)의 적어도 일부가 상기 제1보호층(170)의 제1 개구부(175) 밖으로 흘러 넘친 것을 의미할 수 있다. 그리고, 상기 접속부(150)의 적어도 일부가 상기 제1 보호층(170)의 제1 개구부(175)의 외부로 넘치는 경우, 전기적 신뢰성 문제가 발생할 수 있다. 예를 들어, 상기 제1 보호층(170)의 제1 개구부(175)의 외부로 넘친 접속부의 적어도 일부는 이웃하는 전극부와 연결될 수 있으며, 이에 따른 전기적 쇼트가 발생하는 문제가 있다.

이에 따라, 상기 접속부(150)의 최상단은 상기 제1 보호층(170)의 상면보다 높지 않도록, 예를 들어, 상기 제1 보호층(170)의 상면과 동일 높이에 위치하도록 할 수 있다.

이와 다르게, 도 5와 같이, 상기 접속부(150)의 최상단(150T)은 상기 제1 보호층(170)의 상면(170T)보다 낮게 위치할 수 있다.

예를 들어, 상기 제1 보호층(170)의 제1 개구부(175)의 내벽은 상기 접속부(150)와 접촉하는 제1 내벽 부분과, 상기 제1 내벽 부분 이외의 제2 내벽 부분을 포함할 수 있다. 그리고, 상기 제2 내벽 부분은 상기 접속부(150)와 접촉하지 않으면서, 상기 전극부(160)와도 접촉하지 않을 수 있다. 예를 들어, 상기 제1 보호층(170)의 제1 개구부(175)는 상기 접속부(150) 및 상기 전극부(160)로 채워지지 않는 부분(170V)을 포함할 수 있다. 예를 들어, 상기 제1 개구부(175)의 상기 부분(170V)은 이하에서 설명되는 제1 몰딩층(190)이 형성되기 전까지는 공극으로 설명될 수 있다.

즉, 실시 예에서의 상기 제1 보호층(170)의 제1 개구부(175)는 상기 접속부(150) 및 상기 전극부(160)를 통해 모두 채워지지 않는다. 예를 들어, 상기 접속부(150) 및 상기 전극부(160)는 상기 제1 보호층(170)의 상기 제1 개구부(175)의 상기 부분(170V)을 제외한 영역을 채우며 형성될 수 있다.

이를 통해, 실시 예에서는 상기 접속부(150)가 상기 제1 보호층(170)의 상기 제1 개구부(175)의 외부로 넘치는 문제를 더욱 방지할 수 있고, 이에 따른 회로 쇼트와 같은 전기적 신뢰성 문제를 해결할 수 있다. 또한, 실시 예에서는 상기 부분(170V)을 고려한 상기 전극부(160)의 폭 설계가 가능함에 따라, 상기 전극부(160)의 폭을 더욱 줄일 수 있고, 이에 따라 이웃하는 복수의 전극부 사이의 간격을 감소시킬 수 있다.

이를 통해, 실시 예에서의 상기 전극부(160)는 수직으로 상기 제1 보호층(170)과 중첩되지 않을 수 있다. 예를 들어, 상기 전극부(160)는 상기 제1 보호층(170)의 제1 개구부(175) 내에만 선택적으로 배치된 구조를 가진다. 이에 따라, 상기 전극부(160)는 상기 제1 보호층(170)과는 수직으로 중첩되지 않으며, 상기 제1 보호층(170)의 제1 개구부(175)와 수직으로 중첩될 수 있다.

이와 마찬가지로, 상기 접속부(150)는 상기 제1 보호층(170)과 수직으로 중첩되지 않을 수 있다. 예를 들어, 상기 접속부(150)는 상기 제1 보호층(170)의 제1 개구부(175) 내에만 선택적으로 배치된 구조를 가질 수 있다. 이에 따라, 상기 접속부(150)는 상기 제1 보호층(170)과는 수직으로 중첩되지 않으면서, 상기 제1 보호층(170)의 제1 개구부(175)와 수직으로 중첩될 수 있다.

한편, 실시 예에서의 회로 기판은 제1 몰딩층(190)을 포함한다.

상기 제1 몰딩층(190)은 상기 제1 보호층(170)의 상면에 배치될 수 있다.

상기 제1 몰딩층(190)는 상기 제1 보호층(170) 상에 배치되고, 그에 따라 상기 전극부(160)의 측면을 덮을 수 있다.

예를 들어, 상기 제1 몰딩층(190)는 상기 전극부(160)를 몰딩할 수 있다.

상기 전극부(160)는 상기 제1 몰딩층(190)을 통해 덮일 수 있다.

이때, 상기 전극부(160)는 상기 제1 몰딩층(190)을 관통할 수 있다. 예를 들어, 상기 전극부(160)의 상면은 상기 제1 몰딩층(190)의 상면보다 낮지 않을 수 있다. 예를 들어, 상기 전극부(160)의 상면은 상기 제1 몰딩층(190)의 상면과 동일 평면에 위치할 수 있다. 예를 들어, 상기 전극부(160)의 상면은 상기 제1 몰딩층(190)의 상면보다 높게 위치할 수 있다.

상기 제1 몰딩층(190)은 EMC(Epoxy Molding Compound)일 수 있으나, 이에 한정되는 것은 아니다.

한편, 도 4의 구조에서, 상기 제1 몰딩층(190)은 상기 전극부(160)의 측면을 감싸는 구조를 가지면서, 상기 제1 보호층(170)의 상면 및 상기 접속부(150)의 최상단과 접촉하는 구조를 가질 수 있다.

또한, 도 5의 구조에서, 상기 제1 몰딩층(190)은 상기 전극부(160)의 측면을 감싸는 구조를 가지면서, 상기 제1 보호층(170)의 상기 부분(170V)을 채우며 형성될 수 있다. 이에 따라, 상기 제1 몰딩층(190)의 최하단은 상기 제1 보호층(170)의 상면보다 높게 위치할 수 있다.

한편, 이하에서는 실시 예에 따른 패키지 기판에 대해 설명하기로 한다.

실시 예에서의 패키지 기판은 회로 기판 및 상기 회로 기판 상에 실장되는 칩의 종류에 따라 다양한 타입으로 구분될 수 있다. 예를 들어, 상기 패키지 기판은 도 3에 도시된 회로 기판을 포함하며, 상기 회로 기판 상에 실장되는 적어도 하나의 칩을 포함할 수 있다.

예를 들어, 도 3에서와 같은 회로 기판은 적어도 1개의 칩이 실장될 수 있도록 하는 실장 공간을 제공한다. 실시 예의 상기 회로 기판에 실장되는 칩은 1개일 수 있으며, 이와 다르게 2개일 수 있으며, 이와 다르게 3개 이상일 수 있다. 예를 들어, 회로 기판에는 1개의 프로세서 칩이 실장될 수 있고, 이와 다르게 서로 다른 기능을 하는 적어도 2개의 프로세서 칩이 실장될 수 있으며, 이와 다르게 1개의 프로세서 칩과 함께 1개의 메모리 칩이 실장될 수 있고, 이와 다르게 서로 다른 기능을 하는 적어도 2개의 프로세서 칩과 적어도 1개의 메모리 칩이 실장될 수 있다.

다만, 실시 예는 이에 한정되지 않으며, 상기 회로 기판에 배치되는 칩은 적어도 1개의 능동 소자 및/또는 적어도 1개의 수동 소자를 포함할 수 있을 것이다. 예를 들어, 실시 예의 회로 기판에 배치되는 칩은 전자 부품일 수 있고, 이는 능동 소자와 수동 소자로 구분될 수 있다. 그리고 상기 능동 소자는 비선형 부분을 적극적으로 이용한 소자이고, 수동 소자는 선형 및 비선형 특성이 모두 존재하여도 비선형 특성은 이용하지 않는 소자를 의미한다. 예를 들어, 상기 능동 소자는 트랜지스터, IC 반도체칩 등이 포함될 수 있으며, 상기 수동 소자는 콘덴서, 저항 및 인덕터 등을 포함할 수 있다. 상기 수동 소자는 능동 소자인 반도체 칩의 신호 처리 속도를 높이거나, 필터링 기능 등을 수행할 수 있다.

일 예로, 실시 예의 회로 기판에 배치되는 칩은 드라이버 IC 칩, 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 어느 하나일 수 있다.

즉, 도 6에서와 같은 제1 패키지 기판(200)은, 회로 기판의 상부에만 칩이 실장될 수 있다.

예를 들어, 제1 패키지 기판(200)은 제1 반도체 소자(220)가 실장된 실장 기판일 수 있다.

이때, 제1 패키지 기판(200)은 상기 제1 몰딩층(190)을 포함할 수 있다. 그리고, 상기 제1 몰딩층(190)은 캐비티를 포함할 수 있다. 상기 제1 몰딩층(190)의 캐비티는 상기 제1 보호층(170)의 상부 영역 중 반도체 소자가 실장될 영역과 수직으로 중첩될 수 있다.

예를 들어, 상기 제1 몰딩층(190)의 캐비티는 상기 회로 기판에 포함된 제1 회로 패턴(120) 중 상기 제1 반도체 소자(220)가 실장될 실장 패드와 수직으로 중첩될 수 있다.

그리고, 제1 패키지 기판(200)은 상기 제1 몰딩층(190)의 캐비티와 수직으로 중첩된 제1 회로 패턴의 상면에 배치되는 제2 접속부(210)를 포함할 수 있다. 상기 제2 접속부(210)는 육면체 형상을 가질 수 있다. 예를 들어, 상기 제2 접속부(210)의 단면은 사각형 형상을 가질 수 있다. 예를 들어, 상기 제2 접속부(210)는 구형 형상을 포함할 수 있다. 예를 들어, 상기 제2 접속부(210)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 상기 제2 접속부(210)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 상기 제2 접속부(210)의 단면 형상은 일측면에서 평면이고, 다른 일측면에서 곡면일 수 있다. 상기 제2 접속부(210)는 솔더볼 일 수 있으나, 이에 한정되는 것은 아니다.

실시 예에서는 상기 제2 접속부(210) 상에 배치되는 제1 반도체 소자(220)를 포함할 수 있다. 상기 제1 칩(220)은 프로세서 칩일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제1 칩(220)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 어플리케이션 프로세서(AP) 칩일 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제1 칩(220)은 상기 설명한 바와 같이 메모리 칩일 수 있고, 이와 다르게 전자 부품인 능동 소자일 수 있으며, 이와 다르게 수동 소자일 수도 있을 것이다. 한편, 도 6에서는 상기 회로 기판의 상부에 1개의 칩만이 실장된 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 회로 기판의 상부에는 적어도 2개 이상의 칩이 실장될 수도 있을 것이다.

한편, 상기 제1 반도체 소자(220)의 단자(225)는 상기 제2 접속부(210)를 통해 상기 캐비티와 수직으로 중첩된 제1 회로 패턴과 연결될 수 있다.

한편, 상기 회로 기판의 상부에 2개의 반도체 소자가 실장된 경우, 상기 2개의 반도체 소자는 폭 방향 또는 길이 방향으로 상호 이격될 수 있다.

예를 들어, 상기 제1 반도체 소자(220)는 상호 이격되는 제1-1 반도체 소자 및 제1-2 반도체 소자를 포함할 수 있다. 그리고, 상기 제1-1 반도체 소자 및 상기 제1-2 반도체 소자는 수평 방향으로 상호 이격될 수 있다. 이때, 상기 제1-1 반도체 소자와 상기 제1-2 반도체 소자 사이의 이격 간격은 150㎛ 이하일 수 있다. 예를 들어, 상기 제1-1 반도체 소자와 상기 제1-2 반도체 소자 사이의 이격 간격은 120㎛ 이하일 수 있다. 예를 들어, 상기 제1-1 반도체 소자와 상기 제1-2 반도체 소자 사이의 이격 간격은 100㎛ 이하일 수 있다.

바람직하게, 상기 제1-1 반도체 소자와 상기 제1-2 반도체 소자 사이의 이격 간격은 60㎛ 내지 150㎛ 사이의 범위를 가질 수 있다. 바람직하게, 상기 제1-1 반도체 소자와 상기 제1-2 반도체 소자 사이의 이격 간격은 70㎛ 내지 120㎛ 사이의 범위를 가질 수 있다. 바람직하게, 상기 제1-1 반도체 소자와 상기 제1-2 반도체 소자 사이의 이격 간격은 80㎛ 내지 110㎛ 사이의 범위를 가질 수 있다. 상기 제1-1 반도체 소자와 상기 제1-2 반도체 소자 사이의 이격 간격이 60㎛보다 작으면, 상기 2개의 반도체 소자 사이의 상호 간의 간섭에 의해, 상기 제1-1 반도체 소자 또는 상기 제1-2 반도체 소자의 동작에 문제가 발생할 수 있다.

또한, 제1-1 반도체 소자와 상기 제1-2 반도체 소자 사이의 이격 간격이 150㎛보다 크면, 상기 제1-1 반도체 소자와 상기 제1-2 반도체 소자 사이의 거리가 멀어짐에 따라 신호 전송 손실이 증가할 수 있다. 상기 제1-1 반도체 소자와 상기 제1-2 반도체 소자 사이의 이격 간격이 150㎛보다 크면, 제1 패키지 기판(200)의 부피가 커질 수 있다.

한편, 실시 예에서의 상기 제1 몰딩층(190)의 캐비티에는 제2 몰딩층(230)이 배치될 수 있다.

상기 제2 몰딩층(230)은 상기 제1 몰딩층(190)의 캐비티를 채우면서, 상기 캐비티 내에 실장된 제1 반도체 소자(220)를 보호할 수 있다.

이때, 상기 제1 몰딩층(190)과 상기 제2 몰딩층(230)은 서로 다른 재질로 형성될 수 있다. 예를 들어, 상기 제1 몰딩층(190)은 상기 전극부(160)를 안정적으로 지지하는 기능을 할 수 있다. 예를 들어, 상기 제2 몰딩층(230)은 상기 캐비티 내에 배치된 제1 반도체 소자(220)에서 발생하는 열을 외부로 방출하면서, 상기 제1 반도체 소자(220)를 안정적으로 보호하는 기능을 할 수 있다.

예를 들어, 상기 제2 몰딩층(230)은 상기 제1 반도체 소자(220)의 방열 특성을 높이면서, 상기 제1 반도체 소자(220)를 안정적으로 보호하기 위해 저유전율을 가질 수 있다. 예를 들어, 상기 제2 몰딩층(230)의 유전율(Dk)은 0.2 내지 10일 수 있다. 예를 들어, 상기 제2 몰딩층(230)의 유전율(Dk)은 0.5 내지 8일 수 있다. 예를 들어, 상기 제2 몰딩층(230)의 유전율(Dk)은 0.8 내지 5일 수 있다. 이에 따라, 실시 예에서는 상기 제2 몰딩층(230)이 저유전율을 가지도록 하여, 상기 제1 칩(220)에서 발생하는 열에 대한 방열 특성을 높일 수 있도록 한다.

또한, 실시 예에서 상기 제1 몰딩층(190)과 제2 몰딩층(230)은 서로 다른 물질을 포함할 수 있다. 상기 제1 몰딩층(190)은 상기 전극부(160)를 보호하기 위한 용도이고, 상기 제2 몰딩층(230)은 상기 제1 칩(220)을 보호하기 위한 용도이다.

이에 따라, 상기 제1 몰딩층(190)과 상기 제2 몰딩층(230)은 서로 다른 강도를 가질 수 있다. 상기와 같이 실시 예에서는 상기 제1 몰딩층(190)과 상기 제2 몰딩층(230)을 서로 다른 물질로 구성함에 따라, 상기 전극부(160) 및 상기 제1 칩(220)을 안정적으로 보호할 수 있다.

또한 실시 예에서는 상기 제1 몰딩층(190)을 이용하여, 상기 전극부(160)가 형성된 상태에서 진행되는 반도체 소자 실장 공정에서의 상기 전극부(160)의 손상을 방지할 수 있고, 이에 따른 제품 신뢰성을 향상시킬 수 있다.

한편, 실시 예의 제1 패키지 기판(200)은 제3 접속부(240)를 포함할 수 있다. 상기 제3 접속부(240)는 상기 회로 기판의 제2 보호층(180)의 제2 개구부와 수직으로 중첩될 수 있다.

예를 들어, 제3 접속부(240)는 상기 제2 보호층(180)의 제2 개구부와 수직으로 중첩된 제2 회로 패턴(130)의 하면에 배치될 수 있다.

상기 제3 접속부(240)는 상기 패키지 기판의 하부에 외부 기판을 접합하기 위한 접합 용도로 형성될 수 있다. 예를 들어, 상기 제3 접속부(240)는 상기 패키지 기판(200)과 외부 장치의 메인 보드 사이를 연결하기 위한 접합층일 수 있다.

한편, 도 7을 참조하면, 제2 실시 예에 따른 패키지 기판(300)은 회로 기판의 상부 및 하부에 모두 반도체 소자가 실장될 수 있다.

예를 들어, 도 6에서는 회로 기판의 상부에만 제1 반도체 소자가 실장된 구조를 가졌으나, 도 7에서는 회로 기판의 상부에 제1 반도체 소자가 실장되고, 회로 기판의 하부에 제2 반도체 소자가 실장된 구조를 가질 수 있다.

이를 위해, 도 6에 도시된 패키지 기판에서, 제3 접속부(240)를 제외한 구조는 도 7의 패키지 기판과 실질적으로 동일할 수 있다. 이에 따라, 도 6의 패키지 기판과 차이가 있는 부분에 대해서만 설명하기로 한다.

패키지 기판(300)은 상기 회로 기판의 하부에 실장되는 제2 반도체 소자(340)를 포함할 수 있다.

이때, 상기 제2 반도체 소자(340)는 상기 제1 반도체 소자(220)에 대응하게, 회로 패턴 상에 배치되는 접속부를 통해 바로 실장될 수 있고, 이와 다르게 도 7에서와 같이 별도의 연결부(320)를 통해 실장될 수 있다.

이때, 상기 연결부(320)는 상기 제2 회로 패턴(130)의 하면 상에 전해 도금을 진행하여 형성된 전해 도금층일 수 있다. 이를 위해, 상기 연결부(320)와 상기 제2 회로 패턴(130) 사이에는 상기 연결부(320)의 시드층(310)이 형성될 수 있다.

이때, 상기 시드층(310)은 상기 연결부(320)의 시드층이기도 하고, 상기 제2 회로 패턴(130)의 시드층이기도 하다.

구체적으로, 실시 예의 회로 기판은 ETS 공법을 통해 제조된다. 이때, 상기 시드층(310)은 상기 ETS 공법에서 상기 제2 회로 패턴(130)을 형성할 때 사용한 시드층이다. 이때, 실시 예에서는 상기 제2 회로 패턴(130)의 시드층을 그대로 이용하여 상기 연결부(320)가 형성할 수 있다.

한편, 상기 연결부(320)의 하면에는 제4 접속부(330)가 배치될 수 있다. 상기 제4 접속부(330)는 솔더볼일 수 있으나, 이에 한정되는 것은 아니다.

제2 반도체 소자(340)는 상기 제4 접속부(330)를 통해 상기 연결부(320) 아래에 실장될 수 있다. 예를 들어, 상기 제2 반도체 소자(340)의 단자(345)는 상기 제4 접속부(330)를 통해 상기 연결부(320)와 전기적으로 연결될 수 있다.

한편, 실시 예의 패키지 기판은 상기 제2 보호층(180)의 하면에 배치되고, 상기 제2 칩(340) 및 상기 연결부(320)를 덮는 제3 몰딩층(350)을 포함할 수 있다. 이때, 상기 제3 몰딩층(350)은 상기 제2 몰딩층(230)과 동일한 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.

한편, 도 8에 도시된 바와 같이 실시 예의 패키지 기판(400)은 상부 기판(420)을 더 포함할 수 있다.

이때, 제3 실시 예의 패키지 기판(400)은 제1 실시 예의 패키지 기판(200) 상에 상부 기판(420)이 부착된 구조를 가질 수 있고, 이와 다르게 제2 실시 예의 패키지 기판(300) 상에 상기 상부 기판(420)이 부착된 구조를 가질 수 있다.

도면 상에서는 설명의 편의를 위해 제2 실시 예에 따른 패키지 기판(300) 상에 상기 상부 기판(420)이 배치된 구조에 대해 설명하기로 한다.

상기 회로 기판의 전극부(160) 상에는 제5 접속부(410)가 배치될 수 있다.

이때, 상기 회로 기판에는 상호 일정 간격 이격되며 복수의 전극부가 형성되며, 상기 제5 접속부(410)는 상기 상호 이격된 복수의 전극부 상에 각각 형성될 수 있다.

그리고, 상부 기판(420)은 상기 제5 접속부(410)를 통해 상기 전극부(160) 상에 부착될 수 있다.

상기 상부 기판(420)은 메모리 칩이 실장된 메모리 기판일 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 상기 상부 기판(420)은 상기 패키지 기판과 연결되는 외부 장치의 메인 보드일 수 있다.

-제조 방법-

이하에서는 실시 예에 따른 도 3에 도시된 회로 기판의 제조 방법을 공정 순으로 설명하기로 한다.

도 9를 참조하면, 실시 예에서는 회로 기판의 제조에 기초가 되는 캐리어 보드를 준비한다. 예를 들어, 실시 예의 회로 기판은 ETS 공법으로 제조되며, 이에 따라 상기 ETS 공법으로 회로 기판을 제조하기 위한 기초 자재인 캐리어 보드를 준비한다.

예를 들어, 실시 예에서는 캐리어 절연층(CB1) 및 상기 캐리어 절연층(CB1)의 적어도 일면에 배치된 캐리어 금속층(CB2)이 배치된 캐리어 보드를 준비할 수 있다.

이때, 상기 캐리어 금속층(CB2)은 상기 캐리어 절연층(CB1)의 상면 및 하면 중 어느 하나의 표면에만 배치될 수 있고, 이와 다르게 양면에 모두 배치될 수 있다. 예를 들어, 상기 캐리어 금속층(CB2)은 상기 캐리어 절연층(CB1)의 일면에만 배치되고, 그에 따라 상기 캐리어 절연층(CB1)의 일면에서만 회로 기판의 제조를 위한 ETS 공정이 진행될 수 있다. 이와 다르게, 상기 캐리어 금속층(CB2)은 상기 캐리어 절연층(CB1)의 양면에 모두 배치될 수 있고, 그에 따라 상기 캐리어 보드의 양면에서 회로 기판의 제조를 위한 ETS 공정을 동시에 진행할 수 있다. 이때, 상기 캐리어 보드의 양면에서 동시에 ETS 공정이 진행되는 경우, 한번에 2개의 회로 기판을 동시에 제조할 수 있다.

상기 캐리어 금속층(CB2)은 상기 캐리어 절연층(CB1)에 무전해 도금을 하여 형성된 무전해 도금층일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 캐리어 절연층(CB1)과 상기 캐리어 금속층(CB2)은 CCL(Copper Clad Laminate)일 수 있다.

한편, 상기 캐리어 금속층(CB2)은 복수의 층으로 구성될 수 있다. 예를 들어, 상기 캐리어 보드가 CCL로 구성된 경우, 상기 CCL의 동박층 상에 무전해 도금 또는 스퍼터링을 진행하여 도금층을 추가로 형성할 수 있다. 그리고, 상기 도금층은 회로 기판의 제조 공정이 모두 완료된 이후에, 상기 회로 기판으로부터 상기 캐리어 보드를 용이하게 분리 가능하도록 할 수 있다.

한편, 상기 준비된 캐리어 보드를 중심으로, 이의 양측에서 복수의 회로 기판을 동시에 제조할 수 있으나, 이하에서는 설명의 편의를 위해, 상기 캐리어 보드의 일측에서만 회로 기판의 제조가 진행되는 것으로 하여 설명하기로 한다.

다음으로, 도 10에 도시된 바와 같이, 실시 예에서는 상기 캐리어 금속층(CB2)의 상면에 제1 드라이 필름(DF1)을 형성한다. 이때, 상기 제1 드라이 필름(DF1)은 오픈 영역을 포함할 수 있다.

예를 들어, 상기 제1 드라이 필름(DF1)은 상기 캐리어 금속층(CB2)의 상면 중 제2 회로 패턴(130)이 형성될 영역과 수직으로 중첩된 영역에 형성된 오픈 영역을 포함할 수 있다.

상기 제1 드라이 필름(DF1)이 형성되면, 상기 캐리어 금속층(CB2)을 시드층으로 전해 도금을 진행하여, 상기 제1 드라이 필름(DF1)의 오픈 영역을 채우는 제2 회로 패턴(130)을 형성하는 공정을 진행할 수 있다.

한편, 상기 제2 회로 패턴(130)의 형성을 위한 전해 도금 공정이 완료되면, 상기 제1 드라이 필름(DF1)을 제거하는 공정을 진행할 수 있다.

다음으로, 도 11에 도시된 바와 같이, 실시 예에서는 상기 캐리어 금속층(CB2) 및 상기 제2 회로 패턴(130) 상에 절연층(110)을 적층하는 공정을 진행할 수 있다.

이때, 도면 상에는 상기 적층되는 층이 절연층(110)만을 포함하는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 절연층(110)의 상면에는, 상기 적층되는 절연층(110)의 평탄도 유지를 위해 동박층(미도시)이 배치될 수 있을 것이다.

다음으로, 도 12에 도시된 바와 같이 실시 예에서는 상기 절연층(110)을 관통하는 관통 홀(VH)을 형성하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 절연층(110) 상에서 레이저 가공 공정을 진행하여, 상기 절연층(110)을 관통하는 관통 홀(VH)을 형성할 수 있다. 상기 관통 홀(VH)은 상기 절연층(110)의 하면을 향할수록 폭이 점진적으로 감소하는 경사를 가질 수 있다.

다음으로, 도 13에 도시된 바와 같이, 실시 예에서는 상기 관통 홀(VH)을 채우는 관통부(140) 및 상기 절연층(110)의 상면에 배치되는 제1 회로 패턴(120)을 형성하는 공정을 진행할 수 있다.

이를 위해, 실시 예에서는 상기 절연층(110)의 상면 및 상기 관통 홀(VH)의 내벽에 제1 금속층(121)을 형성하는 공정을 진행할 수 있다. 이때, 도면 상에는 절연층(110)의 상면의 일부에만 상기 제1 금속층(121)이 형성된 것으로 도시하였으나, 실질적으로 상기 관통 홀(VH)의 내벽에도 상기 제1 금속층(121)이 형성될 것이다.

이후, 실시 예에서는 상기 제1 금속층(121)이 형성되면, 상기 제1 금속층(121)을 시드층으로 전해 도금을 진행하여, 상기 관통 홀(VH)을 채우는 관통부(140) 및 상기 절연층(110)의 상면 위로 돌출되는 제1 회로 패턴(120)을 형성하는 공정을 진행할 수 있다.

다음으로, 도 14에 도시된 바와 같이, 실시 예에서는 상기 캐리어 보드를 제거하는 공정을 진행할 수 있다.

이를 위해, 실시 예에서는 상기 캐리어 보드에서 캐리어 절연층(CB1)을 분리하여 제거하고, 그에 따라 상기 캐리어 금속층(CB2)을 애칭하여 제거하는 공정을 진행할 수 있다.

다음으로, 실시 예에서는 도 15에 도시된 비와 같이, 제1 보호층(170) 및 제2 보호층(180)을 형성하는 공정을 진행할 수 있다.

이를 위해, 실시 예에서는 상기 절연층(110)의 상면 및 제1 회로 패턴(120)의 상면에 제1 보호층(170)을 형성할 수 있다. 그리고, 실시 예에서는 상기 제1 보호층(170)이 형성되면, 상기 제1 회로 패턴(120)의 상면 중 전극부(160)가 배치될 영역과 수직으로 중첩되는 영역에 제1 개구부를 형성할 수 있다. 예를 들어, 상기 제1 보호층(170)의 제1 개구부는 상기 전극부(160)가 배치될 제1 회로 패턴(120)의 상면과 수직으로 중첩될 수 있다.

또한, 실시 예에서는 상기 절연층(110)의 하면 및 제2 회로 패턴(130)의 하면에 제2 보호층(180)을 형성할 수 있다. 그리고, 실시 예에서는 상기 제2 보호층(180)에 제2 개구부를 형성할 수 있다. 상기 제2 개구부는 상기 제2 회로 패턴(130)의 하면 중 적어도 일부와 수직으로 중첩될 수 있다.

한편, 실시 예에서는 상기와 같은 공정을 통해 회로 기판의 제조가 완료되면, 전극부(160)를 포함하는 전극 기판을 제조하는 공정을 진행할 수 있다.

이를 위해, 실시 예에서는, 전극 기판의 제조에 기초가 되는 기판층을 준비할 수 있다.

구체적으로, 도 16에 도시된 바와 같이 실시 예에서는 제2 절연층(500) 및 상기 제2 절연층(500) 상에 배치된 동박층(510)을 포함하는 자재를 준비할 수 있다. 상기 제2 절연층(500)과 상기 동박층(510)의 적층 구조는 CCL일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 동박층(510)은 상기 제2 절연층(500) 상에 무전해 도금을 진행하여 형성한 무전해 도금층일 수 있다.

다음으로, 도 17에 도시된 바와 같이, 실시 예에서는 상기 동박층(510) 상에 제2 드라이 필름(DF2)을 형성할 수 있다. 이때, 상기 제2 드라이 필름(DF2)은 오픈 영역을 포함할 수 있다. 예를 들어, 제2 드라이 필름(DF2)은 상기 동박층(510)의 상면 중 전극부(160)가 형성될 영역과 수직으로 중첩되는 오픈 영역을 포함할 수 있다.

다음으로, 실시 예에서는 상기 제2 드라이 필름(DF2)에 오픈 영역이 형성되면, 상기 동박층(510)을 시드층으로 전해 도금을 진행하여, 상기 제2 드라이 필름(DF2)의 오픈 영역을 채우는 전극부(160)를 형성하는 공정을 진행할 수 있다.

다음으로, 실시 예에서는 도 18에 도시된 바와 같이, 상기 제조된 회로 기판에 제1 접속부(150)를 형성하는 공정을 진행할 수 있다. 예를 들어, 상기 제1 접속부(150)는 상기 제1 보호층(170)의 제1 개구부와 수직으로 중첩된 제1 회로 패턴(120)의 상면에 배치될 수 있다.

다음으로, 실시 예에서는 도 19에 도시된 바와 같이 상기 전극부(160)가 형성된 전극 기판을 거꾸로 뒤집은 상태에서, 상기 전극부(160)와 상기 제1 접속부(150)를 수직으로 정렬시킨 상태에서 가압하여, 상기 전극부(160)를 상기 제1 접속부(150) 상에 접합하는 공정을 진행할 수 있다.

이때, 상기 제1 접속부(150)는 상기 전극부(160)가 접합되기 전에는 박막 형상을 가지나, 상기 전극부(160)의 접합 이후에는 상기 가압에 의해 확장될 수 있다. 예를 들어, 상기 제1 접속부(150)는 상기 전극부(160)의 가압에 의해, 상기 전극부(160)의 하면과 접촉하는 제1 부분과, 상기 전극부(160)의 측면과 접촉하는 제2 부분을 포함할 수 있다.

다음으로, 실시 예에서는 도 20에 도시된 바와 같이, 상기 전극부(160)의 접합이 완료되면, 상기 회로 기판 상에 상기 전극부(160)를 포함한 상기 전극 기판을 몰딩하는 제1 몰딩층(190)을 형성하는 공정을 진행할 수 있다.

다음으로, 실시 예에서는 도 21에 도시된 바와 같이, 상기 제1 몰딩층(190)의 일부 및 상기 전극 기판의 제2 절연층(500) 및 상기 동박층(510)을 그라운딩하여 제거하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 그라인더(600)를 이용하여 그라운딩 공정을 진행하여, 상기 전극부(160)의 상면이 노출되도록 할 수 있다. 이를 통해, 도 22에 도시된 바와 같이, 상기 전극부(160)의 상면은 상기 제1 몰딩층(190)의 상면과 동일 평면에 위치할 수 있다. 예를 들어, 상기 전극부(160)는 상기 제1 몰딩층(190)을 관통할 수 있다.

상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims

절연층;

상기 절연층 상에 배치된 제1 회로 패턴;

상기 절연층 상에 배치되고, 상기 제1 회로 패턴의 상면과 수직으로 중첩된 개구부를 포함하는 제1 보호층;

상기 개구부 내에 배치된 제1 접속부; 및

상기 제1 접속부 상에 배치된 전극부를 포함하고,

상기 전극부의 상면의 폭은, 상기 제1 보호층의 개구부의 폭보다 작은, 회로 기판.
제1항에 있어서,

상기 제1 접속부는 솔더를 포함하는, 회로 기판.
제1항에 있어서,

상기 전극부는 상기 제1 보호층과 수직으로 중첩되지 않는, 회로 기판.
제1항에 있어서,

상기 제1 접속부는 상기 제1 보호층과 수직으로 중첩되지 않는, 회로 기판.
제1항 내지 제4항 중 어느 한 항에 있어서,

상기 전극부의 상면의 폭은, 상기 전극부의 하면의 폭과 동일한, 회로 기판.
제1항 내지 제4항 중 어느 한 항에 있어서,

상기 절연층을 관통하는 관통부를 포함하는, 회로 기판.
제1항 내지 제4항 중 어느 한 항에 있어서,

상기 제1 접속부는,

상기 제1 회로 패턴의 상면과 상기 전극부의 하면 사이에 배치된 제1 부분과,

상기 제1 부분으로부터 상측으로 연장되며, 상기 전극부의 측면과 상기 제1 보호층의 개구부의 내벽 사이에 배치된 제2 부분을 포함하는, 회로 기판.
제7항에 있어서,

상기 제1 접속부의 상기 제2 부분은 상기 제1 보호층의 상면과 접촉하지 않는, 회로 기판.
제7항에 있어서,

상기 제1 접속부의 상기 제2 부분의 최상단은 상기 제1 보호층의 상면과 동일 평면 상에 위치하는, 회로 기판.
제7항에 있어서,

상기 제1 접속부의 상기 제2 부분의 최상단은 상기 제1 보호층의 상면보다 낮게 위치하는, 회로 기판.