KR20170090024A - 상호 접속 부재를 포함하는 반도체 패키지 - Google Patents

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KR20170090024A
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Abstract

반도체 패키지는, 일 표면에 제1 상호 접속 부재가 배치된 제1 기판; 및 제1 상호 접속 부재가 삽입되는 트렌치 홀과, 트렌치 홀을 채우면서 제1 상호 접속 부재가 이동할 수 있게 물리적인 유연성을 가지고, 전기전도성을 가지는 물질을 포함하는 제2 상호 접속 부재가 구비된 패시베이션층이 일 표면에 배치된 제2 기판을 포함한다.

Description

상호 접속 부재를 포함하는 반도체 패키지{Semiconductor package having interconnection member}
본 출원은 패키지 기술에 관한 것으로, 보다 상세하게는 플렉서블 패키지를 구현할 수 있는 상호 접속 부재를 포함하는 반도체 패키지에 관한 것이다.
최근 전자 제품의 소형화, 고성능화 및 휴대용 모바일 제품의 수요가 증가됨에 따라, 초소형 대용량의 반도체 메모리에 대한 요구가 증대되고 있다. 또한, 이동성이 요구되는 장착 가능한 전자 제품(wearable electronics)에 대한 관심이 증대됨에 따라, 전자 제품에 플렉서블(flexible) 특성, 이를테면 휘거나 접을 수 있는 기능이 요구되고 있다.
반도체 칩(chip)은 휘어질 수 있는 수준으로 얇은 두께를 가지게 구현될 수 있으나, 반도체 칩이 배치되는 패키지 기판은 플렉서블한 특성을 얻기가 어려운 점이 있다. 이러한 패키지 기판은 외부와의 연결을 위해 회로 기판에 실장되는데 회로 기판이 휘어지거나 뒤틀릴 때 패키지 기판에 인장 응력 또는 압축 응력이 인가될 수 있으며, 이러한 응력들에 의해 패키지 기판과 회로 기판의 연결이 끊어지게 된다. 패키지 기판과 회로 기판 사이의 전기적 연결이 끊어지는 경우 패키지 동작에 문제가 발생할 수 있고, 나아가 반도체 소자의 신뢰성에 손실을 미칠 수 있다. 이에 따라, 회로 기판에 외부로부터 물리적인 스트레스가 인가되는 경우에도 패키지 기판과의 전기적 연결을 유지할 수 있는 구조에 대한 요구가 높아지고 있다.
본 출원이 해결하고자 하는 과제는, 반도체 패키지 상에 외부로부터 물리적인 힘이 인가되는 경우에도 제1 기판과 제2 기판 사이에 안정적으로 전기적 연결을 유지할 수 있는 적어도 하나 이상의 상호 접속 부재를 포함하는 반도체 패키지 구조를 제공하고자 한다.
본 출원의 일 실시예에 의한 반도체 패키지는, 일 표면에 제1 상호 접속 부재가 배치된 제1 기판; 및 상기 제1 상호 접속 부재가 삽입되는 트렌치 홀과, 상기 트렌치 홀을 채우면서 상기 제1 상호 접속 부재가 이동할 수 있게 물리적인 유연성을 가지고, 전기전도성을 가지는 물질을 포함하는 제2 상호 접속 부재가 구비된 패시베이션층이 일 표면에 배치된 제2 기판을 포함한다.
본 출원의 다른 실시예에 의한 반도체 패키지는, 일 표면에 제1 상호 접속 부재가 배치된 제1 기판; 상기 제1 상호 접속 부재가 삽입되는 트렌치와, 상기 트렌치를 채우면서 상기 제1 상호 접속 부재가 이동할 수 있게 물리적인 유연성을 가지는 탄성 부재가 구비된 패시베이션층이 일 표면에 배치된 제2 기판; 및 상기 제1 상호 접속 부재와 일 단부가 연결되고, 상기 일 단부와 대향하는 타 단부는 상기 제2 기판과 연결되어 상기 제1 기판과 상기 제2 기판을 전기적으로 연결하는 제2 상호 접속 부재를 포함한다.
본 출원의 실시예에 따르면, 반도체 패키지에 제1 상호 접속 부재 및 제2 상호 접속 부재를 도입하여 반도체 패키지 상에 외부로부터 물리적인 힘이 인가되어 제1 기판 또는 제2 기판의 위치가 이동하는 경우에도 제1 기판과 제2 기판 사이에 안정적으로 전기적 연결을 유지할 수 있는 이점을 제공한다.
도 1은 본 출원의 일 실시예에 따른 상호 접속 부재를 포함하는 반도체 패키지를 나타내보인 단면도이다.
도 2 내지 도 4는 본 출원의 일 실시예에 따라서 구성된 트렌치 홀의 제작을 보여주는 절취단면도이다.
도 5는 도 1의 반도체 패키지가 상호 결합되어 있는 구조물을 설명하기 위해 나타내보인 단면도이다.
도 6a 및 도 6b는 반도체 패키지의 스트레스 완화 작용을 설명하기 위해 나타내보인 도면들이다.
도 7은 다른 실시예에 따른 상호 접속 부재를 포함하는 반도체 패키지를 나타내보인 단면도이다.
도 8은 또 다른 실시예에 따른 상호 접속 부재를 포함하는 반도체 패키지를 나타내보인 단면도이다.
도 9 내지 도 11은 본 출원의 또 다른 실시예에 따라서 구성된 반도체 패키지의 적층 방법을 보여주는 절취단면도이다.
도 12 및 도 13은 상호 접속 부재를 포함하는 반도체 패키지의 변형예들을 나타내보인 도면들이다.
본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 출원의 일 실시예에 따른 상호 접속 부재를 포함하는 반도체 패키지를 나타내보인 단면도이다. 도 2 내지 도 4는 본 출원의 일 실시예에 따라서 구성된 트렌치 홀의 제작을 보여주는 절취단면도이다. 그리고 도 5는 도 1의 반도체 패키지가 상호 결합되어 있는 구조물을 설명하기 위해 나타내보인 단면도이다.
도 1을 참조하면, 반도체 패키지(1000)는 상호 접속 부재(125)가 일 표면에 배치된 제1 기판(100)과, 제1 기판(100)과 하부에 위치하는 제2 기판(200)을 포함하여 구성된다. 제1 기판(100)과 제2 기판(200)은 전도성 물질로 이루어진 제1 상호 접속 부재(125) 및 제2 상호 접속 부재(230)에 의해 전기적으로 연결될 수 있다.
제1 기판(100)은 제1 면(105) 및 제1 면(105)과 대향하는 제2 면(107)을 포함할 수 있다. 제1 기판(100)의 제1 면(105)은 활성 영역이 존재하는 영역으로 정의될 수 있다. 제1 기판(100)은 집적 회로가 반도체 가공기술(semiconductor process)로 집적된 웨이퍼(wafer) 기판, 또는 반도체 다이(die), 반도체 칩(chip)일 수 있다. 반도체 다이 또는 반도체 칩은 메모리 칩(memory chip) 또는 로직 칩(logic chip)을 포함하는 능동 소자일 수 있다.
제1 기판(100)의 제1 면(105) 상에는 복수 개의 제1 기판 패드부(110)들이 배치되어 있다. 제1 기판(100) 상에 배치된 제1 기판 패드부(110)는 인접하는 제1 기판 패드부(110)간에 상호 소정 간격만큼 이격하여 배치될 수 있다. 제1 기판 패드부(110)는 구리(Cu) 또는 알루미늄(Al)을 포함하는 물질로 구성된다. 제1 기판 패드부(110) 상에는 금속 범프(115)가 배치되고, 금속 범프(115) 상에는 접속 금속 패턴(120)이 배치될 수 있다. 본 출원의 실시예에서, 금속 범프(115) 및 접속 금속 패턴(120)을 포함하는 구조물은 제1 기판(100) 및 제2 기판(200)을 전기적으로 연결시키는 제1 상호 접속 부재(125) 역할을 할 수 있다.
제1 상호 접속 부재(125)를 구성하는 금속 범프(115)는 금속 재질로 이루어진 기둥(pillar) 형상을 가지게 형성될 수 있다. 일 예에서, 금속 범프(115)는 구리(Cu)를 포함하여 구성될 수 있다. 금속 범프(115) 상에 배치된 접속 금속 패턴(120)은 도전성 재질로 이루어지며 반구(hemisphere) 형상을 가지게 형성될 수 있다. 일 예에서, 접속 금속 패턴(120)은 주석-은 합금(Sn-Ag)을 포함하여 구성될 수 있다.
제2 기판(200)은 제1 기판(100)의 하부 방향에 배치되고, 제1 면(205) 및 제1 면(205)과 대향하는 제2 면(207)을 포함할 수 있다. 여기서 제2 기판(200)의 제1 면(205)은 제1 기판(100)의 제1 면(105)과 마주보는 방향으로 배치될 수 있다. 일 예에서, 제2 기판(200)의 제2 면(205)은 활성 영역이 존재하는 영역으로 정의될 수 있다. 제2 기판(200)은 집적 회로가 반도체 가공기술로 집적된 웨이퍼 기판, 또는 반도체 다이(die), 반도체 칩(chip)일 수 있다. 제2 기판(200)은 반도체 다이나 칩이 패키징 기술(packaging technology)로 반도체 패키지로 패키징될 때, 반도체 다이나 칩이 그 상에 실장되는 패키지 기판일 수 있다. 패키지 기판은 인쇄회로기판(PCB: Printed Circuit Board) 형태를 가질 수 있다. 일 예에서, 제2 기판(200)은 반도체 칩이 표면 상에 실장될 패키지 기판일 수 있으며, 제1 기판(200)은 반도체 칩을 포함하는 부재일 수 있다.
제2 기판(200)의 제1 면(205) 상에는 복수 개의 제2 기판 패드부(215)들이 상호 이격하여 배치될 수 있다. 제2 기판 패드부(215)들은 구리(Cu) 또는 알루미늄(Al)을 포함하여 구성될 수 있다. 제2 기판 패드부(215)을 포함하는 제2 기판(200)의 제1 면(205) 상에는 패시베이션층(210)이 배치될 수 있다. 패시베이션층(210)은 제2 기판 패드부(215)의 표면 일부를 노출시키는 트렌치 홀(220)을 포함하여 구성될 수 있다. 패시베이션층(210)은 절연 물질을 포함하여 구성되며, 일 예에서, 솔더 레지스트 물질을 포함할 수 있다. 트렌치 홀(220)은 구(sphere) 형상을 가지게 구성될 수 있으나, 이에 한정되는 것은 아니다. 비록 도면에서 도시하지는 않았지만, 트렌치 홀(220)은 상부 오픈 영역으로부터 하부로 갈수록 폭이 넓어지면서 단면이 사다리꼴 형상을 가지게 형성될 수도 있다.
트렌치 홀(220)은 제2 상호 접속 부재(230)로 채워질 수 있다. 제2 상호 접속 부재(230)는 물리적인 유연성을 가지면서 전도성을 가지는 전도성 탄성 부재로 구성될 수 있다. 전도성 탄성 부재는 물리적인 유연성을 가지는 부재 내에 전도성 물질이 분산되어 있어 전기 전도 특성을 가지는 물질로 이해될 수 있다. 일 예에서, 전도성 탄성 부재는 수지 중에 단층 카본나노튜브(single walled Carbon nano tube)가 분산되어 있는 물질을 포함하여 구성될 수 있다. 이러한 제2 상호 접속 부재(230)는 0.01중량%의 첨가량으로 10-3s/㎠의 전도율을 가질 수 있다. 이하 도 2 내지 도 4를 참조하여, 패시베이션층(210)내에 제2 상호 접속 부재(230)를 형성하는 방법을 설명하기로 한다.
도 2를 참조하면, 제2 기판(200)의 제1 면(205) 상에 제2 기판 패드부(215)가 배치되어 있다. 그리고, 제2 기판 패드부(215)를 포함하는 제2 기판(200) 전면에 패시베이션층(210)이 형성되어 있다. 여기서 패시베이션층(210)은 절연 물질을 포함하여 구성될 수 있다. 다음에 도 3에 도시한 바와 같이, 패시베이션층(210)을 선택적으로 제거하여 트렌치 홀(220)을 형성한다. 이를 위해 패시베이션층(210) 상에 마스크 패턴(미도시함)을 형성하고, 이 마스크 패턴(미도시함)을 식각마스크로 패시베이션층(210)을 식각하는 공정을 진행하여 트렌치 홀(220)을 형성한다.
트렌치 홀(220)은 모든 방향으로 식각비가 동일한 등방성 식각 방법을 이용하여 형성될 수 있다. 등방성 식각 방법은 건식식각 또는 습식식각 방식을 이용하여 진행할 수 있다. 트렌치 홀(220)은 제2 기판 패드부(215)의 표면이 노출되는 지점까지 식각 공정을 진행하여 형성할 수 있다. 트렌치 홀(220)은 양쪽에 배치된 내측벽면(221) 및 바닥면(222)으로 구성되며, 트렌치 홀(220)의 바닥면(22)은 제2 기판 패드부(215)의 상부 표면을 일부 노출시킨다. 트렌치 홀(220)에 의해 노출되지 않은 제2 기판 패드부(215) 부분은 패시베이션층(210)으로 덮여 있다. 트렌치 홀(220)의 상부 개구부(223)는 소정의 제1 폭(W1) 크기를 가지게 형성될 수 있다. 트렌치 홀(220)은 상부 개구부(223)로부터 제2 기판 패드부(215)가 노출된 부분까지 제1 깊이(H1)를 가지게 형성될 수 있다. 트렌치 홀(220)의 상부 개구부(223)의 제1 폭(W1)은 상호 접속 부재(125)의 접속 금속 패턴(120)의 폭의 크기보다 작은 크기를 가지게 형성된다. 그리고 트렌치 홀(220)의 전체 제1 깊이(H1)는 접속 금속 패턴(120)보다 큰 크기를 가지게 형성될 수 있다.
다음에 도 4를 참조하면, 제2 상호 접속 부재(230)로 트렌치 홀(220)을 채운다. 제2 상호 접속 부재(230)는 수지를 포함하는 탄성 부재 내에 전도성 물질이 분산되어 있는 전도성 탄성 부재로 구성될 수 있다. 전도성 탄성 부재를 형성하기 위해 먼저, 전도성 물질인 단층 카본나노튜브를 유기용매 또는 계면활성제를 포함한 용액에 분산시킨다. 다음에 단층 카본나노튜브가 분산되어 있는 유기 용매등에 녹인 수지, 고무 또는 고무라텍스를 첨가한 다음, 건조시키면 물리적인 유연성을 가지면서 전기 전도성을 가지는 제2 상호 접속 부재(230)가 형성될 수 있다. 제2 상호 접속 부재(230)는 트렌치 홀(220)의 빈 공간을 모두 채우게 형성될 수 있다. 일 예에서, 제2 상호 접속 부재(230)의 상부면은 패시베이션층(210)의 상부면과 같은 레벨을 가지게 구성될 수 있다.
도 5를 참조하면, 본 출원의 일 실시예에 따른 반도체 패키지(1000)는 제2 상호 접속 부재(230)가 채워져 있는 트렌치 홀(220)의 내부로 제1 상호 접속 부재(125)가 삽입되어 있는 적층 구조물로 구성될 수 있다. 제1 상호 접속 부재(125)의 접속 금속 패턴(120)이 제2 상호 접속 부재(230)와 접촉하면서 트렌치 홀(220) 내부로 삽입되면, 접속 금속 패턴(120)은 전기 전도성을 가지는 제2 상호 접속 부재(230)와 전면이 접촉된 상태이므로 제1 기판(100) 및 제2 기판(200) 사이를 전기적으로 연결할 수 있다.
외부로부터 물리적인 힘이 반도체 패키지(1000) 상에 인가되고 있지 않은 경우, 제1 상호 접속 부재(125)의 접속 금속 패턴(120)은 트렌치 홀(220) 내에 완전히 삽입되지 않을 수 있다. 구체적으로, 도 5에 도시한 바와 같이, 접속 금속 패턴(120)의 일 단부(120a)는 제2 기판 패드부(215)의 상부 표면으로부터 제1 이격 거리(d1)만큼 이격하여 배치될 수 있다. 한편, 트렌치 홀(220)의 상부 개구부(223, 도 3 참조)의 제1 폭(W1)은 제1 상호 접속 부재(125)의 접속 금속 패턴(120)의 폭의 크기보다 작은 크기를 가지게 형성될 수 있다. 이에 따라, 외부로부터 물리적인 힘이 인가되는 경우에도 접속 금속 패턴(120)이 제2 상호 접속 부재(230)가 구비된 트렌치 홀(220) 내부에 끼워져 있는 상태에서 탈락되지 않는다.
또한, 제1 기판(100) 상에 외부로부터 물리적인 힘이 가해지는 경우에도 제1 상호 접속 부재(125)의 접속 금속 패턴(120)이 제2 상호 접속 부재(230)와 접촉하고 있는 형상에 의해, 제1 기판(100)과 제2 기판(200)은 전기적으로 연결된 상태를 유지할 수 있다. 이하 도 6a 및 도 6b를 참조하여 설명하기로 한다.
도 6a 및 도 6b는 반도체 패키지의 스트레스 완화 작용을 설명하기 위해 나타내보인 도면들이다.
도 6a를 참조하면, 화살표로 표시한 바와 같이, 제1 기판(100)에서 제2 기판(200) 방향으로 외부로부터 물리적인 제1 힘(F1)이 가해지게 되면, 제1 힘(F1)이 가해지는 방향으로 압축 응력이 인가될 수 있다. 압축 응력이 인가되면, 제1 힘(F1)이 가해지는 방향인 제1 지점과 인접한 제1 상호 접속 부재(125a)는 제2 기판(200)이 배치되어 있는 방향으로 이동하고, 제1 접속 금속 패턴(120a)은 제2 기판(200)의 제2 기판 패드부(215)와 접촉한다. 반면에, 제1 힘(F1)이 가해지는 제1 지점과 대향하는 제2 지점과 인접한 제1 상호 접속 부재(125b)는 제2 기판 패드부(215)와의 이격 거리(d2)가 더 벌어지게 된다. 그러나 이격 거리(d2)가 더 벌어지는 경우에도 제2 지점과 인접한 제1 상호 접속 부재(125b)의 제2 접속 금속 패턴(120b)은 제2 상호 접속 부재(230) 내에 여전히 삽입되어 접촉하고 있는 상태이다. 이에 따라, 물리적인 힘이 인가되어 제1 기판(100)의 위치가 변동되는 경우에도 제1 기판(100)과 제2 기판(200)의 전기적인 연결은 유지될 수 있다.
도 6b를 참조하면, 화살표로 표시한 바와 같이, 외부로부터 제2 힘(F2)이 가해지게 되면, 제2 힘(F2)이 가해지는 방향으로 압축 응력이 인가될 수 있다. 그러면 제2 힘(F2)이 가해지는 방향인 제2 지점과 인접한 제1 상호 접속 부재(125b)는 제2 기판(200)이 위치하는 방향으로 기울어지게 이동하고, 제2 접속 금속 패턴(120b)은 제2 기판(200)의 제2 기판 패드부(115)와 접촉하게 된다. 그리고 제2 지점과 대향하는 제1 지점과 인접한 제1 접속 금속 패턴(120a)은 제2 기판 패드부(115)와의 이격 거리(d3)가 더 벌어지게 된다. 그러나 제1 접속 금속 패턴(120a)과 제2 기판 패드부(115) 사이의 이격 거리(d3)가 벌어지는 경우에도, 제1 접속 금속 패턴(120a)은 여전히 제2 상호 접속 부재(230) 내에 삽입되어 있다. 이에 따라, 제1 기판(100)과 제2 기판(200)은 제1 상호 접속 부재(125a, 125b) 및 제2 상호 접속 부재(230)에 의해 전기적인 연결이 유지될 수 있다.
도 7은 다른 실시예에 따른 상호 접속 부재를 포함하는 반도체 패키지를 나타내보인 단면도이다.
도 7을 참조하면, 본 출원의 다른 실시예에 따른 반도체 패키지(2000)는 도 1에서 보여진 반도체 패키지(1000)와 신축성 지지 부재(240)를 제외한 나머지 구성에서 동일한 구성요소를 가질 수 있다. 이에 도 1을 참조하여 설명한 것과 동일한 참조 부호를 가진 구조물에 대한 설명은 본 실시예에서는 간단히 설명하거나 생략하기로 한다.
다른 실시예에 따른 반도체 패키지(2000)는 제1 기판(100)과, 제2 기판(200)과, 제1 기판(100)과 제2 기판(200)을 전기적으로 연결시키는 제1 상호 접속 부재(125), 제2 상호 접속 부재(230) 및 신축성 지지 부재(240)를 포함한다. 제1 기판(100)의 제1 면(105) 상에는 복수 개의 제1 기판 패드부(110)들이 배치될 수 있다. 제1 기판 패드부(110)는 구리(Cu) 또는 알루미늄(Al)을 포함하는 물질로 구성될 수 있다. 제1 기판 패드부(110) 상에는 제1 상호 접속 부재(125)가 배치될 수 있다. 제1 상호 접속 부재(125)는 제1 기판(100)과 제2 기판(200)을 전기적으로 연결하며, 금속 범프(115) 및 금속 범프(115) 상에 배치된 접속 금속 패턴(120)을 포함하여 구성될 수 있다.
제2 기판(200)의 제1 면(205) 상에는 복수 개의 제2 기판 패드부(215)들이 배치될 수 있다. 제2 기판 패드부(215)들은 구리(Cu) 또는 알루미늄(Al)을 포함하여 구성될 수 있다. 제2 기판(200)의 제1 면(205) 상에는 제2 상호 접속 부재(230)로 내부가 채워진 트렌치 홀(220)이 구비된 패시베이션층(210)이 배치될 수 있다. 제2 상호 접속 부재(230)는 0.01중량%의 첨가량으로 10-3s/㎠의 전도율을 가지는 전도성 탄성 부재를 포함할 수 있다.
제1 기판(100)의 제1 상호 접속 부재(125)는 트렌치 홀(220)을 채우는 제2 상호 접속 부재(230) 내부로 삽입된 형상을 가질 수 있다. 제1 상호 접속 부재(125)와 제2 기판 패드부(215)는 신축성 지지 부재(240)를 통해 연결될 수 있다. 신축성 지지 부재(240)의 일 단부(240a)는 제2 기판 패드부(215)의 상부면에 접합되어 있다. 그리고 신축성 지지 부재(240)의 일 단부(240a)와 대향하는 위치에 배치된 타 단부(240b)는 접속 금속 패턴(120)와 접합되어 있다.
신축성 지지 부재(240)는 도전성 재질을 코일(coil) 상태로 감아 만든 코일 스프링(coiled spring)로 구성될 수 있다. 일 예에서, 신축성 지지 부재(240)를 구성하는 도전성 재질은 구리(Cu)를 포함하여 구성될 수 있다. 제1 기판(100) 또는 제2 기판(200) 상에 외부로부터 물리적인 힘이 인가되면, 신축성 지지 부재(240)는 압축 또는 인장되어 제1 기판(100) 또는 제2 기판(200)의 상호 접속 상태를 지속적으로 유지할 수 있다. 일 예에서, 제1 기판(100) 방향으로 외부에서 물리적인 힘이 과도하게 인가되면 제1 상호 접속 부재(125)가 삽입되어 있는 제2 상호 접속 부재(230)의 외부로 탈락되는 경우가 발생할 수 있다. 그러나 접속 금속 패턴(120)이 제2 상호 접속 부재(230)의 외부로 탈락되는 경우가 발생하더라도, 제1 상호 접속 부재(125) 및 제2 기판 패드부(215) 사이에 배치되어 있는 신축성 지지 부재(240)의 인장 특성에 의해 제1 기판(100)과 제2 기판(200)의 연결은 안정적으로 유지할 수 있다. 이에 따라, 도 7의 다른 실시예에 따른 반도체 패키지(2000)는 제2 상호 접속 부재(230) 및 신축성 지지 부재(240)에 의해 제1 기판(100)의 물리적인 이동 범위를 확보하면서 제1 기판(100)과 제2 기판(200)사이의 물리적인 연결을 지속할 수 있다.
도 8은 또 다른 실시예에 따른 상호 접속 부재를 포함하는 반도체 패키지를 나타내보인 단면도이다. 그리고 도 9 내지 도 11은 본 출원의 또 다른 실시예에 따라서 구성된 트렌치 홀의 제작을 보여주는 절취단면도이다.
도 8을 참조하면, 반도체 패키지(3000)는 제1 상호 접속 부재(315)가 일 표면에 배치된 제1 기판(300)과, 제1 기판(300)과 하부에 위치하는 제2 기판(400) 및 제1 기판(300)과 제2 기판(400)을 전기적으로 연결하는 제2 상호 접속 부재(320)를 포함하여 구성된다. 제1 기판(300)의 제1 면(305) 상에는 제1 기판 패드부(310)들이 배치되어 있다. 제1 기판 패드부(310)는 구리(Cu) 또는 알루미늄(Al)을 포함하여 구성될 수 있다. 제1 상호 접속 부재(315)의 일 단부(315a)는 제2 기판(400) 방향을 향해 배치되어 있고, 제1 상호 접속 부재(315)의 일 단부(315a)에 대향하는 타 단부(315b)는 제1 기판 패드부(310) 상에 접합되어 있다. 제1 상호 접속 부재(315)는 금속 재질을 포함하며, 기둥(pillar) 형상을 가지게 형성될 수 있다. 일 예에서, 제1 상호 접속 부재(315)는 구리(Cu)를 포함하여 구성될 수 있다.
제2 기판(400)은 제1 기판(300)의 하부에 배치되고, 제1 면(405) 및 제1 면(405)과 대향하는 제2 면(407)을 포함할 수 있다. 여기서 제2 기판(400)의 제1 면(405)은 제1 기판(300)의 제1 면(305)과 마주보는 방향으로 배치될 수 있다. 일 예에서, 제2 기판(400)은 반도체 칩이 표면 상에 실장될 패키지 기판일 수 있으며, 제1 기판(300)은 반도체 칩을 포함하는 부재일 수 있다. 제2 기판(400)의 제1 면(405) 상에는 제2 기판 패드부(415)들이 상호 이격하여 배치될 수 있다. 제2 기판 패드부(415)들은 구리(Cu) 또는 알루미늄(Al)을 포함하여 구성될 수 있다. 제2 기판 패드부(415)을 포함하는 제2 기판(400)의 제1 면(405) 상에는 패시베이션층(410)이 배치될 수 있다. 패시베이션층(410)은 제2 기판 패드부(415)의 표면을 노출시키는 트렌치(420)를 포함하여 구성될 수 있다. 패시베이션층(410)은 절연 물질을 포함하여 구성되며, 일 예에서, 솔더 레지스트 물질을 포함할 수 있다.
트렌치(420)는 탄성 부재(440)로 채워질 수 있다. 탄성 부재(440)는 물리적인 유연성을 가지는 물질로 이해될 수 있다. 일 예에서, 탄성 부재(440)는 수지 또는 고무를 포함하여 구성될 수 있다.
제1 기판(300)과 제2 기판(400) 사이에는 제2 상호 접속 부재(320)를 더 포함하여 구성할 수 있다. 제2 상호 접속 부재(320)의 일 단부는 제1 상호 접속 부재(315)의 일 단부(315a)와 접합되어 있다. 그리고 제2 상호 접속 부재(320)의 타 단부는 제2 기판 패드부(415)와 접합되어 있다. 제2 상호 접속 부재(320)는 도전성 패턴(317)의 양 측면에 물리적 유연성을 가지는 필름층(319)이 배치되어 있는 형상을 가질 수 있다. 도전성 패턴(317)은 한 쪽은 제1 상호 접속 부재(315)와 접속되어 있고, 다른 한 쪽은 제2 기판 패드부(415)에 접속되어 있어 제1 기판(300)과 제2 기판(400)을 전기적으로 연결시킬 수 있다. 또한, 도전성 패턴(317)의 양 측면에 배치된 필름층(319)은 물리적 유연성을 가지고 있는 재질로 이루어짐에 따라, 반도체 패키지 상에 외부 힘이 물리적으로 인가되더라도 탄성 부재(440)와 함께 제1 상호 접속 부재(315)의 물리적인 이동 범위를 제공함으로써, 도전성 패턴(317)이 제1 기판(300) 또는 제2 기판(400)으로부터 탈락되는 것을 방지할 수 있다.
이하 도 9 내지 도 11을 참조하여, 제1 기판(300)과 제2 기판(400)을 적층하는 방법을 설명하기로 한다.
도 9에 도시한 바와 같이, 제2 기판(400)의 제1 면(405) 상에는 제2 기판 패드부(415) 및 패시베이션층(410)이 배치되어 있다. 패시베이션층(410)은 절연 물질을 포함하며, 일 예에서, 솔더 레지스트 물질을 포함한다. 다음에 도 10에 도시한 바와 같이, 패시베이션층(410)을 선택적으로 제거하여 트렌치(420)를 형성한다. 이를 위해 비록 도면에 도시하지는 않았지만, 도 9의 패시베이션층(410) 상에 마스크 패턴을 형성하고, 이 마스크 패턴을 식각마스크로 한 식각 공정을 진행하여 도 10에 도시한 바와 같이, 트렌치(420)를 형성할 수 있다. 트렌치(420)는 양 측벽면(421) 및 바닥면(422)을 포함하여 구성되며, 트렌치(420)의 바닥면(422)은 제2 기판(400)의 제2 기판 패드부(415)의 상부면을 노출시킨다.
다음에 제1 상호 접속 부재(315)가 구비된 제1 기판(300)을 패시베이션층(410) 상부에 배치하고, 제1 기판(300)을 제2 기판(400) 방향으로 이동시켜 제1 기판(300)의 제1 상호 접속 부재(315)를 트렌치(420)의 공간 내로 삽입시킨다. 계속해서 도전성 패턴(317)이 구비된 제2 상호 접속 부재(320)를 제1 기판(300) 및 제2 기판(400)에 각각 연결시킨다. 다음에 도 11에 도시한 바와 같이, 트렌치(420)를 탄성 부재(440)로 채운다. 탄성 부재(440)는 물리적인 유연성을 가지는 물질로 외부로부터 인가되는 스트레스를 견딜 수 있는 특성을 가진다. 일 예에서, 탄성 부재(440)는 수지 또는 고무를 포함하여 구성될 수 있다.
제2 기판(400)의 수직 방향 또는 수평 방향으로 물리적인 힘이 인가되어 제1 기판(300)의 위치가 변동되는 경우에도 물리적으로 유연성을 가지는 물질로 이루어진 제2 상호 접속 부재(320) 및 탄성 부재(440)가 제1 상호 접속 부재(315)가 유동적으로 움직일 수 있는 공간을 제공한다. 이에 따라, 제1 상호 접속 부재(315) 및 제2 상호 접속 부재(320)에 의해 제1 기판(100) 및 제2 기판(200)과의 연결이 유지될 수 있다.
도 12 및 도 13은 상호 접속 부재를 포함하는 반도체 패키지의 변형예들을 나타내보인 도면들이다.
도 12 및 도 13을 참조하면, 본 출원의 다른 실시예에 따른 반도체 패키지(4000, 5000)는 도 8에서 보여진 반도체 패키지(3000)와 제2 상호 접속 부재(320)를 제외한 나머지 구성에서 동일한 구성요소를 가질 수 있다. 이에 도 8을 참조하여 설명한 것과 동일한 참조 부호를 가진 구조물에 대한 설명은 본 실시예에서는 간단히 설명하거나 생략하기로 한다.
도 12의 반도체 패키지는 제1 기판(300)과, 제1 기판(300) 하부에 배치된 제2 기판(400)과, 제1 기판(300)과 제2 기판(400)을 전기적으로 연결시키는 제1 상호 접속 부재(315) 및 제2 상호 접속 부재(450)를 포함한다. 제1 기판(300)의 제1 면(305) 상에는 복수 개의 제1 기판 패드부(310)들이 배치될 수 있다. 제1 기판 패드부(310) 상에는 제1 상호 접속 부재(315)가 배치될 수 있다. 제1 상호 접속 부재(315)는 구리(Cu)를 포함하는 재질로 이루어지고, 기둥(pillar) 형상을 가지게 형성될 수 있다. 제1 상호 접속 부재(315)의 일 단부(315a)는 제2 기판(400) 방향을 향하게 배치되고, 타 단부(315b)는 제1 기판 패드부(310)와 접속하고 있다.
제1 기판(300)의 하부에 배치된 제2 기판(400)의 제1 면(405) 상에는 복수 개의 제2 기판 패드부(415)들이 배치될 수 있다. 제2 기판 패드부(415)를 포함하는 제2 기판(400) 상에는 패시베이션층(410)이 배치된다. 패시베이션층(410)은 제2 기판 패드부(415)의 상부면을 노출시키면서 제1 기판(100)의 제1 상호 접속 부재(315)가 내부로 삽입되는 트렌치(420)를 포함한다. 그리고 이 트렌치(420)는 물리적인 유연성을 가지는 재질로 구성된 탄성 부재(440)로 채워질 수 있다.
제1 기판(300)과 제2 기판(400)은 신축성을 가지는 제2 상호 접속 부재(450)를 통해 전기적으로 연결될 수 있다. 제2 상호 접속 부재(450)의 일 단부(450a)는 제1 상호 접속 부재(315)의 일 단부(315a)와 접합되어 있다. 그리고 제2 상호 접속 부재(450)의 타 단부(450b)는 제2 기판 패드부(415)의 상부면에 접합되어 있다. 제2 상호 접속 부재(450)는 구리(Cu)와 같은 도전성 재질을 코일(coil) 상태로 감아 만든 코일 스프링으로 구성될 수 있다. 코일 스프링 형상을 가지는 제2 상호 접속 부재(450)는 압축 또는 인장될 수 있는 특성에 의해 제1 상호 접속 부재(315)가 상, 하, 좌, 우 방향으로 이동할 수 있는 이동 공간을 확보하여 제1 기판(300)과 제2 기판(400) 사이의 전기적 접속 상태를 유지할 수 있다. 아울러, 코일 스프링 형상을 가지는 제2 상호 접속 부재(450)와 함께 트렌치(420)를 채우는 탄성 부재(440) 또한, 물리적인 유연성을 가지는 재질로 이루어짐에 따라, 제1 상호 접속 부재(315)의 이동 공간을 제공할 수 있다.
도 13을 참조하면, 반도체 패키지는 제1 기판(300)과, 제1 기판(300) 하부에 배치된 제2 기판(400)과, 제1 기판(300)과 제2 기판(400)을 전기적으로 연결시키는 제1 상호 접속 부재(315) 및 제2 상호 접속 부재(460)를 포함한다.
제1 기판(300)의 제1 면(305) 상에는 복수 개의 제1 기판 패드부(310)들이 배치되고, 제1 기판 패드부(310) 상에는 금속 범프(315)가 배치될 수 있다. 제1 상호 접속 부재(315)는 기둥 형상의 구리(Cu)를 포함하는 재질로 이루어진다. 여기서 제1 상호 접속 부재(315)의 일 단부(315a)는 제2 기판(400) 방향을 향하여 배치되고, 일 단부(315a)와 대향하는 타 단부(315b)는 제1 기판 패드부(310)와 접속하고 있다.
제1 기판(300)의 하부에 배치된 제2 기판(400)의 제1 면(405) 상에는 복수 개의 제2 기판 패드부(415) 및 패시베이션층(410)이 배치된다. 패시베이션층(410)은 제2 기판 패드부(415)의 상부면을 노출시키면서 제1 상호 접속 부재(315)가 내부로 삽입되는 트렌치(420)를 포함한다. 트렌치(420)는 물리적인 유연성을 가지는 재질로 구성된 탄성 부재(440)로 채워질 수 있다. 일 예에서, 탄성 부재(440)는 수지 또는 고무를 포함할 수 있다.
제1 기판(300)과 제2 기판(400)은 제1 상호 접속 부재(315)와, 전도성 재질로 구성된 제2 상호 접속 부재(460)를 통해 전기적으로 연결될 수 있다. 제2 상호 접속 부재(460)는 주석과 납의 합금 분말에 플럭스(flux)를 혼합한 솔더 페이스트(solder paste)로 구성될 수 있다. 제2 상호 접속 부재(460)는 제2 기판 패드부(415)와 제1 상호 접속 부재(315) 사이에 배치되어 제1 기판(300)과 제2 기판(400)을 연결시키는 역할을 한다. 페이스트(paste) 형태로 구현된 제2 상호 접속 부재(460)는 경화되어 있지 않은 상태로 탄성 부재(440) 내에 삽입되어 있다. 이에 따라, 제1 기판(300) 또는 제2 기판(400) 상에 물리적인 외부 힘이 인가되어 위치가 변동되더라도 제1 상호 접속 부재(315)가 물리적으로 이동할 수 있는 이동 공간을 확보할 수 있어 제1 기판(300)과 제2 기판(400) 사이의 전기적 접속 상태를 유지할 수 있다.
1000, 2000, 3000, 4000, 5000: 반도체 패키지
100: 제1 기판 110: 제1 기판 패드부
115: 금속 범프 120: 접속 금속 패턴
125: 제1 상호 접속 부재 200: 제2 기판
210: 패시베이션층 215: 제2 기판 패드부
220: 트렌치 홀 230: 제2 상호 접속 부재

Claims (23)

  1. 일 표면에 제1 상호 접속 부재가 배치된 제1 기판; 및
    상기 제1 상호 접속 부재가 삽입되는 트렌치 홀과, 상기 트렌치 홀을 채우면서 상기 제1 상호 접속 부재가 이동할 수 있게 물리적인 유연성을 가지고, 전기전도성을 가지는 물질을 포함하는 제2 상호 접속 부재가 구비된 패시베이션층이 일 표면에 배치된 제2 기판을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 상호 접속 부재는 금속 범프; 및 상기 금속 범프의 일 단부에 배치된 접속 금속 패턴을 포함하여 구성된 반도체 패키지.
  3. 제2항에 있어서,
    상기 금속 범프는 기둥(pillar) 형상을 가지고, 상기 접속 금속 패턴은 반구 형상을 가지게 형성된 반도체 패키지.
  4. 제1항에 있어서,
    상기 제2 상호 접속 부재는 탄성 부재 내에 전기 전도성을 가지는 물질이 분산되어 있는 전도성 탄성 부재로 구성된 반도체 패키지.
  5. 제4항에 있어서,
    상기 탄성 부재는 수지, 고무 또는 고무라텍스를 포함하고, 상기 전기 전도성을 가지는 물질은 단층 카본 나노튜브를 포함하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 패시베이션층은 솔더 레지스트 물질을 포함하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 트렌치 홀은 상기 제1 상호 접속 부재가 삽입되는 상부 개구부, 구 형상의 내측벽 및 바닥면으로 구성된 반도체 패키지.
  8. 제7항에 있어서,
    상기 상부 개구부는 상기 제1 상호 접속 부재의 폭보다 작은 폭을 가지게 형성된 반도체 패키지.
  9. 제1항에 있어서,
    상기 제1 상호 접속 부재는 상기 트렌치 홀의 바닥면으로부터 소정의 이격 거리를 가지게 배치된 반도체 패키지.
  10. 제1항에 있어서,
    상기 제1 기판 또는 제2 기판은 상기 제1 상호 접속 부재의 일 단부에 접속되면서 상기 제2 기판 상에 접속된 신축성 지지 부재를 더 포함하는 반도체 패키지.
  11. 제10항에 있어서,
    상기 신축성 지지 부재는 도전성 재질을 코일(coil) 상태로 감아 만든 코일 스프링로 구성된 반도체 패키지.
  12. 제11항에 있어서,
    상기 도전성 재질은 구리(Cu)를 포함하는 반도체 패키지.
  13. 제1항에 있어서,
    상기 제1 기판 또는 제2 기판은 웨이퍼 기판, 반도체 다이(die) 또는 반도체 칩(chip)을 포함하는 반도체 패키지.
  14. 제1항에 있어서,
    상기 제1 기판은 반도체 칩을 포함하고, 상기 제2 기판은 인쇄회로기판으로 구성된 반도체 패키지.
  15. 일 표면에 제1 상호 접속 부재가 배치된 제1 기판;
    상기 제1 상호 접속 부재가 삽입되는 트렌치와, 상기 트렌치를 채우면서 상기 제1 상호 접속 부재가 이동할 수 있게 물리적인 유연성을 가지는 탄성 부재가 구비된 패시베이션층이 일 표면에 배치된 제2 기판; 및
    상기 제1 상호 접속 부재와 일 단부가 연결되고, 상기 일 단부와 대향하는 타 단부는 상기 제2 기판과 연결되어 상기 제1 기판과 상기 제2 기판을 전기적으로 연결하는 제2 상호 접속 부재를 포함하는 반도체 패키지.
  16. 제15항에 있어서,
    상기 제1 상호 접속 부재는 기둥 형상의 금속 범프로 구성된 반도체 패키지.
  17. 제16항에 있어서,
    상기 탄성 부재는 수지 또는 고무를 포함하는 반도체 패키지.
  18. 제15항에 있어서,
    상기 제2 상호 접속 부재는 도전성 패턴의 양 측면에 물리적 유연성을 가지는 필름층이 배치되어 있는 형상을 가지는 반도체 패키지.
  19. 제18항에 있어서,
    상기 도전성 패턴은 구리(Cu)층을 포함하는 반도체 패키지.
  20. 제15항에 있어서,
    상기 제2 상호 접속 부재는 도전성 재질을 코일(coil) 상태로 감아 만든 코일 스프링로 구성된 반도체 패키지.
  21. 제15항에 있어서,
    상기 제2 상호 접속 부재는 주석과 납의 합금 분말에 플럭스(flux)를 혼합한 솔더 페이스트(solder paste)로 구성된 반도체 패키지.
  22. 제21항에 있어서,
    상기 제1 기판 또는 제2 기판은 웨이퍼 기판, 반도체 다이(die) 또는 반도체 칩(chip)을 포함하는 반도체 패키지.
  23. 제15항에 있어서,
    상기 제1 기판은 반도체 칩을 포함하고, 상기 제2 기판은 인쇄회로기판으로 구성된 반도체 패키지.
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* Cited by examiner, † Cited by third party
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WO2020009185A1 (ja) * 2018-07-04 2020-01-09 日本ゼオン株式会社 エラストマー組成物の製造方法
WO2023027554A1 (ko) * 2021-08-26 2023-03-02 엘지이노텍 주식회사 회로 기판 및 이를 포함하는 반도체 패키지

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