KR20220085624A - 인터포저 및 이를 포함하는 반도체 패키지 - Google Patents

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insulating layer
conductive pads
substrate
semiconductor chip
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임충빈
김동욱
김현기
심종보
김지황
박성규
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Abstract

본 개시의 기술적 사상은 제1 패키지 기판; 상기 제1 패키지 기판 상의 제1 반도체 칩; 상기 제1 패키지 기판 상에 있고 상기 제1 반도체 칩으로부터 이격된 제1 도전성 커넥터; 상기 제1 반도체 칩 상에 있고, 상기 제1 도전성 커넥터를 통해 상기 제1 패키지 기판에 전기적으로 연결되고, 상기 제1 반도체 칩과 중첩된 부분인 제1 부분 내에 있는 복수의 상부 도전성 패드를 포함하는 인터포저 기판; 상기 반도체 칩과 마주하는 상기 인터포저 기판의 상기 제1 부분의 하면 상에 있고, 평면적 관점에서 상기 복수의 상부 도전성 패드와 중첩되지 않도록 위치된 복수의 스페이서; 상기 인터포저 기판과 상기 제1 패키지 기판 사이에 있고, 상기 제1 도전성 커넥터 및 상기 반도체 칩에 접촉하는 절연성 충전재; 상기 복수의 상부 도전성 패드 상의 복수의 제2 도전성 커넥터; 상기 복수의 제2 도전성 커넥터 상의 제2 패키지 기판; 및 상기 제2 패키지 기판 상의 제2 반도체 칩;을 포함하는 반도체 패키지를 제공한다.

Description

인터포저 및 이를 포함하는 반도체 패키지 {INTERPOSER AND SEMICONDUCTOR PACKAGE INCLUDING THE SAME}
본 개시의 기술적 사상은 인터포저 및 이를 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화, 다기능화 및 대용량화되고, 이에 따라 복수의 반도체 칩을 포함하는 반도체 패키지가 요구되고 있다. 따라서, 입출력(I/O)을 위한 연결 단자들의 개수가 증가한 고집적화된 반도체 칩들 사이를 인터포저를 이용하여 연결하는 반도체 패키지가 개발되고 있다.
본 개시의 기술적 사상이 해결하고자 하는 과제는 인터포저 및 이를 포함하는 반도체 패키지를 제공하는데 있다.
상술한 과제를 해결하기 위하여 본 개시의 기술적 사상은 제1 패키지 기판; 상기 제1 패키지 기판 상의 제1 반도체 칩; 상기 제1 패키지 기판 상에 있고 상기 제1 반도체 칩으로부터 이격된 제1 도전성 커넥터; 상기 제1 반도체 칩 상에 있고, 상기 제1 도전성 커넥터를 통해 상기 제1 패키지 기판에 전기적으로 연결되고, 상기 제1 반도체 칩과 중첩된 부분인 제1 부분 내에 있는 복수의 상부 도전성 패드를 포함하는 인터포저 기판; 상기 반도체 칩과 마주하는 상기 인터포저 기판의 상기 제1 부분의 하면 상에 있고, 평면적 관점에서 상기 복수의 상부 도전성 패드와 중첩되지 않도록 위치된 복수의 스페이서; 상기 인터포저 기판과 상기 제1 패키지 기판 사이에 있고, 상기 제1 도전성 커넥터 및 상기 반도체 칩에 접촉하는 절연성 충전재; 상기 복수의 상부 도전성 패드 상의 복수의 제2 도전성 커넥터; 상기 복수의 제2 도전성 커넥터 상의 제2 패키지 기판; 및 상기 제2 패키지 기판 상의 제2 반도체 칩;을 포함하는 반도체 패키지를 제공한다.
또한, 상술한 과제를 해결하기 위하여 본 개시의 기술적 사상은 패키지 기판; 상기 패키지 기판의 상면 상의 반도체 칩; 상기 패키지 기판의 상면 상에 있고 상기 반도체 칩으로부터 이격된 제1 도전성 커넥터; 상기 반도체 칩 상에 있고, 상기 패키지 기판의 상기 상면에 수직한 제1 방향으로 상기 반도체 칩과 중첩된 제1 부분 및 상기 제1 부분의 주변에 있고 상기 제1 도전성 커넥터에 연결된 제2 부분을 포함하고, 상기 제1 부분의 상측에 배치된 복수의 상부 도전성 패드를 포함하는 인터포저 기판; 및 상기 인터포저 기판의 제1 부분의 하면과 상기 반도체 칩 사이에 있고, 평면적 관점에서 상기 복수의 상부 도전성 패드와 중첩되지 않도록 위치된 복수의 스페이서;를 포함하는 반도체 패키지를 제공한다.
또한, 상술한 과제를 해결하기 위하여 본 개시의 기술적 사상은 베이스 절연층; 상기 베이스 절연층의 상면 상의 복수의 상부 도전성 패드; 상기 베이스 절연층의 상기 상면을 덮고, 상기 복수의 상부 도전성 패드를 노출시키는 오프닝들을 포함하는 상부 보호 절연층; 상기 베이스 절연층의 하면 상의 복수의 하부 도전성 패드; 상기 베이스 절연층의 상기 하면을 덮고, 상기 복수의 하부 도전성 패드를 노출시키는 오프닝들을 포함하는 하부 보호 절연층; 및 상기 하부 보호 절연층 상에 배치되고, 평면적 관점에서 상기 복수의 상부 도전성 패드와 중첩되지 않도록 위치된 복수의 스페이서;를 포함하고, 상기 복수의 상부 도전성 패드는 상기 베이스 절연층의 상면 상에 사각 형태로 배열된 4개의 상부 도전성 패드들을 포함하고, 상기 복수의 스페이서 중 적어도 하나는 평면적 관점에서 상기 사각 형태로 배열된 4개의 상부 도전성 패드들 사이에 배치된 반도체 패키지용 인터포저를 제공한다.
본 개시의 실시예들에 의하면, 복수의 스페이서를 이용하여 인터포저 기판과 제1 반도체 칩 사이에 간격을 두어 절연성 충전재의 불완전 충전 이슈를 해소함과 더불어, 인터포저 기판의 복수의 제1 상부 도전성 패드들을 복수의 스페이서와 수직 방향으로 중첩되지 않도록 위치시켜 제1 상부 도전성 패드와 그 위에 부착되는 도전성 커넥터 간의 접속 신뢰성이 저하되는 것을 방지할 수 있다.
도 1은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 인터포저를 나타내는 단면도이다.
도 3은 도 1의 "Ⅲ"으로 표시된 영역을 확대하여 나타내는 확대도이다.
도 4는 본 개시의 예시적인 실시예들에 따른 인터포저에서, 복수의 제1 상부 도전성 패드들의 배치와 복수의 스페이서의 배치를 보여주는 레이아웃도이다.
도 5는 본 개시의 예시적인 실시예들에 따른 인터포저에서, 복수의 제1 상부 도전성 패드들의 배치와 복수의 스페이서의 배치를 보여주는 레이아웃도이다.
도 6은 본 개시의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타내는 단면도이다.
도 7은 본 개시의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타내는 단면도이다.
도 8은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 9a 내지 도 9d는 본 개시의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 개시의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 개시의 예시적인 실시예들에 따른 반도체 패키지(1000)를 나타내는 단면도이다. 도 2는 도 1의 인터포저(200)를 나타내는 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(1000)는 제1 패키지 기판(101), 제1 반도체 칩(130), 제1 도전성 커넥터(160), 절연성 충전재(insulating filler, 170), 및 인터포저(200)를 포함할 수 있다.
제1 패키지 기판(101)은 예를 들면, 인쇄회로기판(Printed Circuit Board, PCB)일 수 있다. 제1 패키지 기판(101)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질을 포함하는 기판 베이스(111)를 포함할 수 있다. 또한, 제1 패키지 기판(101)은 기판 베이스(111)의 상면에 배치된 제1 상부 기판 패드(121) 및 제2 상부 기판 패드(123)와, 기판 베이스(111)의 하면 상에 배치된 하부 기판 패드(125)를 포함할 수 있다. 상기 기판 베이스(111) 내에는 제1 상부 기판 패드(121), 제2 상부 기판 패드(123), 및 하부 기판 패드(125)를 전기적으로 연결시키도록 구성된 내부 배선 패턴(127)이 형성될 수 있다. 상기 내부 배선 패턴(127)은 제1 패키지 기판(101) 내에 수평 방향(X 방향 또는 Y방향)으로 연장된 라인 패턴과, 제1 패키지 기판(101) 내에서 수직 방향(Z 방향)으로 연장된 비아 패턴을 포함할 수 있다.
제1 패키지 기판(101)은 기판 베이스(111)의 상면 상의 기판 상부 보호층(115) 및 기판 베이스(111)의 하면 상의 기판 하부 보호층(113)을 포함할 수 있다. 기판 상부 보호층(115) 및 기판 하부 보호층(113)은 예를 들어, 솔더 레지스트로 형성될 수 있다.
예를 들어, 제1 상부 기판 패드(121), 제2 상부 기판 패드(123) 및 하부 기판 패드(125)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금을 포함할 수 있다.
제1 상부 기판 패드(121)는 제1 도전성 커넥터(160)가 부착되는 패드이고, 제2 상부 기판 패드(123)는 마이크로 범프와 같은 칩 연결 범프(141)가 부착되는 패드일 수 있다. 제1 도전성 커넥터(160)는 기판 상부 보호층(115)에 마련된 제1 오프닝을 통해 제1 상부 기판 패드(121)에 연결될 수 있고, 칩 연결 범프(141)는 기판 상부 보호층(115)에 마련된 제2 오프닝을 통해 제2 상부 기판 패드(123)에 연결될 수 있다.
하부 기판 패드(125)는 외부 연결 단자(150)가 부착되는 패드로 기능할 수 있다. 외부 연결 단자(150)는 기판 하부 보호층(113)에 마련된 오프닝을 통해 하부 기판 패드(125)에 연결될 수 있다. 외부 연결 단자(150)는 예를 들면, 솔더 볼일 수 있다. 외부 연결 단자(150)는 반도체 패키지(1000)와 외부 장치 사이를 전기적 및 물리적으로 연결할 수 있다.
예시적인 실시예들에서, 제1 패키지 기판(101)의 하면 상에는 적어도 하나의 수동 소자(181)가 부착될 수 있다. 적어도 하나의 수동 소자(181)는 SMD(surface-mount device)일 수 있다. 예를 들면, 적어도 하나의 수동 소자(181)는 커패시터 또는 저항일 수 있다. 적어도 하나의 수동 소자(181)의 단자부는, 하부 기판 패드(125) 상에 배치되는 연결 단자(183)를 통하여, 하부 기판 패드(125)에 전기적으로 연결될 수 있다. 일부 예시적인 실시예들에서, 적어도 하나의 수동 소자(181)는 제1 패키지 기판(101) 내에 매립될 수도 있다.
제1 반도체 칩(130)은 제1 패키지 기판(101) 상에 실장될 수 있다. 제1 반도체 칩(130)은 제1 패키지 기판(101)의 상면(109)에 수직한 수직 방향(Z방향)으로 제1 패키지 기판(101)과 인터포저(200) 사이에 배치될 수 있다.
제1 반도체 칩(130)은 서로 반대된 활성면 및 비활성면을 가지는 반도체 기판을 포함할 수 있다. 반도체 기판은, 실리콘, 예를 들어, 결정질 실리콘, 다결정질 실리콘, 또는 비정질 실리콘을 포함할 수 있다. 제1 반도체 칩(130)은 상기 반도체 기판의 상기 활성면에 형성된 반도체 소자층을 포함할 수 있다. 제1 반도체 칩(130)은 서로 반대된 하면 및 상면(139)을 포함하며, 상기 제1 반도체 칩(130)의 상기 하면에는 칩 패드(131)가 마련될 수 있다. 제1 반도체 칩(130)의 상기 하면은 상기 반도체 기판의 상기 활성면에 인접한 표면이고, 제1 반도체 칩(130)의 상면(139)은 상기 반도체 기판의 상기 비활성면에 인접한 표면일 수 있다. 상기 제1 반도체 칩(130)의 칩 패드(131)는 제1 반도체 칩(130)의 내부에 제공된 배선 구조(미도시)를 통하여 상기 반도체 소자층에 전기적으로 연결될 수 있다.
예시적인 실시예들에서, 제1 반도체 칩(130)은 메모리 칩으로서, 휘발성 메모리 칩 및/또는 비휘발성 메모리 칩을 포함할 수 있다. 상기 휘발성 메모리 칩은 예를 들어, DRAM(dynamic random access memory), SRAM(static RAM), TRAM(thyristor RAM), ZRAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)을 포함할 수 있다. 또한, 상기 비휘발성 메모리 칩은 예를 들어, 플래시(flash) 메모리, MRAM(magnetic RAM), STT-MRAM(spin-transfer torque MRAM), FRAM(ferroelectric RAM), PRAM(phase change RAM), RRAM(resistive RAM), 나노튜브 RRAM(nanotube RRAM), 폴리머 RAM(polymer RAM), 또는 절연 저항 변화 메모리(insulator resistance change memory)를 포함할 수 있다.
예시적인 실시예들에서, 제1 반도체 칩(130)은 비메모리 칩일 수 있다. 예를 들어, 제1 반도체 칩(130)은 로직 칩으로서, 인공지능 반도체, 마이크로 프로세서, 그래픽 프로세서, 신호 프로세서, 네트워크 프로세서, 칩셋, 오디오 코덱, 비디오 코덱, 애플리케이션 프로세서를 포함할 수 있다.
제1 반도체 칩(130)은 페이스-다운(face-down) 방식 또는 플립 칩 방식으로 제1 패키지 기판(101) 상에 실장될 수 있다. 즉, 제1 반도체 칩(130)은 칩 패드(131)가 마련된 제1 반도체 칩(130)의 하면이 제1 패키지 기판(101)을 향하도록 제1 패키지 기판(101) 상에 실장될 수 있다. 제1 반도체 칩(130)의 칩 패드(131)는 칩 연결 범프(141)를 통해 제2 상부 기판 패드(123)에 전기적으로 연결될 수 있다. 제1 반도체 칩(130)의 칩 패드(131)는 제1 반도체 칩(130)의 입/출력 데이터 신호 전송을 위한 터미널, 또는 제1 반도체 칩(130)의 전원 및/또는 접지를 위한 터미널로 이용될 수 있다.
제1 반도체 칩(130)과 제1 패키지 기판(101) 사이에는 칩 연결 범프(141)를 감싸는 언더필 물질층(143)이 채워질 수 있다. 예를 들어, 언더필 물질층(143)은 모세관 언더필(capillary under-fill) 방법에 형성되는 에폭시 수지로 이루어질 수 있다. 일부 실시예들에서, 언더필 물질층(143)은 비전도성 필름(non-conductive film)일 수 있다. 그러나, 일부 예시적인 실시예들에서, 절연성 충전재(170)는 몰디드 언더필(molded underfill) 방법으로 제1 반도체 칩(130)과 제1 패키지 기판(101) 사이의 틈으로 직접 충전될 수도 있다. 이 경우, 언더필 물질층(143)은 생략될 수 있다.
인터포저(200)는 제1 패키지 기판(101) 및 제1 반도체 칩(130) 상에 배치될 수 있다. 인터포저(200)는 인터포저 기판(201)을 포함할 수 있다. 인터포저 기판(201)은 대체로 평판 형태를 가질 수 있으며, 서로 반대된 상면(208) 및 하면(209)을 포함할 수 있다. 인터포저 기판(201)은 베이스 절연층(211), 상부 보호 절연층(213), 하부 보호 절연층(215), 및 배선 구조물(220)을 포함할 수 있다.
베이스 절연층(211)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 예를 들어, 베이스 절연층(211)은 폴리이미드(Polyimide), FR-4(Flame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 다른 예시적인 실시예들에서, 인터포저 기판(201)은 실리콘(Si), 예를 들어, 결정질 실리콘, 다결정질 실리콘, 또는 비정질 실리콘을 포함할 수도 있다.
배선 구조물(220)은, 베이스 절연층(211)의 상면(218) 상의 상부 도전성 패드들(221), 베이스 절연층(211)의 하면(219) 상의 하부 도전성 패드들(223), 및 베이스 절연층(211)을 관통하는 도전성 비아(225)를 포함할 수 있다. 상부 도전성 패드들(221)은 솔더 볼 등의 커넥터가 부착되는 패드를 포함할 수 있다. 하부 도전성 패드들(223)은 제1 패키지 기판(101)과 인터포저(200) 사이를 전기적으로 연결하기 위한 제1 도전성 커넥터(160)가 부착되는 패드를 포함할 수 있다. 상기 도전성 비아들(225)은 상부 도전성 패드들(221) 및 하부 도전성 패드들(223)에 각각 접촉하며, 상부 도전성 패드들(221)과 하부 도전성 패드들(223)을 서로 전기적으로 연결하도록 구성될 수 있다.
배선 구조물(220)은 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금을 포함할 수 있다.
상부 보호 절연층(213)은 베이스 절연층(211)의 상면(218) 상에 배치되고, 하부 보호 절연층(215)은 베이스 절연층(211)의 하면(219) 상에 배치될 수 있다. 상부 보호 절연층(213)은 베이스 절연층(211)의 상면(218)을 덮도록 형성될 수 있고, 상부 도전성 패드들(221)을 오픈시키기 위한 상부 오프닝들을 포함할 수 있다. 하부 보호 절연층(215)은 베이스 절연층(211)의 하면(219)을 덮도록 형성될 수 있고, 하부 도전성 패드들(223)을 오픈시키기 위한 하부 오프닝들을 포함할 수 있다.
예를 들어, 상부 보호 절연층(213) 및 하부 보호 절연층(215)은 솔더 레지스트로 형성될 수 있다.
인터포저 기판(201)은 제1 반도체 칩(130)의 평면적보다 큰 평면적을 가질 수 있다. 인터포저 기판(201)은 제1 반도체 칩(130)과 중첩된 부분인 제1 부분(202)과, 제1 부분(202)의 주변에 있는 제2 부분(203)을 포함할 수 있다. 제1 패키지 기판(101)의 상면(109)에 수직한 수직 방향(Z방향)에 있어서, 인터포저 기판(201)의 제1 부분(202)은 평면적 관점에서 제1 반도체 칩(130)과 중첩될 수 있다. 인터포저 기판(201)의 제1 부분(202)의 평면적은 제1 반도체 칩(130)의 평면적과 동일할 수 있다. 인터포저 기판(201)의 제1 부분(202)은 인터포저 기판(201)의 중심부를 포함할 수 있다. 인터포저 기판(201)의 제2 부분(203)은 평면적 관점에서 인터포저 기판(201)의 제1 부분(202)을 둘러싸며, 인터포저 기판(201)의 외곽부를 포함할 수 있다.
제1 도전성 커넥터(160)는 인터포저 기판(201)과 제1 패키지 기판(101)을 전기적으로 연결할 수 있다. 제1 도전성 커넥터(160)는 제1 반도체 칩(130)의 측벽으로부터 수평 방향(X방향 및/또는 Y방향)으로 이격될 수 있고, 제1 패키지 기판(101)과 인터포저 기판(201)의 제2 부분(203) 사이에서 연장된 기둥 형태를 가질 수 있다. 제1 도전성 커넥터(160)의 하부는 제1 패키지 기판(101)의 제1 상부 기판 패드(121)에 접촉될 수 있고, 제1 도전성 커넥터(160)의 상부는 인터포저 기판(201)의 제2 부분(203) 내에 배치된 하부 도전성 패드(223)에 접촉될 수 있다. 제1 도전성 커넥터(160)는, 예를 들어 솔더, 구리(Cu) 등의 도전성 물질을 포함할 수 있다.
절연성 충전재(170)는 제1 패키지 기판(101) 상에 제공될 수 있다. 절연성 충전재(170)는 제1 패키지 기판(101)과 인터포저(200) 사이에 채워질 수 있다. 절연성 충전재(170)는 제1 패키지 기판(101), 제1 반도체 칩(130), 제1 도전성 커넥터(160), 및 인터포저(200)를 외부 환경으로부터 보호하는 역할을 수행할 수 있다. 절연성 충전재(170)는 제1 패키지 기판(101), 제1 반도체 칩(130), 제1 도전성 커넥터(160), 및 인터포저(200) 각각의 적어도 일부를 덮도록 형성될 수 있다. 예를 들어, 절연성 충전재(170)는 제1 패키지 기판(101)의 상면(109), 제1 반도체 칩(130)의 측벽 및 상면(139), 제1 도전성 커넥터(160)의 측벽, 및 인터포저 기판(201)의 하면(209)을 덮을 수 있다. 또한, 절연성 충전재(170)는 인터포저(200)의 제1 부분(202)의 하면(209)과 제1 반도체 칩(130)의 상면(139) 사이의 틈에 채워질 수 있다.
예시적인 실시예들에서, 절연성 충전재(170)를 형성하기 위하여, 제1 패키지 기판(101)과 인터포저(200) 사이에 절연성 충전재(170)를 구성하는 절연성 충전 물질을 공급하는 공급 공정 및 상기 절연성 충전 물질을 경화하는 경화 공정을 수행할 수 있다.
예시적인 실시예들에서, 절연성 충전재(170)는 에폭시계(epoxy-group) 성형 수지 또는 폴리이미드계(polyimide-group) 성형 수지 등을 포함할 수 있다. 예를 들어, 절연성 충전재(170)는 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)를 포함할 수 있다.
인터포저(200)는 인터포저 기판(201)의 제1 부분(202)의 하면(209) 상에 배치된 복수의 스페이서(240)를 포함할 수 있다. 복수의 스페이서(240)는 인터포저 기판(201)의 제1 부분(202)의 하면(209)으로부터 제1 반도체 칩(130)의 상면(139)을 향해 돌출된 기둥 형태를 가질 수 있다.
예시적인 실시예들에서, 복수의 스페이서(240) 각각은 평면적 관점에서, 원형, 삼각형, 사각형, 마름모과 같은 다각형, 라인 형태, 또는 십자가 형태를 가질 수 있다.
복수의 스페이서(240)는 인터포저 기판(201)의 하면(209)과 제1 반도체 칩(130)의 상면(139) 사이를 이격시킬 수 있다. 인터포저 기판(201)의 하면(209)과 제1 반도체 칩(130)의 상면(139) 사이의 간격은 복수의 스페이서(240) 각각의 높이와 대체로 유사한 수준을 가질 수 있다.
절연성 충전재(170)가 형성되는 동안, 복수의 스페이서(240)는 인터포저 기판(201)의 하면(209)이 제1 반도체 칩(130)으로부터 이격될 수 있도록 인터포저 기판(201)을 지지할 수 있다. 복수의 스페이서(240)에 의해 인터포저 기판(201)의 하면(209)과 제1 반도체 칩(130)의 상면(139) 사이에 절연성 충전 물질이 유동할 수 있는 공간이 제공되므로, 인터포저 기판(201)의 하면(209)과 제1 반도체 칩(130)의 상면(139) 사이에 절연성 충전재(170)가 불완전 충전되는 문제 및 이러한 불완전 충전으로 인한 보이드 발생 문제가 방지될 수 있다.
예시적인 실시예들에서, 인터포저 기판(201)의 하면(209)으로부터 복수의 스페이서(240) 각각이 돌출된 높이는 20㎛ 내지 40㎛ 사이일 수 있다. 만약, 복수의 스페이서(240)의 높이가 20㎛ 보다 작은 경우, 인터포저 기판(201)의 하면(209)과 제1 반도체 칩(130)의 상면(139) 사이의 간격이 너무 작아 인터포저 기판(201)과 제1 반도체 칩(130) 사이로 절연성 충전 물질이 유동하기 어렵다. 만약, 복수의 스페이서(240)의 높이가 40㎛ 보다 큰 경우, 반도체 패키지(1000)의 전체 두께가 증가되어 반도체 패키지(1000)의 소형화를 구현하기 어렵다.
복수의 스페이서(240)는 인터포저 기판(201)의 제1 부분(202)의 하면(209) 상에 2차원 어레이 형태로 배열될 수 있다. 복수의 스페이서(240) 각각의 하면은 제1 반도체 칩(130)의 상면(139)에 접촉될 수 있고, 복수의 스페이서(240) 각각의 측벽은 절연성 충전재(170)에 의해 덮일 수 있다.
예시적인 실시예들에서, 복수의 스페이서(240)는 하부 보호 절연층(215)과 동일한 물질로 형성될 수 있다. 예를 들어, 복수의 스페이서(240)는 솔더 레지스트를 포함할 수 있다. 예를 들어, 상기 복수의 스페이서(240)를 형성하기 위하여, 베이스 절연층(211)의 하면(219)을 덮는 솔더 레지스트 물질층을 형성하고, 상기 솔더 레지스트 물질층에 대한 패터닝 공정을 수행하여 하부 보호 절연층(215) 및 복수의 스페이서(240)를 함께 형성할 수도 있다.
예시적인 실시예들에서, 복수의 스페이서(240)는 하부 보호 절연층(215)과 다른 물질로 형성될 수 있다. 예를 들어, 하부 보호 절연층(215)이 솔더 레지스트를 포함할 수 있고, 복수의 스페이서(240)는 에폭시계 수지 또는 폴리이미드계 수지를 포함할 수 있다. 예를 들어, 상기 복수의 스페이서(240)를 형성하기 위하여, 하부 보호 절연층(215) 상에 도트 형태의 구조물들을 부착할 수 있다.
인터포저 기판(201)의 상부 도전성 패드들(221) 중 일부의 패드는 인터포저 기판(201)의 제1 부분(202) 내에 배치될 수 있다. 이하에서, 상부 도전성 패드들(221) 중 인터포저 기판(201)의 제1 부분(202) 내에 배치된 패드는 제1 상부 도전성 패드(222)로 지칭하기로 한다. 이 때, 복수의 스페이서(240)는 평면적 관점에서 복수의 제1 상부 도전성 패드들(222)과 중첩되지 않도록 위치될 수 있다. 즉, 복수의 스페이서(240) 각각은 수직 방향(Z방향)으로 복수의 제1 상부 도전성 패드들(222) 중 어느 하나에도 중첩되지 않는다.
인터포저 기판(201)의 제1 부분(202)의 상면(208)에서 복수의 스페이서(240)와 수직 방향(Z방향)으로 중첩된 영역들을 스페이서 중첩 영역들(R1)로 정의하고, 인터포저 기판(201)의 제1 부분(202)의 상면(208)에서 복수의 제1 상부 도전성 패드들(222)과 수직 방향(Z방향)으로 중첩된 영역들을 패드 중첩 영역들(R2)로 정의할 수 있다. 이 때, 스페이서 중첩 영역들(R1)은 패드 중첩 영역들(R2)과 겹치지 않을 수 있다. 예를 들면, 인터포저 기판(201)의 제1 부분(202)의 가장자리 근방에서, 서로 인접한 스페이서 중첩 영역(R1)과 패드 중첩 영역(R2) 사이의 거리(G1)는 10 마이크로미터(㎛) 내지 100㎛ 사이일 수 있다.
도 3은 도 1의 "Ⅲ"으로 표시된 영역을 확대하여 나타내는 확대도이다.
도 1 내지 도 3을 참조하면, 인터포저(200)는 열압착 공정에 의해 제1 패키지 기판(101) 상에 실장될 수 있다. 이 때, 스페이서(240)와 수직 방향(Z방향)으로 중첩된 스페이서 중첩 영역(R1) 내에서 인터포저 기판(201)의 상면(208)은 볼록한 표면부(208a)를 가질 수 있다. 즉, 인터포저 기판(201)의 상면(208)에서 스페이서(240)와 수직 방향(Z방향)으로 중첩된 부분은, 그 주변으로부터 상방으로 볼록하게 돌출된 볼록한 표면부(208a)를 가질 수 있다. 예를 들어, 볼록한 표면부(208a)는 상부 보호 절연층(213)의 상면의 일부분으로서, 상부 보호 절연층(213)의 상면은 스페이서 중첩 영역(R1) 내에서 볼록한 표면부(208a)를 가질 수 있다.
또한, 인터포저 기판(201)의 하면(209)은 스페이서(240)와 접촉된 부분 근방에서 리세스된 표면부(209a)를 가질 수 있다. 즉, 인터포저 기판(201)의 하면(209)에서 스페이서(240)와 접촉된 부분은 그 주변으로부터 리세스되어 리세스된 표면부(209a)가 형성될 수 있다.
만약, 복수의 제1 상부 도전성 패드(222) 중 일부의 패드가 스페이서 중첩 영역들(R1)에 중첩되도록 위치된 경우, 스페이서 중첩 영역들(R1)에 중첩되어 위치된 제1 상부 도전성 패드들(222)은 열압착 공정 동안 변형될 우려가 있다. 제1 상부 도전성 패드(222)의 변형은 제1 상부 도전성 패드(222)와 제2 도전성 커넥터(도 8의 390 참조) 간의 접속 신뢰성을 저하시키고, 제2 도전성 커넥터(390)를 이용하여 인터포저 기판(201) 상에 실장되는 반도체 장치와 인터포저 기판(201) 간의 전기적 연결 신뢰성을 저하시키는 문제가 있다.
그러나, 본 개시의 실시예들에 의하면, 복수의 스페이서(240)를 이용하여 인터포저 기판(201)과 제1 반도체 칩(130) 사이에 간격을 두어 절연성 충전재(170)의 불완전 충전 이슈를 해소함과 더불어, 인터포저 기판(201)의 복수의 제1 상부 도전성 패드들(222)을 복수의 스페이서(240)와 수직 방향(Z방향)으로 중첩되지 않도록 위치시켜 제1 상부 도전성 패드(222)와 제2 도전성 커넥터(390) 간의 접속 신뢰성이 저하되는 것을 방지할 수 있다.
도 4는 본 개시의 예시적인 실시예들에 따른 인터포저(200a)에서, 복수의 제1 상부 도전성 패드들(222)의 배치와 복수의 스페이서(240)의 배치를 보여주는 레이아웃도이다. 도 4에서는, 인터포저 기판(201)의 제1 부분(202)이 도시되며, 인터포저 기판(201)의 제2 부분(203)의 도시는 생략되었다.
도 4를 도 1 및 도 2와 함께 참조하면, 복수의 제1 상부 도전성 패드들(222)은 제1 패키지 기판(101)의 상면(109)에 평행한 제1 수평 방향(X방향) 및/또는 제1 패키지 기판(101)의 상면(109)에 평행하고 제1 수평 방향(X방향)에 수직된 제2 수평 방향(Y방향)으로 배열될 수 있다. 예를 들어, 복수의 제1 상부 도전성 패드들(222)은 베이스 절연층(211)의 상면(218) 상에서, 제1 수평 방향(X방향) 및/또는 제2 수평 방향(Y방향)으로 배열될 수 있다. 이 때, 복수의 스페이서(240)는 인터포저 기판(201)의 제1 부분(202)의 하면(209) 상에 배치되되, 평면적 관점에서 복수의 제1 상부 도전성 패드들(222)과 중첩되지 않도록 위치될 수 있다.
예시적인 실시예들에서, 복수의 제1 상부 도전성 패드들(222)은 인터포저 기판(201)의 제1 부분(202)의 중심부에는 배치되지 않고, 인터포저 기판(201)의 제1 부분(202)의 외곽부에 배치될 수 있다. 다른 예시적인 실시예들에서, 복수의 제1 상부 도전성 패드들(222)은 인터포저 기판(201)의 제1 부분(202) 전체에 걸쳐 대체로 고르게 분포할 수도 있다.
복수의 스페이서(240)는 인터포저 기판(201)의 제1 부분(202)의 중심부 및 외곽부 모두에 배치될 수 있다. 복수의 스페이서(240)는 인터포저 기판(201)의 제1 부분(202)의 하면(209)의 중심부에 배치된 적어도 하나의 중심 스페이서(241)와, 인터포저 기판(201)의 제1 부분(202)의 하면(209)의 외곽부에 배치된 엣지 스페이서(242)를 포함할 수 있다.
예시적인 실시예들에서, 인터포저 기판(201)은 인터포저 기판(201)의 제1 부분(202)의 하면(209)의 중심부에 배치된 적어도 하나의 중심 스페이서(241) 및 인터포저 기판(201)의 제1 부분(202)의 하면(209)의 외곽부에 배치된 복수의 엣지 스페이서(242)를 포함할 수 있다. 예를 들면, 인터포저 기판(201)의 제1 부분(202)의 하면(209)의 중심을 지나고 서로 수직으로 교차하는 임의의 두 직선에 의해 인터포저 기판(201)의 제1 부분(202)의 하면(209)을 4개의 영역으로 분리할 때, 상기 4개의 영역 각각에는 적어도 하나의 엣지 스페이서(242)가 배치될 수 있다. 예시적인 실시예들에서, 복수의 엣지 스페이서(242)는 인터포저 기판(201)의 제1 부분(202)의 하면(209)의 중심을 기준으로 대칭적으로 배치될 수 있다.
예시적인 실시예들에서, 이웃하는 제1 상부 도전성 패드들(222)의 중심들 간의 거리를 제1 피치로 정의하고, 이웃하는 엣지 스페이서들(242)의 중심들 간의 거리를 제2 피치로 정의할 수 있다. 이 때, 엣지 스페이서들(242)의 상기 제2 피치는 제1 상부 도전성 패드들(222)의 상기 제1 피치의 2배 내지 30배 사이일 수 있다.
예시적인 실시예들에서, 인터포저(200a)는 적어도 5개의 스페이서들(240)을 포함할 수 있다. 예를 들어, 인터포저(200a)는 인터포저 기판(201)의 제1 부분(202)의 하면(209)의 중심에 배치된 1개의 중심 스페이서(241)와, 인터포저 기판(201)의 제1 부분(202)의 하면(209)의 중심을 기준으로 대칭적으로 배치된 4개의 엣지 스페이서들(242)을 포함할 수 있다.
예시적인 실시예들에서, 복수의 스페이서(240) 중 적어도 하나는 평면적 관점에서 사각 형태로 배열된 4개의 제1 상부 도전성 패드들(222)의 가운데에 배치될 수 있다. 바꿔 말해서, 복수의 스페이서(240) 중 적어도 하나는 제1 대각 방향으로 이웃하는 2개의 제1 상부 도전성 패드들(222)의 중심을 연결하는 직선 및 제2 대각 방향으로 이웃하는 2개의 제1 상부 도전성 패드들(222)의 중심을 연결하는 직선이 교차하는 지점 위에 배치될 수 있다. 여기서, 제1 대각 방향은 제1 수평 방향(X방향) 및 제2 수평 방향(Y방향) 각각에 경사진 방향이고, 제2 대각 방향은 상기 제1 대각 방향에 수직한 방향일 수 있다.
복수의 스페이서(240) 중 적어도 하나가 평면적 관점에서 사각 형태로 배열된 4개의 제1 상부 도전성 패드들(222)의 가운데에 배치된 경우, 사각 형태로 배열된 4개의 제1 상부 도전성 패드들(222) 사이에서 인터포저 기판(201)의 상면(208)은 볼록한 표면부(도 3의 208a 참조)를 가질 수 있다.
예를 들어, 도 4에 예시된 바와 같이, 엣지 스페이서들(242)은 각각, 평면적 관점에서 사각 형태로 배열된 4개의 제1 상부 도전성 패드들(222)의 가운데에 배치될 수 있다. 만약, 도 4에 예시된 것과 다르게 복수의 제1 상부 도전성 패드들(222)이 인터포저 기판(201)의 제1 부분(202)의 하면(209)의 중심부에도 배치된 경우, 중심 스페이서(241)도 평면적 관점에서 사각 형태로 배열된 4개의 제1 상부 도전성 패드들(222)의 가운데에 배치될 수 있다.
예시적인 실시예들에서, 엣지 스페이서(242)의 직경(242D)은 대각 방향으로 이웃하는 2개의 제1 상부 도전성 패드들(222) 사이의 거리(DD)보다 작을 수 있다. 예를 들면, 엣지 스페이서(242)의 직경(242D)은 대각 방향으로 이웃하는 2개의 제1 상부 도전성 패드들(222) 사이의 거리(DD)의 30% 내지 90% 사이일 수 있다. 예시적인 실시예들에서, 사각 형태로 배열된 4개의 제1 상부 도전성 패드들(222)의 중심들이 연결된 사각형의 면적 대비 엣지 스페이서(242)의 평면적은 7% 내지 70% 사이일 수 있다. 예를 들면, 엣지 스페이서(242)의 직경(242D)은 80 ㎛ 내지 250 ㎛ 사이일 수 있다.
도 5는 본 개시의 예시적인 실시예들에 따른 인터포저(200b)에서, 복수의 제1 상부 도전성 패드들(222)의 배치와 복수의 스페이서(240)의 배치를 보여주는 레이아웃도이다. 도 5에서는, 인터포저 기판(201)의 제1 부분(202)이 도시되며, 인터포저 기판(201)의 제2 부분(203)의 도시는 생략되었다.
도 5에 예시된 인터포저(200b)는 중심 스페이서(241)와 엣지 스페이서(242)가 서로 다른 직경을 가진다는 점을 제외하고는 도 4를 참조하여 설명된 인터포저(200a)와 대체로 동일하거나 유사할 수 있다. 이하에서, 도 4를 참조하여 설명된 인터포저(200a)와의 차이점을 중심으로 설명하도록 한다.
도 5를 도 1 및 도 2와 함께 참조하면, 중심 스페이서(241)는 복수의 제1 상부 도전성 패드들(222)이 배치되지 않은 인터포저 기판(201)의 제1 부분(202)의 하면(209)의 중심부에 배치되고, 엣지 스페이서(242)는 복수의 제1 상부 도전성 패드들(222)이 배치된 인터포저 기판(201)의 제1 부분(202)의 하면(209)의 외곽부에 배치될 수 있다.
이 때, 중심 스페이서(241)는 복수의 제1 상부 도전성 패드들(222)이 배치되지 않은 인터포저 기판(201)의 제1 부분(202)의 하면(209)의 중심부에 배치되므로, 중심 스페이서(241)의 직경은 엣지 스페이서(242)의 직경(도 4의 242D)보다 클 수 있다. 예를 들어, 엣지 스페이서(242)의 직경(242D)이 대각 방향으로 이웃하는 제1 상부 도전성 패드들(222) 사이의 거리(도 4의 DD)보다 작을 때, 중심 스페이서(241)의 직경은 대각 방향으로 이웃하는 제1 상부 도전성 패드들(222) 사이의 거리(DD)보다 클 수 있다.
도 6은 본 개시의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타내는 단면도이다. 설명의 편의를 위하여, 도 1 및 도 2를 참조하여 설명된 반도체 패키지(1000)와의 차이점을 중심으로, 도 6에 예시된 반도체 패키지를 설명하기로 한다.
도 6을 참조하면, 제1 반도체 칩(130)은 인터포저의 스페이서(240a)를 수용하도록 구성된 홈(137)을 포함할 수 있다. 제1 반도체 칩(130)의 홈(137)은 제1 반도체 칩(130)의 상면(139)에 제공될 수 있다. 제1 반도체 칩(130)의 홈(137)은 인터포저의 스페이서(240a)의 일부분이 삽입될 수 있도록, 인터포저의 스페이서(240a)에 대응되도록 위치되며 인터포저의 스페이서(240a)가 삽입되기에 적합한 형태를 가질 수 있다.
인터포저의 스페이서(240a)가 제1 반도체 칩(130)의 홈(137)에 삽입됨에 따라, 인터포저는 제1 반도체 칩(130)에 견고하게 고정될 수 있다. 또한, 인터포저의 스페이서(240a)가 제1 반도체 칩(130)의 홈(137)에 삽입되는 것에 의해 인터포저가 제1 반도체 칩(130)에 정렬될 수 있으므로, 인터포저와 제1 반도체 칩(130) 사이의 오정렬을 방지할 수 있다.
도 7은 본 개시의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타내는 단면도이다.
도 7에 예시된 반도체 패키지는 인터포저가 복수의 스페이서를 포함하지 않는 대신 제1 반도체 칩(130)이 복수의 칩 스페이서(138)를 더 포함하는 점을 제외하고는 도 1 및 도 2를 참조하여 설명된 반도체 패키지(1000)와 대체로 동일하거나 유사할 수 있다. 설명의 편의를 위하여, 도 1 및 도 2를 참조하여 설명된 반도체 패키지(1000)와의 차이점을 중심으로, 도 7에 예시된 반도체 패키지를 설명하기로 한다.
도 7을 참조하면, 제1 반도체 칩(130)은 제1 반도체 칩(130)의 상면(139) 에 배치된 복수의 칩 스페이서(138)를 포함할 수 있다. 복수의 칩 스페이서(138)는 인터포저 기판(201)의 하면(209)을 향하여 돌출된 기둥 형태일 수 있다. 예시적인 실시예들에서, 제1 반도체 칩(130)의 상면(139)에는 복수의 칩 스페이서(138)가 배치될 수 있다. 복수의 칩 스페이서(138) 각각의 상면은 인터포저 기판(201)의 하면(209)에 접촉될 수 있으며, 복수의 칩 스페이서(138) 각각의 측벽은 절연성 충전재(170)에 의해 덮일 수 있다.
예시적인 실시예들에서, 복수의 칩 스페이서(138)는 제1 반도체 칩(130)의 반도체 기판과 동일한 물질을 포함할 수 있다. 예를 들면, 복수의 칩 스페이서(138)는 실리콘을 포함할 수 있다.
예시적인 실시예들에서, 복수의 칩 스페이서(138)는 제1 반도체 칩(130)의 반도체 기판과 다른 물질로 형성될 수도 있다. 예를 들어, 복수의 칩 스페이서(138)는 에폭시계 수지 또는 폴리이미드계 수지를 포함할 수 있다.
복수의 칩 스페이서(138)는 도 1 및 도 2를 참조하여 설명된 인터포저 기판(201)의 복수의 스페이서(240)와 유사하게, 인터포저 기판(201)의 하면(209)과 제1 반도체 칩(130)의 상면(139)을 이격시키도록 기능할 수 있다. 또한, 복수의 칩 스페이서(138)는 평면적 관점에서 복수의 제1 상부 도전성 패드들(222)과 중첩되지 않도록 위치될 수 있다.
일부 예시적인 실시예들에서, 제1 반도체 칩(130)이 칩 스페이서(138)를 포함할 때, 도 1 및 도 2를 참조하여 설명된 것과 유사하게 인터포저(도 1의 200)는 적어도 하나의 스페이서(도 1의 240)를 포함할 수 있다. 이 때, 제1 반도체 칩(130)의 칩 스페이서(138)와 인터포저(200)의 스페이서(240)는 서로 이격되도록 위치될 수 있다. 또한, 제1 반도체 칩(130)의 칩 스페이서(138)와 인터포저(200)의 스페이서(240) 각각은, 평면적 관점에서 복수의 제1 상부 도전성 패드들(222)과 중첩되지 않도록 위치될 수 있다. 이 경우, 제1 반도체 칩(130)이 칩 스페이서(138)는 인터포저(200)의 스페이서(240)와 함께 인터포저 기판(201)의 하면(209)과 제1 반도체 칩(130)의 상면(139)을 이격시키도록 기능할 수 있다.
도 8은 본 개시의 예시적인 실시예들에 따른 반도체 패키지(1000a)를 나타내는 단면도이다.
도 8을 도 1 및 도 2와 함께 참조하면, 반도체 패키지(1000a)는 하부 패키지(400L) 및 상부 패키지(400U)를 포함할 수 있다. 반도체 패키지(1000a)는 하부 패키지(400L) 상에 상부 패키지(400U)가 적층된 패키지-온-패키지(Package-on-Package) 타입의 반도체 패키지일 수 있다.
도 8에서는, 하부 패키지(400L)가 앞서 도 1 및 도 2를 참조하여 설명된 반도체 패키지(1000)에 해당하는 것으로 예시되었으나, 하부 패키지(400L)는 도 4 및 도 5를 참조하여 설명된 인터포저들(200a, 200b) 중 어느 하나를 포함할 수도 있고, 도 6 및 도 7을 참조하여 설명된 반도체 패키지들 중 어느 하나에 해당할 수도 있다.
상부 패키지(400U)는 제2 패키지 기판(301), 제2 반도체 칩(330), 및 몰딩층(345)을 포함할 수 있다.
제2 패키지 기판(301)은 예를 들면, 인쇄회로기판일 수 있다. 제2 패키지 기판(301)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어지는 기판 베이스(311)를 포함할 수 있다. 또한, 제2 패키지 기판(301)은 기판 베이스(311)의 상면에 배치된 상부 기판 패드(321)와, 기판 베이스(311)의 하면 상에 배치된 하부 기판 패드(325)를 포함할 수 있다. 상기 기판 베이스(311) 내에는 상부 기판 패드(321) 및 하부 기판 패드(325)를 전기적으로 연결시키도록 구성된 내부 배선이 형성될 수 있다.
제2 패키지 기판(301)은 인터포저(200)의 상부 도전성 패드들(221, 222) 상에 배치된 복수의 제2 도전성 커넥터(390)를 통해 인터포저(200) 상에 실장될 수 있다. 복수의 제2 도전성 커넥터(390)는 인터포저(200)의 상부 도전성 패드들(221, 222)과 제2 패키지 기판(301)의 하부 기판 패드들(325)에 연결되어, 인터포저(200)의 상부 도전성 패드들(221, 222)와 제2 패키지 기판(301)의 하부 기판 패드들(325) 사이를 전기적으로 연결할 수 있다.
제2 반도체 칩(330)은 제2 패키지 기판(301) 상에 배치될 수 있다. 예를 들어, 제2 반도체 칩(330)의 칩 패드(331)는 칩 연결 범프(341)를 통해 제2 패키지 기판(301)의 상부 기판 패드(321)에 전기적으로 연결될 수 있다. 제2 반도체 칩(330)과 제2 패키지 기판(301) 사이에는, 칩 연결 범프(341)를 감싸는 언더필 물질층(343)이 배치될 수 있다.
예시적인 실시예들에서, 제1 반도체 칩(130)과 제2 반도체 칩(330)은 동종의 반도체 칩일 수도 있다. 예시적인 실시예들에서, 제1 반도체 칩(130)과 제2 반도체 칩(330)은 이종의 반도체 칩일 수 있다. 예를 들어, 제1 반도체 칩(130)이 로직 칩일 때, 제2 반도체 칩(330)은 메모리 칩일 수 있다. 예시적인 실시예들에서, 제2 반도체 칩(330)은 HBM(High Bandwidth Memory) 메모리 칩으로 구현될 수 있다. 예시적인 실시예들에서, 반도체 패키지(1000a)는 서로 다른 종류의 반도체 칩들 및 수동 소자 등의 부품 등이 서로 전기적으로 연결되어 하나의 시스템으로 동작하도록 구성될 수 있다.
상기 몰딩층(345)은 제2 반도체 칩(330)의 적어도 일부를 덮도록 제2 패키지 기판(301) 상에 배치될 수 있다. 몰딩층(345)은, 예를 들어 에폭시계 성형 수지 또는 폴리이미드계 성형 수지 등을 포함할 수 있다. 예를 들어, 몰딩층(345)은 에폭시 몰딩 컴파운드를 포함할 수 있다.
도 9a 내지 도 9d는 본 개시의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. 이하에서는, 도 9a 내지 도 9d를 참조하여, 도 8에 예시된 반도체 패키지(1000a)의 제조 방법을 설명한다.
도 9a를 참조하면, 제1 패키지 기판(101) 상에 제1 반도체 칩(130)을 실장한다. 제1 반도체 칩(130)은 페이스-다운(face-down) 방식 또는 플립 칩 방식으로 제1 패키지 기판(101) 상에 실장될 수 있다. 제1 패키지 기판(101) 상에 제1 반도체 칩(130)을 실장한 이후, 언더필 공정을 수행하여 제1 패키지 기판(101)과 제1 반도체 칩(130) 사이에 배치된 칩 연결 범프들(141)을 둘러싸는 언더필 물질층(143)을 형성한다. 언더필 물질층(143)을 형성한 이후, 제1 패키지 기판(101)의 제1 상부 기판 패드(121) 상에 제1 서브 커넥터(160a)를 형성한다. 제1 서브 커넥터(160a)는, 예를 들어 솔더, 구리 등을 포함할 수 있다.
도 9b를 참조하면, 제2 서브 커넥터(160b)가 부착된 인터포저(200)를 준비한다. 제2 서브 커넥터(160b)는 인터포저(200)의 하부 도전성 패드(223) 상에 부착될 수 있다. 예를 들어, 제2 서브 커넥터(160b)를 하부 도전성 패드(223) 상에 부착하기 위해, 하부 도전성 패드(223) 상에 플럭스를 도포하고, 리플로우 공정을 통해 솔더, 구리 등을 포함하는 도전체를 하부 도전성 패드(223) 상에 부착시킬 수 있다. 이어서, 준비된 인터포저(200)를 제1 반도체 칩(130) 상에 위치시킨다.
도 9b 및 도 9c를 참조하면, 열압착 공정을 수행하여, 제1 서브 커넥터(160a)와 제2 서브 커넥터(160b)를 결합시킨다. 제1 서브 커넥터(160a)와 제2 서브 커넥터(160b)가 열압착 공정을 통해 합쳐져, 제1 도전성 커넥터(160)가 형성될 수 있다. 상기 열압착 공정을 통해, 인터포저(200)는 제1 패키지 기판(101) 상에 실장될 수 있으며, 제1 반도체 칩(130)은 제1 패키지 기판(101)과 인터포저(200) 사이에 위치될 수 있다.
상기 열압착 공정이 수행되는 동안, 상온 보다 높은 온도 분위기에서 금형을 이용하여 인터포저(200)를 하방으로 가압할 수 있다. 이 때, 인터포저 기판(201)의 하면(209) 상에 복수의 스페이서(240)가 배치되므로, 인터포저 기판(201)의 하면(209)은 제1 반도체 칩(130)의 상면(139)으로부터 이격될 수 있다. 인터포저(200)가 하방으로 가압되는 동안, 복수의 스페이서(240) 각각과 수직 방향(Z방향)으로 중첩된 인터포저 기판(201)의 영역들 각각에서, 인터포저 기판(201)의 상면(208)은 볼록한 표면부(도 3의 208a 참조)를 가지도록 변형될 수 있다. 복수의 제1 상부 도전성 패드들(222)은 수직 방향(Z방향)으로 복수의 스페이서(240)와 중첩되지 않도록 배치되므로, 열압착 공정 동안 복수의 제1 상부 도전성 패드들(222)의 변형은 방지될 수 있다.
인터포저(200)를 제1 패키지 기판(101) 상에 실장한 이후, 인터포저 기판(201)에 잔류하는 플럭스를 제거하기 위한 플럭스 클리닝 공정을 수행할 수 있다. 플럭스 클리닝을 수행하기 위해, 인터포저 기판(201)과 제1 패키지 기판(101) 사이에 세척액을 공급할 수 있다. 플럭스 클리닝이 수행되는 동안, 인터포저 기판(201)의 하면(209)이 제1 반도체 칩(130)의 상면(139)으로부터 충분히 이격되지 못한 경우, 세척액이 인터포저 기판(201)과 제1 반도체 칩(130) 사이에 세척액이 공급되지 못하며, 이로 인해 인터포저 기판(201)과 제1 반도체 칩(130) 사이에 잔류하는 플럭스를 세척하기 어려울 수 있다. 그러나, 본 개시의 실시예들에서, 복수의 스페이서(240)는 인터포저 기판(201)의 하면(209) 전체에 걸쳐 대체로 고르게 배치되므로, 인터포저 기판(201)의 하면(209)은 전체적으로 제1 반도체 칩(130)의 상면(139)으로부터 이격될 수 있다. 따라서, 플럭스 클리닝이 수행되는 동안, 세척액은 인터포저 기판(201)과 제1 반도체 칩(130) 사이의 틈에 고르게 공급되므로, 인터포저 기판(201)과 제1 반도체 칩(130) 사이에 잔류하는 플럭스를 효과적으로 제거할 수 있다.
도 9d를 참조하면, 제1 패키지 기판(101)과 인터포저(200) 사이를 채우는 절연성 충전재(170)를 형성한다. 예를 들어, 절연성 충전재(170)를 형성하기 위하여, 절연성 충전 물질을 제1 패키지 기판(101) 및 인터포저(200) 사이에 공급한 후에 절연성 충전 물질을 경화시킬 수 있다. 본 개시의 실시예들에서, 복수의 스페이서(240)에 의해 인터포저 기판(201)의 하면(209)은 전체적으로 제1 반도체 칩(130)의 상면(139)으로부터 이격되므로, 절연성 충전 물질은 인터포저 기판(201)과 제1 반도체 칩(130) 사이의 틈에 채워질 수 있다.
다음으로 도 8를 참조하면, 인터포저(200) 상에 상부 패키지(400U)를 실장한다. 예를 들어, 인터포저 기판(201)의 상부 도전성 패드들(221) 상에 부착되는 복수의 제2 도전성 커넥터(390)를 이용하여, 상부 패키지(400U)를 인터포저(200) 상에 실장할 수 있다.
본 개시의 실시예들에 의하면, 복수의 스페이서(240)를 이용하여 인터포저 기판(201)과 제1 반도체 칩(130) 사이에 간격을 두어 절연성 충전재(170)의 불완전 충전 이슈를 해소함과 더불어, 복수의 제1 상부 도전성 패드들(222)을 복수의 스페이서(240)와 수직 방향(Z방향)으로 중첩되지 않도록 위치시켜 제1 상부 도전성 패드(222)와 제2 도전성 커넥터(390) 간의 접속 신뢰성이 저하되는 것을 방지할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
101: 제1 패키지 기판 130: 제1 반도체 칩
160: 제1 도전성 커넥터 170: 절연성 충전재
200: 인터포저 201: 인터포저 기판
211: 베이스 절연층 213: 상부 보호 절연층
215: 하부 보호 절연층 221, 222: 상부 도전성 패드
240: 스페이서

Claims (20)

  1. 제1 패키지 기판;
    상기 제1 패키지 기판 상의 제1 반도체 칩;
    상기 제1 패키지 기판 상에 있고 상기 제1 반도체 칩으로부터 이격된 제1 도전성 커넥터;
    상기 제1 반도체 칩 상에 있고, 상기 제1 도전성 커넥터를 통해 상기 제1 패키지 기판에 전기적으로 연결되고, 상기 제1 반도체 칩과 중첩된 부분인 제1 부분 내에 있는 복수의 상부 도전성 패드를 포함하는 인터포저 기판;
    상기 반도체 칩과 마주하는 상기 인터포저 기판의 상기 제1 부분의 하면 상에 있고, 평면적 관점에서 상기 복수의 상부 도전성 패드와 중첩되지 않도록 위치된 복수의 스페이서;
    상기 인터포저 기판과 상기 제1 패키지 기판 사이에 있고, 상기 제1 도전성 커넥터 및 상기 반도체 칩에 접촉하는 절연성 충전재;
    상기 복수의 상부 도전성 패드 상의 복수의 제2 도전성 커넥터;
    상기 복수의 제2 도전성 커넥터 상의 제2 패키지 기판; 및
    상기 제2 패키지 기판 상의 제2 반도체 칩;
    을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 복수의 스페이서는 상기 인터포저 기판의 상기 제1 부분의 하면 상에 배열된 적어도 5개의 스페이서를 포함하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 적어도 5개의 스페이서는,
    상기 인터포저 기판의 상기 제1 부분의 상기 하면의 중심에 배치된 중심 스페이서와,
    상기 인터포저 기판의 상기 제1 부분의 상기 하면의 상기 중심을 기준으로 대칭적으로 배치된 4개의 엣지 스페이서를 포함하는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 중심 스페이서의 직경은 상기 4개의 엣지 스페이서의 직경들 보다 큰 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 복수의 상부 도전성 패드는 사각 형태로 배열된 4개의 상부 도전성 패드들을 포함하고,
    상기 복수의 스페이서 중 적어도 하나는 평면적 관점에서 상기 4개의 상부 도전성 패드들의 가운데에 위치된 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 4개의 상부 도전성 패드들의 가운데에 위치된 상기 복수의 스페이서 중 적어도 하나는 상기 4개의 상부 도전성 패드들 중 대각 방향으로 이웃하는 2개의 상부 도전성 패드들 사이의 거리보다 작은 직경을 가지는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 인터포저 기판의 상기 제1 부분의 상면에서 상기 복수의 스페이서와 중첩된 영역은 볼록한 표면부를 포함하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 인터포저 기판의 상기 제1 부분의 하면은 상기 복수의 스페이서와 접촉된 부분이 그 주변으로부터 리세스되어 형성된 리세스된 표면부를 포함하는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 인터포저 기판은,
    베이스 절연층;
    상기 베이스 절연층의 상면 상에 있고 상기 복수의 상부 도전성 패드 각각의 일부를 덮는 상부 보호 절연층;
    상기 베이스 절연층의 하면 상에 있고 상기 제1 도전성 커넥터에 연결된 하부 도전성 패드; 및
    상기 베이스 절연층의 하면 상에 있고 상기 하부 도전성 패드의 일부를 덮는 하부 보호 절연층;
    을 포함하는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 복수의 스페이서는 상기 하부 보호 절연층 상에 배치되고, 상기 하부 보호 절연층과 동일한 물질을 포함하는 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 복수의 스페이서 및 상기 하부 보호 절연층은 솔더 레지스트를 포함하는 반도체 패키지.
  12. 제 9 항에 있어서,
    상기 복수의 스페이서는 상기 하부 보호 절연층 상에 배치되고, 상기 하부 보호 절연층과 상이한 물질로 형성된 반도체 패키지.
  13. 제 1 항에 있어서,
    상기 제1 반도체 칩은 상기 복수의 스페이서를 수용하는 복수의 홈을 포함하는 반도체 패키지.
  14. 패키지 기판;
    상기 패키지 기판의 상면 상의 반도체 칩;
    상기 패키지 기판의 상면 상에 있고 상기 반도체 칩으로부터 이격된 제1 도전성 커넥터;
    상기 반도체 칩 상에 있고, 상기 패키지 기판의 상기 상면에 수직한 제1 방향으로 상기 반도체 칩과 중첩된 제1 부분 및 상기 제1 부분의 주변에 있고 상기 제1 도전성 커넥터에 연결된 제2 부분을 포함하고, 상기 제1 부분의 상측에 배치된 복수의 상부 도전성 패드를 포함하는 인터포저 기판; 및
    상기 인터포저 기판의 제1 부분의 하면과 상기 반도체 칩 사이에 있고, 평면적 관점에서 상기 복수의 상부 도전성 패드와 중첩되지 않도록 위치된 복수의 스페이서;
    를 포함하는 반도체 패키지.
  15. 제 14 항에 있어서,
    상기 복수의 스페이서는,
    상기 인터포저 기판의 상기 제1 부분의 상기 하면의 중심에 위치된 중심 스페이서와,
    상기 인터포저 기판의 상기 제1 부분의 상기 하면의 외곽부에 배치된 복수의 엣지 스페이서를 포함하고,
    상기 복수의 엣지 스페이서는 상기 인터포저 기판의 상기 제1 부분의 상기 하면의 상기 중심을 기준으로 대칭적으로 배치된 반도체 패키지.
  16. 제 14 항에 있어서,
    상기 복수의 상부 도전성 패드는 사각 형태로 배열된 4개의 상부 도전성 패드들을 포함하고,
    상기 복수의 스페이서 중 적어도 하나는, 평면적 관점에서 상기 4개의 상부 도전성 패드들의 가운데에 위치되고, 상기 4개의 상부 도전성 패드들 중 대각 방향으로 이웃하는 2개의 상부 도전성 패드들 사이의 거리보다 작은 직경을 가지는 반도체 패키지.
  17. 제 16 항에 있어서,
    상기 인터포저 기판의 상기 제1 부분의 상면은 상기 4개의 상부 도전성 패드들 사이에서 볼록하게 돌출된 표면부를 포함하는 반도체 패키지.
  18. 제 14 항에 있어서,
    상기 인터포저 기판은,
    베이스 절연층;
    상기 복수의 상부 도전성 패드 각각의 일부 및 상기 베이스 절연층의 상면을 덮는 상부 보호 절연층;
    상기 베이스 절연층의 하면 상에 있고 상기 제1 도전성 커넥터에 연결된 하부 도전성 패드; 및
    상기 하부 도전성 패드의 일부 및 상기 베이스 절연층의 하면을 덮고, 상기 복수의 스페이서와 동일한 물질을 포함하는 하부 보호 절연층;
    을 포함하는 반도체 패키지.
  19. 제 14 항에 있어서,
    상기 복수의 스페이서는 상기 인터포저 기판의 상기 제1 부분의 상기 하면으로부터 상기 반도체 칩을 향해 돌출되고,
    상기 반도체 칩은 상기 복수의 스페이서가 삽입되는 복수의 홈을 포함하는 반도체 패키지.
  20. 베이스 절연층;
    상기 베이스 절연층의 상면 상의 복수의 상부 도전성 패드;
    상기 베이스 절연층의 상기 상면을 덮고, 상기 복수의 상부 도전성 패드를 노출시키는 오프닝들을 포함하는 상부 보호 절연층;
    상기 베이스 절연층의 하면 상의 복수의 하부 도전성 패드;
    상기 베이스 절연층의 상기 하면을 덮고, 상기 복수의 하부 도전성 패드를 노출시키는 오프닝들을 포함하는 하부 보호 절연층; 및
    상기 하부 보호 절연층 상에 배치되고, 평면적 관점에서 상기 복수의 상부 도전성 패드와 중첩되지 않도록 위치된 복수의 스페이서;
    를 포함하고,
    상기 복수의 상부 도전성 패드는 상기 베이스 절연층의 상면 상에 사각 형태로 배열된 4개의 상부 도전성 패드들을 포함하고,
    상기 복수의 스페이서 중 적어도 하나는 평면적 관점에서 상기 사각 형태로 배열된 4개의 상부 도전성 패드들 사이에 배치된 반도체 패키지용 인터포저.
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