KR20220006932A - 인터포저를 포함하는 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

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KR20220006932A
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insulating layer
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interposer
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심종보
김지황
임충빈
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Abstract

본 개시의 기술적 사상은 패키지 기판; 상기 패키지 기판 상의 반도체 칩; 상기 패키지 기판 및 상기 반도체 칩 상에 배치되고, 상기 반도체 칩과 마주하는 제1 면에 상기 반도체 칩과 수직 방향으로 중첩되도록 위치된 트렌치부를 포함하는 인터포저 기판; 및 상기 반도체 칩과 상기 인터포저 기판 사이에 배치되고, 상기 인터포저 기판의 상기 트렌치부를 적어도 부분적으로 채우는 절연성 충진재;를 포함하는 반도체 패키지를 제공한다.

Description

인터포저를 포함하는 반도체 패키지 및 반도체 패키지의 제조 방법 {SEMICONDUCTOR PACKAGE INCLUDING INTERPOSER AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}
본 개시의 기술적 사상은 인터포저를 포함하는 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화, 다기능화 및 대용량화되고, 이에 따라 복수의 반도체 칩을 포함하는 반도체 패키지가 요구되고 있다. 반도체 패키지에 포함된 복수의 반도체 칩들이 고집적화됨에 따라 인쇄회로기판으로는 그러한 고집적도를 수용하지 못하는 경우가 빈번하게 발생하고 있다. 이를 해결하기 위해, 복수의 반도체 칩들 사이를 인터포저를 이용하여 연결하는 반도체 패키지가 개발되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 인터포저를 포함하는 반도체 패키지 및 상기 반도체 패키지의 제조 방법을 제공하는데 있다.
상술한 과제를 해결하기 위하여 본 개시의 기술적 사상은 패키지 기판; 상기 패키지 기판 상의 반도체 칩; 상기 패키지 기판 및 상기 반도체 칩 상에 배치되고, 상기 반도체 칩과 마주하는 제1 면에 상기 반도체 칩과 수직 방향으로 중첩되도록 위치된 트렌치부를 포함하는 인터포저 기판; 및 상기 반도체 칩과 상기 인터포저 기판 사이에 배치되고, 상기 인터포저 기판의 상기 트렌치부를 적어도 부분적으로 채우는 절연성 충진재;를 포함하는 반도체 패키지를 제공한다.
또한, 상술한 과제를 해결하기 위하여 본 개시의 기술적 사상은 패키지 기판; 상기 패키지 기판 상의 반도체 칩; 베이스 절연층, 상기 반도체 칩의 상면과 마주하는 상기 베이스 절연층의 하면 상의 하부 보호 절연층, 및 상기 베이스 절연층의 상면 상의 상부 보호 절연층을 포함하는 인터포저 기판; 상기 하부 보호 절연층 상에 배치되고, 상기 하부 보호 절연층으로부터 상기 반도체 칩의 상기 상면을 향해 돌출된 스페이서; 상기 패키지 기판과 상기 인터포저 기판 사이에서 연장되어 상기 패키지 기판과 상기 인터포저 기판을 전기적으로 연결하도록 구성된 도전성 커넥터; 및 상기 반도체 칩과 상기 인터포저 기판 사이에 채워지고, 상기 도전성 커넥터의 및 상기 반도체 칩에 접촉하는 절연성 충진재;를 포함하고, 상기 하부 보호 절연층은 상기 반도체 칩의 상면과 수직 방향으로 중첩되도록 위치되고 상기 절연성 충진재가 적어도 부분적으로 채워지는 트렌치부를 포함하는 반도체 패키지를 제공한다.
또한, 상술한 과제를 해결하기 위하여 본 개시의 기술적 사상은 제1 패키지 기판; 상기 제1 패키지 기판 상의 제1 반도체 칩; 상기 제1 반도체 칩의 상면 상에 배치되고, 상기 제1 반도체 칩과 마주하는 제1 면에 상기 제1 반도체 칩과 수직 방향으로 중첩되도록 위치된 트렌치부를 포함하는 인터포저 기판; 상기 인터포저 기판의 상기 제1 면 상에 배치되고, 상기 제1 반도체 칩의 상면에 접촉하는 스페이서; 상기 제1 패키지 기판과 상기 인터포저 기판 사이에서 연장되어 상기 제1 패키지 기판과 상기 인터포저 기판을 전기적으로 연결하도록 구성된 제1 도전성 커넥터; 상기 제1 반도체 칩과 상기 인터포저 기판 사이와 상기 인터포저 기판의 상기 트렌치부에 채워진 절연성 충진재; 상기 인터포저 기판 상에 배치된 제2 패키지 기판; 상기 제2 패키지 기판 상의 제2 반도체 칩; 및 상기 인터포저 기판과 상기 제2 패키지 기판 사이에서 연장되어 상기 인터포저 기판과 상기 제2 패키지 기판을 전기적으로 연결하도록 구성된 제2 도전성 커넥터;를 포함하는 반도체 패키지를 제공한다.
또한, 상술한 과제를 해결하기 위하여 본 개시의 기술적 사상은 패키지 기판 상에 반도체 칩을 배치하는 단계; 상기 패키지 기판 및 상기 반도체 칩 상에, 도전성 커넥터를 통해 상기 패키지 기판과 연결된 인터포저를 배치하는 단계; 및 상기 패키지 기판과 상기 인터포저 사이의 틈 및 상기 인터포저와 상기 반도체 칩 사이의 틈을 채우는 절연성 충진재를 형성하는 단계;를 포함하고, 상기 인터포저는 상기 반도체 칩의 상면과 마주하는 제1 면에 상기 인터포저의 제1 측벽으로부터 상기 제1 측벽에 반대된 제2 측벽을 향하는 제1 방향으로 연장된 트렌치부를 포함하고, 상기 절연성 충진재를 형성하는 단계는 상기 패키지 기판과 상기 인터포저 사이의 틈에 절연성 충진 물질을 상기 제1 방향으로 공급하는 것을 포함하는 반도체 패키지의 제조 방법을 제공한다.
본 개시의 예시적인 실시예들에 의하면, 인터포저는 절연성 충진재가 채워지는 트렌치부를 포함하므로, 인터포저와 제1 반도체 칩 사이에 보이드 결함이 발생하는 것을 방지할 수 있다. 따라서, 인터포저를 포함하는 반도체 패키지의 신뢰성이 향상될 수 있다.
도 1은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 "Ⅱ"로 표시된 영역을 확대하여 나타내는 확대도이다.
도 3은 도 1의 인터포저의 저면도이다.
도 4는 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 5는 도 4의 "V"로 표시된 영역을 확대하여 나타내는 확대도이다.
도 6은 도 4의 인터포저의 저면도이다.
도 7은 본 개시의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타내는 단면도이다.
도 8은 본 개시의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타내는 단면도이다.
도 9는 본 개시의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타내는 단면도이다.
도 10은 본 개시의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타내는 단면도이다.
도 11은 본 개시의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타내는 단면도이다.
도 12는 본 개시의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타내는 단면도이다.
도 13은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
이하, 첨부한 도면을 참조하여 본 개시의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 개시의 예시적인 실시예들에 따른 반도체 패키지(1000)를 나타내는 단면도이다. 도 2는 도 1의 "Ⅱ"로 표시된 영역을 확대하여 나타내는 확대도이다. 도 3은 도 1의 인터포저(200)의 저면도이다.
도 1 내지 도 3을 참조하면, 반도체 패키지(1000)는 제1 패키지 기판(101), 제1 반도체 칩(130), 인터포저(200), 및 절연성 충진재(insulating filler, 170)를 포함할 수 있다.
제1 패키지 기판(101)은 예를 들면, 인쇄회로기판(Printed Circuit Board, PCB)일 수 있다. 제1 패키지 기판(101)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질을 포함하는 기판 베이스(111)를 포함할 수 있다. 또한, 제1 패키지 기판(101)은 기판 베이스(111)의 상면에 배치된 제1 상부 기판 패드(121) 및 제2 상부 기판 패드(123)와, 기판 베이스(111)의 하면 상에 배치된 하부 기판 패드(125)를 포함할 수 있다. 상기 기판 베이스(111) 내에는 제1 상부 기판 패드(121), 제2 상부 기판 패드(123), 및 하부 기판 패드(125)를 전기적으로 연결시키도록 구성된 내부 배선 패턴(127)이 형성될 수 있다. 기판 베이스(111)의 상면 상에는 상부 기판 보호 절연층(115)이 형성될 수 있고, 기판 베이스(111)의 하면 상에는 하부 기판 보호 절연층(113)이 형성될 수 있다. 상부 기판 보호 절연층(115) 및 하부 기판 보호 절연층(113)은 예를 들어, 솔더 레지스트로 형성될 수 있다.
제1 상부 기판 패드(121), 제2 상부 기판 패드(123) 및 하부 기판 패드(125)는 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만 이들에 한정되는 것은 아니다.
제1 상부 기판 패드(121)는 기판-인터포저 간 도전성 커넥터(160)가 부착되는 패드이고, 제2 상부 기판 패드(123)는 마이크로 범프와 같은 칩 연결 단자(141)가 부착되는 패드일 수 있다. 기판-인터포저 간 도전성 커넥터(160)는 상부 기판 보호 절연층(115)의 제1 오프닝을 통해 제1 상부 기판 패드(121)에 연결될 수 있고, 칩 연결 단자(141)는 상부 기판 보호 절연층(115)의 제2 오프닝을 통해 제2 상부 기판 패드(123)에 연결될 수 있다.
하부 기판 패드(125)는 외부 연결 단자(150)가 부착되는 패드로 기능할 수 있다. 외부 연결 단자(150)는 하부 기판 보호 절연층(113)의 오프닝을 통해 하부 기판 패드(125)에 연결될 수 있다. 외부 연결 단자(150)는 예를 들면, 솔더 볼일 수 있다. 외부 연결 단자(150)는 반도체 패키지(1000)와 외부 장치 사이를 전기적으로 연결할 수 있다.
제1 반도체 칩(130)은 제1 패키지 기판(101) 상에 실장될 수 있다. 제1 반도체 칩(130)은 수직 방향(Z방향)으로 제1 패키지 기판(101)과 인터포저(200) 사이에 배치될 수 있다. 제1 반도체 칩(130)은 서로 반대된 활성면 및 비활성면을 가지는 반도체 기판을 포함할 수 있고, 상기 반도체 기판의 상기 활성면 상에 형성된 반도체 소자층을 포함할 수 있다. 제1 반도체 칩(130)은 서로 반대된 하면 및 상면(139)을 포함하며, 상기 제1 반도체 칩(130)의 상기 하면에는 칩 패드(131)가 마련될 수 있다. 상기 제1 반도체 칩(130)의 칩 패드(131)는 제1 반도체 칩(130)의 내부에 제공된 배선 구조(미도시)를 통하여 상기 반도체 소자층에 전기적으로 연결될 수 있다.
제1 반도체 칩(130)은 메모리 칩으로서, 휘발성 메모리 칩 및/또는 비휘발성 메모리 칩을 포함할 수 있다. 상기 휘발성 메모리 칩은 예를 들어, DRAM(dynamic random access memory), SRAM(static RAM), TRAM(thyristor RAM), ZRAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)일 수 있다. 또한, 상기 비휘발성 메모리 칩은 예를 들어, 플래시(flash) 메모리, MRAM(magnetic RAM), STT-MRAM(spin-transfer torque MRAM), FRAM(ferroelectric RAM), PRAM(phase change RAM), RRAM(resistive RAM), 나노튜브 RRAM(nanotube RRAM), 폴리머 RAM(polymer RAM), 또는 절연 저항 변화 메모리(insulator resistance change memory)일 수 있다.
제1 반도체 칩(130)은 비메모리 칩일 수 있다. 예를 들어, 제1 반도체 칩(130)은 로직 칩으로서, 예를 들어, 인공지능 반도체, 마이크로 프로세서, 그래픽 프로세서, 신호 프로세서, 네트워크 프로세서, 칩셋, 오디오 코덱, 비디오 코덱, 애플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다.
제1 반도체 칩(130)은 페이스-다운(face-down) 방식으로 제1 패키지 기판(101) 상에 실장될 수 있다. 즉, 제1 반도체 칩(130)은 칩 패드(131)가 마련된 제1 반도체 칩(130)의 하면이 제1 패키지 기판(101)을 향하도록 제1 패키지 기판(101) 상에 실장될 수 있다. 제1 반도체 칩(130)의 칩 패드(131)는 칩 연결 단자(141)를 통해 제2 상부 기판 패드(123)에 전기적으로 연결될 수 있다. 제1 반도체 칩(130)의 칩 패드(131)는 제1 반도체 칩(130)의 입/출력 데이터 신호 전송을 위한 터미널, 또는 제1 반도체 칩(130)의 전원 및/또는 접지를 위한 터미널로 이용될 수 있다.
제1 반도체 칩(130)과 제1 패키지 기판(101) 사이에는 칩 연결 단자(141)를 감싸는 언더필 물질층(143)이 채워질 수 있다. 예를 들어, 언더필 물질층(143)은 모세관 언더필(capillary under-fill) 방법에 형성되는 에폭시 수지로 이루어질 수 있다. 일부 실시예들에서, 언더필 물질층(143)은 비전도성 필름(non conductive film)일 수 있다. 그러나, 일부 예시적인 실시예들에서, 절연성 충진재(170)가 제1 반도체 칩(130)과 제1 패키지 기판(101) 사이의 틈으로 직접 충진될 수도 있다. 이 경우, 언더필 물질층(143)은 생략될 수 있다.
인터포저(200)는 제1 패키지 기판(101) 및 제1 반도체 칩(130) 상에 배치될 수 있다. 인터포저(200)는 인터포저 기판(201)을 포함할 수 있다. 인터포저 기판(201)은 베이스 절연층(211), 상부 보호 절연층(213), 하부 보호 절연층(215), 및 배선 구조물(220)을 포함할 수 있다. 인터포저 기판(201)은 대체로 평판 형태를 가질 수 있으며, 서로 반대된 상면(208) 및 하면(209)을 포함할 수 있다.
베이스 절연층(211)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 예를 들어, 베이스 절연층(211)은 폴리이미드(Polyimide), FR-4(Flame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
배선 구조물(220)은, 베이스 절연층(211)의 상면(218) 상의 상부 배선 패턴(221), 베이스 절연층(211)의 하면(219) 상의 하부 배선 패턴(223), 및 베이스 절연층(211)을 관통하는 도전성 비아(225)를 포함할 수 있다. 상부 배선 패턴(221)은 솔더 볼 등의 커넥터가 부착되는 패드를 포함할 수 있다. 하부 배선 패턴(223)은 제1 패키지 기판(101)과 인터포저(200) 사이를 전기적으로 연결하기 위한 기판-인터포저 간 도전성 커넥터(160)가 부착되는 패드를 포함할 수 있다. 상기 도전성 비아(225)는 상부 배선 패턴(221) 및 하부 배선 패턴(223)에 각각 접촉하며, 상부 배선 패턴(221)과 하부 배선 패턴(223)을 서로 전기적으로 연결하도록 구성될 수 있다.
배선 구조물(220)은 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만 이들에 한정되는 것은 아니다.
상부 보호 절연층(213)은 베이스 절연층(211)의 상면(218) 상에 배치되고, 하부 보호 절연층(215)은 베이스 절연층(211)의 하면(219) 상에 배치될 수 있다. 상부 보호 절연층(213)은 베이스 절연층(211)의 상면(218)을 덮도록 형성되며, 상부 배선 패턴(221)의 일부를 덮도록 형성될 수 있다. 하부 보호 절연층(215)은 베이스 절연층(211)의 하면(219)을 덮도록 형성되며, 하부 배선 패턴(223)의 일부를 덮도록 형성될 수 있다.
인터포저 기판(201)과 제1 패키지 기판(101) 사이에는 기판-인터포저 간 도전성 커넥터(160)가 배치될 수 있다. 기판-인터포저 간 도전성 커넥터(160)는 인터포저 기판(201)의 하부 배선 패턴(223)과 제1 패키지 기판(101)의 제1 상부 기판 패드(121) 사이에서 연장된 기둥 형태를 가질 수 있다. 기판-인터포저 간 도전성 커넥터(160)는 인터포저 기판(201)의 하부 배선 패턴(223)을 제1 패키지 기판(101)의 제1 상부 기판 패드(121)에 전기적으로 연결시킬 수 있다.
절연성 충진재(170)는 제1 패키지 기판(101) 상에 제공될 수 있다. 절연성 충진재(170)는 제1 패키지 기판(101), 제1 반도체 칩(130), 기판-인터포저 간 도전성 커넥터(160), 및 인터포저(200)를 외부 환경으로부터 보호하는 역할을 수행할 수 있다. 절연성 충진재(170)는 제1 패키지 기판(101), 제1 반도체 칩(130), 기판-인터포저 간 도전성 커넥터(160), 및 인터포저(200) 각각의 적어도 일부를 덮도록 형성될 수 있다. 예를 들어, 절연성 충진재(170)는 제1 패키지 기판(101)의 상면, 제1 반도체 칩(130)의 측벽 및 상면, 기판-인터포저 간 도전성 커넥터(160)의 측벽, 및 인터포저 기판(201)의 하면(209)을 덮을 수 있다. 또한, 절연성 충진재(170)는 인터포저 기판(201)의 하면(209)과 제1 반도체 칩(130) 사이의 틈을 채우도록 형성될 수 있다.
예시적인 실시예들에서, 상기 절연성 충진재(170)는 에폭시계 성형 수지 또는 폴리이미드계 성형 수지 등을 포함할 수 있다. 예를 들어, 절연성 충진재(170)는 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)를 포함할 수 있다.
인터포저 기판(201)의 하면(209)에는 트렌치부(trench portion, 230)가 형성될 수 있다. 트렌치부(230)는 인터포저 기판(201)의 하면(209)으로부터 리세스되어 형성된 공간으로 정의될 수 있다. 트렌치부(230)는 제1 반도체 칩(130)의 상면(139)에 수직한 방향(예를 들어, Z방향)으로 중첩된 인터포저 기판(210)의 일부 영역에 형성될 수 있다. 예컨대, 평면적 관점에서, 트렌치부(230)의 적어도 일부는 수직 방향(예를 들어, Z방향)으로 반도체 칩(130)의 상면(139)과 중첩될 수 있다. 인터포저 기판(201)의 트렌치부(230)는 절연성 충진재(170)에 의해 적어도 부분적으로 채워질 수 있다.
예시적인 실시예들에서, 트렌치부(230)는 하부 보호 절연층(215)에 형성될 수 있다. 예를 들어, 트렌치부(230)는 하부 보호 절연층(215)의 하면으로부터 상면까지 연장되어 하부 보호 절연층(215)을 관통하는 형태를 가질 수 있고, 트렌치부(230)에 채워진 절연성 충진재(170)는 베이스 절연층(211)의 하면(219)에 접촉될 수 있다. 이 경우, 하부 보호 절연층(215)의 내측벽은 트렌치부(230)의 측벽을 구성할 수 있고, 베이스 절연층(211)의 하면(219)의 일부는 트렌치부(230)의 바닥면을 구성할 수 있다.
예시적인 실시예들에서, 트렌치부(230) 내에는 하부 도전성 패턴(227)이 마련될 수 있다. 하부 도전성 패턴(227)은 베이스 절연층(211)의 하면(219) 상에 형성되며, 트렌치부(230) 내에 있는 하부 보호 절연층(215)에 의해 덮일 수 있다. 하부 도전성 패턴(227)은 하부 보호 절연층(215)을 사이에 두고 절연성 충진재(170)로부터 이격될 수 있다. 하부 도전성 패턴(227)의 상면은 베이스 절연층(211)에 접촉하고, 하부 도전성 패턴(227)의 하면 및 측벽은 하부 보호 절연층(215)에 의해 덮일 수 있다.
예시적인 실시예들에서, 하부 도전성 패턴(227)은 하부 배선 패턴(223)과 유사하게 인터포저(200) 내에서 전기적 연결 경로로 기능할 수 있다.
예시적인 실시예들에서, 하부 도전성 패턴(227)은 도전성 더미(dummy) 패턴일 수도 있다. 상기 도전성 더미 패턴은 인터포저(200) 내의 다른 배선과 전기적으로 연결되지 않는다.
다른 예시적인 실시예들에서, 도 1 내지 도 3에 도시된 것과 다르게, 트렌치부(230) 내에는 하부 도전성 패턴(227)이 생략될 수 있다. 이 경우, 하부 도전성 패턴(227)의 적어도 일부를 덮도록 트렌치부(230) 내에 마련된 하부 보호 절연층(215)도 생략될 수 있다.
예시적인 실시예들에서, 인터포저 기판(201)의 트렌치부(230)는 도 3에 도시된 바와 같이, 제1 수평 방향(Y방향)으로 연장될 수 있다. 예를 들어, 트렌치부(230)는 인터포저 기판(201)의 제1 측벽(201W1)으로부터 제1 측벽(201W1)에 반대된 제2 측벽(201W2)까지 연장되어, 인터포저 기판(201)을 제1 수평 방향(Y방향)으로 관통하는 형태일 수 있다.
예시적인 실시예들에서, 인터포저 기판(201)의 트렌치부(230)의 폭은 제1 반도체 칩(130)의 상면(139)의 폭보다 클 수 있다. 예를 들어, 제1 반도체 칩(130)의 상면(139)이 제1 수평 방향(Y방향)으로 대향하는 제1 가장자리(130E1) 및 제2 가장자리(130E2)를 포함하고 제1 수평 방향(Y방향)에 수직된 제2 수평 방향(X방향)으로 대향하는 제3 가장자리(130E3)와 제4 가장자리(130E4)를 포함할 때, 트렌치부(230)의 상기 제1 수평 방향(Y방향)에 따른 폭은 제1 반도체 칩(130)의 상면(139)의 제1 가장자리(130E1)로부터 제2 가장자리(130E2)까지의 폭보다 클 수 있고, 또한 트렌치부(230)의 상기 제2 수평 방향(X방향)에 따른 폭은 제1 반도체 칩(130)의 상면(139)의 제3 가장자리(130E3)로부터 제4 가장자리(130E4)까지의 폭보다 클 수 있다.
다른 예시적인 실시예들에서, 트렌치부(230)의 상기 제1 수평 방향(Y방향)에 따른 폭은 제1 반도체 칩(130)의 상면(139)의 제1 가장자리(130E1)로부터 제2 가장자리(130E2)까지의 폭보다 크지만, 트렌치부(230)의 상기 제2 수평 방향(X방향)에 따른 폭은 제1 반도체 칩(130)의 상면(139)의 제3 가장자리(130E3)로부터 제4 가장자리(130E4)까지의 폭보다 작을 수도 있다.
예시적인 실시예들에서, 반도체 패키지(1000)를 제조하기 위해, 제1 패키지 기판(101) 상에 제1 반도체 칩(130)을 배치하는 단계, 제1 패키지 기판(101) 및 제1 반도체 칩(130) 상에 기판-인터포저 간 도전성 커넥터(160)를 통해 제1 패키지 기판(101)과 연결된 인터포저(200)를 배치하는 단계, 및 제1 패키지 기판(101)과 상기 인터포저(200) 사이의 틈 및 제1 반도체 칩(130)과 상기 인터포저(200) 사이의 틈을 채우는 절연성 충진재(170)를 형성하는 단계를 차례로 수행할 수 있다.
예시적인 실시예들에서, 절연성 충진재(170)를 형성하기 위하여, 제1 패키지 기판(101)과 인터포저(200) 사이에 절연성 충진재(170)를 이루는 절연성 충진 물질을 공급하는 공급 공정 및 상기 절연성 충진 물질을 경화하는 경화 공정을 수행할 수 있다.
절연성 충진재(170)를 형성하기 위한 상기 공급 공정에서, 절연성 충진 물질은 일 방향으로 주입되며, 주입된 절연성 충진 물질은 인터포저(200)와 제1 패키지 기판(101) 사이에서 주입된 방향으로 유동할 수 있다. 예시적인 실시예들에서, 절연성 충진 물질은 인터포저 기판(201)의 트렌치부(230)의 연장 방향을 따라 주입될 수 있다. 도 3에 도시된 바와 같이, 인터포저 기판(201)의 트렌치부(230)가 제1 수평 방향(Y방향)으로 연장된 경우, 절연성 충진 물질은 인터포저(200)와 제1 패키지 기판(101) 사이의 틈 및 인터포저(200)와 제1 반도체 칩(130) 사이의 틈에서 상기 제1 수평 방향(Y방향)으로 유동하도록 공급될 수 있다. 예를 들어, 절연성 충진 물질은 인터포저 기판(201)의 제2 측벽(201W1) 측으로 공급되어, 인터포저(200)와 제1 패키지 기판(101) 사이 및 인터포저(200)와 제1 반도체 칩(130) 사이에서 제1 수평 방향(Y방향)으로 유동할 수 있다.
인터포저 기판(201)의 트렌치부(230)는 인터포저 기판(201)과 제1 반도체 칩(130) 사이에서 절연성 충진 물질이 유동할 수 있는 공간 또는 간격(gap)을 증가시킴으로써, 절연성 충진 물질의 유동성을 강화할 수 있다. 이에 따라, 인터포저 기판(201)과 제1 반도체 칩(130) 사이에 절연성 충진재(170)가 불완전 충진되는 문제 및 이러한 불완전 충진으로 인한 보이드 발생 문제가 방지될 수 있다.
예시적인 실시예들에서, 인터포저 기판(201)의 트렌치부(230)의 높이(230H)(즉, 트렌치부(230)가 인터포저 기판(201)의 하면(209)으로부터 리세스된 깊이)는, 20 마이크로미터(㎛) 내지 25㎛ 사이일 수 있다. 만약, 트렌치부(230)의 높이(230H)가 20㎛ 보다 작은 경우, 절연성 충진재(170)의 유동성이 부족하여 인터포저 기판(201)과 제1 반도체 칩(130) 사이에 보이드가 과도하게 발생될 우려가 있다. 만약, 트렌치부(230)의 높이(230H)가 25㎛ 보다 큰 경우, 요구되는 트렌치부(230)의 높이를 확보하기 위하여 하부 보호 절연층(215)의 두께가 증가되어, 인터포저(200)의 소형화 및 반도체 패키지(1000)의 소형화를 구현하기 어려울 수 있다.
도 4는 본 개시의 예시적인 실시예들에 따른 반도체 패키지(1000a)를 나타내는 단면도이다. 도 5는 도 4의 "V"로 표시된 영역을 확대하여 나타내는 확대도이다. 도 6은 도 4의 인터포저(200a)의 저면도이다.
도 4 내지 도 6에 예시된 반도체 패키지(1000a)는 인터포저(200a)가 스페이서(240)를 더 포함한다는 점을 제외하고는 도 1 내지 도 3을 참조하여 설명된 반도체 패키지(1000)와 대체로 동일하거나 유사할 수 있다. 이하에서 설명의 편의를 위하여, 도 1 내지 도 3에서 설명된 반도체 패키지(1000)와의 차이점을 중심으로 설명하도록 한다.
도 4 내지 도 6을 참조하면, 인터포저(200a)는 인터포저 기판(201)의 하면(209) 상에 배치된 스페이서(240)를 포함할 수 있다. 스페이서(240)는 인터포저 기판(201)의 하면(209)으로부터 제1 반도체 칩(130)을 향해 하방으로 돌출된 기둥 형태일 수 있다.
예시적인 실시예들에서, 인터포저 기판(201)의 하면(209) 상에는 복수의 스페이서(240)가 배치될 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 복수의 스페이서(240)는 트렌치부(230) 내에 위치되고 2차원 어레이 형태로 배열될 수 있다. 복수의 스페이서(240) 각각의 하면은 제1 반도체 칩(130)의 상면(139)에 접촉될 수 있으며, 복수의 스페이서(240) 각각의 측벽은 절연성 충진재(170)에 의해 덮일 수 있다.
스페이서(240)는 인터포저 기판(201)의 하면(209)이 제1 반도체 칩(130)의 상면(139)으로부터 이격시키도록 구성될 수 있다. 인터포저 기판(201)의 하면(209)과 제1 반도체 칩(130)의 상면(139) 사이의 간격은 스페이서(240)의 높이(240H)와 같거나 보다 클 수 있다.
절연성 충진재(170)의 형성 공정 동안, 스페이서(240)는 인터포저 기판(201)의 하면(209)이 제1 반도체 칩(130)의 상면(139)으로부터 이격될 수 있도록 인터포저 기판(201)을 지지할 수 있다. 절연성 충진재(170)를 형성하기 위한 상기 주입 공정에서, 스페이서(240)는 인터포저 기판(201)의 하면(209)과 제1 반도체 칩(130)의 상면(139) 사이의 최소 간격을 규정할 수 있다.
예시적인 실시예들에서, 인터포저 기판(201)의 하면(209)으로부터 스페이서(240)가 돌출된 높이(240H)는 20㎛ 내지 40㎛ 사이일 수 있다. 만약, 스페이서(240)의 높이(240H)가 20㎛ 보다 작은 경우, 인터포저 기판(201)의 하면(209)과 제1 반도체 칩(130)의 상면(139) 사이의 최소 간격이 너무 작아 인터포저 기판(201)과 제1 반도체 칩(130) 사이로 절연성 충진 물질이 유동하기 어렵다. 만약, 스페이서(240)의 높이(240H)가 40㎛ 보다 큰 경우, 반도체 패키지(1000)의 전체 두께가 증가되어 반도체 패키지(1000)의 소형화를 구현하기 어려울 수 있다.
일반적으로 인터포저 기판(201)의 하면(209)과 제1 반도체 칩(130)의 상면(139) 사이의 틈을 언더필 물질로 채우는 경우, 상기 언더필 물질의 불완전 충진을 방지하기 위하여 필요한 인터포저 기판(201)의 하면(209)과 제1 반도체 칩(130) 사이의 최소 간격은 적어도 30㎛ 이다. 그러나, 본 개시의 예시적인 실시예들에 의하면, 인터포저 기판(201)은 절연성 충진 물질의 유동성을 강화할 수 있는 트렌치부(230)를 포함하므로, 인터포저 기판(201)의 하면(209)과 제1 반도체 칩(130) 사이의 최소 간격이 30㎛보다 낮은 수준에서도 절연성 충진재(170)의 불완전 충진을 방지할 수 있다.
예시적인 실시예들에서, 스페이서(240)는 하부 보호 절연층(215)과 동일한 물질로 형성될 수 있다. 예를 들어, 스페이서(240)는 솔더 레지스트를 포함할 수 있다. 예를 들어, 상기 스페이서(240)를 형성하기 위하여, 베이스 절연층(211)의 하면(219)을 덮는 솔더 레지스트 물질층을 형성하고, 상기 솔더 레지스트 물질층에 대한 패터닝 공정을 수행할 수 있다.
예시적인 실시예들에서, 스페이서(240)는 하부 보호 절연층(215)과 다른 물질로 형성될 수 있다. 예를 들어, 하부 보호 절연층(215)이 솔더 레지스트를 포함할 수 있고, 스페이서(240)는 에폭시계 수지 또는 폴리이미드계 수지를 포함할 수 있다. 예를 들어, 상기 스페이서(240)는 트렌치부(230) 내에 위치된 하부 보호 절연층(215)의 하면 상에 도트 형태의 구조물을 부착하여 형성될 수 있다.
도 7은 본 개시의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타내는 단면도이다. 도 7에서는 도 4의 “V”로 표시된 영역에 대응된 반도체 패키지의 일부를 나타낸다. 이하에서, 도 4 내지 도 6을 참조하여 설명된 반도체 패키지(1000a)와의 차이점을 중심으로 설명한다.
도 7을 참조하면, 트렌치부(230)는 하부 보호 절연층(215)에 형성되되, 하부 보호 절연층(215)의 하면으로부터 하부 보호 절연층(215)을 부분적으로 관통할 수 있다. 즉, 트렌치부(230)는 하부 보호 절연층(215)을 수직 방향(Z방향)으로 관통하지 않으며, 베이스 절연층(211)의 하면(219)에서 트렌치부(230)에 중첩된 영역은 하부 보호 절연층(215)에 덮일 수 있다. 이 경우, 트렌치부(230)의 측벽 및 바닥면은 하부 보호 절연층(215)의 표면에 의해 구성될 수 있다.
도 8은 본 개시의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타내는 단면도이다. 도 8에서는 도 4의 “V”로 표시된 영역에 대응된 반도체 패키지의 일부를 나타낸다. 이하에서, 도 4 내지 도 6을 참조하여 설명된 반도체 패키지(1000a)와의 차이점을 중심으로 설명한다.
도 8을 참조하면, 트렌치부(230) 내에 마련된 하부 도전성 패턴(227)은 트렌치부(230)에 채워진 절연성 충진재(170)에 접촉할 수 있다. 예시적인 실시예들에서, 하부 도전성 패턴(227)은 베이스 절연층(211)에 접촉하는 상면, 하부 보호 절연층(215)에 접촉하는 하면, 및 절연성 충진재(170)에 접촉하는 측벽을 포함할 수 있다.
도 9는 본 개시의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타내는 단면도이다. 도 9에서는 도 4의 “V”로 표시된 영역에 대응된 반도체 패키지의 일부를 나타낸다. 이하에서, 도 4 내지 도 6을 참조하여 설명된 반도체 패키지(1000a)와의 차이점을 중심으로 설명한다.
도 9를 참조하면, 일부의 하부 도전성 패턴(227)은 스페이서(240)와 수직 방향으로 중첩되도록 위치될 수 있고, 다른 일부의 하부 도전성 패턴(228)은 스페이서(240)로부터 수평 방향으로 이격되어 위치될 수 있다. 스페이서(240)로부터 수평 방향으로 이격되어 위치된 하부 도전성 패턴(228)은 하부 보호 절연층(215)에 의해 덮이지 않을 수 있다. 스페이서(240)와 수직 방향으로 중첩되도록 위치된 하부 도전성 패턴(227)은 베이스 절연층(211)에 접촉하는 상면, 하부 보호 절연층(215) 및 절연성 충진재(170)에 접촉하는 하면, 및 절연성 충진재(170)에 접촉하는 측벽을 포함할 수 있다. 스페이서(240)로부터 수평 방향으로 이격되어 위치된 하부 도전성 패턴(228)은 베이스 절연층(211)에 접촉하는 상면, 및 절연성 충진재(170)에 접촉하는 하면 및 측벽을 포함할 수 있다.
도 10은 본 개시의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타내는 단면도이다. 도 10에서는 도 4의 “V”로 표시된 영역에 대응된 반도체 패키지의 일부를 나타낸다. 이하에서, 도 4 내지 도 6을 참조하여 설명된 반도체 패키지(1000a)와의 차이점을 중심으로 설명한다.
도 10을 참조하면, 제1 반도체 칩(130)은 인터포저(200a)의 스페이서(240)의 일부를 수용하도록 구성된 홈(136)을 포함할 수 있다. 제1 반도체 칩(130)의 홈(136)은 제1 반도체 칩(130)의 상면(139)에 제공될 수 있다. 제1 반도체 칩(130)의 홈(136)은 인터포저(200a)의 스페이서(240)의 일부분이 삽입될 수 있도록, 인터포저(200a)의 스페이서(240)에 대응되도록 위치되며 인터포저(200a)의 스페이서(240)에 상응하는 형태를 가질 수 있다. 인터포저(200a)의 스페이서(240)가 제1 반도체 칩(130)의 홈(136)에 삽입됨에 따라, 인터포저(200a)는 제1 반도체 칩(130)에 견고하게 고정될 수 있다. 또한, 인터포저(200a)의 스페이서(240)가 제1 반도체 칩(130)의 홈(136)에 삽입되는 것에 의해 인터포저(200a)가 제1 반도체 칩(130)에 정렬될 수 있으므로, 인터포저(200a)와 제1 반도체 칩(130) 사이의 오정렬을 방지할 수 있다.
도 11은 본 개시의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타내는 단면도이다. 도 11에서는 도 4의 “V”로 표시된 영역에 대응된 반도체 패키지의 일부를 나타낸다. 이하에서, 도 4 내지 도 6을 참조하여 설명된 반도체 패키지(1000a)와의 차이점을 중심으로 설명한다.
도 11을 참조하면, 제1 반도체 칩(130)의 상면(139)에는 칩 트렌치부(137)가 형성될 수 있다. 칩 트렌치부(137)는 제1 반도체 칩(130)의 상면(139)으로부터 리세스되어 형성된 공간으로 정의될 수 있다. 칩 트렌치부(137)는 예를 들어, 제1 반도체 칩(130)의 반도체 기판의 일부를 제거하여 형성할 수 있다. 예시적인 실시예들에서, 제1 반도체 칩(130)의 칩 트렌치부(137)는 제1 반도체 칩(130)의 상면(139)의 제1 가장자리(도 5의 130E1 참조)로부터 제2 가장자리(도 5의 130E2 참조)까지 제1 수평 방향(Y방향)으로 연장될 수 있다.
칩 트렌치부(137)는 인터포저(200a)와 제1 반도체 칩(130) 사이의 틈을 채우도록 형성되는 절연성 충진재(170)에 의해 적어도 부분적으로 채워질 수 있다. 제1 반도체 칩(130)의 칩 트렌치부(137)는 인터포저 기판(201)의 트렌치부(230)와 협력하여, 절연성 충진재(170)의 형성 공정 동안 절연성 충진 물질의 유동성을 강화될 수 있도록 인터포저 기판(201)과 제1 반도체 칩(130) 사이에서 절연성 충진 물질이 유동할 수 있는 공간 또는 간격을 증가시킬 수 있다. 이에 따라, 절연성 충진재(170)가 인터포저 기판(201)과 제1 반도체 칩(130) 사이에 불완전 충진되는 것을 방지할 수 있고, 이러한 불완전 충진으로 인해 인터포저 기판(201)과 제1 반도체 칩(130) 사이에 보이드가 생성되는 문제를 방지할 수 있다.
도 12는 본 개시의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타내는 단면도이다. 도 12에서는 도 1의 "Ⅱ"로 표시된 영역에 대응된 반도체 패키지의 일부를 나타낸다. 이하에서, 도 1 내지 도 3을 참조하여 설명된 반도체 패키지(1000)와의 차이점을 중심으로 설명한다.
도 12를 참조하면, 제1 반도체 칩(130)은 제1 반도체 칩(130)의 상면(139) 상에 배치된 칩 스페이서(138)를 포함할 수 있다. 칩 스페이서(138)는 제1 반도체 칩(130)의 상면(139)으로부터 인터포저 기판(201)의 하면(209)을 향하여 돌출된 기둥 형태일 수 있다. 예시적인 실시예들에서, 제1 반도체 칩(130)의 상면(139) 상에는 복수의 칩 스페이서(138)가 배치될 수 있다. 복수의 칩 스페이서(138) 각각의 상면은 인터포저 기판(201)의 하면(209)에 접촉될 수 있으며, 복수의 칩 스페이서(138) 각각의 측벽은 절연성 충진재(170)에 의해 덮일 수 있다. 칩 스페이서(138)는 도 4 내지 도 6을 참조하여 설명된 인터포저 기판(201)의 스페이서(240)와 유사하게, 인터포저 기판(201)의 하면(209)과 제1 반도체 칩(130)의 상면(139)을 이격시킬 수 있고, 인터포저 기판(201)의 하면(209)과 제1 반도체 칩(130)의 상면(139) 사이의 최소 간격을 규정할 수 있다.
일부 예시적인 실시예들에서, 도 12에 도시된 것과 다르게, 제1 반도체 칩(130)은 칩 스페이서(138)를 포함하고, 인터포저(200)는 도 4 내지 도 6을 참조하여 설명된 스페이서(240)를 포함할 수 있다. 예를 들어, 도 12에서, 제1 반도체 칩(130)의 상면(139)의 중심부에 배치된 칩 스페이서(138)가 생략되는 대신, 인터포저(200)의 스페이서(240)는 칩 스페이서(138)가 생략된 위치에 배치될 수 있다. 이 경우, 제1 반도체 칩(130)의 칩 스페이서(138)와 인터포저(200)의 스페이서(240)는 협력하여 인터포저 기판(201)의 하면(209)과 제1 반도체 칩(130)의 상면(139)을 이격시킬 수 있다.
도 13은 본 개시의 예시적인 실시예들에 따른 반도체 패키지(1000b)를 나타내는 단면도이다.
도 13을 참조하면, 반도체 패키지(1000b)는 하부 패키지(400L) 및 상부 패키지(400U)를 포함할 수 있다. 반도체 패키지(1000b)는 하부 패키지(400L) 상에 상부 패키지(400U)가 적층된 패키지-온-패키지(Package-on-Package) 타입의 반도체 패키지일 수 있다.
도 13에서는 하부 패키지(400L)가 앞서 도 4 내지 도 6을 참조하여 설명된 반도체 패키지(1000a)에 해당하는 것으로 도시되었으나, 하부 패키지(400L)는 도 1 내지 도 3를 참조하여 설명된 반도체 패키지(1000) 또는 도 7 내지 도 12를 참조하여 설명된 반도체 패키지들 중 어느 하나에 해당할 수 있다.
상부 패키지(400U)는 제2 패키지 기판(301), 제2 반도체 칩(330), 및 몰딩층(345)을 포함할 수 있다. 제2 패키지 기판(301)은 예를 들면, 인쇄회로기판일 수 있다. 제2 패키지 기판(301)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어지는 기판 베이스(311)를 포함할 수 있다. 또한, 제2 패키지 기판(301)은 기판 베이스(311)의 상면에 배치된 상부 기판 패드(321) 및 기판 베이스(311)의 하면 상에 배치된 하부 기판 패드(325)를 포함할 수 있다. 상기 기판 베이스(311) 내에는 상부 기판 패드(321)와 하부 기판 패드(325)를 전기적으로 연결시키도록 구성된 내부 배선이 형성될 수 있다.
제2 패키지 기판(301)은 패키지간 도전성 커넥터(390)를 통해 인터포저(200a) 상에 실장될 수 있다. 패키지간 도전성 커넥터(390)는 인터포저(200a)의 상부 배선 패턴(221)과 제2 패키지 기판(301)의 하부 기판 패드(325)에 각각 연결되어, 인터포저(200a)의 상부 배선 패턴(221)과 제2 패키지 기판(301)의 하부 기판 패드(325)를 전기적으로 연결할 수 있다.
제2 반도체 칩(330)은 제2 패키지 기판(301) 상에 배치될 수 있다. 예를 들어, 제2 반도체 칩(330)의 칩 패드(331)는 칩 연결 범프(341)를 통해 제2 패키지 기판(301)의 상부 기판 패드(321)에 전기적으로 연결될 수 있다. 제2 반도체 칩(330)과 제2 패키지 기판(301) 사이에는, 칩 연결 범프(341)를 감싸는 언더필 물질층(343)이 배치될 수 있다.
예시적인 실시예들에서, 제1 반도체 칩(130)과 제2 반도체 칩(330)은 이종의 반도체 칩일 수 있다. 예를 들어, 제1 반도체 칩(130)이 로직 칩일 때, 제2 반도체 칩(330)은 메모리 칩일 수 있다. 예시적인 실시예들에서, 반도체 패키지(1000b)는 서로 다른 종류의 반도체 칩들 및 수동 소자 등의 부품 등이 서로 전기적으로 연결되어 하나의 시스템으로 동작하도록 구성될 수 있다.
상기 몰딩층(345)은 제2 반도체 칩(330)의 적어도 일부를 덮도록 제2 패키지 기판(301) 상에 배치될 수 있다. 몰딩층(345)은, 예를 들어 에폭시계 성형 수지 또는 폴리이미드계 성형 수지 등을 포함할 수 있다. 예를 들어, 몰딩층(345)은 에폭시 몰딩 컴파운드를 포함할 수 있다.
본 개시의 예시적인 실시예들에 의하면, 인터포저(200a)는 절연성 충진재(170)가 채워지는 트렌치부(230)를 포함하므로, 인터포저(200a)와 제1 반도체 칩(130) 사이에 보이드 결함이 발생하는 것을 방지할 수 있다. 따라서, 인터포저(200a)를 포함하는 반도체 패키지(1000b)의 신뢰성이 향상될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
101: 제1 패키지 기판 130: 제1 반도체 칩
160: 기판-인터포저 간 도전성 커넥터
170: 절연성 충진재 200, 200a: 인터포저
201: 인터포저 기판 211: 베이스 절연층
213: 상부 보호 절연층 215: 하부 보호 절연층
220: 배선 구조물 230: 트렌치부
240: 스페이서 1000, 1000a: 반도체 패키지

Claims (20)

  1. 패키지 기판;
    상기 패키지 기판 상의 반도체 칩;
    상기 패키지 기판 및 상기 반도체 칩 상에 배치되고, 상기 반도체 칩과 마주하는 제1 면에 상기 반도체 칩과 수직 방향으로 중첩되도록 위치된 트렌치부를 포함하는 인터포저 기판; 및
    상기 반도체 칩과 상기 인터포저 기판 사이에 배치되고, 상기 인터포저 기판의 상기 트렌치부를 적어도 부분적으로 채우는 절연성 충진재;
    를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 인터포저 기판은 서로 반대된 제1 측벽 및 제2 측벽을 포함하고,
    상기 트렌치부는 상기 인터포저 기판의 상기 제1 측벽으로부터 상기 제2 측벽까지 연장된 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 인터포저 기판은,
    베이스 절연층; 및
    상기 반도체 칩과 마주하는 상기 베이스 절연층의 하면 상의 하부 보호 절연층;
    을 포함하고,
    상기 트렌치부는 상기 하부 보호 절연층 내에 마련된 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 인터포저 기판은 상기 트렌치부 내에 배치된 도전성 패턴을 포함하고,
    상기 도전성 패턴은 상기 베이스 절연층에 접촉하는 상면, 상기 하부 보호 절연층에 접촉하는 하면 및 측벽을 포함하는 반도체 패키지.
  5. 제 3 항에 있어서,
    상기 인터포저 기판은 상기 트렌치부 내에 배치된 도전성 패턴을 포함하고,
    상기 도전성 패턴은 상기 베이스 절연층에 접촉하는 상면, 상기 하부 보호 절연층에 접촉하는 하면, 및 상기 절연성 충진재에 접촉하는 측벽을 포함하는 반도체 패키지.
  6. 제 3 항에 있어서,
    상기 인터포저 기판은 상기 트렌치부 내에 배치된 도전성 패턴을 포함하고,
    상기 도전성 패턴은 상기 베이스 절연층에 접촉하는 상면, 상기 절연성 충진재에 접촉하는 하면 및 측벽을 포함하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 트렌치부의 높이는 20㎛ 내지 25㎛ 사이인 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 인터포저 기판의 상기 제1 면 상에 배치되고, 상기 인터포저 기판의 상기 제1 면으로부터 상기 반도체 칩을 향해 돌출된 스페이서를 더 포함하는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 인터포저 기판은,
    베이스 절연층; 및
    상기 반도체 칩과 마주하는 상기 베이스 절연층의 하면 상의 하부 보호 절연층;
    을 포함하고,
    상기 스페이서는 상기 하부 보호 절연층 상에 배치된 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 스페이서는 상기 하부 보호 절연층과 동일한 물질로 형성된 반도체 패키지.
  11. 제 8 항에 있어서,
    상기 스페이서의 높이는 20㎛ 내지 40㎛ 사이인 반도체 패키지.
  12. 제 1 항에 있어서,
    상기 트렌치부의 폭은 상기 인터포저 기판의 상기 제1 면과 마주하는 상기 반도체 칩의 상면의 폭보다 큰 반도체 패키지.
  13. 패키지 기판;
    상기 패키지 기판 상의 반도체 칩;
    베이스 절연층, 상기 반도체 칩의 상면과 마주하는 상기 베이스 절연층의 하면 상의 하부 보호 절연층, 및 상기 베이스 절연층의 상면 상의 상부 보호 절연층을 포함하는 인터포저 기판;
    상기 하부 보호 절연층 상에 배치되고, 상기 하부 보호 절연층으로부터 상기 반도체 칩의 상기 상면을 향해 돌출된 스페이서;
    상기 패키지 기판과 상기 인터포저 기판 사이에서 연장되어 상기 패키지 기판과 상기 인터포저 기판을 전기적으로 연결하도록 구성된 도전성 커넥터; 및
    상기 반도체 칩과 상기 인터포저 기판 사이에 채워지고, 상기 도전성 커넥터의 및 상기 반도체 칩에 접촉하는 절연성 충진재;
    를 포함하고,
    상기 하부 보호 절연층은 상기 반도체 칩의 상면과 수직 방향으로 중첩되도록 위치되고 상기 절연성 충진재가 적어도 부분적으로 채워지는 트렌치부를 포함하는 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 하부 보호 절연층 및 상기 스페이서는 솔더 레지스트로 형성된 반도체 패키지.
  15. 제 13 항에 있어서,
    상기 트렌치부는 상기 인터포저 기판의 제1 측벽으로부터 상기 제1 측벽에 반대된 제2 측벽까지 제1 수평 방향으로 연장되고,
    상기 트렌치부의 상기 제1 수평 방향에 수직된 제2 수평 방향에 따른 폭은 각각 상기 반도체 칩의 상기 제2 수평 방향에 따른 폭 보다 큰 반도체 패키지.
  16. 제 13 항에 있어서,
    상기 인터포저 기판은 상기 트렌치부 내에 배치되고 상기 하부 보호 절연층에 접하는 도전성 더미 패턴을 더 포함하는 반도체 패키지.
  17. 제 16 항에 있어서,
    상기 도전성 더미 패턴은 상기 하부 보호 절연층을 사이에 두고 상기 절연성 충진재로부터 이격된 반도체 패키지.
  18. 제 16 항에 있어서,
    상기 도전성 더미 패턴은 상기 절연성 충진재에 접촉하는 반도체 패키지.
  19. 제 13 항에 있어서,
    상기 절연성 충진재는 상기 도전성 커넥터의 측벽을 더 덮는 반도체 패키지.
  20. 제1 패키지 기판;
    상기 제1 패키지 기판 상의 제1 반도체 칩;
    상기 제1 반도체 칩의 상면 상에 배치되고, 상기 제1 반도체 칩과 마주하는 제1 면에 상기 제1 반도체 칩과 수직 방향으로 중첩되도록 위치된 트렌치부를 포함하는 인터포저 기판;
    상기 인터포저 기판의 상기 제1 면 상에 배치되고, 상기 제1 반도체 칩의 상면에 접촉하는 스페이서;
    상기 제1 패키지 기판과 상기 인터포저 기판 사이에서 연장되어 상기 제1 패키지 기판과 상기 인터포저 기판을 전기적으로 연결하도록 구성된 제1 도전성 커넥터;
    상기 제1 반도체 칩과 상기 인터포저 기판 사이와 상기 인터포저 기판의 상기 트렌치부에 채워진 절연성 충진재;
    상기 인터포저 기판 상에 배치된 제2 패키지 기판;
    상기 제2 패키지 기판 상의 제2 반도체 칩; 및
    상기 인터포저 기판과 상기 제2 패키지 기판 사이에서 연장되어 상기 인터포저 기판과 상기 제2 패키지 기판을 전기적으로 연결하도록 구성된 제2 도전성 커넥터;
    를 포함하는 반도체 패키지.
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