WO2021145662A1 - 회로 기판 - Google Patents

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WO2021145662A1
WO2021145662A1 PCT/KR2021/000453 KR2021000453W WO2021145662A1 WO 2021145662 A1 WO2021145662 A1 WO 2021145662A1 KR 2021000453 W KR2021000453 W KR 2021000453W WO 2021145662 A1 WO2021145662 A1 WO 2021145662A1
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pad
insulating layer
disposed
thickness
connection part
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PCT/KR2021/000453
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황민영
임현구
최병균
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엘지이노텍 주식회사
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Priority to US17/792,768 priority patent/US20230066269A1/en
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Definitions

  • the embodiment relates to a circuit board.
  • the 5G communication system uses an ultra-high frequency (mmWave) band (sub 6 gigabytes (6GHz), 28 gigabytes 28GHz, 38 gigabytes 38GHz or higher frequencies) to achieve high data rates.
  • mmWave ultra-high frequency
  • antennas and AP modules are patterned or mounted on a circuit board, low loss of the circuit board is very important. This means that several substrates constituting the active antenna system, ie, an antenna substrate, an antenna feeding substrate, a transceiver substrate, and a baseband substrate, must be integrated into one compact unit.
  • the via is formed by forming a through hole in one side of a substrate having a circuit pattern and then plating.
  • the through hole is formed using a physical method or a chemical method.
  • the roughness of the inner wall of the through hole has a high value, and accordingly, as the roughness of the via formed in the through hole increases, signal loss occurs.
  • an additional pad having a predetermined height is formed at one end of a connection part constituting a via part to provide a circuit board capable of solving a reliability problem caused by a plating defect of the connection part.
  • the embodiment intends to provide a circuit board in which the roughness of the outer surface of the connection part constituting the via part has a value close to zero.
  • a circuit board includes an insulating layer; a first circuit pattern disposed on a lower surface of the insulating layer; a second circuit pattern disposed on an upper surface of the insulating layer; and a via part disposed in the insulating layer and including a connection part connecting the first circuit pattern and the second circuit pattern, wherein the first circuit pattern comprises a first trace and the via part and includes the connection part and a first pad connected to the first pad; and the second circuit pattern includes a second trace and a second pad forming the via portion and connected to the connection portion, wherein the via portion is disposed between the first pad and the connection portion. and a third pad disposed thereon.
  • the thickness of the insulating layer corresponding to the distance from the upper surface of the first pad to the lower surface of the second pad exceeds 20 ⁇ m.
  • connection part directly contacts the upper surface of the third pad
  • upper surface of the connection part directly contacts the lower surface of the second pad
  • the thickness of the connection part is smaller than the thickness of the insulating layer.
  • the third pad has the same thickness as the first pad.
  • the third pad has a smaller width than the first pad.
  • connection part includes an upper surface and a lower surface having a width smaller than that of the upper surface, and a width of the lower surface of the connection part is smaller than a width of the third pad.
  • the number or thickness of the third pad is determined by the thickness of the insulating layer.
  • the thickness of the insulating layer corresponding to the distance from the upper surface of the first pad to the lower surface of the second pad exceeds 40 ⁇ m
  • the third pad is composed of at least two layers.
  • the thickness of the insulating layer corresponding to the distance from the upper surface of the first pad to the lower surface of the second pad exceeds 40 ⁇ m, and the thickness of the third pad is greater than the thickness of the first pad.
  • a first insulating layer is prepared, a first circuit pattern including a first pad and a first trace is formed on an upper surface of the first insulating layer, and the first circuit pattern of the first circuit pattern is formed.
  • a third pad is formed on the first pad, a second insulating layer is formed on the first insulating layer, and a through hole exposing the third pad is formed in the second insulating layer, and the through hole is formed in the through hole. and forming a second circuit pattern including a connection portion connected to a third pad and a second pad connected to the connection portion on the second insulating layer, wherein a lower surface of the connection portion is higher than an upper surface of the first trace Located.
  • the thickness of the second insulating layer corresponding to the distance from the upper surface of the first pad to the lower surface of the second pad exceeds 20 ⁇ m.
  • the thickness of the connection part is smaller than the thickness of the second insulating layer.
  • the third pad has the same thickness as the first pad.
  • the third pad has a smaller width than the first pad.
  • connection part includes an upper surface and a lower surface having a width smaller than that of the upper surface, and a width of the lower surface of the connection part is smaller than a width of the third pad.
  • a thickness of the second insulating layer corresponding to a distance from an upper surface of the first pad to a lower surface of the second pad exceeds 40 ⁇ m
  • the third pad includes at least two layers.
  • a thickness of the second insulating layer corresponding to a distance from an upper surface of the first pad to a lower surface of the second pad exceeds 40 ⁇ m, and a thickness of the third pad is greater than a thickness of the first pad .
  • a circuit board includes an insulating layer; and a via part disposed in a via hole formed in the insulating layer, wherein the via part includes: a first pad disposed on a lower surface of the insulating layer; a second pad disposed on the insulating layer; a resin layer disposed on an inner wall of the via hole of the insulating layer; and a connection part disposed in the via hole and connected to the first pad and the pad, wherein a side surface of the connection part directly contacts the first side surface of the resin layer.
  • the insulating layer includes glass fibers therein, and in the resin layer, at least a portion of the glass fibers exposed through the via hole is disposed.
  • the second side surface of the resin layer in contact with the inner wall of the via hole includes a curved surface.
  • the via part includes a metal layer disposed between the resin layer and the connection part.
  • an upper surface of the first pad has a first portion in contact with the insulating layer, a second portion in contact with the resin layer, a third portion in contact with the metal layer, and a fourth portion in contact with the connection portion.
  • the first side surface of the resin layer in contact with the side surface of the connection part includes a plane having a predetermined inclination angle.
  • the surface roughness of the side surface of the connection part corresponds to the surface roughness of the first side surface of the resin layer.
  • an insulating layer is prepared, a via hole of the insulating layer is formed, a resin layer filling a part of the via hole is formed on an inner wall of the formed via hole, and on the resin layer and forming a via part including a connection part filling the remaining part of the via hole, wherein a side surface of the connection part directly contacts the first side surface of the resin layer.
  • the insulating layer includes glass fibers therein, and forming the resin layer includes forming a resin layer filling the glass fibers exposed through the via hole.
  • the insulating layer includes glass fibers therein, and before forming the resin layer, removing the glass fibers exposed through the via hole.
  • the second side surface of the resin layer in contact with the inner wall of the via hole includes a curved surface.
  • the method includes forming a metal layer that is a seed layer of the connection part.
  • the first side surface of the resin layer in contact with the side surface of the connection part includes a plane having a predetermined inclination angle.
  • the circuit board in the embodiment includes a via portion disposed in the insulating layer.
  • the via part includes a first pad disposed on one surface of the insulating layer, a second pad disposed on the other surface of the insulating layer, and a connection part disposed in the insulating layer and connecting the first pad and the second pad. do.
  • an additional third pad is disposed between the connection part and the first pad in order to solve a plating defect problem occurring in the connection part depending on the thickness of the insulating layer.
  • the thickness of the third pad may be determined by the thickness of the insulating layer.
  • the third pad may have the same thickness as the first pad, and may have a plurality of layer structures according to the thickness of the insulating layer. According to this embodiment, plating defects such as voids generated in the plating process of the via hole formed in the insulating layer can be solved, and thus the reliability of the circuit board can be improved. Further, according to the embodiment, the design freedom of the entire circuit board may be secured according to the design change of the via part.
  • the surface roughness value of the via portion may have a value substantially close to zero.
  • the insulating layer of the circuit board includes glass fibers, and thus the glass fibers may be exposed through the via holes in the process of forming the via holes. And, when the connection part of the via part is formed in a state in which the glass fiber is exposed, the surface roughness of the connection part is increased by the glass fiber, and thus a signal loss occurs.
  • a resin layer is formed on the inner wall of the via hole. Alternatively, the resin layer may cover the glass fiber exposed through the via hole.
  • the connecting portion of the via portion is formed on the resin layer formed on the inner wall of the via hole.
  • the outer surface of the connection part of the via part of the embodiment has a value corresponding to the surface roughness of the resin layer, which may be substantially close to zero. Accordingly, in the embodiment, the surface roughness of the connection part can be maintained at a value close to zero by removing the exposure of the glass fiber through the inner wall of the via hole of the insulating layer, and thus signal loss generated through the connection part can be minimized .
  • FIG. 1 is a view showing a circuit board according to a comparative example.
  • FIG. 2A is a diagram illustrating a plating defect occurring in the via portion of FIG. 1 .
  • FIG. 2B is a view showing an inner wall of the via hole of FIG. 1 .
  • FIG 3 is a view showing a circuit board according to the first embodiment.
  • FIG. 4 is a view showing the structure of a via part according to the 1-1 embodiment.
  • FIG. 5 is a view showing a structure of a via part according to the first or second embodiment.
  • FIG. 6 is a view showing the structure of a via part according to the 1-3 embodiment.
  • FIG. 7 is a view showing the structure of a via part according to Examples 1-4.
  • FIG. 8 to 14 are views showing the manufacturing method of the circuit board shown in FIG. 3 in order of process.
  • 15 is a diagram illustrating a circuit board according to a second embodiment.
  • 16 is a view showing the structure of a via part according to the 2-1 embodiment.
  • 17 is a diagram illustrating a structure of a via part according to a second embodiment.
  • FIG. 18 is a diagram illustrating a circuit board according to a third embodiment.
  • FIG. 19 is a diagram illustrating a circuit board according to a fourth embodiment.
  • FIG. 1 is a view showing a circuit board according to a comparative example
  • FIG. 2A is a view showing plating defects occurring in the via portion of FIG. 1
  • FIG. 2B is a view showing an inner wall of the via hole of FIG. 1 .
  • the circuit board according to the comparative example penetrates the insulating layer 10, the circuit pattern 20 disposed on the surface of the insulating layer 10, and the insulating layer 10, and a via portion 30 disposed thereon.
  • the insulating layer 10 has a plurality of layer structures.
  • the insulating layer 10 may include a first insulating layer 11 , a second insulating layer 12 disposed over the first insulating layer 11 , and a third insulating layer 12 disposed over the second insulating layer 12 . and an insulating layer 13 .
  • the circuit pattern 20 is disposed on the surface of the insulating layer 10 .
  • the circuit pattern 20 may include a first circuit pattern 21 disposed on the upper surface of the first insulating layer 11 , and a second circuit pattern 22 disposed on the upper surface of the first insulating layer 12 . and a third circuit pattern 23 disposed on an upper surface of the third insulating layer 13 .
  • the via portion 30 is disposed in the insulating layer 10 .
  • the via portion 30 is disposed in the first pad 31 disposed on one surface of the insulating layer 10 , the second pad 32 disposed on the other surface of the insulating layer 10 , and the insulating layer 10 , and a connection part 33 connecting the first pad 31 and the second pad 32 .
  • the via part 30 as described above forms a via hole in the insulating layer 10 through processing such as a laser, and fills the via hole with a metal material in the same way as electrolytic plating to form the connection part 33 .
  • the plating quality of the via part 30 is affected by the thickness of the insulating layer 10 . That is, the plating quality of the via portion disposed in the second insulating layer 12 is affected by the thickness of the second insulating layer 12 , and as the thickness of the second insulating layer 12 increases, the reliability decreases. .
  • the thickness of the insulating layer constituting the circuit board is increasing.
  • the void region A when the void region A is present in the connection portion 33 of the via portion 30 as described above, delamination may occur in the void region A, and further, the void region A ), there is a risk of fire due to the concentration of the electric field.
  • the surface roughness of the via portion 30 should be close to zero. That is, the signal transmission loss is representative of a conductor loss and a dielectric loss of a wiring such as the circuit pattern 20 or the via portion 30 .
  • the conductor loss of the wiring has a characteristic that the electric signal flows to the surface of the conductor as the higher-frequency signal is, and accordingly, a technique for controlling the surface state of the conductor is very important.
  • the glass fiber (GF) disposed inside the insulating layer is exposed on the surface of the via hole 33a in the comparative example. Accordingly, as shown in (b) of FIG. 2B , the surface roughness of the via portion 30 of the comparative example has a very large value due to the exposed glass fibers.
  • connection part 33 when the surface roughness of the connection part 33 is large, the resistance to movement or transmission of the signal increases because the signal is transmitted to the surface of the conductor, thereby increasing the signal transmission loss.
  • FIG 3 is a view showing a circuit board according to the first embodiment.
  • the circuit board includes an insulating layer 110 , a circuit pattern 120 , and a via part 130 .
  • the insulating layer 110 may be a support substrate of a circuit board on which a single circuit pattern is formed, but may mean an insulating region on which any one circuit pattern is formed among circuit boards having a plurality of stacked structures.
  • the insulating layer 110 may have a plurality of stacked structures.
  • the insulating layer 110 may include the first insulating layer 111 .
  • the insulating layer 110 may include a second insulating layer 112 disposed on the first insulating layer 111 .
  • the insulating layer 110 may include a third insulating layer 113 disposed on the second insulating layer 112 .
  • the insulating layer 110 may include a fourth insulating layer 114 disposed under the first insulating layer 111 .
  • the insulating layer 110 may include a fifth insulating layer 115 disposed under the fourth insulating layer 114 .
  • At least one of the first insulating layer 111 , the second insulating layer 112 , the third insulating layer 113 , the fourth insulating layer 114 , and the fifth insulating layer 115 is rigid. ) or may be flexible.
  • at least one of the first insulating layer 111 , the second insulating layer 112 and the third insulating layer 113 , the fourth insulating layer 114 and the fifth insulating layer 115 is glass or It may contain plastic.
  • At least one of the first insulating layer 111 , the second insulating layer 112 and the third insulating layer 113 , the fourth insulating layer 114 and the fifth insulating layer 115 is soda lime glass Chemically tempered/semi-tempered glass such as (soda lime glass) or aluminosilicate glass, or polyimide (PI), polyethylene terephthalate (PET), propylene glycol (PPG) polycarbonate It may contain a reinforced or soft plastic such as (PC), or may contain sapphire.
  • soda lime glass Chemically tempered/semi-tempered glass such as (soda lime glass) or aluminosilicate glass, or polyimide (PI), polyethylene terephthalate (PET), propylene glycol (PPG) polycarbonate
  • PI polyimide
  • PET polyethylene terephthalate
  • PPG propylene glycol
  • PC propylene glycol
  • At least one of the first insulating layer 111, the second insulating layer 112, the third insulating layer 113, the fourth insulating layer 114, and the fifth insulating layer 115 is formed of an optical isotropic film.
  • at least one of the first insulating layer 111 , the second insulating layer 112 , the third insulating layer 113 , the fourth insulating layer 114 , and the fifth insulating layer 115 is cyclic (COC).
  • Olefin Copolymer COP (Cyclic Olefin Polymer), optical isotropic polycarbonate (polycarbonate, PC), or optical isotropic polymethyl methacrylate (PMMA) may be included.
  • At least one of the first insulating layer 111 , the second insulating layer 112 , the third insulating layer 113 , the fourth insulating layer 114 , and the fifth insulating layer 115 has a partially curved surface. It can be bent while holding. That is, at least one of the first insulating layer 111 , the second insulating layer 112 , the third insulating layer 113 , the fourth insulating layer 114 , and the fifth insulating layer 115 is partially flat. It can be bent while having a partially curved surface.
  • At least one of the first insulating layer 111 , the second insulating layer 112 , the third insulating layer 113 , the fourth insulating layer 114 and the fifth insulating layer 115 has a curved end. It has a surface that is curved while having a random curvature, and can be curved or bent.
  • At least one of the first insulating layer 111 , the second insulating layer 112 , the third insulating layer 113 , the fourth insulating layer 114 , and the fifth insulating layer 115 has a flexible characteristic. It may be a flexible substrate. In addition, at least one of the first insulating layer 111 , the second insulating layer 112 , the third insulating layer 113 , the fourth insulating layer 114 , and the fifth insulating layer 115 is curved. ) or a bent substrate.
  • a circuit pattern 120 is disposed on the surfaces of the first insulating layer 111 , the second insulating layer 112 , the third insulating layer 113 , the fourth insulating layer 114 , and the fifth insulating layer 115 , respectively.
  • the circuit pattern 120 may be disposed on the upper and lower surfaces of the first insulating layer 111 .
  • the circuit pattern 120 may be disposed on the upper surface of the second insulating layer 112 .
  • the circuit pattern 120 may be disposed on the upper surface of the third insulating layer 113 .
  • the circuit pattern 120 may be disposed on the lower surface of the fourth insulating layer 114 .
  • the circuit pattern 120 may be disposed on the lower surface of the fifth insulating layer 115 .
  • the circuit pattern 120 as described above is a wiring that transmits an electrical signal, and may be formed of a metal material having high electrical conductivity.
  • the circuit pattern 120 may include at least one metal selected from gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper (Cu), and zinc (Zn). It may be formed of a material.
  • the circuit pattern 120 is at least selected from gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper (Cu), and zinc (Zn) having excellent bonding strength. It may be formed of a paste including a single metal material or a solder paste.
  • the circuit pattern 120 may be formed of copper (Cu), which has high electrical conductivity and is relatively inexpensive.
  • the circuit pattern 120 can be formed by an additive process, a subtractive process, a modified semi additive process (MSAP), and a semi-additive process (SAP) process, which are typical circuit board manufacturing processes. and a detailed description thereof will be omitted here.
  • MSAP modified semi additive process
  • SAP semi-additive process
  • the via portion 130 is disposed in the first insulating layer 111 , the second insulating layer 112 , the third insulating layer 113 , the fourth insulating layer 114 , and the fifth insulating layer 115 . .
  • the via portion 130 may electrically connect the circuit patterns 120 disposed on different layers to each other.
  • a part of the configuration of the via part 130 may include the circuit pattern 120 . This will be described in more detail below.
  • the via part 130 may be formed by filling an inside of a through hole (not shown) penetrating at least one insulating layer among the plurality of insulating layers with a conductive material.
  • the through hole may be formed by any one of machining methods, including mechanical, laser, and chemical machining.
  • machining methods including mechanical, laser, and chemical machining.
  • methods such as milling, drilling, and routing can be used, and when formed by laser processing, UV or CO 2 laser method is used.
  • UV or CO 2 laser method is used.
  • at least one insulating layer among the plurality of insulating layers may be opened using chemicals including aminosilane, ketones, and the like.
  • the processing by the laser is a cutting method in which a part of the material is melted and evaporated by concentrating optical energy on the surface to take a desired shape, and complex formation by a computer program can be easily processed, and in other methods, cutting Even difficult composite materials can be machined.
  • the processing by the laser can have a cutting diameter of at least 0.005mm, and has a wide advantage in a range of possible thicknesses.
  • the laser processing drill it is preferable to use a YAG (Yttrium Aluminum Garnet) laser, a CO 2 laser, or an ultraviolet (UV) laser.
  • the YAG laser is a laser that can process both the copper foil layer and the insulating layer
  • the CO 2 laser is a laser that can process only the insulating layer.
  • the via portion 130 may be formed by filling the inside of the through hole with a conductive material.
  • the metal material forming the via portion 130 may be any one material selected from copper (Cu), silver (Ag), tin (Sn), gold (Au), nickel (Ni), and palladium (Pd).
  • the conductive material filling may use any one or a combination of electroless plating, electrolytic plating, screen printing, sputtering, evaporation, inkjetting and dispensing. .
  • the via part 130 may include a first pad 131 , a second pad 132 , a third pad 133 , and a connection part 134 .
  • the first pad 131 and the second pad 132 may be a part of the circuit pattern 120 .
  • the first pad 131 is any one of circuit patterns disposed on different layers
  • the second pad 132 is the first pad 131 of the circuit patterns disposed on different layers. It may be another circuit pattern other than .
  • the circuit pattern 120 may include a trace, which is a wiring line that is disposed on the insulating layer and transmits a signal, and a via pad directly connected to the via part.
  • the via 130 may be formed to pass through the second insulating layer 112 .
  • the first pad 131 may be a circuit pattern disposed under the second insulating layer 112 , preferably a circuit pattern disposed on the upper surface of the first insulating layer 111 .
  • the second pad 132 may be a circuit pattern disposed on the second insulating layer 112 , preferably a circuit pattern disposed on the upper surface of the second insulating layer 112 .
  • the first pad 131 and the second pad 132 are configured as a single layer, this may vary depending on a manufacturing method of the first pad 131 and the second pad 132 .
  • the first pad 131 and the second pad 132 may have a two-layer structure.
  • the first pad 131 and the second pad 132 may have a two-layer structure including a seed layer.
  • connection part 134 may electrically connect the circuit patterns 120 disposed on different layers.
  • connection part 134 may connect the first pad 131 and the second pad 132 disposed on different layers.
  • an additional third pad 133 may be disposed between the connection part 134 and the first pad 131 according to the thickness of the insulating layer on which the connection part 134 is disposed.
  • the second insulating layer 112 may have a range of 5 ⁇ m to 300 ⁇ m.
  • a third pad 133 may be additionally disposed between the connection part 134 and the first pad 131 .
  • the thickness of the second insulating layer 112 may mean a linear distance from the top surface of the first pad 131 to the top surface of the second insulating layer 112 .
  • connection part 134 should be formed to correspond to the thickness of the second insulating layer 112 .
  • a void region may occur in the process of forming the connection part 134 .
  • an additional third pad 133 is disposed between the connection part 134 and the first pad 131 .
  • the thickness of the connection part 134 may be reduced by the thickness of the third pad 133 from the thickness of the second insulating layer 112 .
  • a void area generated in the process of plating the connection part 134 may be removed. And, as the void region is removed, the reliability of the circuit board may be improved.
  • the thickness of the third pad 133 may be determined by the thickness of the second insulating layer 112 .
  • the thickness of the third pad 133 may be 50% to 80% of the thickness of the second insulating layer 112 .
  • the thickness of the third pad 133 is formed to be less than 50% of the thickness of the second insulating layer 112 , a void region may be included in the connection part 134 , which may cause reliability problems.
  • the thickness of the third pad 133 exceeds 80% of the thickness of the second insulating layer 112 , as the thickness of the connection part 134 decreases, the function of the via part may not be normally performed.
  • the third pad 133 may have the same thickness as the first pad 131 . Also, according to an embodiment, the thickness of the third pad 133 may be different from that of the first pad 131 . This may be determined according to the processing capability of the equipment for forming the third pad 133 .
  • the third pad 133 may be formed as a single layer according to the thickness of the second insulating layer 112 , , alternatively may be composed of a plurality of layers.
  • the third pad 133 can be formed to have a thickness greater than that of the first pad 131 , the thickness of the third pad 133 is equal to the thickness of the second insulating layer 112 . can be determined accordingly. This will be described in more detail below.
  • At least one of the insulating layers 101 , 102 , 103 , 104 , and 105 may have a low dielectric constant.
  • At least one of the insulating layers 101 , 102 , 103 , 104 , and 105 may have a coefficient of thermal expansion of 50 ppm/° C. or less.
  • the insulating layers 101 , 102 , 103 , 104 , and 105 may have a coefficient of thermal expansion of 15 ppm/°C to 50 ppm/°C.
  • At least one of the insulating layers 101 , 102 , 103 , 104 , and 105 may have a low coefficient of thermal expansion, thereby minimizing cracks in the insulating layer due to temperature change.
  • At least one of the insulating layers 101 , 102 , 103 , 104 , and 105 may be formed of two materials.
  • at least one of the insulating layers 101 , 102 , 103 , 104 , and 105 may include a material in which two compounds are mixed.
  • at least one of the insulating layers 101 , 102 , 103 , 104 , and 105 may include a first compound and a second compound.
  • the first material and the second material may be included in a certain ratio range.
  • the first material and the second material may be included in a ratio of 4:6 to 6:4.
  • At least one of the insulating layers 101 , 102 , 103 , 104 , and 105 may further include inorganic particles.
  • at least one of the insulating layers 101 , 102 , 103 , 104 , and 105 may further include inorganic particles such as silicon dioxide (SiO 2 ).
  • the inorganic particles may be included in an amount of about 55 wt% to about 70 wt% based on the entirety of at least one of the insulating layers 101 , 102 , 103 , 104 , and 105 .
  • the ratio of the inorganic particles is out of the above range, the size of the coefficient of thermal expansion or the dielectric constant may be increased by the inorganic particles, and thus properties of the insulating layer may be deteriorated.
  • first material and the second material may be chemically non-bonded with each other in at least one of the insulating layers 101 , 102 , 103 , 104 and 105 .
  • first material including the first compound and the second material including the second compound may be chemically bonded directly or through a separate linking group.
  • the first material may include a material having an insulating property.
  • the first material may have improved mechanical properties due to high impact strength.
  • the first material may include a resin material.
  • the first material may include a first compound such as polyphenyl ether (PPE).
  • the first material may include a plurality of the first compounds, and the first compounds may be formed by chemically bonding with each other.
  • the first compound may be linearly connected to each other by a covalent bond (or a pi pi ( ⁇ - ⁇ ) bond).
  • the first compounds may be formed by chemically bonding with each other so that the first material has a molecular weight of about 300 to 500.
  • the second material may include a second compound.
  • the second material may be formed by chemically bonding a plurality of second compounds to each other.
  • the second compound may include a material having a low dielectric constant and a coefficient of thermal expansion.
  • the second compound may include a material having improved mechanical strength.
  • the second compound may include tricyclodecane and a terminal group connected to the tricyclodecane.
  • the terminal group connected to the tricyclodecane may include an acrylate group, an epoxide group, a carboxyl group, a hydroxyl group, and an isocyanate group.
  • C carbon double bond
  • FIG. 4 is a view showing the structure of the via part according to the 1-1 embodiment
  • FIG. 5 is a view showing the structure of the via part according to the 1-2 embodiment
  • FIG. FIG. 7 is a view showing the structure of a via part according to Examples 1-4.
  • each structure of the via part 130 shown in FIGS. 4 to 7 may be divided according to the thickness of the insulating layer on which the via part 130 is disposed.
  • the circuit board includes insulating layers 111 and 112 .
  • the via part 130 may be disposed on any one of the insulating layers 111 and 112 .
  • the second insulating layer 112 on which the via portion 130 is disposed will be referred to as an insulating layer.
  • the via 130 is disposed to pass through the insulating layer 112 .
  • the via part 130 includes a first pad 131 disposed on one surface of the insulating layer 112 and a second pad 132 disposed on the other surface of the insulating layer 112 .
  • the first pad 131 may be disposed under the lower surface of the insulating layer 112 .
  • the second pad 132 may be disposed on the upper surface of the insulating layer 112 .
  • the connection part 134 may be disposed in the insulating layer 112 .
  • the thickness of the insulating layer 112 in the embodiment may be greater than 20 ⁇ m.
  • a third pad 133 may be additionally disposed between the connection part 134 and the first pad 131 .
  • the thickness of the connection part 134 is smaller than the thickness of the insulating layer 112 .
  • the thickness of the insulating layer 112 may mean a linear distance from the upper surface of the first pad 131 to the lower surface of the second pad 132 .
  • connection portion was disposed between the first pad and the second pad regardless of the thickness of the insulating layer.
  • the connection portion was formed to have the same thickness as the thickness of the insulating layer corresponding to the distance between the first pad and the second pad. And, in this case, a plating defect such as a void area occurs in the connection part.
  • a third pad 133 is additionally disposed between the first pad 131 and the connection part 134 to reduce the thickness of the connection part 134 by the thickness of the third pad 133 .
  • the thickness of the connection part 134 may be less than 20 ⁇ m.
  • the thickness of the connection part 134 may correspond to the thickness of the insulating layer 112 minus the thickness of the third pad 133 .
  • the first pad 131 may be disposed on one surface of the insulating layer to have a first thickness T1.
  • the third pad 133 may be disposed on the first pad 131 to have a second thickness T2 corresponding to the first thickness T1 .
  • the connection part 134 may be disposed on the third pad 133 to have a fourth thickness T4 .
  • the thickness of the insulating layer 112 may have a third thickness T3 greater than 20 ⁇ m and smaller than 40 ⁇ m.
  • the thickness of the insulating layer 112 may correspond to a distance from the upper surface of the first pad 131 to the lower surface of the second pad 132 .
  • connection part was formed to have the same thickness as the thickness T3 of the insulating layer.
  • connection part 134 is formed with a fourth thickness T4 smaller than the third thickness T3 of the insulating layer 112 , and thus the void area may be removed to improve reliability.
  • upper and lower surfaces of the first pad 131 may have the same width.
  • upper and lower surfaces of the first pad 131 may have a first width W1 .
  • upper and lower surfaces of the second pad 132 may have the same width.
  • upper and lower surfaces of the second pad 132 may have a second width W2 .
  • the third pad 133 is disposed on the first pad 131 , and may have a third width W3 smaller than the first width W1 of the first pad 131 .
  • the third width W3 of the third pad 133 may be the same as the first width W1 , but as the width of the third pad 133 increases, the signal loss in the circuit pattern increases. may occur, and accordingly, the width of the third pad 133 is made smaller than the width of the first pad 131 .
  • connection part 134 may have different widths on the upper surface and the lower surface.
  • the width of the connection part 134 may gradually decrease from the upper surface to the lower surface.
  • the width of the lower surface of the connection part 134 may be formed to have a fourth width W4 smaller than the third width W3 of the third pad 133 . That is, the third pad 133 may function as a stopper in the process of forming the via hole constituting the connection part 134 , and accordingly, the third pad 133 is the lower surface of the connection part 134 .
  • This branch may be formed to have a third width W3 greater than the fourth width W4 .
  • connection part 134 may have a fifth width W5 greater than the fourth width W4 of the lower surface of the connection part 134 .
  • the circuit pattern 120 may be disposed on the lower surface of the insulating layer 112 to correspond to the first pad 131 .
  • the first pad 131 may be one of a plurality of circuit patterns 120 disposed on the lower surface of the insulating layer 112 .
  • a plurality of circuit patterns are disposed on the lower surface of the insulating layer 112 .
  • the circuit patterns constituting the via portion 130 have a two-layer structure including the third pad 133 , and the remaining circuits except for the third pad 133 .
  • the pattern may have a one-layer structure.
  • the circuit pattern disposed in a region vertically overlapping with the connection part 134 may be the first pad 131 .
  • the via 130A passes through the insulating layer 112A.
  • the via portion 130A includes a first pad 131A disposed on one surface of the insulating layer 112A and a second pad 132A disposed on the other surface of the insulating layer 112A.
  • the first pad 131A may be disposed under the lower surface of the insulating layer 112A according to a position where the insulating layer 112A is disposed among the plurality of insulating layers.
  • the second pad 132A may be disposed on the upper surface of the insulating layer 112A.
  • the connection part 134A may be disposed in the insulating layer 112A.
  • the thickness of the insulating layer 112A in the embodiment may be less than 20 ⁇ m. Accordingly, in the via part 130A, a third pad that may be disposed between the connection part 134A and the first pad 131A may be omitted.
  • the void region in the connection part 134A may be removed without the third pad, and thus the third pad may be omitted.
  • the first pad 131A may be disposed on one surface of the insulating layer to have a first thickness T1. Also, the connection part 134A may be disposed on the first pad 131A to have a thickness T3-1 of 3-1.
  • the insulating layer 112A may have a 3-1th thickness T3-1 that is less than 20 ⁇ m. That is, the thickness of the insulating layer 112A and the thickness of the connecting portion 134A may have the same 3-1 thickness T3 - 1 .
  • the circuit board includes an insulating layer 112B and a via portion 130B.
  • the via portion 130B is disposed to pass through the insulating layer 112B.
  • the via portion 130B includes a first pad 131B disposed on one surface of the insulating layer 112B and a second pad 132B disposed on the other surface of the insulating layer 112B.
  • the drawing shows that the first pad 131B is buried in the lower region of the insulating layer 112B, the present invention is not limited thereto.
  • the first pad 131B may be disposed under the lower surface of the insulating layer 112B.
  • the second pad 132B may be disposed on the upper surface of the insulating layer 112B.
  • the connection part 134B may be disposed in the insulating layer 112B.
  • the thickness of the insulating layer 112 in the embodiment may be greater than 40 ⁇ m.
  • a plurality of third pads 133 - 1 and 133 - 2 may be additionally disposed between the connection portion 134B and the first pad 131 .
  • the thickness of the connection part 134B is smaller than the thickness of the insulating layer 112B.
  • the thickness of the insulating layer 112B may mean a distance from the top surface of the first pad 131B to the bottom surface of the second pad 132B.
  • third pads 133-1 and 133-2 are additionally disposed between the first pad 131B and the connection part 134B, so that the third pads 133-1 and 133-2 have The thickness of the connection part 134B is reduced by the thickness. For example, even if the thickness of the insulating layer 112B is greater than 40 ⁇ m, the thickness of the connection portion 134B is less than 20 ⁇ m. In other words, the thickness of the connection part 134B may correspond to the thickness of the insulating layer 112B minus the thickness of the third pads 133 - 1 and 133 - 2 .
  • the third pads 133 - 1 and 133 - 2 may have a thickness of 20 ⁇ m or more depending on manufacturing process capabilities.
  • the third pads 133 - 1 and 133 - 2 may have a plurality of layer structures. That is, when the third pads 133-1 and 133-2 are formed of only one layer, the thickness of the connection part 134B is 20 ⁇ m because the thickness of the insulating layer 112B exceeds 40 ⁇ m. Excessive voiding may occur. Accordingly, in the embodiment, when the thickness of the insulating layer 112B is greater than 40 ⁇ m, the third pads 133 - 1 and 133 - 2 are formed with a plurality of layers as described above.
  • the first pad 131B may be disposed on one surface of the insulating layer to have a first thickness T1.
  • the third pad 133B may be disposed on the first pad 131B to have a second thickness T2 corresponding to the first thickness T1 .
  • the connection part 134B may be disposed on the third pads 133 - 1 and 133 - 2 to have a fourth thickness T4.
  • the thickness of the insulating layer 112B may have a 3-2th thickness T3 - 2 greater than 40 ⁇ m.
  • the thickness of the insulating layer 112B may correspond to a distance from the top surface of the first pad 131B to the bottom surface of the second pad 132B.
  • a 3-1 pad 133 - 1 is disposed on the first pad 131B, and a 3 - 1 th width W3 - 1 is smaller than the first width W1 of the first pad 131B.
  • the 3-1 th width W3 - 1 of the 3 - 1 th pad 133 - 1 may be the same as the first width W1 , but the 3 - 1 th pad 133 - 1 .
  • the width of the 3-1 th pad 133 - 1 is made smaller than the width of the first pad 131B.
  • a 3-2 pad 133-2 is disposed on the 3-1 pad 133-1, and a 3-1 width W3-1 of the 3-1 pad 133-1 is provided. ) may have a smaller 3-2th width W3-2.
  • the 3-2th width W3-2 of the 3-2nd pad 133-2 may be the same as the 3-1th width W3-1, but the 3-2th pad 133-2 may have the same width W3-1.
  • the width of the 3-2th pad 133-2 is smaller than the width of the 3-1th pad 133-1. make it small
  • connection portion 134B may have different widths on the upper surface and the lower surface.
  • the width of the connecting portion 134B may gradually decrease from the upper surface to the lower surface.
  • a width of a lower surface of the connection part 134B may be formed to have a fourth width W4 smaller than a 3-2th width W3-2 of the 3-2th pad 133-2. That is, the 3-2 pad 133 - 2 may function as a stopper in the process of forming the via hole constituting the connection portion 134B, and thus the 3 - 2 pad 133 - 2 . may be formed to have a 3-2th width W3-2 greater than a fourth width W4 of the lower surface of the connection part 134B.
  • connection part 134B may have a fifth width W5 greater than the fourth width W4 of the lower surface of the connection part 134B.
  • the circuit pattern 120 may be disposed on the lower surface of the insulating layer 112B to correspond to the first pad 131B.
  • the first pad 131B may be one of the plurality of circuit patterns 120 disposed on the lower surface of the insulating layer 112B.
  • a plurality of circuit patterns are disposed on the lower surface of the insulating layer 112B.
  • the circuit pattern constituting the via portion 130B has a three-layer structure including the third pads 133-1 and 133-2. and the remaining circuit patterns excluding this may have a one-layer structure.
  • the circuit pattern disposed in a region vertically overlapping with the connection portion 134B may be the first pad 131B.
  • the circuit board includes an insulating layer 112B and a via portion 130B.
  • the via portion 130B is disposed to pass through the insulating layer 112B.
  • the via portion 130B includes a first pad 131B disposed on one surface of the insulating layer 112B and a second pad 132B disposed on the other surface of the insulating layer 112B.
  • the drawing shows that the first pad 131B is buried in the lower region of the insulating layer 112B, the present invention is not limited thereto.
  • the first pad 131B may be disposed under the lower surface of the insulating layer 112B.
  • the second pad 132B may be disposed on the upper surface of the insulating layer 112B.
  • the connection part 134B may be disposed in the insulating layer 112B.
  • the thickness of the insulating layer 112B in the embodiment may be greater than 40 ⁇ m.
  • a third pad 133 - 3 may be additionally disposed between the connection portion 134B and the first pad 131 .
  • the thickness of the connection part 134B is smaller than the thickness of the insulating layer 112B.
  • the thickness of the insulating layer 112B may mean a distance from the top surface of the first pad 131B to the bottom surface of the second pad 132B.
  • connection portion was disposed between the first pad and the second pad regardless of the thickness of the insulating layer.
  • the connection portion was formed to have the same thickness as the thickness of the insulating layer corresponding to the distance between the first pad and the second pad. And, in this case, a plating defect such as a void area occurs in the connection part.
  • a third pad 133-3 is additionally disposed between the first pad 131B and the connecting portion 134B, and the connecting portion 134B is equal to the thickness of the third pad 133-3. to reduce the thickness of For example, even if the thickness of the insulating layer 112B is greater than 40 ⁇ m, the thickness of the connection portion 134B is less than 20 ⁇ m. In other words, the thickness of the connection part 134B may correspond to the thickness of the insulating layer 112B minus the thickness of the third pad 133 - 3 .
  • the third pad 133 - 3 may have a thickness greater than 20 ⁇ m according to manufacturing process capability. Accordingly, the third pad 133-3 may have a single-layer structure different from that of the third pads 133-1 and 133-2 in FIG. 6 . That is, the thickness of the third pad 133 - 3 may correspond to the sum of the thicknesses of the third pads 133 - 1 and 133 - 2 having the two-layer structure in FIG. 6 .
  • the first pad 131B may be disposed on one surface of the insulating layer to have a first thickness T1.
  • the third pad 133B may be disposed on the first pad 131B to have a 2-3 th thickness T2 - 3 greater than the first thickness T1 .
  • the connection part 134B may be disposed on the third pad 133 to have a fourth thickness T4 .
  • the thickness of the insulating layer 112B may have a 3-2th thickness T3 - 2 greater than 40 ⁇ m.
  • the thickness of the insulating layer 112B may correspond to a distance from the top surface of the first pad 131B to the bottom surface of the second pad 132B.
  • the 3-3 pad 133-3 is disposed on the first pad 131B, and the 3-1th width W3-1 is smaller than the first width W1 of the first pad 131B.
  • the 3-1 th width W3 - 1 of the 3 - 3 pad 133 - 3 may be the same as the first width W1 , but the 3 - 3 pad 133 - 3 .
  • the width of the 3-3 pad 133-3 is made smaller than the width of the first pad 131B.
  • connection portion 134B may have different widths on the upper surface and the lower surface.
  • the width of the connecting portion 134B may gradually decrease from the upper surface to the lower surface.
  • the width of the lower surface of the connection part 134B may be formed to have a fourth width W4 that is smaller than the third-third width W3-3 of the 3-3 pad 133-3. That is, the 3-3 pad 133-3 may function as a stopper in the process of forming the via hole constituting the connection part 134B, and accordingly, the 3-3 pad 133-3 may be formed to have a third-third width W3-3 greater than a fourth width W4 of the lower surface of the connection portion 134B.
  • connection part 134B may have a fifth width W5 greater than the fourth width W4 of the lower surface of the connection part 134B.
  • the circuit pattern 120 may be disposed on the lower surface of the insulating layer 112B to correspond to the first pad 131B.
  • the first pad 131B may be one of the plurality of circuit patterns 120 disposed on the lower surface of the insulating layer 112B.
  • a plurality of circuit patterns are disposed on the lower surface of the insulating layer 112B.
  • the circuit pattern constituting the via portion 130B has a two-layer structure including the third pad 133-3, except for this.
  • the remaining circuit patterns may have a one-layer structure.
  • the circuit pattern disposed in a region vertically overlapping with the connection portion 134B may be the first pad 131B.
  • FIG. 8 to 14 are views showing the manufacturing method of the circuit board shown in FIG. 3 in order of process.
  • a first insulating layer 111 which is a basic material in manufacturing a circuit board, is prepared.
  • the first insulating layer 111 may be a core insulating layer, but is not limited thereto.
  • the first insulating layer 111 is a substrate on which an electric circuit capable of changing wiring is formed, and may include all of a printed circuit board, a wiring board, and an insulating substrate made of an insulating material capable of forming circuit patterns on the surface.
  • a metal layer (not shown) may be disposed on at least one surface of the first insulating layer 111 .
  • the metal layer may be a seed layer for forming a circuit pattern to be disposed on the surface of the first insulating layer 111 .
  • the metal layer may be formed by electroless plating.
  • copper clad laminate CCL may be used.
  • roughness may be provided to the surface of the first insulating layer 111 so that plating proceeds smoothly.
  • a circuit pattern 120 is formed on the surface of the first insulating layer 111 .
  • the circuit pattern 120 is disposed on the surface of the first insulating layer 111 and may include a trace serving as a signal transmission wiring line and a first pad 131 directly connected to the via portion.
  • a third pad 133 is formed on the first pad 131 of the circuit patterns 120 disposed on the surface of the first insulating layer 111 .
  • the thickness of the second insulating layer 112 or the fourth insulating layer 114 to be disposed on or below the first insulating layer 111 is determined, and the The third pad 133 may be selectively formed based on the determined thickness of the second insulating layer 112 or the fourth insulating layer 114 .
  • whether the third pad 133 is formed is determined according to the thickness of the second insulating layer 112 or the fourth insulating layer 114 , and when it is determined that the third pad 133 is formed , the number of layers or thickness thereof can be determined.
  • a second insulating layer 112 and a fourth insulating layer 114 are laminated on the upper and lower portions of the first insulating layer 111 , respectively.
  • a through hole (VH or via hole) is formed in the first insulating layer 111 and the fourth insulating layer 114 to expose the third pad 133 , respectively.
  • a metal material is filled in the through hole to form a via part connection part 134 directly connected to the third pad 133 .
  • the metal material forming the connection part 134 may be any one material selected from copper (Cu), silver (Ag), tin (Sn), gold (Au), nickel (Ni), and palladium (Pd).
  • the conductive material may be filled using any one or a combination of electroless plating, electrolytic plating, screen printing, sputtering, evaporation, inkjetting and dispensing.
  • a second pad 132 directly connected to the connection part 134 is formed on the surfaces of the second insulating layer 112 and the fourth insulating layer 114 .
  • the process of forming the third pad 133 may be performed according to the thickness of the insulating layer as follows.
  • the third pad may have the structure of the 1-1 embodiment illustrated in FIG. 4 , the structure of the 1-2 embodiment illustrated in FIG. 5 , or FIG. 6 . It may have the structure of the 1-3 embodiment shown in , or it may have the structure of the 1-4th embodiment shown in FIG. 7 . Since this has been described in detail above, a description thereof will be omitted.
  • 15 is a diagram illustrating a circuit board according to a second embodiment.
  • the circuit board includes an insulating layer 1110 , a circuit pattern 1120 , and a via part 1130 . Since the insulating layer 1110 and the circuit pattern 1120 have already been described in detail in the first embodiment, a detailed description thereof will be omitted.
  • the via part 1130 may include a first pad 1131 , a second pad 1132 , a resin layer 1133 , and a connection part 1134 .
  • the resin layer 1133 may be disposed between the connection part 1134 and the second insulating layer 1112 according to the surface roughness of the inner wall of the via hole.
  • the surface roughness of the outer surface of the connection part 1134 may correspond to the surface roughness of the configuration in contact with the connection part 1134 .
  • the surface roughness of the connection part 1134 may have a value corresponding to the surface roughness of the inner wall of the via hole.
  • the via hole may be formed in the second insulating layer 1112 .
  • the glass fiber 1112a may be included in the second insulating layer 1112 to secure the strength of the second insulating layer 1112 .
  • a portion of the glass fiber 1112a may be exposed through the via hole. That is, the surface roughness of the inner wall of the via hole is affected by the glass fiber 1112a exposed through the via hole, and thus has a value greater than zero.
  • the inner wall of the via hole may have a surface roughness greater than a reference value.
  • connection part 1134 constituting the via part 1130 when the connection part 1134 constituting the via part 1130 is directly formed in the via hole, the surface roughness of the connection part 1134 has a value corresponding to the surface roughness of the inner wall of the via hole, Accordingly, it may have a value greater than the reference value.
  • a resin layer 1133 is additionally disposed between the connection part 1134 and the inner wall of the via hole, and the resin The layer 1133 causes the surface roughness of the inner wall of the via hole to have a value close to zero.
  • the surface roughness of the connection portion constituting the via portion in the comparative example had a value corresponding to the surface roughness of the inner wall of the via hole.
  • the surface roughness of the connection part in the comparative example was affected by the glass fiber exposed through the via hole, and accordingly, as the surface roughness was larger than the reference value, signal transmission loss occurred.
  • the surface roughness of the connection part 1134 constituting the via part 1130 in the embodiment is a value corresponding to the surface roughness of the resin layer 1133 coated on the inner wall of the via hole, not the surface roughness of the inner wall of the via hole. can have Accordingly, the surface roughness of the connection part 1134 in the embodiment is not affected by the glass fiber 1112a, and thus has a surface roughness value close to zero to minimize signal transmission loss.
  • FIG. 16 is a view showing the structure of a via part according to the 2-1 embodiment
  • FIG. 17 is a diagram showing the structure of the via part according to the 2-2 embodiment.
  • the embodiment of the structure of the via part 1130 in FIGS. 16 to 17 may be divided by the structure of the resin layer 1133 disposed in the via part 1130 .
  • the circuit board includes insulating layers 1111 and 1112 .
  • a via portion 1130 may be disposed on any one of the insulating layers 1111 and 1112 .
  • the second insulating layer 1112 on which the via portion 1130 is disposed will be described as an insulating layer.
  • the via portion 1130 is disposed to pass through the insulating layer 1112 .
  • the via portion 1130 includes a first pad 1131 disposed on one surface of the insulating layer 1112 and a second pad 1132 disposed on the other surface of the insulating layer 1112 .
  • the second pad 1132 may be disposed on the upper surface of the insulating layer 1112 .
  • the connection part 1134 may be disposed in the insulating layer 1112 .
  • the glass fiber 1112a may be included in the insulating layer 1112 in the embodiment.
  • the resin layer 1133 may be disposed between the inner wall of the via hole formed in the insulating layer 1112 and the connection part 1134 constituting the via part 1130 .
  • the resin layer 1133 may be formed by filling the glass fiber 1122a exposed through the via hole.
  • the resin layer 1133 filling the glass fiber 1122a exposed through the via hole may be included.
  • the resin layer 1133 may include the same insulating material as the insulating layer 1112 , but is not limited thereto.
  • the resin layer 1133 may be formed of a low-k resin.
  • the resin layer 1133 may be coated on the inner wall of the via hole by a spray method, but is not limited thereto, and the resin layer 1133 is buried in the glass fiber 1122a exposed through the via hole in various ways. It may be formed to have a structure that
  • a portion 1112b of the glass fiber 1122a protruding through the via hole of the insulating layer 1112 may be buried.
  • the glass fiber 1122a is included in the insulating layer 1112 .
  • the glass fiber 1122a includes a first portion disposed in the insulating layer 1112 and a second portion 1112b disposed in the resin layer 1133 .
  • the connection part 1134 is disposed on the resin layer 1133 , it has a value corresponding to the surface roughness of the outer surface of the resin layer 1133 .
  • the via part 1130 may include a metal layer 1135 disposed between the connection part 1134 and the resin layer 1133 .
  • the metal layer 1135 may be a plating seed layer for forming the connection part 1134 and the second pad 1132 by an electrolytic plating method.
  • the plating seed layer when the plating seed layer is included, the plating seed layer is disposed on the inner wall of the via hole of the insulating layer, and has a surface roughness corresponding to the surface roughness of the inner wall of the via hole.
  • the surface roughness of the metal layer 1135 is that of the via hole. It has a value corresponding to the surface roughness of the resin layer 1133 rather than the inner wall.
  • the metal layer 1135 may be disposed on an inner wall of the via hole and on at least one of an upper surface and a lower surface of the insulating layer 1112 .
  • the metal layer 1135 may be disposed between the upper surface of the insulating layer 1112 and the second pad 1132 .
  • the metal layer 1135 is formed between the lower surface of the insulating layer 1112 and the first pad ( 1131) may also be placed.
  • At least a portion of the resin layer 1133 may contact the first pad 1131 .
  • the resin layer 1133 may be disposed on the first pad 1131 exposed through the via hole.
  • the resin layer 1133 is disposed to expose at least a portion of the upper surface of the first pad 1131 , and thus the connection part 1134 and the first pad 1131 can be electrically connected to each other.
  • the upper surface of the first pad 1131 has a first portion in contact with the insulating layer 1112 , a second portion in contact with the resin layer 1133 , and a third portion in contact with the metal layer 1135 . It may include a portion and a fourth portion in contact with the connecting portion 1134 .
  • the circuit board includes insulating layers 1111 and 1112 .
  • a via portion 1130a may be disposed on any one of the insulating layers 1111 and 1112 .
  • the via portion 1130a includes a first pad 1131a disposed on one surface of the insulating layer 1112 and a second pad 1132a disposed on the other surface of the insulating layer 1112 .
  • the second pad 1132a may be disposed on the upper surface of the insulating layer 1112 .
  • the connection part 1134a may be disposed in the insulating layer 1112 .
  • the glass fiber 1112a may be included in the insulating layer 1112 in the embodiment.
  • the resin layer 1133a may be disposed between the inner wall of the via hole formed in the insulating layer 1112 and the connection part 1134a constituting the via part 1130a.
  • the resin layer 1133a may be formed by filling the glass fiber 1122a exposed through the via hole.
  • the resin layer 1133a filling the glass fiber 1122a exposed through the via hole may be included.
  • the resin layer 1133a may include the same insulating material as the insulating layer 1112 , but is not limited thereto. However, as the resin layer 1133a, a low-k resin may be used.
  • the resin layer 1133a may be coated on the inner wall of the via hole by a spray method, but is not limited thereto, and the resin layer 1133a may be formed in various ways.
  • the glass fiber 1122a may not be disposed in the resin layer 1133a according to the 2-2 embodiment.
  • Example 2-2 a process of removing the glass fiber 1122a exposed through the via hole may be performed before the resin layer 1133a is formed, and thus exposed through the via hole.
  • the old glass fibers 1122a may not be present. Accordingly, the glass fiber 1122a is not disposed in the resin layer 1133a in the second embodiment.
  • the inner wall of the via hole may have a curvature of a predetermined curvature.
  • the side surface 1133b of the resin layer 1133a in contact with the inner wall of the via hole may be formed as a curved surface having a curvature corresponding to the inner wall of the via hole.
  • the other side surface of the resin layer 1133a opposite to the side surface 1133b may be a flat surface rather than a curved surface. That is, the other side surface of the resin layer 1133a may be a plane having a predetermined inclination angle.
  • the resin layer in Example 2-1 is disposed while filling the glass fiber 1122a, and thus, has to have a width of at least a certain level depending on the exposure degree of the glass fiber 1122a.
  • the width of the resin layer increases, the area of the connection part 1134 decreases, which may cause a problem in signal transmission reliability. Therefore, in Example 2-2, a process of removing the glass fiber 1122a exposed through the via hole is performed before forming the resin layer 1133a, and thus the glass fiber 1122a is removed. After the resin layer 1133a is formed, the width of the resin layer 1133a can be minimized.
  • the via part 1130a may include a metal layer 1135a disposed between the connection part 1134a and the resin layer 1133a.
  • the metal layer 1135a may be a plating seed layer for forming the connection part 1134a and the second pad 1132a by using an electrolytic plating method.
  • the metal layer 1135a may be disposed on an inner wall of the via hole and on at least one of an upper surface and a lower surface of the insulating layer 1112 .
  • the metal layer 1135a may be disposed between the upper surface of the insulating layer 1112 and the second pad 1132a.
  • the metal layer 1135a is formed between the lower surface of the insulating layer 1112 and the first pad ( 1131a) may also be disposed.
  • FIG. 18 is a diagram illustrating a circuit board according to a third embodiment
  • FIG. 19 is a diagram illustrating a circuit board according to a fourth embodiment.
  • the via part includes only the third pad
  • the via part includes only the resin layer.
  • the via part may include both the third pad and the resin layer.
  • the third pad may have any one of the structures of FIGS. 4 to 7 according to the thickness of the insulating layer.
  • a via portion 2130 may be disposed on any one of the insulating layers 2111 and 2112 .
  • the via portion 2130 is disposed to pass through the insulating layer 2112 .
  • the via portion 2130 includes a first pad 2131 disposed on one surface of the insulating layer 2112 and a second pad 2132 disposed on the other surface of the insulating layer 2112 .
  • the second pad 2132 may be disposed on the upper surface of the insulating layer 1112 .
  • the connection part 2134 may be disposed in the insulating layer 2112 .
  • the glass fiber 2112a may be included in the insulating layer 2112 in the embodiment.
  • the resin layer 2133 may be disposed between the inner wall of the via hole formed in the insulating layer 2112 and the connection part 2134 constituting the via part 2130 .
  • the resin layer 2133 may be formed by filling the glass fiber 2122a exposed through the via hole.
  • the via part 2130 may include a metal layer 2135 disposed between the connection part 2134 and the resin layer 2133 .
  • the via part 2130 may include a third pad 2136 disposed between the first pad 1131 and the connection part 2134 .
  • the upper surface of the third pad 2136 may be divided into a portion in contact with the connection portion 2134 , a portion in contact with the metal layer 2135 , and a portion in contact with the resin layer 2133 .
  • the via part includes only the third pad
  • the via part includes only the resin layer.
  • the via portion may include both the third pad and the resin layer.
  • the third pad may have any one of the structures of FIGS. 4 to 7 according to the thickness of the insulating layer.
  • a via portion 2130a may be disposed on any one of the insulating layers 2111 and 2112 .
  • the via portion 2130a includes a first pad 2131a disposed on one surface of the insulating layer 2112 and a second pad 2132a disposed on the other surface of the insulating layer 2112 .
  • the second pad 2132a may be disposed on the upper surface of the insulating layer 2112 .
  • the connection part 2134a may be disposed in the insulating layer 2112 .
  • a process of removing the glass fiber 2122a exposed through the via hole may be performed, and thus the glass fiber 2122a exposed through the via hole ) may not exist. Accordingly, the glass fiber 2122a is not disposed in the resin layer 2133a.
  • the inner wall of the via hole may have a curvature of a predetermined curvature. Accordingly, the side surface 2133b of the resin layer 2133a in contact with the inner wall of the via hole may be formed as a curved surface having a curvature corresponding to the inner wall of the via hole.
  • the via portion 2130a may include a third pad 1136a and a metal layer 1135a.
  • the circuit board in the embodiment includes a via portion disposed in the insulating layer.
  • the via part includes a first pad disposed on one surface of the insulating layer, a second pad disposed on the other surface of the insulating layer, and a connection part disposed in the insulating layer and connecting the first pad and the second pad. do.
  • an additional third pad is disposed between the connection part and the first pad in order to solve a plating defect problem occurring in the connection part depending on the thickness of the insulating layer.
  • the thickness of the third pad may be determined by the thickness of the insulating layer.
  • the third pad may have the same thickness as the first pad, and may have a plurality of layer structures according to the thickness of the insulating layer. According to this embodiment, plating defects such as voids generated in the plating process of the via hole formed in the insulating layer can be solved, and thus the reliability of the circuit board can be improved. Further, according to the embodiment, the design freedom of the entire circuit board may be secured according to the design change of the via part.
  • the surface roughness value of the via portion may have a value substantially close to zero.
  • the insulating layer of the circuit board includes glass fibers, and thus the glass fibers may be exposed through the via holes in the process of forming the via holes. And, when the connection part of the via part is formed in a state in which the glass fiber is exposed, the surface roughness of the connection part is increased by the glass fiber, and thus a signal loss occurs.
  • a resin layer is formed on the inner wall of the via hole. Alternatively, the resin layer may cover the glass fiber exposed through the via hole.
  • the connecting portion of the via portion is formed on the resin layer formed on the inner wall of the via hole.
  • the outer surface of the connection part of the via part of the embodiment has a value corresponding to the surface roughness of the resin layer, which may be substantially close to zero. Accordingly, in the embodiment, the surface roughness of the connection part can be maintained at a value close to zero by removing the exposure of the glass fiber through the inner wall of the via hole of the insulating layer, and thus signal loss generated through the connection part can be minimized .

Landscapes

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Abstract

실시 예에 따른 회로 기판은, 상기 절연층에 형성된 비아 홀 내에 배치된 비아부를 포함하고, 상기 비아부는, 상기 절연층의 하면에 배치되는 제1 패드와, 상기 절연층의 상면에 배치되는 제2 패드와, 상기 비아 홀 내에 배치되고, 상기 제1 패드 위에 배치되는 제3 패드와, 상기 비아 홀 내에 배치되고, 상기 제2 패드와 상기 제3 패드 사이에 배치되는 연결부를 포함한다.

Description

회로 기판
실시 예는 회로기판에 관한 것이다.
최근 무선 데이터 트래픽 수요를 충족시키기 위해, 개선된 5G(5 th generation) 통신 시스템 또는 pre-5G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다. 여기에서, 5G 통신 시스템은 높은 데이터 전송률을 달성하기 위해 초고주파(mmWave) 대역(sub 6기가(6GHz), 28기가 28GHz, 38기가 38GHz 또는 그 이상 주파수)를 사용한다.
그리고, 초고주파 대역에서의 전파의 경로손실 완화 및 전파의 전달 거리를 증가 시키기 위해, 5G 통신 시스템에서는 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO), 어레이 안테나(array antenna) 등의 집척화 기술들이 개발 되고 있다. 이러한 주파수 대역들에서 파장의 수백 개의 활성 안테나로 이루어질 수 있는 점을 고려하면, 안테나 시스템이 상대적으로 커진다.
이러한 안테나 및 AP 모듈은 회로기판에 패턴닝되거나 실장되기 때문에, 회로기판의 저손실이 매우 중요하다. 이는, 활성 안테나 시스템을 이루는 여러 개의 기판들 즉, 안테나 기판, 안테나 급전 기판, 송수신기(transceiver) 기판, 그리고 기저대역(baseband) 기판이 하나의 소형장치(one compactunit)로 집적되어야 한다는 것을 의미한다.
또한, 5G 통신 환경에 적응하기 위한 패키지의 진화로 인해 회로기판의 재료나 이의 제조 공정에서의 물성적 특성이 우수한 재료로의 개발이 진행되고 있다.
이때, 얇은 두께를 목표로 하는 패키지 분야에서는 유전층 및 회로 패턴층 공정의 한계치를 극복하고 있으며, 안테나 등의 두꺼운 유전층을 필요로 하는 부분에서는 공정의 최적화를 통해 접근하고 있다.
그러나, 종래의 안테나 등의 두꺼운 유전층을 필요로 하는 회로 기판에서는, 유전층의 두께 증가로 인해 상기 유전층 내에 형성되는 비아의 신뢰성에 문제가 발생하고 있다.
또한, 상기 비아는 회로패턴을 갖는 기판의 일 측면에 관통 홀을 형성시킨 후에 도금을 진행하여 형성되고 있다.
이때, 상기 관통 홀은 물리적 방식이나 화학적 방식을 이용하여 형성되는데, 이때의 관통 홀의 내벽의 거칠기는 높은 값을 가지고 있으며, 이에 따라 상기 관통 홀 내에 형성되는 비아의 거칠기가 증가함에 따라 신호 손실이 발생하는 문제가 있다.
실시 예에서는 비아부를 구성하는 연결부의 일단에 일정 높이를 가지는 추가 패드를 형성하여, 상기 연결부의 도금 불량으로 발생하는 신뢰성 문제를 해결할 수 있는 회로기판을 제공하고자 한다.
또한, 실시 예에서는 비아부를 구성하는 연결부의 외측면의 거칠기가 0에 가까운 값을 가지도록 한 회로기판을 제공하고자 한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로기판은 절연층; 상기 절연층의 하면에 배치되는 제1 회로 패턴; 상기 절연층의 상면에 배치되는 제2 회로 패턴; 및 상기 절연층 내에 배치되고, 상기 제1 회로 패턴 및 상기 제2 회로 패턴을 연결하는 연결부를 포함하는 비아부를 포함하고, 상기 제1 회로 패턴은, 제1 트레이스 및 상기 비아부를 구성하고 상기 연결부와 연결되는 제1 패드를 포함하고, 상기 제2 회로 패턴은, 제2 트레이스 및 상기 비아부를 구성하고 상기 연결부와 연결되는 제2 패드를 포함하며, 상기 비아부는, 상기 제1 패드와 상기 연결부 사이에 배치되는 제3 패드를 포함한다.
또한, 상기 제1 패드의 상면에서 상기 제2 패드의 하면까지의 거리에 대응하는 상기 절연층의 두께는 20㎛를 초과한다.
또한, 상기 연결부의 하면은 상기 제3 패드의 상면과 직접 접촉하고, 상기 연결부의 상면은 상기 제2 패드의 하면과 직접 접촉한다.
또한, 상기 연결부의 두께는, 상기 절연층의 두께보다 작다.
또한, 상기 제3 패드는 상기 제1 패드와 동일한 두께를 가진다.
또한, 상기 제3 패드는, 상기 제1 패드보다 작은 폭을 가진다.
또한, 상기 연결부는, 상면 및 상기 상면보다 작은 폭을 가지는 하면을 포함하고, 상기 연결부의 하면의 폭은, 상기 제3 패드의 폭보다 작다.
또한, 상기 제3 패드의 층수 또는 두께는, 상기 절연층의 두께에 의해 결정된다.
또한, 상기 제1 패드의 상면에서 상기 제2 패드의 하면까지의 거리에 대응하는 상기 절연층의 두께는 40㎛를 초과하며, 상기 제3 패드는 적어도 2층으로 구성된다.
또한, 상기 제1 패드의 상면에서 상기 제2 패드의 하면까지의 거리에 대응하는 상기 절연층의 두께는 40㎛를 초과하며, 상기 제3 패드의 두께는 상기 제1 패드의 두께보다 크다.
한편, 회로기판의 제조 방법은 제1 절연층을 준비하고, 상기 제1 절연층의 상면에 제1 패드 및 제1 트레이스를 포함하는 제1 회로 패턴을 형성하고, 상기 제1 회로 패턴의 상기 제1 패드 상에 제3 패드를 형성하고, 상기 제1 절연층 상에 제2 절연층을 형성하고, 상기 제2 절연층에 상기 제3 패드를 노출하는 관통 홀을 형성하고, 상기 관통 홀 내에 상기 제3 패드와 연결되는 연결부 및 상기 제2 절연층 상에 상기 연결부와 연결되는 제2 패드를 포함하는 제2 회로 패턴을 형성하는 것을 포함하며, 상기 연결부의 하면은 상기 제1 트레이스의 상면보다 높게 위치한다.
또한, 상기 제1 패드의 상면에서 상기 제2 패드의 하면까지의 거리에 대응하는 상기 제2 절연층의 두께는 20㎛를 초과한다.
또한, 상기 연결부의 두께는, 상기 제2 절연층의 두께보다 작다.
또한, 상기 제3 패드는 상기 제1 패드와 동일한 두께를 가진다.
또한, 상기 제3 패드는, 상기 제1 패드보다 작은 폭을 가진다.
또한, 상기 연결부는, 상면 및 상기 상면보다 작은 폭을 가지는 하면을 포함하고, 상기 연결부의 하면의 폭은, 상기 제3 패드의 폭보다 작다.
또한, 상기 제1 패드의 상면에서 상기 제2 패드의 하면까지의 거리에 대응하는 상기 제2 절연층의 두께는 40㎛를 초과하며, 상기 제3 패드는 적어도 2층으로 구성된다.
또한, 상기 제1 패드의 상면에서 상기 제2 패드의 하면까지의 거리에 대응하는 상기 제2 절연층의 두께는 40㎛를 초과하며, 상기 제3 패드의 두께는 상기 제1 패드의 두께보다 크다.
실시 예에 따른 회로기판은 절연층; 및 상기 절연층에 형성된 비아 홀 내에 배치된 비아부를 포함하고, 상기 비아부는, 상기 절연층의 하면에 배치된 제1 패드; 상기 절연층의 상면에 배치된 제2 패드; 상기 절연층의 상기 비아 홀의 내벽에 배치되는 레진층; 및 상기 비아 홀 내에 배치되어 상기 제1 패드 및 상기 패드와 연결되는 연결부를 포함하고, 상기 연결부의 측면은 상기 레진층의 제1 측면과 직접 접촉한다.
또한, 상기 절연층은 내부에 유리 섬유를 포함하고, 상기 레진층 내에는, 상기 비아 홀을 통해 노출된 유리 섬유의 적어도 일부가 배치된다.
또한, 상기 비아 홀의 내벽과 접촉하는 상기 레진층의 제2 측면은 곡면을 포함한다.
또한, 상기 비아부는, 상기 레진층과 상기 연결부 사이에 배치되는 금속층을 포함한다.
또한, 상기 제1 패드의 상면은, 상기 절연층과 접촉하는 제1 부분과, 상기 레진층과 접촉하는 제2 부분과, 상기 금속층과 접촉하는 제3 부분과, 상기 연결부와 접촉하는 제4 부분을 포함한다.
또한, 상기 연결부의 측면과 접촉하는 상기 레진층의 제1 측면은 일정 경사각을 가지는 평면을 포함한다.
또한, 상기 연결부의 측면의 표면 거칠기는 상기 레진층의 제1 측면이 가지는 표면 거칠기에 대응한다.
한편, 실시 예에 따른 회로기판의 제조 방법은 절연층을 준비하고, 상기 절연층의 비아 홀을 형성하고, 상기 형성된 비아 홀의 내벽에 상기 비아 홀의 일부를 채우는 레진층을 형성하고, 상기 레진층 상에 상기 비아 홀의 나머지 일부를 채우는 연결부를 포함하는 비아부를 형성하는 것을 포함하고, 상기 연결부의 측면은 상기 레진층의 제1 측면과 직접 접촉한다.
또한, 상기 절연층은 내부에 유리 섬유를 포함하고, 상기 레진층을 형성하는 것은, 상기 비아 홀을 통해 노출된 유리 섬유를 매립하는 레진층을 형성하는 것을 포함한다.
또한, 상기 절연층은 내부에 유리 섬유를 포함하고, 상기 레진층을 형성하기 전에, 상기 비아 홀을 통해 노출되는 유리 섬유를 제거하는 것을 포함한다.
또한, 상기 비아 홀의 내벽과 접촉하는 상기 레진층의 제2 측면은 곡면을 포함한다.
또한, 상기 레진층이 형성되면, 상기 연결부의 시드층인 금속층을 형성하는 것을 포함한다.
또한, 상기 연결부의 측면과 접촉하는 상기 레진층의 제1 측면은 일정 경사각을 가지는 평면을 포함한다.
실시 예에서의 회로기판은 절연층 내에 배치되는 비아부를 포함한다. 이때, 상기 비아부는 절연층의 일면에 배치되는 제1 패드, 상기 절연층의 타면에 배치되는 제2 패드 및 상기 절연층 내에 배치되고, 상기 제1 패드 및 상기 제2 패드를 연결하는 연결부를 포함한다. 이때, 실시 예에서는 상기 절연층의 두께에 따라 상기 연결부에 발생하는 도금 불량 문제를 해결하기 위해, 상기 연결부와 상기 제1 패드 사이에 추가적인 제3 패드를 배치한다. 이때, 상기 제3 패드의 두께는 상기 절연층의 두께에 의해 결정될 수 있다. 또한, 상기 제3 패드는 제1 패드와 동일한 두께를 가지고, 상기 절연층의 두께에 따라 복수의 층 구조를 가질 수 있다. 이에 따른 실시 예에 의하면, 절연층 내에 형성되는 비아 홀의 도금 공정에서 발생하는 보이드(void)와 같은 도금 불량을 해결할 수 있으며, 이에 따른 회로기판의 신뢰성을 향상시킬 수 있다. 또한, 실시 예에 의하면, 비아부의 디자인 변경에 따라 전체적인 회로기판의 디자인 자유도를 확보할 수 있다.
또한, 실시 예에서의 회로기판은 비아부의 표면 거칠기 값이 실질적으로 0에 가까운 값을 가질 수 있다. 구체적으로, 회로 기판의 절연층에는 유리섬유가 포함되어 있으며, 이에 따라 상기 비아 홀을 형성하는 과정에서 상기 유리 섬유가 상기 비아 홀을 통해 노출될 수 있다. 그리고, 상기 유리 섬유가 노출된 상태에서 비아부의 연결부가 형성하는 경우, 상기 유리 섬유에 의해 상기 연결부의 표면 거칠기가 증가하고, 이에 따른 신호 손실이 발생하게 된다. 따라서, 실시 예에서는 상기 비아 홀을 형성한 후에, 상기 비아 홀의 내벽에 레진층을 형성한다. 이대, 상기 레진층은 상기 비아 홀을 통해 노출되는 유리 섬유를 덮을 수 있다. 또한, 상기 비아부의 연결부는 상기 비아 홀의 내벽에 형성된 레진층 상에 형성된다. 이에 따라, 실시 예의 비아부의 연결부의 외측면은 상기 레진층이 가지는 표면 거칠기에 대응하는 값을 가지게 되며, 이는 실질적으로 0에 가까운 값일 수 있다. 이에 따라, 실시 예에서는 절연층의 비아 홀의 내벽을 통한 유리 섬유의 노출을 제거하여 연결부의 표면 거칠기를 0에 가까운 값으로 유지할 수 있고, 이에 따라 상기 연결부를 통해 발생되는 신호 손실을 최소화할 수 있다.
또한, 실시 예에서는 비아부의 표면 거칠기를 최소화하여 고주파수 영역대의 전송 손실을 최소화할 수 있고, 이에 따라 고주파 대역을 사용하는 응용 제품에서 적용 가능한 회로기판을 제공할 수 있다.
도 1은 비교 예에 따른 회로기판을 나타낸 도면이다.
도 2a는 도 1의 비아부에서 발생하는 도금 불량을 나타낸 도면이다.
도 2b는 도 1의 비아 홀의 내벽을 나타낸 도면이다.
도 3은 제1 실시 예에 따른 회로기판을 나타낸 도면이다.
도 4는 제1-1 실시 예에 따른 비아부의 구조를 나타낸 도면이다.
도 5는 제1-2 실시 예에 따른 비아부의 구조를 나타낸 도면이다.
도 6은 제1-3 실시 예에 따른 비아부의 구조를 나타낸 도면이다.
도 7은 제1-4 실시 예에 따른 비아부의 구조를 나타낸 도면이다.
도 8 내지 도 14는 도 3에 도시된 회로기판의 제조 방법을 공정순으로 나타낸 도면이다.
도 15는 제2 실시 예에 따른 회로기판을 나타낸 도면이다.
도 16은 제2-1 실시 예에 따른 비아부의 구조를 나타낸 도면이다.
도 17은 제2-2 실시 예에 따른 비아부의 구조를 나타낸 도면이다.
도 18은 제3 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 19는 제4 실시 예에 따른 회로 기판을 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 비교 예에 따른 회로기판을 나타낸 도면이고, 도 2a는 도 1의 비아부에서 발생하는 도금 불량을 나타낸 도면이고, 도 2b는 도 1의 비아 홀의 내벽을 나타낸 도면이다.
도 1, 도 2a 및 도 2b를 참조하면, 비교 예에 따른 회로기판은 절연층(10), 절연층(10)의 표면에 배치되는 회로 패턴(20) 및 상기 절연층(10)을 관통하며 배치되는 비아부(30)를 포함한다.
절연층(10)은 복수의 층 구조를 가진다. 예를 들어, 절연층(10)은 제1 절연층(11), 상기 제1 절연층(11) 위에 배치된 제2 절연층(12) 및 상기 제2 절연층(12) 위에 배치된 제3 절연층(13)을 포함한다.
회로 패턴(20)은 절연층(10)의 표면에 배치된다. 예를 들어, 회로 패턴(20)은 제1 절연층(11)의 상면에 배치된 제1 회로 패턴(21), 상기 제1 절연층(12)의 상면에 배치된 제2 회로 패턴(22) 및 상기 제3 절연층(13)의 상면에 배치된 제3 회로 패턴(23)을 포함한다.
비아부(30)는 절연층(10) 내에 배치된다.
비아부(30)는 절연층(10)의 일면에 배치되는 제1 패드(31), 상기 절연층(10)의 타면에 배치되는 제2 패드(32) 및 상기 절연층(10) 내에 배치되고 상기 제1 패드(31)와 제2 패드(32)를 연결하는 연결부(33)를 포함한다.
상기와 같은 비아부(30)는 레이저 등과 같은 가공을 통해 절연층(10)에 비아 홀을 형성하고, 전해 도금과 같은 방식으로 상기 비아 홀 내를 금속 물질로 채워 연결부(33)를 형성하는 것에 의해 구현된다.
이때, 상기 비아부(30)의 도금 품질은 절연층(10)이 가지는 두께에 영향을 받는다. 즉, 제2 절연층(12) 내에 배치되는 비아부의 도금 품질은 상기 제2 절연층(12)의 두께에 영향을 받으며, 상기 제2 절연층(12)의 두께가 증가할수록 신뢰성이 감소하게 된다.
즉, 최근 5G 통신 환경에 적응하기 위하여, 회로기판을 구성하는 절연층의 두께가 증가하고 있는 추세이다.
이때, 도 2a에 도시된 바와 같이, 상기 절연층의 두께가 30㎛를 초과하는 경우, 절연층 내부에 형성된 비아 홀의 도금 공정에서 비아 홀의 일부가 채워지지 않는 보이드 영역(A)이 발생할 수 있고, 이에 따라 연결부의 내부 공간의 일부가 비어있는 불량이 발생하게 된다.
그리고, 상기와 같이 비아부(30)의 연결부(33)에 보이드 영역(A)이 존재하는 경우, 상기 보이드 영역(A)에서의 층간 박리(Delamination)가 발생할 수 있고, 또한 상기 보이드 영역(A)에 전기장(Electric Field)이 집중됨에 따른 화재 위험이 존재한다.
한편, 상기 비아부(30)는 고주파수 영역 대에서 신호 전송 손실을 최소화하기 위해, 표면 거칠기가 0에 가까운 값을 가져야 한다. 즉, 신호 전송 손실은 회로 패턴(20)이나 비아부(30)와 같은 배선의 도체 손실과 유전체의 손실이 대표적이다.
이때, 배선의 도체 손실은 고주파 신호일 수록 도체 표면으로 전기적 신호가 흐르는 특성을 가지며, 이에 따라 도체의 표면 상태를 제어하는 기술이 매우 중요하다. 그러나, 도 2b의 (a)에서와 같이, 비교 예에서의 상기 비아 홀(33a)의 표면에는 절연층 내부에 배치된 유리 섬유(GF, Glass Fiber)가 노출된다. 이에 의해, 도 2b의 (b)에서와 같이, 비교 예의 비아부(30)의 표면 거칠기는 상기 노출된 유리 섬유에 의해 매우 큰 값을 가지게 된다.
여기에서, 연결부(33)의 표면 거칠기가 클 경우, 도체의 표면으로 신호가 전달되기 때문에 신호의 이동 또는 전송에 대한 저항이 커지고, 이에 의해, 신호 전송 손실이 증가하는 문제를 가지고 있다.
도 3은 제1 실시 예에 따른 회로기판을 나타낸 도면이다.
도 3을 참조하면, 회로기판은 절연층(110), 회로 패턴(120) 및 비아부(130)를 포함한다.
절연층(110)은 단일 회로 패턴이 형성되는 회로기판의 지지 기판일 수 있으나, 복수의 적층 구조를 가지는 회로기판 중 어느 하나의 회로 패턴이 형성되어 있는 절연 영역을 의미할 수 있다.
절연층(110)은 복수의 적층 구조를 가질 수 있다.
예를 들어, 절연층(110)은 제1 절연층(111)을 포함할 수 있다. 또한, 절연층(110)은 제1 절연층(111) 위에 배치되는 제2 절연층(112)을 포함할 수 있다. 또한, 절연층(110)은 제2 절연층(112) 위에 배치되는 제3 절연층(113)을 포함할 수 있다. 또한, 절연층(110)은 제1 절연층(111) 아래에 배치되는 제4 절연층(114)을 포함할 수 있다. 또한, 절연층(110)은 제4 절연층(114) 아래에 배치되는 제5 절연층(115)을 포함할 수 있다.
예를 들어, 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115) 중 적어도 하나는 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115) 중 적어도 하나는 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115) 중 적어도 하나는, 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.
또한, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115) 중 적어도 하나는 광등방성 필름을 포함할 수 있다. 일례로, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115) 중 적어도 하나는 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.
또한, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115) 중 적어도 하나는 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115) 중 적어도 하나는 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115) 중 적어도 하나는 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.
또한, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115) 중 적어도 하나는 유연한 특성을 가지는 플렉서블(flexible) 기판일 수 있다. 또한, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115) 중 적어도 하나는 커브드(curved) 또는 벤디드(bended) 기판일 수 있다.
제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)의 표면에는 각각 회로 패턴(120)이 배치될 수 있다. 예를 들어, 회로 패턴(120)은 제1 절연층(111)의 상면 및 하면에 배치될 수 있다. 예를 들어, 회로 패턴(120)은 제2 절연층(112)의 상면에 배치될 수 있다. 예를 들어, 회로 패턴(120)은 제3 절연층(113)의 상면에 배치될 수 있다. 예를 들어, 회로 패턴(120)은 제4 절연층(114)의 하면에 배치될 수 있다. 예를 들어, 회로 패턴(120)은 제5 절연층(115)의 하면에 배치될 수 있다.
한편, 상기와 같은 회로 패턴(120)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속물질로 형성될 수 있다. 이를 위해, 회로 패턴(120)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 상기 회로 패턴(120)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 회로 패턴(120)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 회로 패턴(120)은 통상적인 회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
한편, 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)에는 비아부(130)가 배치된다. 상기 비아부(130)는 서로 다른 층에 배치된 회로 패턴(120)을 서로 전기적으로 연결할 수 있다.
이에 따라, 상기 비아부(130)의 구성의 일부는 상기 회로 패턴(120)을 포함할 수 있다. 이에 대해서는 하기에서 더욱 상세히 설명하기로 한다.
상기 비아부(130)는 상기 복수의 절연층 중 적어도 하나의 절연층을 관통하는 관통 홀(도시하지 않음) 내부를 전도성 물질로 충진하여 형성할 수 있다.
상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO 2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 복수의 절연층 중 적어도 하나의 절연층을 개방할 수 있다.
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.
상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO 2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO 2 레이저는 절연층만 가공할 수 있는 레이저이다.
상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 상기 비아부(130)를 형성할 수 있다. 상기 비아부(130)를 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
상기 비아부(130)는 제1 패드(131), 제2 패드(132), 제3 패드(133) 및 연결부(134)를 포함할 수 있다.
이때, 이하에서는 설명의 편의를 위해 복수의 절연층 중 제2 절연층(112) 내에 배치된 비아부에 대해 설명하기로 한다.
상기 제1 패드(131) 및 제2 패드(132)는 상기 회로 패턴(120)의 일부일 수 있다. 예를 들어, 제1 패드(131)는 서로 다른 층에 배치된 회로 패턴 중 어느 하나의 회로 패턴이고, 제2 패드(132)는 서로 다른 층에 배치된 회로 패턴 중 상기 제1 패드(131)가 아닌 다른 하나의 회로 패턴일 수 있다. 다시 말해서, 회로 패턴(120)은 절연층 상에 배치되며 신호를 전달하는 배선 라인인 트레이스와, 비아부와 직접 연결되는 비아 패드를 포함할 수 있다.
예를 들어, 비아부(130)는 제2 절연층(112)을 관통하며 형성될 수 있다.
이때, 제1 패드(131)는 상기 제2 절연층(112)의 하부에 배치된 회로 패턴, 바람직하게 제1 절연층(111)의 상면 상에 배치된 회로 패턴일 수 있다. 그리고, 제2 패드(132)는 제2 절연층(112)의 상부에 배치된 회로 패턴, 바람직하게 상기 제2 절연층(112)의 상면에 배치된 회로 패턴일 수 있다.
여기에서, 제1 패드(131) 및 제2 패드(132)가 단일 층으로 구성되는 것으로 도시하였으나, 이는 상기 제1 패드(131) 및 제2 패드(132)의 제조 방식에 따라 달라질 수 있다. 예를 들어, 상기 제1 패드(131) 및 제2 패드(132)가 전해도금 방식으로 제조되는 경우, 상기 제1 패드(131) 및 제2 패드(132)는 2층 구조를 가질 수 있다. 바람직하게, 상기 제1 패드(131) 및 제2 패드(132)는 시드층을 포함하는 2층 구조를 가질 수 있다.
연결부(134)는 서로 다른 층에 배치된 회로 패턴(120)을 전기적으로 연결할 수 있다. 바람직하게, 연결부(134)는 서로 다른 층에 배치된 제1 패드(131) 및 제2 패드(132)를 연결할 수 있다.
이때, 실시 예에서는 상기 연결부(134)가 배치되는 절연층의 두께에 따라 상기 연결부(134)와 상기 제1 패드(131) 사이에 추가적인 제3 패드(133)가 배치될 수 있다.
상기 제2 절연층(112)은 5㎛ 내지 300㎛ 사이의 범위를 가질 수 있다. 그리고, 상기 제2 절연층(112)의 두께가 20㎛를 초과하는 경우에 상기 연결부(134)와 제1 패드(131) 사이에 제3 패드(133)가 추가로 배치될 수 있다. 여기에서, 상기 제2 절연층(112)의 두께는 상기 제1 패드(131)의 상면으로부터 상기 제2 절연층(112)의 상면까지의 직선 거리를 의미할 수 있다.
즉, 상기 제2 절연층(112)의 두께가 20㎛를 초과하는 경우, 상기 연결부(134)는 상기 제2 절연층(112)이 가지는 두께에 대응하게 형성되어야 한다. 이때, 비교 예에서 설명한 바와 같이, 상기 제2 절연층(112)의 두께가 20㎛를 초과하는 경우, 상기 연결부(134)를 형성하는 과정에서 보이드 영역이 발생할 수 있다.
따라서, 실시 예에서는 상기 제2 절연층(112)의 두께가 20㎛를 초과하는 경우, 상기 연결부(134)와 상기 제1 패드(131) 사이에 추가적인 제3 패드(133)가 배치되도록 한다. 그리고, 상기 연결부(134)의 두께는 상기 제2 절연층(112)의 두께에서 상기 제3 패드(133)가 가지는 두께만큼 감소할 수 있다. 또한, 상기 연결부(134)의 두께가 감소함에 따라 상기 연결부(134)를 도금하는 과정에서 발생하는 보이드 영역을 제거할 수 있다. 그리고, 상기 보이드 영역이 제거됨에 따라 회로기판의 신뢰성을 향상시킬 수 있다.
이때, 상기 제3 패드(133)의 두께는 제2 절연층(112)의 두께에 의해 결정될 수 있다. 예를 들어, 제3 패드(133)의 두께는 제2 절연층(112)의 두께의 50% 내지 80% 수준을 가질 수 있다. 제3 패드(133)의 두께가 제2 절연층(112)의 두께의 50% 미만으로 형성되는 경우, 연결부(134)에 보이드 영역이 포함될 수 있으며, 이에 따른 신뢰성에 문제가 발생할 수 있다. 또한, 제3 패드(133)의 두께가 제2 절연층(112)의 두께의 80%를 초과하면, 상기 연결부(134)의 두께가 감소함에 따라 비아부의 역할을 정상적으로 수행하지 못할 수 있다.
상기 제3 패드(133)는 상기 제1 패드(131)와 동일한 두께를 가질 수 있다. 또한, 실시 예에 따라 상기 제3 패드(133)는 상기 제1 패드(131)의 두께와 다를 수 있다. 이는, 상기 제3 패드(133)를 형성하기 위한 장비의 공정 능력에 따라 결정될 수 있다.
또한, 상기 제3 패드(133)가 제1 패드(131)와 동일한 두께를 가지는 경우, 상기 제3 패드(133)는 상기 제2 절연층(112)의 두께에 따라 단일층으로 형성될 수 있고, 이와 다르게 복수의 층으로 구성될 수도 있다.
또한, 상기 제3 패드(133)가 상기 제1 패드(131)보다 큰 두께를 가지도록 형성할 수 있는 경우, 상기 제3 패드(133)의 두께는 상기 제2 절연층(112)의 두께에 따라 결정될 수 있다. 이에 대해서는 하기에서 더욱 상세히 설명하기로 한다.
한편, 실시 예에서의 절연층(101, 102, 103, 104, 105) 중 적어도 하나는 저유전율을 가질 수 있다.
또한, 상기 절연층(101, 102, 103, 104, 105) 중 적어도 하나는 50 ppm/℃이하의 열팽창 계수를 가질 수 있다. 자세하게, 상기 절연층(101, 102, 103, 104, 105)은 15 ppm/℃내지 50 ppm/℃의 열팽창 계수를 가질 수 있다.
이에 따라, 상기 절연층(101, 102, 103, 104, 105) 중 적어도 하나는 낮은 열팽창 계수를 가질 수 있어, 온도 변화에 따른 절연층의 크랙을 최소화할 수 있다.
이를 위해, 상기 절연층(101, 102, 103, 104, 105) 중 적어도 하나는 2개의 물질로 형성될 수 있다. 자세하게, 상기 절연층(101, 102, 103, 104, 105) 중 적어도 하나는 2개의 화합물이 혼재된 물질을 포함할 수 있다. 자세하게, 상기 절연층(101, 102, 103, 104, 105) 중 적어도 하나는 제 1 화합물과 제 2 화합물을 포함할 수 있다.
상기 제 1 물질과 상기 제 2 물질은 일정한 비율 범위로 포함될 수 있다. 자세하게, 상기 제 1 물질과 상기 제 2 물질은 4:6 내지 6:4의 비율로 포함될 수 있다.
또한, 상기 절연층(101, 102, 103, 104, 105) 중 적어도 하나는 추가적으로 무기 입자를 더 포함할 수 있다. 자세하게, 상기 절연층(101, 102, 103, 104, 105) 중 적어도 하나는 이산화규소(SiO 2) 등의 무기 입자를 더 포함할 수 있다. 상기 무기 입자는 상기 절연층(101, 102, 103, 104, 105) 중 적어도 하나의 전체에 대해 약 55 중량% 내지 70 중량% 만큼 포함될 수 있다.
상기 무기 입자의 비율이 상기 범위를 벗어나는 경우, 상기 무기 입자에 의해 열팽창 계수 또는 유전율의 크기가 증가되어 절연층의 특성이 저하될 수 있다.
또한, 상기 제 1 물질과 상기 제 2 물질은 상기 절연층(101, 102, 103, 104, 105) 중 적어도 하나 내에서 서로 화학적으로 비결합될 수 있다. 그러나, 실시예는 이에 제한되지 않고, 상기 제 1 화합물을 포함하는 제 1 물질과 상기 제 2 화합물을 포함하는 제 2 물질은 직접 또는 별도의 연결기에 의해 화학적으로 결합될 수도 있다.
상기 제1 물질은 절연특성을 가지는 물질을 포함할 수 있다. 또한, 상기 제 1 물질은 높은 충격 강도를 가져 향상된 기계적 특성을 가질 수 있다. 자세하게, 상기 제 1 물질은 수지물질을 포함할 수 있다. 예를 들어, 상기 제 1 물질은 폴리페닐에테르(Polyphenyl Ether, PPE)과 같은 제1 화합물을 포함할 수 있다.
상기 제 1 물질은 상기 제 1 화합물을 복수로 포함할 수 있으며, 제 1 화합물들은 서로 화학적으로 결합되어 형성될 수 있다. 예를 들어, 상기 제 1 화합물은 상호 공유결합(또는 파이파이(π-π) 결합)에 의해 서로 선형적으로 연결될 수 있다.
즉, 상기 제 1 화합물들은 상기 제 1 물질이 분자량이 약 300 내지 500의 분자량을 가지도록 서로 화학적으로 결합되어 형성될 수 있다.
또한, 상기 제 2 물질은 제 2 화합물을 포함할 수 있다. 자세하게, 상기 제 2 물질은 복수의 제 2 화합물들이 서로 화학적으로 결합되어 형성될 수 있다.
상기 제 2 화합물은 낮은 유전율 및 열팽창계수를 가지는 물질을 포함할 수 있다. 또한, 상기 제 2 화합물은 향상된 기계적 강도를 가지는 물질을 포함할 수 있다.
상기 제 2 화합물은 트리사이클로데케인(tricyclodecane) 및 상기 트리사이클로데케인과 연결되는 말단기를 포함할 수 있다. 상기 트리사이클로데케인과 연결되는 말단기는 상기 제 2 화합물들이 서로 탄소 이중결합(C=C 본딩)으로 연결될 수 있는 다양한 물질을 포함할 수 있다. 자세하게, 상기 트리사이클로데케인과 연결되는 말단기는 아크릴레이트기, 에폭사이드기, 카르복실기, 하이드록실기, 이소시아네이트기를 포함할 수 있다.
상기 제 2 화합물들은 상기 트리사이클로데케인에 연결된 말단기들끼리 서로 연결될 수 있다, 자세하게, 상기 제 2 화합물들은 상기 말단기들끼리 탄소 이중결합(C=C 본딩)으로 크로스 링킹(cross-linked)되어 네트워크 구조를 형성할 수 있다.
이하에서는 실시 예에 따른 비아부(130)의 구조에 대해 더욱 구체적으로 설명하기로 한다.
도 4는 제1-1 실시 예에 따른 비아부의 구조를 나타낸 도면이고, 도 5는 제1-2 실시 예에 따른 비아부(의 구조를 나타낸 도면이며, 도 6은 제1-3 실시 예에 따른 비아부의 구조를 나타낸 도면이고, 도 7은 제1-4 실시 예에 따른 비아부의 구조를 나타낸 도면이다.
이때, 도 4 내지 도 7에 도시된 비아부(130)의 각각의 구조는 상기 비아부(130)가 배치되는 절연층의 두께에 따라 구분될 수 있다.
도 4 내지 도 7를 참조하여, 실시 예에서의 비아부(130)에 대해 구체적으로 설명하기로 한다.
도 5을 참조하면, 회로기판은 절연층(111, 112)을 포함한다.
그리고, 절연층(111, 112) 중 어느 하나에는 비아부(130)가 배치될 수 있다. 이하에서는 비아부(130)가 배치되는 제2 절연층(112)을 절연층이라고 하여 설명하기로 한다.
비아부(130)는 절연층(112)을 관통하며 배치된다.
이를 위해, 비아부(130)는 절연층(112)의 일면에 배치되는 제1 패드(131) 및 절연층(112)의 타면에 배치되는 제2 패드(132)를 포함한다. 이때, 도면 상에는 제1 패드(131)가 절연층(112)의 하부 영역에 매립되는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 절연층(112)의 위치에 따라, 제1 패드(131)는 상기 절연층(112)의 하면 아래에 배치될 수도 있을 것이다.
제2 패드(132)는 절연층(112)의 상면에 배치될 수 있다. 그리고, 연결부(134)는 절연층(112) 내에 배치될 수 있다. 이때, 실시 예에서의 절연층(112)의 두께는 20㎛보다 클 수 있다. 이에 따라, 상기 비아부(130)는 연결부(134)와 제1 패드(131) 사이에 제3 패드(133)가 추가로 배치될 수 있다.
다시 말해서, 상기 연결부(134)의 두께는 상기 절연층(112)의 두께보다 작다.
여기에서, 절연층(112)의 두께는 제1 패드(131)의 상면으로부터 상기 제2 패드(132)의 하면까지의 직선 거리를 의미할 수 있다.
즉, 비교 예에서는 절연층의 두께와 무관하여, 제1 패드와 제2 패드 사이에 연결부가 배치되었다. 다시 말해서, 비교 예에서는 제1 패드와 제2 패드 사이의 거리에 대응하는 절연층의 두께와 동일한 두께로 연결부가 형성되었다. 그리고, 이와 같은 경우, 상기 연결부 내에는 보이드 영역과 같은 도금 불량이 발생하게 된다.
따라서, 실시 예에서는 상기 제1 패드(131)와 연결부(134) 사이에 제3 패드(133)를 추가로 배치하여, 상기 제3 패드(133)가 가지는 두께만큼 연결부(134)의 두께를 줄이도록 한다. 예를 들어, 절연층(112)의 두께가 20㎛보다 크다고 하더라도, 연결부(134)의 두께는 20㎛보다 작을 수 있다. 다시 말해서, 연결부(134)의 두께는 절연층(112)의 두께에서 제3 패드(133)의 두께를 뺀 것에 대응할 수 있다.
제1 패드(131)는 절연층의 일면 상에 제1 두께(T1)를 가지고 배치될 수 있다. 그리고, 제3 패드(133)는 상기 제1 패드(131) 위에 상기 제1 두께(T1)에 대응되는 제2 두께(T2)를 가지고 배치될 수 있다. 또한, 연결부(134)는 제3 패드(133) 위에 제4 두께(T4)를 가지고 배치될 수 있다.
이때, 절연층(112)의 두께는 20㎛보다 크면서 40㎛보다 작은 제3 두께(T3)를 가질 수 있다. 바람직하게, 절연층(112)의 두께는 제1 패드(131)의 상면에서부터 제2 패드(132)의 하면까지의 거리에 대응될 수 있다.
즉, 비교 예에서는 절연층이 가지는 두께(T3)와 동일한 두께로 연결부가 형성되었다. 이에 반하여, 실시 예에서는 절연층(112)이 가지는 제3 두께(T3)보다 작은 제4 두께(T4)로 연결부(134)가 형성되며, 이에 따라 보이드 영역을 제거하여 신뢰성을 향상시킬 수 있다.
한편, 제1 패드(131)는 상면 및 하면이 동일한 폭을 가질 수 있다. 예를 들어, 제1 패드(131)의 상면 및 하면은 제1 폭(W1)을 가질 수 있다.
또한, 제2 패드(132)는 상면 및 하면이 동일한 폭을 가질 수 있다. 예를 들어, 제2 패드(132)의 상면 및 하면은 제2 폭(W2)을 가질 수 있다.
한편, 제3 패드(133)는 상기 제1 패드(131) 위에 배치되며, 상기 제1 패드(131)가 가지는 제1 폭(W1)보다 작은 제3 폭(W3)을 가질 수 있다. 이때, 상기 제3 패드(133)가 가지는 제3 폭(W3)이 상기 제1 폭(W1)과 동일할 수도 있으나, 상기 제3 패드(133)의 폭이 증가할 수록 회로 패턴에서의 신호 손실이 발생할 수 있으며, 이에 따라 상기 제3 패드(133)의 폭을 제1 패드(131)의 폭보다 작도록 한다.
또한, 연결부(134)는 상면 및 하면이 서로 다른 폭을 가질 수 있다. 예를 들어, 연결부(134)는 상면에서 하면으로 갈수록 폭이 점차 작아질 수 있다.
상기 연결부(134)의 하면의 폭은 상기 제3 패드(133)가 가지는 제3 폭(W3)보다 작은 제4 폭(W4)으로 형성될 수 있다. 즉, 상기 제3 패드(133)는 연결부(134)를 구성하는 비아 홀의 형성 과정에서의 스토퍼(stopper)로 기능할 수 있으며, 이에 따라 상기 제3 패드(133)는 상기 연결부(134)의 하면이 가지는 제4 폭(W4)보다 큰 제3 폭(W3)을 가지도록 형성할 수 있다.
또한, 상기 연결부(134)의 상면은 상기 연결부(134)의 하면이 가지는 제4 폭(W4)보다 큰 제5 폭(W5)을 가질 수 있다.
이때, 절연층(112)의 하면 상에는 제1 패드(131)에 대응하게 회로 패턴(120)이 배치될 수 있다. 바람직하게, 제1 패드(131)는 절연층(112)의 하면에 배치된 복수의 회로 패턴(120) 중 하나일 수 있다.
이에 따라, 절연층(112)의 하면에는 복수의 회로 패턴이 배치되는데, 이때 비아부(130)를 구성하는 회로 패턴은 제3 패드(133)를 포함하는 2층 구조를 가지며, 이를 제외한 나머지 회로 패턴은 1층 구조를 가질 수 있다. 다시 말해서, 절연층(112)의 하면에 배치된 회로 패턴(120) 중 연결부(134)와 수직 방향으로 중첩된 영역에 배치된 회로 패턴은 제1 패드(131)일 수 있다.
도 5를 참조하면, 비아부(130A)는 절연층(112A)을 관통하며 배치된다.
이를 위해, 비아부(130A)는 절연층(112A)의 일면에 배치되는 제1 패드(131A) 및 절연층(112A)의 타면에 배치되는 제2 패드(132A)를 포함한다. 이때, 도면 상에는 제1 패드(131A)가 절연층(112A)의 하부 영역에 매립되는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 복수의 절연층 중 상기 절연층(112A)이 배치되는 위치에 따라, 제1 패드(131A)는 상기 절연층(112A)의 하면 아래에 배치될 수도 있을 것이다.
제2 패드(132A)는 절연층(112A)의 상면에 배치될 수 있다. 그리고, 연결부(134A)는 절연층(112A) 내에 배치될 수 있다. 이때, 실시 예에서의 절연층(112A)의 두께는 20㎛보다 작을 수 있다. 이에 따라, 상기 비아부(130A)는 연결부(134A)와 제1 패드(131A) 사이에 배치될 수 있는 제3 패드가 생략될 수 있다.
즉, 상기 절연층(112A)의 두께가 20㎛보다 작은 경우, 상기 제3 패드 없이도 상기 연결부(134A) 내의 보이드 영역을 제거할 수 있으며, 이에 따라 상기 제3 패드를 생략할 수 있다.
제1 패드(131A)는 절연층의 일면 상에 제1 두께(T1)를 가지고 배치될 수 있다. 또한, 연결부(134A)는 제1 패드(131A) 위에 제3-1 두께(T3-1)를 가지고 배치될 수 있다.
이때, 절연층(112A)의 두께는 20㎛보다 작은 제3-1 두께(T3-1)를 가질 수 있다. 즉, 절연층(112A)의 두께와 연결부(134A)의 두께는 서로 동일한 제3-1 두께(T3-1)를 가질 수 있다.
도 6을 참조하면, 회로기판은 절연층(112B) 및 비아부(130B)를 포함한다. 비아부(130B)는 절연층(112B)을 관통하며 배치된다.
이를 위해, 비아부(130B)는 절연층(112B)의 일면에 배치되는 제1 패드(131B) 및 절연층(112B)의 타면에 배치되는 제2 패드(132B)를 포함한다. 이때, 도면 상에는 제1 패드(131B)가 절연층(112B)의 하부 영역에 매립되는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 절연층(112B)의 위치에 따라, 제1 패드(131B)는 상기 절연층(112B)의 하면 아래에 배치될 수도 있을 것이다.
제2 패드(132B)는 절연층(112B)의 상면에 배치될 수 있다. 그리고, 연결부(134B)는 절연층(112B) 내에 배치될 수 있다. 이때, 실시 예에서의 절연층(112)의 두께는 40㎛보다 클 수 있다. 이에 따라, 상기 비아부(130B)는 연결부(134B)와 제1 패드(131) 사이에 복수의 제3 패드(133-1, 133-2)가 추가로 배치될 수 있다.
다시 말해서, 상기 연결부(134B)의 두께는 상기 절연층(112B)의 두께보다 작다.
여기에서, 절연층(112B)의 두께는 제1 패드(131B)의 상면으로부터 상기 제2 패드(132B)의 하면까지의 거리를 의미할 수 있다.
실시 예에서는 상기 제1 패드(131B)와 연결부(134B) 사이에 제3 패드(133-1, 133-2)를 추가로 배치하여, 상기 제3 패드(133-1, 133-2)가 가지는 두께만큼 연결부(134B)의 두께를 줄이도록 한다. 예를 들어, 절연층(112B)의 두께가 40㎛보다 크다고 하더라도, 연결부(134B)의 두께는 20㎛보다 작다. 다시 말해서, 연결부(134B)의 두께는 절연층(112B)의 두께에서 제3 패드(133-1, 133-2)의 두께를 뺀 것에 대응할 수 있다.
여기에서, 상기 제3 패드(133-1, 133-2)는 제조 공정 능력에 따라 20㎛ 이상의 두께를 가지는 것이 어려울 수 있다. 이와 같은 경우, 상기 제3 패드(133-1, 133-2)는 복수의 층 구조를 가질 수 있다. 즉, 상기 제3 패드(133-1, 133-2)가 1층으로만 형성되는 경우, 상기 절연층(112B)의 두께가 40㎛를 초과하기 때문에 상기 연결부(134B)의 두께가 20㎛를 초과하며 이에 따른 보이드 영역이 발생할 수 있다. 따라서, 실시 예에서는 상기 절연층(112B)의 두께가 40㎛보다 큰 경우, 상기와 같이 복수의 층으로 상기 제3 패드(133-1, 133-2)를 형성하도록 한다.
제1 패드(131B)는 절연층의 일면 상에 제1 두께(T1)를 가지고 배치될 수 있다. 그리고, 제3 패드(133B)는 상기 제1 패드(131B) 위에 상기 제1 두께(T1)에 대응되는 제2 두께(T2)를 가지고 배치될 수 있다. 또한, 연결부(134B)는 상기 제3 패드(133-1, 133-2) 위에 제4 두께(T4)를 가지고 배치될 수 있다.
이때, 절연층(112B)의 두께는 40㎛보다 큰 제3-2 두께(T3-2)를 가질 수 있다. 바람직하게, 절연층(112B)의 두께는 제1 패드(131B)의 상면에서부터 제2 패드(132B)의 하면까지의 거리에 대응될 수 있다.
한편, 제3-1 패드(133-1)는 상기 제1 패드(131B) 위에 배치되며, 상기 제1 패드(131B)가 가지는 제1 폭(W1)보다 작은 제3-1 폭(W3-1)을 가질 수 있다. 이때, 상기 제3-1 패드(133-1)가 가지는 제3-1 폭(W3-1)이 상기 제1 폭(W1)과 동일할 수도 있으나, 상기 제3-1 패드(133-1)의 폭이 증가할 수록 회로 패턴에서의 신호 손실이 발생할 수 있으며, 이에 따라 상기 제3-1 패드(133-1)의 폭을 제1 패드(131B)의 폭보다 작도록 한다.
또한, 제3-2 패드(133-2)는 상기 제3-1 패드(133-1) 위에 배치되며, 상기 제3-1 패드(133-1)가 가지는 제3-1 폭(W3-1)보다 작은 제3-2 폭(W3-2)을 가질 수 있다. 이때, 상기 제3-2 패드(133-2)가 가지는 제3-2 폭(W3-2)이 상기 제3-1 폭(W3-1)과 동일할 수도 있으나, 상기 제3-2 패드(133-2)의 폭이 증가할 수록 회로 패턴에서의 신호 손실이 발생할 수 있으며, 이에 따라 상기 제3-2 패드(133-2)의 폭을 제3-1 패드(133-1)의 폭보다 작도록 한다.
또한, 연결부(134B)는 상면 및 하면이 서로 다른 폭을 가질 수 있다. 예를 들어, 연결부(134B)는 상면에서 하면으로 갈수록 폭이 점차 작아질 수 있다.
상기 연결부(134B)의 하면의 폭은 상기 제3-2 패드(133-2)가 가지는 제3-2 폭(W3-2)보다 작은 제4 폭(W4)으로 형성될 수 있다. 즉, 상기 제3-2 패드(133-2)는 연결부(134B)를 구성하는 비아 홀의 형성 과정에서의 스토퍼(stopper)로 기능할 수 있으며, 이에 따라 상기 제3-2 패드(133-2)는 상기 연결부(134B)의 하면이 가지는 제4 폭(W4)보다 큰 제3-2 폭(W3-2)을 가지도록 형성할 수 있다.
또한, 상기 연결부(134B)의 상면은 상기 연결부(134B)의 하면이 가지는 제4 폭(W4)보다 큰 제5 폭(W5)을 가질 수 있다.
이때, 절연층(112B)의 하면 상에는 제1 패드(131B)에 대응하게 회로 패턴(120)이 배치될 수 있다. 바람직하게, 제1 패드(131B)는 절연층(112B)의 하면에 배치된 복수의 회로 패턴(120) 중 하나일 수 있다.
이에 따라, 절연층(112B)의 하면에는 복수의 회로 패턴이 배치되는데, 이때 비아부(130B)를 구성하는 회로 패턴은 제3 패드(133-1, 133-2)를 포함하는 3층 구조를 가지며, 이를 제외한 나머지 회로 패턴은 1층 구조를 가질 수 있다. 다시 말해서, 절연층(112B)의 하면에 배치된 회로 패턴(120) 중 연결부(134B)와 수직 방향으로 중첩된 영역에 배치된 회로 패턴은 제1 패드(131B)일 수 있다.
도 7을 참조하면, 회로기판은 절연층(112B) 및 비아부(130B)를 포함한다. 비아부(130B)는 절연층(112B)을 관통하며 배치된다.
이를 위해, 비아부(130B)는 절연층(112B)의 일면에 배치되는 제1 패드(131B) 및 절연층(112B)의 타면에 배치되는 제2 패드(132B)를 포함한다. 이때, 도면 상에는 제1 패드(131B)가 절연층(112B)의 하부 영역에 매립되는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 절연층(112B)의 위치에 따라, 제1 패드(131B)는 상기 절연층(112B)의 하면 아래에 배치될 수도 있을 것이다.
제2 패드(132B)는 절연층(112B)의 상면에 배치될 수 있다. 그리고, 연결부(134B)는 절연층(112B) 내에 배치될 수 있다. 이때, 실시 예에서의 절연층(112B)의 두께는 40㎛보다 클 수 있다. 이에 따라, 상기 비아부(130B)는 연결부(134B)와 제1 패드(131) 사이에 제3 패드(133-3)가 추가로 배치될 수 있다.
다시 말해서, 상기 연결부(134B)의 두께는 상기 절연층(112B)의 두께보다 작다.
여기에서, 절연층(112B)의 두께는 제1 패드(131B)의 상면으로부터 상기 제2 패드(132B)의 하면까지의 거리를 의미할 수 있다.
즉, 비교 예에서는 절연층의 두께와 무관하여, 제1 패드와 제2 패드 사이에 연결부가 배치되었다. 다시 말해서, 비교 예에서는 제1 패드와 제2 패드 사이의 거리에 대응하는 절연층의 두께와 동일한 두께로 연결부가 형성되었다. 그리고, 이와 같은 경우, 상기 연결부 내에는 보이드 영역과 같은 도금 불량이 발생하게 된다.
따라서, 실시 예에서는 상기 제1 패드(131B)와 연결부(134B) 사이에 제3 패드(133-3)를 추가로 배치하여, 상기 제3 패드(133-3)가 가지는 두께만큼 연결부(134B)의 두께를 줄이도록 한다. 예를 들어, 절연층(112B)의 두께가 40㎛보다 크다고 하더라도, 연결부(134B)의 두께는 20㎛보다 작다. 다시 말해서, 연결부(134B)의 두께는 절연층(112B)의 두께에서 제3 패드(133-3)의 두께를 뺀 것에 대응할 수 있다.
여기에서, 상기 제3 패드(133-3)는 제조 공정 능력에 따라 20㎛보다 큰 두께를 가질 수 있다. 이에 따라 상기 제3 패드(133-3)는 도 6에서의 제3 패드(133-1, 133-2)와는 다르게 1층 구조를 가질 수 있다. 즉, 제3 패드(133-3)의 두께는 도 6에서의 2층 구조의 제3 패드(133-1, 133-2)의 두께를 합한 것에 대응할 수 있다.
제1 패드(131B)는 절연층의 일면 상에 제1 두께(T1)를 가지고 배치될 수 있다. 그리고, 제3 패드(133B)는 상기 제1 패드(131B) 위에 상기 제1 두께(T1) 보다 큰 제2-3 두께(T2-3)를 가지고 배치될 수 있다. 또한, 연결부(134B)는 상기 제3 패드(133) 위에 제4 두께(T4)를 가지고 배치될 수 있다.
이때, 절연층(112B)의 두께는 40㎛보다 큰 제3-2 두께(T3-2)를 가질 수 있다. 바람직하게, 절연층(112B)의 두께는 제1 패드(131B)의 상면에서부터 제2 패드(132B)의 하면까지의 거리에 대응될 수 있다.
한편, 제3-3 패드(133-3)는 상기 제1 패드(131B) 위에 배치되며, 상기 제1 패드(131B)가 가지는 제1 폭(W1)보다 작은 제3-1 폭(W3-1)을 가질 수 있다. 이때, 상기 제3-3 패드(133-3)가 가지는 제3-1 폭(W3-1)이 상기 제1 폭(W1)과 동일할 수도 있으나, 상기 제3-3 패드(133-3)의 폭이 증가할 수록 회로 패턴에서의 신호 손실이 발생할 수 있으며, 이에 따라 상기 제3-3 패드(133-3)의 폭을 제1 패드(131B)의 폭보다 작도록 한다.
또한, 연결부(134B)는 상면 및 하면이 서로 다른 폭을 가질 수 있다. 예를 들어, 연결부(134B)는 상면에서 하면으로 갈수록 폭이 점차 작아질 수 있다.
상기 연결부(134B)의 하면의 폭은 상기 제3-3 패드(133-3)가 가지는 제3-3 폭(W3-3)보다 작은 제4 폭(W4)으로 형성될 수 있다. 즉, 상기 제3-3 패드(133-3)는 연결부(134B)를 구성하는 비아 홀의 형성 과정에서의 스토퍼(stopper)로 기능할 수 있으며, 이에 따라 상기 제3-3 패드(133-3)는 상기 연결부(134B)의 하면이 가지는 제4 폭(W4)보다 큰 제3-3 폭(W3-3)을 가지도록 형성할 수 있다.
또한, 상기 연결부(134B)의 상면은 상기 연결부(134B)의 하면이 가지는 제4 폭(W4)보다 큰 제5 폭(W5)을 가질 수 있다.
이때, 절연층(112B)의 하면 상에는 제1 패드(131B)에 대응하게 회로 패턴(120)이 배치될 수 있다. 바람직하게, 제1 패드(131B)는 절연층(112B)의 하면에 배치된 복수의 회로 패턴(120) 중 하나일 수 있다.
이에 따라, 절연층(112B)의 하면에는 복수의 회로 패턴이 배치되는데, 이때 비아부(130B)를 구성하는 회로 패턴은 제3 패드(133-3)를 포함하는 2층 구조를 가지며, 이를 제외한 나머지 회로 패턴은 1층 구조를 가질 수 있다. 다시 말해서, 절연층(112B)의 하면에 배치된 회로 패턴(120) 중 연결부(134B)와 수직 방향으로 중첩된 영역에 배치된 회로 패턴은 제1 패드(131B)일 수 있다.
이하에서는 실시 예에 따른 회로기판의 제조 방법에 대해 설명하기로 한다.
도 8 내지 도 14는 도 3에 도시된 회로기판의 제조 방법을 공정순으로 나타낸 도면이다.
먼저, 도 8을 참조하면, 회로기판의 제조에 있어 기초가 되는 자재인 제1 절연층(111)을 준비한다. 예를 들어, 제1 절연층(111)은 코어 절연층일 수 있으나 이에 한정되지는 않는다.
제1 절연층(111)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 기판으로, 표면에 회로패턴들을 형성할 수 있는 절연 재료로 만들어진 프린트, 배선판 및 절연기판을 모두 포함할 수 있다.
이때, 제1 절연층(111)의 적어도 일면에는 금속층(미도시)이 배치될 수 있다. 상기 금속층은 상기 제1 절연층(111)의 표면에 배치될 회로 패턴의 형성을 위한 시드층일 수 있다.
상기 금속층은 무전해 도금으로 형성될 수 있으며, 이와 다르게 CCL(Copper Clad Laminate)를 사용할 수 있다.
상기 금속층이 무전해 도금으로 형성되는 경우, 상기 제1 절연층(111)의 표면에 조도를 부여하여 도금이 원활히 진행되도록 할 수 있다.
다음으로, 상기 제1 절연층(111)의 표면에 회로 패턴(120)을 형성한다.
이때, 상기 회로 패턴(120)은 제1 절연층(111)의 표면에 배치되고, 신호 전달 배선 라인인 트레이스와, 비아부와 직접적으로 연결되는 제1 패드(131)를 포함할 수 있다.
다음으로, 도 10에 도시된 바와 같이, 상기 제1 절연층(111)의 표면에 배치된 회로 패턴(120) 중 제1 패드(131) 상에 제3 패드(133)를 형성한다.
이때, 상기 제3 패드(133)를 형성하기 전에 상기 제1 절연층(111)의 상부 또는 하부에 배치될 제2 절연층(112) 또는 제4 절연층(114)의 두께를 결정하고, 상기 결정된 제2 절연층(112) 또는 제4 절연층(114)의 두께에 기반하여 상기 제3 패드(133)를 선택적으로 형성할 수 있다.
즉, 상기 제2 절연층(112) 또는 제4 절연층(114)의 두께에 따라 상기 제3 패드(133)의 형성 여부가 결정되며, 상기 제3 패드(133)가 형성되는 것으로 결정되는 경우, 이의 층수 또는 두께가 결정될 수 있다.
다음으로, 도 11에 도시된 바와 같이 상기 제1 절연층(111)의 상부 및 하부에 각각 제2 절연층(112) 및 제4 절연층(114)을 적층한다.
이후, 도 12에 도시된 바와 같이, 상기 제1 절연층(111) 및 제4 절연층(114)에 각각 상기 제3 패드(133)가 노출되도록 관통 홀(VH, 또는 비아 홀)을 형성한다.
다음으로, 도 13에 도시된 바와 같이 상기 관통 홀 내부에 금속 물질을 충진하여, 상기 제3 패드(133)와 직접적으로 연결되는 비아부의 연결부(134)를 형성한다.
상기 연결부(134)를 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
또한, 상기 제2 절연층(112) 및 제4 절연층(114)의 표면에 상기 연결부(134)와 직접 연결되는 제2 패드(132)를 형성한다.
이때, 상기 제3 패드(133)를 형성하는 공정은 아래와 같이 절연층의 두께에 의해 진행될 수 있다. 예를 들어, 절연층의 두께에 따라 상기 제3 패드는, 도 4에 도시된 제1-1 실시 예의 구조를 가지거나, 도 5에 도시된 제1-2 실시 예의 구조를 가지거나, 도 6에 도시된 제1-3 실시 예의 구조를 가지거나, 도 7에 도시된 제1-4 실시 예의 구조를 가질 수 있다. 이에 대해서는 상기에서 상세히 설명하였으므로, 이에 대한 설명은 생략하기로 한다.
이하에서는 제2 실시 예의 회로 기판에 대해 설명하기로 한다.
도 15는 제2 실시 예에 따른 회로기판을 나타낸 도면이다.
도 15를 참조하면, 회로기판은 절연층(1110), 회로 패턴(1120) 및 비아부(1130)를 포함한다. 상기 절연층(1110) 및 회로 패턴(1120)에 대해서는 제1 실시 예에서 이미 상세히 설명하였으므로, 이에 대한 상세한 설명은 생략하기로 한다.
상기 비아부(1130)는 제1 패드(1131), 제2 패드(1132), 레진층(1133), 및 연결부(1134)를 포함할 수 있다.
이때, 이하에서는 설명의 편의를 위해 복수의 절연층 중 제2 절연층(1112) 내에 배치된 비아부에 대해 설명하기로 한다.
이때, 실시 예에서는 상기 연결부(1134)가 비아 홀의 내벽의 표면 거칠기에 따라, 상기 연결부(1134)와 제2 절연층(1112) 사이에 레진층(1133)이 배치될 수 있다.
즉, 상기 연결부(1134)의 외측면의 표면 거칠기는 상기 연결부(1134)와 접하는 구성의 표면 거칠기에 대응할 수 있다.
이때, 상기 연결부(1134)가 비아 홀 내에 바로 형성되는 경우, 상기 연결부(1134)의 표면 거칠기는 상기 비아 홀의 내벽의 표면 거칠기에 대응하는 값을 가질 수 있다.
여기에서, 상기 비아 홀은 제2 절연층(1112)에 형성될 수 있다. 이때, 제2 절연층(1112) 내에는 상기 제2 절연층(1112)의 강도 확보를 위해 유리 섬유(1112a)가 포함될 수 있다.
그리고, 상기 제2 절연층(1112)에 비아 홀을 형성하는 경우, 상기 유리 섬유(1112a)의 일부는 상기 비아 홀을 통해 노출될 수 있다. 그리고, 즉, 상기 비아 홀의 내벽의 표면 거칠기는 상기 비아 홀을 통해 노출된 상기 유리 섬유(1112a)에 영향을 받으며, 이에 따라 0보다 큰 값을 가지게 된다. 예를 들어, 상기 비아 홀의 내벽은 기준 값보다 큰 표면 거칠기를 가질 수 있다.
이에 따라, 상기 비아 홀 내에 바로 상기 비아부(1130)를 구성하는 연결부(1134)를 형성하는 경우, 상기 연결부(1134)의 표면 거칠기는 상기 비아 홀의 내벽의 표면 거칠기에 대응하는 값을 가지게 되며, 이에 따라 상기 기준 값보다 큰 값을 가질 수 있다.
따라서, 실시 예에서는 상기 비아 홀의 내벽의 표면 거칠기를 실질적으로 0에 대응하는 값으로 유지시키기 위해, 상기 연결부(1134)와 상기 비아 홀의 내벽 사이에 레진층(1133)을 추가로 배치하고, 상기 레진층(1133)에 의해 상기 비아 홀의 내벽의 표면 거칠기가 0에 가까운 값을 가지도록 한다.
즉, 비교 예에서의 비아부를 구성하는 연결부의 표면 거칠기는 비아 홀의 내벽의 표면 거칠기에 대응하는 값을 가졌다. 비교 예에서의 연결부의 표면 거칠기는 상기 비아 홀을 통해 노출된 유리 섬유에 영향을 받았으며, 이에 따라 기준 값보다 큰 값의 표면 거칠기를 가짐에 따라 신호 전송 손실이 발생하였다.
이에 반하여, 실시 예에서의 비아부(1130)를 구성하는 연결부(1134)의 표면 거칠기는 비아 홀의 내벽의 표면 거칠기가 아닌 상기 비아 홀의 내벽에 코팅된 레진층(1133)의 표면 거칠기에 대응하는 값을 가질 수 있다. 이에 따라 실시 예에서의 연결부(1134)의 표면 거칠기는 상기 유리 섬유(1112a)에 의한 영향을 받지 않으며, 이에 따라 0에 가까운 값의 표면 거칠기를 가져 신호 전송 손실을 최소화할 수 있다.
도 16은 제2-1 실시 예에 따른 비아부의 구조를 나타낸 도면이고, 도 17은 제2-2 실시 예에 따른 비아부의 구조를 나타낸 도면이다.
이때, 도 16 내지 도 17에서의 비아부(1130)의 구조에 대한 실시 예는 상기 비아부(1130) 내에 배치되는 레진층(1133)의 구조에 의해 구분될 수 있다.
도 16 내지 도 17을 참조하여, 실시 예에서의 비아부(1130)에 대해 구체적으로 설명하기로 한다.
도 16을 참조하면, 회로기판은 절연층(1111, 1112)을 포함한다.
그리고, 절연층(1111, 1112) 중 어느 하나에는 비아부(1130)가 배치될 수 있다. 이하에서는 비아부(1130)가 배치되는 제2 절연층(1112)을 절연층이라고 하여 설명하기로 한다.
비아부(1130)는 절연층(1112)을 관통하며 배치된다.
이를 위해, 비아부(1130)는 절연층(1112)의 일면에 배치되는 제1 패드(1131) 및 절연층(1112)의 타면에 배치되는 제2 패드(1132)를 포함한다.
제2 패드(1132)는 절연층(1112)의 상면에 배치될 수 있다. 그리고, 연결부(1134)는 절연층(1112) 내에 배치될 수 있다.
이때, 실시 예에서의 절연층(1112) 내에는 유리 섬유(1112a)가 포함될 수 있다.
이에 따라, 상기 절연층(1112)에 형성된 비아 홀의 내벽과 상기 비아부(1130)를 구성하는 연결부(1134) 사이에는 레진층(1133)이 배치될 수 있다. 상기 레진층(1133)은 상기 비아 홀을 통해 노출된 상기 유리 섬유(1122a)를 매립하며 형성될 수 있다.
즉, 실시 예에서는 상기 비아 홀을 형성하는 과정에서, 상기 비아 홀을 통해 노출된 유리 섬유(1122a)를 매립하는 레진층(1133)을 포함할 수 있다. 상기 레진층(1133)은 상기 절연층(1112)과 동일한 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 다만, 상기 레진층(1133)은 저유전 소재의 레진이 사용될 수 있다. 또한, 상기 레진층(1133)은 스프레이 방식으로 상기 비아 홀의 내벽에 코팅될 수 있으나, 이에 한정되지 않으며 다양한 방식으로 상기 레진층(1133)이 상기 비아 홀을 통해 노출된 유리 섬유(1122a)를 매립하는 구조를 가지도록 형성될 수 있을 것이다.
따라서, 제2-1 실시 예에서의 상기 레진층(1133) 내에는 상기 절연층(1112)의 비아 홀을 통해 돌출된 유리 섬유(1122a)의 일부(1112b)가 매립되는 구조를 가질 수 있다.
다시 말해서, 절연층(1112) 내에는 유리 섬유(1122a)가 포함된다. 이때, 상기 유리 섬유(1122a)는 상기 절연층(1112) 내에 배치되는 제1 부분과, 상기 레진층(1133) 내에 배치되는 제2 부분(1112b)을 포함한다. 그리고, 상기 연결부(1134)는 상기 레진층(1133) 상에 배치됨에 따라, 상기 레진층(1133)의 외측면이 가지는 표면 거칠기에 대응하는 값을 가지게 된다.
한편, 상기 비아부(1130)는 상기 연결부(1134)와 상기 레진층(1133) 사이에 배치되는 금속층(1135)을 포함할 수 있다.
상기 금속층(1135)은 전해 도금 방식으로 상기 연결부(1134) 및 제2 패드(1132)를 형성하기 위한 도금 시드층일 수 있다.
즉, 비교 예에서는 도금 시드층이 포함되는 경우, 상기 도금 시드층은 상기 절연층의 비아 홀의 내벽에 배치되어, 상기 비아 홀의 내벽의 표면 거칠기에 대응하는 표면 거칠기를 가졌다.
이에 반하여, 실시 예에서는 상기 비아 홀의 내벽에 레진층(1133)을 형성하고, 상기 형성된 레진층(1133) 상에 금속층(1135)을 형성함에 따라, 상기 금속층(1135)의 표면 거칠기는 상기 비아 홀의 내벽이 아닌 레진층(1133)의 표면 거칠기에 대응하는 값을 가지게 된다.
상기 금속층(1135)은 상기 비아 홀의 내벽 및 상기 절연층(1112)의 상면 및 하면 중 적어도 하나의 표면에 배치될 수 있다. 예를 들어, 금속층(1135)은 절연층(1112)의 상면과 제2 패드(1132) 사이에 배치될 수 있다. 또한, 도면에는 도시하지 않았지만, 제1 패드(1131)가 상기 절연층(1112)의 하면 아래로 돌출된 구조를 가지는 경우, 상기 금속층(1135)은 절연층(1112)의 하면과 제1 패드(1131) 사이에도 배치될 수 있을 것이다.
상기 레진층(1133)의 적어도 일부는 제1 패드(1131)와 접촉할 수 있다. 예를 들어, 상기 레진층(1133)은 상기 비아 홀을 통해 노출된 상기 제1 패드(1131) 위에 배치될 수 있다. 이때, 레진층(1133)은 상기 제1 패드(1131)의 상면의 적어도 일부를 노출하며 배치되며, 이에 따라 상기 연결부(1134)와 상기 제1 패드(1131)가 전기적으로 연결될 수 있도록 한다.
이에 따라, 상기 제1 패드(1131)의 상면은 절연층(1112)과 접촉하는 제1 부분과, 상기 레진층(1133)과 접촉하는 제2 부분과, 상기 금속층(1135)과 접촉하는 제3 부분과, 상기 연결부(1134)와 접촉하는 제4 부분을 포함할 수 있다.
도 17을 참조하면, 회로기판은 절연층(1111, 1112)을 포함한다.
그리고, 절연층(1111, 1112) 중 어느 하나에는 비아부(1130a)가 배치될 수 있다.
비아부(1130a)는 절연층(1112)의 일면에 배치되는 제1 패드(1131a) 및 절연층(1112)의 타면에 배치되는 제2 패드(1132a)를 포함한다.
제2 패드(1132a)는 절연층(1112)의 상면에 배치될 수 있다. 그리고, 연결부(1134a)는 절연층(1112) 내에 배치될 수 있다.
이때, 실시 예에서의 절연층(1112) 내에는 유리 섬유(1112a)가 포함될 수 있다.
이에 따라, 상기 절연층(1112)에 형성된 비아 홀의 내벽과 상기 비아부(1130a)를 구성하는 연결부(1134a) 사이에는 레진층(1133a)이 배치될 수 있다. 상기 레진층(1133a)은 상기 비아 홀을 통해 노출된 상기 유리 섬유(1122a)를 매립하며 형성될 수 있다.
즉, 실시 예에서는 상기 비아 홀을 형성하는 과정에서, 상기 비아 홀을 통해 노출된 유리 섬유(1122a)를 매립하는 레진층(1133a)을 포함할 수 있다. 상기 레진층(1133a)은 상기 절연층(1112)과 동일한 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 다만, 상기 레진층(1133a)은 저유전 소재의 레진이 사용될 수 있다. 또한, 상기 레진층(1133a)은 스프레이 방식으로 상기 비아 홀의 내벽에 코팅될 수 있으나, 이에 한정되지 않으며 다양한 방식으로 상기 레진층(1133a)이 형성될 수 있다.
한편, 제2-1 실시 예와는 다르게 제2-2 실시 예에서의 레진층(1133a) 내에는 유리 섬유(1122a)가 배치되지 않을 수 있다.
즉, 제2-2 실시 예에서는 상기 레진층(1133a)을 형성하기 이전에, 상기 비아 홀을 통해 노출된 유리 섬유(1122a)를 제거하는 공정을 진행할 수 있으며, 이에 따라 상기 비아 홀을 통해 노출된 유리 섬유(1122a)가 존재하지 않을 수 있다. 따라서, 제2-2 실시 예에서의 레진층(1133a) 내에는 유리 섬유(1122a)가 배치되지 않는다.
다만, 제2-2 실시 예에서, 상기 비아 홀을 통해 노출된 유리 섬유(1122a)를 제거하는 공정에서, 상기 비아 홀의 내벽은 일정 곡률의 굴곡을 가질 수 있다. 따라서, 비아 홀의 내벽과 접촉하는 상기 레진층(1133a)의 측면(1133b)은 상기 비아 홀의 내벽에 대응하는 곡률의 곡면으로 형성될 수 있다. 다만, 레진층(1133a)의 상기 측면(1133b)과 반대되는 타측면은 곡면이 아닌 편평한 면일 수 있다. 즉, 상기 레진층(1133a)의 타측면은 일정 경사각을 가지는 평면일 수 있다.
이때, 제2-1 실시 예에서의 레진층은 유리 섬유(1122a)를 매립하며 배치되고, 이에 따라 상기 유리 섬유(1122a)의 노출 정도에 따라 일정 수준 이상의 폭을 가져야만 했다. 여기에서, 상기 레진층의 폭이 증가할수록 상기 연결부(1134)의 면적은 감소하게 되며, 이에 따른 신호 전달 신뢰성에 문제가 발생할 수도 있다. 따라서, 제2-2 실시 예에서는 상기 레진층(1133a)을 형성하기 이전에 상기 비아 홀을 통해 노출된 유리 섬유(1122a)을 제거하는 공정을 진행하고, 이에 따라 상기 유리 섬유(1122a)가 제거된 후에 상기 레진층(1133a)을 형성하도록 하여 상기 레진층(1133a)의 폭을 최소화할 수 있도록 한다.
한편, 상기 비아부(1130a)는 상기 연결부(1134a)와 상기 레진층(1133a) 사이에 배치되는 금속층(1135a)을 포함할 수 있다.
상기 금속층(1135a)은 전해 도금 방식으로 상기 연결부(1134a) 및 제2 패드(1132a)를 형성하기 위한 도금 시드층일 수 있다.
상기 금속층(1135a)은 상기 비아 홀의 내벽 및 상기 절연층(1112)의 상면 및 하면 중 적어도 하나의 표면에 배치될 수 있다. 예를 들어, 금속층(1135a)은 절연층(1112)의 상면과 제2 패드(1132a) 사이에 배치될 수 있다. 또한, 도면에는 도시하지 않았지만, 제1 패드(1131a)가 상기 절연층(1112)의 하면 아래로 돌출된 구조를 가지는 경우, 상기 금속층(1135a)은 절연층(1112)의 하면과 제1 패드(1131a) 사이에도 배치될 수 있을 것이다.
도 18은 제3 실시 예에 따른 회로 기판을 나타낸 도면이고, 도 19는 제4 실시 예에 따른 회로 기판을 나타낸 도면이다.
다만, 실질적으로 도 18에 도시된 제3 실시 예에 따른 회로 기판은, 도 4 및 도 16을 통해 이미 설명하였으므로, 이에 대한 상세한 설명은 생략한다. 즉, 도 4에서는 비아부가 제3 패드만을 포함하고, 도 16에서는 비아부가 레진층만을 포함하는 것으로 도시하였다. 이와 다르게, 도 18에 도시된 바와 같이, 비아부는 제3 패드와 상기 레진층을 모두 포함할 수 있다. 이때, 상기 제3 패드는 절연층의 두께에 따라 도 4 내지 도 7의 구조 중 어느 하나의 구조를 가질 수 있다.
구체적으로, 도 18을 참조하면, 회로 기판은 절연층(2111, 2112) 중 어느 하나에는 비아부(2130)가 배치될 수 있다. 비아부(2130)는 절연층(2112)을 관통하며 배치된다.
이를 위해, 비아부(2130)는 절연층(2112)의 일면에 배치되는 제1 패드(2131) 및 절연층(2112)의 타면에 배치되는 제2 패드(2132)를 포함한다.
제2 패드(2132)는 절연층(1112)의 상면에 배치될 수 있다. 그리고, 연결부(2134)는 절연층(2112) 내에 배치될 수 있다.
이때, 실시 예에서의 절연층(2112) 내에는 유리 섬유(2112a)가 포함될 수 있다.
이에 따라, 상기 절연층(2112)에 형성된 비아 홀의 내벽과 상기 비아부(2130)를 구성하는 연결부(2134) 사이에는 레진층(2133)이 배치될 수 있다. 상기 레진층(2133)은 상기 비아 홀을 통해 노출된 상기 유리 섬유(2122a)를 매립하며 형성될 수 있다.
또한, 상기 비아부(2130)는 상기 연결부(2134)와 상기 레진층(2133) 사이에 배치되는 금속층(2135)을 포함할 수 있다.
또한, 상기 비아부(2130)는 제1 패드(1131)와 연결부(2134) 사이에 배치되는 제3 패드(2136)를 포함할 수 있다. 그리고, 상기 제3 패드(2136)의 상면은, 연결부(2134)와 접촉하는 부분, 금속층(2135)과 접촉하는 부분 및 레진층(2133)과 접촉하는 부분으로 각각 구분될 수 있다.
이와 마찬가지로, 도 19에 도시된 제4 실시 예에 따른 회로 기판은, 도 4 및 도 17을 통해 이미 설명하였으므로, 이에 대한 상세한 설명은 생략한다. 즉, 도 4에서는 비아부가 제3 패드만을 포함하고, 도 17에서는 비아부가 레진층만을 포함하는 것으로 도시하였다. 이와 다르게, 도 1+에 도시된 바와 같이, 비아부는 제3 패드와 상기 레진층을 모두 포함할 수 있다. 이때, 상기 제3 패드는 절연층의 두께에 따라 도 4 내지 도 7의 구조 중 어느 하나의 구조를 가질 수 있다.
도 19를 참조하면, 절연층(2111, 2112) 중 어느 하나에는 비아부(2130a)가 배치될 수 있다.
비아부(2130a)는 절연층(2112)의 일면에 배치되는 제1 패드(2131a) 및 절연층(2112)의 타면에 배치되는 제2 패드(2132a)를 포함한다.
제2 패드(2132a)는 절연층(2112)의 상면에 배치될 수 있다. 그리고, 연결부(2134a)는 절연층(2112) 내에 배치될 수 있다.
그리고, 실시 예에서는 상기 레진층(2133a)을 형성하기 이전에, 비아 홀을 통해 노출된 유리 섬유(2122a)를 제거하는 공정을 진행할 수 있으며, 이에 따라 상기 비아 홀을 통해 노출된 유리 섬유(2122a)가 존재하지 않을 수 있다. 따라서, 레진층(2133a) 내에는 유리 섬유(2122a)가 배치되지 않는다.
다만, 상기 비아 홀을 통해 노출된 유리 섬유(2122a)를 제거하는 공정에서, 상기 비아 홀의 내벽은 일정 곡률의 굴곡을 가질 수 있다. 따라서, 비아 홀의 내벽과 접촉하는 상기 레진층(2133a)의 측면(2133b)은 상기 비아 홀의 내벽에 대응하는 곡률의 곡면으로 형성될 수 있다.
또한, 상기 비아부(2130a)는 제3 패드(1136a)와 금속층(1135a)을 포함할 수 있다.
실시 예에서의 회로기판은 절연층 내에 배치되는 비아부를 포함한다. 이때, 상기 비아부는 절연층의 일면에 배치되는 제1 패드, 상기 절연층의 타면에 배치되는 제2 패드 및 상기 절연층 내에 배치되고, 상기 제1 패드 및 상기 제2 패드를 연결하는 연결부를 포함한다. 이때, 실시 예에서는 상기 절연층의 두께에 따라 상기 연결부에 발생하는 도금 불량 문제를 해결하기 위해, 상기 연결부와 상기 제1 패드 사이에 추가적인 제3 패드를 배치한다. 이때, 상기 제3 패드의 두께는 상기 절연층의 두께에 의해 결정될 수 있다. 또한, 상기 제3 패드는 제1 패드와 동일한 두께를 가지고, 상기 절연층의 두께에 따라 복수의 층 구조를 가질 수 있다. 이에 따른 실시 예에 의하면, 절연층 내에 형성되는 비아 홀의 도금 공정에서 발생하는 보이드(void)와 같은 도금 불량을 해결할 수 있으며, 이에 따른 회로기판의 신뢰성을 향상시킬 수 있다. 또한, 실시 예에 의하면, 비아부의 디자인 변경에 따라 전체적인 회로기판의 디자인 자유도를 확보할 수 있다.
또한, 실시 예에서의 회로기판은 비아부의 표면 거칠기 값이 실질적으로 0에 가까운 값을 가질 수 있다. 구체적으로, 회로 기판의 절연층에는 유리섬유가 포함되어 있으며, 이에 따라 상기 비아 홀을 형성하는 과정에서 상기 유리 섬유가 상기 비아 홀을 통해 노출될 수 있다. 그리고, 상기 유리 섬유가 노출된 상태에서 비아부의 연결부가 형성하는 경우, 상기 유리 섬유에 의해 상기 연결부의 표면 거칠기가 증가하고, 이에 따른 신호 손실이 발생하게 된다. 따라서, 실시 예에서는 상기 비아 홀을 형성한 후에, 상기 비아 홀의 내벽에 레진층을 형성한다. 이대, 상기 레진층은 상기 비아 홀을 통해 노출되는 유리 섬유를 덮을 수 있다. 또한, 상기 비아부의 연결부는 상기 비아 홀의 내벽에 형성된 레진층 상에 형성된다. 이에 따라, 실시 예의 비아부의 연결부의 외측면은 상기 레진층이 가지는 표면 거칠기에 대응하는 값을 가지게 되며, 이는 실질적으로 0에 가까운 값일 수 있다. 이에 따라, 실시 예에서는 절연층의 비아 홀의 내벽을 통한 유리 섬유의 노출을 제거하여 연결부의 표면 거칠기를 0에 가까운 값으로 유지할 수 있고, 이에 따라 상기 연결부를 통해 발생되는 신호 손실을 최소화할 수 있다.
또한, 실시 예에서는 비아부의 표면 거칠기를 최소화하여 고주파수 영역대의 전송 손실을 최소화할 수 있고, 이에 따라 고주파 대역을 사용하는 응용 제품에서 적용 가능한 회로기판을 제공할 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 절연층;
    상기 절연층에 형성된 비아 홀 내에 배치된 비아부를 포함하고,
    상기 비아부는,
    상기 절연층의 하면에 배치되는 제1 패드와,
    상기 절연층의 상면에 배치되는 제2 패드와,
    상기 비아 홀 내에 배치되고, 상기 제1 패드 위에 배치되는 제3 패드와,
    상기 비아 홀 내에 배치되고, 상기 제2 패드와 상기 제3 패드 사이에 배치되는 연결부를 포함하는,
    회로기판.
  2. 제1항에 있어서,
    상기 제3 패드의 두께는,
    상기 절연층의 두께의 50% 내지 80% 수준을 가지는
    회로기판.
  3. 제1항에 있어서,
    상기 제1 패드의 상면에서 상기 제2 패드의 하면까지의 거리에 대응하는 상기 절연층의 두께는 20㎛를 초과하는
    회로기판.
  4. 제1항에 있어서,
    상기 제3 패드는, 상기 제1 패드보다 작은 폭을 가지는
    회로기판.
  5. 제4항에 있어서,
    상기 연결부는, 상면 및 상기 상면보다 작은 폭을 가지는 하면을 포함하고,
    상기 연결부의 하면의 폭은 상기 제3 패드의 폭보다 작은
    회로기판.
  6. 제3항에 있어서,
    상기 제1 패드의 상면에서 상기 제2 패드의 하면까지의 거리에 대응하는 상기 절연층의 두께는 40㎛를 초과하며,
    상기 제3 패드는 적어도 2층으로 구성되는
    회로기판.
  7. 제6항에 있어서,
    상기 제1 패드의 상면에서 상기 제2 패드의 하면까지의 거리에 대응하는 상기 절연층의 두께는 40㎛를 초과하며,
    상기 제3 패드의 두께는 상기 제1 패드의 두께보다 두꺼운,
    회로기판.
  8. 제1항에 있어서,
    상기 비아부는,
    상기 절연층의 상기 비아 홀의 내벽에 배치되는 레진층을 포함하고,
    상기 연결부의 측면은 상기 레진층과 직접 접촉하는
    회로기판.
  9. 제9항에 있어서,
    상기 절연층은 내부에 유리 섬유를 포함하고,
    상기 레진층 내에는,
    상기 비아 홀을 통해 노출된 유리 섬유의 적어도 일부가 배치되는
    회로기판.
  10. 제8항에 있어서,
    상기 비아 홀의 내벽은 곡면을 포함하고,
    상기 레진층은 상기 비아 홀의 내벽에 대응하는 곡면을 포함하는
    회로기판.
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