WO2021145664A1 - 회로기판 - Google Patents

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WO2021145664A1
WO2021145664A1 PCT/KR2021/000455 KR2021000455W WO2021145664A1 WO 2021145664 A1 WO2021145664 A1 WO 2021145664A1 KR 2021000455 W KR2021000455 W KR 2021000455W WO 2021145664 A1 WO2021145664 A1 WO 2021145664A1
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substrate
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이동화
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엘지이노텍 주식회사
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Definitions

  • the embodiment relates to a circuit board.
  • PCB printed circuit board
  • printed circuit boards having various shapes and functions are being manufactured, and among these types of printed circuit boards, elements composed of integrated circuits applied to small products are integrated in order to be mounted on the main printed circuit board.
  • a printed circuit board that serves as an intermediary between an element composed of a circuit and a main printed circuit board is also being developed.
  • printed circuit boards are also becoming slimmer in size while enabling the application of corresponding functions.
  • printed circuit boards are Fine patterning of vias (connecting circuit patterns between layers) for connecting printed patterns of printed circuit boards with circuit patterns between layers of a printed circuit board and connecting terminals to which devices are connected are emerging as important issues.
  • circuit performance and data transmission speed are mainly limited by the state of the wiring (transmission path) of the printed circuit board.
  • a processing technology for wiring of a circuit board is required, and active research and development are being conducted on this.
  • a technique for maximally lowering the transmission loss of high frequency it may include a technique for controlling the surface roughness of the wiring.
  • the conventional surface treatment technology in the circuit board shows a high transmission loss at 25 Gbps or more. Accordingly, in order to have a low transmission loss at 25 Gbps or higher, a low-illuminance surface treatment technology for bonding between the copper foil constituting the wiring and the insulating layer is required.
  • the circuit board having a low-illuminance surface treatment has a characteristic that the heat dissipation characteristic is remarkably inferior.
  • a circuit board in which a first substrate to which a low-illuminance surface treatment technology is applied and a second substrate to which a hole plugging technology is applied are bonded to each other and a method for manufacturing the same can be provided.
  • circuit board capable of improving heat dissipation characteristics while lowering transmission loss of the circuit board, and a method for manufacturing the same.
  • a circuit board includes a first substrate including a first insulating layer and a first pad disposed on an upper surface of the first insulating layer; a second substrate including a second insulating layer including a via hole and a metal layer formed on upper and lower surfaces of the second insulating layer and inner walls of the via hole; a third insulating layer disposed between the first substrate and the second substrate and having a first opening in a region overlapping the via hole; a via filling the via hole and disposed on the first pad exposed through the opening of the third insulating layer; and a second pad disposed on the via and a metal layer disposed on an upper surface of the second insulating layer.
  • the third insulating layer may correspond to the adhesive insulating layer 300 described below, and the first insulating layer includes a plurality of insulating layers 111 , 112 , and 113 included in the first substrate 100 to be described below. , 114 , and 115 may correspond to the uppermost insulating layer, and the second insulating layer may correspond to the insulating layer 210 included in the second substrate.
  • the third insulating layer is disposed between the lower surface of the metal layer disposed on the lower surface of the second insulating layer and the upper surface of the first pad, and the lower surface of the metal layer disposed on the lower surface of the second insulating layer is the third insulating layer. spaced apart from the upper surface of the first pad by
  • a lower surface of the via is positioned lower than a lower surface of the metal layer.
  • the via includes a first portion in contact with the metal layer, a second portion in contact with the third insulating layer, a third portion in contact with the first pad, and a fourth portion in contact with the second pad.
  • the third insulating layer includes a second opening formed between the lower surface of the metal layer disposed on the lower surface of the second insulating layer and the upper surface of the first pad, and the metal layer disposed on the lower surface of the second insulating layer. The lower surface is in contact with the upper surface of the first pad through the second opening.
  • the via includes a first portion in contact with the metal layer, a third portion in contact with the first pad, and a fourth portion in contact with the second pad, and does not contact the third insulating layer.
  • the surface roughness (Ra) of at least one of the first pad and the metal layer is 0.5 or less.
  • a buffer layer disposed on the surface of the first pad and the metal layer, wherein the buffer layer includes a carbon element, a nitrogen element, an oxygen element, a silicon element, a sulfur element and a metal element, and a carbon element for the metal element
  • the ratio of ((element carbon/element copper)*100) is 5 to 7, and the ratio of the nitrogen element to the metal element ((nitrogen element/copper element)*100) is 1.5 to 7, and for the metal element
  • the oxygen element ratio ((oxygen element / copper element) * 100) is 1.1 to 1.9, and the ratio of the silicon element to the metal element ((silicon element / copper element) * 100) is 0.5 to 0.9, and the metal element
  • the ratio of elemental sulfur to ((element sulfur/element copper)*100) is 0.5 to 1.5.
  • the carbon element, the nitrogen element, the oxygen element, the silicon element, and the sulfur element are combined with each other to exist as a plurality of molecules
  • the metal element exists as a metal ion
  • the molecules and the metal ion are chemically bonded to each other
  • the molecules include macromolecules and monomolecules.
  • the metal element is formed by oxidizing the circuit pattern.
  • the buffer layer includes a plurality of end groups connected to the insulating layer and the circuit pattern, and the end groups are covalently bonded to the first insulating layer and the first pad, or the second insulating layer and the metal layer, or do coordination
  • the third insulating layer has a Dk of 3.4 or less and a Df of 0.004 or less.
  • a circuit board includes: a first substrate including a first insulating layer and a first pad disposed on an upper surface of the first insulating layer; a second substrate including a second insulating layer including a via hole and a metal layer formed on upper and lower surfaces of the second insulating layer and inner walls of the via hole; a third insulating layer disposed between the first substrate and the second substrate and having a first opening in a region overlapping the via hole; a via filling the via hole and disposed on the first pad exposed through the opening of the third insulating layer; and a second pad disposed on the metal layer disposed on the via and the second insulating layer, wherein a buffer layer is formed on the surfaces of the first pad and the metal layer, and the buffer layer comprises the first insulating layer or the first insulating layer or the first insulating layer.
  • the third insulating layer includes a region in which a lower surface contacts a buffer layer disposed on an upper surface of the first pad, and an upper surface contacts a buffer layer disposed under a lower surface of the metal layer.
  • the first functional group includes a hydroxyl group (-OH) and an N group of an azole group
  • the second functional group includes a Si group and a thiocyanate group (-SCN) of a silane group
  • the buffer layer is a macro It further includes a molecule, a single molecule, and a metal ion, wherein the metal ion is chemically bonded to the macro molecule and the single molecule.
  • a first insulating layer is prepared, a first pad is formed on an upper surface of the first insulating layer to manufacture a first substrate, and a first substrate is manufactured on an upper surface of the first pad.
  • a second substrate is prepared by forming a buffer layer, preparing a second insulating layer, forming a via hole in the second insulating layer, and forming a metal layer on the upper and lower surfaces of the second insulating layer and the inner wall of the via hole, , forming a second buffer layer on the lower surface of the metal layer located on the lower surface of the second cut-out layer, and placing the first substrate and the second substrate in a state where a third insulating layer is positioned between the first substrate and the second substrate bonding, removing the third insulating layer positioned on the upper surface of the first pad, forming a via filling the via hole on the first pad, and positioned on the upper surface of the via and the upper surface of the second insulating layer and forming a second pad on the upper surface of the metal layer.
  • the third insulating layer is disposed between the lower surface of the metal layer disposed on the lower surface of the second insulating layer and the upper surface of the first pad, and the lower surface of the metal layer disposed on the lower surface of the second insulating layer is the third insulating layer. It is spaced apart from the upper surface of the first pad by the insulating layer, and the lower surface of the via is positioned lower than the lower surface of the metal layer.
  • the via includes a first portion in contact with the metal layer, a second portion in contact with the third insulating layer, a third portion in contact with the first pad, and a fourth portion in contact with the second pad.
  • the third insulating layer includes a second opening formed between the lower surface of the metal layer disposed on the lower surface of the second insulating layer and the upper surface of the first pad, and the metal layer disposed on the lower surface of the second insulating layer. The lower surface is in contact with the upper surface of the first pad through the second opening.
  • the via includes a first portion in contact with the metal layer, a third portion in contact with the first pad, and a fourth portion in contact with the second pad, and does not contact the third insulating layer.
  • a first substrate to which a low-illuminance surface treatment technology is applied and a second substrate to which a hole plugging technology is applied are respectively manufactured. Then, an adhesive insulating layer is disposed between the first and second substrates manufactured as described above, and the first and second substrates are bonded to each other. Thereafter, in a state in which the first substrate and the second substrate are bonded, the inside of the via hole of the second substrate is processed so that the first pad included in the first substrate is exposed. Then, when the first pad is exposed, a via layer filling the inside of the via hole is formed on the first pad, and a second pad is formed on the via layer.
  • signal loss occurring in a high frequency region can be minimized by using the first substrate to which the low-illuminance surface treatment technology is applied.
  • the present embodiment by combining the second substrate and the first substrate to which the hole plugging technology is applied, heat generated from the first substrate can be efficiently discharged to the outside, thereby increasing the heat dissipation characteristics of the circuit board. can In conclusion, according to this embodiment, it is possible to provide a circuit board for a 5G antenna module that can be used in a high-frequency region of the circuit board and has very high heat dissipation characteristics.
  • FIG. 1 is a view showing a circuit board according to a first embodiment.
  • FIG. 2 is a view showing the first substrate shown in FIG. 1 .
  • 3 to 6 are views for explaining a structure of a buffer layer in the first substrate shown in FIG. 2 .
  • FIG. 7 is a diagram illustrating a simplified structural formula of an insulating layer in a first substrate according to an embodiment.
  • FIG. 8 is a view showing the second substrate shown in FIG. 1 .
  • 9 to 12 are views for explaining a manufacturing process of the circuit board shown in FIG.
  • FIG. 13 and 14 are diagrams for explaining a method of manufacturing a circuit board according to the second embodiment.
  • the terminology used in the embodiments of the present invention is for describing the embodiments and is not intended to limit the present invention.
  • the singular form may also include the plural form unless otherwise specified in the phrase, and when it is described as "at least one (or more than one) of A and (and) B, C", it can be combined with A, B, and C. It may contain one or more of all possible combinations.
  • a component when it is described that a component is 'connected', 'coupled' or 'connected' to another component, the component is not only directly connected, coupled or connected to the other component, but also with the component It may also include a case of 'connected', 'coupled' or 'connected' due to another element between the other elements.
  • top (above) or bottom (below) is one as well as when two components are in direct contact with each other. Also includes a case in which another component as described above is formed or disposed between two components.
  • FIG. 1 is a view showing a circuit board according to a first embodiment.
  • the circuit board includes a first substrate 100 , a second substrate 200 , and an adhesive insulating layer 300 disposed between the first substrate 100 and the second substrate 200 . .
  • the first substrate 100 may be a substrate for a 5G antenna to which a low-illuminance surface treatment technology is applied.
  • the second substrate 200 may be a substrate including via portions 220 , 230 , and 240 to which a hole plugging technique is applied.
  • first substrate 100 and the second substrate 200 may be individually manufactured, and after being individually manufactured, they may be bonded to each other through the adhesive insulating layer 300 .
  • a portion of the via portion included in the second substrate 200 is formed during the manufacturing of the second substrate 200 , and the remaining portion is formed between the first substrate 100 and the second substrate 200 . It can be formed after bonding. Accordingly, a portion of the via portion may be in direct contact with the adhesive insulating layer 300 , and a remaining portion of the via portion may be disposed in direct contact with the first substrate 100 .
  • first substrate 100 the second substrate 200
  • adhesive insulating layer 300 the adhesive insulating layer 300
  • FIG. 2 is a view showing the first substrate shown in FIG. 1
  • FIGS. 3 to 6 are views for explaining the structure of a buffer layer in the first substrate shown in FIG. 2
  • FIG. 7 is a first substrate according to the embodiment. 1
  • the first substrate 100 may be a substrate to which a low-illuminance surface treatment that can be applied to a 5G antenna and can transmit signals without loss even in a high-frequency region is applied.
  • the first substrate 100 for this purpose includes insulating layers 111 , 112 , 113 , 114 , 115 , circuit patterns 121 , 122 , 123 , 124 , 125 , 126 , via 130 , and a protective layer 140 .
  • the insulating layers 111 , 112 , 113 , 114 , and 115 may have a flat plate structure.
  • the insulating layers 111 , 112 , 113 , 114 , and 115 may be a printed circuit board (PCB).
  • the insulating layers 111 , 112 , 113 , 114 , and 115 may be implemented as a single substrate, or alternatively, may be implemented as a multilayer substrate in which a plurality of insulating layers are sequentially stacked.
  • the insulating layers 111 , 112 , 113 , 114 , and 115 may be configured in plurality.
  • the insulating layers 111 , 112 , 113 , 114 , and 115 are formed from the top of the first insulating layer 110 , the second insulating layer 112 , the third insulating layer 113 , and the fourth insulating layer 114 from the top. ) and a fifth insulating layer 115 .
  • circuit patterns 121 , 122 , 123 , 124 , 125 , and 126 may be disposed on the surfaces of the first to fifth insulating layers, respectively. That is, circuit patterns 121 , 122 , 123 , 124 , 125 , and 126 may be disposed on at least one of both surfaces of the first to fifth insulating layers.
  • the circuit patterns 121 , 122 , 123 , 124 , 125 , and 126 have a via pad connected to a via, a connection pad connected to an external board, a mounting pad connected to an electronic component, and a signal transmission line between the pads. Traces may be included.
  • the plurality of insulating layers 111 , 112 , 113 , 114 , 115 is a substrate on which an electric circuit capable of changing wiring is formed, and circuit patterns 121 , 122 , 123 , 124 , 125 , 126 are formed on the surface of the insulating layer.
  • circuit patterns 121 , 122 , 123 , 124 , 125 , 126 are formed on the surface of the insulating layer.
  • At least one of the plurality of insulating layers 111 , 112 , 113 , 114 , and 115 may include a prepreg including glass fiber.
  • at least one of the plurality of insulating layers 111 , 112 , 113 , 114 , and 115 may include an epoxy resin and a material in which glass fibers and a silicon-based filler are dispersed in the epoxy resin.
  • At least one of the plurality of insulating layers 111 , 112 , 113 , 114 , and 115 may be rigid or flexible.
  • at least one of the insulating layers 111 , 112 , 113 , 114 , and 115 may include glass or plastic.
  • at least one of the insulating layers 111, 112, 113, 114, and 115 may include chemically strengthened/semi-tempered glass such as soda lime glass or aluminosilicate glass, or polyimide, PI), polyethylene terephthalate (PET), propylene glycol (PPG), reinforced or soft plastic such as polycarbonate (PC), or may include sapphire.
  • At least one of the insulating layers 111 , 112 , 113 , 114 and 115 may include a photoisotropic film.
  • at least one of the insulating layers 111 , 112 , 113 , 114 , and 115 may include cyclic olefin copolymer (COC), cyclic olefin polymer (COP), optical isotropic polycarbonate (PC), or optical isotropic polymethyl meta. and acrylate (PMMA).
  • COC cyclic olefin copolymer
  • COP cyclic olefin polymer
  • PC optical isotropic polycarbonate
  • PMMA optical isotropic polymethyl meta. and acrylate
  • At least one of the insulating layers 111 , 112 , 113 , 114 , and 115 may be bent while having a partially curved surface.
  • at least one of the insulating layers 111 , 112 , 113 , 114 , and 115 may be bent while having a partially flat surface and a partially curved surface.
  • an end of at least one of the insulating layers 111 , 112 , 113 , 114 , and 115 may be curved while having a curved surface, or may have a surface including a random curvature and may be curved or bent.
  • At least one of the insulating layers 111 , 112 , 113 , 114 , and 115 may be a flexible substrate having a flexible characteristic.
  • At least one of the insulating layers 111 , 112 , 113 , 114 , and 115 may be a curved or bent substrate.
  • the insulating layers 111 , 112 , 113 , 114 , and 115 represent electrical wiring connecting circuit components based on the circuit design as a wiring diagram, and electrical conductors can be reproduced on the insulating material.
  • Circuit patterns 121 , 122 , 123 , 124 , 125 , and 126 are respectively disposed on the surfaces of the insulating layers 111 , 112 , 113 , 114 , and 115 .
  • the circuit patterns 121 , 122 , 123 , 124 , 125 , and 126 are wirings that transmit electrical signals, and may be formed of a metal material having high electrical conductivity.
  • the circuit patterns 121 , 122 , 123 , 124 , 125 , and 126 are gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper (Cu) and It may be formed of at least one metal material selected from zinc (Zn).
  • circuit patterns 121 , 122 , 123 , 124 , 125 , and 126 have been described as wires for transmitting electrical signals, but in addition to this, patterns for transferring heat for a heat dissipation function may be included.
  • the circuit patterns 121 , 122 , 123 , 124 , 125 , and 126 have excellent bonding strength of gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper ( Cu) and zinc (Zn) may be formed of a paste or solder paste including at least one metal material selected from the group consisting of:
  • the circuit patterns 121 , 122 , 123 , 124 , 125 , and 126 may be formed of copper (Cu), which has high electrical conductivity and is relatively inexpensive.
  • the circuit patterns 121 , 122 , 123 , 124 , 125 , and 126 may be formed using an additive process, a subtractive process, a Modified Semi Additive Process (MSAP) and a conventional circuit board manufacturing process. It is possible by the SAP (Semi Additive Process) method, etc., and a detailed description is omitted here.
  • SAP Semi Additive Process
  • a buffer layer may be disposed on a surface of the insulating layers 111 , 112 , 113 , 114 , 115 and/or the circuit patterns 121 , 122 , 123 , 124 , 125 , and 126 .
  • the buffer layer 150 may be formed on the surface of at least one of the upper surface, lower surface, and side surfaces of the circuit patterns 121 , 122 , 123 , 124 , 125 and 126 or the insulation on which the circuit pattern is disposed. It may be disposed on the surface of the layers 111 , 112 , 113 , 114 , 115 .
  • a buffer layer formed on the insulating layer or the circuit pattern will be described in detail below.
  • At least one via 130 is formed in the insulating layers 111 , 112 , 113 , 114 , and 115 .
  • the via 130 is disposed to pass through at least one insulating layer among the plurality of insulating layers 111 , 112 , 113 , 114 , and 115 .
  • the via 130 may pass through only one insulating layer among the plurality of insulating layers 111, 112, 113, 114, and 115.
  • the via 130 electrically connects the circuit patterns disposed on the surfaces of different insulating layers to each other.
  • the via 130 may be formed by filling an inside of a through hole (not shown) penetrating at least one of the plurality of insulating layers 111 , 112 , 113 , 114 and 115 with a conductive material.
  • the through hole may be formed by any one of machining methods, including mechanical, laser, and chemical machining.
  • machining methods including mechanical, laser, and chemical machining.
  • methods such as milling, drilling, and routing can be used, and when formed by laser processing, UV or CO 2 laser method is used.
  • UV or CO 2 laser method is used.
  • the insulating layers 111 , 112 , 113 , 114 and 115 may be opened using chemicals including aminosilane, ketones, and the like.
  • the processing by the laser is a cutting method in which a part of the material is melted and evaporated by concentrating optical energy on the surface to take a desired shape, and complex formation by a computer program can be easily processed, and in other methods, cutting Even difficult composite materials can be machined.
  • the processing by the laser can have a cutting diameter of at least 0.005mm, and has a wide advantage in a range of possible thicknesses.
  • the laser processing drill it is preferable to use a YAG (Yttrium Aluminum Garnet) laser, a CO 2 laser, or an ultraviolet (UV) laser.
  • the YAG laser is a laser that can process both the copper foil layer and the insulating layer
  • the CO 2 laser is a laser that can process only the insulating layer.
  • the via 130 is formed by filling the inside of the through hole with a conductive material.
  • the metal material forming the via 130 may be any one material selected from copper (Cu), silver (Ag), tin (Sn), gold (Au), nickel (Ni), and palladium (Pd).
  • the conductive material may be filled using any one or a combination of electroless plating, electrolytic plating, screen printing, sputtering, evaporation, inkjetting and dispensing.
  • a first pad 121 may be disposed on the first insulating layer disposed on the top of the plurality of insulating layers 111 , 112 , 113 , 114 , and 115 .
  • the first pad 121 may be a connection pad connected to the second substrate 200 .
  • the first pad 121 may be a via pad directly connected to a via formed on the second substrate 200 . This will be described in more detail below.
  • a bonding pad 126 may be disposed under the lowermost insulating layer to which an additional external substrate (not shown) is to be attached among the plurality of insulating layers 111 , 112 , 113 , 114 , and 115 .
  • the bonding pad 126 may be a circuit pattern whose surface is exposed through an opening in a protective layer, which will be described later, among circuit patterns disposed on the lower surface of the lowermost insulating layer.
  • a portion of the bonding pad 126 may serve as a pattern for signal transmission, and a portion of the bonding pad 126 may serve as an outer lead on which an adhesive member (not shown) is disposed for attachment of the external substrate.
  • the bonding pad 126 may include a soldering pad for a soldering application.
  • a surface treatment layer (not shown) may be disposed on the surface of the bonding pad 126 .
  • the surface treatment layer increases the wire bonding or soldering properties while protecting the bonding pad 126 .
  • the surface treatment layer is formed of a metal including gold (Au).
  • the surface treatment layer may include only silver pure gold (purity of 99% or more), and alternatively, may be formed of an alloy containing gold (Au).
  • the alloy may be formed of a gold alloy containing cobalt.
  • the protective layer 140 is disposed under the lowermost insulating layer among the plurality of insulating layers.
  • the protective layer 140 has an opening exposing the surface of the bonding pad 126 .
  • the protective layer 140 may include a solder resist.
  • a buffer layer may be disposed on at least one surface of the .
  • the buffer layer 150 may be disposed between the insulating layer 110 and the circuit pattern 120 in a region where the insulating layer 110 and the circuit pattern 120 overlap.
  • the buffer layer 150 may be a surface treatment layer treated on the surface of the insulating layer 110 .
  • the buffer layer 150 may be a surface treatment layer treated on the surface of the circuit pattern 120 .
  • the buffer layer 150 may be an intermediate layer disposed between the insulating layer and the circuit pattern.
  • the buffer layer 150 may be a functional layer that improves adhesion between the insulating layer and the circuit pattern, that is, an adhesion strengthening layer.
  • 3 to 6 are views for explaining the position and arrangement relationship of the buffer layer 150 .
  • the buffer layer 150 may be disposed on the surface of the circuit pattern.
  • the buffer layer 150 may be disposed on an upper surface and a lower surface of the circuit pattern. That is, the buffer layer 150 may be disposed on a surface that contacts or faces the insulating layer 110 among the surfaces of the circuit pattern.
  • the buffer layer 150 may be disposed on the surface of the circuit pattern.
  • the buffer layer 150 may be disposed on an upper surface, a lower surface, and both sides of the circuit pattern. That is, the buffer layer 150 may be disposed to surround the entire surface of the circuit pattern.
  • the buffer layer 150 may be disposed on the surface of the insulating layer 110 .
  • the buffer layer 150 may be disposed on an upper surface and a lower surface of the insulating layer 110 . That is, the buffer layer 150 may be disposed on a surface of the insulating layer 110 that contacts or faces the circuit pattern 120 . That is, the buffer layer 150 may be disposed on the front surface of the insulating layer 110 on which the circuit pattern 120 is disposed.
  • the buffer layer 150 may be disposed on the surface of the insulating layer 110 .
  • the buffer layer 150 may be disposed on an upper surface and a lower surface of the insulating layer 110 . That is, the buffer layer 150 may be disposed on a surface of the insulating layer 110 that contacts or faces the circuit pattern 120 . That is, the buffer layer 150 may be disposed only in an area where the circuit pattern 120 is disposed on the surface of the insulating layer 110 where the circuit pattern 120 is disposed.
  • the buffer layer 150 may be disposed between the insulating layer 110 and the circuit pattern 120 .
  • the buffer layer 150 is disposed between the insulating layer 110 and the circuit pattern 120 , and the buffer layer 150 includes one surface of the insulating layer 110 and one surface of the circuit pattern 120 .
  • the end group of the buffer layer, the end group of the insulating layer, the end group of the buffer layer and the end group of the circuit pattern may be chemically bonded.
  • the buffer layer 150 may be formed to have a constant thickness.
  • the buffer layer 150 may be formed as a thin film.
  • the buffer layer 150 may be formed to a thickness of 500 nm or less.
  • the buffer layer 150 may be formed to a thickness of 5 nm to 500 nm.
  • the thickness of the buffer layer 150 is formed to be 5 nm or less, the thickness of the buffer layer is too thin to ensure sufficient adhesion between the insulating layer and the circuit pattern, and when the thickness of the buffer layer exceeds 500 nm , the effect of improving adhesion according to the thickness is insignificant, the overall thickness of the circuit board may be increased, and the dielectric constant of the insulating layer may increase, so that the transmission loss of the circuit board may be increased in high frequency applications.
  • the buffer layer 150 may include a plurality of elements. A plurality of elements included in the buffer layer 150 are combined with each other in the buffer layer to be included in a molecular or ionic form, and the molecules, the molecule, and the ion may be chemically bonded to each other to form a buffer layer. there is.
  • the buffer layer 150 may include at least one of a carbon element, a nitrogen element, an oxygen element, a silicon element, a sulfur element, and a metal element.
  • the buffer layer 150 may include all of a carbon element, a nitrogen element, an oxygen element, a silicon element, a sulfur element, and a metal element.
  • the carbon element, nitrogen element, oxygen element, silicon element, sulfur element, and metal element may be present in a molecular form by bonding to each other in the buffer layer, or may exist in an ionic form alone.
  • the oxygen element, the carbon element, and the nitrogen element may be related to a functional group of the buffer layer coupled to the insulating layer. That is, the functional group formed by the molecules including the oxygen element, the carbon element, the nitrogen atom, and the like may be chemically bonded to the insulating layer.
  • the carbon element, the nitrogen element, the silicon element, and the sulfur element among the plurality of elements may be related to a functional group of the buffer layer coupled to the circuit pattern. That is, a functional group formed by molecules including the carbon element, the nitrogen element, the silicon element, the sulfur element, etc. may be chemically bonded to the circuit pattern.
  • the metal element may bind molecules formed by the carbon element, nitrogen element, oxygen element, silicon element, and sulfur element to each other. That is, molecules formed by the carbon element, nitrogen element, oxygen element, silicon element, and sulfur element may be chemically combined through the metal element to form a buffer layer. That is, the metal element may be disposed between the molecules to serve as a medium for chemically bonding the molecules.
  • the carbon element, nitrogen element, oxygen element, silicon element, sulfur element, and metal element may be included in a constant mass ratio.
  • the metal element may include the most than other elements, and the carbon element, nitrogen element, oxygen element, silicon element, and sulfur element each have a constant mass ratio based on the metal element. may be included as
  • the ratio of the carbon element to the metal element ((carbon element / copper element) * 100) may be 5 to 7,
  • the ratio of the nitrogen element to the metal element ((nitrogen element/copper element)*100) may be 1.5 to 7.
  • the ratio of the oxygen element to the metal element ((oxygen element/copper element)*100) may be 1.1 to 1.9.
  • the ratio of the silicon element to the metal element ((silicon element/copper element)*100) may be 0.5 to 0.9.
  • the ratio of the element sulfur to the metal element ((element sulfur/element copper)*100) may be 0.5 to 1.5.
  • a ratio of the carbon element, nitrogen element, oxygen element, silicon element, and sulfur element to the metal element may be related to a bonding strength of the insulating layer or the circuit board.
  • the ratio of the carbon element to the metal element ((carbon element / copper element) * 100) is out of the range of 5 to 7, the bonding force between the buffer layer and the circuit board or the buffer layer and the insulating layer may be weakened. there is.
  • the ratio of the nitrogen element to the metal element ((nitrogen element / copper element) * 100) is out of the range of 1.5 to 7, the bonding force between the buffer layer and the circuit board or the buffer layer and the insulating layer may be weakened. there is.
  • the bonding force between the buffer layer and the insulating layer may be weakened.
  • the bonding force between the buffer layer and the circuit board may be weakened.
  • the bonding force between the buffer layer and the circuit board may be weakened.
  • the carbon element, nitrogen element, oxygen element, silicon element, sulfur element, and metal element exist in the form of molecules or ions in the buffer layer, and the molecules and the ions may be connected to each other by bonding.
  • the buffer layer 150 may include molecules and metal ions formed by the carbon element, nitrogen element, oxygen element, silicon element, sulfur element, and metal elements.
  • the molecules included in the buffer layer 150 may include at least two types of molecules depending on the size of the molecule or the size of the molecular weight.
  • the molecule may include a macromolecule (Macromolecule) and a monomolecular (Unimolecular).
  • the macro molecule, the single molecule, and the metal ion may be formed in a structure in which they are bonded and connected to each other in the buffer layer.
  • the macro molecule, the single molecule, and the metal ion may be chemically bonded by a covalent bond and a coordination bond in the buffer layer to form a structure in which they are connected to each other.
  • the metal ion may connect the macro molecules, the single molecules, or the macro molecule and the single molecule to each other.
  • the macro molecules, the monomolecules, or the macro molecule and the monomolecule are coordinated with the metal ion, and accordingly, the macromolecules, the monomolecules, or the macromolecule and the monomolecule can be chemically bound.
  • the metal ion may include the same material as the circuit pattern.
  • the metal ion may include a material different from that of the circuit pattern.
  • the metal ions may include copper or a metal other than copper.
  • the metal ions may be formed by the circuit pattern.
  • metal ions may be formed by ionizing the circuit pattern including the metal using a separate oxidizing agent. Accordingly, the ionized metal ions may form a buffer layer by coordinating the macromolecules and the monomolecules in the buffer layer to connect the molecules to each other.
  • a separate metal ion may be added when the buffer layer is formed, and the metal ion may form a buffer layer by coordinating the macromolecules and the monomolecules in the buffer layer to connect the molecules to each other.
  • the separately added metal ions may be the same as or different from the metal of the circuit pattern.
  • the macro molecule and the single molecule may include at least one of the carbon element, nitrogen element, oxygen element, silicon element, and sulfur element.
  • the macro molecule and the single molecule may be molecules including at least one of the carbon element, nitrogen element, oxygen element, silicon element, and sulfur element.
  • the macro molecule may include a molecule including the carbon element and the nitrogen element.
  • the macro molecule may include an azole group including the carbon element and the nitrogen element.
  • the macro molecule may include a molecule including the silicon element.
  • the macro molecule may include a silane group including the silicon element.
  • the single molecule may include the carbon element, the nitrogen element, and the sulfur element. That is, the single molecule may be a molecule including the carbon element, the nitrogen element, and the sulfur element.
  • the single molecule may include an SCN group to which a thiocyanate group (-SCN) is connected.
  • the buffer layer 150 may include a plurality of functional groups.
  • the buffer layer 150 may include a first functional group chemically bonded to the insulating layer 110 and a second functional group chemically combined with the circuit pattern 120 .
  • the macro molecule and the monomolecules may include a plurality of terminal groups, ie, functional groups, chemically bonded to the insulating layer and the circuit pattern.
  • functional groups chemically bonded to the insulating layer and the circuit pattern.
  • the first functional group and the second functional group may be defined as terminal groups of the buffer layer connected to one of the macro molecule, the mono atom, or the metal atom.
  • the first functional group may be bonded to the insulating layer 110 by a covalent bond.
  • the first functional group may include functional groups covalently bonded to the insulating layer 110 .
  • the first functional group may include a hydroxyl group (-OH) and an N group of the azole group.
  • the second functional group may be coupled to the circuit pattern 120 by coordination bonding.
  • the second functional group may include functional groups coordinated with the circuit pattern 120 .
  • the second functional group may include a Si group and a thiocyanate group (-SCN) of a silane group.
  • the first functional group and the second functional group included in the buffer layer may be chemically bonded to the insulating layer and the circuit pattern, respectively. Accordingly, by the buffer layer disposed between the insulating layer and the circuit pattern, it is possible to improve adhesion between the insulating layer, which is a dissimilar material, and the circuit pattern.
  • a copper layer was formed on the insulating layer including the prepreg (PPG). At this time, a coating layer containing a carbon element, a nitrogen element, an oxygen element, a silicon element, a sulfur element, and a metal element is coated on the surface of the circuit layer in contact with the insulating layer, and then the copper layer and the insulating layer are adhered did.
  • the copper layer was patterned to form a circuit pattern, thereby manufacturing a circuit board.
  • the buffer layer included a first functional group including a hydroxyl group (-OH) and an N group of an azole group, and a second functional group including a Si group and a thiocyanate group (-SCN) of a silane group.
  • a circuit pattern was prepared in the same manner as in the embodiment, except that a copper layer was formed by directly bonding a copper layer on the insulating layer without forming a coating layer on the copper layer, and a circuit pattern was formed by patterning the copper layer. After the formation, evaluation of adhesion and reliability according to the roughness size of the circuit pattern was performed.
  • the UTM 90° Peel value was measured using UTM equipment.
  • Illuminance of circuit pattern (Ra, ⁇ m)
  • Example (reliability, peeling) comparative example (reliability, peeling) 0.1 OG NG 0.2 OG NG 0.3 OG NG 0.4 OG NG 0.5 OG NG 0.6 OG OG
  • circuit board according to the embodiment has improved reliability compared to the circuit board according to the comparative example.
  • the circuit board according to the embodiment forms a circuit pattern in which a coating layer is coated on an insulating layer. Accordingly, it can be seen that as the coating layer is chemically tightly bonded to the insulating layer and the circuit pattern, the peel strength of the circuit pattern is increased, thereby improving the adhesion of the circuit pattern and the reliability of the circuit board.
  • the circuit board according to the embodiment may have an adhesive force capable of securing the reliability of the circuit board even when the roughness of the circuit pattern is reduced.
  • the circuit board according to the embodiment may have an adhesive force capable of securing the reliability of the circuit board even when the surface roughness of the circuit pattern is 0.5 or less or in the range of 0.1 to 0.5.
  • the circuit board according to the embodiment when the circuit board according to the embodiment is applied to high-frequency applications, it is possible to reduce the roughness of the circuit pattern, thereby reducing the transmission loss due to the skin effect, and even with low surface roughness, the circuit board can The reliability of the circuit pattern can be secured by improving the adhesion of the pattern.
  • a circuit pattern is directly formed on the insulating layer. Accordingly, as the insulating layer and the circuit pattern are formed of different materials, it can be seen that the adhesive strength of the circuit pattern, that is, the peel strength, is very low.
  • the circuit board according to the embodiment may include a buffer layer disposed between the insulating layer and the circuit pattern.
  • the buffer layer may be formed on the surface of the circuit pattern or the buffer layer may be formed on the insulating layer.
  • the buffer layer may be disposed between the insulating layer and the circuit pattern to improve adhesion between the insulating layer and the circuit pattern.
  • the insulating layer and the circuit pattern are heterogeneous materials including a resin material and a metal, respectively, and when the circuit pattern is formed on the insulating layer, there is a problem in that adhesion is reduced.
  • the buffer layer includes a plurality of functional groups coupled to the insulating layer and the circuit pattern, and the functional groups are chemically bonded to the insulating layer and the circuit pattern by a covalent bond or a coordination bond, thereby forming the insulating layer and the circuit pattern. It is possible to improve the adhesion of the circuit pattern.
  • FIG. 8 is a view showing the second substrate shown in FIG. 1 .
  • the second substrate 200 includes an insulating layer 210 , a via hole 235 formed through the insulating layer 210 , a surface of the insulating layer 210 , and the via hole 235 . and a metal layer 220 formed on the inner wall of the .
  • a seed layer (not shown) may be additionally disposed between the surface of the insulating layer 210 and the metal layer 220 .
  • a via hole 235 is formed in the insulating layers 111 , 112 , 113 , 114 , 115 made of glass epoxy, and thus an insulating layer 210 connected to the via hole 235 .
  • a metal layer 220 for connection thereof may be disposed on the upper and lower surfaces of the inner wall of the via hole.
  • the metal layer 220 is a configuration of a via part according to an embodiment.
  • the via portion includes a first pad 121 , a second pad 240 , a via 230 , and a metal layer 220 .
  • the first pad 121 is a circuit pattern formed on the first substrate 100 .
  • the second pad 240 , the via 230 , and the metal layer 220 are formed on the second substrate 200 .
  • the metal layer 220 has a structure that does not directly contact the first substrate 100 .
  • the adhesive insulating layer 300 is disposed between the first substrate 100 and the second substrate 200 .
  • the adhesive insulating layer 300 may also be disposed between the metal layer 220 and the first pad 121 .
  • the buffer layer 150 as described above may also be disposed on the upper surface of the first pad 121 in the embodiment. Accordingly, bonding strength between the adhesive insulating layer 300 and the first substrate 100 may be improved through the buffer layer 150 .
  • one surface of the via 230 has a structure in direct contact with the first pad 121 .
  • the lower surface of the via 230 filling the inside of the via hole 235 directly contacts the upper surface of the first pad 121 .
  • the lower surface of the via 230 in the first embodiment may be positioned lower than the lower surface of the metal layer 220 .
  • a side surface of the via 230 may include a first portion in contact with the metal layer 220 and a second portion in contact with the adhesive insulating layer 300 .
  • the via 230 may be formed by filling the via hole 235 with a resin such as epoxy.
  • the via 230 may be formed of a metal material such as copper.
  • the via 230 may be formed of a metal material, or alternatively, may be formed of an electrically conductive epoxy. .
  • the via 230 may be formed of non-conductive epoxy. There will be.
  • the lower surface of the metal layer 220 may also be subjected to the low-illuminance surface treatment according to the embodiment, and accordingly, the buffer layer 150 as described above may be disposed. Accordingly, in the embodiment, the first substrate 100 and the second substrate 200 can be firmly bonded to each other with the adhesive insulating layer 300 interposed therebetween using the buffer layer 150 as described above. reliability can be improved.
  • An adhesive insulating layer 300 is disposed between the first substrate 100 and the second substrate 200 .
  • a resin sheet such as resin coated copper (RCC) may be used, or a prepreg may be used differently.
  • Dk of the adhesive insulating layer 300 is set to be 3.4 or less, and Df is set to have 0.004 or less.
  • a first substrate to which a low-illuminance surface treatment technology is applied and a second substrate to which a hole plugging technology is applied are respectively manufactured. Then, an adhesive insulating layer is disposed between the first and second substrates manufactured as described above, and the first and second substrates are bonded to each other. Thereafter, in a state in which the first substrate and the second substrate are bonded, the inside of the via hole of the second substrate is processed so that the first pad included in the first substrate is exposed. Then, when the first pad is exposed, a via layer filling the inside of the via hole is formed on the first pad, and a second pad is formed on the via layer.
  • signal loss occurring in a high frequency region can be minimized by using the first substrate to which the low-illuminance surface treatment technology is applied.
  • the present embodiment by combining the second substrate and the first substrate to which the hole plugging technology is applied, heat generated from the first substrate can be efficiently discharged to the outside, thereby increasing the heat dissipation characteristics of the circuit board. can In conclusion, according to this embodiment, it is possible to provide a circuit board for a 5G antenna module that can be used in a high-frequency region of the circuit board and has very high heat dissipation characteristics.
  • 9 to 13 are views for explaining a manufacturing process of the circuit board shown in FIG. 1 .
  • the first substrate 100 and the second substrate 200 are respectively manufactured as described with reference to the previous drawings.
  • the second substrate 200 is a substrate before the second pad 240 and the via 230 are formed. That is, the metal layer 220 formed in the via hole 235 of the second substrate 200 is formed together when the second substrate 200 is manufactured, and the second pad 240 and the via 230 are It is formed after bonding of the first substrate 100 and the second substrate 200 .
  • the adhesive insulating layer 300 is disposed between the first substrate 100 and the second substrate 200 .
  • the adhesive insulating layer 300 may be disposed on the entire area between the first substrate 100 and the second substrate 200 .
  • a compression process is performed in a state where the adhesive insulating layer 300 is disposed between the first substrate 100 and the second substrate 200 , and then the first substrate 100 is subjected to a curing process.
  • the substrate 100 and the second substrate 200 may be bonded to each other.
  • the adhesive insulating layer 300 may be disposed over the entire area between the first substrate 100 and the second substrate 200 as described above. Accordingly, the upper surface of the first pad 121 may be covered by the adhesive insulating layer 300 .
  • the adhesive insulating layer 300 may be disposed between the first pad 121 and the metal layer 220 .
  • a hole forming process is performed in the via hole 235 to remove the adhesive insulating layer 300 disposed on the upper surface of the first pad 121 , and the first pad 121 is ) can be exposed.
  • a via 230 filling the via hole 235 may be formed on the exposed first pad 121 .
  • the top surface of the via 230 may be located on the same plane as the top surface of the metal layer 220 .
  • a second pad 240 may be formed on an upper surface of the via 230 and an upper surface of the metal layer 220 . Accordingly, the second pad 240 may include a first portion contacting the metal layer 220 and a second portion contacting the top surface of the via 230 .
  • 13 and 14 are diagrams for explaining a method of manufacturing a circuit board according to the second embodiment.
  • the adhesive insulating layer 300 disposed between the first substrate 100 and the second substrate 200 is disposed over the entire area between the first substrate 100 and the second substrate 200 .
  • the adhesive insulating layer 300 in the modified example is applied to the remaining area except for the area overlapping the lower surface of the metal layer 220 among the entire area between the first substrate 100 and the second substrate 200 . can be placed.
  • the adhesive insulating layer 300 may not be positioned between the metal layer 220 and the first pad 121 , except for the region between the first substrate 100 and the second substrate 200 . can be placed in
  • the metal layer 220 and the first pad 121 have a structure in which they do not directly contact each other, but in the second embodiment, the metal layer 220 and the first pad 121 are not in direct contact with each other. It may have a structure in direct contact with each other.
  • a hole processing process is performed in the via hole 235 to remove the adhesive insulating layer 300 disposed on the upper surface of the first pad 121 , and the first pad 121 . ) can be exposed.
  • a via 230 filling the via hole 235 may be formed on the exposed first pad 121 .
  • the top surface of the via 230 may be located on the same plane as the top surface of the metal layer 220 .
  • a second pad 240 may be formed on an upper surface of the via 230 and an upper surface of the metal layer 220 . Accordingly, the second pad 240 may include a first portion contacting the metal layer 220 and a second portion contacting the top surface of the via 230 .
  • a first substrate to which a low-illuminance surface treatment technology is applied and a second substrate to which a hole plugging technology is applied are respectively manufactured. Then, an adhesive insulating layer is disposed between the first and second substrates manufactured as described above, and the first and second substrates are bonded to each other. Thereafter, in a state in which the first substrate and the second substrate are bonded, the inside of the via hole of the second substrate is processed so that the first pad included in the first substrate is exposed. Then, when the first pad is exposed, a via layer filling the inside of the via hole is formed on the first pad, and a second pad is formed on the via layer.
  • signal loss occurring in a high frequency region can be minimized by using the first substrate to which the low-illuminance surface treatment technology is applied.
  • the present embodiment by combining the second substrate and the first substrate to which the hole plugging technology is applied, heat generated from the first substrate can be efficiently discharged to the outside, thereby increasing the heat dissipation characteristics of the circuit board. can In conclusion, according to this embodiment, it is possible to provide a circuit board for a 5G antenna module that can be used in a high-frequency region of the circuit board and has very high heat dissipation characteristics.

Abstract

실시 예에 따른 인쇄회로기판은 제1 절연층 및 상기 제1 절연층의 상면에 배치된 제1 패드를 포함하는 제1 기판; 비아 홀을 포함하는 제2 절연층 및 상기 제2 절연층의 상면, 하면 및 상기 비아 홀의 내벽에 형성된 금속층을 포함하는 제2 기판; 상기 제1 기판과 제2 기판 사이에 배치되고, 상기 비아 홀과 중첩되는 영역에 제1 개구부를 가진 제3 절연층; 상기 비아 홀을 채우며 상기 제3 절연층의 상기 개구부를 통해 노출된 상기 제1 패드 위에 배치되는 비아; 및 상기 비아 및 상기 제2 절연층의 상면에 배치된 금속층 위에 배치되는 제2 패드를 포함한다.

Description

회로기판
실시 예는 회로 기판에 관한 것이다.
일반적으로 PCB(Printed Circuit Board)라 불리우는 인쇄 회로기판은 배선이 집적되어 다양한 소자들이 실장되거나 소자간의 전기적 연결이 가능하도록 구성되는 부품이다.
기술의 발전에 따라 다양한 형태와 다양한 기능을 갖게 되는 인쇄 회로기판이 제조되고 있고, 이러한 종류의 인쇄 회로기판 중에는 소형의 제품에 적용되는 집적회로로 구성되는 소자를 메인 인쇄 회로기판에 실장시키기 위하여 집적회로로 구성되는 소자와 메인 인쇄 회로기판 간의 매개 역할을 하는 인쇄 회로기판도 개발되고 있다.
따라서, 적용되는 제품들의 다기능화와 슬림화 등의 경향에 따라 인쇄 회로기판도 그에 상응하는 기능의 적용이 가능하게 하는 한편 그 크기에 있어서도 슬림화되고 있는데, 이와 같이 고집적화와 슬림화의 경향에 따라서 인쇄 회로기판의 인쇄패턴과 인쇄 회로기판의 각 층간의 회로패턴을 연결시키기 위한 비아(via : 층간 회로패턴의 연결로), 그리고 소자가 연결되는 연결단자 등의 미세 패턴화는 중요한 문제로 대두 되고 있다.
한편, 최근 고속 집적 시스템에서 회로의 성능 및 데이터 전송 속도는 주로 인쇄히로기판의 배선(전송로)의 상태에 제한적이다. 종래의 컴퓨터, 휴대폰 통신 단말기와 그 밖의 전자기기에 대해서 데이터의 처리 속도 및 통신 속도 향상을 위한 기술적 개발이 필수적인 요구 사항을 충족시킬 필요성은 없었다.
최근, 상기 사항에 대한 대용량 데이터의 처리 속도 및 통신 속도의 고속화가 요구되면서, 회로기판의 배선의 처리 기술이 요구되고 있고 이에 대한 활발한 연구 개발이 진행되고 있다. 이중 하나로, 고주파의 전송 손실을 최대한 낮출 수 있는 기술로서, 배선의 표면 거칠기를 제어하는 기술을 포함할 수 있다.
보통 배선의 재료는 구리 또는 이를 포함하는 합금을 사용할 수 있으며, 제조 공정 단계에서 배선의 표면 거칠기의 높은 저항률은 신호의 주파수가 높을 수록 특성이 좋지 않게 나타나며, 이때의 신호 손실은 주파수의 비례 관계에 있다.
이때, 종래의 회로기판에서의 표면 처리 기술은 25Gbps 이상에서 높은 전송 손실을 보인다. 이에 따라, 상기 25Gbps 이상에서 낮은 전송 손실을 가지도록 하기 위해서는 배선을 이루는 동박과 절연층 사이를 접합하기 위한 저조도 표면 처리 기술이 필요하다.
그러나, 저조도 표면 처리가 이루어진 회로기판에서는 방열 특성이 현저히 떨어지는 특성을 가지고 있다.
따라서, 실시 예에서는 회로기판의 방열 특성을 높이면서 25Gbps에서도 낮은 전송 손실을 가질 수 있는 회로기판을 제공할 수 있도록 한다.
실시 예에서는 저조도 표면 처리 기술이 적용된 제1 기판과, 홀플러깅 기술이 적용된 제2 기판이 상호 접합된 회로기판 및 이의 제조 방법을 제공할 수 있도록 한다.
또한, 실시 예에서는 회로기판의 전송 손실을 낮추면서 방열 특성을 향상시킬 수 있는 회로기판 및 이의 제조 방법을 제공할 수 있도록 한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로기판은 제1 절연층 및 상기 제1 절연층의 상면에 배치된 제1 패드를 포함하는 제1 기판; 비아 홀을 포함하는 제2 절연층 및 상기 제2 절연층의 상면, 하면 및 상기 비아 홀의 내벽에 형성된 금속층을 포함하는 제2 기판; 상기 제1 기판과 제2 기판 사이에 배치되고, 상기 비아 홀과 중첩되는 영역에 제1 개구부를 가진 제3 절연층; 상기 비아 홀을 채우며 상기 제3 절연층의 상기 개구부를 통해 노출된 상기 제1 패드 위에 배치되는 비아; 및 상기 비아 및 상기 제2 절연층의 상면에 배치된 금속층 위에 배치되는 제2 패드를 포함한다.
상기 제3 절연층은 이하에서 설명하는 접착 절연층(300)에 대응될 수 있고, 제1 절연층은 이하에서 설명하는 제1 기판(100)에 포함되는 복수의 절연층(111, 112, 113, 114, 115) 중 최상부에 배치된 절연층에 대응될 수 있고, 제2 절연층은 제2 기판에 포함된 절연층(210)에 대응될 수 있다.
상기 제3 절연층은 상기 제2 절연층의 하면에 배치된 금속층의 하면과 상기 제1 패드의 상면 사이에 배치되고, 상기 제2 절연층의 하면에 배치된 금속층의 하면은 상기 제3 절연층에 의해 상기 제1 패드의 상면으로부터 이격된다.
또한, 상기 비아의 하면은 상기 금속층의 하면보다 낮게 위치한다.
또한, 상기 비아는 상기 금속층과 접촉하는 제1 부분과, 상기 제3 절연층과 접촉하는 제2 부분과, 상기 제1 패드와 접촉하는 제3 부분과, 상기 제2 패드와 접촉하는 제4 부분을 포함한다.
또한, 상기 제3 절연층은 상기 제2 절연층의 하면에 배치된 금속층의 하면과 상기 제1 패드의 상면 사이에 형성된 제2 개구부를 포함하고, 상기 제2 절연층의 하면에 배치된 금속층의 하면은 상기 제2 개구부를 통해 상기 제1 패드의 상면과 접촉한다.
또한, 상기 비아는 상기 금속층과 접촉하는 제1 부분과, 상기 제1 패드와 접촉하는 제3 부분과, 상기 제2 패드와 접촉하는 제4 부분을 포함하고, 상기 제3 절연층과 비접촉한다.
또한, 상기 제1 패드 및 상기 금속층 중 적어도 하나의 표면 조도(Ra)는 0.5 이하이다.
또한, 상기 제1 패드 및 상기 금속층의 표면에 배치되는 버퍼층을 포함하고, 상기 버퍼층은 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 및 금속 원소를 포함하고, 상기 금속 원소에 대한 탄소 원소의 비((탄소원소/구리원소)*100)는 5 내지 7이고, 상기 금속 원소에 대한 질소 원소의 비((질소원소/구리원소)*100)는 1.5 내지 7이고, 상기 금속 원소에 대한 산소 원소의 비((산소원소/구리원소)*100)는 1.1 내지 1.9이고, 상기 금속 원소에 대한 규소 원소의 비((규소원소/구리원소)*100)는 0.5 내지 0.9이고, 상기 금속 원소에 대한 황 원소의 비((황원소/구리원소)*100)는 0.5 내지 1.5이다.
또한, 상기 탄소 원소, 상기 질소 원소, 상기 산소 원소, 상기 규소 원소 및 상기 황 원소는 서로 결합하여 복수의 분자들로 존재하고, 상기 금속 원소는 금속 이온으로 존재하고, 상기 분자들 및 상기 금속 이온은 서로 화학적으로 결합되고, 상기 분자들은 마크로 분자 및 단분자를 포함한다.
또한, 상기 금속 원소는 상기 회로 패턴을 산화하여 형성된다.
또한, 상기 버퍼층은 상기 절연층 및 상기 회로패턴과 연결되는 복수의 말단기들을 포함하고, 상기 말단기들은 상기 제1 절연층 및 상기 제1 패드, 또는 제2 절연층과 상기 금속층과 공유결합 또는 배위결합한다.
또한, 상기 제3절연층은, 3.4 이하의 Dk 및 0.004 이하의 Df를 가진다.
한편, 실시 예에 따른 회로기판은 제1 절연층 및 상기 제1 절연층의 상면에 배치된 제1 패드를 포함하는 제1 기판; 비아 홀을 포함하는 제2 절연층 및 상기 제2 절연층의 상면, 하면 및 상기 비아 홀의 내벽에 형성된 금속층을 포함하는 제2 기판; 상기 제1 기판과 제2 기판 사이에 배치되고, 상기 비아 홀과 중첩되는 영역에 제1 개구부를 가진 제3 절연층; 상기 비아 홀을 채우며 상기 제3 절연층의 상기 개구부를 통해 노출된 상기 제1 패드 위에 배치되는 비아; 및 상기 비아 및 상기 제2 절연층의 상면에 배치된 금속층 위에 배치되는 제2 패드를 포함하고, 상기 제1 패드 및 상기 금속층의 표면에는 버퍼층이 형성되고, 상기 버퍼층은 상기 제1 절연층 또는 상기 제2 절연층과 결합되는 제 1 작용기; 및 상기 제1 패드 또는 상기 금속층과 결합되는 제 2 작용기를 포함하고, 상기 제 1 작용기 및 상기 제 2 작용기는 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 중 적어도 하나의 원소를 포함하고, 상기 제3 절연층은 하면이 상기 제1 패드의 상면 위에 배치된 버퍼층과 접촉하고, 상면이 상기 금속층의 하면 아래에 배치된 버퍼층과 접촉하는 영역을 포함한다.
또한, 상기 제 1 작용기는 하이드록시기(-OH) 및 아졸 그룹의 N기를 포함하고, 상기 제 2 작용기는 실란 그룹의 Si기 및 티오시아네이트기(-SCN)를 포함하고, 상기 버퍼층은 마크로 분자, 단분자 및 금속 이온을 더 포함하고, 상기 금속 이온은 상기 마크로 분자 및 상기 단분자와 서로 화학적으로 결합된다.
한편, 실시 예에 따른 회로기판의 제조 방법은 제1 절연층을 준비하고, 상기 제1 절연층의 상면에 제1 패드를 형성하여 제1 기판을 제조하고, 상기 제1 패드의 상면에 제1 버퍼층을 형성하고, 제2 절연층을 준비하고, 상기 제2 절연층에 비아 홀을 형성하고, 상기 제2 절연층의 상면, 하면 및 상기 비아 홀의 내벽에 금속층을 형성하여 제2 기판을 제조하고, 상기 제2 절여층의 하면에 위치한 금속층의 하면에 제2 버퍼층을 형성하고, 상기 제1 기판과 제2 기판 사이에 제3 절연층을 위치시킨 상태에서 상기 제1 기판과 상기 제2 기판을 접합시키고, 상기 제1 패드의 상면에 위치한 상기 제3 절연층을 제거하고, 상기 제1 패드 상에 상기 비아 홀을 채우는 비아를 형성하고, 상기 비아의 상면 및 상기 제2 절연층의 상면에 위치한 금속층의 상면에 제2 패드를 형성하는 것을 포함한다.
또한, 상기 제3 절연층은 상기 제2 절연층의 하면에 배치된 금속층의 하면과 상기 제1 패드의 상면 사이에 배치되고, 상기 제2 절연층의 하면에 배치된 금속층의 하면은 상기 제3 절연층에 의해 상기 제1 패드의 상면으로부터 이격되고, 상기 비아의 하면은 상기 금속층의 하면보다 낮게 위치한다.
또한, 상기 비아는 상기 금속층과 접촉하는 제1 부분과, 상기 제3 절연층과 접촉하는 제2 부분과, 상기 제1 패드와 접촉하는 제3 부분과, 상기 제2 패드와 접촉하는 제4 부분을 포함한다.
또한, 상기 제3 절연층은 상기 제2 절연층의 하면에 배치된 금속층의 하면과 상기 제1 패드의 상면 사이에 형성된 제2 개구부를 포함하고, 상기 제2 절연층의 하면에 배치된 금속층의 하면은 상기 제2 개구부를 통해 상기 제1 패드의 상면과 접촉한다.
또한, 상기 비아는 상기 금속층과 접촉하는 제1 부분과, 상기 제1 패드와 접촉하는 제3 부분과, 상기 제2 패드와 접촉하는 제4 부분을 포함하고, 상기 제3 절연층과 비접촉한다.
본 실시 예에서는 저조도 표면 처리 기술이 적용된 제1 기판과, 홀플러깅 기술이 적용된 제2 기판을 각각 제조한다. 그리고, 상기와 같이 제조된 제1 기판과 제2 기판 사이에 접착 절연층을 배치하고, 상기 제1 기판과 제2 기판을 접합한다. 이후, 상기 제1 기판과 제2 기판이 접합된 상태에서 상기 제2 기판의 비아 홀 내부를 가공하여, 상기 제1 기판에 포함된 제1 패드가 노출되도록 한다. 그리고, 상기 제1 패드가 노출되면, 제1 패드 위에 상기 비아 홀 내부를 채우는 비아층을 형성하고, 상기 비아층 상에 제2 패드를 형성한다. 이와 같은 본 실시 예에 의하면, 저조도 표면 처리 기술이 적용된 제1 기판을 이용하여 고주파 영역에서 발생하는 신호 손실을 최소화할 수 있다. 또한, 본 실시 예에 의하면 홀 플러깅 기술이 적용된 제2 기판과 제1 기판의 결합에 의해, 상기 제1 기판에서 발생하는 열을 효율적으로 외부로 내보낼 수 있으며, 이에 따른 회로기판의 방열 특성을 높일 수 있다. 결론적으로, 본 실시 예에 의하면 회로기판의 고주파수 영역 대에서 사용 가능하고 방열 특성이 매우 높은 5G 안테나 모듈용 회로기판을 제공할 수 있다.
도 1은 제1 실시 예에 따른 회로기판을 나타낸 도면이다.
도 2는 도 1에 도시된 제1 기판을 나타낸 도면이다.
도 3 내지 도 6은 도 2에 도시된 제1 기판에서의 버퍼층의 구조를 설명하기 위한 도면들이다.
도 7은 실시예에 따른 제1 기판에서의 절연층의 간략한 구조식을 도시한 도면이다.
도 8은 도 1에 도시된 제2 기판을 나타낸 도면이다.
도 9 내지 도 12는 도 1에 도시된 회로기판의 제조 공정을 설명하기 위한 도면이다.
도 13 및 도 14는 제2 실시 예에 따른 회로기판의 제조 방법을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “A 및(와) B, C중 적어도 하나(또는 한개이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나이상을 포함 할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다.
또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1은 제1 실시 예에 따른 회로기판을 나타낸 도면이다.
도 1을 참조하면, 회로기판은 제1 기판(100), 제2 기판(200) 및 상기 제1 기판(100)과 제2 기판(200) 사이에 배치된 접착 절연층(300)을 포함한다.
제1 기판(100)은 저조도 표면 처리 기술이 적용된 5G 안테나용 기판일 수 있다. 그리고 제2 기판(200)은 홀 플러깅 기술이 적용된 비아부(220, 230, 240)를 포함하는 기판일 수 있다.
또한, 상기 제1 기판(100)과 제2 기판(200)은 각각 개별적으로 제조될 수 있으며, 상기 개별적으로 제조된 이후에 접착 절연층(300)을 통해 상호 접합될 수 있다.
이때, 상기 제2 기판(200)에 포함된 비아부의 일부는 상기 제2 기판(200)의 제조 시에 형성되고, 나머지 일부는 상기 제1 기판(100)과 상기 제2 기판(200)이 상호 접합된 이후에 형성될 수 있다. 따라서, 상기 비아부의 일부는 상기 접착 절연층(300)과 직접 접촉하고, 상기 비아부의 나머지 일부는 상기 제1 기판(100)과 직접 접촉하며 배치될 수 있다.
이하에서는 상기 제1 기판(100), 제2 기판(200) 및 상기 접착 절연층(300)에 대해 구체적으로 설명하기로 한다.
도 2는 도 1에 도시된 제1 기판을 나타낸 도면이고, 도 3 내지 도 6은 도 2에 도시된 제1 기판에서의 버퍼층의 구조를 설명하기 위한 도면들이며, 도 7은 실시예에 따른 제1 기판에서의 절연층의 간략한 구조식을 도시한 도면이다.
도 2 내지 도 7을 참조하면, 제1 기판(100)은 5G 안테나에 적용될 수 있으면서, 고주파 영역에서도 손실 없이 신호를 전송할 수 있는 저조도 표면 처리가 적용된 기판일 수 있다.
이를 위한 제1 기판(100)은 절연층(111, 112, 113, 114, 115), 회로 패턴(121, 122, 123, 124, 125, 126), 비아(130) 및 보호층(140)을 포함할 수 있다.
상기 절연층(111, 112, 113, 114, 115)은 평판 구조를 가질 수 있다. 상기 절연층(111, 112, 113, 114, 115)은 회로기판(PCB: Printed Circuit Board)일 수 있다. 여기에서, 상기 절연층(111, 112, 113, 114, 115)은 단일 기판으로 구현될 수 있으며, 이와 다르게 다수 개의 절연층이 연속적으로 적층된 다층 기판으로 구현될 수 있다.
이에 따라, 상기 절연층(111, 112, 113, 114, 115)은 복수 개로 구성될 수 있다.
예를 들어, 절연층(111, 112, 113, 114, 115)은 최상부에서부터 제 1 절연층(110), 제 2 절연층(112), 제 3 절연층(113), 제 4 절연층(114) 및 제 5 절연층(115)을 포함할 수 있다. 그리고, 상기 제 1 내지 5 절연층의 표면 각각에는 회로 패턴(121, 122, 123, 124, 125, 126)이 배치될 수 있다. 즉, 상기 제 1 내지 제 5 절연층의 양면들 중 적어도 하나의 면에는 회로 패턴(121, 122, 123, 124, 125, 126)이 배치될 수 있다. 이때, 회로 패턴(121, 122, 123, 124, 125, 126)에는 비아와 연결되는 비아 패드, 외부 기판과 연결되는 연결 패드, 전자 부품과 연결되는 실장 패드 및 상기 패드들 사이의 신호 전달 라인인 트레이스를 포함할 수 있다.
상기 복수의 절연층(111, 112, 113, 114, 115)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 기판으로, 절연층의 표면에 회로 패턴(121, 122, 123, 124, 125, 126)을 형성할 수 있는 절연 재료로 만들어진 프린트, 배선판 및 절연기판을 모두 포함할 수 있다.
상기 복수의 절연층(111, 112, 113, 114, 115) 중 적어도 하나는 유리섬유를 포함하는 프리프레그(prepreg)를 포함할 수 있다. 자세하게, 상기 복수의 절연층(111, 112, 113, 114, 115) 중 적어도 하나는 에폭시 수지 및 상기 에폭시 수지에 유리 섬유 및 실리콘계 필러(Si filler)가 분산된 물질을 포함할 수 있다.
또한, 상기 복수의 절연층(111, 112, 113, 114, 115) 중 적어도 하나는 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 절연층(111, 112, 113, 114, 115) 중 적어도 하나는 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 절연층(111, 112, 113, 114, 115) 중 적어도 하나는 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.
또한, 상기 절연층(111, 112, 113, 114, 115) 중 적어도 하나는 광등방성 필름을 포함할 수 있다. 일례로, 상기 절연층(111, 112, 113, 114, 115) 중 적어도 하나는 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.
또한, 상기 절연층(111, 112, 113, 114, 115) 중 적어도 하나는 부분적으로 곡면을 가지면서 휘어질 수 있다. 예를 들어, 절연층(111, 112, 113, 114, 115) 중 적어도 하나는 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 절연층(111, 112, 113, 114, 115) 중 적어도 하나의 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.
또한, 상기 절연층(111, 112, 113, 114, 115) 중 적어도 하나는 유연한 특성을 가지는 플렉서블(flexible) 기판일 수 있다.
또한, 상기 절연층(111, 112, 113, 114, 115) 중 적어도 하나는 커브드(curved) 또는 벤디드(bended) 기판일 수 있다. 이때, 절연층(111, 112, 113, 114, 115)은, 회로 설계를 근거로 회로부품을 접속하는 전기배선을 배선 도형으로 표현하며, 절연물 상에 전기도체를 재현할 수 있다. 또한 전기 부품을 탑재하고 이들을 회로적으로 연결하는 배선을 형성할 수 있으며, 부품의 전기적 연결기능 외의 부품들을 기계적으로 고정시켜줄 수 있다.
상기 절연층(111, 112, 113, 114, 115)의 표면에는 각각 회로 패턴(121, 122, 123, 124, 125, 126)이 배치된다. 상기 회로 패턴(121, 122, 123, 124, 125, 126)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속물질로 형성될 수 있다. 이를 위해, 상기 회로 패턴(121, 122, 123, 124, 125, 126)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 이때, 상기 회로 패턴(121, 122, 123, 124, 125, 126)은 전기적 신호 전달을 위한 배선인 것으로 설명하였으나, 이 이외에도 방열 기능을 위한 열을 전달하는 패턴을 포함할 수 있을 것이다.
또한, 상기 회로 패턴(121, 122, 123, 124, 125, 126)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 회로 패턴(121, 122, 123, 124, 125, 126)은 전기 전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 회로 패턴(121, 122, 123, 124, 125, 126)은 통상적인 회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
한편, 상기 절연층(111, 112, 113, 114, 115) 및/또는 상기 회로 패턴(121, 122, 123, 124, 125, 126)의 표면에는 버퍼층이 배치될 수 있다.
자세하게, 상기 버퍼층(150)은 상기 회로 패턴(121, 122, 123, 124, 125, 126)의 상면, 하면 및 측면들 중 적어도 하나의 회로 패턴의 표면 상에 또는 상기 회로 패턴이 배치되는 상기 절연층(111, 112, 113, 114, 115)의 표면 상에 배치될 수 있다.
상기 절연층 또는 상기 회로 패턴에 형성되는 버퍼층에 대해서는 이하에서 상세하게 설명한다.
상기 절연층(111, 112, 113, 114, 115)에는 적어도 하나의 비아(130)가 형성된다. 상기 비아(130)는 상기 복수의 절연층(111, 112, 113, 114, 115) 중 적어도 하나의 절연층을 관통하며 배치된다. 상기 비아(130)는 상기 복수의 절연층(111, 112, 113, 114, 115) 중 어느 하나의 절연층만을 관통할 수 있으며, 이와 다르게 상기 복수의 절연층(111, 112, 113, 114, 115) 중 적어도 2개의 절연층을 공통으로 관통하며 형성될 수도 있다. 이에 따라, 상기 비아(130)는 서로 다른 절연층의 표면에 배치되어 있는 회로패턴을 상호 전기적으로 연결한다.
상기 비아(130)는 상기 복수의 절연층(111, 112, 113, 114, 115) 중 적어도 하나의 절연층을 관통하는 관통 홀(도시하지 않음) 내부를 전도성 물질로 충진하여 형성할 수 있다.
상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO 2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 절연층(111, 112, 113, 114, 115)을 개방할 수 있다.
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.
상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO 2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO 2 레이저는 절연층만 가공할 수 있는 레이저이다.
상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 상기 비아(130)를 형성한다. 상기 비아(130)를 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
상기 복수의 절연층(111, 112, 113, 114, 115) 중 최상부에 배치된 제1 절연층 위에는 제1 패드(121)가 배치될 수 있다. 이때, 상기 제1 패드(121)는 제2 기판(200)과 연결되는 연결 패드일 수 있다. 바람직하게, 상기 제1 패드(121)는 상기 제2 기판(200)에 형성되는 비아와 직접 연결되는 비아 패드일 수 있다. 이에 대해서는 하기에서 더욱 상세히 설명하기로 한다.
그리고, 상기 복수의 절연층(111, 112, 113, 114, 115) 중 추가적인 외부 기판(도시하지 않음)이 부착될 최하부의 절연층 아래에는 결합 패드(126)가 배치될 수 있다. 이때, 결합 패드(126)는 상기 최하부의 절연층의 하면에 배치된 회로 패턴 중 추후 설명할 보호층의 개구부를 통해 표면이 노출된 회로 패턴일 수 있다.
상기 결합 패드(126)는 일부는 신호 전달을 위한 패턴 역할을 하며, 나머지 일부는 상기 외부 기판의 부착을 위해 접착부재(미도시)가 배치되는 아우터 리드 역할을 할 수 있다. 다시 말해서, 상기 결합 패드(126)는 솔더링 용도를 위한 솔더링 패드를 포함할 수 있다.
상기 결합 패드(126)의 표면에는 표면 처리층(미도시)이 배치될 수 있다.
상기 표면 처리층은 상기 결합 패드(126)를 보호하면서, 상기 와이어 본딩 또는 상기 솔더링 특성을 증가시킨다.
이를 위해, 상기 표면 처리층은 금(Au)을 포함하는 금속으로 형성된다. 바람직하게, 상기 표면 처리층은 은 순수 금(순도 99% 이상)만을 포함할 수 있으며, 이와 다르게 금(Au)을 포함하는 합금으로 형성될 수 있다. 상기 표면 처리층은 금을 포함하는 합금으로 형성되는 경우, 상기 합금을 코발트를 포함하는 금 합금으로 형성될 수 있다.
한편, 상기 복수의 절연층 중 최하부의 절연층 아래에는 보호층(140)이 배치된다. 상기 보호층(140)은 상기 결합 패드(126)의 표면을 노출하는 개구부를 갖는다. 상기 보호층(140)은 솔더레지스트를 포함할 수 있다.
앞서 설명하였듯이. 상기 복수의 절연층(111, 112, 113, 114, 115)을 포함하는 절연층(110) 또는 복수의 회로 패턴(121, 122, 123, 124, 125, 126)을 포함하는 회로 패턴(120)의 적어도 하나의 표면에는 버퍼층이 배치될 수 있다.
자세하게, 상기 버퍼층(150)은 상기 절연층(110)과 상기 회로 패턴(120)이 중첩되는 영역에서 상기 절연층(110)과 상기 회로 패턴(120) 사이에 배치될 수 있다.
상기 버퍼층(150)은 상기 절연층(110)의 표면에 처리되는 표면 처리층일 수 있다. 상기 버퍼층(150)은 상기 회로 패턴(120)의 표면에 처리되는 표면 처리층일 수 있다.
상기 버퍼층(150)은 상기 절연층과 상기 회로 패턴 사이에 배치되는 중간층일 수 있다. 상기 버퍼층(150)은 상기 절연층과 상기 회로 패턴의 밀착력을 향상시키는 기능층 즉, 밀착력 강화층일 수 있다.
도 3 내지 도 6은 상기 버퍼층(150)의 위치 및 배치 관계를 설명하기 위한 도면들이다.
도 3을 참조하면, 상기 버퍼층(150)은 상기 회로 패턴의 표면 상에 배치될 수 있다. 예를 들어, 상기 버퍼층(150)은 상기 회로 패턴의 상부면 및 하부면에 배치될 수 있다. 즉, 상기 버퍼층(150)은 상기 회로 패턴의 표면들 중 상기 절연층(110)과 접촉되는 또는 마주보는 표면 상에 배치될 수 있다.
또는, 도 4를 참조하면, 상기 버퍼층(150)은 상기 회로 패턴의 표면 상에 배치될 수 있다. 예를 들어, 상기 버퍼층(150)은 상기 회로 패턴의 상부면, 하부면 및 양 측면들에 배치될 수 있다. 즉, 상기 버퍼층(150)은 상기 회로 패턴의 전 표면을 둘러싸며 배치될 수 있다.
또는, 도 5를 참조하면, 상기 버퍼층(150)은 상기 절연층(110)의 표면 상에 배치될 수 있다. 예를 들어, 상기 버퍼층(150)은 상기 절연층(110)의 상부면 및 하부면에 배치될 수 있다. 즉, 상기 버퍼층(150)은 상기 절연층(110)의 표면들 중 상기 회로 패턴(120)과 접촉되는 또는 마주보는 표면 상에 배치될 수 있다. 즉, 상기 버퍼층(150)은 상기 회로 패턴(120)이 배치되는 상기 절연층(110)의 전 면 상에 배치될 수 있다.
또는, 도 6을 참조하면, 상기 버퍼층(150)은 상기 절연층(110)의 표면 상에 배치될 수 있다. 예를 들어, 상기 버퍼층(150)은 상기 절연층(110)의 상부면, 하부면에 배치될 수 있다. 즉, 상기 버퍼층(150)은 상기 절연층(110)의 표면들 중 상기 회로 패턴(120)과 접촉되는 또는 마주보는 표면 상에 배치될 수 있다. 즉, 상기 버퍼층(150)은 상기 회로 패턴(120)이 배치되는 상기 절연층(110)의 면에서 상기 회로 패턴(120)이 배치되는 영역에만 배치될 수 있다.
즉, 상기 버퍼층(150)은 상기 절연층(110)과 상기 회로 패턴(120) 사이에 배치될 수 있다. 자세하게, 상기 버퍼층(150)은 상기 절연층(110)과 상기 회로 패턴(120) 사이에 배치되고, 상기 버퍼층(150)은 상기 절연층(110)의 일면 및 상기 회로 패턴(120)의 일면과 결합 될 수 있다. 즉, 상기 버퍼층의 말단기와 상기 절연층의 말단기, 상기 버퍼층의 말단기와 상기 회로 패턴의 말단기가 화학적으로 결합될 수 있다.
상기 버퍼층(150)은 일정한 두께로 형성될 수 있다. 자세하게, 상기 버퍼층(150)은 박막으로 형성될 수 있다. 자세하게, 상기 버퍼층(150)은 500㎚ 이하의 두께로 형성될 수 있다. 더 자세하게, 상기 버퍼층(150)은 5㎚ 내지 500㎚의 두께로 형성될 수 있다.
상기 버퍼층(150)의 두께를 5㎚ 이하로 형성하는 경우, 버퍼층의 두께가 너무 얇아 절연층과 회로 패턴의 접착력을 충분하게 확보할 수 없고, 상기 버퍼층의 두께를 500㎚을 초과하여 형성하는 경우, 두께에 따른 접착력 향샹 효과가 미미하며, 회로기판의 전체적인 두께가 증가 될 수 있으며, 절연층의 유전율이 증가하여 고주파 용도시 회로 기판의 전송 손실이 증가될 수 있다.
상기 버퍼층(150)은 복수의 원소들을 포함할 수 있다. 상기 버퍼층(150)에 포함되는 복수의 원소들은 버퍼층 내에서 서로 결합되어 분자형태로 포함되거나 또는 이온 형태로 포함되고, 상기 분자들, 상기 분자 및 상기 이온은 서로 화학적으로 결합되어 버퍼층을 형성할 수 있다.
상기 버퍼층(150)은 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 및 금속 원소 중 적어도 하나의 원소를 포함할 수 있다. 자세하게, 상기 버퍼층(150) 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 및 금속 원소를 모두 포함할 수 있다.
상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 및 금속 원소는 각각 버퍼층 내에서 서로 결합되어 분자 형태로 존재하거나 또는 단독의 이온 형태로 존재할 수 있다.
상기 복수의 원소들 중, 상기 산소 원소, 상기 탄소 원소, 상기 질소 원소는 상기 절연층과 결합되는 상기 버퍼층의 작용기와 관련될 수 있다. 즉, 상기 산소 원소, 상기 탄소 원소, 상기 질소 원자 등을 포함하는 분자들에 의해 형성되는 작용기는 상기 절연층과 화학적으로 결합될 수 있다.
또한, 상기 복수의 원소들 중 상기 탄소 원소, 상기 질소 원소, 상기 규소 원소, 상기 황 원소는 상기 회로 패턴과 결합되는 상기 버퍼층의 작용기와 관련될 수 있다. 즉, 상기 탄소 원소, 상기 질소 원소, 상기 규소 원소, 상기 황 원소 등을 포함하는 분자들에 의해 형성되는 작용기가 상기 회로패턴과 화학적으로 결합될 수 있다.
또한, 상기 금속 원소는 상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소들에 의해 형성되는 분자들을 서로 결합할 수 있다. 즉, 상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소들에 의해 형성되는 분자들은 상기 금속 원소를 통해 화학적으로 결합되어 버퍼층을 형성할 수 있다. 즉, 상기 금속 원소는 상기 분자들 사이에 배치되어, 상기 분자들을 화학적으로 결합하는 매개체 역할을 할 수 있다.
이를 위해, 상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 및 금속 원소는 일정한 질량 비율로 포함될 수 있다. 자세하게, 복수의 원소들 중, 상기 금속 원소는 다른 원소들보다 가장 많이 포함할 수 있고, 상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소는 상기 금속 원소를 기준으로 하여 각각 일정한 질량 비율로 포함될 수 있다.
자세하게, 금속 원소에 대한 탄소 원소의 비((탄소원소/구리원소)*100)는 5 내지 7일 수 있다,
또한, 상기 금속 원소에 대한 질소 원소의 비((질소원소/구리원소)*100)는 1.5 내지 7일 수 있다.
또한, 상기 금속 원소에 대한 산소 원소의 비((산소원소/구리원소)*100)는 1.1 내지 1.9일 수 있다.
또한, 상기 금속 원소에 대한 규소 원소의 비((규소원소/구리원소)*100)는 0.5 내지 0.9일 수 있다.
또한, 상기 금속 원소에 대한 황 원소의 비((황원소/구리원소)*100)는 0.5 내지 1.5일 수 있다.
상기 금속 원소에 대한 상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소의 비는 상기 절연층 또는 상기 회로기판의 결합력과 관계될 수 있다.
자세하게, 상기 금속 원소에 대한 탄소 원소의 비((탄소원소/구리원소)*100)가 5 내지 7 범위를 벗어나는 경우, 상기 버퍼층과 상기 회로기판 또는 상기 버퍼층과 상기 절연층의 결합력이 약해질 수 있다.
또한, 상기 금속 원소에 대한 질소 원소의 비((질소원소/구리원소)*100)가 1.5 내지 7 범위를 벗어나는 경우, 상기 버퍼층과 상기 회로기판 또는 상기 버퍼층과 상기 절연층의 결합력이 약해질 수 있다.
또한, 상기 금속 원소에 대한 산소 원소의 비((산소원소/구리원소)*100)가 1.1 내지 1.9 범위를 벗어나는 경우, 상기 버퍼층과 상기 절연층의 결합력이 약해질 수 있다.
또한, 상기 금속 원소에 대한 규소 원소의 비((규소원소/구리원소)*100)가 0.5 내지 0.9 범위를 벗어나는 경우, 상기 버퍼층과 상기 회로기판의 결합력이 약해질 수 있다.
또한, 상기 금속 원소에 대한 황 원소의 비((황원소/구리원소)*100)가 0.5 내지 1.5 범위를 벗어나는 경우, 상기 버퍼층과 상기 회로기판의 결합력이 약해질 수 있다.
한편, 상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 및 금속 원소는 상기 버퍼층 내에서 분자 또는 이온 형태로 존재하며, 상기 분자들 및 상기 이온들은 서로 결합되어 연결될 수 있다.
자세하게, 상기 버퍼층(150)은 상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 및 금속 원소들에 의해 형성되는 분자 및 금속 이온을 포함할 수 있다. 상기 버퍼층(150)에 포함되는 분자들은 분자의 크기 또는 분자량의 크기에 따라 적어도 2 종류의 분자들을 포함할 수 있다. 자세하게, 상기 분자는 마크로 분자(Macromolecule) 및 단분자(Unimolecular)를 포함할 수 있다.
상기 마크로 분자, 상기 단분자 및 상기 금속 이온은 상기 버퍼층 내에서 서로 결합되어 연결되는 구조로 형성될 수 있다.
자세하게, 상기 마크로 분자, 상기 단분자 및 상기 금속 이온은 상기 버퍼층 내에서 공유결합 및 배위결합에 의해 화학적으로 결합되어 서로 연결되는 구조로 형성될 수 있다.
상기 금속 이온은 상기 마크로 분자들, 상기 단분자들 또는 상기 마크로 분자와 상기 단분자를 서로 연결할 수 있다. 자세하게, 상기 마크로 분자들, 상기 단분자들 또는 상기 마크로 분자와 상기 단분자는 상기 금속 이온과 배위 결합을 하고, 이에 따라, 상기 마크로 분자들, 상기 단분자들 또는 상기 마크로 분자와 상기 단분자는 화학적으로 결합 될 수 있다.
상기 금속 이온은 상기 회로 패턴과 동일한 물질을 포함할 수 있다. 또는, 상기 금속 이온은 상기 회로 패턴과 다른 물질을 포함할 수 있다. 예를 들어, 상기 회로 패턴이 구리를 포함하는 경우, 상기 금속 이온은 구리를 포함하거나 또는 구리 이외의 다른 금속을 포함할 수 있다.
자세하게, 상기 금속 이온은 상기 회로 패턴에 의해 형성될 수 있다. 자세하게, 별도의 산화제를 이용하여 금속을 포함하는 상기 회로 패턴을 이온화 시켜 금속 이온이 형성될 수 있다. 이에 따라, 이온화된 금속 이온이 상기 버퍼층 내에서 상기 마크로 분자 및 상기 단분자와 배위 결합을 하여 분자들을 서로 연결함으로써 버퍼층을 구성할 수 있다.
또는, 상기 버퍼층 형성시 별도의 금속 이온을 첨가하고, 상기 금속 이온은 상기 버퍼층 내에서 상기 마크로 분자 및 상기 단분자와 배위 결합을 하여 분자들을 서로 연결함으로써 버퍼층을 구성할 수 있다. 이때, 별도로 첨가되는 금속 이온은 상기 회로 패턴의 금속과 동일하거나 또는 상이할 수 있다.
상기 마크로 분자 및 상기 단분자는 상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 중 적어도 하나를 포함할 수 있다.
즉, 상기 마크로 분자 및 상기 단분자는 상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 중 적어도 하나를 포함하는 분자일 수 있다.
자세하게, 상기 마크로 분자는 상기 탄소 원소, 상기 질소 원소를 포함하는 분자를 포함할 수 있다. 자세하게, 상기 마크로 분자는 상기 탄소 원소, 상기 질소 원소를 포함하는 아졸 그룹을 포함할 수 있다.
또한, 상기 마크로 분자는 상기 규소 원소를 포함하는 분자를 포함할 수 있다. 자세하게, 상기 마크로 분자는 상기 규소 원소를 포함하는 실란 그룹을 포함할 수 있다.
또한, 상기 단분자는 상기 탄소 원소, 상기 질소 원소 및 상기 황 원소를 포함할 수 있다. 즉, 상기 단분자는 상기 탄소 원소, 상기 질소 원소 및 상기 황 원소를 포함하는 분자일 수 있다. 예를 들어, 상기 단분자는 티오시아네이트기(-SCN)가 연결되는 SCN 그룹을 포함할 수 있다.
도 7을 참조하면, 상기 버퍼층(150)은 복수의 작용기를 포함할 수 있다. 자세하게, 상기 버퍼층(150)은 상기 절연층(110)과 화학적으로 결합되는 제 1 작용기와 상기 회로 패턴(120)과 화학적으로 졀합되는 제 2 작용기를 포함할 수 있다.
즉, 상기 마크로 분자 및 상기 단분자들은 상기 절연층 및 상기 회로 패턴과 화학적으로 결합되는 복수의 말단기 즉, 작용기들을 포함할 수 있다. 이러한 작용기 들에 의해 상기 절연층과 상기 회로 패턴은 상기 버퍼층에 의해 화학적으로 단단하게 결합되어, 상기 절연층과 상기 회로 패턴의 밀착력이 향상될 수 있다.
상기 제 1 작용기 및 상기 제 2 작용기는 상기 마크로 분자, 상기 단원자 또는 상기 금속 원자 중 하나와 연결되는 버퍼층의 말단기로 정의될 수 있다.
상기 제 1 작용기는 상기 절연층(110)과 공유결합에 의해 결합될 수 있다. 상기 제 1 작용기는 상기 절연층(110)과 공유결합되는 작용기들을 포함할 수 있다. 자세하게, 상기 제 1 작용기는 하이드록시기(-OH) 및 아졸 그룹의 N기를 포함할 수 있다.
또한, 상기 제 2 작용기는 상기 회로 패턴(120)과 배위결합에 의해 결합될 수 있다. 상기 제 2 작용기는 상기 회로 패턴(120)과 배위결합되는 작용기들을 포함할 수 있다. 자세하게, 상기 제 2 작용기는 실란 그룹의 Si기 및 티오시아네이트기(-SCN)를 포함할 수 있다.
상기 버퍼층에 포함되는 제 1 작용기 및 제 2 작용기들은 각각 상기 절연층 및 상기 회로패턴과 화학적으로 결합될 수 있다. 이에 따라, 상기 절연층과 상기 회로 패턴 사이에 배치되는 상기 버퍼층에 의해 이종 물질인 절연층과 회로 패턴의 밀착력을 향상시킬 수 있다.
이하, 실시예들 및 비교예들에 따른 유전율 측정을 통하여 본 발명을 좀더 상세하게 설명한다. 이러한 실시예는 본 발명을 좀 더 상세하게 설명하기 위하여 예시로 제시한 것에 불과하다. 따라서 본 발명이 이러한 실시예에 한정되는 것은 아니다.
실시예
프리프레그(PPG)를 포함하는 절연층 상에 구리층을 형성하였다. 이때 상기 회로층의 표면들 중 상기 절연층과 접촉하는 면 상에 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 및 금속 원소를 포함하는 코팅층을 코팅한 후, 구리층과 절연층을 접착하였다.
이어서, 상기 구리층을 패터닝하여 회로 패턴을 형성하여 회로 기판을 제조하였다.
이때, 상기 버퍼층은 하이드록시기(-OH) 및 아졸 그룹의 N기를 포함하는 제 1 작용기 및 실란 그룹의 Si기 및 티오시아네이트기(-SCN)를 포함하는 제 2 작용기를 포함하였다.
이어서, 상기 회로패턴의 조도 크기에 따른 접착력 및 신뢰성 평가를 진행하였다.
비교예
구리층에 코팅층을 형성하지 않고, 상기 절연층 상에 직접 구리층을 접착하여 구리층을 형성하여, 구리층을 패터닝하여 회로 패턴을 형성하였다는 점을 제외하고는 실시예와 동일하게 회로 패턴을 형성한 후, 상기 회로패턴의 조도 크기에 따른 접착력 및 신뢰성 평가를 진행하였다.
접착력/신리성 측정방법
실시예 및 비교예에 따른 회로 패턴의 접착력 평가는 UTM 장비를 이용하여 UTM 90° Peel 값을 측정하였다.
또한, 신뢰성 평가는 회로 패턴의 peel strength(kgf/cm)가 0.6 미만인 경우 MG로 평가하였다.
회로패턴의 조도
(Ra, ㎛)		 실시예
(peel strength, kgf/cm)		 비교예
(peel strength, kgf/cm)
0.1 0.65 0.37
0.2 0.72 0.41
0.3 0.73 0.45
0.4 0.74 0.52
0.5 0.78 0.60
0.6 0.81 0.67
회로패턴의 조도
(Ra, ㎛)		 실시예
(신뢰성, 박리여부)		 비교예
(신뢰성, 박리여부)
0.1 OG NG
0.2 OG NG
0.3 OG NG
0.4 OG NG
0.5 OG NG
0.6 OG OG
표 1 및 표 2를 참조하면, 실시예에 따른 회로 기판은 비교예에 따른 회로 기판에 비해 향상된 신뢰성을 가지는 것을 알 수 있다.
자세하게, 실시예에 따른 회로 기판은 절연층 상에 코팅층이 코팅된 회로 패턴을 형성한다. 이에 따라, 코팅층이 절연층과 회로 패턴에 화학적으로 단단하게 결합됨에 따라 회로 패턴의 필값(peel strength)을 증가시켜, 회로 패턴의 접착력 및 회로 기판의 신뢰성을 향상시킬 수 있는 것을 알 수 있다.
즉, 실시예에 따른 회로 기판은 회로 패턴의 조도가 감소되어도 회로 기판의 신뢰성을 확보할 수 있는 접착력을 가질 수 있는 것을 알 수 있다. 자세하게, 실시예에 따른 회로 기판은 회로 패턴의 표면 조도가 0.5 이하 또는 0.1 내지 0.5의 범위에서도 회로 기판의 신뢰성을 확보할 수 있는 접착력을 가질 수 있는 것을 알 수 있다.
즉, 실시예에 따른 회로기판은 고주파 용도에 적용할 때, 회로 패턴의 조도를 감소시켜, 표피 효과(skin effect)에 따른 전송 손실을 감소시킬 수 있고, 낮은 표면 조도를 가져도 코팅층에 의해 회로 패턴의 접착력을 향상시켜 회로 패턴의 신뢰성을 확보할 수 있다.
반면에, 비교예에 따른 회로 기판의 경우 절연층 상에 직접 회로 패턴이 형성된다. 따라서, 절연층과 회로 패턴이 이종 물질로 형성됨에 따라 회로 패턴의 접착력 즉, 필값(peel strength)이 매우 낮은 것을 알 수 있다.
즉, 비교예에 따른 회로 기판은 회로 패턴의 표면 조도를 증가시켜야만 신뢰성을 확보할 수 있고, 회로 패턴이 낮은 표면 조도를 가지는 경우 회로 기판의 신뢰성이 저하되는 것을 알 수 있다.
따라서, 비교예에 따른 회로 기판은 고주파 용도에 적용할 때, 회로 패턴의 표면 조도에 의해 표피 효과(skin effect)에 따른 전송 손실이 증가되는 것을 알 수 있다.
실시예에 따른 회로기판은 절연층과 회로 패턴 사이에 배치되는 버퍼층을 포함할 수 있다.
즉, 실시예에 따른 회로 기판은 회로 패턴의 표면에 버퍼층을 형성하거나, 절연층 상에 버퍼층을 형성할 수 있다.
상기 버퍼층은 상기 절연층과 상기 회로 패턴 사이에 배치되어 상기 절연층과 상기 회로 패턴의 밀착력을 향상시킬 수 있다.
즉, 상기 절연층과 상기 회로 패턴은 각각 수지물질 및 금속을 포함하는 이종물질로서, 상기 절연층 상에 상기 회로 패턴을 형성할 때, 접착력이 저하되는 문제점이 있다.
따라서, 상기 절연층과 상기 회로 패턴 사이에 상기 절연층과 상기 회로 패턴과 각각 화학적으로 결합되는 버퍼층을 배치하여, 상기 절연층과 상기 회로 패턴의 밀착력을 향상시킬 수 있다.
즉, 상기 버퍼층은 상기 절연층과 상기 회로 패턴과 결합되는 복수의 작용기들을 포함하고, 상기 작용기들이 상기 절연층 및 상기 회로 패턴과 공유결합 또는 배위결합에 의해 화학적으로 결합됨으로써, 상기 절연층과 상기 회로 패턴의 밀착력을 향상시킬 수 있다.
이에 따라, 상기 절연층의 표면 조도를 감소시켜도, 상기 절연층과 상기 회로 패턴의 밀착 신뢰성을 확보할 수 있다.
따라서, 실시예에 따른 회로기판을 고주파 용도로 사용하는 경우에도 회로 패턴의 표면 조도를 낮게 유지하여 고주파 신호의 전송 손실을 감소시킬 수 있고, 회로 패턴의 표면 조도를 낮게 유지하여도, 버퍼층에 의해 절연층과 회로 패턴의 밀착력을 확보할 수 있으므로, 회로 패턴의 전체적인 신뢰성을 확보할 수 있다.
도 8은 도 1에 도시된 제2 기판을 나타낸 도면이다.
도 8을 참조하면, 제2 기판(200)은 절연층(210), 상기 절연층(210)을 관통하며 형성된 비아 홀(235) 및 상기 절연층(210)의 표면과 상기 비아 홀(235)의 내벽에 형성된 금속층(220)을 포함한다.
한편, 도면 상에 도시하지는 않았지만, 상기 절연층(210)의 표면과 상기 금속층(220) 사이에는 시드층(미도시)이 추가로 배치될 수 있을 것이다.
제2 기판(200)은 유리 에폭시로 이루어진 절연층(111, 112, 113, 114, 115)에 비아 홀(235)이 형성되고, 그에 따라 상기 비아 홀(235)과 연결되는 절연층(210)의 상하면과 비아 홀의 내벽에 이의 연결을 위한 금속층(220)이 배치될 수 있다.
상기 금속층(220)은 실시 예에 따른 비아부의 일 구성이다. 바람직하게, 비아부는 제1 패드(121), 제2 패드(240), 비아(230) 및 금속층(220)을 포함한다.
이때, 상기 제1 패드(121)는 상기 제1 기판(100)에 형성된 회로 패턴이다.
그리고, 상기 제2 패드(240), 비아(230) 및 금속층(220)은 상기 제2 기판(200)에 형성되는 구성이다.
제1 실시 예에서, 상기 금속층(220)은 상기 제1 기판(100)와 직접 접촉하지 않는 구조를 가진다.
즉, 제1 실시 예에서 제1 기판(100)과 상기 제2 기판(200) 사이에는 접착 절연층(300)이 배치된다. 여기에서, 상기 금속층(220)과 상기 제1 패드(121) 사이에도 상기 접착 절연층(300)이 배치될 수 있다. 이때, 실시 예에서의 제1 패드(121)의 상면에도 상기 설명한 바와 같은 버퍼층(150)이 배치될 수 있다. 따라서, 상기 버퍼층(150)을 통해 상기 접착 절연층(300)과 상기 제1 기판(100) 사이의 접합력을 향상시킬 수 있다.
한편, 상기 비아(230)의 일면은 상기 제1 패드(121)와 직접 접촉하는 구조를 가진다. 다시 말해서, 상기 비아 홀(235) 내부를 채운 비아(230)의 하면은 상기 제1 패드(121)의 상면과 직접 접촉한다.
이에 따라, 제1 실시 예에서의 비아(230)의 하면은 상기 금속층(220)의 하면보다 낮게 위치할 수 있다.
그리고, 상기 비아(230)의 측면은 상기 금속층(220)과 접촉하는 제1 부분과, 상기 접착 절연층(300)과 접촉하는 제2 부분을 포함할 수 있다. 이때, 상기 비아(230)는 에폭시와 같은 수지를 상기 비아 홀(235) 내에 충진하여 형성할 수 있으며, 이와 다르게 구리와 같은 금속 물질로 형성될 수 도 있다. 이때, 상기 제1 패드(121)와 제2 패드(240)가 전기적으로 연결되어야 하는 경우, 상기 비아(230)는 금속 물질로 형성될 수 있고, 이와 다르게 전기 전도성을 가진 에폭시로 이루어질 수도 있을 것이다.
또한, 상기 제1 패드(121)와 제2 패드(240)가 전기적으로 연결되지 않아도 되는 경우(예를 들어, 방열 목적으로 형성된 비아), 상기 비아(230)는 비전도성의 에폭시로 형성될 수도 있을 것이다.
한편, 상기 금속층(220)의 하면도 실시 예에 따른 저조도 표면 처리가 이루어질 수 있으며, 이에 따라 상기 설명한 바와 같은 버퍼층(150)이 배치될 수 있다. 따라서, 실시 예에서는 상기와 같은 버퍼층(150)을 이용하여 상기 접착 절연층(300)을 사이에 두고 제1 기판(100)과 제2 기판(200) 사이를 견고하게 접합시킬 수 있으며, 이에 따른 신뢰성을 향상시킬 수 있다.
상기 제1 기판(100)과 제2 기판(200) 사이에는 접착 절연층(300)이 배치된다. 상기 접착 절연층(300)은 RCC(Resin coated copper)와 같은 레진 시트를 이용할 수 있으며, 이와 다르게 프리프레그를 이용할 수도 있을 것이다.
다만, 상기 제1 기판(100)과 제2 기판(200) 사이의 접합력을 향상시키기 위해, 상기 접착 절연층(300)의 Dk는 3.4 이하가 되도록 하고, Df는 0.004 이하를 가지도록 한다.
본 실시 예에서는 저조도 표면 처리 기술이 적용된 제1 기판과, 홀플러깅 기술이 적용된 제2 기판을 각각 제조한다. 그리고, 상기와 같이 제조된 제1 기판과 제2 기판 사이에 접착 절연층을 배치하고, 상기 제1 기판과 제2 기판을 접합한다. 이후, 상기 제1 기판과 제2 기판이 접합된 상태에서 상기 제2 기판의 비아 홀 내부를 가공하여, 상기 제1 기판에 포함된 제1 패드가 노출되도록 한다. 그리고, 상기 제1 패드가 노출되면, 제1 패드 위에 상기 비아 홀 내부를 채우는 비아층을 형성하고, 상기 비아층 상에 제2 패드를 형성한다. 이와 같은 본 실시 예에 의하면, 저조도 표면 처리 기술이 적용된 제1 기판을 이용하여 고주파 영역에서 발생하는 신호 손실을 최소화할 수 있다. 또한, 본 실시 예에 의하면 홀 플러깅 기술이 적용된 제2 기판과 제1 기판의 결합에 의해, 상기 제1 기판에서 발생하는 열을 효율적으로 외부로 내보낼 수 있으며, 이에 따른 회로기판의 방열 특성을 높일 수 있다. 결론적으로, 본 실시 예에 의하면 회로기판의 고주파수 영역 대에서 사용 가능하고 방열 특성이 매우 높은 5G 안테나 모듈용 회로기판을 제공할 수 있다.
도 9 내지 도 13은 도 1에 도시된 회로기판의 제조 공정을 설명하기 위한 도면이다.
먼저, 도 9를 참조하면, 이전 도면을 참조하여 설명한 바와 같이 제1 기판(100), 제2 기판(200)을 각각 제조한다. 이때, 상기 제2 기판(200)은 제2 패드(240) 및 비아(230)가 형성되기 전의 기판이다. 즉, 상기 제2 기판(200)의 비아 홀(235)에 형성된 금속층(220)은 상기 제2 기판(200)의 제조 시에 함께 형성되며, 상기 제2 패드(240) 및 비아(230)는 상기 제1 기판(100)과 제2 기판(200)의 접합 후에 형성된다.
상기와 같이, 제1 기판(100)과 제2 기판(200)이 각각 제조되면 상기 제1 기판(100)과 제2 기판(200) 사이에 접착 절연층(300)을 배치한다. 이때, 상기 접착 절연층(300)은 상기 제1 기판(100)과 제2 기판(200)의 사이의 전체 영역에 배치될 수 있다.
다음으로, 도 10에 도시된 바와 같이 상기 제1 기판(100)과 제2 기판(200) 사이에 접착 절연층(300)을 배치한 상태에서 압착 공정을 진행한 후 경화 공정을 거쳐 상기 제1 기판(100)과 제2 기판(200)을 상호 접합시킬 수 있다.
이때, 접착 절연층(300)은 상기 설명한 바와 같이 제1 기판(100)과 제2 기판(200) 사이의 전체 영역에 걸쳐 배치될 수 있다. 따라서, 상기 제1 패드(121)의 상면은 상기 접착 절연층(300)에 의해 덮일 수 있다.
또한, 상기 제1 패드(121)와 상기 금속층(220) 사이에도 상기 접착 절연층(300)이 배치될 수 있다.
이후, 도 11에 도시된 바와 같이 상기 비아 홀(235) 내에 홀 가공 공정을 진행하여 상기 제1 패드(121)의 상면에 배치된 접착 절연층(300)을 제거하여, 상기 제1 패드(121)의 상면이 노출되도록 할 수 있다.
다음으로, 도 12에 도시된 바와 같이, 상기 노출된 제1 패드(121) 상에 상기 비아 홀(235)을 채우는 비아(230)를 형성할 수 있다. 상기 비아(230)의 상면은 상기 금속층(220)의 상면과 동일 평면 상에 위치할 수 있다.
상기 비아(230)가 형성되면, 상기 비아(230)의 상면 및 상기 금속층(220)의 상면에 제2 패드(240)를 형성할 수 있다. 따라서, 상기 제2 패드(240)는 상기 금속층(220)과 접촉하는 제1 부분과, 상기 비아(230)의 상면과 접촉하는 제2 부분을 포함할 수 있다.
이하에서는, 제1 실시 예의 회로기판의 변형 예에 대해 설명하기로 한다. 도 13 및 도 14는 제2 실시 예에 따른 회로기판의 제조 방법을 설명하기 위한 도면이다.
제1 실시 예에서는 제1 기판(100)과 제2 기판(200) 사이에 배치되는 접착 절연층(300)이 상기 제1 기판(100)가 제2 기판(200)의 사이의 전체 영역에 배치되었다.
이와 다르게, 이의 변형 예에서의 접착 절연층(300)은 상기 제1 기판(100)과 제2 기판(200) 사이의 전체 영역 중 상기 금속층(220)의 하면과 중첩되는 영역을 제외한 나머지 영역에 배치될 수 있다.
이에 따라, 상기 접착 절연층(300)은 상기 금속층(220)과 상기 제1 패드(121) 사이에는 위치하지 않을 수 있으며, 이를 제외한 제1 기판(100)과 제2 기판(200) 사이의 영역에 배치될 수 있다.
따라서, 제1 실시 예에서는 상기 금속층(220)과 상기 제1 패드(121)가 상호 직접 접촉하지 않는 구조를 가졌지만, 제2 실시 예에서는 상기 금속층(220)과 상기 제1 패드(121)가 상호 직접 접촉하는 구조를 가질 수 있다.
이후, 도 14에 도시된 바와 같이 상기 비아 홀(235) 내에 홀 가공 공정을 진행하여 상기 제1 패드(121)의 상면에 배치된 접착 절연층(300)을 제거하여, 상기 제1 패드(121)의 상면이 노출되도록 할 수 있다.
다음으로, 상기 노출된 제1 패드(121) 상에 상기 비아 홀(235)을 채우는 비아(230)를 형성할 수 있다. 상기 비아(230)의 상면은 상기 금속층(220)의 상면과 동일 평면 상에 위치할 수 있다. 상기 비아(230)가 형성되면, 상기 비아(230)의 상면 및 상기 금속층(220)의 상면에 제2 패드(240)를 형성할 수 있다. 따라서, 상기 제2 패드(240)는 상기 금속층(220)과 접촉하는 제1 부분과, 상기 비아(230)의 상면과 접촉하는 제2 부분을 포함할 수 있다.
본 실시 예에서는 저조도 표면 처리 기술이 적용된 제1 기판과, 홀플러깅 기술이 적용된 제2 기판을 각각 제조한다. 그리고, 상기와 같이 제조된 제1 기판과 제2 기판 사이에 접착 절연층을 배치하고, 상기 제1 기판과 제2 기판을 접합한다. 이후, 상기 제1 기판과 제2 기판이 접합된 상태에서 상기 제2 기판의 비아 홀 내부를 가공하여, 상기 제1 기판에 포함된 제1 패드가 노출되도록 한다. 그리고, 상기 제1 패드가 노출되면, 제1 패드 위에 상기 비아 홀 내부를 채우는 비아층을 형성하고, 상기 비아층 상에 제2 패드를 형성한다. 이와 같은 본 실시 예에 의하면, 저조도 표면 처리 기술이 적용된 제1 기판을 이용하여 고주파 영역에서 발생하는 신호 손실을 최소화할 수 있다. 또한, 본 실시 예에 의하면 홀 플러깅 기술이 적용된 제2 기판과 제1 기판의 결합에 의해, 상기 제1 기판에서 발생하는 열을 효율적으로 외부로 내보낼 수 있으며, 이에 따른 회로기판의 방열 특성을 높일 수 있다. 결론적으로, 본 실시 예에 의하면 회로기판의 고주파수 영역 대에서 사용 가능하고 방열 특성이 매우 높은 5G 안테나 모듈용 회로기판을 제공할 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 제1 절연층 및 상기 제1 절연층의 상면에 배치된 제1 패드를 포함하는 제1 기판;
    비아 홀을 포함하는 제2 절연층 및 상기 제2 절연층의 상면, 하면 및 상기 비아 홀의 내벽에 형성된 금속층을 포함하는 제2 기판;
    상기 제1 기판과 제2 기판 사이에 배치되고, 상기 비아 홀과 중첩되는 영역에 제1 개구부를 가진 제3 절연층;
    상기 비아 홀을 채우며 상기 제3 절연층의 상기 개구부를 통해 노출된 상기 제1 패드 위에 배치되는 비아; 및
    상기 비아 및 상기 제2 절연층의 상면에 배치된 금속층 위에 배치되는 제2 패드를 포함하는
    회로기판.
  2. 제1항에 있어서,
    상기 제3 절연층은 상기 제2 절연층의 하면에 배치된 금속층의 하면과 상기 제1 패드의 상면 사이에 배치되고,
    상기 제2 절연층의 하면에 배치된 금속층의 하면은 상기 제3 절연층에 의해 상기 제1 패드의 상면으로부터 이격된
    회로기판.
  3. 제2항에 있어서,
    상기 비아의 하면은 상기 금속층의 하면보다 낮게 위치하는
    회로기판.
  4. 제2항에 있어서,
    상기 비아는 상기 금속층과 접촉하는 제1 부분과, 상기 제3 절연층과 접촉하는 제2 부분과, 상기 제1 패드와 접촉하는 제3 부분과, 상기 제2 패드와 접촉하는 제4 부분을 포함하는
    회로기판.
  5. 제1항에 있어서,
    상기 제3 절연층은 상기 제2 절연층의 하면에 배치된 금속층의 하면과 상기 제1 패드의 상면 사이에 형성된 제2 개구부를 포함하고,
    상기 제2 절연층의 하면에 배치된 금속층의 하면은 상기 제2 개구부를 통해 상기 제1 패드의 상면과 접촉하는
    회로기판.
  6. 제5항에 있어서,
    상기 비아는 상기 금속층과 접촉하는 제1 부분과, 상기 제1 패드와 접촉하는 제3 부분과, 상기 제2 패드와 접촉하는 제4 부분을 포함하고,
    상기 제3 절연층과 비접촉하는
    회로기판.
  7. 제1항에 있어서,
    상기 제1 패드 및 상기 금속층 중 적어도 하나의 표면 조도(Ra)는 0.5㎛ 이하
    회로기판.
  8. 제1항에 있어서,
    상기 제1 패드 및 상기 금속층의 표면에 배치되는 버퍼층을 포함하고,
    상기 버퍼층은 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 및 금속 원소를 포함하고,
    상기 금속 원소에 대한 탄소 원소의 비((탄소원소/구리원소)*100)는 5 내지 7이고,
    상기 금속 원소에 대한 질소 원소의 비((질소원소/구리원소)*100)는 1.5 내지 7이고,
    상기 금속 원소에 대한 산소 원소의 비((산소원소/구리원소)*100)는 1.1 내지 1.9이고,
    상기 금속 원소에 대한 규소 원소의 비((규소원소/구리원소)*100)는 0.5 내지 0.9이고,
    상기 금속 원소에 대한 황 원소의 비((황원소/구리원소)*100)는 0.5 내지 1.5인
    회로기판.
  9. 제8항에 있어서,
    상기 탄소 원소, 상기 질소 원소, 상기 산소 원소, 상기 규소 원소 및 상기 황 원소는 서로 결합하여 복수의 분자들로 존재하고,
    상기 금속 원소는 금속 이온으로 존재하고,
    상기 분자들 및 상기 금속 이온은 서로 화학적으로 결합되고,
    상기 분자들은 마크로 분자 및 단분자를 포함하는
    회로기판.
  10. 제 8항에 있어서,
    상기 버퍼층은 상기 제1 또는 제2 절연층 및 상기 제1 패드 또는 금속층과 연결되는 복수의 말단기들을 포함하고,
    상기 말단기들은 상기 제1 절연층 및 상기 제1 패드, 또는 제2 절연층과 상기 금속층과 공유결합 또는 배위결합하는
    회로기판.
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