KR20230159070A - 회로기판 및 이를 포함하는 반도체 패키지 - Google Patents

회로기판 및 이를 포함하는 반도체 패키지 Download PDF

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KR20230159070A
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유채영
김한상
박재만
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엘지이노텍 주식회사
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Abstract

실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층 상에 배치된 제1 회로층; 상기 제1 회로층 상에 배치된 제1 버퍼층; 및 상기 제1 절연층 및 상기 제1 버퍼층 상에 배치된 제2 절연층을 포함하고, 상기 제1 회로층은, 질소(N)를 포함하는 표면층을 포함하고, 상기 제1 버퍼층은, 상기 표면층과 결합하는 제1 작용기; 및 상기 제2 절연층과 결합하는 제2 작용기를 포함한다.

Description

회로기판 및 이를 포함하는 반도체 패키지{CIRCUIT BOARD AND SEMICONDUCTOR PACKAGE HAVING THE SAME}
실시 예는 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
회로 기판에 실장되는 부품들은 회로 기판에 배치된 회로 패턴을 통해 신호를 송수신한다. 이때, 최근 들어 휴대용 전자 기기 등의 고기능화에 수반하여, 대량의 정보의 고속 처리를 하기 위해 신호의 고주파화가 진행되고 있다. 이에 의해, 고주파 용도에 적합한 회로 기판이 요구되고 있다. 여기에서, 고주파 용도에 적합한 회로 기판은 신호 전송 손실 없이 고주파수의 신호를 전송할 수 있는 저조도의 회로 패턴을 포함해야 한다. 즉, 상기 회로 패턴은 신호의 전송 손실을 최소화하여 고주파 신호의 품질을 유지하면서 신호 전송이 가능하도록 해야 한다.
이때, 회로 기판의 회로 패턴의 전송 손실은, 구리와 같은 금속 박막에 기인하는 도체 손실과, 절연층과 같은 절연체에 기인하는 유전체 손실로 주로 이루어진다.
금속 박막에 기인하는 도체손실은 회로 패턴의 표면 조도와 관계가 있다. 즉, 회로 패턴의 표면 조도가 증가할수록 스킨 이펙트(skin effect) 효과에 의해 전송 손실이 증가될 수 있다.
이때, 회로 패턴의 표면 조도를 감소시키면 전송 손실을 최소화할 수 있는 효과가 있으나, 회로 패턴과 절연층의 접합력 또는 밀착력이 감소되는 문제점이 있다.
한편, 높은 데이터 전송률을 달성하기 위해 5G 이상의 통신 시스템에서 사용되는 주파수 대역은 점차 높아지고 있다. 예를 들어, 5G 이상의 통신 시스템에는 초고주파(mmWave) 대역(sub 6기가(6GHz), 28기가(28GHz), 38기가(38GHz) 또는 그 이상 주파수)가 사용된다.
따라서, 상기 회로 기판에 포함되는 회로 패턴의 저조도가 요구된다.
그러나 상기 설명한 바와 같이 상기 회로 패턴의 조도를 낮추는 경우, 절연층과의 접합력 문제가 발생한다. 그리고 상기 회로 패턴의 조도를 높게 하는 경우, 신호 전송 손실이 증가하는 문제가 발생한다.
이에 따라, 회로 패턴의 표면 조도를 낮추면서 상기 회로 패턴과 절연층 사이의 접합력을 향상시킬 수 있는 새로운 회로 패턴의 표면 처리 기법이 요구되고 있다.
(특허문헌 1) KR 10-2010-0005881 A
실시 예는 신호 전송 손실을 최소화할 수 있는 회로기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 절연층과 회로층 사이의 밀착력이 향상된 회로기판 및 이를 포함하는 반도체 패키지를 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층 상에 배치된 제1 회로층; 상기 제1 회로층 상에 배치된 제1 버퍼층; 및 상기 제1 절연층 및 상기 제1 버퍼층 상에 배치된 제2 절연층을 포함하고, 상기 제1 회로층은, 질소(N)를 포함하는 표면층을 포함하고, 상기 제1 버퍼층은, 상기 표면층과 결합하는 제1 작용기; 및 상기 제2 절연층과 결합하는 제2 작용기를 포함한다.
또한, 상기 제1 회로층의 표면층은, 상기 제1 회로층의 표면에 형성된 질화물층이다.
또한, 상기 제1 회로층의 상기 질화물층인 상기 제1 버퍼층의 상기 제1 작용기와 배위 결합하는 상기 질소(N)를 포함하는 제3 작용기를 포함한다.
또한, 상기 제1 작용기는 다이아졸, 트리아졸, 테트라 아졸, 벤조 트리아졸, 벤조 싸이아졸, 및 나이트로 트리아졸 중 적어도 하나의 아졸기를 포함한다.
또한, 상기 제2 작용기는 상기 제2 절연층과 공유결합하는 실록산기를 포함한다.
또한, 상기 제1 버퍼층은 상기 제1 작용기에 대응하는 아졸기를 포함하는 유기 실란제로 형성된다.
또한, 상기 제1 절연층은, 상기 제1 회로층과 두께 방향으로 중첩된 제1 영역과, 상기 제1 영역을 제외한 제2 영역을 포함하고, 상기 제1 절연층의 상기 제2 영역의 상면에는 질소(N)를 포함하는 제4 작용기가 형성된다.
또한, 상기 제1 회로층은 상기 제1 버퍼층과 접촉하는 제1 표면을 포함하고, 상기 제1 회로층의 상기 제1 표면의 조도(Ra)는 0.1㎛ 내지 0.9㎛의 범위를 만족한다.
또한, 상기 제1 회로층은 상기 제1 절연층과 접촉하는 제2 표면을 포함하고, 상기 제1 회로층의 상기 제2 표면의 조도(Ra)는 상기 제1 표면의 조도(Ra)와 다르다.
또한, 상기 제1 버퍼층의 조도(Ra)는 상기 제1 회로층의 상기 제1 표면의 조도(Ra)에 대응된다.
또한, 상기 회로 기판은 상기 제1 절연층 및 제2 절연층 중 적어도 하나를 관통하는 관통 전극을 더 포함하고, 상기 관통 전극의 측면의 조도(Ra)는 상기 제1 회로층의 상기 제1 표면의 조도(Ra)와 다르다.
또한, 상기 제1 회로층과 상기 제2 절연층 사이의 밀착력(90° Peel Strength)은 0.55 내지 1.5 kgf/cm 사이의 범위를 가진다.
또한, 상기 회로 기판은 상기 제2 절연층의 상면에 배치된 제2 회로층; 상기 제2 회로층 상에 배치된 제2 버퍼층; 및 상기 제2 절연층 및 상기 제2 버퍼층 상에 배치된 제1 보호층을 포함하고, 상기 제2 버퍼층은, 상기 제1 버퍼층의 상기 제1 및 제2 작용기에 대응하는 작용기를 가진다.
또한, 상기 제1 버퍼층은 상기 제1 작용기 및 상기 제3 작용기 중 어느 하나와 배우 결합하는 금속 이온을 더 포함한다.
한편, 실시 예에 따른 반도체 패키지는 제1 절연층; 상기 제1 절연층 상에 배치된 제1 회로층; 상기 제1 회로층 상에 배치된 제1 버퍼층; 상기 제1 절연층 및 상기 제1 버퍼층 상에 배치된 제2 절연층; 상기 제2 절연층 상에 배치된 제2 회로층; 상기 제2 회로층 상에 배치된 제2 버퍼층; 상기 제2 절연층 및 상기 제2 버퍼층 상에 배치되고, 개구부를 포함하는 제1 보호층; 상기 제1 보호층의 개구부와 두께 방향으로 중첩된 상기 제2 회로층 상에 배치된 제1 접속부; 및 상기 제1 접속부 상에 실장된 칩을 포함하고, 상기 제1 및 제2 회로층 각각은 질소(N)를 포함하는 표면층을 포함하고, 상기 제1 및 제2 버퍼층 각각은, 상기 제1 및 제2 회로층 중 어느 하나의 회로층의 표면층과 결합하는 제1 작용기; 및 상기 제2 절연층과 결합하는 제2 작용기를 포함하고, 상기 제1 및 제2 버퍼층 각각은, 상기 제1 작용기 및 상기 표면층과 배위 결합하는 금속 이온을 포함한다.
실시 예는 회로 기판의 신뢰성을 향상시킬 수 있다.
바람직하게, 실시 예는 회로 기판의 전기적 신뢰성 및 물리적 신뢰성을 향상시킬 수 있다.
이를 위해, 실시 예는 제1 절연층 상에 배치된 회로층의 표면에 질소를 포함하는 작용기를 형성한다. 예를 들어, 실시 예는 회로층의 표면을 플라즈마 처리하여 질화물층을 형성한다. 그리고 실시 예는 상기 회로층의 질화물층 상에 버퍼층을 형성한다.
상기 버퍼층은 상기 회로층과 결합하는 제1 작용기 및 상기 회로층 상에 배치되는 제2 절연층과 결합하는 제2 작용기를 포함한다. 상기 제1 작용기는 아졸기일 수 있다. 상기 제1 작용기는 상기 회로층의 표면에 형성된 질소(N)를 포함하는 작용기와 배위 결합할 수 있다. 또한, 상기 제2 작용기는 상기 제2 절연층에 포함된 작용기와 공유결합할 수 있다. 이를 위해, 상기 버퍼층은 아졸기를 포함하는 유기 실란제로 형성될 수 있다.
이를 통해, 실시 예는 상기 버퍼층을 이용하여 상기 회로층과 상기 제2 절연층 사이의 밀착력을 향상시킬 수 있다. 이를 통해 실시 예는 상기 제2 절연층이 상기 회로층으로부터 박리되는 물리적 신뢰성 문제를 해결할 수 있다.
이때, 실시 예는 상기 회로층의 플라즈마 처리 시에 상기 제1 절연층의 상면도 함께 플라즈마 처리를 한다. 이에 따라 상기 제1 절연층의 상면에는 질소(N)를 포함하는 작용기가 형성될 수 있다. 그리고 상기 제1 절연층의 상면에 형성된 작용기는 상기 제2 절연층의 작용기와 공유할 수 있다. 이에 따라 실시 예는 상기 회로층과 제2 절연층 사이의 밀착력 뿐 아니라, 상기 제1 절연층과 제2 절연층 사이의 밀착력도 향상시킬 수 있다.
또한, 실시 예의 버퍼층은 금속 이온을 포함한다. 바람직하게, 상기 버퍼층은 구리 이온을 포함한다. 이때, 상기 구리 이온은 상기 회로층의 질소(N)를 포함하는 작용기와 배위 결합할 수 있다. 이를 통해 실시 예는 상기 버퍼층과 상기 회로층 사이의 밀착력을 더욱 향상시킬 수 있다.
나아가, 상기 버퍼층에 포함된 구리 이온은 상기 버퍼층의 제1 작용기와 배위 결합할 수 있다. 이를 통해 실시 예는 상기 제1 작용기와 상기 구리 이온의 배위 결합을 통해 상기 버퍼층의 내부 결집력을 강화시킬 수 있다. 이에 의해, 실시 예는 회로층과 제2 절연층 사이의 밀착력을 더욱 향상시킬 수 있다.
한편, 실시 예는 상기 회로층의 작용기와 상기 버퍼층의 제1 및 제2 작용기를 이용하여, 상기 회로층과 상기 제2 절연층 사이의 밀착력을 확보한다. 이에 의해, 실시 예는 상기 회로층에 상기 밀착력 확보를 위한 추가적인 조도 부여 공정이 불필요한다. 이에 따라, 실시 예는 상기 회로층의 변형을 방지할 수 있고, 나아가 상기 회로층의 전기적 특성을 향상시킬 수 있다.
또한, 실시 예는 상기 회로층의 표면이 미세조도를 가지도록 할 수 있다. 이는, 상기 버퍼층을 이용하여 상기 밀착력을 확보하는 것에 의해, 상기 회로층의 표면의 조도를 낮춤에 따라 달성될 수 있다. 이에 의해 실시 예의 회로층은 표면의 조도(Ra)는 0.1㎛ 내지 0.9㎛의 범위를 만족할 수 있다. 따라서, 실시 예는 상기 회로층을 통해 전달되는 신호의 전송 손실을 최소화할 수 있다. 나아가, 실시 예는 고주파수 대역을 사용하는 제품에 적용이 가능한 회로 기판을 제공할 수 있다.
도 1은 비교 예에 따른 회로 기판을 나타낸 단면도이다.
도 2는 주파수에 따른 신호 전송 흐름을 설명하기 위한 도면이다.
도 3은 제1 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 4는 실시 예의 회로층, 버퍼층 및 제2 절연층의 결합 관계를 설명하기 위한 도면이다.
도 5 및 도 6은 실시 예에 따른 회로 기판의 밀착력(90° Peel Strength) 측정 방법을 설명하기 위한 도면이다.
도 7은 제2 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 8은 제3 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 9는 제1 실시 예에 따른 회로층 및 관통 전극의 층 구조를 나타낸 단면도이다.
도 10은 제2 실시 예에 따른 회로층 및 전극의 층 구조를 나타낸 단면도이다.
도 11은 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 12 내지 도 17은 실시 예에 다른 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시 예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “및(와) B, C중 적어도 하나(또는 한 개 이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다.
또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
본 실시 예의 설명에 앞서, 비교 예에 따른 회로기판에 대해 먼저 설명하기로 한다.
(비교 예)
도 1은 비교 예에 따른 회로 기판을 나타낸 단면도이고, 도 2는 주파수에 따른 신호 전송 흐름을 설명하기 위한 도면이다.
도 1의 (a)를 참조하면, 비교 예의 회로 기판은 제1 절연층(10) 및 상기 제1 절연층(10) 상에 배치된 제1 회로층(20)을 포함한다.
그리고 도 1의 (b)를 참조하면, 비교 예의 회로 기판은 다층 구조 적용을 위해 상기 제1 회로층(20) 상에 배치된 제2 절연층(30)을 포함한다.
이때, 상기 제1 회로층(20)과 제2 절연층(30) 사이의 접합력을 높이기 위해 상기 제1 회로층(20)의 표면에는 일정 수준의 조도가 부여된다. 예를 들어, 상기 제1 회로층(20)의 표면에는 1.0㎛ 정도의 조도(Ra)가 부여된다. 이를 통해, 비교 예는 상기 제1 회로층(20)과 제2 절연층(30) 사이의 접합력을 향상시킨다. 그러나 제1 회로층(20)의 표면의 조도(Ra)가 1.0㎛ 이상이면, 고주파수 대역으로 갈수록 신호 전송 손실이 증가한다.
구체적으로, 회로 기판이 적용되는 애플리케이션의 사용 주파수가 높아질수록 신호의 흐름은 스킨 이펙트(Skin effect)로 인해 도체(회로층)의 표면으로 이동하게 된다.
즉, 도 2의 (a)에서와 같이, 제1 주파수 범위(예를 들어, 0~3GHz)에서는, 신호가 도체의 표면과 떨어진 영역에서 흐른다. 그리고 도 2의 (b)에서와 같이 제2 주파수 범위(예를 들어, 3~7GHz)에서는 신호가 도체의 표면과 인접한 영역에서 흐른다. 나아가, 도 2의 (c)에서와 같이, 제3 주파수 범위(예를 들어, 10GHz 이상)에서는 신호가 도체의 표면에서 흐른다.
따라서, 제1 회로층(20)의 표면의 조도(Ra)가 1.0㎛을 초과하면 고주파수 대역에서 신호 전송 손실이 증가한다. 이에 의해 고주파수를 사용하는 애플리케이션에 적용이 어렵다.
따라서, 비교 예는 상기 제1 회로층(20)의 표면에 0.9㎛ 이하의 조도(Ra)를 부여하여 고주파수 대역에서의 신호 전송 손실을 최소화하고 있다. 그러나 상기 제1 회로층(20)의 표면의 조도(Ra)가 0.9㎛ 이하로 감소하면, 상기 제1 회로층(20)과 상기 제2 절연층(30) 사이의 접합력이 저하된다. 이에 의해, 상기 제2 절연층(30)이 상기 제1 회로층(20)으로부터 박리되는 문제가 발생한다.
한편, 최근에는 상기 제1 회로층(20)의 표면 조도를 감소하여 신호 전송 손실을 최소화하면서, 제2 절연층(30)과의 접합력도 향상시킬 수 있는 표면 처리 기법이 제공되고 있다.
예를 들어, 비교 예는 제1 회로층(20)의 표면을 산화시켜 구리 산화물층을 형성한다. 이에 의해, 제1 회로층(20)의 표면에는 상기 구리 산화물층에 대응하는 조도가 부여된다. 그리고 비교 예는 상기 구리 산화물층에 대응하는 조도가 부여된 상태에서 상기 구리 산화물층을 다시 원래의 구리로 환원시키고 있다.
이때, 상기 제1 회로층(20)을 구성하는 구리와 구리 산화물층 사이의 밀착력이 낮다. 이에 의해, 상기 제1 회로층(20)의 표면 중 일부에서 상기 구리 산화물층이 떨어져 나가는 문제가 발생한다. 따라서, 상기 제1 회로층(20)의 표면 중 일부에는 일정 수준의 조도가 부여되지 못하는 문제가 있다.
또한, 비교 예는 상기 구리 산화물층을 다시 구리로 환원시키는 과정에서, 일부의 구리 산화물층이 구리로 환원되지 못하는 문제가 발생한다. 이에 의해, 상기 제1 회로층(20)의 전기적 특성이 저하되는 문제가 있다. 또한, 비교 예의 제1 회로층(20)의 경우, 표면에서의 수산화기(OH) 함량이 낮고, 이에 의해 제2 절연층(30)과의 접합력을 향상시키는데 한계가 있다.
따라서, 실시 예는 회로층의 전기적 특성을 유지하면서, 상기 회로층의 표면의 조도를 낮춰 신호 전송 손실을 최소화하고, 나아가 절연층과의 접합력 또는 밀착력을 향상시킬 수 있는 새로운 표면 처리 기법을 제공한다.
-전자 디바이스 -
실시 예의 설명에 앞서, 실시 예의 반도체 패키지를 포함하는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 전기적으로 연결될 수 있다. 상기 반도체 패키지에는 다양한 소자가 실장될 수 있다.
예를 들어, 상기 반도체 패키지에는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩과, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 안테나 칩, 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 실장될 수 있다.
예를 들어, 상기 반도체 패키지에는 다양한 종류의 수동 소자 및 능동 소자 중 적어도 하나가 실장될 수 있다.
이때, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
이하에서는 실시 예에 따른 회로 기판 및 반도체 패키지에 대해 구체적으로 설명하기로 한다. 여기에서, 상기 회로 기판은 전자 소자가 실장되기 이전의 기판을 의미할 수 있다. 그리고 상기 반도체 패키지는 상기 회로 기판에 전자 소자가 실장된 상태의 패키지를 의미할 수 있다.
도 3은 제1 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 4는 실시 예의 회로층, 버퍼층 및 제2 절연층의 결합 관계를 설명하기 위한 도면이다.
도 3 및 도 4를 참조하면, 회로 기판은 절연층 및 회로층을 포함할 수 있다.
절연층은 제1 절연층(110) 및 제2 절연층(140)을 포함할 수 있다.
제1 절연층(110) 및 제2 절연층(140)은 프리프레그(PPG, prepreg)를 포함할 수 있다. 상기 프리프레그는 유리 섬유 실(glass yarn)으로 직조된 글라스 패브릭(glass fabric)과 같은 직물 시트(fabric sheet) 형태의 섬유층에 에폭시 수지 등을 함침한 후 열 압착을 진행함으로써 형성될 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제1 절연층(110) 및 제2 절연층(140) 중 적어도 하나를 구성하는 프리프레그는 탄소 섬유 실로 직조된 직물 시트 형태의 섬유층을 포함할 수 있을 것이다.
또한, 제1 절연층(110) 및 제2 절연층(140) 중 적어도 하나는 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다.
상기 제1 절연층(110) 및 제2 절연층(140) 중 적어도 하나는 10㎛ 내지 60㎛의 범위의 두께를 가질 수 있다. 바람직하게, 상기 제1 절연층(110) 및 제2 절연층(140) 중 적어도 하나는 12㎛ 내지 50㎛의 범위의 두께를 가질 수 있다. 더욱 바람직하게, 상기 제1 절연층(110) 및 제2 절연층(140) 중 적어도 하나는 15㎛ 내지 40㎛의 두께를 가질 수 있다.
상기 제1 절연층(110) 및 제2 절연층(140) 중 적어도 하나의 두께가 10㎛ 미만이면, 회로 기판에 포함된 회로층(120)이 안정적으로 보호되지 않을 수 있다. 상기 제1 절연층(110) 및 제2 절연층(140) 중 적어도 하나의 두께가 60㎛를 초과하면, 회로 기판, 반도체 패키지 및 이를 포함하는 전자 디바이스의 두께가 증가할 수 있다. 또한, 상기 제1 절연층(110) 및 제2 절연층(140) 중 적어도 하나의 두께가 60㎛를 초과하면, 이에 대응하게 회로층(120)의 두께 및 관통 전극(미도시)의 두께가 증가할 수 있다. 그리고 상기 회로층(120)의 두께 및 관통 전극의 두께가 증가하는 경우, 신호 전송 손실이 증가할 수 있다.
상기 절연층의 표면에는 회로층(120)이 배치될 수 있다.
상기 회로층(120)은 상기 회로 기판에서 신호 전송을 위해 상기 제1 절연층(110)의 표면에 배치될 수 있다. 예를 들어, 상기 회로층(120)은 제1 절연층(110)의 상면에 배치될 수 있다.
즉, 도 3은 실시 예의 회로 기판의 다층 구조에서 일 영역을 나타낸 것일 수 있다. 예를 들어, 도 3은 회로층(120)을 중심으로 이의 상부 및 하부에 배치된 절연층 영역을 나타낸 것일 수 있다.
예를 들어, 회로층(120)은 10㎛ 내지 30㎛의 두께를 가질 수 있다. 바람직하게, 상기 회로층(120)은 12㎛ 내지 28㎛의 두께를 가질 수 있다. 더욱 바람직하게, 상기 회로층(120)은 15㎛ 내지 27㎛의 두께를 가질 수 있다.
상기 회로층(120)은 전도성 물질을 포함할 수 있다. 예를 들어, 상기 회로층(120)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함할 수 있다. 바람직하게, 회로층(120)은 전기 전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 회로층(120)은 통상적인 회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
도면에 도시하지는 않았지만, 상기 회로층(120)은 질화물층을 포함할 수 있다. 예를 들어, 상기 회로층(120)의 표면 중 상기 제1 절연층(110)과 접촉하지 않는 표면에는 질화물층이 형성될 수 있다. 바람직하게, 상기 회로층(120)은 구리로 형성되며, 상기 질화물층은 구리 질화물층일 수 있다.
상기 회로층(120)은 복수의 표면을 포함한다.
상기 회로층(120)은 상면(120T), 하면(120B), 제1 측면(120S1) 및 제2 측면(120S2)을 포함할 수 있다.
그리고 상기 회로층(120)의 표면 중 상기 하면(120B)은 상기 제1 절연층(110)과 접촉하는 표면이다.
이때 상기 질화물층은 상기 제1 절연층(110) 상에 회로층(120)이 형성된 이후에 형성될 수 있다. 예를 들어 상기 질화물층은 상기 제2 절연층(140)이 적층되기 이전에 상기 회로층(120)의 표면에 형성될 수 있다.
따라서, 상기 질화물층은 상기 회로층(120)의 표면 중 상기 제1 절연층(110)과 접촉하지 않는 표면에 형성될 수 있다. 바람직하게, 상기 질화물층은 상기 회로층(120)의 표면의 상면(120T), 제1 측면(120S1) 및/또는 제2 측면(120S2)에 형성될 수 있다. 상기 질화물층은 상기 회로층(120)의 상면(120T), 제1 측면(120S1) 및/또는 제2 측면(120S2)의 표면층이라고도 할 수 있다.
이에 의해, 상기 회로층(120)의 상면(120T), 제1 측면(120S1) 및/또는 제2 측면(120S2)에는 질소(N)가 포함될 수 있다. 상기 질소(N)는 상기 회로층(120)의 표면층에서 버퍼층(130)과 결합하는 작용기일 수 있다.
상기 질화물층은 상기 회로층(120)의 상면(120T), 제1 측면(120S1) 및/또는 제2 측면(120S2)을 플라즈마 처리하는 것에 의해 형성될 수 있다.
예를 들어, 상기 질화물층은 상기 회로층(120)의 상면(120T), 제1 측면(120S1) 및/또는 제2 측면(120S2)에 N2 또는 NH3를 이용하여 플라즈마 처리를 하여 형성될 수 있다.
이때, 상기 N2를 이용하여 상기 회로층(120)을 플라즈마 처리하는 경우, 플라즈마 처리 약품에는 H2가 더 포함될 수 있다. 상기 N2 및 H2를 이용하여 상기 회로층(120)을 플라즈마 처리하는 경우, 이들의 비율은 1:3 내지 3:1의 범위를 가질 수 있다.
실시 예는 상기 회로 기판의 제조 공정에서, 상기 제2 절연층(140)이 적층되기 이전에 상기 회로층(120)의 표면을 플라즈마 처리한다. 이를 통해, 상기 회로층(120)의 표면에는 원자 두께의 질화물층이 형성될 수 있다.
이때, 상기 질화물층이 형성되는 반응식을 살펴보면 다음과 같다.
[반응식]
N2 + e- -> 2N + e-
3Cu+ + N3- + e- -> C3N
4Cu+ + N3- + e- -> C3N + Cu
이에 의해, 상기 회로층(120)의 표면에 형성되는 질화물층은, Cu3N 또는 Cu3N2 또는 Cu4N의 형태를 가질 수 있다.
이때, 비교 예에서는 상기 제2 절연층이 적층되기 이전에 화학적 에칭을 통해 상기 회로층의 표면에 조도를 부여한다. 그러나, 화학적 에칭으로 회로층에 주도를 부여하는 경우, 상기 회로층의 조도(Ra)는 1.0㎛를 초과한다. 그리고, 상기 회로층이 조도(Ra)가 1.0㎛를 초과하는 경우, 고주파수 대역의 신호를 전송하는 경우, 신호 전송 손실이 증가할 수 있다. 그리고 상기 회로층에 조도(Ra)를 일정 수준의 조도를 부여하지 않는 경우, 상기 회로층과 상기 제2 절연층 사이의 접합력 또는 밀착력을 확보하기 어렵다.
이때, 실시 예에서는 상기 회로층(120)에 추가적인 공정을 진행하여 조도를 부여하는 공정을 진행하지 않는다. 이에 따라 실시 예는 상기 회로층(120)의 표면이 미세 조도를 가질 수 있다. 예를 들어, 실시 예의 회로층(120)의 표면은 상기 플라즈마 처리를 통해 형성된 질화물층에 대응하는 조도(Ra)를 가진다.
여기에서, 상기 설명한 바와 같이 상기 플라즈마 처리를 통한 질화물층은 상기 회로층(120)의 표면에 선택적으로 진행된다. 예를 들어, 상기 질화물층은 상기 회로층(120)의 하면(120B)을 제외한 상면(120T), 제1 측면(120S1) 및 제2 측면(120S2)에 형성된다. 이에 의해 실시 예의 회로층(120)의 표면은 영역별로 서로 다른 조도(Ra)를 가질 수 있다.
상기 회로층(120)의 상면(120T), 제1 측면(120S1) 및 제2 측면(120S2)은 서로 대응하는 조도(Ra)를 가질 수 있다. 여기에서, 서로 대응하는 조도를 갖는다는 것은, 상기 회로층(120)의 상면(120S2), 제1 측면(120S1) 및 제2 측면(120S2)에서의 조도 편차가 50% 이하, 40% 이하, 30% 이하, 15% 이하, 10% 이하, 또는 5% 이하인 것을 의미할 수 있다.
상기 회로층(120)의 상면(120T), 제1 측면(120S1) 및 제2 측면(120S2)의 조도(Ra)는 0.1㎛ 내지 0.9㎛의 범위를 가질 수 있다. 바람직하게, 상기 회로층(120)의 상면(120T), 제1 측면(120S1) 및 제2 측면(120S2)의 조도(Ra)는 0.1㎛ 내지 0.7㎛의 범위를 가질 수 있다. 더욱 바람직하게, 상기 회로층(120)의 상면(120T), 제1 측면(120S1) 및 제2 측면(120S2)의 조도(Ra)는 0.1㎛ 내지 0.5㎛의 범위를 가질 수 있다. 이는, 회로층(120)의 상면(120T), 제1 측면(120S1) 및 제2 측면(120S2)의 에칭을 통해 조도를 부여하는 공정을 진행하지 않음에 의해 달성될 수 있다.
상기 회로층(120)의 상면(120T), 제1 측면(120S1) 및 제2 측면(120S2)의 조도(Ra)가 0.1㎛ 미만이면, 상기 제2 절연층(140)과의 접합력 또는 밀착력에 영향을 줄 수 있다. 상기 회로층(120)의 상면(120T), 제1 측면(120S1) 및 제2 측면(120S2)의 조도(Ra)가 0.1㎛ 미만이면, 상기 회로층(120)의 표면에 배치되는 버퍼층(130)과의 접합력 또는 밀착력에 영향을 줄 수 있다.
또한, 상기 회로층(120)의 상면(120T), 제1 측면(120S1) 및 제2 측면(120S2)의 조도(Ra)가 0.9㎛를 초과하면, 상기 회로층(120)을 통해 전송되는 신호의 전송 손실이 증가할 수 있다. 예를 들어, 상기 회로층(120)의 상면(120T), 제1 측면(120S1) 및 제2 측면(120S2)의 조도(Ra)가 0.9㎛를 초과하면, 고주파 대역의 신호를 전송하는 제품에서의 사용이 어려울 수 있다.
한편, 상기 회로층(120)의 하면(120B)의 조도(Ra)는 상기 회로층(120)의 상면(120T), 제1 측면(120S1) 및/또는 제2 측면(120S2)의 조도(Ra)와 다를 수 있다. 바람직하게, 상기 회로층(120)의 하면(120B)의 조도(Ra)는 상기 회로층(120)의 상면(120T), 제1 측면(120S1) 및/또는 제2 측면(120S2)의 조도(Ra)보다 클 수 있다.
상기 회로층(120)의 하면(120B)의 조도(Ra)는 0.6㎛ 내지 0.9㎛의 범위를 가질 수 있다. 바람직하게, 상기 회로층(120)의 하면(120B)의 조도(Ra)는 0.65㎛ 내지 0.9㎛의 범위를 가질 수 있다. 더욱 바람직하게, 상기 회로층(120)의 하면(120B)의 조도(Ra)는 0.7㎛ 내지 0.9㎛의 범위를 가질 수 있다.
상기 회로층(120)의 하면(120B)의 조도(Ra)가 0.6㎛ 미만이면, 상기 회로층(120)과 상기 제1 절연층(110) 사이의 밀착력 또는 접합력이 저하될 수 있다. 이에 의해, 상기 회로층(120)이 상기 제1 절연층(110)으로부터 박리되는 문제가 발생할 수 있다.
또한, 회로층(120)의 하면(120B)의 조도(Ra)가 0.9㎛를 초과하면, 상기 회로층(120)을 통해 전송되는 신호의 전송 손실이 증가하고, 이에 의해 고주파수 대역을 사용하는 제품에 적용이 어려울 수 있다.
한편, 상기 플라즈마 처리는 상기 제1 절연층(110)에 상기 회로층(120)이 배치된 상태에서, 노출된 표면에 전체적으로 수행된다.
이에 의해, 상기 제1 절연층(110)의 상면 중 상기 회로층(120)이 배치되지 않은 상면도 플라즈마 처리가 이루어질 수 있다. 예를 상기 제1 절연층(110)의 상면에는 질소(N)가 포함될 수 있다.
결론적으로, 실시 예는 상기 회로층(120)의 표면 및 상기 제1 절연층(110)의 표면을 질소(N)를 이용하여 플라즈마 처리를 진행하여, 상기 회로층(120)의 표면 및 상기 제1 절연층(110)이 표면에 질소(N)를 포함하는 제1 작용기(예를 들어, 질화기)가 형성되도록 한다.
실시 예는 상기 회로층(120)의 표면에 질소(N)를 포함하는 질화물층을 형성한다. 이에 의해, 실시 예는 상기 회로층(120)의 표면에 일정 수준의 조도를 부여하지 않아도, 상기 회로층(120)과 제2 절연층(140) 사이의 밀착력 또는 접합력을 향상시킬 수 있도록 한다. 이는, 상기 회로층(120) 상에 배치되는 버퍼층(130)에 의해 달성될 수 있다.
상기 버퍼층(130)은 상기 회로층(120)의 표면에 선택적으로 형성될 수 있다. 바람직하게, 상기 버퍼층(130)은 상기 회로층(120)의 표면 중 상기 제1 절연층(110)과 접촉하지 않는 표면에 형성될 수 있다. 구체적으로, 상기 버퍼층(130)은 상기 회로층(120)의 상면(120T), 제1 측면(120S1) 및/또는 제2 측면(120S2)에 형성될 수 있다.
상기 버퍼층(130)은 일정 수준의 조도를 가질 수 있다. 이때, 상기 버퍼층(130)은 상기 회로층(120)의 표면에 박막 형태로 형성된다. 이에 이해, 상기 버퍼층(130)의 조도(Ra)는 상기 회로층(120)의 조도(Ra)에 대응할 수 있다. 구체적으로, 상기 버퍼층(130)의 조도(Ra)는 상기 회로층(120)의 상면(120T), 제1 측면(120S1) 및 제2 측면(120S2)의 조도(Ra) 중 어느 하나의 표면의 조도(Ra)에 대응될 수 있다.
상기 버퍼층(130)은 10nm 내지 50nm 사이의 범위의 두께를 가질 수 있다. 바람직하게, 상기 버퍼층(130)은 12nm 내지 48nm 사이의 범위의 두께를 가질 수 있다. 더욱 바람직하게, 상기 버퍼층(130)은 15nm 내지 45nm 사이의 범위의 두께를 가질 수 있다.
상기 버퍼층(130)의 두께가 10nm 미만이면, 상기 버퍼층(130)의 두께가 너무 얇음에 따라, 상기 버퍼층(130)에 의해 달성되는 효과가 미비할 수 있다. 예를 들어, 상기 버퍼층(130)의 두께가 10nm 미만이면, 상기 회로층(120)과 제2 절연층(140) 사이의 밀착력 또는 접합력이 확보되지 않을 수 있다.
또한, 상기 버퍼층(130)의 두께가 50nm를 초과하면, 상기 버퍼층(130)을 형성하기 위한 공정 시간이 증가하고, 공정 비용이 상승할 수 있다. 또한, 상기 버퍼층(130)의 두께가 50nm를 초과하면, 상기 버퍼층(130)의 두께가 증가하는 만큼의 밀착력이 상승하지 않을 수 있다. 예를 들어, 상기 버퍼층(130)의 두께가 50nm를 초과한 경우에서의 회로층(120)과 제2 절연층(140) 사이의 밀착력은 상기 버퍼층(130)의 두께가 50nm 미만인 경우에서의 회로층(120)과 제2 절연층(140) 사이의 밀착력과 유사할 수 있다. 또한, 상기 버퍼층(130)의 두께가 50nm를 초과하면, 상기 제1 절연층(110) 또는 제2 절연층(140)의 유전율에 영향을 줄 수 있고, 이에 의해 고주파수 대역을 사용하는 제품에의 적용이 어려울 수 있다.
상기 버퍼층(130)은 복수의 원소들을 포함할 수 있다.
상기 버퍼층(130)에 포함되는 복수의 원소들은 상기 버퍼층(130) 내에서 서로 결합되어 분자 형태로 포함되거나, 또는 이온 형태로 포함되고, 상기 분자들, 상기 분자 및 상기 분자 및 상기 이온은 서로 화학적으로 결합되어 상기 버퍼층(130)을 형성할 수 있다.
상기 버퍼층(130)은 복수의 작용기를 포함할 수 있다. 예를 들어, 상기 버퍼층(130)은 제1 작용기 및 제2 작용기를 포함할 수 있다. 상기 제1 작용기는 상기 버퍼층(130)과 상기 회로층(120) 사이의 밀착력을 상승시키는 기능을 할 수 있다. 또한, 상기 제2 작용기는 상기 버퍼층(130)과 상기 제2 절연층(140) 사이의 밀착력을 상승시키는 기능을 할 수 있다. 결론적으로, 상기 버퍼층(130)의 제1 작용기 및 제2 작용기는 상기 회로층(120)과 제2 절연층(140) 사이의 밀착력을 상승시키는 기능을 할 수 있다.
상기 버퍼층(130)은 구리 원소, 규소 원소, 산소 원소, 수소 원소, 탄소 원소, 황 원소, 질소 원소 중 적어도 하나 이상을 포함할 수 있다. 상기 버퍼층(130) 내에서 상기 구리 원소, 산소 원소, 수소 원소, 탄소 원소, 규소 원소, 황 원소, 질소 원소는 서로 결합되어 분자 형태로 존재하거나 단독의 이온 형태로 존재할 수 있다.
상기 버퍼층(130)에 포함되는 복수의 원소들 중 일부는 상기 회로층(120)과 결합하는 상기 버퍼층(130)의 제1 작용기에 대응할 수 있다. 예를 들어, 상기 버퍼층(130)에 포함되는 구리 원소 및 질소 원소 등은 상기 회로층(120)과 결합되는 버퍼층(130)의 제1 작용기에 대응할 수 있다. 예를 들어, 상기 버퍼층(130)의 제1 작용기는 상기 회로층(120)과 화학적으로 결합할 수 있다.
또한, 상기 버퍼층(130)에 포함되는 복수의 원소들 중 나머지 일부는 상기 상기 제2 절연층(140)과 결합되는 상기 버퍼층(130)의 제2 작용기에 대응할 수 있다. 상기 버퍼층(130)에 포함되는 제2 작용기는 상기 제2 절연층(140)과 화학적으로 결합할 수 있다.
한편, 상기 버퍼층(130)에 포함되는 분자들은 분자의 크기 또는 분자량의 크기에 따라 적어도 2종류의 분자를 포함할 수 있다. 예를 들어, 상기 분자는 마크로 분자(Macromolecule) 및 단분자(Unimolecular)를 포함할 수 있다. 예를 들어, 상기 버퍼층(130) 내에서의 상기 마크로 분자, 단분자 및 금속 이온은 상기 버퍼층(130) 내에서 공유 결합 및 배위 결합에 의해 화학적으로 결합되어 서로 연결되는 구조를 가질 수 있다.
상기 버퍼층(130)에 대해 구체적으로 설명한다.
상기 버퍼층(130)은 제1 작용기 및 제2 작용기를 포함한다. 상기 제1 작용기 및 제2 작용기는 상기 버퍼층(130)을 구성하는 마크로 분자, 단분자 또는 금속 이온 중 어느 하나와 연결되는 버퍼층(130)의 말단기로 정의될 수 있다.
상기 버퍼층(130)은 아졸기를 포함하는 유기 실란제로 형성될 수 있다. 바람직하게, 상기 버퍼층(130)은 아졸기를 포함하는 유기 실란제에 구리 이온이 첨가된 용액으로 형성될 수 있다. 상기 구리 이온은 Cu2+ 또는 Cu+을 의미할 수 있으나, 이에 한정되는 것은 아니다.
이에 따른 상기 버퍼층(130)은 아래의 화학식 1과 같은 구조를 가질 수 있다.
[화학식 1]
상기 화학식 1에서의 1번은 버퍼층(130)의 제1 작용기에 대응할 수 있다. 즉, 상기 버퍼층(130)은 질소를 포함하는 제1 작용기를 포함할 수 있다. 예를 들어, 상기 제1 작용기는 다이아졸, 트리아졸, 테트라 아졸, 벤조 트리아졸, 벤조 싸이아졸, 및 나이트로 트리아졸 중 적어도 하나의 아졸기를 포함할 수 있다.
상기 제1 작용기는 상기 버퍼층(130)과 상기 회로층(120) 사이의 밀착력을 향상시키면서, 상기 버퍼층(130)의 결집력을 향상시키는 작용을 할 수 있다.
예를 들어, 상기 버퍼층(130)의 상기 제1 작용기는 상기 회로층(120)과 화학적으로 결합할 수 있다. 바람직하게, 상기 버퍼층(130)의 제1 작용기는 상기 회로층(120)의 질화물층의 질소(N)와 배위 결합할 수 있다.
또한, 상기 제1 작용기는 상기 버퍼층(130) 내에 포함된 금속 이온과 배우 결합할 수 있다. 예를 들어, 상기 버퍼층(130)에는 구리 이온이 포함된다. 그리고 상기 제1 작용기는 상기 구리 이온과 배위 결합할 수 있다.
이때, 상기 제1 작용기를 이용하여 상기 회로층(120)의 질소(N)와 배위 결합하는 경우, 상기 회로층(120)과 상기 버퍼층(130) 사이의 밀착력은 확보될 수 있지만, 상기 버퍼층(130) 자체의 내부 결집력은 저하될 수 있다. 그리고 상기 버퍼층(130)의 내부 결집력이 저하되는 경우, 상기 버퍼층(130)에서의 박리 문제가 발생할 수 있다. 따라서, 실시 예는 상기 버퍼층(130)에 금속 이온인 구리 이온이 포함되도록 하고, 상기 구리 이온이 상기 제1 작용기와 배위 결합하도록 하여, 상기 버퍼층(130)과 상기 회로층(120) 사이의 밀착력을 향상시킴과 동시에 상기 버퍼층(130)의 내부 결집력도 향상시킬 수 있도록 한다.
이때, 상기 버퍼층(130)의 구리 이온은 상기 제1 작용기와 결합하여 고분자성 네트워크를 형성할 수 있다. 이는 아래의 화학식 2로 표현될 수 있다.
[화학식 2]
나아가, 상기 버퍼층(130)에 포함된 구리 이온은 상기 회로층(120)과 결합할 수 있다. 바람직하게, 상기 버퍼층(130)에 포함된 구리 이온은 상기 회로층(120)의 질화물층과 결합할 수 있다. 더욱 바람직하게, 상기 버퍼층(130)에 포함된 구리 이온은 상기 회로층(120)의 질화물층에 대응하는 질소(N)를 포함하는 질화기와 배위 결합할 수 있다.
즉, 실시 예는 상기 버퍼층(130)의 제1 작용기와 상기 회로층(120)의 질화물층이 배위 결합하고, 나아가 상기 버퍼층(130)의 구리 이온과 상기 회로층(120)의 질화물층이 배위 결합하도록 한다. 이에 따라 실시 예는 상기 버퍼층(130)의 내부 결집력을 향상시킴과 동시에 상기 버퍼층(130)과 상기 회로층(120) 사이의 밀착력을 더욱 향상시킬 수 있다.
상기 화학식 1에서 3번은 버퍼층(130)의 제2 작용기에 대응할 수 있다. 바람직하게, 상기 버퍼층(130)은 제2 절연층(140)과 화학적 결합하는 제2 작용기를 포함할 수 있다. 그리고 상기 제2 작용기는 실록산기를 포함할 수 있다.
이때, 제1 실시 예에서의 상기 실론산기는 화학식 1에서와 같이 메틸을 포함할 수 있다. 예를 들어, 제1 실시 예에서의 상기 제2 작용기는 Si(OMe)3일 수 있다. 예를 들어, 제1 실시 예에서의 제2 작용기는 트리 메틸 실록산기 또는 트리 에틸 실록산기일 수 있다.
다만, 실시 예의 제2 작용기는 이에 한정되지 않는다. 예를 들어, 버퍼층(130)의 제2 작용기는 도 4에 도시된 바와 같이, OH- 를 포함하는 실록산기일 수 있을 것이다.
또한, 상기 화학식 1에서의 2번은 버퍼층(130)에 포함되는 알킬기(R)에 대응할 수 있다. 화학식 1에서의 상기 알킬기(R)의 n은 3 내지 5일 수 있다. 상기 알킬기(R)는 알킬 사슬 또는 방향족 고리 형태를 가질 수 있다. 예를 들어, 상기 알킬기(R)는 황 또는 질소를 포함하는 알킬 사슬의 형태를 가질 수 있다.
도 4를 참조하여, 실시 예의 회로층(120), 버퍼층(130) 및 제2 절연층(140) 사이의 결합 관계를 설명한다.
회로층(120)의 표면에는 질화물층이 형성된다. 예를 들어, 회로층(120)의 표면에는 질소(N)를 포함하는 작용기(121)가 형성된다.
이때, 상기 설명한 바와 같이 플라즈마 처리는 상기 회로층(120)의 표면뿐 아니라 제1 절연층(110)의 상면에서도 진행될 수 있다. 그리고, 상기 제1 절연층(110)의 상면에도 질소(N)를 포함하는 작용기(111)가 형성될 수 있다. 그리고, 상기 제1 절연층(110)의 상기 작용기(111)는 상기 제2 절연층(140)에 포함된 작용기와 결합될 수 있다. 예를 들어, 상기 제1 절연층(110)의 상기 작용기(111)는 상기 제2 절연층(140)의 -NH기 또는 -OH와 같은 작용기와 공유결합할 수 있다. 이에 따라, 실시 예는 상기 회로층(120)과 제2 절연층(140) 사이의 밀착력 뿐 아니라, 상기 제1 절연층(110)과 상기 제2 절연층(140) 사이의 밀착력도 확보할 수 있다. 즉, 상기 제1 절연층(110)의 상기 작용기(111)는 -NH2, 〓NH, ≡N, NO2 등 질소를 포함하는 화학 작용기일 수 있다.
그리고, 상기 버퍼층(130)은 제1 작용기(130a)를 포함할 수 있다. 상기 제1 작용기(130a)는 질소(N)를 포함하는 아졸기일 수 있다. 상기 제1 작용기(130a)는 상기 회로층(120)의 작용기(121)와 배위 결합할 수 있다. 이에 의해, 상기 버퍼층(130)과 상기 회로층(120) 사이의 밀착력이 향상될 수 있다.
또한, 상기 버퍼층(130)은 알킬기(130b)를 포함한다. 상기 알킬기(130b)는 제1 작용기(130a)와 제2 작용기(130c) 사이에 결합될 수 있다.
상기 버퍼층(130)은 제2 작용기(130c)를 포함할 수 있다. 상기 제2 작용기(130c)는 실록산기일 수 있다. 일 예로, 상기 제2 작용기(130c)는 -OH기를 포함할 수 있다.
그리고, 제2 작용기(130c)는 상기 제2 절연층(140)의 -NH기 또는 -OH와 같은 작용기와 공유결합할 수 있다. 이에 의해, 상기 버퍼층(130)과 상기 제2 절연층(140) 사이의 밀착력, 나아가 회로층(120)과 제2 절연층(140) 사이의 밀착력을 향상시킬 수 있다.
상기 버퍼층(130)은 구리 이온(130d)을 포함한다. 상기 구리 이온(130d)은 상기 버퍼층(130) 내에서 단독으로 존재하는 제1 이온 그룹(130d1)을 포함한다. 또한, 상기 구리 이온(130d)은 상기 버퍼층(130)의 제1 작용기(130a) 및 상기 회로층(120)의 작용기(121) 중 어느 하나와 배위 결합하는 제2 이온 그룹(130d2)을 포함할 수 있다.
실시 예는 회로 기판의 신뢰성을 향상시킬 수 있다.
바람직하게, 실시 예는 회로 기판의 전기적 신뢰성 및 물리적 신뢰성을 향상시킬 수 있다.
이를 위해, 실시 예는 제1 절연층 상에 배치된 회로층의 표면에 질소를 포함하는 작용기를 형성한다. 예를 들어, 실시 예는 회로층의 표면을 플라즈마 처리하여 질화물층을 형성한다. 그리고 실시 예는 상기 회로층의 질화물층 상에 버퍼층을 형성한다.
상기 버퍼층은 상기 회로층과 결합하는 제1 작용기 및 상기 회로층 상에 배치되는 제2 절연층과 결합하는 제2 작용기를 포함한다. 상기 제1 작용기는 아졸기일 수 있다. 상기 제1 작용기는 상기 회로층의 표면에 형성된 질소(N)를 포함하는 작용기와 배위 결합할 수 있다. 또한, 상기 제2 작용기는 상기 제2 절연층에 포함된 작용기와 공유결합할 수 있다. 이를 위해, 상기 버퍼층은 아졸기를 포함하는 유기실란제로 형성될 수 있다.
이를 통해, 실시 예는 상기 버퍼층을 이용하여 상기 회로층과 상기 제2 절연층 사이의 밀착력을 향상시킬 수 있다. 이를 통해 실시 예는 상기 제2 절연층이 상기 회로층으로부터 박리되는 물리적 신뢰성 문제를 해결할 수 있다.
이때, 실시 예는 상기 회로층의 플라즈마 처리 시에 상기 제1 절연층의 상면도 함께 플라즈마 처리를 한다. 이에 따라 상기 제1 절연층의 상면에는 질소(N)를 포함하는 작용기가 형성될 수 있다. 그리고 상기 제1 절연층의 상면에 형성된 작용기는 상기 제2 절연층의 작용기와 공유할 수 있다. 이에 따라 실시 예는 상기 회로층과 제2 절연층 사이의 밀착력 뿐 아니라, 상기 제1 절연층과 제2 절연층 사이의 밀착력도 향상시킬 수 있다.
또한, 실시 예의 버퍼층은 금속 이온을 포함한다. 바람직하게, 상기 버퍼층은 구리 이온을 포함한다. 이때, 상기 구리 이온은 상기 회로층의 질소(N)를 포함하는 작용기와 배위 결합할 수 있다. 이를 통해 실시 예는 상기 버퍼층과 상기 회로층 사이의 밀착력을 더욱 향상시킬 수 있다.
나아가, 상기 버퍼층에 포함된 구리 이온은 상기 버퍼층의 제1 작용기와 배위 결합할 수 있다. 이를 통해 실시 예는 상기 제1 작용기와 상기 구리 이온의 배위 결합을 통해 상기 버퍼층의 내부 결집력을 강화시킬 수 있다. 이에 의해, 실시 예는 회로층과 제2 절연층 사이의 밀착력을 더욱 향상시킬 수 있다.
한편, 실시 예는 상기 회로층의 작용기와 상기 버퍼층의 제1 및 제2 작용기를 이용하여, 상기 회로층과 상기 제2 절연층 사이의 밀착력을 확보한다. 이에 의해, 실시 예는 상기 회로층에 상기 밀착력 확보를 위한 추가적인 조도 부여 공정이 불필요한다. 이에 따라, 실시 예는 상기 회로층의 변형을 방지할 수 있고, 나아가 상기 회로층의 전기적 특성을 향상시킬 수 있다.
또한, 실시 예는 상기 회로층의 표면이 미세조도를 가지도록 할 수 있다. 이는, 상기 버퍼층을 이용하여 상기 밀착력을 확보하는 것에 의해, 상기 회로층의 표면의 조도를 낮춤에 따라 달성될 수 있다. 이에 의해 실시 예의 회로층은 표면의 조도(Ra)는 0.1㎛ 내지 0.9㎛의 범위를 만족할 수 있다. 따라서, 실시 예는 상기 회로층을 통해 전달되는 신호의 전송 손실을 최소화할 수 있다. 나아가, 실시 예는 고주파수 대역을 사용하는 제품에 적용이 가능한 회로 기판을 제공할 수 있다.
한편, 실시 예는 회로층(120)의 표면의 조도(Ra)가 미세 조도를 가지면서, 상기 회로층(120)과 제2 절연층(140) 사이의 밀착력을 향상시킬 수 있다.
바람직하게, 실시 예의 회로층(120)과 제2 절연층(140) 사이의 밀착력(90° Peel Strength)은 0.55 내지 1.5 kgf/cm 사이의 범위를 가질 수 있다.
상기 밀착력(90° Peel Strength)은 다음과 같은 방법으로 측정될 수 있다. 도 5 및 도 6은 실시 예에 따른 회로 기판의 밀착력(90° Peel Strength) 측정 방법을 설명하기 위한 도면이다.
도 5를 참조하면, 실시 예는 밀착력(90° Peel Strength)을 테스트하기 위한 기초 자재를 준비한다. 예를 들어, 실시 예는 캐리어 보드(CB)를 준비한다. 상기 캐리어 보드(CB)는 CCL일 수 있다. 예를 들어, 상기 캐리어 보드(CB)는 캐리어 절연층(CB1) 및 상기 캐리어 절연층(CB1)의 양면에 배치된 캐리어 동박층(CB2)를 포함할 수 있다.
이후, 실시 예는 상기 캐리어 보드(CB) 상에 제2 절연층(140)을 배치하고, 상기 제2 절연층(140) 상에 실시 예에 따른 버퍼층(130)이 형성된 회로층(120)을 부착한다.
다음으로, 도 6을 참조하면, 실시 예는 상기 버퍼층(130)을 포함하는 회로층(120)의 일 영역(A)에 대한 밀착력(90° Peel Strength) 테스트를 진행한다.
상기 밀착력(90° Peel Strength) 테스트는 다음의 순서로 진행될 수 있다.
(1) 상기 밀착력(90° Peel Strength) 테스트는 캐리어 보드(CB) 상에 제2 절연층(140)과 함께 버퍼층(130)이 형성된 회로층(120)을 접합
(2) 회로층(120)의 일 영역(예를 들어, 1cm 너비 영역)에 칼집 형성
(3) 상기 칼집이 형성된 영역을 90°에서 힘을 가하여 분리할 경우에서의 저항-박리 강도 측정
상기 밀착력(90° Peel Strength) 테스트는 ASTM-D6862 와 같이 평가 방법에 대해 국제적인 표준 기준을 따를 수 있다.
그리고 이와 같이 테스트된 실시 예의 회로층(120)과 제2 절연층(140) 사이의 밀착력(90° Peel Strength)은 0.55 내지 1.5 kgf/cm 사이의 범위를 가질 수 있다.
나아가, 실시 예는 상기 제1 절연층(110)과 제2 절연층(140) 사이의 밀착력도 향상시킬 수 있다. 이때, 상기 제1 절연층(110)과 제2 절연층(140) 사이의 밀착력은 IR 리플로우 또는 solder dup와 같은 열적 신뢰성 시험을 통해 진행될 수 있다.
도 7은 제2 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 7을 참조하면, 회로 기판은 제1 절연층(110)을 포함한다.
또한, 상기 제1 절연층(110) 상에는 회로층(120)이 배치된다.
또한, 상기 제1 절연층(110)의 상면 및 상기 회로층(120) 상에는 버퍼층(130)이 배치된다.
또한, 상기 버퍼층(130) 상에는 제2 절연층(140)이 배치된다.
제2 실시 예에 따르면 상기 버퍼층(130)은 복수의 부분으로 구분된다.
즉, 제1 실시 예의 버퍼층(130)은 상기 회로층(120)의 상면(120T), 제1 측면(120S1) 및 제2 측면(120S2)에만 형성되었다.
이와 다르게, 제2 실시 예의 버퍼층(130)은 상기 회로층(120) 상에 형성된 제1 부분(131)과, 상기 제1 절연층(110)의 상면에 배치된 제2 부분(132)을 포함할 수 있다.
상기 버퍼층(130)의 제1 부분(131)은 상기 회로층(120)의 상면(120T), 제1 측면(120S1) 및 제2 측면(120S2)에 배치될 수 있다. 그리고, 상기 버퍼층(130)의 제1 부분(131)은 상기 회로층(120)과 상기 제2 절연층(140) 사이의 밀착력을 향상시킬 수 있다.
상기 버퍼층(130)의 제2 부분(132)은 상기 제1 절연층(110)의 상면 중 상기 회로층(120)이 배치되지 않은 영역에 배치될 수 있다. 상기 버퍼층(130)의 제2 부분(132)은 상기 제1 절연층(110)과 제2 절연층(140) 사이의 밀착력을 향상시킬 수 있다. 다만, 상기 버퍼층(130)을 형성하기 위한 유기 실란제의 약품은 상기 제1 절연층(110)보다 상기 회로층(120)과의 반응성이 높다. 이에 따라, 상기 버퍼층(130)은 상기 회로층(120)에 집중되어 형성될 수 있다. 다만, 제2 실시 예에서는 상기 제1 절연층(110)의 상면 중 적어도 일부에는 상기 버퍼층(130)의 제2 부분(132)이 형성될 수 있다.
즉, 도 7에서는 상기 버퍼층(130)의 제2 부분(132)이 상기 절연층(110)의 상면에 전체적으로 형성되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 바람직하게, 상기 버퍼층(130)의 제2 부분(132)은 상기 회로층(120)이 배치되지 않은 상기 제1 절연층(110)의 상면 영역에서 부분적으로 형성될 수도 있을 것이다.
도 8은 제3 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 8을 참조하면, 제3 실시 예의 회로 기판은 다층 구조를 가질 수 있다.
예를 들어, 회로 기판은 절연층을 포함한다.
상기 절연층은, 제1 절연층(211), 제2 절연층(212) 및 제3 절연층(213)을 포함한다. 이때, 도면상에는 절연층의 층 수를 기준으로 상기 회로 기판이 3층 구조를 가지는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 회로 기판은 절연층의 층수를 기준으로 4층 이상의 층수를 가질 수 있다.
상기 제1 절연층(211)은 회로 기판의 내층에 위치한 내층 절연층일 수 있다.
그리고, 제2 절연층(212) 및 제3 절연층(213)은 회로 기판의 외층에 위치한 외층 절연층일 수 있다. 그리고, 상기 회로 기판이 절연층의 층수를 기준으로 4층 이상의 층수를 가지는 경우, 상기 내층 절연층은 복수의 제1 절연층을 포함할 수 있다.
회로 기판은 회로층을 포함한다.
구체적으로, 상기 회로층은 상기 제1 절연층(211)의 상면에 배치된 제1 회로층(221)을 포함한다. 또한, 상기 회로층은 상기 제2 절연층(212)의 상면에 배치된 제2 회로층(222)을 포함한다. 또한, 상기 회로층은 상기 제1 절연층(211)의 하면에 배치된 제3 회로층(223)을 포함한다. 또한, 상기 회로층은 상기 제3 절연층(213)의 하면에 배치된 제4 회로층(224)을 포함한다.
상기 제1 회로층(221) 및 제3 회로층(223)은 회로 기판의 내층에 위치한 내층 회로층일 수 있다. 그리고, 상기 제2 회로층(222) 및 제4 회로층(224)은 회로 기판의 외층에 위치한 외층 회로층일 수 있다.
회로 기판은 버퍼층을 포함한다. 바람직하게, 실시 예의 회로 기판은 각각의 회로층 상에 배치된 버퍼층을 포함한다.
상기 제1 회로층(221) 상에는 제1 버퍼층(231)이 형성된다. 상기 제1 버퍼층(231)은 상기 제1 회로층(221)의 상면 및 측면을 둘러싸며 형성될 수 있다. 상기 제1 버퍼층(231)은 상기 제1 회로층(221)과 상기 제2 절연층(212) 사이의 밀착력을 향상시킬 수 있다.
상기 제2 회로층(222) 상에는 제2 버퍼층(232)이 형성된다. 상기 제2 버퍼층(232)은 상기 제2 회로층(222)의 상면 및 측면을 둘러싸며 형성될 수 있다. 상기 제2 버퍼층(232)은 상기 제2 회로층(222)과 상기 제1 보호층(251) 사이의 밀착력을 향상시킬 수 있다. 즉, 실시 예는 내층 회로층뿐 아니라, 외층 회로층 상에도 버퍼층을 형성한다. 이를 통해 실시 예는 상기 외층 회로층과 보호층 사이의 밀착력을 향상시킬 수 있다.
상기 제3 회로층(223) 상에는 제3 버퍼층(233)이 형성된다. 상기 제3 버퍼층(233)은 상기 제3 회로층(223)의 하면 및 측면을 둘러싸며 형성될 수 있다. 상기 제3 버퍼층(233)은 상기 제3 회로층(223)과 상기 제3 절연층(213) 사이의 밀착력을 향상시킬 수 있다.
상기 제4 회로층(224) 상에는 제4 버퍼층(234)이 형성된다. 상기 제4 버퍼층(234)은 상기 제4 회로층(224)의 하면 및 측면을 둘러싸며 형성될 수 있다. 상기 제4 버퍼층(234)은 상기 제4 회로층(224)과 상기 제2 보호층(252) 사이의 밀착력을 향상시킬 수 있다.
회로 기판은 관통 전극을 포함한다. 상기 관통 전극은 복수의 절연층 중 적어도 하나의 절연층을 관통할 수 있다.
회로 기판은 제1 관통 전극(241)을 포함한다. 상기 제1 관통 전극(241)은 제1 절연층(211)을 관통한다. 상기 제1 관통 전극(241)은 상기 제1 회로층(221)과 제3 회로층(223) 사이를 전기적으로 연결한다. 이때, 상기 제1 관통 전극(241)의 측면은 상기 제1 회로층(221)의 상면 또는 측면의 조도(Ra)와 다른 조도(Ra)를 가질 수 있다. 즉, 상기 제1 회로층(221)의 상면 또는 측면은 상기 설명한 바와 같이 플라즈마 처리를 통해 밀착력을 확보한 것에 의해 미세 조도를 가질 수 있다. 이와 다르게, 상기 제1 관통 전극(241)의 측면은 상기 제1 회로층(221)의 상면 또는 측면의 조도(Ra)보다 큰 조도(Ra)를 가질 수 있다.
회로 기판은 제2 관통 전극(242)을 포함한다. 상기 제2 관통 전극(242)은 제2 절연층(212)을 관통한다. 상기 제2 관통 전극(242)은 상기 제1 회로층(221)과 제2 회로층(222) 사이를 전기적으로 연결한다. 상기 제2 관통 전극(242)의 측면은 상기 제2 회로층(222)의 상면 또는 측면의 조도(Ra)보다 큰 조도(Ra)를 가질 수 있다. 한편, 도면상에서, 상기 제2 관통 전극(242)이 제1 버퍼층(231) 상에 배치되는 것으로 도시하였으나, 실질적으로 상기 제2 관통 전극(242)과 수직으로 중첩된 제1 회로층(221) 상에는 제1 버퍼층(231)이 배치되지 않는다. 이에 의해 상기 제2 관통 전극(242)은 상기 제1 회로층(221)의 상면과 직접 접촉한다.
회로 기판은 제3 관통 전극(243)을 포함한다. 상기 제3 관통 전극(243)은 제3 절연층(213)을 관통한다. 상기 제3 관통 전극(243)은 상기 제3 회로층(223)과 제4 회로층(224) 사이를 전기적으로 연결한다. 상기 제4 관통 전극(234)의 측면은 상기 제3 회로층(223)의 측면 또는 하면의 조도(Ra), 그리고 상기 제4 회로층(224)의 측면 또는 하면의 조도(Ra)보다 큰 조도(Ra)를 가질 수 있다. 한편, 도면상에서, 상기 제3 관통 전극(243)이 제3 버퍼층(233) 상에 배치되는 것으로 도시하였으나, 실질적으로 상기 제3 관통 전극(243)과 수직으로 중첩된 제3 회로층(223) 상에는 제3 버퍼층(233)이 배치되지 않는다. 이에 의해 상기 제3 관통 전극(243)은 상기 제3 회로층(223)의 상면과 직접 접촉한다.
회로 기판은 보호층을 포함한다. 보호층은 회로 기판의 외층의 절연층 및 회로층의 표면을 보호한다.
상기 보호층은 제2 절연층(212) 상에 배치된 제1 보호층(251)을 포함한다. 상기 제1 보호층(251)은 제2 절연층(212)의 상면 및 제2 회로층(222)의 상면을 보호할 수 있다. 상기 제1 보호층(251)은 상기 제2 회로층(222)의 상면 중 적어도 일부와 두께 방향으로 중첩되는 개구부(미도시)를 포함할 수 있다.
상기 보호층은 제3 절연층(213) 상에 배치된 제2 보호층(252)을 포함한다. 상기 제2 보호층(252)은 제3 절연층(213)의 하면 및 제4 회로층(224)의 하면을 보호할 수 있다. 상기 제2 보호층(252)은 상기 제4 회로층(224)의 하면 중 적어도 일부와 두께 방향으로 중첩되는 개구부(미도시)를 포함할 수 있다.
상기와 같이, 제3 실시 예의 회로 기판은 다층 구조를 가진다. 그리고, 다층 구조의 회로 기판에 포함된 각각의 회로층에는 버퍼층이 형성된다. 나아가, 실시 예는 최외층의 회로층에도 버퍼층을 형성한다. 이를 통해 실시 예는 회로층과 보호층 사이의 밀착력을 향상시킬 수 있다.
한편, 도면상에서 제2 회로층(222) 및 제4 회로층(224)의 표면 중 제1 보호층(251) 및 제2 보호층(252)의 개구부와 두께 방향으로 중첩된 영역에도 버퍼층이 형성되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 도면상에서 제2 회로층(222) 및 제4 회로층(224)의 표면 중 제1 보호층(251) 및 제2 보호층(252)의 개구부와 두께 방향으로 중첩된 영역에는 버퍼층이 형성되지 않고, 이에 의해 칩을 실장하기 위한 접속부가 배치될 수 있도록 할 수 있다.
이하에서는 실시 예의 회로 기판에 포함된 회로층 및 관통 전극의 층 구조를 설명하기로 한다.
도 9는 제1 실시 예에 따른 회로층 및 관통 전극의 층 구조를 나타낸 단면도이고, 도 10은 제2 실시 예에 따른 회로층 및 관통 전극의 층 구조를 나타낸 단면도이다.
이하에서는 제1 회로층(221) 내지 제4 회로층(224) 중 어느 하나의 회로층을 중심으로 설명하기로 한다. 예를 들어, 이하에서는 제1 회로층(221)의 층 구조에 대해 설명하기로 한다. 다만, 제2 회로층(222), 제3 회로층(223) 및 제4 회로층(224)의 층 구조는 이하에서 설명되는 제1 회로층(221)의 층 구조에 대응할 수 있다.
이에 따라, 이하에서는 제1 절연층(211)을 절연층이라 지칭하고, 제1 회로층(221)을 회로층이라 지칭하며, 제1 관통 전극(241)을 관통 전극이라 지칭하여 설명하기로 한다.
도 9를 참조하면, 제1 실시 예의 회로 기판은 MSAP 공법으로 제조될 수 있다.
이때, 상기 회로층은 제1층 및 제2층을 포함할 수 있다.
그리고, 상기 회로층의 제1층은 이하에서 설명되는 제1 금속층 및 제2 금속층을 의미할 수 있다. 그리고, 상기 회로층의 제2층은 이하에서 설명되는 제3 금속층을 의미할 수 있다.
이하에서는 회로층의 제1 내지 제3 금속층을 중심으로 설명하기로 한다.
한편, 회로 기판은 절연층(211), 회로층(221) 및 관통 전극(231)을 포함한다.
상기 회로층(221)은 제1 금속층(221-1) 및 제2 금속층(221-2)을 포함할 수 있다.
상기 회로층(221)의 제1 금속층(221-1)은 상기 절연층(211)의 상면에 배치될 수 있다. 상기 회로층(221)의 상기 제1 금속층(221-1)은 상기 회로층(221)의 시드ㄴ층을 의미할 수 있다.
이때, 상기 회로층(221)은 MSAP 공정으로 제조된다. 이에 따라 상기 회로층(221)의 상기 제1 금속층(221-1)은 복수의 층으로 구성될 수 있다.
바람직하게, 상기 회로층(221)의 제1 금속층(221-1)은 제1-1 금속층(221-1a) 및 제1-2 금속층(221-1b)을 포함할 수 있다.
상기 회로층(221)의 제1 금속층(221-1)의 제1-1 금속층(221-1a)은 상기 절연층(211)의 상면에 배치될 수 있다. 상기 회로층(221)의 제1 금속층(221-1)의 제2-1 금속층(221-1a)은 상기 절연층(211)의 상면에 배치된 동박층을 의미할 수 있다. 예를 들어, 상기 회로층(221)의 제1 금속층(221-1)의 제1-1 금속층(221-1a)은 구리 호일(Cu foil)을 의미할 수 있다. 상기 회로층(221)의 제1 금속층(221-1)의 제1-1 금속층(221-1a)은 2㎛ 내지 5㎛의 범위의 두께를 가질 수 있다.
상기 회로층(221)의 제1 금속층(221-1)의 제1-2 금속층(221-1b)은 상기 제1-1 금속층(221-1a) 상에 배치될 수 있다. 예를 들어, 상기 회로층(221)의 제1 금속층(221-1)의 제1-2 금속층(221-1b)은 상기 제1-1 금속층(221-1a) 상에 무전해 도금을 진행하여 형성될 수 있다. 바람직하게, 상기 회로층(221)의 제1 금속층(221-1)의 제1-2 금속층(221-1b)은 화학동 도금층일 수 있다. 상기 회로층(221)의 제1 금속층(221-1)의 제1-2 금속층(221-1b)은 0.2㎛ 내지 2㎛의 범위의 두께를 가질 수 있다.
상기 회로층(221)의 상기 제2 금속층(221-2)은 상기 회로층(221)의 상기 제1 금속층(221-1) 상에 배치된다. 예를 들어, 상기 회로층(221)의 상기 제2 금속층(221-2)은 상기 회로층(221)의 제1 금속층(221-1)의 제1-2 금속층(221-1b) 상에 배치된다. 예를 들어, 상기 회로층(221)의 제2 금속층(221-2)은 상기 제1-2 금속층(221-1b)을 시드층으로 전해 도금하여 형성된 전해 도금층일 수 있다. 상기 회로층(221)의 제2 금속층(221-2)은 15㎛ 내지 30㎛의 범위의 두께를 가질 수 있다. 이때, 상기 회로층(221)의 제2 금속층(221-2)은 복수의 층으로 구성될 수 있다. 예를 들어, 상기 회로층(221)의 제2 금속층(221-2)은 플래시 전기동 도금층과, 패턴 전기동 도금층을 포함할 수 있으나. 이에 한정되는 것은 아니다.
한편, 관통 전극(231)은 상기 절연층(211)을 관통할 수 있다. 예를 들어, 상기 관통 전극(231)은 상기 절연층(211)을 관통하는 관통 홀 내부를 전도성 물질로 충진하여 형성될 수 있다. 이때, 상기 관통 전극(231)은 상기 회로층(221)의 형성 공정에서 동시에 형성될 수 있다.
바람직하게, 상기 관통 전극(231)은 상기 회로층(221)의 제1 금속층(221-1)에 대응하는 제1 금속층(231-1)을 포함한다. 바람직하게, 상기 관통 전극(231)의 제1 금속층(231-1)은 상기 회로층(221)의 제1 금속층(221-1)의 제1-2 금속층(221-1b)에 대응할 수 있다.
구체적으로, 상기 회로층(221)의 제1 금속층(221-1)의 제1-2 금속층(221-1b)과 상기 관통 전극(231)의 제1 금속층(231-1)은 화학동도금 공정에 의해 형성된 하나의 층을 의미할 수 있다. 다만, 상기 회로층(221)의 제1 금속층(221-1)의 제1-2 금속층(221-1b)과 상기 관통 전극(231)의 제1 금속층(231-1)은 상기 화학동도금층의 배치 위치에 따라 구분한 것일 수 있다.
예를 들어, 상기 회로층(221)의 제1 금속층(221-1)의 제1-2 금속층(221-1b)은 하나의 화학동도금층에서, 상기 회로층(221)의 제1 금속층(221-1)의 제1-1 금속층(221-1a)과 접촉하는 부분을 의미할 수 있다.
예를 들어, 상기 관통 전극(231)의 제1 금속층(231-1)은 하나의 화학동도금층에서, 상기 절연층(211)을 관통하는 관통 홀의 내벽과 접촉하는 부분을 의미할 수 있다.
한편, 상기 관통 전극(231)은 제2 금속층(231-2)을 포함할 수 있다. 상기 관통 전극(231)의 제2 금속층(231-2)은 상기 회로층(221)의 제2 금속층(221-2)에 대응할 수 있다.
바람직하게, 상기 관통 전극(231)은 상기 회로층(221)의 제2 금속층(221-2)에 대응하는 제2 금속층(231-2)을 포함한다. 즉, 상기 회로층(221)의 제2 금속층(221-2)과 상기 관통 전극(231)의 제2 금속층(231-2)은 상기 화학동도금층을 시드층으로 전해 도금을 진행하여 형성된 하나의 층을 의미할 수 있다. 다만, 상기 회로층(221)의 제2 금속층(221-2)과 상기 관통 전극(231)의 제2 금속층(231-2)은 상기 전해 도금층의 배치 위치에 따라 구분할 것일 수 있다.
예를 들어, 상기 관통 전극(231)의 제2 금속층(231-2)은 하나의 전해 도금층에서 상기 절연층(211)의 관통 홀 내에 배치된 부분을 의미할 수 있다. 예를 들어, 상기 회로층(221)의 제2 금속층(221-2)은 하나의 전해 도금층에서 상기 관통 홀의 외부에 배치된 부분을 의미할 수 있다.
한편, 도 10에 도시된 제2 실시 예의 회로 기판의 회로층은 도 9에 도시된 제1 실시 예의 회로 기판의 회로층과 다른 층수를 가질 수 있다.
예를 들어, 제2 실시 예의 회로 기판의 관통 전극은 상기 제1 실시 예의 회로 기판의 관통 전극과 실질적으로 동일한 구조를 가질 수 있다.
다만, 제2 실시 예의 회로 기판의 회로층(221)은 제1 실시 예의 회로 기판의 회로층과는 다른 층수를 가질 수 있다.
예를 들어, 제2 실시 예의 회로 기판의 회로층(221)은 제1 금속층(221-1) 및 제2 금속층(221-2)을 포함한다.
이때, 상기 제1 실시 예의 회로 기판의 회로층의 제1 금속층(221-1)은 제1-1 금속층(221-1a) 및 제1-2 금속층(221-1b)을 포함하였다.
이와 다르게, 제2 실시 예의 회로 기판의 회로층(221)의 제1 금속층(221-1)은 1층으로 구성될 수 있다. 예를 들어, 제2 실시 예의 회로 기판의 회로층(221)은 제1 실시 예의 제1 금속층에서 제1-2 금속층(221-1b)만을 포함할 수 있다.
즉, 제2 실시 예의 회로 기판은 SAP 공법으로 제조될 수 있다. 그리고, 상기 SAP 공법으로 회로층을 형성하는 공정에서, 절연층의 표면에 배치된 상기 제1-1 금속층(221-1a)에 대응하는 동박층 또는 구리 호일은 제거될 수 있다. 이에 따라, 제2 실시 예의 회로 기판에서 시드층에 대응하는 제1 금속층은 상기 화학동도금층에 대응하는 제1-2 금속층(221-1b)만을 포함할 수 있다. 그리고, 제2 실시 예에서의 상기 제1-2 금속층(221-1b)에 대응하는 제1 금속층(221-1)은 상기 절연층(211)의 상면과 직접 접촉할 수 있다.
도 11은 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 11을 참조하면, 반도체 패키지는 실시 예의 회로 기판에 실장된 칩을 포함한다. 상기 칩은 적어도 1개일 수 있다. 예를 들어, 상기 칩은 적어도 1개의 프로세서 칩일 수 있다. 이와 다르게 상기 칩은 적어도 2개의 프로세서 칩을 포함할 수 있다. 이와 다르게, 상기 칩은 적어도 1개의 프로세서 칩과 적어도 1개의 메모리 칩을 포함할 수 있다.
반도체 패키지는 제1 접속부(310)를 포함한다. 구체적으로, 회로 기판의 최상측에 배치된 제2 회로층(222)은 패드를 포함한다. 그리고, 상기 회로층(222)의 패드는 제1 보호층(251)의 개구부와 수직으로 중첩된다.
이때, 상기 제2 회로층(222) 중 상기 패드에 대응하는 회로층의 상면에는 버퍼층이 형성되지 않을 수 있다. 이에 따라 상기 제1 접속부(310)는 상기 패드 상에 직접 배치될 수 있다.
그리고, 상기 제1 접속부(310)는 상기 제1 보호층(251)의 개구부와 수직으로 중첩되는 상기 제2 회로층(222)의 패드 상에 배치된다.
상기 제1 접속부(310)는 구형 형상을 포함할 수 있다. 예를 들어, 제1 접속부(310)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(310)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 예를 들어, 제1 접속부(310)의 단면 형상은 일 측면에서 평면이고, 다른 일측면에서 곡면을 가질 수 있다. 상기 제1 접속부(310)는 솔더 볼일 수 있으나, 이에 한정되는 것은 아니다.
반도체 패키지는 상기 제1 접속부(310) 상에 배치되는 칩(320) 또는 소자(320)를 포함할 수 있다.
상기 칩(320)은 프로세서 칩일 수 있다. 예를 들어, 상기 칩(320)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 어느 하나의 애플리케이션 프로세서(AP) 칩일 수 있다.
이때, 상기 칩(320)의 하면에는 단자(325)가 포함될 수 있고, 상기 단자(325)는 상기 제1 접속부(310)를 통해 회로 기판의 제2 회로층(222)과 전기적으로 연결될 수 있다.
한편, 반도체 패키지는 하나의 회로 기판상에 수평 방향으로 상호 이격되며 배치되는 복수의 칩을 포함할 수 있다.
예를 들어, 상기 칩(320)은 상호 이격되는 제1 칩 및 제2 칩을 포함할 수 있다. 그리고 제1 칩 및 제2 칩은 서로 다른 종류의 어플리케이션 프로세서(AP) 칩일 수 있다.
한편, 상기 제1 칩과 상기 제2 칩은 상기 회로 기판 상에 일정 간격 이격될 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 150㎛ 이하일 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 120㎛ 이하일 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 100㎛ 이하일 수 있다.
바람직하게, 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 60㎛ 내지 150㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 70㎛ 내지 120㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 80㎛ 내지 110㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭이 60㎛보다 작으면, 상기 제1 칩과 상기 제2 칩의 상호 간의 간섭에 의해, 상기 제1 칩 또는 상기 제2 칩의 동작 신뢰성에 문제가 발생할 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격 폭이 150㎛보다 크면, 상기 제1 칩과 상기 제2 칩 사이의 거리가 멀어짐에 따라, 신호 전송 손실이 증가할 수 있다.
한편, 반도체 패키지는 제2 접속부(330)를 포함할 수 있다. 제2 접속부(330)는 제4 회로층(224)의 하면에 배치될 수 있다. 예를 들어, 제4 회로층(224)은 적어도 하나의 패드를 포함한다. 그리고, 상기 제4 회로층(224)의 패드는 제2 보호층(252)의 개구부와 수직으로 중첩될 수 있다. 그리고, 상기 제2 접속부(330)는 상기 제2 보호층(252)의 개구부와 수직으로 중첩되는 제4 회로층(224)의 패드 아래에 배치될 수 있다. 상기 제2 접속부(330)는 솔더 볼일 수 있으나, 이에 한정되는 것은 아니다. 상기 제2 접속부(330)는 반도체 패키지와 외부 장치의 메인 보드(또는 마더보드)를 결합하기 위한 것일 수 있다. 또한, 상기 제2 접속부(330)가 배치되는 제4 회로층(224)의 하면에는 상기 제4 버퍼층(224)이 형성되지 않을 수 있다.
도 12 내지 도 17은 실시 예에 다른 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
도 12를 참조하면, 실시 예는 회로 기판의 내층을 제조하는 공정을 진행할 수 있다. 예를 들어, 실시 예는 제1 절연층(211)을 준비한다. 그리고, 실시 예는 상기 제1 절연층(211)을 관통하는 제1 관통 전극(241), 상기 제1 절연층(211)의 상면에 배치된 제1 회로층(221), 및 상기 제1 절연층(211)의 하면에 배치된 제3 회로층(223)을 형성한다.
다음으로, 도 13을 참조하면, 실시 예는 상기 제1 회로층(221)과 제3 회로층(223)의 표면을 질소(N)를 이용하여 플라즈마 처리할 수 있다. 이에 의해, 상기 제1 회로층(221)의 표면과 제3 회로층(223)의 표면에는 질소(N)를 포함하는 질화물층이 형성될 수 있다. 예를 들어, 상기 제1 회로층(221)의 표면과 상기 제3 회로층(223)의 표면에는 질소(N)를 포함하는 작용기가 생성될 수 있다. 이때, 상기 질소(N)를 포함하는 작용기는 상기 제1 회로층(221) 및 제3 회로층(223)뿐 아니라, 제1 절연층(211)의 상면 및 하면에도 형성될 수 있다.
다음으로, 실시 예는 상기 제1 회로층(221) 상에 제1 작용기(130a) 및 제2 작용기(130c)를 포함하는 제1 버퍼층(231)을 형성한다. 또한, 실시 예는 상기 제3 회로층(223) 상에 제1 작용기(130a) 및 제2 작용기(130c)를 포함하는 제3 버프층(233)을 형성한다.
다음으로, 도 14를 참조하면, 실시 예는 상기 제1 절연층(211) 상에 제2 절연층(212)을 형성한다. 또한, 실시 예는 제1 절연층(211) 아래에 제3 절연층(213)을 형성한다. 이때, 상기 제2 절연층(212)은 상기 제1 버퍼층(231)의 제2 작용기(130c)와 공유 결합하는 작용기를 포함할 수 있다. 이에 의해, 상기 제2 절연층(212)과 상기 제1 회로층(221) 사이의 밀착력을 확보할 수 있다. 또한, 실시 예는 제3 절연층(213)은 상기 제3 버퍼층(233)의 제2 작용기(130c)와 공유 결합하는 작용기를 포함할 수 있다. 이에 의해, 상기 제3 회로층(223)과 상기 제3 절연층(213) 사이의 밀착력을 확보할 수 있다.
다음으로, 도 15를 참조하면, 실시 예는 회로 기판의 외층을 형성하는 공정을 진행할 수 있다.
구체적으로, 실시 예는 상기 제2 절연층(212)을 관통하는 제2 관통 전극(242) 및 상기 제2 절연층(212)의 상면에 배치되는 제2 회로층(222)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예는 상기 제3 절연층(213)을 관통하는 제3 관통 전극(243) 및 상기 제3 절연층(213)의 하면에 배치되는 제4 회로층(224)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 16을 참조하면, 실시 예는 상기 제2 회로층(222)과 제4 회로층(224)의 표면을 질소(N)를 이용하여 플라즈마 처리할 수 있다. 이에 의해, 상기 제2 회로층(222)의 표면과 제4 회로층(224)의 표면에는 질소(N)를 포함하는 질화물층이 형성될 수 있다. 예를 들어, 상기 제2 회로층(222)의 표면과 상기 제4 회로층(224)의 표면에는 질소(N)를 포함하는 작용기가 생성될 수 있다. 이때, 상기 질소(N)를 포함하는 작용기는 상기 제2 회로층(222) 및 제4 회로층(224)뿐 아니라, 제2 절연층(212)의 상면 및 제3 절연층(213)의 하면에도 형성될 수 있다.
다음으로, 실시 예는 상기 제2 회로층(222) 상에 제1 작용기(130a) 및 제2 작용기(130c)를 포함하는 제2 버퍼층(232)을 형성한다. 또한, 실시 예는 상기 제4 회로층(224) 상에 제1 작용기(130a) 및 제2 작용기(130c)를 포함하는 제4 버프층(234)을 형성한다.
다음으로, 도 17을 참조하면, 실시 예는 상기 제2 절연층(212) 상에 제1 보호층(251)을 형성한다. 또한, 실시 예는 제3 절연층(213) 상에 제2 보호층(252)을 형성한다.
한편, 상술한 발명의 특징을 갖는 회로기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 회로기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (16)

  1. 제1 절연층;
    상기 제1 절연층 상에 배치된 제1 회로층;
    상기 제1 회로층 상에 배치된 제1 버퍼층; 및
    상기 제1 절연층 및 상기 제1 버퍼층 상에 배치된 제2 절연층을 포함하고,
    상기 제1 회로층은,
    질소(N)를 포함하는 표면층을 포함하고,
    상기 제1 버퍼층은,
    상기 표면층과 결합하는 제1 작용기; 및
    상기 제2 절연층과 결합하는 제2 작용기를 포함하는,
    회로 기판.
  2. 제1항에 있어서,
    상기 제1 회로층의 표면층은, 상기 제1 회로층의 표면에 형성된 질화물층인,
    회로 기판.
  3. 제2항에 있어서,
    상기 제1 회로층의 상기 질화물층인 상기 제1 버퍼층의 상기 제1 작용기와 배위 결합하는 상기 질소(N)를 포함하는 제3 작용기를 포함하는,
    회로 기판.
  4. 제1항에 있어서,
    상기 제1 작용기는 다이아졸, 트리아졸, 테트라 아졸, 벤조 트리아졸, 벤조 싸이아졸, 및 나이트로 트리아졸 중 적어도 하나의 아졸기를 포함하는,
    회로 기판.
  5. 제1항에 있어서,
    상기 제2 작용기는 상기 제2 절연층과 공유결합하는 실록산기를 포함하는,
    회로 기판.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 버퍼층은 상기 제1 작용기에 대응하는 아졸기를 포함하는 유기 실란제로 형성된,
    회로 기판.
  7. 제1항에 있어서,
    상기 제1 절연층은,
    상기 제1 회로층과 두께 방향으로 중첩된 제1 영역과,
    상기 제1 영역을 제외한 제2 영역을 포함하고,
    상기 제1 절연층의 상기 제2 영역의 상면에는 질소(N)를 포함하는 제4 작용기가 형성된,
    회로 기판.
  8. 제1항에 있어서,
    상기 제1 회로층은 상기 제1 버퍼층과 접촉하는 제1 표면을 포함하고,
    상기 제1 회로층의 상기 제1 표면의 조도(Ra)는 0.1㎛ 내지 0.9㎛의 범위를 만족하는,
    회로 기판.
  9. 제8항에 있어서,
    상기 제1 회로층은 상기 제1 절연층과 접촉하는 제2 표면을 포함하고,
    상기 제1 회로층의 상기 제2 표면의 조도(Ra)는 상기 제1 표면의 조도(Ra)와 다른,
    회로 기판.
  10. 제8항에 있어서,
    상기 제1 버퍼층의 조도(Ra)는 상기 제1 회로층의 상기 제1 표면의 조도(Ra)에 대응되는,
    회로 기판.
  11. 제8항에 있어서,
    상기 제1 버퍼층은 10nm 내지 50nm의 두께를 가지는,
    회로 기판.
  12. 제8항에 있어서,
    상기 제1 절연층 및 제2 절연층 중 적어도 하나를 관통하는 관통 전극을 더 포함하고,
    상기 관통 전극의 측면의 조도(Ra)는 상기 제1 회로층의 상기 제1 표면의 조도(Ra)와 다른,
    회로 기판.
  13. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 회로층과 상기 제2 절연층 사이의 밀착력(90° Peel Strength)은 0.55 내지 1.5 kgf/cm 사이의 범위를 가지는,
    회로 기판.
  14. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제2 절연층의 상면에 배치된 제2 회로층;
    상기 제2 회로층 상에 배치된 제2 버퍼층; 및
    상기 제2 절연층 및 상기 제2 버퍼층 상에 배치된 제1 보호층을 포함하고,
    상기 제2 버퍼층은,
    상기 제1 버퍼층의 상기 제1 및 제2 작용기에 대응하는 작용기를 가지는,
    회로 기판.
  15. 제3항에 있어서,
    상기 제1 버퍼층은 상기 제1 작용기 및 상기 제3 작용기 중 어느 하나와 배우 결합하는 금속 이온을 더 포함하는,
    회로 기판.
  16. 제1 절연층;
    상기 제1 절연층 상에 배치된 제1 회로층;
    상기 제1 회로층 상에 배치된 제1 버퍼층;
    상기 제1 절연층 및 상기 제1 버퍼층 상에 배치된 제2 절연층;
    상기 제2 절연층 상에 배치된 제2 회로층;
    상기 제2 회로층 상에 배치된 제2 버퍼층;
    상기 제2 절연층 및 상기 제2 버퍼층 상에 배치되고, 개구부를 포함하는 제1 보호층;
    상기 제1 보호층의 개구부와 두께 방향으로 중첩된 상기 제2 회로층 상에 배치된 제1 접속부; 및
    상기 제1 접속부 상에 실장된 칩을 포함하고,
    상기 제1 및 제2 회로층 각각은 질소(N)를 포함하는 표면층을 포함하고,
    상기 제1 및 제2 버퍼층 각각은,
    상기 제1 및 제2 회로층 중 어느 하나의 회로층의 표면층과 결합하는 제1 작용기; 및
    상기 제2 절연층과 결합하는 제2 작용기를 포함하고,
    상기 제1 및 제2 버퍼층 각각은,
    상기 제1 작용기 및 상기 표면층과 배위 결합하는 금속 이온을 포함하는,
    반도체 패키지.
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