KR20230140717A - 회로 기판 및 이를 포함하는 반도체 패키지 - Google Patents

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KR20230140717A
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김한상
박재만
유채영
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엘지이노텍 주식회사
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Abstract

실시 예에 따른 회로 기판은 제1 절연층; 및 상기 제1 절연층 상에 배치된 회로층을 포함하고, 상기 회로층은 상기 제1 절연층 상에 배치되는 제1층과, 상기 제1층 상에 부분적으로 배치되는 제2층을 포함하고, 상기 제1층의 표면의 프로파일은 상기 제2층의 표면의 프로파일과 다르다.

Description

회로 기판 및 이를 포함하는 반도체 패키지{CIRCUIT BOARD AND SEMICONDUCTOR PACKAGE COMPRISING THE SAME}
실시 예는 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
회로기판은 전기 절연성 기판에 구리와 같은 전도성 재료로 회로 라인의 패턴을 형성한 것이다. 회로 기판은 전자 부품을 실장하기 이전의 기판을 의미한다.
즉, 회로 기판은 여러 종류의 많은 전자 부품을 평판 위에 탑재하기 위해 각 부품의 장착 위치를 확정하고, 상기 전자 부품을 연결하는 회로층을 형성한 것을 의미할 수 있다.
한편, 회로 기판에서의 신호 전송은 상기 회로층을 통해 이루어질 수 있다. 예를 들어, 반도체 패키지는 회로 기판에 전자 부품이 실장된 구조를 가진다. 그리고, 상기 반도체 패키지에서의 신호 전송은 상기 회로 기판에 형성된 회로층을 통해 이루어진다. 이때, 상기 신호는 전자 부품으로 입력되는 신호, 상기 전자 부품에서 출력되는 신호, 외부 기판에서 입력되는 신호 및 외부 기판으로 출력되는 신호 등을 포함할 수 있다.
한편, 휴대용 전자 기기 등의 고기능화에 수반하여, 대량의 정보의 고속 처리를 하기 위해 신호의 고주파화가 진행되고 있다. 그리고, 고주파 용도에 적합한 회로 기판이 요구되고 있다.
이러한 회로 기판의 회로층은 고주파 신호의 품질을 저하시키지 않으면서 신호 전송이 가능해야 한다. 예를 들어, 회로 기판의 회로층은 신호 전송 손실을 최소화할 수 있어야 한다.
이때, 회로 기판에서의 회로층의 전송 손실은, 구리와 같은 금속 박막에 기인하는 도체 손실과, 절연층과 같은 절연체에 기인하는 유전체 손실로 주로 이루어진다.
금속 박막에 기인하는 도체손실은 회로층의 표면 조도와 관계가 있다. 즉, 회로층의 표면 조도가 증가할수록 스킨 이펙트(skin effect) 효과에 의해 전송 손실이 증가할 수 있다.
그리고, 회로층의 표면 조도를 감소시키면, 신호 전송 손실을 감소할 수 있다. 그러나, 상기 회로층의 표면 조도가 감소시키는 경우, 이에 따른 회로층과 절연층 사이의 접합력이 저하되는 문제가 있다.
따라서, 신호 전송 손실을 최소화하면서, 상기 회로층과 절연층 사이의 접합력을 향상시킬 수 있는 새로운 회로 기판이 요구되고 있다.
실시 예는 신호 전송 손실을 최소화할 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 회로층과 절연층 사이의 접합력을 향상시킬 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 고주파 용도에 적합한 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 제1 절연층; 및 상기 제1 절연층 상에 배치된 회로층을 포함하고, 상기 회로층은 상기 제1 절연층 상에 배치되는 제1층과, 상기 제1층의 표면 상에 부분적으로 배치되는 제2층을 포함하고, 상기 제1층의 표면의 프로파일은 상기 제2층의 표면의 프로파일과 다르다.
또한, 상기 회로층의 상기 제1층은, 상기 제1 절연층의 상면에 배치되는 제1 금속층과, 상기 제1 금속층의 상면에 배치되는 제2 금속층을 포함하고, 상기 회로층의 상기 제2층은, 상기 제2 금속층의 상면에 배치되는 제3 금속층을 포함하며, 상기 제2 금속층의 상면의 프로파일은, 상기 제3 금속층의 상면의 프로파일과 다르다.
또한, 상기 제2 금속층의 상면은 복수의 산 및 골을 포함하고, 상기 제3 금속층은 상기 제2 금속층의 상면에서 상기 복수의 골 중 적어도 하나의 일부를 채우며 형성된다.
또한, 상기 제3 금속층은, 상기 제1 금속층의 측면 및 상기 제2 금속층의 측면에 배치되며, 상기 제1 금속층의 측면 및 상기 제2 금속층의 측면의 각각의 프로파일은, 상기 제3 금속층의 측면의 프로파일과 다르다.
또한, 상기 제1 금속층의 측면 및 상기 제2 금속층의 측면의 각각은 복수의 산 및 골을 포함하고, 상기 제3 금속층은 상기 제1 및 상기 제2 금속층의 각각의 측면의 복수의 골 중 적어도 하나의 일부를 채운다.
또한, 상기 회로층의 상면은, 상기 제2 금속층의 상면에 대응하는 제1 부분과, 상기 제3 금속층의 상면에 대응하는 제2 부분을 포함한다.
또한, 상기 회로층의 상면의 산술 평균 조도(Ra)는 0.05㎛ 내지 0.2㎛ 사이의 범위를 가지고, 상기 회로층의 상면의 십점 평균 조도(Rz)는 0.1㎛ 내지 1.0㎛ 사이의 범위를 가진다.
또한, 상기 회로층의 측면은, 상기 제1 및 제2 금속층의 측면에 대응하는 제1 부분과, 상기 제3 금속층의 측면에 대응하는 제2 부분을 포함한다.
또한, 상기 회로층의 측면의 산술 평균 조도(Ra)는 0.05㎛ 내지 0.2㎛ 사이의 범위를 가지고, 상기 회로층의 측면의 십점 평균 조도(Rz)는 0.1㎛ 내지 1.0㎛ 사이의 범위를 가진다.
또한, 상기 회로 기판은 상기 제1 절연층 상에 상기 회로층을 덮으며 배치되는 제2 절연층을 더 포함하고, 상기 제2 절연층의 하면은, 상기 회로층의 상기 제1층과 접촉하는 제1 하면과, 상기 회로층의 상기 제2층과 접촉하는 제2 하면과, 상기 제1 절연층과 접촉하는 제3 하면을 포함한다.
또한, 상기 회로층의 상기 제1층은 제1 금속 물질을 포함하고, 상기 회로층의 상기 제2층은 상기 제1 금속 물질과 다른 제2 금속물질을 포함한다.
또한, 상기 제1 금속 물질은 구리를 포함하고, 상기 제2 금속 물질은 주석을 포함한다.
또한, 상기 제1 금속층은 제1-1 금속층 및 상기 제1-1 금속층 상에 배치된 제1-2 금속층을 포함하고, 상기 제2 금속층은 상기 제1-2 금속층 상에 배치된다.
한편, 실시 예에 따른 회로 기판은, 절연층; 및 상기 절연층 상에 배치된 회로층;을 포함하고, 상기 회로층의 표면은, 제1 금속 물질을 포함하는 제1 부분과, 상기 제1 금속 물질과 다른 제2 금속물질을 포함하는 제2 부분을 포함하고, 상기 제1 금속 물질은 구리를 포함하고, 상기 제2 금속 물질은 주석을 포함한다.
또한, 상기 회로층의 표면은 상기 회로층의 상면, 좌측면, 우측면 및 하면을 포함하며, 상기 회로층의 상면, 좌측면, 우측면 및 하면 중 적어도 2개의 표면의 산술 평균 조도(Ra)는 0.05㎛ 내지 0.2㎛ 사이의 범위를 가진다.
또한, 상기 회로층의 표면은 상기 회로층의 상면, 좌측면, 우측면 및 하면을 포함하며, 상기 회로층의 상면, 좌측면, 우측면 및 하면 중 적어도 2개의 표면의 십점 평균 조도(Rz)는 0.1㎛ 내지 1.0㎛ 사이의 범위를 가진다.
한편, 실시 예에 따른 반도체 패키지는 복수의 절연층; 및 상기 복수의 절연층의 표면에 각각 배치된 복수의 회로층; 상기 복수의 회로층 중 최상측에 배치된 회로층 상에 배치된 제1 접속부; 상기 제1 접속부 상에 배치된 소자를 포함하고, 상기 복수의 회로층 중 적어도 하나의 제1 회로층은, 제1 금속층과, 상기 제1 금속층 상에 배치된 제2 금속층과, 상기 제1 금속층 및 상기 제2 금속층 상에 배치된 제3 금속층을 포함하고, 상기 제1 회로층의 상면은, 상기 제2 금속층에 대응하는 제1 상면과, 상기 제3 금속층에 대응하는 제2 상면을 포함하고, 상기 제1 회로층의 측면은, 상기 제1 금속층 및 상기 제2 금속층에 대응하는 제1 측면과, 상기 제3 금속층에 대응하는 제2 측면을 포함하고, 상기 제1 회로층의 상면 및 상기 제1 회로층의 측면 중 적어도 하나는, 0.05㎛ 내지 0.2㎛ 사이의 범위의 산술 평균 조도(Ra)와, 0.1㎛ 내지 1.0㎛ 사이의 범위의 십점 평균 조도(Rz)를 가진다.
실시 예의 회로 기판은 회로층을 포함한다. 상기 회로층은 시드층에 대응되는 제1 금속층 및 상기 제1 금속층 상에 배치되는 제2 금속층을 포함한다. 이때, 상기 회로층의 표면은 상기 제1 금속층의 식각 공정에서 일정 수준의 표면 조도가 부여될 수 있다. 그리고, 상기 부여된 표면 조도는 신호 전송 손실을 증가하는 요인으로 작용할 수 있다. 이에 의해, 고주파 용도로의 적용이 어려울 수 있다.
이에 따라, 실시 예의 회로층은 제3 금속층을 포함한다. 상기 제3 금속층은 상기 제1 금속층의 표면 및 상기 제2 금속층의 표면에 선택적으로 배치된다. 예를 들어, 상기 회로층의 표면은 상기 제2 금속층의 상면에 대응되는 제1 표면을 포함한다. 그리고, 상기 제3 금속층은 상기 제1 표면에 부분적으로 배치된다. 구체적으로, 상기 제1 표면은 상기 적용된 표면 조도에 대응하는 복수의 골과 산을 포함한다. 그리고, 상기 제3 금속층은 도금액의 금속 이온의 결정립의 조절을 통해, 상기 제1 표면에서 상기 골의 일부를 채우며 형성되도록 한다. 이에 따라, 실시 예에서는 상기 제3 금속층의 두께에 대응하게 상기 제1 표면이 가지는 표면 조도를 낮출 수 있다.
이에 대응하게, 상기 회로층의 표면은 상기 제1 금속층의 제1측면과 제2 금속층의 제1 측면에 대응하는 제2 표면을 포함한다. 또한, 상기 회로층의 표면은 상기 제1 금속층의 제2 측면과 제2 금속층의 제2 측면에 대응하는 제3 표면을 포함한다. 그리고, 상기 제3 금속층은 상기 제1 표면뿐 아니라, 상기 제2 표면의 골의 일부 및 상기 제3 표면의 골이 일부를 채우며 배치된다. 이에 따라, 실시 예에서는 상기 회로층의 제2 표면 및 제3 표면의 표면 조도를 낮출 수 있다.
이를 통해, 실시 예는 비교 예 대비 회로층의 신호 전송 손실을 낮출 수 있다. 이에 의해, 실시 예에서는 회로 기판의 신호 특성을 향상시킬 수 있다. 나아가, 실시 예에서는 고주파용으로 적합한 회로 기판을 제공할 수 있다.
한편, 실시 예에서는 상기 제3 금속층의 상기 제1 내지 제3 표면의 골의 일부만을 채우며 배치된다. 이에 따라, 실시 예에서는 상기 제1 금속층 및 제2 금속층으로 구성된 상기 회로층의 두께 및 선폭에 영향을 주지 않으면서, 상기 회로층의 표면 조도를 낮출 수 있다. 이에 따라 실시 예는 상기 회로기판의 전기적 신뢰성 및 물리적 신뢰성을 더욱 향상시킬 수 있다.
한편, 실시 예는 상기 회로층 상에 추가 절연층이 적층된다. 이때, 상기 추가 절연층은 상기 회로층의 제1 및 제2 금속층뿐 아니라, 상기 제3 금속층과 추가로 접촉한다. 이때, 상기 제1 및 제2 금속층은 구리를 포함할 수 있고, 상기 제3 금속층은 주석을 포함할 수 있다. 이때, 상기 주석은 상기 구리보다 많은 수산기를 포함한다. 그리고 상기 추가 절연층은 상기 제1 및 제2 금속층과의 접착력보다 상기 제3 금속층과의 접착력이 더 높을 수 있다. 이때, 비교 예에서의 추가 절연층은 상기 회로층의 제1 및 제2 금속층과만 접촉한다. 이에 따라, 비교 예에서는 상기 회로층과 상기 추가 절연층 사이의 접착력을 높이는데 한계가 있다. 이와 다르게, 실시 예에서의 추가 절연층은 상기 회로층의 제1 및 제2 금속층뿐 아니라, 제3 금속층과 추가로 접촉한다. 이에 따라, 실시 예에서는 비교 예 대비 상기 회로층과 상기 추가 절연층 사이의 접착력을 향상시킬 수 있다. 이에 따라 실시 예에서는 회로 기판의 제품 신뢰성을 더욱 향상시킬 수 있다.
한편, 비교 예의 회로층의 측면의 하부에는 언더 컷이 형성된다. 그리고, 상기 언더 컷은 상기 회로층의 신뢰성을 감소시키는 요인으로 작용한다. 이때, 실시 예에서는 비교 예 대비 상기 제3 금속층의 두께만큼 상기 언더 컷의 깊이를 줄일 수 있다. 이에 따라, 실시 예에서는 회로 기판의 제품 신뢰성을 더욱 향상시킬 수 있다.
도 1은 비교 예에 따른 회로 기판의 단면도이다.
도 2는 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 3은 제1 실시 예에 따른 회로층의 층 구조를 설명하기 위한 도면이다.
도 4는 제2 실시 예에 따른 회로층의 층 구조를 설명하기 위한 도면이다.
도 5는 제1 실시 예에 따른 회로층을 나타낸 도면이다.
도 6은 실시 예에 따른 표면 처리 이전의 회로층의 표면을 나타낸 도면이다.
도 7은 실시 예에 따른 표면 처리 이후의 회로층의 표면을 나타낸 도면이다.
도 8은 제2 실시 예에 따른 회로층을 나타낸 도면이다.
도 9는 실시 예에 따른 회로층과 절연층 사이의 밀착력을 설명하기 위한 도면이다.
도 10은 비교 예의 회로층의 언더컷을 나타낸 도면이다.
도 11은 실시 예에 따른 회로층의 언더컷을 나타낸 도면이다.
도 12는 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 13 내지 도 23은 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “A 및(와) B, C중 적어도 하나(또는 한개이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나이상을 포함 할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다.
또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
실시 예의 설명에 앞서, 비교 예의 회로 기판에 대해 설명하기로 한다.
도 1은 비교 예에 따른 회로 기판의 단면도이다.
도 1을 참조하면, 비교 예의 회로 기판은 절연층(10) 및 회로층(20)을 포함한다.
상기 회로층(20)은 상기 절연층(10)의 표면에 배치된다. 예를 들어, 상기 회로층(20)은 상기 절연층(10)의 상면 및 하면 중 적어도 하나에 배치된다.
상기 회로층(20)은 복수의 표면을 포함한다.
예를 들어, 상기 회로층(20)은 제1 표면(20U), 제2 표면(20S1) 및 제3 표면(20S2)을 포함한다. 상기 제1 표면(20U)은 상기 회로층(20)의 상면을 의미할 수 있다. 상기 제2 표면(20S1)은 상기 회로층(20)의 제1 측면 또는 좌측면을 의미할 수 있다. 상기 제3 표면(20S2)은 상기 회로층(20)의 제 2측면 또는 우측면을 의미할 수 있다. 또한, 상기 회로층(20)은 상기 절연층(10)의 상면과 접촉하는 제4 표면 또는 하면을 포함할 수 있다.
이때, 상기 회로층(20)의 제1 표면(20U), 제2 표면(20S1) 및 제3 표면(20S2)은 특정 표면 조도를 가진다.
상기 표면 조도는 상기 회로층(20)을 형성하는 제조 공정에서 부여될 수 있다. 예를 들어, 상기 회로층(20)은 복수의 층 구조를 가진다. 예를 들어, 상기 회로층(20)은 제1 금속층(미도시) 및 제2 금속층(미도시)을 포함한다. 상기 제1 금속층은 상기 제2 금속층을 전해 도금하기 위한 시드층을 의미할 수 있다. 그리고, 상기 제2 금속층은 상기 제1 금속층을 시드층으로 전해 도금하여 형성된 전해 도금층일 수 있다.
그리고 비교 예의 회로 기판의 회로층(20)은 상기 제1 금속층 상에 상기 제2 금속층을 형성하고, 상기 제1 금속층의 전체 영역 중 상기 제2 금속층과 두께 방향으로 중첩되지 않는 영역을 식각으로 제거하여 제조될 수 있다.
이때, 상기 회로층(20)의 제1 표면(20U) 및 제2 표면(20S1) 및 제3 표면(20S2)은 상기 제1 금속층을 식각하는 공정에서 특정 표면 조도가 부여될 수 있다.
예를 들어, 비교 예의 회로층(20)의 제1 표면(20U), 제2 표면(20S1) 및 제3 표면(20S2)의 산술 평균 조도(Ra)는 0.3㎛를 초과한다. 예를 들어, 비교 예의 회로층(20)의 제1 표면(20U), 제2 표면(20S1) 및 제3 표면(20S2)의 십점 평균 조도(Rz)는 3.5㎛를 초과한다.
이에 따라, 비교 예의 회로층(20)은 상기 제1 표면(20U), 제2 표면(20S1) 및 제3 표면(20S2)이 가지는 산술 평균 조도 및 십점 평균 조도에 의해 신호 전송 손실이 상대적으로 높은 문제가 있다. 예를 들어, 상기 신호 전송 손실은 상기 회로층(20)의 표면이 가지는 표면 조도에 비례하여 증가한다. 그리고, 비교 예의 회로 기판은 상기 회로층(20)의 제1 표면(20U), 제2 표면(20S1) 및 제3 표면(20S2)이 가지는 산술 평균 조도 또는 십점 평균 조도에 따른 스킨 이펙트에 의해 신호 전송 손실이 상대적으로 높은 문제가 있다. 따라서, 비교 예의 회로 기판은 고주파 용도에 적용이 어려운 문제가 있다.
또한, 비교 예에서는 상기 회로층(20)의 표면을 산화시켜 상기 회로층(20)의 표면 조도를 감소시키고 있다.
예를 들어 비교 예에서는 상기 회로층(20)의 표면을 산화시켜 산화층을 형성하고, 상기 산화층을 환원시켜 상기 회로층(20)의 표면 조도를 감소시키고 있다. 그러나, 상기 형성된 산화층과 상기 회로층(20)의 밀착력은 상대적으로 낮다. 이에 따라, 상기 산화층을 형성하는 공정에서, 산화층의 일부가 상기 회로층(20)으로부터 분리될 수 있다. 그리고, 상기 산화층이 상기 회로층(20)으로부터 분리되는 경우, 해당 부분에서의 표면 조도가 상대적으로 높게 나타나는 문제가 있다. 또한, 상기 산화층을 환원시키는 공정에서, 상기 산화층이 부분적으로 환원되지 못하는 문제가 발생할 수 있다. 그리고, 상기 산화층이 부분적으로 환원되지 못하는 경우, 상기 회로층(20)의 전기적 신뢰성이 저하되는 문제가 발생할 수 있다.
한편, 상기 회로층(20)의 표면 조도를 무작정 감소하는 경우, 다른 문제가 발생할 수 있다. 예를 들어, 회로 기판은 복수의 절연층을 적층하는 공정을 진행하여 제조된다. 이때, 상기 회로층(20)의 표면 조도가 감소하는 경우, 상기 회로층(20)과 추가 적층되는 절연층(미도시) 사이의 접합력이 저하되는 문제가 있다. 이에 따라, 상기 추가 적층되는 절연층이 상기 회로층(20)으로부터 분리되는 문제가 발생할 수 있다.
따라서, 실시 예는 회로층의 표면 조도를 비교 예 대비 낮출 수 있으면서, 상기 회로층과 절연층 사이의 접합력을 향상시킬 수 있는 새로운 구조의 회로 기판 및 이를 포함하는 반도체 패키지를 제공하도록 한다. 이에 따라, 실시 예는 고주파 용도에 적합한 회로 기판 및 반도체 패키지를 제공하도록 한다.
-전자 디바이스 -
실시 예의 설명에 앞서, 실시 예의 반도체 패키지를 포함하는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 전기적으로 연결될 수 있다. 상기 반도체 패키지에는 다양한 소자가 실장될 수 있다.
예를 들어, 상기 반도체 패키지에는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩과, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 안테나 칩, 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 실장될 수 있다.
예를 들어, 상기 반도체 패키지에는 다양한 종류의 수동 소자 및 능동 소자 중 적어도 하나가 실장될 수 있다.
이때, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
이하에서는 실시 예에 따른 회로 기판 및 반도체 패키지에 대해 구체적으로 설명하기로 한다. 여기에서, 상기 회로 기판은 전자 소자가 실장되기 이전의 기판을 의미할 수 있다. 그리고 상기 반도체 패키지는 상기 회로 기판에 전자 소자가 실장된 상태의 패키지를 의미할 수 있다.
도 2는 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 2를 참조하면, 회로 기판은 절연층, 회로층, 관통 전극, 및 보호층을 포함할 수 있다. 이때, 도면상에는 상기 회로 기판이 절연층의 층수를 기준으로 3층 구조를 가지는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 회로 기판은 절연층의 층수를 기준으로 2층 이하의 층수를 가질 수 있고, 이와 다르게 4층 이상의 층수를 가질 수도 있을 것이다.
상기 절연층은 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)을 포함할 수 있다. 상기 제1 절연층(111)은 회로 기판의 적층 구조에서 내측에 배치된 절연층을 의미할 수 있다. 그리고, 상기 제2 절연층(112)은 상기 제1 절연층(111)의 상측에 배치된 절연층을 의미할 수 있다. 그리고 상기 제3 절연층(113)은 상기 제1 절연층(111)의 하측에 배치된 절연층을 의미할 수 있다.
상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나는 프리프레그(PPG, prepreg)를 포함할 수 있다. 상기 프리프레그는 유리 섬유 실(glass yarn)으로 직조된 글라스 패브릭(glass fabric)과 같은 직물 시트(fabric sheet) 형태의 섬유층에 에폭시 수지 등을 함침한 후 열 압착을 진행함으로써 형성될 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나를 구성하는 프리프레그는 탄소 섬유 실로 직조된 직물 시트 형태의 섬유층을 포함할 수 있을 것이다.
예를 들어, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나는 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다.
상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나는 10㎛ 내지 60㎛의 범위의 두께를 가질 수 있다. 바람직하게, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나는 12㎛ 내지 50㎛의 범위의 두께를 가질 수 있다. 더욱 바람직하게, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나는 15㎛ 내지 40㎛의 두께를 가질 수 있다.
상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나의 두께가 10㎛ 미만이면, 안테나 기판에 포함된 회로층이 안정적으로 보호되지 않을 수 있다. 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나의 두께가 60㎛를 초과하면, 회로 기판, 반도체 패키지 및 이를 포함하는 전자 디바이스의 두께가 증가할 수 있다. 또한, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나의 두께가 60㎛를 초과하면, 이에 대응하게 회로층의 두께 및 관통 전극의 두께가 증가할 수 있다. 그리고 상기 회로층의 두께 및 관통 전극의 두께가 증가하는 경우, 신호 전송 손실이 증가할 수 있다.
상기 절연층의 표면에는 회로층이 배치될 수 있다.
상기 회로층은 상기 회로 기판에서 신호 전송을 위해 상기 절연층의 표면에 배치될 수 있다.
예를 들어, 상기 회로층은 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)의 각각의 표면에 배치될 수 있다.
구체적으로, 상기 회로층은 상기 제1 절연층(111)의 상면에 배치된 제1 회로층(121)을 포함할 수 있다. 또한, 상기 회로층은 상기 제1 절연층(111)의 하면에 배치된 제1 회로층(121)을 포함할 수 있다. 또한, 상기 회로층은 상기 제2 절연층(112)의 상면에 배치된 제3 회로층(123)을 포함할 수 있다. 또한, 상기 회로층은 상기 제3 절연층(113)의 하면에 배치된 제4 회로층(124)을 포함할 수 있다.
상기 제1 회로층(121), 제2 회로층(122), 제3 회로층(123) 및 제4 회로층(124)은 각각 10㎛ 내지 25㎛의 두께를 가질 수 있다. 바람직하게, 상기 제1 회로층(121), 제2 회로층(122), 제3 회로층(123) 및 제4 회로층(124)은 각각 12㎛ 내지 23㎛의 두께를 가질 수 있다. 더욱 바람직하게, 상기 제1 회로층(121), 제2 회로층(122), 제3 회로층(123) 및 제4 회로층(124) 각각은 15㎛ 내지 20㎛의 두께를 가질 수 있다.
상기 제1 회로층(121), 제2 회로층(122), 제3 회로층(123) 및 제4 회로층(124)은 전도성 물질을 포함할 수 있다. 예를 들어, 상기 제1 회로층(121), 제2 회로층(122), 제3 회로층(123) 및 제4 회로층(124)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함할 수 있다. 바람직하게, 제1 회로층(121), 제2 회로층(122), 제3 회로층(123) 및 제4 회로층(124)은 전기 전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 제1 회로층(121), 제2 회로층(122), 제3 회로층(123) 및 제4 회로층(124)은 통상적인 회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
상기 회로 기판은 관통 전극을 포함한다. 예를 들어, 상기 회로 기판은 상기 절연층을 관통하며, 서로 다른 층에 배치된 회로층 사이를 전기적으로 연결하는 관통 전극을 포함한다.
예를 들어, 상기 관통 전극은 상기 제1 절연층(111)을 관통하는 제1 관통 전극(131)을 포함한다. 상기 제1 관통 전극(131)은 상기 제1 회로층(121)과 제2 회로층(122) 사이를 전기적으로 연결할 수 있다.
또한, 상기 관통 전극은 상기 제2 절연층(112)을 관통하는 제2 관통 전극(132)을 포함한다. 상기 제2 관통 전극(132)은 상기 제1 회로층(121)과 제3 회로층(123) 사이를 전기적으로 연결할 수 있다.
또한, 상기 관통 전극은 상기 제3 절연층(113)을 관통하는 제3 관통 전극(133)을 포함한다. 상기 제3 관통 전극(133)은 상기 제2 회로층(122)과 제4 회로층(124) 사이를 전기적으로 연결할 수 있다.
또한, 상기 회로 기판은 보호층을 포함한다. 상기 보호층은 회로 기판의 최상측 또는 최하측에 배치될 수 있다. 상기 보호층은 상기 회로 기판의 최상측 또는 최하측에 배치된 회로층 또는 절연층의 표면을 보호할 수 있다.
바람직하게, 상기 보호층은 상기 제2 절연층(112)의 상면에 배치된 제1 보호층(141)을 포함할 수 있다. 상기 제1 보호층(141)은 상기 제2 절연층(112)의 상면 및 상기 제3 회로층(123)의 상면을 보호할 수 있다. 또한, 상기 제1 보호층(141)은 상기 제3 회로층(123)의 상면의 적어도 일부와 두께 방향으로 중첩되는 제1 개구부(미도시)를 포함할 수 있다. 상기 제1 개구부는 전자 소자의 실장 위치에 대응하게 형성될 수 있다.
또한, 상기 보호층은 제3 절연층(113)의 하면에 배치된 제2 보호층(142)을 포함할 수 있다. 상기 제2 보호층(142)은 상기 제3 절연층(113)의 하면 및 제4 회로층(124)의 하면을 보호할 수 있다. 또한, 상기 제2 보호층(142)은 상기 제4 회로층(124)의 하면의 적어도 일부와 두께 방향으로 중첩되는 제2 개구부(미도시)를 포함할 수 있다. 상기 제2 개구부는 전자 소자의 실장 위치 또는 외부 기판과의 접속 위치에 대응하게 형성될 수 있다.
이때, 상기 제1 보호층(141) 및 제2 보호층(142)은 솔더 레지스트일 수 있으나, 이에 한정되는 것은 아니다.
이하에서는 실시 예에 따른 회로층의 층 구조 및 이의 표면 조도에 대해 구체적으로 설명하기로 한다.
이때, 상기 회로층의 층 구조는 회로 기판의 제조 방법에 따라 달라질 수 있다. 예를 들어, 상기 회로층은 회로 기판의 제조 방법에 따라 서로 다른 층 수를 가질 수 있다.
도 3은 제1 실시 예에 따른 회로층의 층 구조를 설명하기 위한 도면이고, 도 4는 제2 실시 예에 따른 회로층의 층 구조를 설명하기 위한 도면이다.
이하에서는 제1 회로층(121) 내지 제4 회로층(124) 중 어느 하나의 회로층을 중심으로 설명하기로 한다. 예를 들어, 이하에서는 제1 회로층(121)의 층 구조에 대해 설명하기로 한다. 다만, 제2 회로층(122), 제3 회로층(123) 및 제4 회로층(124)의 층 구조는 이하에서 설명되는 제1 회로층(121)의 층 구조에 대응할 수 있다.
이에 따라, 이하에서는 제1 절연층(111)을 절연층이라 지칭하고, 제1 회로층(121)을 회로층이라 지칭하며, 제1 관통 전극(131)을 관통 전극이라 지칭하여 설명하기로 한다.
도 3을 참조하면, 제1 실시 예의 회로 기판은 MSAP 공법으로 제조될 수 있다.
한편, 이하에서는 회로층이 제1 내지 제3 금속층으로 구성되는 것으로 설명하였다.
이때, 상기 회로층은 제1층 및 제2층을 포함할 수 있다.
그리고, 상기 회로층의 제1층은 이하에서 설명되는 제1 금속층 및 제2 금속층을 의미할 수 있다. 그리고, 상기 회로층의 제2층은 이하에서 설명되는 제3 금속층을 의미할 수 있다.
이하에서는 회로층의 제1 내지 제3 금속층을 중심으로 설명하기로 한다.
한편, 회로 기판은 절연층(111), 회로층(121) 및 관통 전극(131)을 포함한다.
상기 회로층(121)은 제1 금속층(121-1) 및 제2 금속층(121-2)을 포함할 수 있다.
상기 회로층(121)의 제1 금속층(121-1)은 상기 절연층(111)의 상면에 배치될 수 있다. 상기 회로층(121)의 상기 제1 금속층(121-1)은 상기 회로층(121)의 시드층을 의미할 수 있다.
이때, 상기 회로층(121)은 MSAP 공정으로 제조된다. 이에 따라 상기 회로층(121)의 상기 제1 금속층(121-1)은 복수의 층으로 구성될 수 있다.
바람직하게, 상기 회로층(121)의 제1 금속층(121-1)은 제1-1 금속층(121-1a) 및 제1-2 금속층(121-1b)을 포함할 수 있다.
상기 회로층(121)의 제1 금속층(121-1)의 제1-1 금속층(121-1a)은 상기 절연층(111)의 상면에 배치될 수 있다. 상기 회로층(121)의 제1 금속층(121-1)의 제1-1 금속층(121-1a)은 상기 절연층(111)의 상면에 배치된 동박층을 의미할 수 있다. 예를 들어, 상기 회로층(121)의 제1 금속층(121-1)의 제1-1 금속층(121-1a)은 구리 호일(Cu foil)을 의미할 수 있다.
상기 회로층(121)의 제1 금속층(121-1)의 제1-2 금속층(121-1b)은 상기 제1-1 금속층(121-1a) 상에 배치될 수 있다. 예를 들어, 상기 회로층(121)의 제1 금속층(121-1)의 제1-2 금속층(121-1b)은 상기 제1-1 금속층(121-1a) 상에 무전해 도금을 진행하여 형성될 수 있다. 바람직하게, 상기 회로층(121)의 제1 금속층(121-1)의 제1-2 금속층(121-1b)은 화학동도금층일 수 있다.
상기 회로층(121)의 상기 제2 금속층(121-2)은 상기 회로층(121)의 상기 제1 금속층(121-1) 상에 배치된다. 예를 들어, 상기 회로층(121)의 상기 제2 금속층(121-2)은 상기 회로층(121)의 제1 금속층(121-1)의 제1-2 금속층(121-1b) 상에 배치된다. 예를 들어, 상기 회로층(121)의 제2 금속층(121-2)은 상기 제1-2 금속층(121-1b)을 시드층으로 전해 도금하여 형성된 전해 도금층일 수 있다.
한편, 관통 전극(131)은 상기 절연층(111)을 관통할 수 있다. 예를 들어, 상기 관통 전극(131)은 상기 절연층(111)을 관통하는 관통 홀 내부를 전도성 물질로 충진하여 형성될 수 있다. 이때, 상기 관통 전극(131)은 상기 회로층(121)의 형성 공정에서 동시에 형성될 수 있다.
바람직하게, 상기 관통 전극(131)은 상기 회로층(121)의 제1 금속층(121-1)에 대응하는 제1 금속층(131-1)을 포함한다. 바람직하게, 상기 관통 전극(131)의 제1 금속층(131-1)은 상기 회로층(121)의 제1 금속층(121-1)의 제1-2 금속층(121-1b)에 대응할 수 있다.
구체적으로, 상기 회로층(121)의 제1 금속층(121-1)의 제1-2 금속층(121-1b)과 상기 관통 전극(131)의 제1 금속층(131-1)은 화학동도금 공정에 의해 형성된 하나의 층을 의미할 수 있다. 다만, 상기 회로층(121)의 제1 금속층(121-1)의 제1-2 금속층(121-1b)과 상기 관통 전극(131)의 제1 금속층(131-1)은 상기 화학동도금층의 배치 위치에 따라 구분한 것일 수 있다.
예를 들어, 상기 회로층(121)의 제1 금속층(121-1)의 제1-2 금속층(121-1b)은 하나의 화학동도금층에서, 상기 회로층(121)의 제1 금속층(121-1)의 제1-1 금속층(121-1a)과 접촉하는 부분을 의미할 수 있다.
예를 들어, 상기 관통 전극(131)의 제1 금속층(131-1)은 하나의 화학동도금층에서, 상기 절연층(111)을 관통하는 관통 홀의 내벽과 접촉하는 부분을 의미할 수 있다.
한편, 상기 관통 전극(131)은 제2 금속층(131-2)을 포함할 수 있다. 상기 관통 전극(131)의 제2 금속층(131-2)은 상기 회로층(121)의 제2 금속층(121-2)에 대응할 수 있다.
바람직하게, 상기 관통 전극(131)은 상기 회로층(121)의 제2 금속층(121-2)에 대응하는 제2 금속층(131-2)을 포함한다. 즉, 상기 회로층(121)의 제2 금속층(121-2)과 상기 관통 전극(131)의 제2 금속층(131-2)은 상기 화학동도금층을 시드층으로 전해 도금을 진행하여 형성된 하나의 층을 의미할 수 있다. 다만, 상기 회로층(121)의 제2 금속층(121-2)과 상기 관통 전극(131)의 제2 금속층(131-2)은 상기 전해 도금층의 배치 위치에 따라 구분할 것일 수 있다.
예를 들어, 상기 관통 전극(131)의 제2 금속층(131-2)은 하나의 전해 도금층에서 상기 절연층(111)의 관통 홀 내에 배치된 부분을 의미할 수 있다. 예를 들어, 상기 회로층(121)의 제2 금속층(121-2)은 하나의 전해 도금층에서 상기 관통 홀의 외부에 배치된 부분을 의미할 수 있다.
한편, 도 4에 도시된 제2 실시 예의 회로 기판의 회로층은 도 3에 도시된 제1 실시 예의 회로 기판의 회로층과 다른 층수를 가질 수 있다.
예를 들어, 제2 실시 예의 회로 기판의 관통 전극은 상기 제1 실시 예의 회로 기판의 관통 전극과 실질적으로 동일한 구조를 가질 수 있다.
다만, 제2 실시 예의 회로 기판의 회로층(121)은 제1 실시 예의 회로 기판의 회로층과는 다른 층수를 가질 수 있다.
예를 들어, 제2 실시 예의 회로 기판의 회로층(121)은 제1 금속층(121-1) 및 제2 금속층(121-2)을 포함한다.
이때, 상기 제1 실시 예의 회로 기판의 회로층의 제1 금속층(121-1)은 제1-1 금속층(121-1a) 및 제1-2 금속층(121-1b)을 포함하였다.
이와 다르게, 제2 실시 예의 회로 기판의 회로층(121)의 제1 금속층(121-1)은 1층으로 구성될 수 있다. 예를 들어, 제2 실시 예의 회로 기판의 회로층(121)은 제1 실시 예의 제1 금속층에서 제1-2 금속층(121-1b)만을 포함할 수 있다.
즉, 제2 실시 예의 회로 기판은 SAP 공법으로 제조될 수 있다. 그리고, 상기 SAP 공법으로 회로층을 형성하는 공정에서, 절연층의 표면에 배치된 상기 제1-1 금속층(121-1a)에 대응하는 동박층 또는 구리 호일은 제거될 수 있다. 이에 따라, 제2 실시 예의 회로 기판에서 시드층에 대응하는 제1 금속층은 상기 화학동도금층에 대응하는 제1-2 금속층(121-1b)만을 포함할 수 있다. 그리고, 제2 실시 예에서의 상기 제1-2 금속층(121-1b)에 대응하는 제1 금속층(121-1)은 상기 절연층(111)의 상면과 직접 접촉할 수 있다.
한편, 도 3 및 도 4에서의 회로 기판의 회로층(121)은 실시 예에 따른 표면 처리 이전의 회로층을 나타낸 것일 수 있다.
이하에서는 실시 예에 따른 회로층(121)의 표면 구조에 대해 구체적으로 설명하기로 한다. 구체적으로, 실시 예의 회로층(121)은 도 3 및 도 4의 회로층의 표면 처리를 진행하여 표면 처리층을 형성할 수 있다.
도 5는 제1 실시 예에 따른 회로층을 나타낸 도면이고, 도 6은 실시 예에 따른 표면 처리 이전의 회로층의 표면을 나타낸 도면이고, 도 7은 실시 예에 따른 표면 처리 이후의 회로층의 표면을 나타낸 도면이며, 도 8은 제2 실시 예에 따른 회로층을 나타낸 도면이다.
도 5를 참조하면, 제1 실시 예에 따른 회로층(121)은 표면을 포함한다. 이때, 상기 회로층(121)의 표면은 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)을 포함할 수 있다.
이때, 상기 회로층(121)의 제1 표면(121U)은 상기 회로층(121)의 상면을 의미할 수 있다. 그리고, 상기 회로층(121)의 제2 표면(121S1)은 상기 회로층(121)의 제1 측면 또는 좌측면을 의미할 수 있다. 또한, 상기 회로층(121)의 제3 표면(121S2)은 상기 회로층(121)의 제1 측면과 반대되는 제2 측면 또는 우측면을 의미할 수 있다.
구체적으로, 상기 회로층(121)의 제1 표면(121U)은 상기 회로층(121)의 제2 금속층(121-2)의 상면을 의미할 수 있다. 그리고, 상기 회로층(121)의 제2 표면(121S1)은 상기 회로층(121)의 제1 금속층(121-1)의 좌측면 및 제2 금속층(121-2)의 좌측면을 의미할 수 있다. 예를 들어, 상기 회로층(121)의 제2 표면(121S1)은 상기 회로층(121)의 제1 금속층(121-1)에 대응하는 좌측면 또는 제1 측면에 대응하는 제1 부분과, 상기 제2 금속층(121-2)의 좌측면 또는 제1 측면에 대응하는 제2 부분을 포함할 수 있다. 또한, 상기 회로층(121)의 제3 표면(121S2)은 상기 회로층(121)의 제1 금속층(121-1)의 우측면 및 상기 제2 금속층(121-2)의 우측면을 의미할 수 있다. 예를 들어, 상기 회로층(121)의 제3 표면(121S2)은 상기 회로층(121)의 제1 금속층(121-1)의 우측면 또는 제2 측면에 대응하는 제1 부분과, 상기 제2 금속층(121-2)의 우측면 또는 제2 측면에 대응하는 제2 부분을 포함할 수 있다.
이때, 상기의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)은 이하에서 설명되는 표면 처리가 이루어지기 이전의 상기 회로층(121)의 표면을 의미할 수 있다. 바람직하게, 상기 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)은 상기 회로층(121)의 제1 금속층(121-1) 및 제2 금속층(121-2)으로 이루어진 표면을 의미할 수 있다.
그리고, 최종적인 회로층(121)의 표면들은 상기 제1 금속층(121-1) 및 제2 금속층(121-2)뿐 아니라, 이하에서 설명되는 표면층에 대응하는 제3 금속층(121-3)을 더 포함한다. 이에 따라, 실시 예의 최종 회로층(121)의 표면은 상기 제3 표면(121S2)을 포함하는 구조를 가질 수 있다.
이하에서는, 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)이 표면 처리 전의 표면을 의미하는 것으로 하여 설명하기로 한다. 다만, 최종적인 회로층(121)의 표면은 이하에서 설명되는 제3 금속층(121-3)을 포함하는 구조를 가질 수 있다. 이에 대해서는 하기에서 더욱 상세히 설명하기로 한다.
한편, 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)은 일정 표면 조도를 가질 수 있다. 예를 들어, 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2) 중 적어도 하나 이상은 비교 예의 회로층(20)의 표면이 가지는 표면 조도를 가질 수 있다.
예를 들어, 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)의 산술 평균 조도(Ra)는 0.3㎛를 초과할 수 있다. 예를 들어, 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)의 십점 평균 조도(Rz)는 3.5㎛를 초과할 수 있다.
한편, 실시 예의 회로 기판은 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2) 중 적어도 하나의 표면에 형성된 표면층(121-3)을 포함할 수 있다. 예를 들어, 실시 예의 회로 기판은 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2) 중 적어도 2개 이상의 표면에 형성된 표면층(121-3)을 포함할 수 있다.
바람직하게, 상기 표면층(121-3)은 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121U)에 각각 형성될 수 있다. 이때, 상기 표면층(121-3)은 상기 회로층(121)의 제3 금속층이라고도 할 수 있다. 이하에서는 상기 표면층(121-3)을 제3 금속층(121-3)이라고 하여 설명하기로 한다.
상기 제3 금속층(121-3)은 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)에 각각 형성될 수 있다.
이때, 상기 제3 금속층(121-3)은 상기 회로층(121)의 제1 금속층(121-1) 및 제2 금속층(121-2)과는 다른 금속물질을 포함할 수 있다. 예를 들어, 상기 회로층(121)의 제1 금속층(121-1) 및 제2 금속층(121-2)은 구리를 포함할 수 있다. 그리고, 상기 회로층(121)의 제3 금속층(121-3)은 구리를 제외한 다른 금속 물질을 포함할 수 있다. 예를 들어, 상기 회로층(121)의 제3 금속층(121-3)은 주석(Sn)을 포함할 수 있다.
바람직하게, 실시 예의 회로층(121)은 상기 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)에 주석(Sn)을 무전해 도금하여 형성된 제3 금속층(121-3)을 포함할 수 있다.
이때, 상기 제3 금속층(121-3)은 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)에 부분적으로 형성될 수 있다.
예를 들어, 상기 제3 금속층(121-3)의 프로파일은 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)의 프로파일과 다를 수 있다.
구체적으로, 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)의 프로파일은 상기 산술 평균 조도(Ra) 및 상기 십점 평균 조도(Rz)에 대응할 수 있다.
예를 들어, 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)은 상기 산술 평균 조도(Ra) 및 상기 십점 평균 조도(Rz)에 대응하는 복수의 산과 골을 포함한다. 상기 산은 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)에서 회로층(121)의 외측 방향으로 돌출된 부분을 의미할 수 있다. 그리고, 상기 골은 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)에서 회로층(121)의 내측 방향으로 함몰된 부분을 의미할 수 있다.
상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)의 프로파일은 상기 산술 평균 조도(Ra) 및 십점 평균 조도(Rz)에 대응하는 산과 골을 포함할 수 있다.
그리고 상기 회로층(121)의 상기 제3 금속층(121-3)은 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)과는 다른 프로파일을 가질 수 있다.
예를 들어, 일반적인 무전해 도금층의 경우, 상기 무전해 도금층의 프로파일은 하지층의 프로파일에 대응될 수 있다.
이와 다르게, 실시 예에서의 상기 제3 금속층(121-3)은 하지층인 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)의 프로파일과는 다른 프로파일을 가질 수 있다.
이는, 상기 제3 금속층(121-3)을 형성하기 위한 도금액의 조성에 의해 달성될 수 있다. 이하에서는 상기 제3 금속층(121-3)을 형성하기 위한 도금액의 조성에 대해 먼저 설명하기로 한다.
상기 도금액은 주석(Sn)을 포함한다. 예를 들어, 상기 도금액은 제1 주석 이온을 포함할 수 있다. 예를 들어, 상기 도금액에는 제1 주석염을 포함할 수 있다. 구체적으로, 상기 도금액에는 메탄솔폰산 주석, 황산 주석, 설파민산주석 및 피로인산 주석으로 이루어진 군에서 선택되는 적어도 하나의 제1 주석염을 포함할 수 있다.
또한, 상기 도금액은 착화제를 포함할 수 있다. 상기 착화제는 무전해 도금에서 표면 전극 전위에 의해 이론적으로 도금이 불가능한 구리 치환 도금을 가능하게 하기 위해 상기 도금액에 첨가될 수 있다. 예를 들어, 상기 착화제는 티오요소 유도체를 포함할 수 있다. 바람직하게, 상기 착화제는 1,3 디메틸티오요소, 트리메틸티오요소 및 디에틸티오요소로 이루어진 군에서 선택될 수 있다.
또한, 상기 도금액은 안정제를 포함할 수 있다. 상기 안정제는 주석 도금액의 안정화 또는 분해 방지를 위해 도금액에 첨가될 수 있다. 예를 들어, 상기 안정제는 티오황산염, 아황산염, 티오글리콜산, 티오글리콜 폴리에톡실레이트로 이루어진 군에서 선택될 수 있다.
또한, 상기 도금액은 산화 방지제를 포함할 수 있다. 상기 산화 방지제는 상기 도금액에 포함된 제1 주석 이온이 제2 주석 이온(예를 들어, 4가 주석 이온)으로 산화되는 것을 방지하기 위해 상기 도금액에 첨가될 수 있다. 예를 들어, 상기 산화 방지제는 레조르신, 프로로글루신, 히드라진, 차아인산, 아스코르브산, 크레졸 술폰산으로 이루어진 군에서 선택될 수 있다.
또한, 상기 도금액은 계면 활성제를 포함할 수 있다. 상기 계면 활성제는 도금 피막의 외관, 치밀성, 평활성 및 밀착성을 향상시키기 위해 상기 도금액에 첨가될 수 있다. 예를 들어, 상기 계면 활성제는 에틸렌옥사이드 또는 프로필렌옥사이드를 포함할 수 있다.
또한, 상기 도금액은 첨가제를 포함할 수 있다. 상기 첨가제는 상기 도금액에 포함된 주석 이온과 결합하여, 상기 주석 이온이 가지는 결정립을 작게하는 기능을 할 수 있다. 예를 들어, 상기 첨가제는 벤조트리아졸 또는 이미다졸을 포함할 수 있다.
상기와 같이, 실시 예의 도금액에는 상기 주석 이온의 결정립을 컨트롤하는 첨가제가 첨가된다. 그리고 상기 첨가제는 상기 주석 이온이 가지는 결정립을 작게 하여, 상기 제3 금속층(121-3)이 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)의 프로파일을 그대로 따라가지 않도록 도금이 이루어지도록 할 수 있다.
예를 들어, 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)은 골과 산을 포함한다. 그리고, 상기 제3 금속층(121-3)은 상기 첨가제로 인해 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)의 골을 채우며 형성될 수 있다. 예를 들어, 상기 제3 금속층(121-3)은 상기 회로층(121)의 표면의 골의 일부를 채우며 형성될 수 있다. 이에 따라, 실시 예에서는 상기 제3 금속층(121-3)이 가지는 두께에 대응하게, 상기 회로층(121)의 제1 표면(121U), 제2 표면(121S1) 및 제3 표면(121S2)이 가지는 표면 조도를 낮출 수 있다. 이때, 상기 제3 금속층(121-3)은 0.1㎛ 정도의 수준을 가지고 상기 회로층(121)의 표면의 골을 채울 수 있다.
이에 따라, 실시 예에서의 최종적인 회로층(121)의 표면은 상기 제1 금속층(121-1) 및 제2 금속층(121-2)에 대응하는 제1 부분과, 상기 제3 금속층(121-3)에 대응하는 제2 부분을 포함할 수 있다.
예를 들어, 상기 회로층(121)의 제1 표면(121U)은 복수의 부분으로 구분될 수 있다. 예를 들어, 상기 회로층(121)의 제1 표면(121U)은 제2 금속층(121-2)에 대응하는 제1 부분(121U1-1)과, 상기 제3 금속층(121-3)에 대응하는 제2 부분(121U-2)을 포함할 수 있다. 예를 들어, 상기 회로층(121)의 제1 표면(121U)은 제1 금속 물질(예를 들어, 구리)에 대응하는 제1 부분(121U1-1)과, 상기 제1 금속 물질과 다른 제2 금속 물질(예를 들어, 주석)에 대응하는 제2 부분(121U-2)을 포함할 수 있다.
예를 들어, 회로층(121)의 제2 표면(121S1)은 복수의 부분으로 구분될 수 있다. 예를 들어, 회로층(121)의 제2 표면(121S1)은 제1 금속층(121-1) 및 제2 금속층(121-2)에 대응하는 제1 부분(121S1-1)과, 상기 제3 금속층(121-3)에 대응하는 제2 부분(121S1-2)을 포함할 수 있다. 예를 들어, 상기 회로층(121)의 제2 표면(121S1)은 제1 금속 물질(예를 들어, 구리)에 대응하는 제1 부분(121S1-1)과, 상기 제1 금속 물질과 다른 제2 금속 물질(예를 들어, 주석)에 대응하는 제2 부분(121S1-2)을 포함할 수 있다.
예를 들어, 상기 회로층(121)의 제3 표면(121S2)은 복수의 부분으로 구분될 수 있다. 예를 들어, 상기 회로층(121)의 제3 표면(121S2)은 제1 금속층(121-1) 및 제2 금속층(121-2)에 대응하는 제1 부분(121S2-1)과, 상기 제3 금속층(121-3)에 대응하는 제2 부분(121S2-2)을 포함할 수 있다. 예를 들어, 상기 회로층(121)의 제3 표면(121S2)은 제1 금속 물질(예를 들어, 구리)에 대응하는 제1 부분(121S2-1)과, 상기 제1 금속 물질과 다른 제2 금속 물질(예를 들어, 주석)에 대응하는 제2 부분(121S2-2)을 포함할 수 있다.
상기와 같이, 실시 예에서는 상기 회로층(121)의 표면에 주석을 이용하여 표면 처리를 진행하여 표면층을 형성한다. 이때, 상기 표면층은 상기 회로층의 표면에 전체적으로 형성되지 않고 부분적으로 형성될 수 있다. 예를 들어, 상기 회로층은 표면 조도에 대응하는 복수의 골과 산을 포함할 수 있다. 그리고, 상기 표면층은 상기 회로층의 표면의 복수의 골을 부분적으로 채우며 형성될 수 있다. 그리고, 실시 예에서는 상기 골을 채우는 상기 표면층의 두께에 대응하게, 상기 회로층이 가지는 표면 조도를 감소시킬 수 있다.
구체적으로, 도 6 및 도 7을 참조하면, 실시 예에 따른 제3 금속층(121-3)은 상기 회로층(121)의 표면의 복수의 산과 골 중 상기 골의 일부를 채우며 형성되는 것을 확인할 수 있었다.
즉, 도 6의 (a)는 실시 예에 따른 제3 금속층(121-3)이 형성되기 이전의 표면을 촬영한 도면(배율: 10k)이고, 도 6의 (b)는 도 6의 (a)의 표면을 40도 틸트한 상태에서 촬영한 도면(배율: 30k)이다. 도 6의 (a) 및 (b)를 참조하면, 표면 처리 이전(예를 들어, 제3 금속층(121-3)이 형성되기 이전)에는 상기 회로층(121)의 표면에 일정 수준의 표면 조도(예를 들어, 일정 깊이 또는 높이의 산과 골)가 형성되는 것을 확인할 수 있었다.
즉, 도 7의 (a)는 실시 예에 따른 표면 처리 이후의 제3 금속층(121-3)이 형성된 상태의 회로층의 표면을 촬영한 도면(배율: 10k)이고, 도 7의 (b)는 도 7의 (a)의 표면을 40도 틸트한 상태에서 촬영한 도면(배율: 30k)이다. 도 7의 (a) 및 (b)를 참조하면, 표면 처리 이후의 회로층(121)의 표면은 표면 처리 이전의 회로층(121)의 표면보다 낮은 표면 조도(예를 들어, 낮은 깊이 또는 낮은 높이의 산과 골)가 형성되는 것을 확인할 수 있었다.
구체적으로, 실시 예는 상기 제3 금속층(121-3)을 형성하는 것에 의해 상기 회로층(121)의 표면 조도를 감소시킬 수 있다.
예를 들어, 실시 예의 회로층(121)의 표면의 산술 평균 조도(Ra)는 0.2㎛ 이하일 수 있다. 예를 들어, 실시 예의 회로층(121)의 표면의 산술 평균 조도(Ra)는 0.1㎛ 이하일 수 있다.
구체적으로, 실시 예의 회로층(121)의 표면의 산술 평균 조도(Ra)는 0.05㎛ 내지 0.2㎛ 사이의 범위를 가질 수 있다. 바람직하게, 실시 예의 회로층(121)의 표면의 산술 평균 조도(Ra)는 0.08㎛ 내지 0.18㎛ 사이의 범위를 가질 수 있다. 더욱 바람직하게, 실시 예의 회로층(121)의 표면의 산술 평균 조도(Ra)는 0.09 내지 0.15㎛ 사이의 범위를 가질 수 있다.
예를 들어, 실시 예의 회로층(121)의 표면의 십점 평균 조도(Rz)는 1㎛ 이하일 수 있다. 예를 들어, 실시 예의 회로층(121)의 표면의 십점 평균 조도(Rz)는 0.8㎛ 이하일 수 있다. 예를 들어, 실시 예의 회로층(121)의 표면의 십점 평균 조도(Rz)는 0.6㎛ 이하일 수 있다.
구체적으로, 실시 예의 회로층(121)의 표면의 십점 평균 조도(Rz)는 0.1㎛ 내지 1.0㎛ 사이의 범위를 가질 수 있다. 바람직하게, 실시 예의 회로층(121)의 표면의 십점 평균 조도(Rz)는 0.15㎛ 내지 0.8㎛ 사이의 범위를 가질 수 있다. 더욱 바람직하게, 실시 예의 회로층(121)의 표면의 십점 평균 조도(Rz)는 0.15㎛ 내지 0.6㎛ 사이의 범위를 가질 수 있다.
이때, 상기 회로층(121)의 표면의 산술 평균 조도(Ra) 또는 십점 평균 조도(Rz)가 상기 기재한 범위보다 작을 경우, 회로층의 저항이 증가할 수 있다. 또한, 상기 회로층(121)의 표면의 산술 평균 조도(Ra) 또는 십점 평균 조도(Rz)가 상기 기재한 범위보다 작을 경우, 추가 적층되는 절연층과의 밀착력이 확보되지 않을 수 있다. 또한, 상기 회로층(121)의 표면의 산술 평균 조도(Ra) 또는 십점 평균 조도(Rz)가 상기 기재한 범위보다 클 경우, 스킨 이펙트에 의한 신호 전송 손실이 증가할 수 있다. 예를 들어, 상기 회로층(121)의 표면의 산술 평균 조도(Ra) 또는 십점 평균 조도(Rz)가 상기 기재한 범위보다 클 경우, 고주파 용도에 적합한 회로 기판을 제공하지 못할 수 있다.
한편, 실시 예에 따른 회로층의 신호 손실(transmission loss)를 테스트한 결과는 다음의 표 1과 같다.
Transmission loss(dB/in), strip line
20GHz 30GHz 40GHz
실시 예 -1.49 -1.77 -2.04
비교 예 -1.77 -2.12 -2.46
표 1을 참조하면, 20GHz의 신호가 전송되는 조건에서의 비교 예의 신호 전송 손실은 -1.77인 것이 확인되었고, 실시 예에서는 이보다 낮은 -1.49의 신호 전송 손실이 나타나는 것을 확인할 수 있었다.
또한, 30GHz의 신호가 전송되는 조건에서의 비교 예의 신호 전송 손실은 -2.12인 것이 확인되었고, 실시 예에서는 이보다 낮은 -1.77의 신호 전송 손실이 나타나는 것을 확인할 수 있었다.
또한, 40GHz의 신호가 전송되는 조건에서의 비교 예의 신호 전송 손실은 -2.46인 것이 확인되었고, 실시 예에서는 이보다 낮은 -2.04의 신호 전송 손실이 나타나는 것을 확인할 수 있었다.
상기와 같이, 실시 예에서는 회로층(121)의 표면에 제3 금속층(121-3)으로 도금을 진행한다. 그리고, 실시 예에서는 상기 제3 금속층(121-3)에 의해 상기 회로층(121)의 표면 조도가 비교 예 대비 낮도록 한다. 이에 따라 실시 예에서는 회로층(121)의 신호 전송 손실을 낮출 수 있고, 이에 따른 신호 특성을 향상시킬 수 있다. 또한, 실시 예에서는 고주파용에 적합한 회로 기판을 제공할 수 있다.
한편, 도 5에서의 제1 실시 예에 따른 제3 금속층(121-3)은 상기 회로층(121)의 표면에 표면이 일정 곡률을 가지며 형성되었다. 예를 들어, 제1 실시 예의 제3 금속층(121-3)은 외측 방향으로 볼록한 곡면 또는 내측 방향으로 함몰된 곡면을 가질 수 있다.
이와 다르게, 도 8에 도시된 바와 같이, 제2 실시 예의 회로층(121a)은 제1 실시 예와 다른 형상을 가질 수 있다.
예를 들어, 제2 실시 예의 회로층(121a)의 표면은 제1 표면(121Ua), 제2 표면(121S1a) 및 제3 표면(121S2a)을 포함할 수 있다.
상기 회로층(121a)의 제1 표면(121Ua)은 복수의 부분으로 구분될 수 있다. 예를 들어, 상기 회로층(121a)의 제1 표면(121Ua)은 제2 금속층(121-2)에 대응하는 제1 부분(121U1-1)과, 상기 제3 금속층(121-3a)에 대응하는 제2 부분(121U-2a)을 포함할 수 있다. 예를 들어, 상기 회로층(121a)의 제1 표면(121Ua)은 제1 금속 물질(예를 들어, 구리)에 대응하는 제1 부분(121U1-1)과, 상기 제1 금속 물질과 다른 제2 금속 물질(예를 들어, 주석)에 대응하는 제2 부분(121U-2a)을 포함할 수 있다. 이때, 상기 제1 표면(121Ua)의 제1 부분(121U1-1)은 굴곡을 가질 수 있다. 그리고 상기 제1 표면(121Ua)의 제2 부분(121U-2a)은 평탄할 수 있다. 이때, 상기 제1 표면(121Ua)의 제2 부분(121U-2a)이 평탄하다는 것은 상기 제2 부분(121U-2a)의 상면의 최대 높이 및 최소 높이의 차이가 0.05㎛ 이하, 또는 0.03㎛ 이하, 또는 0.02㎛ 이하인 것을 의미할 수 있다.
또한, 회로층(121a)의 제2 표면(121S1a)은 제1 금속층(121-1) 및 제2 금속층(121-2)에 대응하는 제1 부분(121S1-1)과, 상기 제3 금속층(121-3a)에 대응하는 제2 부분(121S1-2a)을 포함할 수 있다. 예를 들어, 상기 회로층(121a)의 제2 표면(121S1a)은 제1 금속 물질(예를 들어, 구리)에 대응하는 제1 부분(121S1-1)과, 상기 제1 금속 물질과 다른 제2 금속 물질(예를 들어, 주석)에 대응하는 제2 부분(121S1-2a)을 포함할 수 있다. 이때, 상기 제2 표면(121S1a)의 제1 부분(121S1-1)은 일정 굴곡을 가질 수 있고, 제2 부분(121S1-2a)은 평탄할 수 있다.
예를 들어, 상기 회로층(121a)의 제3 표면(121S2a)은 복수의 부분으로 구분될 수 있다. 예를 들어, 상기 회로층(121a)의 제3 표면(121S2a)은 제1 금속층(121-1) 및 제2 금속층(121-2)에 대응하는 제1 부분(121S2-1)과, 상기 제3 금속층(121-3a)에 대응하는 제2 부분(121S2-2a)을 포함할 수 있다. 예를 들어, 상기 회로층(121a)의 제3 표면(121S2a)은 제1 금속 물질(예를 들어, 구리)에 대응하는 제1 부분(121S2-1)과, 상기 제1 금속 물질과 다른 제2 금속 물질(예를 들어, 주석)에 대응하는 제2 부분(121S2-2a)을 포함할 수 있다. 이때, 상기 제3 표면(121S2a)의 제1 부분(121S2-1)은 굴곡을 가질 수 있고, 제2 부분(121S2-2a)은 평탄할 수 있다.
한편, 실시 예에서는 상기 회로층(121)의 표면이 구리를 포함하는 제1 부분뿐 아니라, 주석을 포함하는 제2 부분을 포함한다. 이에 따라, 실시 예에서는 상기 회로층(121)과 제2 절연층(112) 사이의 밀착력을 더욱 향상시킬 수 있다.
도 9는 실시 예에 따른 회로층과 절연층 사이의 밀착력을 설명하기 위한 도면이다.
도 9를 참조하면, 실시 예의 회로 기판은 제1 절연층(111), 회로층(121) 및 제2 절연층(112)을 포함한다.
이때, 상기 회로층(121)은 상기 제1 절연층(111) 상에 배치된다. 그리고, 제2 절연층(112)은 상기 제1 절연층(111) 상에 상기 회로층(121)을 덮으며 배치된다.
이때, 상기 회로층(121)의 표면은 상기 설명한 바와 같이 복수의 부분으로 구분된다. 예를 들어, 상기 회로층(121)의 표면은 제1 금속층(121-1) 및 제2 금속층(121-2)에 대응하는 구리를 포함하는 제1 부분과, 상기 제3 표면(121S2)에 대응하는 주석을 포함하는 제2 부분을 포함한다.
이에 따라, 상기 제2 절연층(112)의 하면은 회로층(121)의 표면에 대응하게 복수의 부분으로 구분될 수 있다.
예를 들어, 상기 제2 절연층(112)의 하면은 상기 회로층(121)의 제1 금속층(121-1) 및 제2 금속층(121-2)과 접촉하는 제1 하면(112B1)을 포함한다. 예를 들어, 상기 제2 절연층(112)의 하면은 상기 회로층(121)의 제1 표면(121U)의 제1 부분(121U-1), 제2 표면(121S1)의 제1 부분(121S1-1) 및 제3 표면(121S2)의 제1 부분(121S2-1)과 접촉하는 제1 하면(112B1)을 포함한다.
또한, 상기 제2 절연층(112)의 하면은 상기 회로층(121)의 제3 금속층(121-3)과 접촉하는 제2 하면(112B2)을 포함한다. 예를 들어, 상기 제2 절연층(112)의 하면은 상기 회로층(121)의 제1 표면(121U)의 제2 부분(121U-2), 제2 표면(121S1)의 제2 부분(121S1-2) 및 제3 표면(121S2)의 제2 부분(121S2-2)과 접촉하는 제2 하면(112B2)을 포함한다.
또한, 상기 제2 절연층(112)의 하면은 상기 제1 절연층(111)의 상면과 접촉하는 제3 하면(112B3)을 포함한다.
이때, 비교 예에서의 제2 절연층은 실시 예의 제2 절연층의 하면 중 제1 하면 및 제3 하면만을 포함하였다.
이와 다르게, 실시 예의 제2 절연층(112)은 상기 제1 하면(112B1) 및 제3 하면(112B3)뿐 아니라, 제2 하면(112B2)을 더 포함한다. 그리고, 실시 예에서는 상기 제2 절연층(112)이 상기 제2 하면(112B2)을 더 포함하는 것에 의해, 상기 제2 절연층(112)과 상기 회로층(121)의 접착력을 향상시킬 수 있다.
예를 들어, 상기 회로층(121)의 표면의 제1 부분은 구리를 포함한다. 그리고, 상기 회로층(121)의 제2 부분은 주석을 포함한다. 이때, 구리 및 주석의 각각의 산화물에 대한 등전점을 보면 다음의 표 2와 같다. 여기에서, 등전점은 각 물질의 산화물의 표면에서의 수산기의 수량을 나타낸 것일 수 있다.
산화물 IEPS
CuO 9.5
SnO2 4.3
표 1에서의 IEPS는 등전점(IEP)의 함량을 나타내는 단위일 수 있다.
표 1을 참조하면, 구리의 산화물인 CuO의 IEPS는 9.5이고, 주석의 산화물인 SnO2의 IEPS는 4.3임을 확인할 수 있다.
이때, IEPS가 낮을수록 산화물층의 표면에 수산기의 수량이 많다는 것을 의미한다.
여기에서, 비교 예의 회로층에는 상대적으로 수산기 함량이 낮은 구리 산화물로만 구성된다. 이에 따라, 비교 예의 회로층과 절연층 사이의 접착력을 높이는데에 한계가 있다.
이와 다르게, 실시 예에서의 상기 회로층의 표면에는 구리의 산화물뿐 아니라, 주석의 산화물을 포함한다. 그리고, 상기 주석의 산화물은 상기 구리의 산화물 대비 많은 수량의 수산기를 포함한다.
이때, 상기 수산기의 수량은 상기 제2 절연층(112)과의 밀착력과 연관된다. 예를 들어, 상기 수산기의 수량이 증가할수록 유전층인 상기 제2 절연층(112)과의 밀착력을 높일 수 있다. 그리고, 실시 예에서는 상기 제2 절연층(112)이 상기 제1 하면(112B1)뿐 아니라, 제2 하면(112B2)도 포함한다. 이에 따라, 실시 예에서는 비교 예 대비 상기 회로층과 상기 제2 절연층(112) 사이의 밀착력을 더욱 향상시킬 수 있다.
한편, 실시 예에서는 상기 회로층(121)의 표면에 제3 금속층(121-3)이 부분적으로 형성되는 것에 의해, 상기 회로층(121)이 가지는 언더컷의 깊이를 비교 예 대비 줄일 수 있다.
도 10은 비교 예의 회로층의 언더컷을 나타낸 도면이고, 도 11은 실시 예에 따른 회로층의 언더컷을 나타낸 도면이다.
도 10을 참조하면, 회로층(20)은 제1 금속층(20-1) 및 제2 금속층(20-2)을 포함한다. 그리고, 상기 회로층(20)은 상기 제1 금속층(20-1)을 식각하는 공정에서, 상기 제1 금속층(201)의 측면과 제2 금속층(20-2)의 측면 사이에 단차가 형성될 수 있다. 상기 단차는 상기 회로층(20)의 하부 측면에 형성되는 언더컷이라고 할 수 있다. 상기 언더컷의 깊이는 상기 회로층(20)의 측면의 최외측에서 상기 회로층(20)의 최내측 사이의 수평 거리를 의미할 수 있다.
이때, 비교 예에서의 상기 언더컷의 깊이(w1)는 5㎛를 초과하였다. 예를 들어, 비교 예에서의 상기 언더컷의 깊이(w1)는 6㎛를 초과하였다. 그리고, 상기 언더컷은 상기 회로층의 전기적 신뢰성 및 물리적 신뢰성을 감소시키는 요인으로 작용할 수 있다. 예를 들어, 상기 언더컷의 깊이가 증가할수록 회로층의 전기적 신뢰성 및 물리적 신뢰성이 감소할 수 있다.
도 11을 참조하면, 실시 예의 회로층(121)은 제1 금속층(121-1), 제2 금속층(121-2) 및 제3 금속층(121-3)을 포함한다. 그리고, 상기 제3 금속층(121-3)은 상기 제1 금속층(121-1) 및 제2 금속층(121-2)의 표면상에 부분적으로 형성될 수 있다.
이때, 상기 제3 금속층(121-3)은 상기 제1 금속층(121-1)의 측면에도 배치된다. 예를 들어, 상기 제3 금속층(121-3)은 상기 제1 금속층(121-1)의 측면의 골의 일부를 채우며 형성된다. 이에 따라, 실시 예에서는 상기 제3 금속층(121-3)의 두께에 대응하게 상기 회로층(121)이 가지는 언더컷의 깊이를 줄일 수 있다.
예를 들어, 실시 예는 상기 언더컷의 깊이(W1)를 4㎛ 이하로 줄일 수 있다. 예를 들어, 실시 예는 상기 언더컷의 깊이(W1)를 3㎛ 이하로 줄일 수 있다. 이에 따라, 실시 예에서는 상기 회로층(121)이 가지는 언더컷의 깊이를 비교 예 대비 줄일 수 있고, 이에 따라 상기 회로층(121)의 전기적 신뢰성 및 물리적 신뢰성을 향상시킬 수 있다.
도 12는 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 12를 참조하면, 실시 예의 반도체 패키지는 이전의 도면을 참조하여 설명한 회로 기판을 포함한다.
상기 회로 기판은 제1 보호층(141) 및 제2 보호층(142)을 포함한다. 그리고, 상기 제1 보호층(141) 및 제2 보호층(142)은 각각 개구부를 포함한다.
한편, 반도체 패키지는 제1 보호층(141)의 개구부에 배치된 제1 접속부(210)를 포함한다. 예를 들어, 상기 제1 접속부(210)는 상기 제1 보호층(141)의 개구부와 수직으로 중첩된 제3 회로층(123) 상에 배치될 수 있다.
상기 제1 접속부(210)는 구형 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(210)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(210)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(210)의 단면 형상은 일 측면에서 평면이고, 다른 일 측면에서 곡면일 수 있다. 상기 제1 접속부(210)는 솔더 볼일 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 접속부(210) 상에는 소자(220)가 배치될 수 있다. 상기 소자(220)는 프로세서 칩일 수 있다. 예를 들어, 상기 소자(220)는 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 어느 하나의 애플리케이션 프로세서(AP) 칩일 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 소자(220)는 프로세서 칩 이외의 드라이버 IC, 커패시터, 인덕터 등과 같은 다양한 종류의 수동 소자 또는 능동 소자일 수 있다.
상기 소자(220)의 하면에는 단자(225)가 형성된다. 그리고, 상기 소자(220)의 단자(225)는 상기 제1 접속부(210)와 연결된다. 이를 통해, 상기 소자(220)는 상기 제3 회로층(123)과 전기적으로 연결될 수 있다.
이때, 도면상에는 회로 기판 상에 1개의 소자가 실장되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 실시 예의 반도체 패키지는 하나의 회로 기판 상에 수평 방향으로 상호 이격되며 배치되는 제1 소자 및 제2 소자를 포함할 수 있다.
일 예로, 상기 제1 소자 및 제2 소자는 서로 다른 종류의 어플리케이션 프로세서(AP)일 수 있다.
이때, 상기 제1 소자와 상기 제2 소자는 상기 회로 기판 상에서 수평 방향으로 일정 간격 이격될 수 있다. 예를 들어, 상기 제1 소자와 제2 소자의 수평 방향으로의 이격 폭은 150㎛ 이하일 수 있다. 예를 들어, 상기 제1 소자와 제2 소자의 수평 방향으로의 이격 폭은 120㎛ 이하일 수 있다. 예를 들어, 상기 제1 소자와 제2 소자의 수평 방향으로의 이격 폭은 100㎛ 이하일 수 있다.
바람직하게, 상기 제1 소자와 상기 제2 소자의 수평 방향으로의 이격 폭은 60㎛ 내지 150㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제1 소자와 제2 소자의 수평 방향으로의 이격 폭은 70㎛ 내지 120㎛ 사이의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제1 소자와 제2 소자의 수평 방향으로의 이격 폭은 80㎛ 내지 110㎛의 범위를 만족할 수 있다.
이때, 상기 제1 소자와 제2 소자의 수평 방향으로의 이격 폭이 60㎛보다 작으면, 상기 제1 소자와 제2 소자의 상호 간섭에 의해, 상기 제1 소자 또는 제2 소자의 동작 신뢰성에 문제가 발생할 수 있다. 또한, 상기 제1 소자와 제2 소자의 수평 방향으로의 이격 폭이 150㎛보다 크면, 상기 제1 소자와 제2 소자 사이의 신호 전송 거리가 증가하고, 이에 따른 신호 전송 손실이 증가할 수 있다.
한편, 상기 반도체 패키지는 몰딩층(230)을 포함할 수 있다. 상기 몰딩층(230)은 상기 회로 기판 상에서 상기 소자(220)를 몰딩하며 배치될 수 있다. 상기 몰딩층(230)는 상기 소자(220)를 보호하는 기능을 할 수 있다. 예를 들어, 상기 몰딩층(230)은 EMC(Epoxy Mold Compound)일 수 있으나, 이에 한정되는 것은 아니다.
한편, 상기 몰딩층(230)은 저유전율을 가질 수 있다. 이에 따라 상기 몰딩층(230)은 방열 특성을 높일 수 있다. 이를 위해, 상기 몰딩층(230)의 유전율(Dk)은 0.2 내지 10일 수 있다. 바람직하게, 상기 몰딩층(230)의 유전율은 0.5 내지 5일 수 있다. 더욱 바람직하게, 상기 몰딩층(230)의 유전율은 0.8 내지 5일 수 있다. 이에 따라, 실시 예에서는 상기 몰딩층(230)이 저유전율을 가지도록 할 수 있다. 이에 의해, 실시 예에서는 상기 소자(220)에서 발생하는 열에 대한 방열 특성을 높일 수 있다.
한편, 상기 반도체 패키지는 제2 접속부(240)를 더 포함한다. 상기 제2 접속부(240)는 상기 회로 기판의 최하측에 배치될 수 있다. 바람직하게, 상기 제2 보호층(142)은 개구부를 포함한다. 그리고, 상기 제2 접속부(240)는 상기 제2 보호층(142)의 상기 개구부 내에 배치될 수 있다. 바람직하게, 상기 제4 회로층(124)의 하면 중 적어도 일부는 상기 제2 보호층(142)의 개구부와 두께 방향으로 중첩된다. 그리고, 상기 제2 접속부(240)는 상기 제2 보호층(142)의 개구부와 두께 방향으로 중첩된 상기 제4 회로층(124)의 하면에 배치될 수 있다. 상기 제2 접속부(240)는 상기 반도체 패키지와 외부 기판(예를 들어, 전자 디바이스의 메인 보드) 사이를 연결하기 위한 것일 수 있다.
이하에서는 실시 예에 따른 회로 기판의 제조 방법에 대해 설명하기로 한다.
도 13 내지 도 23은 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
도 13을 참조하면, 실시 예는 회로 기판의 제조에 기초가 되는 기초 자재를 준비한다. 예를 들어, 상기 기초 자재는 절연층 및 상기 절연층 상에 동박층 또는 동박 호일이 부착된 구조를 가질 수 있다.
구체적으로, 실시 예의 기초 자재는 제1 절연층(111), 상기 제1 절연층(111)의 상면에 배치된 제1 회로층(121)의 제1-1 금속층(121-1a), 및 상기 제1 절연층(111)의 하면에 배치된 제2 회로층(122)의 제1-1 금속층(122-1a)을 포함할 수 있다.
다음으로, 도 14를 참조하면, 실시 예는 상기 준비된 기초 자재의 상면 및 하면을 관통하는 관통 홀(TH1)을 형성하는 공정을 진행할 수 있다. 이때, 도 14는 MSAP 공정으로 회로 기판을 제조하는 제조 방법을 나타낸 것일 수 있다. 이와 다르게, SAP 공정으로 회로 기판을 제조하는 경우, 상기 제1 회로층(121)의 제1-1 금속층(121-1a) 및 상기 제2 회로층(122)의 제1-1 금속층(122-1a)을 제거하는 공정을 진행할 수 있다.
상기 관통 홀(TH1)은 상기 제1 회로층(121)의 제1-1 금속층(121-1a)의 상면에서부터 상기 제2 회로층(122)의 제1-1 금속층(122-1a)을 하면까지를 관통할 수 잇다.
다음으로, 도 15를 참조하면, 실시 예는 화학동도금을 진행하여 화학동도금층을 형성하는 공정을 진행할 수 있다.
이때, 상기 화학동도금층은 실질적으로 하나의 층으로 형성되지만, 위치에 따라 아래와 같이 구분될 수 있다.
즉, 상기 화학동도금층은 상기 제1 회로층(121)의 제1-1 금속층(121-1a)의 상면에 형성된 제1 회로층(121)의 제1-2 금속층(121-1b), 상기 제2 회로층(122)의 제1-1 금속층(122-1a)의 하면에 형성된 제2 회로층(122)의 제1-2 금속층(122-1b), 및 상기 관통 홀(TH1)의 내벽에 형성된 제1 관통 전극(131)의 제1 금속층(131-1)을 포함할 수 있다.
다음으로, 도 16에 도시된 바와 같이, 실시 예는 마스크를 형성하는 공정을 진행할 수 있다.
예를 들어, 실시 예는 상기 제1 회로층(121)의 제1-2 금속층(121-1b)의 상면에 제1 마스크(M1)를 형성하는 공정을 진행할 수 있다. 이때, 상기 제1 마스크(M1)는 오픈부를 포함할 수 있다. 예를 들어, 상기 제1 마스크(M1)는 제1 회로층(121)의 제2 금속층(121-2)의 배치 영역 및 제1 관통 전극(131)의 배치 영역과 두께 방향으로 중첩되는 오픈부를 포함할 수 있다.
또한, 실시 예는 상기 제2 회로층(122)의 제1-2 금속층(122-1b)의 하면에 제2 마스크(M2)를 형성하는 공정을 진행할 수 있다. 이때, 상기 제2 마스크(M2)는 오픈부를 포함할 수 있다. 예를 들어, 상기 제2 마스크(M2)는 제2 회로층(122)의 제2 금속층(122-2)의 배치 영역 및 제1 관통 전극(131)의 배치 영역과 두께 방향으로 중첩되는 오픈부를 포함할 수 있다.
다음으로, 도 17에 도시된 바와 같이 실시 예는 상기 제1 마스크(M1)의 오픈부, 제2 마스크(M2)의 오픈부 및 상기 관통 홀(TH1)을 채우는 전해 도금층을 형성할 수 있다.
이때, 상기 전해 도금층은 실질적으로 서로 연결된 하나의 층을 의미할 수 있으나, 위치에 따라 아래와 같이 복수의 부분으로 구분될 수 있다.
상기 전해 도금층은 상기 제1 마스크(M1)의 오픈부에 배치되는 제1 회로층(121)의 제2 금속층(121-2)을 포함할 수 있다. 또한, 상기 전해 도금층은 상기 제2 마스크(M2)의 오픈부에 배치되는 제2 회로층(122)의 제2 금속층(122-2)을 포함할 수 있다. 또한, 상기 전해 도금층은 상기 관통 홀(TH1) 내에 배치되는 제1 관통 전극(131)의 제2 금속층(131-2)을 포함할 수 있다.
다음으로, 도 18에 도시된 바와 같이, 실시 예는 상기 제1 마스크(M1) 및 제2 마스크(M2)를 제거하는 공정을 진행할 수 있다.
이때, 상기 제1 마스크(M1)가 제거됨에 따라, 상기 제1 회로층(121)의 제1-2 금속층(121-1b)의 상면 중 상기 제1 회로층(121)의 제2 금속층(121-2)의 비배치 영역은 외측으로 노출될 수 있다.
또한, 상기 제2 마스크(M2)가 제거됨에 따라, 상기 제2 회로층(122)의 제1-2 금속층(122-1b)의 하면 중 상기 제2 회로층(122)의 제2 금속층(122-2)의 비배치 영역은 외측으로 노출될 수 있다.
다음으로, 도 19를 참조하면, 실시 예에서는 상기 제1 회로층(121)의 제1 금속층(제1-1 금속층 및 제1-2 금속층) 중 상기 제1 회로층(121)의 제2 금속층(121-2)과 두께 방향으로 중첩되지 않는 영역을 식각으로 제거하는 공정을 진행할 수 있다.
또한, 실시 예에서는 상기 제2 회로층(122)의 제1 금속층(제1-1 금속층 및 제1-2 금속층) 중 상기 제2 회로층(122)의 제2 금속층(122-2)과 두께 방향으로 중첩되지 않는 영역을 식각으로 제거하는 공정을 진행할 수 있다.
이때, 상기 제1 회로층(121) 및 제2 회로층(122)의 각각의 제1 금속층의 두께는 3㎛ 수준을 가진다. 이에 따라, 상기 식각 공정은 두께 방향으로 3㎛ 정도를 제거하는 공정을 의미할 수 있다.
여기에서, 상기 제1 금속층의 식각 공정에서, 상기 제1 회로층(121) 및 제2 회로층(122)의 표면은 상기 설명한 바와 같은 산술 평균 조도(Ra) 및 십점 평균 조도(Rz)를 가질 수 있다.
예를 들어, 상기 제1 회로층(121)의 제1 금속층(121-1) 및 제2 금속층(121-2)은 상기 식각 공정에서 전처리가 이루어질 수 있다. 그리고, 상기 제1 회로층(121)의 제1 금속층(121-1) 및 제2 금속층(121-2)은 상기 전처리에 의해, 상기 설명한 바와 같은 산술 평균 조도(Ra) 및 십점 평균 조도(Rz)의 표면 조도가 부여될 수 있다.
이에 대응하게, 제2 회로층(122)의 제1 금속층(122-1) 및 제2 금속층(122-2)은 상기 식각 공정에서 전처리가 이루어질 수 있다. 그리고, 상기 제2 회로층(122)의 제1 금속층(122-1) 및 제2 금속층(122-2)은 상기 전처리에 의해, 상기 설명한 바와 같은 산술 평균 조도(Ra) 및 십점 평균 조도(Rz)의 표면 조도가 부여될 수 있다.
다음으로, 도 20에 도시된 바와 같이, 실시 예에서는 상기 제1 회로층(121)의 표면 및 제2 회로층(122)의 표면에 표면층을 형성하는 공정을 진행할 수 있다. 이때, 상기 표면층은 상기 제1 회로층(121)의 표면 및 상기 제2 회로층(122)의 표면에 각각 부분적으로 형성될 수 있다.
예를 들어, 상기 표면층은 상기 제1 회로층(121)의 표면에 배치된 제1 표면층(121-3) 또는 제1 회로층(121)의 제3 금속층(121-3)을 포함한다. 그리고, 상기 제1 회로층(121)의 제3 금속층(121-3)은 상기 제1 회로층(121)의 상면 및 측면에 형성될 수 있다. 이때, 상기 제1 회로층(121)의 표면은 상기 전처리 공정에서 부여된 표면 조도에 대응하게 복수의 산과 골을 포함한다. 그리고, 상기 제3 금속층(121-3)은 상기 제1 회로층(121)의 표면의 골의 일부를 채우며 형성될 수 있다.
이에 대응하게, 상기 표면층은 상기 제2 회로층(122)의 표면에 배치된 제2 표면층(122-3) 또는 제2 회로층(122)의 제3 금속층(122-3)을 포함한다. 그리고, 상기 제2 회로층(122)의 제3 금속층(122-3)은 상기 제2 회로층(122)의 하면 및 측면에 형성될 수 있다. 이때, 상기 제2 회로층(122)의 표면은 상기 전처리 공정에서 부여된 표면 조도에 대응하게 복수의 산과 골을 포함한다. 그리고, 상기 제3 금속층(122-3)은 상기 제2 회로층(122)의 표면의 골의 일부를 채우며 형성될 수 있다. 이에 따라, 실시 예에서는 상기 제1 회로층(121)이 상기 제3 금속층(121-3)을 포함하도록 하여, 상기 제1 회로층(121)의 표면이 가지는 표면 조도를 비교 예 대비 낮출 수 있다. 또한, 상기 제2 회로층(122)의 상기 제3 금속층(122-3)을 포함하도록 하여, 상기 제2 회로층(122)이 가지는 표면 조도를 비교 예 대비 낮출 수 있다.
다음으로, 도 21에 도시된 바와 같이, 실시 예에서는 상기 제1 절연층(111)의 상면에 제2 절연층(112)을 적층하는 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 제1 절연층(111)의 하면에 제3 절연층(113)을 적층하는 공정을 진행할 수 있다.
이때, 상기 제2 절연층(112)은 상기 제1 회로층(121)의 상기 제1 금속층(121-1) 및 제2 금속층(121-2)과 접촉하는 제1 하면과, 상기 제1 회로층(121)의 제3 금속층(121-3)과 접촉하는 제2 하면과, 상기 제1 절연층(111)의 상면과 접촉하는 제3 하면을 포함할 수 있다.
또한, 상기 제3 절연층(113)은 상기 제2 회로층(122)의 상기 제1 금속층(122-1) 및 제2 금속층(122-2)과 접촉하는 제1 상면과, 상기 제2 회로층(122)의 제3 금속층(122-3)과 접촉하는 제2 상면과, 상기 제1 절연층(111)의 하면과 접촉하는 제3 상면을 포함할 수 있다.
다음으로, 도 22를 참조하면, 실시 예에서는 제2 절연층(112)을 관통하는 제2 관통 전극(132) 및 상기 제2 절연층(112)의 상면에 배치되는 제3 회로층(123)을 형성하는 공정을 진행할 수 있다. 이때, 상기 제3 회로층(123)을 형성하는 공정은 상기 제1 회로층(121)을 형성하는 공정과 동일할 수 있다. 이에 따라, 상기 제3 회로층(123)의 표면 조도는 상기 제1 회로층(121)의 표면 조도에 대응할 수 있다. 예를 들어, 상기 제3 회로층(123)은 제1 회로층(121)에 대응하게 제1 내지 제3 금속층을 포함할 수 있다. 이를 위해, 상기 제2 절연층(112)을 적층하는 공정에서, 상기 제2 절연층(112)의 상면에는 동박층(미도시) 또는 구리 호일(미도시)이 배치될 수 있다.
또한, 실시 예에서는 제3 절연층(113)을 관통하는 제3 관통 전극(133) 및 상기 제3 절연층(1131)의 하면에 배치되는 제4 회로층(124)을 형성하는 공정을 진행할 수 있다. 이때, 상기 제4 회로층(124)을 형성하는 공정은 상기 제2 회로층(122)을 형성하는 공정과 동일할 수 있다. 이에 따라, 상기 제4 회로층(124)의 표면 조도는 상기 제2 회로층(122)의 표면 조도에 대응할 수 있다. 예를 들어, 상기 제4 회로층(124)은 상기 제2 회로층(122)에 대응하게 제1 내지 제3 금속층을 포함할 수 있다. 이를 위해, 상기 제3 절연층(113)을 적층하는 공정에서 상기 제3 절연층(112)의 하면에는 동박층(미도시) 또는 구리 호일(미도시)이 배치될 수 있다.
다음으로, 도 23에 도시된 바와 같이, 실시 예에서는 상기 제2 절연층(112)의 상면에 제1 보호층(141)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예에서는 제3 절연층(113)의 하면에 제2 보호층(142)을 형성하는 공정을 진행할 수 있다. 그리고, 실시 예는 상기 제1 보호층(141) 상에 상기 제3 회로층(123)의 상면 중 적어도 일부와 두께 방향으로 중첩되는 제1 개구부를 형성하는 공정을 진행할 수 있다. 또한, 실시 예는 상기 제2 보호층(142) 상에 상기 제4 회로층(124)의 하면 중 적어도 일부와 두께 방향으로 중첩되는 제2 개구부를 형성하는 공정을 진행할 수 있다.
실시 예의 회로 기판은 회로층을 포함한다. 상기 회로층은 시드층에 대응되는 제1 금속층 및 상기 제1 금속층 상에 배치되는 제2 금속층을 포함한다. 이때, 상기 회로층의 표면은 상기 제1 금속층의 식각 공정에서 일정 수준의 표면 조도가 부여될 수 있다. 그리고, 상기 부여된 표면 조도는 신호 전송 손실을 증가하는 요인으로 작용할 수 있다. 이에 의해, 고주파 용도로의 적용이 어려울 수 있다.
이에 따라, 실시 예의 회로층은 제3 금속층을 포함한다. 상기 제3 금속층은 상기 제1 금속층의 표면 및 상기 제2 금속층의 표면에 선택적으로 배치된다. 예를 들어, 상기 회로층의 표면은 상기 제2 금속층의 상면에 대응되는 제1 표면을 포함한다. 그리고, 상기 제3 금속층은 상기 제1 표면에 부분적으로 배치된다. 구체적으로, 상기 제1 표면은 상기 적용된 표면 조도에 대응하는 복수의 골과 산을 포함한다. 그리고, 상기 제3 금속층은 도금액의 금속 이온의 결정립의 조절을 통해, 상기 제1 표면에서 상기 골의 일부를 채우며 형성되도록 한다. 이에 따라, 실시 예에서는 상기 제3 금속층의 두께에 대응하게 상기 제1 표면이 가지는 표면 조도를 낮출 수 있다.
이에 대응하게, 상기 회로층의 표면은 상기 제1 금속층의 제1측면과 제2 금속층의 제1 측면에 대응하는 제2 표면을 포함한다. 또한, 상기 회로층의 표면은 상기 제1 금속층의 제2 측면과 제2 금속층의 제2 측면에 대응하는 제3 표면을 포함한다. 그리고, 상기 제3 금속층은 상기 제1 표면뿐 아니라, 상기 제2 표면의 골의 일부 및 상기 제3 표면의 골이 일부를 채우며 배치된다. 이에 따라, 실시 예에서는 상기 회로층의 제2 표면 및 제3 표면의 표면 조도를 낮출 수 있다.
이를 통해, 실시 예는 비교 예 대비 회로층의 신호 전송 손실을 낮출 수 있다. 이에 의해, 실시 예에서는 회로 기판의 신호 특성을 향상시킬 수 있다. 나아가, 실시 예에서는 고주파용으로 적합한 회로 기판을 제공할 수 있다.
한편, 실시 예에서는 상기 제3 금속층의 상기 제1 내지 제3 표면의 골의 일부만을 채우며 배치된다. 이에 따라, 실시 예에서는 상기 제1 금속층 및 제2 금속층으로 구성된 상기 회로층의 두께 및 선폭에 영향을 주지 않으면서, 상기 회로층의 표면 조도를 낮출 수 있다. 이에 따라 실시 예는 상기 회로기판의 전기적 신뢰성 및 물리적 신뢰성을 더욱 향상시킬 수 있다.
한편, 실시 예는 상기 회로층 상에 추가 절연층이 적층된다. 이때, 상기 추가 절연층은 상기 회로층의 제1 및 제2 금속층뿐 아니라, 상기 제3 금속층과 추가로 접촉한다. 이때, 상기 제1 및 제2 금속층은 구리를 포함할 수 있고, 상기 제3 금속층은 주석을 포함할 수 있다. 이때, 상기 주석은 상기 구리보다 많은 수산기를 포함한다. 그리고 상기 추가 절연층은 상기 제1 및 제2 금속층과의 접착력보다 상기 제3 금속층과의 접착력이 더 높을 수 있다. 이때, 비교 예에서의 추가 절연층은 상기 회로층의 제1 및 제2 금속층과만 접촉한다. 이에 따라, 비교 예에서는 상기 회로층과 상기 추가 절연층 사이의 접착력을 높이는데 한계가 있다. 이와 다르게, 실시 예에서의 추가 절연층은 상기 회로층의 제1 및 제2 금속층뿐 아니라, 제3 금속층과 추가로 접촉한다. 이에 따라, 실시 예에서는 비교 예 대비 상기 회로층과 상기 추가 절연층 사이의 접착력을 향상시킬 수 있다. 이에 따라 실시 예에서는 회로 기판의 제품 신뢰성을 더욱 향상시킬 수 있다.
한편, 비교 예의 회로층의 측면의 하부에는 언더 컷이 형성된다. 그리고, 상기 언더 컷은 상기 회로층의 신뢰성을 감소시키는 요인으로 작용한다. 이때, 실시 예에서는 비교 예 대비 상기 제3 금속층의 두께만큼 상기 언더 컷의 깊이를 줄일 수 있다. 이에 따라, 실시 예에서는 회로 기판의 제품 신뢰성을 더욱 향상시킬 수 있다.
한편, 상술한 발명의 특징을 갖는 회로 기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로 기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로 기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 안테나 기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 회로 기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로 기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (17)

  1. 제1 절연층; 및
    상기 제1 절연층 상에 배치된 회로층을 포함하고,
    상기 회로층은 상기 제1 절연층 상에 배치되는 제1층과,
    상기 제1층의 표면 상에 부분적으로 배치되는 제2층을 포함하고,
    상기 제1층의 표면의 프로파일은 상기 제2층의 표면의 프로파일과 다른,
    회로 기판.
  2. 제1항에 있어서,
    상기 회로층의 상기 제1층은,
    상기 제1 절연층의 상면에 배치되는 제1 금속층과,
    상기 제1 금속층의 상면에 배치되는 제2 금속층을 포함하고,
    상기 회로층의 상기 제2층은,
    상기 제2 금속층의 상면에 배치되는 제3 금속층을 포함하며,
    상기 제2 금속층의 상면의 프로파일은,
    상기 제3 금속층의 상면의 프로파일과 다른,
    회로 기판.
  3. 제2항에 있어서,
    상기 제2 금속층의 상면은 복수의 산 및 골을 포함하고,
    상기 제3 금속층은 상기 제2 금속층의 상면에서 상기 복수의 골 중 적어도 하나의 일부를 채우며 형성되는,
    회로 기판.
  4. 제2항에 있어서,
    상기 제3 금속층은,
    상기 제1 금속층의 측면 및 상기 제2 금속층의 측면에 배치되며,
    상기 제1 금속층의 측면 및 상기 제2 금속층의 측면의 각각의 프로파일은,
    상기 제3 금속층의 측면의 프로파일과 다른,
    회로 기판.
  5. 제4항에 있어서,
    상기 제1 금속층의 측면 및 상기 제2 금속층의 측면의 각각은 복수의 산 및 골을 포함하고,
    상기 제3 금속층은 상기 제1 및 상기 제2 금속층의 각각의 측면의 복수의 골중 적어도 하나의 일부를 채우는,
    회로 기판.
  6. 제2항 또는 제3항에 있어서,
    상기 회로층의 상면은,
    상기 제2 금속층의 상면에 대응하는 제1 부분과,
    상기 제3 금속층의 상면에 대응하는 제2 부분을 포함하는,
    회로 기판.
  7. 제6항에 있어서,
    상기 회로층의 상면의 산술 평균 조도(Ra)는 0.05㎛ 내지 0.2㎛ 사이의 범위를 가지고,
    상기 회로층의 상면의 십점 평균 조도(Rz)는 0.1㎛ 내지 1.0㎛ 사이의 범위를 가지는,
    회로 기판.
  8. 제4항 또는 제5항에 있어서,
    상기 회로층의 측면은,
    상기 제1 및 제2 금속층의 측면에 대응하는 제1 부분과,
    상기 제3 금속층의 측면에 대응하는 제2 부분을 포함하는,
    회로 기판.
  9. 제8항에 있어서,
    상기 회로층의 측면의 산술 평균 조도(Ra)는 0.05㎛ 내지 0.2㎛ 사이의 범위를 가지고,
    상기 회로층의 측면의 십점 평균 조도(Rz)는 0.1㎛ 내지 1.0㎛ 사이의 범위를 가지는,
    회로 기판.
  10. 제1항에 있어서,
    상기 제1 절연층 상에 상기 회로층을 덮으며 배치되는 제2 절연층을 포함하고,
    상기 제2 절연층의 하면은,
    상기 회로층의 상기 제1층과 접촉하는 제1 하면과,
    상기 회로층의 상기 제2층과 접촉하는 제2 하면과,
    상기 제1 절연층과 접촉하는 제3 하면을 포함하는,
    회로 기판.
  11. 제10항에 있어서,
    상기 회로층의 상기 제1층은 제1 금속 물질을 포함하고,
    상기 회로층의 상기 제2층은 상기 제1 금속 물질과 다른 제2 금속물질을 포함하는,
    회로 기판.
  12. 제11항에 있어서,
    상기 제1 금속 물질은 구리를 포함하고,
    상기 제2 금속 물질은 주석을 포함하는,
    회로 기판.
  13. 제2항에 있어서,
    상기 제1 금속층은 제1-1 금속층 및 상기 제1-1 금속층 상에 배치된 제1-2 금속층을 포함하고,
    상기 제2 금속층은 상기 제1-2 금속층 상에 배치되는,
    회로 기판.
  14. 절연층; 및
    상기 절연층 상에 배치된 회로층;을 포함하고,
    상기 회로층의 표면은,
    제1 금속 물질을 포함하는 제1 부분과,
    상기 제1 금속 물질과 다른 제2 금속물질을 포함하는 제2 부분을 포함하고,
    상기 제1 금속 물질은 구리를 포함하고,
    상기 제2 금속 물질은 주석을 포함하는,
    회로 기판.
  15. 제14항에 있어서,
    상기 회로층의 표면은 상기 회로층의 상면, 좌측면, 우측면 및 하면을 포함하며,
    상기 회로층의 상면, 좌측면, 우측면 및 하면 중 적어도 2개의 표면의 산술 평균 조도(Ra)는 0.05㎛ 내지 0.2㎛ 사이의 범위를 가지는,
    회로 기판.
  16. 제14항에 있어서,
    상기 회로층의 표면은 상기 회로층의 상면, 좌측면, 우측면 및 하면을 포함하며,
    상기 회로층의 상면, 좌측면, 우측면 및 하면 중 적어도 2개의 표면의 십점 평균 조도(Rz)는 0.1㎛ 내지 1.0㎛ 사이의 범위를 가지는,
    회로 기판.
  17. 복수의 절연층; 및
    상기 복수의 절연층의 표면에 각각 배치된 복수의 회로층;
    상기 복수의 회로층 중 최상측에 배치된 회로층 상에 배치된 제1 접속부;
    상기 제1 접속부 상에 배치된 소자를 포함하고,
    상기 복수의 회로층 중 적어도 하나의 제1 회로층은,
    제1 금속층과,
    상기 제1 금속층 상에 배치된 제2 금속층과,
    상기 제1 금속층 및 상기 제2 금속층 상에 배치된 제3 금속층을 포함하고,
    상기 제1 회로층의 상면은,
    상기 제2 금속층에 대응하는 제1 상면과, 상기 제3 금속층에 대응하는 제2 상면을 포함하고,
    상기 제1 회로층의 측면은,
    상기 제1 금속층 및 상기 제2 금속층에 대응하는 제1 측면과, 상기 제3 금속층에 대응하는 제2 측면을 포함하고,
    상기 제1 회로층의 상면 및 상기 제1 회로층의 측면 중 적어도 하나는,
    0.05㎛ 내지 0.2㎛ 사이의 범위의 산술 평균 조도(Ra)와,
    0.1㎛ 내지 1.0㎛ 사이의 범위의 십점 평균 조도(Rz)를 가지는,
    반도체 패키지.
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