KR101005641B1 - 패키지 저항을 감소시키는 기판 제조 방법 - Google Patents

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Abstract

방법은 패키지 기판의 랜드 접점 상에 코팅을 형성하는 단계를 포함하며, 코팅은 제1 층과 제2 층 사이에 배치된 제1 재료를 포함하고, 각각의 제1 층 및 제2 층은 금을 포함하는 제2 재료로 이루어져 있다. 장치는 복수의 랜드 접점을 포함하는 패키지를 포함하고, 각각의 복수의 랜드 접점은 제1 층과 제2 층 사이에 배치된 제1 재료를 포함하는 코팅을 포함하고, 각각의 제1 층 및 제2 층은 금을 포함하는 제2 재료로 이루어져 있다.
패키지 기판, 패키지 저항

Description

패키지 저항을 감소시키는 기판 제조 방법{A METHOD OF SUBSTRATE MANUFACTURE THAT DECREASES THE PACKAGE RESISTANCE}
집적회로 패키징에 관한 발명이다.
통상적으로 칩 또는 다이(die) 형태의 집적회로는 PCB(printed circuit board)에 장착된 패키지에 의해 밀폐된다. 예를 들어, 패키지는 다수의 외부 접점을 가지는데, 다수의 외부 접점은 패키지 기판의 랜드(land) 면에 위치하고, PCB로 연결되어 있으며, 집적회로의 각종 전원(power), 접지(ground) 및 신호 핀으로 제공된다. 패키지의 접점을 PCB의 접점으로 연결하기 위한 종래 기술로는 납땜 볼, 핀 및 소켓 기술을 들 수 있다. 접점이 패키지 기판의 전도성 접점(conductive contact) 또는 랜드에 부착된 납땜 볼에 의해 형성되지 않은 경우에서 참조할만한 통상적인 패키지로는 LGA(land grid array) 패키지를 들 수 있다.
통상적으로 패키지 기판은 외부 랜드를 집적회로 칩 또는 다이로 연결되어 있는 기판 패키지의 대향 면의 접점으로 연결하는 내부 라우팅 층을 가진다. 통상적으로, 내부 라우팅 층은 접지 버스(ground bus), 전원 버스(power bus) 및 복수의 신호선을 위한 별개의 층들을 포함한다. 이러한 각종 층들은 기판을 관통 연장하는 비아들(vias)에 의해 외부 랜드로 연결된다.
일반적으로, 다이에 요구되는 전류량이 다이의 성능을 결정한다. 패키지 저항이 높은 경우, 패키지의 전류 흐름이 감소할 것이고, 패키지와 다이는 더 높은 전원을 필요로 할 것이다. 저항이 낮은 경우, 집적회로 다이는 낮은 전원(예컨대, 1.3 내지 1.5 볼트)에서 작동될 수 있을 것이다. 따라서, 일 과제로서 낮은 저항비율을 가지는 패키지의 개발을 들 수 있다.
이상에서 기술한 바와 같이 패키지 기판은 복수의 전도성 층을 가지며, 일반적으로 이들 층과 연관된 전원 손실은 최소 수준이다. 기판 패키지의 전원 손실의 대부분은 접점 또는 랜드에 발생한다. 따라서, 일 측면에서는 랜드가 패키지 기판위 전체 저항률을 결정한다.
현재 공정에 따르면, 패키지 기판의 외부 전도성 랜드는 구리로 코팅된 구조체이다. 예를 들어, 기판 패키지에 형성된 구리 접점은 니켈층으로 코팅되고, 다음그로 팔라듐(palladium) 층으로 코팅되며, 그 다음으로 금 층으로 코팅된다.
본 발명에 따르면, 방법은 패키지 기판의 랜드 접점 상에 코팅을 형성하는 단계를 포함하며, 코팅은 제1 층과 제2 층 사이에 배치된 제1 재료를 포함하고, 각각의 제1 층 및 제2 층은 금을 포함하는 제2 재료로 이루어져 있다. 본 발명에 따그면, 장치는 복수의 랜드 접점을 포함하는 패키지를 포함하고, 각각의 복수의 랜드 접점은 제1 층과 제2 층 사이에 배치된 제1 재료를 포함하는 코팅을 포함하고, 각각의 제1 층 및 제2 층은 금을 포함하는 제2 재료로 이루어져 있다. 본 발명에 따르면, 시스템은 마이크로 프로세서, PCB(printed circuit board) 및 기판을 포함하는 컴퓨팅 장치를 포함하고, 마이크로 프로세서는 기판을 통해 PCB에 연결되어 있으며, 기판은 복수의 랜드 접점을 포함하고, 각각의 복수의 랜드 접점은 제1 층과 제2 층 사이에 배치된 제1 재료를 포함하고, 각각의 제1 층 및 제2 층은 금을 포함하는 제2 재료로 이루어진 시스템이다.
도 1은 PCB에 장착된 패키지에 의해 밀폐된 마이크로 프로세서를 포함하는 컴퓨터 시스템을 도시하는 도면.
도 2는 패키지 기판 상의 랜드의 도식적인 단면도를 도시하는 도면.
도 3은 패키지 기판의 랜드 상에서 코팅층을 구성하기 위한 흐름도.
도 1은 전자 조립체를 형성하기 위해 PWB(printed wiring board) 또는 PCB(printed circuit board)로 물리적 및 전기적으로 연결된 집적회로 패키지의 단면도를 도시한다. 전자 조립체는 컴퓨터(예컨대, 데스크톱, 랩톱, 이동식, 서버 등), 무선 통신 장치(예컨대, 핸드폰, 무선 전화기, 호출기 등), 컴퓨터 관련 주변 장치(예컨대, 프린터, 스캐너, 모니터 등), 오락용 장치(예컨대, 텔레비전, 라디오, 스테레오, 테이프 및 CD 재생장치, 비디오 카세트 리코더, MP3 재생장치 등) 등 같은 전자 시스템의 일부분일 수 있다. 도 1은 데스크톱 컴퓨터의 일부분으로서의 전자 조립체를 도시한다. 도 1은 패키지 기판(120)에 물리적 및 전기적으로 연결된 다이(110)를 포함하는 전자 조립체(100)를 도시한다. 다이(110)는, 예컨대 다이(110)의 외부 표면 상의 접점들(130)로 연결된 상호 연결 선을 통해 서로 간에 연결되거나 다이 외부의 전원/접지 또는 입력/출력 신호를 연결된 트랜지스터 구조를 포함하는 마이크로 프로세서 다이 같은 집적회로 다이이다. 접점들(130)은, 예컨대 패키지 기판(120)의 외부 표면 상의 다이 범프 층(die bump layer)을 구성하는 접점들(140)과 정렬될 수 있다. 랜드 접점들(150)은 접점들(140)을 포함하는 표면에 대향하는 패키지 기판(120)의 표면 상에 있다. 패키지(170)를 마더 보드(motherboard) 또는 기타 회로 보드 같은 회로 보드(180)로 연결하는데 이용될 수 있는 납땜 범프들(160)은 각 랜드 접점(150)에 연결된다.
도 2는 도 1의 패키지 기판의 랜드 접점들 중 일 예시를 도시한다. 도 3은 접점 상에 코팅층을 형성하기 위한 대표적인 프로세스 흐름을 설명한다. 도 2를 참조하면, 패키지 기판(120)은 랜드 접점들(150)을 포함하며, 각각의 랜드 접점(150)은 패키지 기판(120) 내에 또는 상에 접점 지점으로서 형성된 접점(210)을 각각 포함한다. 접점(210)은 표면(보이는 상부 표면)을 뒤덮는 다수의 코팅층을 가진다. 일 실시예에서, 접점(210)은 구리 또는 구리 합금 같은 전기적 전도성 재료이다. 패키지 기판(120) 상의 인접 접점들은 접점(210)을 폴리머 재료(예컨대, 폴리이미드(polyimide)) 같은 유전 재료(dielectric)를 통해 분리시킬 수 있다.
제1 코팅층(220)이 접점(210)의 표면(보이는 상부 표면)을 뒤덮는다. 접점(210)이 구리 재료로 이루어진 일 실시예에서, 제1 코팅층(220)은 형성된 니켈 재료이다. 도 3의 프로세스 흐름을 참조하면, 프로세스(300)는 예컨대, 패키지 기판(120)의 랜드 접점(210) 상의 니켈 재료 같은 제1 코팅층을 성막하는 단계(블록 310)를 포함한다. 니켈 재료로 이루어진 제1 코팅층을 구리 재료 접점 상에 성막 하기 위한 일 기술은 무전해 성막 프로세스(electroless deposition process)을 통해 이루어진다.
층(230)이 도 2의 구조에서의 제1 코팅층(220)을 뒤덮는다. 일 실시예에서, 층(230)은 금 재료에서 선택된다. 도 3에서 설명되는 프로세스 흐름은 제1 코팅층 상에 제1 금 층을 성막하는 단계(블록 320)를 포함한다. 금 재료를 성막하기 위한 일 기술은 전기도금 프로세스(electroplating process)를 통해 이루어진다.
일 실시예에서, 팔라듐 재료로 이루어진 층(240)이 도 2에 도시된 구조에서의 층(230)을 뒤덮는다. 도 3의 프로세스(300)는 제1 금 층 상에 팔라듐 층을 성막하는 단계(블록 330)를 포함한다. 일 실시예에서, 팔라듐은 전기도금 프로세스를 통해 성막된다.
제2 금 층을 성막하는 단계(블록 340; 도 3)가 팔라듐을 성막하는 단계에 후속된다. 일 실시예에서, 제2 금 층이 전기도금 프로세스에 의해 성막된다. 도 2는 층(240)을 뒤덮는 금 재료로 이루어진 층(250)을 도시한다. 따라서, 도 2에 도시된 구조는 금 재료로 이루어진 층(230)과 층(250) 사이에 개재된 또는 배치된 층(240)을 포함한다.
일 실시예에서, 니켈(Ni)/금(Au)/ 팔라듐(Pd)으로 이루어진 코팅은 니켈(Ni) 5.6 마이크론(micron), 금(Au) 0.025 마이크론, 팔라듐(Pd) 0.08 마이크론, 금(Au) 0.06 마이크론의 두께로 성막된다. 본 예시에서, 합성 코팅의 총 두께는 5.75 마이크론이다. 이러한 합성 코팅은 니켈 5.6 마이크론, 팔라듐 0.8 마이크론 및 금 0.6 마이크론으로 이루어진 5.73 마이크론의 합성 두께를 이용하는 종래 코팅과 비 교할 경우, 합성 코팅은 부가적인 금 층을 가지는 더 두꺼운 적층물이기 때문에 합성 적층물의 예상 저항은 더 높아질 것이다. 그러나 전체 저항이 더 높을 것으로 예상될 수 있지만, 설명한 바와 같이 팔라듐 재료가 금 층들 사이에 배치될 때 금속의 전자 구조(예컨대, 일 함수)가 합성 적층물을 관통하는 전자 터널링을 더 용이하게 하는 것으로 알려졌다.
상술한 상세한 설명에서, 특정 실시예에 대한 참조가 이루어졌다. 그러나 이하의 청구항의 더 넓은 사상 및 범위에서 벗어나지 않고 각종 수정 및 변경이 이하의 청구항에 대해서 이루어질 수 있는 것이 명백하다. 따라서, 설명 및 도면은 한정의 의미보다는 예시의 의미로 해석되어야 한다.

Claims (16)

  1. 패키지 기판의 랜드 접점 상에 제1 코팅을 형성하는 단계 - 상기 랜드 접점은 구리를 포함함 - ; 및
    회로 다이에 접속하도록 구성된 상기 패키지 기판의 상기 랜드 접점 상에 제2 코팅을 형성하는 단계 - 상기 제2 코팅은 제1 층과 제2 층 사이에 배치된 제1 재료를 포함하고, 상기 제1 층과 상기 제2 층 각각은 금을 포함하는 제2 재료로 이루어짐 -
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 제1 재료는 팔라듐(palladium)을 포함하는 방법.
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 코팅은 니켈을 포함하는 방법.
  5. 제1항에 있어서,
    상기 제1 재료는 팔라듐을 포함하고, 상기 제1 코팅은 니켈을 포함하는 방법.
  6. 제1항에 있어서,
    상기 제2 코팅을 형성하는 단계는 상기 제1 층 및 상기 제2 층을 전착(electrodeposit)하는 단계를 포함하는 방법.
  7. 제6항에 있어서, 상기 전착하는 단계는 전기도금(electroplating)하는 단계를 포함하는 방법.
  8. 회로 다이에 접속하도록 구성된 패키지 기판을 포함하고,
    상기 패키지 기판은 복수의 랜드 접점을 포함하고, 상기 복수의 랜드 접점 각각은 제1 코팅 및 제2 코팅을 포함하고, 상기 제2 코팅은 제1 층과 제2 층 사이에 배치된 제1 재료를 포함하고, 상기 제1 코팅은 구리를 포함하는 상기 랜드 접점과 상기 제2 코팅 사이에 배치되고, 상기 제1 층과 상기 제2 층 각각은 금을 포함하는 제2 재료로 이루어지는 장치.
  9. 삭제
  10. 제8항에 있어서,
    상기 제1 코팅은 니켈을 포함하는 장치.
  11. 제8항에 있어서,
    상기 제1 재료는 팔라듐을 포함하는 장치.
  12. 제8항에 있어서,
    상기 복수의 접점은 상기 패키지 기판의 제1 면 상에 복수의 제1 접점을 포함하고, 상기 패키지 기판은 상기 패키지 기판의 대향하는 제2 면 상에 복수의 제2 접점을 더 포함하고, 상기 장치는 상기 복수의 제2 접점에 연결된 칩을 더 포함하는 장치.
  13. 컴퓨팅 장치로서,
    마이크로 프로세서;
    PCB(printed circuit board); 및
    기판
    을 포함하고,
    상기 마이크로 프로세서는 상기 기판을 통해 상기 PCB에 연결되어 있으며, 상기 기판은 복수의 랜드 접점을 포함하고, 상기 복수의 랜드 접점 각각은 제1 코팅 및 제2 코팅을 포함하고, 상기 제2 코팅은 제1 층과 제2 층 사이에 배치된 제1 재료를 포함하고, 상기 제1 코팅은 구리를 포함하는 상기 랜드 접점과 상기 제2 코팅 사이에 배치되고, 상기 제1 층 및 제2 층 각각은 금을 포함하는 제2 재료로 이루어지는 컴퓨팅 장치.
  14. 삭제
  15. 제13항에 있어서,
    상기 제1 코팅은 니켈을 포함하는 컴퓨팅 장치.
  16. 제15항에 있어서,
    상기 제1 재료는 팔라듐을 포함하는 컴퓨팅 장치.
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