JP2005314749A - 電子部品及びその表面処理方法 - Google Patents
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Abstract
【課題】 鉛及びすずを含まない金属を用い、かつはんだぬれ性がよく、安価に信頼性よく表面処理された電子部品の表面処理方法を得る。
【解決手段】 はんだ付け部にニッケル、パラジウム及び金の３層構造の表面処理がなされた電子部品の表面処理方法において、上記パラジウム層及び金層は、上記パラジウム層の厚さが、０．００７〜０．１μｍの範囲、上記金層の厚さが、０．００３〜０．０２μｍの範囲、かつ上記金層の厚さ＜上記パラジウム層の厚さの関係になるように電解めっき処理により形成されている。
【選択図】図１
【解決手段】 はんだ付け部にニッケル、パラジウム及び金の３層構造の表面処理がなされた電子部品の表面処理方法において、上記パラジウム層及び金層は、上記パラジウム層の厚さが、０．００７〜０．１μｍの範囲、上記金層の厚さが、０．００３〜０．０２μｍの範囲、かつ上記金層の厚さ＜上記パラジウム層の厚さの関係になるように電解めっき処理により形成されている。
【選択図】図１
Description
この発明は、接続端子や金属筐体などのはんだ付けされる電子部品の表面処理方法に関するものである。
環境保護のための鉛の規制に伴い、鉛フリーの製品が望まれ、電子製品に不可欠な接続端子のはんだ付け作業においても、鉛フリーへの要求が高まっている。
従来、コネクタ、リードフレームなどのはんだ付けされる接続端子や、接続端子などを収納する金属筐体（シェル）は、鉛フリーのものとして、はんだぬれ性の良いすずを用いて表面処理されることが多かった。このすずを用いた場合、はんだぬれ性は良くても、すずによるウイスカが発生し易く、このため、電気的に短絡状態が生じやすいという問題があった。
従来、コネクタ、リードフレームなどのはんだ付けされる接続端子や、接続端子などを収納する金属筐体（シェル）は、鉛フリーのものとして、はんだぬれ性の良いすずを用いて表面処理されることが多かった。このすずを用いた場合、はんだぬれ性は良くても、すずによるウイスカが発生し易く、このため、電気的に短絡状態が生じやすいという問題があった。
この種電子部品の表面処理方法の一例として、例えば特許文献１には、配線基板の配線層のはんだ付け領域に施されるすずを含まない金属による表面処理方法において、平均粒径２０ｎｍ以上で且つ０．５μｍ〜５μｍのニッケル層、０．００５μｍ〜２μｍのパラジウムまたはパラジウム合金層、および０．０５μｍ〜０．８μｍの金層の３層により、配線層上に無電解法によるめっきを行うものが示されている。
しかしながら、接続端子、金属筐体などのはんだ付けされる電子部品は、鉛フリーで、しかもウイスカの発生がなく、はんだぬれ性がよく、耐腐食性がよく、さらに金使用量が少なく、めっき生産性の良いものが望まれる。
このため、特許文献１の処理方法では、金使用量が多い上、めっき生産性が良くなく、コスト高になる傾向があった。また、金使用量が多いために、最近のファインピッチ製品のはんだ付け時などには、はんだ中の金濃度が濃くなり、はんだ強度が低下するという問題もあった。
このため、特許文献１の処理方法では、金使用量が多い上、めっき生産性が良くなく、コスト高になる傾向があった。また、金使用量が多いために、最近のファインピッチ製品のはんだ付け時などには、はんだ中の金濃度が濃くなり、はんだ強度が低下するという問題もあった。
この発明は、上述のような課題を解決するためになされたものであり、鉛及びすずを含まず、かつはんだぬれ性のよい金属による安価な信頼性のよい電子部品の表面処理方法を得ることを目的にしている。
この発明は、はんだ付け部にニッケル、パラジウム及び金の３層構造の表面処理がなされた電子部品の表面処理方法において、上記パラジウム層及び金層は、上記パラジウム層の厚さが、０．００７〜０．１μｍの範囲、上記金層の厚さが、０．００３〜０．０２μｍの範囲、かつ上記金層の厚さ＜上記パラジウム層の厚さの関係になるように電解めっき処理により形成されているものである。
この発明は、以上説明したように、はんだ付けされる電子部品の金属母材を、順次、ニッケルめっき、パラジウムストライクめっき、金ラップめっきにより表面処理するので、鉛フリーで、かつはんだぬれ性がよく、金使用量を少なくして経済的な電子部品が得られる効果がある。
実施の形態１．
図１は、この発明の実施の形態１による電子部品の表面処理を示す説明図である。
図１において、銅合金などからなる母材１上に、順次、ニッケルめっき２（ニッケル層）、パラジウムストライクめっき３（パラジウム層）、金ラップめっき４（金層）が３層に形成されている。
図１は、この発明の実施の形態１による電子部品の表面処理を示す説明図である。
図１において、銅合金などからなる母材１上に、順次、ニッケルめっき２（ニッケル層）、パラジウムストライクめっき３（パラジウム層）、金ラップめっき４（金層）が３層に形成されている。
図２は、この発明の実施の形態１による表面処理された接続端子を示す外観図である。
図２において、接続端子５は、はんだ付け部６を有している。
図３は、この発明の実施の形態１による表面処理された接続端子を用いたコネクタを示す外観図である。
図３において、はんだ付け部６を有する接続端子５は、コネクタ７を構成している。
図４は、この発明の実施の形態１による表面処理された金属筐体を示す外観図である。
図４において、はんだ付けされる金属筐体８は、図１のように３層の表面処理が施されている。通電されない金属筐体８は、内側にメモリカード９が挿入されるように構成され、はんだ付け部６により、基板１０にはんだ付けされる。
図２において、接続端子５は、はんだ付け部６を有している。
図３は、この発明の実施の形態１による表面処理された接続端子を用いたコネクタを示す外観図である。
図３において、はんだ付け部６を有する接続端子５は、コネクタ７を構成している。
図４は、この発明の実施の形態１による表面処理された金属筐体を示す外観図である。
図４において、はんだ付けされる金属筐体８は、図１のように３層の表面処理が施されている。通電されない金属筐体８は、内側にメモリカード９が挿入されるように構成され、はんだ付け部６により、基板１０にはんだ付けされる。
図５は、この発明の実施の形態１による電子部品の表面処理を示す原理図である。
図５において、１〜４は、図１におけるものと同一のものである。図５では、金ラップめっき４は、パラジウムストライクめっき３の表面を部分的にラップするように形成されている。
図６は、この発明の実施の形態１による電子部品のはんだぬれ性の試験結果を示す図である。
図６において、Ｎｉ＋Ｐｄ−ｓｔ（ストライク）＋Ａｕラップ処理は、本発明の処理方法を示している。
図７は、この発明の実施の形態１による電子部品の金ラップめっき厚を変化させた場合のはんだぬれ性の試験結果を示す図である。
図７において、Ｎｉ＋Ｐｄ−ｓｔ（ストライク）＋Ａｕラップ処理が、本発明の処理方法を示している。
図５において、１〜４は、図１におけるものと同一のものである。図５では、金ラップめっき４は、パラジウムストライクめっき３の表面を部分的にラップするように形成されている。
図６は、この発明の実施の形態１による電子部品のはんだぬれ性の試験結果を示す図である。
図６において、Ｎｉ＋Ｐｄ−ｓｔ（ストライク）＋Ａｕラップ処理は、本発明の処理方法を示している。
図７は、この発明の実施の形態１による電子部品の金ラップめっき厚を変化させた場合のはんだぬれ性の試験結果を示す図である。
図７において、Ｎｉ＋Ｐｄ−ｓｔ（ストライク）＋Ａｕラップ処理が、本発明の処理方法を示している。
次に、接続端子の表面処理について説明する。
図１のニッケルめっき２は、母材配線を被覆するために１〜３μｍの厚さに形成される。パラジウムストライクめっき３は、ニッケルめっき２上にあって、核を形成するように、０．００７〜０．１μｍの厚さに形成される。ストライク被覆が０．００７μｍより薄ければ、この密着性が劣ると共に、０．１μｍより厚すぎても同様に密着性が悪くなる。このため、密着性が確保される厚さの範囲である０．００７〜０．１μｍに形成される。
図１のニッケルめっき２は、母材配線を被覆するために１〜３μｍの厚さに形成される。パラジウムストライクめっき３は、ニッケルめっき２上にあって、核を形成するように、０．００７〜０．１μｍの厚さに形成される。ストライク被覆が０．００７μｍより薄ければ、この密着性が劣ると共に、０．１μｍより厚すぎても同様に密着性が悪くなる。このため、密着性が確保される厚さの範囲である０．００７〜０．１μｍに形成される。
次いで、金ラップめっき４が、０．００３〜０．０２μｍの厚さに形成され、金ラップめっき４の厚さ＜パラジウムストライクめっき３の厚さの関係にあると、図５に示されるように、パラジウムストライクめっき３の核を覆うようになる。この状態では、はんだぬれ性のよい表面処理が得られる。また、金ラップめっき４の上述の厚さでは、金色を発色しない。
金ラップめっき４は、パラジウムストライクめっき３表面の保護（酸化などによる劣化に対する）を行うものである。このため、金ラップめっき４の厚さは、パラジウムストライクめっき３の核を覆うように、０．００３μｍ以上にする必要がある。一方、はんだ付けを行う場合には、まず、最初にこの保護部分の金ラップめっき４が、はんだ中に拡散していき、清浄なパラジウム表面が顕われてはんだ付けされる。このとき、金ラップめっき４のめっき厚が、厚くなり金色が出る厚さ（約０．０３μｍ以上）になると、金の拡散量が多くなり、最近のファインピッチ製品のはんだ付け時などには、はんだ中の金濃度が濃くなり、はんだ強度が低下する。したがって、金ラップめっき４の厚さを、金色を発色しない０．０２μｍ以下に形成する必要がある。すなわち、金ラップめっき４の厚さを、０．００３μｍ〜０．０２μｍの範囲に形成すれば、パラジウムストライクめっき３の核を覆うと共に、はんだ付け時のはんだ強度の低下も見られない。さらに、この金めっき厚さでは、金の消費量も少なく、また、めっき生産性もよく、経済的である。
金ラップめっき４は、パラジウムストライクめっき３表面の保護（酸化などによる劣化に対する）を行うものである。このため、金ラップめっき４の厚さは、パラジウムストライクめっき３の核を覆うように、０．００３μｍ以上にする必要がある。一方、はんだ付けを行う場合には、まず、最初にこの保護部分の金ラップめっき４が、はんだ中に拡散していき、清浄なパラジウム表面が顕われてはんだ付けされる。このとき、金ラップめっき４のめっき厚が、厚くなり金色が出る厚さ（約０．０３μｍ以上）になると、金の拡散量が多くなり、最近のファインピッチ製品のはんだ付け時などには、はんだ中の金濃度が濃くなり、はんだ強度が低下する。したがって、金ラップめっき４の厚さを、金色を発色しない０．０２μｍ以下に形成する必要がある。すなわち、金ラップめっき４の厚さを、０．００３μｍ〜０．０２μｍの範囲に形成すれば、パラジウムストライクめっき３の核を覆うと共に、はんだ付け時のはんだ強度の低下も見られない。さらに、この金めっき厚さでは、金の消費量も少なく、また、めっき生産性もよく、経済的である。
この表面処理を施す電子部品としては、図２に示すような接続端子、図３の示すような接続端子を用いたコネクタ、図４に示すような金属筐体が挙げられ、それぞれはんだぬれ性の良好なはんだ付けを行うことができる。
上記のように表面処理された電子部品のはんだぬれ性の試験結果は、図６及び図７に示すように良好であった。
図６には、メニスコグラフ法のゼロクロスタイムによる判定で、本発明の処理方法であるＮｉ＋Ｐｄ−ｓｔ（ストライク）＋Ａｕラップ処理されたものは、はんだぬれ性は、１秒以下で良好であることが示されている。
図７には、メニスコグラフ法のゼロクロスタイムによる判定で、本発明の処理方法であるＮｉ＋Ｐｄ−ｓｔ（ストライク）＋Ａｕラップ処理されたものは、Ａｕラップめっき厚が３０、５０、１００、２００オングストロームで、それぞれはんだぬれ性は、１秒以下で良好であることが示されている。
また、Ｓｎ−Ａｇ−Ｃｕ及びＳｎ−Ａｇ−Ｂｉ−Ｃｕのはんだを用いて、はんだ付けされた場合の接合強度も良好であった。
図６には、メニスコグラフ法のゼロクロスタイムによる判定で、本発明の処理方法であるＮｉ＋Ｐｄ−ｓｔ（ストライク）＋Ａｕラップ処理されたものは、はんだぬれ性は、１秒以下で良好であることが示されている。
図７には、メニスコグラフ法のゼロクロスタイムによる判定で、本発明の処理方法であるＮｉ＋Ｐｄ−ｓｔ（ストライク）＋Ａｕラップ処理されたものは、Ａｕラップめっき厚が３０、５０、１００、２００オングストロームで、それぞれはんだぬれ性は、１秒以下で良好であることが示されている。
また、Ｓｎ−Ａｇ−Ｃｕ及びＳｎ−Ａｇ−Ｂｉ−Ｃｕのはんだを用いて、はんだ付けされた場合の接合強度も良好であった。
実施の形態１によれば、はんだ付けされる電子部品の金属母材を、順次、ニッケルめっき、パラジウムストライクめっき、金ラップめっきにより表面処理するので、鉛フリーで、かつはんだぬれ性がよく、金使用量を少なくして経済的な電子部品が得られる効果がある。
次に上述した電子部品の表面処理方法について具体的に説明する。
上述したように、厚さ１〜３μｍのニッケルめっき２、厚さ０．００７〜０．１μｍのパラジウムストライクめっき３（パラジウムストライク）、及び厚さ０．００３〜０．０２μｍの金ラップめっき４（金めっき）を形成し、かつ金ラップめっき４の厚さ＜パラジウムストライクめっき３の厚さの関係になるようにすれば、はんだぬれ性の良好な表面処理を行うことができる。この３層の形成は、次のようにして行われる。
まず、厚さ１〜３μｍのニッケルめっき２が形成された母材１を、通常市販されている濃度より薄い濃度に調合されたパラジウム液に漬し、電流密度１〜１０Ａ／ｄｍ２の条件で、パラジウム電解めっきを行い、厚さ０．００７〜０．１μｍのパラジウムストライクめっき３を形成する。
上述したように、厚さ１〜３μｍのニッケルめっき２、厚さ０．００７〜０．１μｍのパラジウムストライクめっき３（パラジウムストライク）、及び厚さ０．００３〜０．０２μｍの金ラップめっき４（金めっき）を形成し、かつ金ラップめっき４の厚さ＜パラジウムストライクめっき３の厚さの関係になるようにすれば、はんだぬれ性の良好な表面処理を行うことができる。この３層の形成は、次のようにして行われる。
まず、厚さ１〜３μｍのニッケルめっき２が形成された母材１を、通常市販されている濃度より薄い濃度に調合されたパラジウム液に漬し、電流密度１〜１０Ａ／ｄｍ２の条件で、パラジウム電解めっきを行い、厚さ０．００７〜０．１μｍのパラジウムストライクめっき３を形成する。
次いで、このパラジウムストライクめっき３された母材１を、通常市販されている濃度より薄い濃度に調合された金液に漬し、電流密度０．０５〜０．１Ａ／ｄｍ２の条件で、金電解めっきを行い、厚さ０．００３〜０．０２μｍの金ラップめっき４を形成する。
このパラジウムストライクめっき３及び金ラップめっき４は、パラジウム液の収容されたパラジウム槽及び金液の収容された金槽を含むめっきラインを、順次、電子部品を一定速度で連続して移動させることによって、形成することができる。
パラジウム、金の液濃度及び電流密度により、それぞれ析出速度が変化するので、パラジウム、金の液濃度は、使用しているめっきライン（装置）性能に応じて設定される。
このパラジウムストライクめっき３及び金ラップめっき４は、パラジウム液の収容されたパラジウム槽及び金液の収容された金槽を含むめっきラインを、順次、電子部品を一定速度で連続して移動させることによって、形成することができる。
パラジウム、金の液濃度及び電流密度により、それぞれ析出速度が変化するので、パラジウム、金の液濃度は、使用しているめっきライン（装置）性能に応じて設定される。
実施の形態２．
実施の形態１では、はんだぬれ性のよい鉛フリーの表面処理について述べたが、実施の形態２は、金ラップめっきを薄くしたことに起因する耐腐食性の低下に対処し、金ラップめっきの耐腐食性を向上させる耐腐食性処理についてのものである。
図８は、この発明の実施の形態２による電子部品の耐腐食性処理を示す説明図である。
図８において、防錆剤の保護膜１１は、金ラップめっき４上に形成され、金ラップめっきのピンホール１２を封孔する。
実施の形態１では、はんだぬれ性のよい鉛フリーの表面処理について述べたが、実施の形態２は、金ラップめっきを薄くしたことに起因する耐腐食性の低下に対処し、金ラップめっきの耐腐食性を向上させる耐腐食性処理についてのものである。
図８は、この発明の実施の形態２による電子部品の耐腐食性処理を示す説明図である。
図８において、防錆剤の保護膜１１は、金ラップめっき４上に形成され、金ラップめっきのピンホール１２を封孔する。
実施の形態２では、金ラップめっき４上に、さらに防錆剤の保護膜１１を形成する。この保護膜１１は、接続端子のはんだぬれ性が低下せず、接触信頼性も低下しないもので、市販の防錆剤を用いることができる。保護膜１１は、金ラップめっき４面に吸着し、金ラップめっき４を薄く形成するために発生するピンホール１２を塞ぎ、大気中の腐食性ガスに対して、金ラップめっき４面の保護を行う。
実施の形態２によれば、防錆剤の保護膜により、金ラップめっきを薄く形成しても、耐腐食性をよくすることができる。
１ 母材
２ ニッケルめっき
３ パラジウムストライクめっき
４ 金ラップめっき
５ 接続端子
６ はんだ付け部
７ コネクタ
８ 金属筐体
９ メモリカード
１０ 基板
１１ 保護膜
１２ ピンホール
２ ニッケルめっき
３ パラジウムストライクめっき
４ 金ラップめっき
５ 接続端子
６ はんだ付け部
７ コネクタ
８ 金属筐体
９ メモリカード
１０ 基板
１１ 保護膜
１２ ピンホール
Claims (5)
- はんだ付け部にニッケル、パラジウム及び金の３層構造の表面処理がなされた電子部品の表面処理方法において、上記パラジウム層及び金層は、上記パラジウム層の厚さが、０．００７〜０．１μｍの範囲、上記金層の厚さが、０．００３〜０．０２μｍの範囲、かつ上記金層の厚さ＜上記パラジウム層の厚さの関係になるように電解めっき処理により形成されていることを特徴とする電子部品の表面処理方法。
- 上記電解めっき処理は、上記パラジウム層を電流密度が１〜１０Ａ／ｄｍ２の条件により上記ニッケル層上にめっきした後、上記金層を電流密度が０．０５〜０．１Ａ／ｄｍ２の条件によりめっきすることを特徴とする電子部品の表面処理方法。
- 上記金層の上に耐腐食性の保護膜を形成したことを特徴とする請求項１または２記載の電子部品の表面処理方法。
- 上記パラジウム液が収容されたパラジウム槽中及び上記金液が収容された金槽中を、上記電子部品を一定速度で順次移動させることにより、上記パラジウム層及び金層を形成することを特徴とする請求項１乃至３記載の電子部品の表面処理方法。
- はんだ付け部にニッケル、パラジウム及び金の３層が形成された電子部品の表面処理方法において、上記ニッケル層上にパラジウムストライクを形成し、このパラジウムストライクの周りに金色を発色しない程度の金めっきを施すことを特徴とする電子部品の表面処理方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
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