KR20230155288A - 회로 기판 및 이를 포함하는 반도체 패키지 - Google Patents

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KR20230155288A
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유호돌
안윤호
허성호
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엘지이노텍 주식회사
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Abstract

실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층 상에 배치된 제1 회로 패턴층; 및 상기 제1 회로 패턴층 상에 배치된 범프를 포함하고, 상기 범프는 서로 다른 금속을 포함하는 복수의 금속층을 포함하고, 상기 복수의 금속층 중 어느 하나는 확산 방지층을 포함한다.

Description

회로 기판 및 이를 포함하는 반도체 패키지{CIRCUIT BOARD AND SEMICONDUCTOR PACKAGE HAVING THE SAME}
실시 예는 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
회로기판은 절연층 및 상기 절연층 상에 배치된 회로 패턴을 포함한다. 회로 기판은 반도체 소자가 실장되기 전의 기판(Board)을 의미한다. 즉, 회로 기판은 적어도 하나의 반도체 소자를 실장하기 위하여 각 반도체 소자의 실장 위치를 확정하고, 상기 반도체 소자와 연결되는 회로 패턴을 절연층 상에 배치한 것을 의미한다. 반도체 소자는 회로 기판 상에 실장되고, 상기 회로 패턴을 통해 신호를 송수신할 수 있다.
한편, 최근의 휴대용 전자 기기 등의 고기능화에 수반하여, 대량의 정보의 고속 처리를 하기 위해 신호의 고주파화가 진행되고 있어, 고주파 용도에 적합한 회로 기판이 요구되고 있다.
이러한 회로 기판은 신호 전소 손실을 최소화하면서 집적된 상태에서 신호 전송이 가능하도록 한다. 이를 위해, 회로 기판에 포함되는 회로 패턴의 미세화가 요구된다.
한편, 기술 발전으로 데이터 처리량이 급격하게 증가하는 추세이다. 이에 대응하게, 반도체 패키지에는 고성능을 갖기 위한 High Input/Output와, 스몰 또는 슬림 폼-팩터(form-factor) 구조가 요구되고 있다.
그리고 회로 기판은 상기 요구를 만족하기 위해 미세한 회로패턴의 구현이 가능한 ETS(Embedded Trace Substrate) 공법으로 제조되고 있다. ETS 공법은 회로 패턴을 절연층 내에 매립하여 제조하는 공법을 의미하며, 에칭으로 인한 회로 손실이 없어 회로 패턴을 미세화하는데 유리하다.
이에 따라, AP(Application Processor) 칩의 실장을 위해 사용되는 회로 기판은 ETS 공법으로 제조된다.
이때, 상기 회로 기판은 AP 칩이 실장되는 영역의 회로 패턴이 미세 패턴이며, 이에 의해 상기 영역에서 SR(Solder Resist)를 배치하지 못하는 문제가 발생한다. 이에 의해, 상기 AP 칩을 실장하기 위한 솔더링 공정에서, 상기 솔더의 흘러 내림에 의해 회로 쇼트와 같은 전기적 신뢰성 문제가 발생하고 있다.
실시 예는 새로운 구조의 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 전기적 신뢰성이 개선된 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 보호층의 오픈 영역에서 발생하는 회로 쇼트 문제를 해결할 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 접속 부재의 흘러내림을 최소화할 수 있는 금속 필러를 포함하는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층 상에 배치된 제1 회로 패턴층; 및 상기 제1 회로 패턴층 상에 배치된 범프를 포함하고, 상기 범프는 서로 다른 금속을 포함하는 복수의 금속층을 포함하고, 상기 복수의 금속층 중 어느 하나는 확산 방지층을 포함한다.
또한, 상기 제1 회로 패턴층은, 상기 제1 절연층의 제1 영역 상에 배치된 제1 패턴부; 및 상기 제1 절연층의 상기 제1 영역과 다른 제2 영역 상에 배치된 제2 패턴부를 포함하고, 상기 제1 패턴부는 복수의 제1 패드 및 상기 복수의 제1 패드 사이의 복수의 트레이스를 포함하고, 상기 범프는 상기 복수의 제1 패드 상에 배치된다.
또한, 상기 범프는, 상기 제1 패드 상에 배치된 제2 금속층; 및 상기 제2 금속층 상에 배치된 제3 금속층을 포함하고, 상기 제2 금속층은 상기 제3 금속층과 다른 금속을 포함하고, 상기 제3 금속층은 확산 방지층을 포함한다.
또한, 상기 범프는 상기 제1 패드와 상기 제2 금속층 사이에 배치된 제1 금속층을 더 포함하고, 상기 제1 금속층은, 상기 제1 회로 패턴층 및 상기 범프의 시드층이다.
또한, 상기 제2 금속층은 상기 제1 패드와 동일한 물질을 포함한다.
또한, 상기 회로 기판은 상기 제1 절연층 상에 배치되고, 상기 제1 영역의 적어도 일부와 수직으로 중첩된 제1 오픈부를 포함하는 제1 보호층을 포함하고, 상기 제1 패턴부의 상기 복수의 트레이스는, 상기 제1 보호층의 상기 제1 오픈부와 수직으로 중첩된다.
또한, 상기 제1 보호층의 상기 제1 오픈부는 상기 제1 영역을 전체적으로 오픈하며, 상기 제1 패턴부의 상기 복수의 제1 패드 및 상기 복수의 트레이스는, 상기 제1 보호층과 수직으로 중첩되지 않는다.
또한, 상기 제3 금속층은 2㎛ 내지 16㎛의 범위의 두께를 가진다.
또한, 상기 범프는, 상기 제3 금속층 상에 배치되고, 상기 제3 금속층과 다른 금속을 포함하는 제4 금속층을 더 포함하고, 상기 제4 금속층은 상기 제1 패드와 동일한 물질을 포함한다.
또한, 상기 제1 보호층은, 상기 제2 영역과 부분적으로 수직으로 중첩되는 제2 오픈부를 포함한다.
또한, 상기 제1 패턴부 및 상기 제2 패턴부의 각각의 상면의 높이는, 상기 제1 절연층의 상면의 높이 이하이다.
또한, 상기 트레이스의 상면은 상기 제1 절연층의 상면보다 낮게 위치하는 부분을 포함한다.
또한, 상기 제1 패드의 상면은, 상기 범프와 수직으로 중첩되는 제1 부분과, 상기 범프와 수직으로 중첩되지 않으며, 상기 제1 부분으로부터 연장되는 제2 부분을 포함하고, 상기 제1 부분의 높이는 상기 제2 부분의 높이보다 크다.
또한, 상기 제2 부분의 상면의 높이는 상기 제1 부분으로부터 멀어질수록 낮다.
한편, 실시 예에 따른 반도체 패키지는 제1 절연층; 상기 제1 절연층 상에 배치된 제1 회로 패턴층; 상기 제1 절연층 상에 배치된 제1 보호층; 상기 제1 회로 패턴층 상에 배치된 범프; 상기 범프 상에 배치된 제1 접속부; 및 상기 제1 접속부 상에 배치된 제1 칩을 포함하고, 상기 제1 회로 패턴층은, 상기 제1 칩과 수직으로 중첩되는 상기 제1 절연층의 제1 영역 상에 배치된 제1 패턴부; 및 상기 제1 칩과 수직으로 중첩되지 않는 상기 제1 절연층의 제2 영역 상에 배치된 제2 패턴부를 포함하고, 상기 제1 패턴부는 복수의 제1 패드 및 상기 복수의 제1 패드 사이의 복수의 트레이스를 포함하고, 상기 범프는, 상기 제1 패드 상에 배치된 제2 금속층; 및 상기 제2 금속층 상에 배치된 제3 금속층을 포함하고, 상기 제1 금속층 및 상기 제2 금속층은 구리를 포함하고, 상기 제3 금속층은 니켈을 포함한다.
또한, 상기 제1 보호층은 상기 제1 영역을 전체적으로 오픈하는 제1 오픈부를 포함하고, 상기 복수의 제1 패드 및 상기 복수의 트레이스는 상기 제1 보호층과 수직으로 중첩되지 않는다.
또한, 상기 제1 보호층은 상기 제2 패턴부와 수직으로 중첩되는 제2 오픈부를 포함하고, 상기 제2 오픈부와 수직으로 중첩된 제2 패턴부 상에 배치되는 제2 접속부; 및 상기 제2 접속부 상에 배치되며, 제2 칩을 포함하는 메모리 기판을 더 포함한다.
또한, 상기 범프는 상기 제3 금속층 상에 배치되고 구리를 포함하는 제4 금속층을 더 포함하고, 상기 제1 접속부는, 상기 제3 금속층과 인접한 영역에서의 구리 함량이 상기 제1 칩과 인접한 영역에서의 구리 함량보다 높다.
실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 전기적 신뢰성 및 물리적 신뢰성을 향상시킬 수 있다.
실시 예의 회로 기판은 제1 절연층, 제1 회로 패턴층 및 제1 보호층을 포함한다. 제1 회로 패턴층은 칩이 실장되는 제1 영역에 배치된 제1 패턴부 및 제1 영역 이외의 제2 영역에 배치된 제2 패턴부를 포함한다. 상기 제1 패턴부는 칩과 연결되는 복수의 제1 패드 및 상기 복수의 제1 패드와 연결되는 복수의 트레이스를 포함한다. 이때, 상기 제1 보호층은 상기 제1 영역을 전체적으로 오픈하는 제1 오픈 영역을 포함한다. 한편, 실시 예의 회로 기판은 상기 제1 패턴부의 상기 제1 패드 상에 배치되는 범프를 포함한다. 이때, 상기 범프는 서로 다른 금속을 포함하는 복수의 금속층을 가진다. 이때, 상기 범프는 니켈을 포함하는 금속층을 포함한다. 상기 니켈은 상기 범프 상에 칩이 실장되는 공정에서의 공정 신뢰성을 향상시킬 수 있다. 예를 들어, 상기 니켈을 포함하는 금속층은 상기 접속부를 구성하는 솔더의 확산을 방지하는 배리어층으로 기능할 수 있다. 이에 의해 실시 예는 상기 제1 보호층이 배치되지 않은 영역으로 상기 접속부가 확산됨에 따라 발생하는 회로 쇼트 문제를 해결할 수 있다.
한편, 상기 범프는 니켈을 포함하는 금속층 상에 구리를 포함하는 금속층을 더 포함한다. 그리고, 상기 접속부는 상기 구리를 포함하는 금속층과 결합한다. 이때, 상기 접속부는 Sn 및 Cu를 포함하는 솔더이다. 이에 따라, 상기 구리를 포함하는 금속층과 상기 접속부 사이에는 Sn+Cu의 화합물이 발생할 수 있다. 이에 의해 실시 예는 상기 접속부와 상기 범프 사이의 결합력을 더욱 향상시킬 수 있다. 나아가, 실시 예는 상기 구리를 포함하는 금속층이 희생층으로 기능하여 상기 접속부의 확산을 더욱 방지할 수 있다.
또한, 실시 예는 회로 기판의 제조 공정을 간소화할 수 있으며, 이에 따른 제조 비용을 절감할 수 있다.
구체적으로 실시 예에서는 하나의 시드층을 이용하여 이의 양면에 각각 제1 회로 패턴층 및 범프를 형성한다. 이에 따라, 실시 예에서는 상기 범프를 형성하기 위한 범프 시드층을 형성하는 공정 및 상기 범프 시드층을 제거하는 공정을 생략할 수 있다.
나아가, 실시 예에서는 상기 범프와 상기 제1 회로 패턴층 사이의 접합력을 향상시킬 수 있다. 즉, 실시 예에서는 하나의 시드층을 사이에 두고, 상기 시드층에 의해 도금된 제1 회로 패턴층 및 상기 시드층에 의해 도금된 범프가 각각 배치된다. 이에 따라, 실시 예에서는 하나의 시드층을 통해 이의 양쪽에 각각 전해도금된 제1 회로 패턴층 및 범프가 형성되며, 이에 따른 상기 제1 회로 패턴층과 상기 범프 사이의 접합력을 향상시킬 수 있다.
또한, 비교 예에서는 상기 범프가 일정 높이를 가지기 위해서 상기 범프의 높이에 대응하게 상기 범프의 폭을 증가시켜야만 했다. 이는, 상기 범프의 폭의 일부분은 상기 범프를 형성하는데 사용한 시드층의 두께가 포함되어야 했기 때문이다. 또한, 비교 예에서의 범프는 패드 상에 시드층 형성 및 전해 도금층 형성 공정을 진행하여 형성된다. 이에 따라 비교 예에서는 상기 패드 상에 순차적으로 추가적인 층이 형성됨에 따라 본원 대비 상기 패드와 범프 사이의 접합력이 확보되지 못한다. 따라서, 비교 예에서는 상기 범프와 상기 패드 사이의 접합력 확보를 위해서, 상기 범프의 폭을 일정 수준 이상으로 증가시켜야만 했다. 이에 반하여, 실시 예에서는 하나의 시드층을 사용하여 제1 회로 패턴층과 상기 범프를 모두 형성한다. 이에 따라, 실시 예에서는 상기 회로 패턴과 상기 범프 사이의 접합력을 확보할 수 있다.
따라서, 실시 예에서는 상기 범프의 폭을 비교 예 대비 줄일 수 있다. 또한, 실시 예에서는 상기 범프의 폭이 감소한다 하더라도, 상기 범프와 상기 회로 패턴층 사이의 접합 강도는 유지될 수 있다.
또한, 실시 예에서는 상기와 같이, 하나의 시드층을 사용하여 상기 제1 회로 패턴과 상기 범프를 모두 형성한다. 이에 따라, 상기 시드층으로 사용된 금속층이 상기 범프의 폭에 전혀 영향을 주지 않는다. 예를 들어, 실시 예에서의 시드층은 범프의 하면에만 배치되며, 상기 범프의 측면에는 배치되지 않는다. 이에 따라, 실시 예에서는 상기 시드층의 두께가 상기 범프의 폭에 전혀 영향을 주지 않으며, 이에 따라 상기 범프의 폭을 줄일 수 있다.
또한, 실시 예는 상기 범프의 피치를 줄일 수 있으며, 이에 따라, 상기 제1 회로층 패턴 상에 서로 다른 복수의 애플리케이션 프로세서 칩이 배치될 수 있는 공간을 확보할 수 있다. 따라서, 실시 예에서는 회로 기판 및 이를 포함하는 반도체 패키지의 부피를 줄일 수 있다. 즉, 제1 회로 패턴층의 제1 패드의 피치는 복수의 범프 사이의 피치를 기준으로 결정된다. 예를 들어, 상기 제1 패드의 피치를 줄일 수 있더라도, 상기 범프의 피치를 줄이지 못하는 경우, 제1 패드의 피치는 상기 범프의 피치에 대응하게 증가할 수밖에 없다. 그리고 실시 예는 상기 범프의 폭을 줄이는 것에 의해 상기 범프의 피치를 줄일 수 있다. 나아가, 실시 예는 상기 범프의 피치를 줄이는 것에 의해 상기 복수의 제1 패드 사이의 피치를 줄일 수 있다. 이에 의해 실시 예는 회로 집적도를 더욱 향상시킬 수 있고, 회로 기판 및 반도체 패키지의 부피를 감소시킬 수 있다.
또한, 실시 예에서는 최외측의 제1 회로 패턴층이 안정적으로 보호될 수 있도록 한다. 예를 들어, 실시 예의 최외측에 배치된 제1 회로 패턴층의 트레이스의 상면은 하측 방향으로 오목한 곡면을 가진다. 이에 따라, 실시 예에서는 상기 트레이스가 상기 절연층 상면에서 비교 예 대비 더욱 깊게 매립된 구조를 가지도록 하고, 이에 따라 다양한 사용 환경에서 상기 트레이스가 안정적으로 보호될 수 있도록 한다.
도 1은 제1 비교 예에 따른 반도체 패키지의 단면도이다.
도 2는 제2 비교 예에 따른 반도체 패키지의 단면도이다.
도 3은 실시 예에 따른 회로 기판의 단면도이다.
도 4는 제1 회로 패턴층의 일부 영역을 확대한 평면도이다.
도 5는 제1 실시 예에 따른 도 3의 범프의 층 구조를 나타낸 단면도이다.
도 6은 제2 실시 예에 따른 도 3의 범프의 층 구조를 나타낸 단면도이다.
도 7은 도 3의 제1 회로 패턴층의 층 구조를 설명하기 위한 도면이다.
도 8은 제1 실시 예에 따른 반도체 패키지 나타낸 도면이다.
도 9는 제2 실시 예에 따른 반도체 패키지 나타낸 도면이다.
도 10 내지 도 25는 도 3에 도시된 회로 기판의 제조 방법을 공정순으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.
- 비교 예 -
실시 예의 설명에 앞서, 본원의 실시 예의 회로 기판과 비교되는 비교 예에 대해 설명하기로 한다.
도 1은 제1 비교 예에 따른 반도체 패키지의 단면도이고, 도 2는 제2 비교 예에 따른 반도체 패키지의 단면도이다.
도 1 및 도 2를 참조하면, 제1 및 제2 비교 예에 따른 회로 기판은 절연층(10)을 포함한다.
그리고 절연층(10)의 상면에는 제1 회로 패턴층(20)이 배치된다. 그리고, 절연층(10)의 하면에는 제2 회로 패턴층(30)이 배치된다.
이때, 회로 기판의 회로 패턴층은 미세화가 요구된다. 이에 따라 회로 기판은 회로 패턴층의 미세화에 유리한 ETS(Embedded Trace Substrate) 구조를 가진다. 따라서, 제1 회로 패턴층(20)은 상기 절연층(10)의 상면에 매립된 구조를 가진다.
그리고 관통 전극(40)은 상기 절연층(10)을 관통한다. 상기 관통 전극(40)은 상기 제1 회로 패턴층(20) 및 제2 회로 패턴층(30)을 전기적으로 연결한다.
또한, 제1 보호층(50)은 상기 절연층(10)의 상면에 배치된다. 또한, 제2 보호층(60)은 상기 절연층(10)의 하면에 배치된다.
이때, 상기 제1 보호층(50) 및 제2 보호층(60)은 오픈 영역(SRO)을 포함한다. 상기 오픈 영역(SRO)은 상기 제1 보호층(50) 및 제2 보호층(60)을 노광 및 현상하는 것에 의해 형성된다.
이때, 상기 제1 보호층(50) 및 제2 보호층(60)에 형성될 수 있는 오픈 영역(SRO)의 사이즈에는 제약이 있다. 예를 들어, 상기 오픈 영역(SRO)은 최소 40㎛ 이상의 폭을 가진다. 이는 상기 제1 보호층(50) 및 제2 보호층(60)의 노광 공정이 공정 능력에 의한 것이다.
여기에서, 상기 제1 회로 패턴층(20)은 칩(70)이 배치되는 패드(미도시) 및 상기 패드와 연결되는 트레이스(미도시)를 포함한다. 상기 패드 및 트레이스는 상기 칩(70)과 연결되는 미세 패턴이다. 예를 들어, 상기 트레이스의 선폭 및 간격은 12㎛ 이하, 10㎛ 이하, 또는 5㎛ 이하를 가진다.
이에 따라, 절연층(10)의 상면 영역 중 상기 칩(70)과 연결되는 패드 및 트레이스가 배치되는 실장 영역에서는 상기 제1 보호층(50)의 오픈 영역(SRO)을 형서하기 어렵다. 따라서, 상기 실장 영역에는 상기 제1 보호층(50)이 배치되지 않는 구조를 가진다.
한편, 상기 실장 영역에는 칩(70)이 배치된다. 상기 칩(70)은 프로세서 칩을 포함한다. 상기 칩(70)은 하면에 단자에 대응하는 칩 범프(75)를 포함한다. 그리고, 상기 칩(70)은 접속부(80)를 통해 상기 실장 영역의 제1 회로 패턴층(20) 상에 부착 및 고정된다. 상기 접속부(80)는 상기 칩 범프(75)와 상기 제1 회로 패턴층(20) 사이에 배치되는 솔더이다.
도 1의 제1 비교 예에서는 상기 제1 회로 패턴층(20)과 상기 칩 범프(75) 사이에 상기 접속부(80)가 배치되는 구조를 가진다. 이때, 상기 접속부(80)가 배치되는 제1 회로 패턴층(20)의 주위에는 제1 보호층(50)이 배치되지 않는다. 예를 들어, 상기 제1 보호층(50)은 상기 실장 영역을 전체적으로 오픈하는 오픈 영역을 가진다. 따라서, 상기 실장 영역에 배치된 패드 및 트레이스들의 상면은 회로 기판의 상측으로 노출된 구조를 가진다. 이에 따라, 제1 비교 예는 상기 접속부(80)를 이용한 솔더링 공정에서 솔더의 확산이 진행된다. 이에 의해, 제1 비교 예는 도 1의 'A' 영역과 같이, 상기 솔더의 확산에 의해 상기 접속부(80)가 이웃하는 다른 패드 또는 트레이스와 접촉하는 회로 쇼트가 발생하는 문제가 있다.
이때, 도 2의 제2 비교 예와 같이, 제2 비교 예에서는 상기 실장 영역의 제1 회로 패턴층(20)의 패드 상에 범프(90)를 배치하고 있다. 그리고 상기 접속부(80)는 상기 범프(90) 상에 배치된다. 그러나 상기 접속부(80)는 상기 범프(90)의 측면을 따라 확산된다. 그리고, 상기 범프(90)의 측면을 따라 확산된 솔더는 도 2의 'B' 영역과 같이 이웃하는 다른 패드 또는 트레이스와 접속하게 된다.
또한, 제2 비교 예에서는 상기 범프(90)가 배치된 구조에서 상기 솔더의 확산을 방지하기 위해, 상기 실장 영역 상에 얇은 두께의 제1 보호층(50)을 형성하고 있다. 상기 실장 영역에 상기 제1 보호층(50)을 배치하는 경우, 상기 회로 쇼트 문제를 해결할 수는 있지만, 이에 의한 제조 공정이 복잡해지는 문제가 있다. 그리고 상기 오픈 영역의 형성 공정에서의 능력에 따라 상기 패드의 상면이 상기 제1 보호층(50)으로 덮이는 문제가 발생하여 상기 칩(70)과의 전기적 연결성에 문제가 발생할 수 있다.
또한, 최근 전기/전자 제품의 고성능화가 진행됨에 따라 한정된 크기의 기판에 더 많은 수의 패키지를 부착하기 위한 기술들이 연구되고 있다. 그리고 애플리케이션 프로세서(AP: Application Processor)에서 처리되는 기능이 증가하고, 프로세서 칩의 단자의 개수가 증가하고 있다. 이에 의해, 상기 실장 영역에 배치되는 회로 패턴층의 초미세화가 요구된다. 또한, 상기 기능의 증가에 의해 하나의 회로 기판 상에 적어도 2개의 프로세서 칩의 실장이 요구되고 있다. 따라서, 상기 실장 영역에 상기 제1 보호층(50)을 배치하는 것은 더욱 어려워지고 있다. 이에 따라, 상기 실장 영역에서의 회로 쇼트 문제를 해결할 수 있는 방안이 모색되고 있다.
-전자 디바이스 -
실시 예의 설명에 앞서, 실시 예의 반도체 패키지를 포함하는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지에는 적어도 하나의 칩이 실장될 수 있다. 크게, 상기 반도체 패키지에는, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩과, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 실장될 수 있다.
이때, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
이하에서는 실시 예에 따른 회로 기판 및 이를 포함하는 반도체 패키지에 대해 설명하기로 한다.
- 회로 기판 -
도 3은 실시 예에 따른 회로 기판의 단면도이고, 도 4는 제1 회로 패턴층의 일부 영역을 확대한 평면도이고, 도 5는 제1 실시 예에 따른 도 3의 범프의 층 구조를 나타낸 단면도이고, 도 6은 제2 실시 예에 따른 도 3의 범프의 층 구조를 나타낸 단면도이며, 도 7은 도 3의 제1 회로 패턴층의 층 구조를 설명하기 위한 도면이다.
이하에서는 도 3 내지 도 7을 참조하여, 실시 예에 따른 회로 기판에 대해 구체적으로 설명하기로 한다.
실시 예의 회로 기판은 적어도 1개의 칩이 실장될 수 있도록 하는 실장 공간을 제공한다.
예를 들어, 실시 예의 회로 기판은 1개의 칩이 실장되는 실장 공간을 제공할 수 있고, 이와 다르게 2개 이상의 칩이 실장되는 복수의 실장 공간을 제공할 수 있다.
또한, 상기 회로 기판에는 1개의 프로세서 칩이 실장될 수 있다. 또한, 상기 회로 기판에는 서로 다른 기능을 하는 적어도 2개의 프로세서 칩이 실장될 수 있다. 또한, 상기 회로 기판에는 1개의 프로세서 칩 및 1개의 메모리 칩이 실장될 수 있다. 또한, 상기 회로 기판에는 서로 다른 기능을 하는 2개 이상의 프로세서 칩 및 1개 이상의 메모리 칩이 실장될 수 있다.
회로 기판은 절연층(110)을 포함한다. 상기 절연층(110)은 적어도 1층 이상의 층수를 가질 수 있다.
이때, 도 3에서는 상기 회로 기판이 3층의 절연층을 포함하는 것으로 도시하였으나, 이에 한정되는 것은 아니다.
예를 들어, 상기 회로 기판은 2층 이하의 절연층을 포함할 수 있고, 이와 다르게 4층 이상의 절연층을 포함할 수 있다.
다만, 이하에서는 설명의 편의를 위해, 상기 회로 기판이 3층의 절연층을 포함하는 것으로 하여 설명한다.
상기 절연층(110)은 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)을 포함할 수 있다.
제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나는 유리 또는 플라스틱을 포함할 수 있다. 예를 들어, 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나는 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함할 수 있다. 예를 들어, 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나는 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함할 수 있다. 예를 들어, 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나는 사파이어를 포함할 수 있다. 예를 들어, 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나는 광등방성 필름을 포함할 수 있다. 예를 들어, 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나는 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA)를 포함할 수 있다. 예를 들어, 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나는 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나는 열경화성 수지 또는 열가소성 수지에 실리카 또는 알루미나의 무기필러가 배치된 구조를 가질 수 있다. 예를 들어, 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나는 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다. 예를 들어, 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나는 RCC(Resin coated copper)를 포함할 수 있다.
제1 절연층(111)은 회로 기판의 제1 외층 절연층일 수 있다. 예를 들어, 제1 절연층(111)은 복수의 절연층 중 최상측에 배치된 절연층일 수 있다. 제2 절연층(112)은 회로 기판의 내층 절연층일 수 있다. 예를 들어, 제2 절연층(112)은 제1 외층 절연층과 제2 외층 절연층 사이에 배치된 중간 절연층일 수 있다. 예를 들어, 제3 절연층(113)은 제2 외층 절연층일 수 있다. 예를 들어, 제3 절연층(113)은 복수의 절연층 중 최하측에 배치된 절연층일 수 있다.
이때, 실시 예의 회로 기판이 1층의 절연층을 포함하는 경우, 상기 절연층(110)은 제1 절연층(111)만을 포함할 수 있다. 예를 들어, 실시 예의 회로 기판이 2층의 절연층을 포함하는 경우, 상기 절연층(110)은 상기 제1 절연층(111) 및 제3 절연층(113)을 포함할 수 있다. 예를 들어, 실시 예의 회로 기판이 4층 이상의 절연층을 포함하는 경우, 상기 제2 절연층(112)은 복수의 절연층을 포함할 수 있다.
상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 각각은 10㎛ 내지 100㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 각각은 15㎛ 내지 80㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 각각은 각각 20㎛ 내지 50㎛의 범위의 두께를 가질 수 있다.
이때, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 각각의 두께는, 서로 다른 층에 배치된 회로 패턴층들 사이의 두께 방향으로의 거리에 대응할 수 있다.
예를 들어, 제1 절연층(111)의 두께는 제1 회로 패턴층(121)의 하면과 제2 회로 패턴층(122)의 상면 사이의 수직 거리를 의미할 수 있다. 예를 들어, 제2 절연층(112)의 두께는 제2 회로 패턴층(122)의 하면과 제3 회로 패턴층(123) 사이의 수직 거리를 의미할 수 있다. 예를 들어, 제3 절연층(113)의 두께는 제3 회로 패턴층(123)의 하면과 제4 회로 패턴층(124) 사이의 수직 거리를 의미할 수 있다.
상기 제1 절연층(111)의 상면은 복수의 영역으로 구분될 수 있다. 예를 들어, 상기 제1 절연층(111)은 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 상기 제1 영역(R1)은 칩이 배치되는 칩 실장 영역일 수 있다. 상기 제2 영역(R2)은 상기 제1 영역(R1)을 제외한 영역일 수 있다.
상기 절연층(110)의 표면에는 회로 패턴층이 배치된다.
예를 들어, 상기 제1 절연층(111)의 상면에는 제1 회로 패턴층(121)이 배치된다. 예를 들어, 상기 제1 절연층(111)의 하면 또는 제2 절연층(112)의 상면에는 제2 회로 패턴층(122)이 배치된다. 예를 들어, 상기 제2 절연층(112)의 하면 또는 제3 절연층(113)의 상면에는 제3 회로 패턴층(123)이 배치된다. 예를 들어, 상기 제3 절연층(113)의 하면에는 제4 회로 패턴층(124)이 배치된다.
실시 예에서, 회로 기판은 ETS(Embedded Trace Substrate) 공법을 이용하여 제조될 수 있다. 이에 따라, 상기 회로 기판에 포함된 복수의 회로 패턴들 중 적어도 하나는 ETS 구조를 가질 수 있다. 예를 들어, 상기 회로 기판의 최외층에 배치된 회로 패턴들 중 어느 하나의 최외층 회로 패턴층은 절연층에 매립될 수 있다.
예를 들어, 제1 절연층(111)의 상면에 배치된 제1 회로 패턴층(121)은 ETS 구조를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴층(121)은 상기 회로 기판의 제1 최외측에 배치된 회로 패턴층일 수 있다. 이에 따라, 상기 제1 회로 패턴층(121)의 상면은 상기 회로 기판의 제1 최외측으로 노출될 수 있다. 상기 제1 회로 패턴층(121)의 측면 및 하면은 상기 제1 절연층(111)으로 덮일 수 있다.
한편, 실시 예에서, 상기 제1 회로 패턴층(121)의 상면은 상기 제1 절연층(111)의 상면보다 낮게 위치할 수 있다. 예를 들어, 상기 제1 회로 패턴층(121)의 상면은 상기 제1 절연층(111)의 최상단보다 낮게 위치하는 부분을 포함할 수 있다. 예를 들어, 상기 제1 절연층(111)의 상면의 적어도 일부는 상기 제1 회로 패턴층(121)의 상면보다 높게 위치할 수 있다. 예를 들어, 상기 제1 회로 패턴층(121)의 상면의 적어도 일부는 상기 제1 절연층(111)의 상면과 동일 평면상에 위치할 수 있다.
정리하면, 상기 제1 회로 패턴층(121)의 상면의 제1 부분은 상기 제1 절연층(111)의 상면과 동일 평면상에 위치할 수 있다. 또한, 상기 제1 회로 패턴층(121)의 상면의 제2 부분은 상기 제1 절연층(111)의 상면보다 낮게 위치할 수 있다.
예를 들어, 제2 회로 패턴층(122)은 상기 제1 절연층(111)의 하면으로부터 하측 방향으로 돌출될 수 있다. 예를 들어, 제2 회로 패턴층(122)은 상기 제2 절연층(112)의 상면에 매립된 구조를 가질 수 있다. 상기 제2 회로 패턴층(122)의 측면 및 하면은 상기 제2 절연층(112)으로 덮일 수 있다.
예를 들어, 제3 회로 패턴층(123)은 상기 제2 절연층(112)의 하면으로부터 하측 방향으로 돌출될 수 있다. 예를 들어, 제3 회로 패턴층(123)은 상기 제3 절연층(113)의 상면에 매립된 구조를 가질 수 있다. 상기 제3 회로 패턴층(123)의 측면 및 하면은 상기 제3 절연층(113)으로 덮일 수 있다.
예를 들어, 제4 회로 패턴층(124)은 상기 제3 절연층(113)의 하면으로부터 하측 방향으로 돌출된 구조를 가질 수 있다. 예를 들어, 제4 회로 패턴층(124)은 회로 기판의 제2 최외측에 배치된 회로 패턴층일 수 있다. 이에 따라, 상기 제4 회로 패턴층(124)의 측면 및 하면은 상기 회로 기판의 제2 최외측으로 노출될 수 있다.
한편, 실시 예의 회로 패턴들은 트레이스 및 패드를 포함할 수 있다. 예를 들어, 회로 기판의 제1 및 제2 최외측에 배치된 제1 회로 패턴층(121) 및 제4 회로 패턴층(124)은 칩이 실장되는 실장 패드 또는 외부 기판과 연결되는 단자 패드를 포함할 수 있다. 또한, 상기 제1 회로 패턴층(121) 및 제4 회로 패턴층(124)은 상기 실장 패드 또는 단자 패드와 연결되는 기다란 배선의 트레이스를 포함할 수 있다.
상기 회로 패턴층들은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한, 상기 회로 패턴층들은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 회로 패턴층들은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 제1 회로 패턴층(121), 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124) 각각은 각각 5㎛ 내지 20㎛의 범위의 두께를 가질 수 있다. 예를 들어, 제1 회로 패턴층(121), 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124) 각각은 각각 6㎛ 내지 17㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로 패턴층(121), 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124)은 각각 7㎛ 내지 13㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로 패턴층(121), 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124)의 각각의 두께가 5㎛ 미만이면, 저항이 증가하여 신호 전송 효율이 감소할 수 있다. 예를 들어, 상기 제1 회로 패턴층(121), 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124)의 각각의 두께가 5㎛ 미만이면, 신호 전송 손실이 증가할 수 있다. 예를 들어, 상기 제1 회로 패턴층(121), 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124)의 각각의 두께가 20㎛를 초과하면, 회로 패턴들의 선폭이 증가하고, 이에 따른 회로 기판의 전체적인 부피가 증가할 수 있다.
한편, 실시 예의 제1 회로 패턴층(121)은 미세 패턴을 포함할 수 있다. 또한, 이에 대응하게 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124)도 미세 패턴을 포함할 수 있다.
다만, 실시 예에서의 회로 기판은 제1 절연층(111)의 상부에 반도체 패키지의 칩이 실장되는 실장 영역을 포함한다. 그리고, 상기 제1 회로 패턴층(121)은 적어도 하나의 칩과 연결되는 제1 패드 및 상기 제1 패드와 연결되는 트레이스를 포함한다.
그리고 실시 예는 제한된 공간 내에서 상기 칩과 연결되는 제1 패드 및 트레이스가 모두 배치될 수 있도록 상기 제1 회로 패턴층(121)을 미세화한다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 제1 회로 패턴층(121)의 미세 패턴들은 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124) 중 적어도 하나에도 적용될 수 있을 것이다. 이하에서는, 제1 회로 패턴층(121)을 기준으로 설명한다.
제1 회로 패턴층(121)은 복수의 패턴부를 포함할 수 있다.
예를 들어, 상기 제1 회로 패턴층(121)은 제1 영역(R1)에 배치된 제1 패턴부(121b)를 포함할 수 있다. 예를 들어, 제1 회로 패턴층(121)은 제2 영역(R2)에 배치된 제2 패턴부(121a)를 포함할 수 있다.
상기 제1 패턴부(121b)는 제1 절연층(111)의 상면 중 반도체 패키지의 칩이 배치되는 칩 실장 영역에 배치된다. 예를 들어, 상기 제1 패턴부(121b)는 프로세서 칩과 연결되는 복수의 제1 패드(121b1) 및 트레이스(121b2)를 포함할 수 있다. 상기 제1 패턴부(121b)는 미세 패턴일 수 있다.
상기 제1 패드(121b1)는 제1 폭(W1)을 가질 수 있다. 예를 들어, 상기 제1 패드(121b1)의 평면 형상이 원형인 경우, 상기 제1 폭(W1)은 상기 제1 패드(121b1)의 직경을 의미할 수 있다. 또한, 상기 제1 패드(121b1)의 평면 형상이 타원형인 경우, 상기 제1 폭(W1)은 상기 제1 패드(121b1)의 단축 방향으로의 직경을 의미할 수 있다.
상기 제1 패드(121b1)의 제1 폭(W1)은 2㎛ 내지 20㎛의 범위를 가질 수 있다. 바람직하게, 상기 제1 패드(121b1)의 제1 폭(W1)은 3㎛ 내지 18㎛의 범위를 가질 수 있다. 더욱 바람직하게, 상기 제1 패드(121b1)의 제1 폭(W1)은 3.5㎛ 내지 17.5㎛의 범위를 가질 수 있다. 상기 제1 패드(121b1)의 제1 폭(W1)이 2㎛ 미만이면, 회로 기판상에 실장되는 칩과의 전기적 연결성이 저하될 수 있다. 상기 제1 패드(121b1)의 제1 폭(W1)이 2㎛ 미만이면, 상기 제1 패드를 통해 전달되는 신호의 허용 전류가 감소할 수 있다. 그리고 상기 허용 전류가 감소하는 경우, 신호 전달 특성이 저하될 수 있다. 상기 제1 패드(121b1)의 제1 폭(W1)이 20㎛를 초과하면, 제한된 공간 내에서 칩과 연결되는 모든 제1 패드를 배치하기 어려울 수 있다. 상기 제1 패드(121b1)의 제1 폭(W1)이 20㎛를 초과하면, 회로 기판의 부피 및 반도체 패키지의 부피가 증가할 수 있다.
한편, 상기 제1 패드(121b1)는 적용 제품군에 따라 노멀한 사이즈를 가질 수 있다. 예를 들어, 제1 패드(121b1)의 폭은 15㎛ 내지 70㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 패드(121b1)의 폭은 18㎛ 내지 65㎛ 사이의 범위를 가질 수 있다. 예를 들어, 제1 패드(121b1)의 폭은 20㎛ 내지 60㎛ 사이의 범위를 가질 수 있다.
상기 트레이스(121b2)의 선폭(W2)은 12㎛ 이하일 수 있다. 예를 들어, 상기 트레이스(121b2)의 선폭(W2)은 10㎛ 이하일 수 있다. 예를 들어, 상기 트레이스(121b2)의 선폭(W2)은 8㎛ 이하일 수 있다. 예를 들어, 상기 트레이스(121b2)의 선폭(W2)은 6㎛ 이하일 수 있다.
예를 들어, 상기 트레이스(121b2)의 선폭(W2)은 1㎛ 내지 12㎛의 범위를 가질 수 있다. 바람직하게, 상기 트레이스(121b2)의 선폭(W2)은 1.2㎛ 내지 11.5㎛의 범위를 가질 수 있다. 더욱 바람직하게, 상기 트레이스(121b2)의 선폭(W2)은 1.5㎛ 내지 10㎛의 범위를 가질 수 있다.
상기 트레이스(121b2)의 선폭(W2)이 1㎛ 미만이면, 상기 트레이스(121b2)의 신호 저항이 증가하고, 이에 따른 상기 회로 기판에 배치되는 칩과의 정상적인 통신이 어려울 수 있다. 또한, 상기 트레이스(121b2)의 선폭(W2)이 1㎛ 미만이면, 이의 구현이 어려울 뿐 아니라, 제조 공정에서 상기 트레이스(121b2)가 쉽게 무너지는 신뢰성 문제가 발생할 수 있다. 또한, 상기 트레이스(121b2)의 선폭(W2)이 12㎛를 초과하면, 제한된 공간 내에 상기 제1 패드(121b1)와 연결되는 트레이스(121b2)를 모두 배치하기 어려울 수 있다. 상기 트레이스(121b2)의 선폭(W2)이 12㎛를 초과하면, 회로 기판 및 반도체 패키지의 부피가 증가할 수 있다.
상기 제1 패턴부(121b)의 간격(W3)은 1㎛ 내지 10㎛의 범위를 가질 수 있다. 예를 들어, 상기 제1 패턴부(121b)의 간격(W3)은 1.2㎛ 내지 9.5㎛의 범위를 가질 수 있다. 예를 들어, 상기 제1 패턴부(121b)의 간격(W3)은 1.5㎛ 내지 9㎛의 범위를 가질 수 있다. 이때, 상기 간격(W3)은 이웃하는 제1 패턴부(121b) 사이의 이격 거리를 의미할 수 있다. 예를 들어, 상기 간격(W3)은 이웃하는 복수의 트레이스(121b2)들 사이의 이격 거리를 의미할 수 있다. 예를 들어, 상기 간격(W3)은 이웃하는 제1 패드(121b1)들 사이의 이격 거리를 의미할 수 있다. 예를 들어, 상기 간격(W3)은 이웃하는 제1 패드와 트레이스 사이의 이격 거리를 의미할 수 있다.
상기 간격(W3)이 1㎛ 미만이면, 서로 이웃하는 패턴부들이 서로 연결됨에 따른 전기적 쇼트가 발생할 수 있다. 상기 간격(W3)이 1㎛ 미만이면, 이웃하는 패턴부로 전달되는 신호 간의 간섭이 발생할 수 있다. 또한, 상기 간격(W3)이 10㎛를 초과하면, 제한된 공간 내에서 모든 제1 패드(121b1) 및 트레이스(121b2)를 배치하기 어려울 수 있다. 상기 간격(W3)이 10㎛를 초과하면, 회로 기판 및 반도체 패키지의 부피가 증가할 수 있다.
상기 제2 패턴부(121a)는 상기 제1 패턴부(121b)에 대응하는 폭 및 간격을 가질 수 있다. 다만, 상기 제2 패턴부(121a)는 상기 제1 패턴부(121b)에 비해 미세화가 요구되지 않는다. 이에 따라, 상기 제2 패턴부(121a)는 상기 제1 패턴부(121b)보다 큰 폭 및 간격을 가질 수 있다. 상기 제2 패턴부(121a)는 외부 기판(예를 들어, 인터포져 또는 메모리 기판)과 연결되는 제2 패드(미도시)를 포함할 수 있다.
상기 트레이스(121b2)의 상면의 적어도 일부는 상기 제1 절연층(111)의 상면보다 낮게 위치할 수 있다. 예를 들어, 상기 트레이스(121b2)의 상면의 중앙 부분은 상기 트레이스(121b2)의 상면의 가장자리 부분보다 낮게 위치할 수 있다. 예를 들어, 상기 트레이스(121b2)의 상면은 하면을 향하여 오목한 곡면을 포함할 수 있다.
다만, 실시 예는 이에 한정되지 않으며, 상기 트레이스(121b2)의 상면은 전체적으로 상기 제1 절연층(111)의 상면보다 낮은 플랫한 직선을 가질 수도 있을 것이다. 상기 트레이스(121b2)의 형상은 상기 제1 회로 패턴층(121)을 제조하는데 사용된 시드층의 에칭 공정에 의해 나타날 수 있다.
이때, 실시 예에서는 상기와 같이 트레이스(121b2)의 상면이 오목한 곡면을 포함하도록 하여, 상기 트레이스(121b2)의 신뢰성을 향상시킬 수 있도록 한다. 상기 트레이스(121b2) 상에는 보호층이 배치되지 않는다. 이에 따라, 상기 트레이스(121b2)는 반도체 패키지의 제조 공정 등에서 데미지를 받을 수 있다. 이때, 실시 예는 트레이스(121b2)의 상면이 하측 방향으로 오목한 곡면을 가지도록 한다. 이에 따라, 실시 예는 상기 트레이스(121b2)를 더욱 안정적으로 보호할 수 있으며, 이에 따른 신뢰성을 향상시킬 수 있도록 한다.
한편, 상기 제1 패드(121b1)의 상면은 부분적으로 오목할 수 있다.
예를 들어, 상기 제1 패드(121b1)는 복수의 부분으로 구분된다. 예를 들어, 상기 제1 패드(121b1)는 추후 설명할 범프(150)의 하면과 수직으로 중첩되는 제1 부분(121b1a)을 포함한다. 또한, 상기 제1 패드(121b1)는 상기 범프(150)의 하면과 수직으로 중첩되지 않는 제2 부분(121b1b)을 포함할 수 있다.
상기 제1 패드(121b1)의 제1 부분(121b1a)의 상면과 제2 부분(121b1b)의 상면은 서로 다른 높이를 가질 수 있다. 예를 들어, 상기 제1 패드(121b1)의 제1 부분(121b1a)과 제2 부분(121b1b)은 서로 다른 단면 형상을 가질 수 있다. 예를 들어, 상기 제1 패드(121b1)의 상기 제1 부분(121b1a)의 상면은 상기 제2 부분(121b1b)의 상면의 적어도 일부보다 높게 위치할 수 있다. 예를 들어, 상기 제1 패드(121b1)의 상기 제2 부분(121b1a)은 상기 제1 부분(121b1a)으로부터 멀어질수록 높이 또는 두께가 작아질 수 있다.
예를 들어, 상기 제1 패드(121b1)의 제2 부분(121b1b)의 상면은 오목한 곡면을 가질 수 있다. 그리고, 상기 제1 패드(121b1)의 제2 부분(121b1b)은 상기 제1 부분(121b1a)으로부터 멀어질수록 상기 제1 부분(121b1a)과의 단차가 증가할 수 있다.
상기 제1 패드(121b1)의 상면의 단차는 이하에서 설명되는 범프(150)에 의해 나타날 수 있다.
구체적으로, 실시 예의 회로 기판은 상기 제1 패드(121b1) 상에 배치되는 범프(150)를 포함한다. 상기 범프(150)는 상기 제1 패드(121b1) 상에 일정 높이를 가지고 배치된다. 상기 범프(150)는 상기 제1 패드(121b1) 상에 칩의 안정적인 실장을 위해 제공될 수 있다.
상기 범프(150)는 복수의 층을 포함할 수 있다. 예를 들어, 상기 범프(150)는 서로 다른 금속을 포함하는 복수의 층으로 구성될 수 있다.
상기 범프(150)는 제1 금속층(151)을 포함할 수 있다. 상기 제1 금속층(151)은 상기 제1 패드(121b1)의 상면 위에 부분적으로 배치될 수 있다. 예를 들어, 상기 제1 금속층(151)은 상기 제1 패드(121b1)의 상기 제1 부분(121b1a)의 상면에 배치될 수 있다. 상기 제1 금속층(151)은 상기 제1 패드(121b1)의 상기 제1 부분(121b1a)과 수직으로 중첩될 수 있다. 상기 제1 금속층(151)은 상기 제1 패드(121b1)의 상기 제2 부분(121b1b)과 수직으로 중첩되지 않을 수 있다. 상기 제1 금속층(151)은 제1 금속을 포함한다. 상기 제1 금속은 구리일 수 있으나, 이에 한정되지는 않는다.
상기 제1 금속층(151)은 상기 제1 패드(121b1)와 동일한 물질을 포함할 수 있다. 바람직하게, 상기 제1 금속층(151)은 구리를 포함할 수 있다.
이때, 상기 제1 금속층(151)이 범프(150)의 구성인 것으로 설명하나, 이에 한정되지 않는다. 예를 들어, 제1 금속층(151)은 상기 제1 패드(121b1)의 구성, 다시 말해서 제1 회로 패턴층(121)의 구성일 수 있다. 이는, 상기 제1 금속층(151)이 상기 제1 회로 패턴층(121)의 시드층이기 때문이다. 따라서, 상기 제1 금속층(151)을 제1 회로 패턴층(121)의 구성에 포함시키는 경우, 실시 예의 범프(150)는 상기 제1 금속층(151)을 제외한 제2 금속층(152), 및 제3 금속층(153)을 포함할 수도 있을 것이다.
상기 범프(150)는 상기 제1 금속층(151) 상에 배치되는 제2 금속층(152)을 포함한다. 상기 제2 금속층(152)은 상기 제1 금속층(151) 상에 일정 높이를 가지고 배치된다. 상기 제2 금속층(152)은 상기 제1 금속층(151)과 동일한 제1 금속을 포함할 수 있다. 예를 들어, 상기 제2 금속층(152)은 상기 제1 금속층(151)과 동일한 구리를 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 상기 제2 금속층(152)은 상기 제1 패드(121b1)와 동일한 물질을 포함할 수 있다.
상기 범프(150)는 상기 제2 금속층(152) 상에 배치되는 제3 금속층(153)을 포함한다. 상기 제3 금속층(153)은 상기 제2 금속층(152) 상에 일정 높이를 가지고 배치된다. 상기 제3 금속층(153)은 상기 제1 금속층(151) 및 제2 금속층(152)과는 다른 제2 금속을 포함한다. 상기 제3 금속층(153)은 솔더의 확산을 방지하는 특성을 가진 금속을 포함할 수 있다. 상기 제3 금속층(153)은 확산 방지층이라고 할 수 있다. 상기 제3 금속층(153)은 솔더의 확산을 방지할 수 있고, 이를 위해 니켈을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 제3 금속층(153)은 솔더의 확산을 방지하는 특성을 가진 니켈 이외의 다른 금속을 포함할 수도 있을 것이다.
상기 제1 금속층(151)은 상기 제1 회로 패턴층(121)을 전해 도금하기 위해 사용된 시드층일 수 있다. 나아가, 상기 제1 금속층(151)은 상기 제2 금속층(152) 및 제3 금속층(153)을 전해 도금하기 위해 사용된 시드층일 수 있다.
예를 들어, 상기 제1 금속층(151)은 화학동도금층일 수 있다. 예를 들어, 상기 제1 금속층(151)은 구리 포일일 수 있다. 예를 들어, 상기 제1 금속층(151)은 동박층일 수 있다.
즉, 실시 예의 회로 기판은 캐리어 보드(추후 설명)를 구성하는 구리 포일을 시드층으로 하여, 상기 제1 회로 패턴층(121)을 형성하는 공정을 진행한다. 즉, 제1 회로 패턴층(121)은 상기 캐리어 보드의 구리 포일을 시드층으로 전해도금을 하여 형성한 전해 도금층일 수 있다. 이때, 실시 예에서는 상기 제1 회로 패턴층(121)의 시드층으로 사용된 상기 캐리어 보드의 구리 포일을 제거하지 않고, 이를 이용하여 상기 범프(150)의 제2 금속층(152) 및 제3 금속층(153)을 형성한다.
즉, 상기 제1 금속층(151)은 상기 캐리어 보드를 구성한 금속층일 수 있다. 예를 들어, 상기 제1 금속층(151)은 상기 캐리어 보드를 구성한 구리 포일일 수 있다. 예를 들어, 상기 제1 금속층(151)은 상기 캐리어 보드를 구성한 동박층일 수 있다. 예를 들어, 상기 제1 금속층(151)은 상기 제1 회로 패턴층(121)을 형성하기 위해 사용한 시드층일 수 있다. 나아가, 상기 제1 금속층(151)은 상기 제2 금속층(152)을 형성하기 위해 사용한 시드층일 수 있다.
결론적으로, 실시 예에서는 하나의 시드층을 이용하여 이의 양면에 각각 상기 제1 회로 패턴층(121) 및 상기 범프(150)를 형성한다.
여기에서, 상기 제1 금속층(151)은 범프(150)의 일 구성인 것으로 하였으나, 상기 제1 금속층(151)은 상기 범프(150)의 일 구성일 뿐 아니라, 상기 제1 회로 패턴층(121)의 일 구성일 수도 있을 것이다.
상기와 같이 실시 예에서는 하나의 시드층을 이용하여 이의 양쪽에서 각각 전해 도금을 진행한 것에 의해, 상기 제1 회로 패턴층(121)과 범프(150)를 형성할 수 있다.
이에 따라, 실시 예에서는 상기 범프(150)를 형성하기 위해, 상기 범프(150)의 시드층을 추가적으로 형성하는 공정이나, 상기 추가적으로 형성된 시드층을 제거하는 공정을 생략할 수 있으며, 이에 따른 제조 공정을 간소화할 수 있다.
나아가, 실시 예에서는 상기 범프(150)와 상기 제1 회로 패턴층(121) 사이의 접합력을 향상시킬 수 있다. 즉, 실시 예에서는 상기 제1 금속층(151)을 사이에 두고, 상기 제1 회로 패턴층(121) 및 상기 제2 금속층(152)이 각각 배치된다. 이에 따라, 실시 예에서는 동일한 하나의 금속층을 사용하여 상기 제1 회로 패턴층(121)과 상기 제2 금속층(152)을 형성하는 것에 의해, 상기 제1 금속층(151)과 상기 제1 회로 패턴층(121) 사이의 접합력, 상기 제1 금속층(151)과 상기 제2 금속층(152) 사이의 접합력, 나아가 상기 제1 회로 패턴층(121)과 상기 범프(150) 사이의 접합력을 향상시킬 수 있다.
또한, 실시 예는 상기 제1 금속층(151)을 시드층으로 상기 제2 금속층(152) 및 제3 금속층(153)을 형성하여 상기 범프(150)의 폭을 줄일 수 있다.
예를 들어, 상기 범프(150)의 폭은 상기 범프(150)의 두께(T1+T2+T3)의 40% 미만일 수 있다. 예를 들어, 상기 범프(150)의 폭은 상기 범프(150)의 두께(T1+T2+T3)의 35% 이하일 수 있다. 예를 들어, 상기 범프(150)의 폭은 상기 범프(150)의 두께(T1+T2+T3)의 30% 이하일 수 있다.
이때, 상기 범프(150)의 두께(T1+T2+T3)는 100㎛ 이상일 수 있다. 예를 들어, 실시 예에서의 범프(150)의 두께(T1+T2+T3)는 110㎛ 이상일 수 있다. 예를 들어, 상기 실시 예에서의 범프(150)의 두께(T1+T2+T3)는 120㎛ 이상일 수 있다.
즉, 일반적으로 상기 범프가 일정 두께를 가지기 위해서는 상기 범프의 두께에 따라 상기 범프의 폭을 증가시켜야만 했다. 이는, 상기 범프의 폭의 일부분은 상기 범프를 형성하는데 사용한 시드층(제1 금속층)의 두께가 포함되어야 했기 때문이다. 또한, 종래 기술의 범프는 상기 제1 패드 상에 별도의 시드층을 형성하여 진행된다. 이에 따라, 종래 기술의 범프와 제1 패드 사이의 접합력이 확보되지 못하였다. 따라서, 종래 기술에서는 상기 범프와 제1 패드 사이의 접합력을 확보하기 위하여 상기 범프의 폭을 증가시켰다. 이에 따라, 종래 기술에서는 범프의 폭이 증가하고, 이에 따라 이웃하는 범프 사이의 피치가 증가하였다. 따라서, 종래 기술에서는 회로 집적도가 감소하고, 회로 기판의 부피가 증가하였다.
이에 반하여, 실시 예는 하나의 시드층을 사용하여 상기 제1 회로 패턴층(121)과 상기 범프(150)를 모두 형성한다. 이에 따라, 실시 예에서는 상기 범프(150)의 폭을 증가시키지 않아도 상기 범프(150)와 제1 회로 패턴층(121) 사이의 접합력을 확보할 수 있다.
또한, 실시 예의 상기 제1 금속층(151)은 상기 제2 금속층(152)의 하면에만 배치된다. 예를 들어, 상기 제1 금속층(151)은 상기 제2 금속층(152)의 측면과는 접촉하지 않는다. 예를 들어, 상기 범프(150)에서, 상기 제1 금속층(151)의 폭은 상기 제2 금속층(152)의 폭과 동일할 수 있다. 예를 들어, 상기 제1 금속층(151)과 제2 금속층(152)은 서로 대응되는 폭을 가질 수 있다.
이를 통해, 실시 예는 복수의 제1 패드(121b1) 사이의 피치를 더욱 줄일 수 있다. 예를 들어, 상기 제1 패드(121b1)의 피치는 복수의 범프(150) 사이의 피치를 기준으로 결정된다. 예를 들어, 상기 제1 패드(121b1)의 피치를 줄일 수 있더라도, 상기 범프(150)의 피치를 줄이지 못하는 경우, 제1 패드(121b1)의 피치는 상기 범프(150)의 피치에 대응하게 증가할 수밖에 없다. 그리고 실시 예는 상기 범프(150)의 폭을 줄이는 것에 의해 상기 범프(150)의 피치를 줄일 수 있다. 나아가, 실시 예는 상기 범프(150)의 피치를 줄이는 것에 의해 상기 복수의 제1 패드(121b1) 사이의 피치를 줄일 수 있다. 이에 의해 실시 예는 회로 집적도를 더욱 향상시킬 수 있고, 회로 기판 및 반도체 패키지의 부피를 감소시킬 수 있다.
한편, 상기 범프(150)의 제3 금속층(153)은 상기 제2 금속층(152) 상에 일정 두께(T3)를 가지고 배치된다.
이때, 상기 제1 금속층(151)의 두께(T1) 및 제2 금속층(T2)의 두께(T2)는 상기 제1 영역(R1)에서 칩을 실장하기 위한 설계 조건에 의해 결정될 수 있다.
다만, 제3 금속층(153)의 두께(T3)는 솔더의 확산을 방지하기 위해 일정 높이를 가진다.
상기 제3 금속층(153)의 두께(T3)는 2㎛ 내지 16㎛의 범위를 가질 수 있다. 바람직하게, 상기 제3 금속층(153)의 두께(T3)는 2.5㎛ 내지 15.5㎛의 범위를 가질 수 있다. 더욱 바람직하게, 상기 제3 금속층(153)의 두께(T3)는 3.0㎛ 내지 15.0㎛의 범위를 가질 수 있다.
상기 제3 금속층(153)의 두께(T3)가 2㎛ 미만이면, 실시 예에 따른 상기 솔더의 확산 방지 효과가 미비할 수 있다. 예를 들어, 상기 제3 금속층(153)의 두께(T3)가 2㎛ 미만이면, 상기 제3 금속층(153) 상에 배치되는 솔더의 확산을 완전히 차단하지 못할 수 있다. 이에 따라 상기 솔더가 상기 제2 금속층(152) 아래로 확산될 수 있고, 이에 따른 회로 쇼트 문제가 발생할 수 있다. 상기 제3 금속층(153)의 두께(T3)가 16㎛를 초과하면, 상기 범프(150)의 두께가 증가하고, 이에 따른 회로 기판의 두께 및 반도체 패키지의 두께가 증가할 수 있다.
한편, 도 6을 참조하면 상기 범프(150)는 제4 금속층(154)을 더 포함할 수 있다. 상기 제4 금속층(154)은 상기 제3 금속층(153) 상에 배치될 수 있다. 상기 제4 금속층(154)은 상기 제3 금속층(153)과는 다른 금속을 포함할 수 있다. 예를 들어, 상기 제4 금속층(154)은 상기 제1 금속층(151) 및 제2 금속층(152)과 동일한 금속을 포함할 수 있으나, 이에 한정되지는 않는다. 상기 제4 금속층(154)은 상기 솔더와의 결합력이 높은 금속을 포함할 수 있다. 바람직하게, 상기 제4 금속층(154)은 구리를 포함할 수 있다.
상기 범프(150)에 상기 제4 금속층(154)이 포함되는 경우, 상기 솔더는 상기 제4 금속층(154)과 결합한다. 이때, 상기 솔더는 Sn-Cu 솔더일 수 있다. 예를 들어, 상기 솔더는 Sn-Ag-Cu 솔더일 수 있다. 즉, 상기 솔더는 구리를 포함한다.
이에 따라 상기 범프(150)의 최상측인 제4 금속층(154)이 구리를 포함하는 경우, 상기 솔더의 구리와의 결합에 따른 Sn+Cu 화합물이 발생할 수 있다. 그리고, 실시 예는 상기 Sn-Cu의 화합물 발생에 의해 상기 범프(150)와 상기 솔더 사이의 결합력을 더욱 향상시킬 수 있고, 나아가 상기 솔더의 확산을 더욱 감소시킬 수 있다.
상기 제4 금속층(154)의 두께(T4)는 1.5㎛ 내지 5.5㎛의 범위를 가질 수 있다. 예를 들어, 상기 제4 금속층(154)의 두께(T4)는 1.7㎛ 내지 5.3㎛의 범위를 가질 수 있다. 예를 들어, 상기 제4 금속층(154)의 두께(T4)는 2.0㎛ 내지 5.0㎛의 범위를 가질 수 있다.
상기 제4 금속층(154)의 두께(T4)가 1.5㎛ 미만이면, 상기 솔더와의 결합력 상승 효과가 미비할 수 있다. 상기 제4 금속층(154)의 두께(T4)가 5.5㎛를 초과하면, 상기 범프(150)의 두께가 증가하고, 이에 따라 상기 회로 기판의 두께 및 반도체 패키지의 두께가 증가할 수 있다.
즉, 상기 제4 금속층(154)은 상기 솔더와 결합하여 결합력을 향상시키면서 상기 솔더의 확산을 방지하는 희생층으로 기능할 수 있다.
그리고, 상기 제3 금속층(153)은 상기 솔더의 확산을 방지하는 배리어층으로 기능할 수 있다.
한편, 상기 범프(150)에 제4 금속층(154)이 포함되는 경우, 상기 제3 금속층(153)은 도 5의 제3 금속층(153)의 두께(T3) 대비 작은 두께를 가질 수 있다. 즉, 상기 제4 금속층(154)가 희생층으로 기능하여 상기 솔더의 확산을 1차적으로 방지될 수 있고, 이에 의해 상기 제3 금속층(153)의 두께(T3')를 감소시킬 수 있다. 예를 들어, 제3 금속층(153)의 두께(T3')는 1.5㎛ 내지 15.5㎛, 또는 2㎛ 내지 15㎛, 또는 2.5㎛ 내지 14.5㎛의 범위를 가질 수 있다.
한편, 실시 예의 회로 기판은 관통 전극을 포함한다.
상기 관통 전극은 실시 예의 회로 기판에 포함된 절연층(110)을 관통하며, 이에 따라 서로 다른 층에 배치된 회로 패턴들 사이를 전기적으로 연결할 수 있다. 이때, 상기 비아는 1개의 절연층만을 관통하며 형성될 수 있으며, 이와 다르게 적어도 2개 이상의 절연층을 공통으로 관통하며 형성될 수 있다.
예를 들어, 회로 기판은 제1 관통 전극(131)을 포함한다. 상기 제1 관통 전극(131)은 상기 제1 절연층(111)을 관통한다. 상기 제1 관통 전극(131)은 상기 제1 회로 패턴층(121)과 상기 제2 회로 패턴층(122) 사이를 전기적으로 연결할 수 있다. 예를 들어, 상기 제1 관통 전극(131)의 상면은 상기 제1 회로 패턴층(121)의 하면과 직접 연결될 수 있다. 예를 들어, 상기 제1 관통 전극(131)의 하면은 상기 제2 회로 패턴층(122)의 상면과 직접 연결될 수 있다. 그리고, 상기 제1 회로 패턴층(121) 및 상기 제2 회로 패턴층(122)은 상기 제1 관통 전극(131)을 통해 상호 전기적으로 연결되어 신호를 전달할 수 있다.
예를 들어, 회로 기판은 제2 관통 전극(132)을 포함한다. 상기 제2 관통 전극(132)은 제2 절연층(112)을 관통할 수 있다. 상기 제2 관통 전극(132)은 상기 제2 회로 패턴층(122)과 상기 제3 회로 패턴층(123) 사이를 전기적으로 연결할 수 있다. 예를 들어, 상기 제2 관통 전극(132)의 상면은 상기 제2 회로 패턴층(122)의 하면과 직접 연결될 수 있다. 예를 들어, 상기 제2 관통 전극(132)의 하면은 상기 제3 회로 패턴층(123)의 상면과 직접 연결될 수 있다. 이에 따라, 상기 제2 회로 패턴층(122)과 상기 제3 회로 패턴층(123)은 상기 제2 관통 전극(132)을 통해 상호 직접 전기적으로 연결되어 신호를 전달할 수 있다.
예를 들어, 회로 기판은 제3 관통 전극(133)을 포함한다. 상기 제3 관통 전극(133)은 제3 절연층(113)을 관통하며 형성될 수 있다. 상기 제3 관통 전극(133)은 상기 제3 회로 패턴층(123)과 상기 제4 회로 패턴층(124)을 전기적으로 연결할 수 있다. 예를 들어, 상기 제3 관통 전극(133)의 상면은 상기 제3 회로 패턴층(123)의 하면과 직접 연결될 수 있다. 예를 들어, 상기 제3 관통 전극(133)의 하면은 상기 제4 회로 패턴층(124)의 상면과 직접 연결될 수 있다. 이에 따라, 상기 제3 회로 패턴층(123)과 상기 제4 회로 패턴층(124)은 상호 전기적으로 연결되어 신호를 전달할 수 있다.
상기와 같은 제1 관통 전극(131), 제2 관통 전극(132) 및 제3 관통 전극(133)은 상기 절연층(110)을 관통하는 관통 홀을 전도성 물질로 충진하는 것에 의해 형성될 수 있다.
상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 예를 들어, 상기 관통 홀은 밀링(Milling), 드릴(Drill), 라우팅(Routing), UV 레이저, CO2 레이저, 아미노실란 약품, 및 케톤류 약품 중 어느 하나를 이용하여 형성될 수 있다.
상기 관통 전극을 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있다. 그리고, 상기 관통 홀의 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나를 이용할 수 있다.
한편, 실시 예의 회로 기판은 보호층을 포함한다.
상기 보호층은 제1 절연층(111)의 상면에 배치되는 제1 보호층(141)을 포함한다. 또한, 보호층은 제3 절연층(113)의 하면에 배치되는 제2 보호층(142)을 포함한다. 상기 제1 보호층(141) 및 제2 보호층(142)은 솔더 레지스트일 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 보호층(141)은 상기 제1 절연층(111)의 상면에서 제1 영역(R1)을 제외한 제2 영역(R2)에 선택적으로 배치될 수 있다. 즉, 상기 제1 보호층(141)은 상기 제1 절연층(111)의 제1 영역(R1)에는 배치되지 않는다. 이에 따라 상기 제1 영역(R1)에 배치된 제1 회로 패턴층(121)의 제1 패턴부(121b)는 상기 제1 보호층(141)과 접촉하지 않는다.
상기 제1 보호층(141)은 상기 제1 절연층(111)의 제2 영역(R2)에 선택적으로 배치된다. 상기 제1 보호층(141)은 적어도 하나의 오픈 영역을 포함한다. 예를 들어, 상기 제2 영역(R2)은 상기 제1 보호층(141)이 배치되는 제2-1 영역(R21)과, 상기 제1 보호층(141)의 오픈 영역에 대응하는 제2-2 영역(R22)을 포함할 수 있다. 상기 오픈 영역은 오픈부라고도 할 수 있다.
상기 제1 보호층(141)의 오픈 영역은 상기 제1 회로 패턴층(121)의 제2 패턴부(121a)와 수직으로 중첩될 수 있다. 예를 들어, 상기 제1 보호층(141)의 오픈 영역은 상기 제2 패턴부(121a)의 제2 패드와 수직으로 중첩될 수 있다. 이를 통해, 상기 제2 패드의 상면은 회로 기판의 상측으로 노출될 수 있다.
한편, 상기 제1 보호층(141)이 상기 제1 영역(R1)에 배치되지 않는 것으로 설명하였으나, 상기 제1 보호층(141)은 복수의 오픈 영역을 포함할 수 있다. 그리고, 제1 보호층(141)의 제1 오픈 영역은 상기 제1 영역(R1)을 전체적으로 오픈할 수 있다. 그리고, 상기 제1 보호층(141)의 제2 오픈 영역은 상기 제2 영역(R2)을 부분적으로 오픈할 수 있다.
상기 제1 보호층(141)의 오픈 영역을 통해 노출된 상기 제2 패턴부(121a)의 제2 패드 상에는 표면 처리층이 배치될 수 있다. 상기 표면 처리층은 OSP(Organic Solderability Preservative) 층일 수 있다. 예를 들어, 상기 표면 처리층은 상기 벤지미다졸(Benzimidazole)과 같은 유기물로 코팅된 유기 코팅층일 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 표면 처리층은 도금층일 수 있다. 예를 들어, 상기 표면 처리층은 니켈(Ni) 도금층, 팔라듐(Pd) 도금층 및 금(Au) 도금층 중 적으도 하나를 포함할 수 있다.
한편, 실시 예에서, 회로 패턴층 및 관통 전극들은 복수의 층 구조를 가질 수 있다. 다만, 실시 예에서, 회로 패턴 중 제1 회로 패턴층(121)은 ETS 구조를 가지며, 이에 따라 ETS 구조를 가지는 제1 회로 패턴층(121)은 다른 회로 패턴층 및 관통 전극들과 다른 층 구조를 가질 수 있다.
예를 들어, 상기 제1 회로 패턴층(121)은 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124)과 다른 층 구조를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴층(121)은 상기 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124)의 층수보다 작은 층수를 가질 수 있다.
예를 들어, 상기 제1 회로 패턴층(121)은 전해 도금층만을 포함할 수 있다.
이와 다르게, 상기 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124)은 각각 시드층 및 전해 도금층을 포함할 수 있다.
다만, 실시 예에서 상기 제1 회로 패턴층(121)도 시드층을 포함할 수 있다. 다만, 상기 제1 회로 패턴층(121)의 시드층은 실질적으로 상기 범프(150)의 제1 금속층(151)일 수 있다.
예를 들어, 상기 제2 회로 패턴층(122)은 시드층(122-1) 및 전해 도금층(122-2)을 포함할 수 있다. 예를 들어, 제3 회로 패턴층(123)은 시드층(123-1) 및 전해 도금층(123-2)을 포함할 수 있다. 예를 들어, 제4 회로 패턴층(124)은 시드층(124-1) 및 전해 도금층(124)을 포함할 수 있다. 또한, 이에 대응하게, 회로 기판에 포함된 비아는 시드층 및 전해 도금층을 포함할 수 있다. 예를 들어, 제1 관통 전극(131)는 시드층(131-1) 및 전해 도금층(131-2)을 포함할 수 있다. 예를 들어, 제2 관통 전극(132)는 시드층(132-1) 및 전해 도금층(132-2)을 포함할 수 있다. 예를 들어, 제3 관통 전극(133)는 시드층(133-1) 및 전해 도금층(133-2)을 포함할 수 있다.
한편, 실시 예의 회로 기판이 MSAP 공법으로 제조되는 경우, 상기 제2 회로 패턴층, 제3 회로 패턴층 및 제4 회로 패턴층 중 적어도 하나는 동박층에 대응하는 금속층을 더 포함할 수 있을 것이다.
실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 전기적 신뢰성 및 물리적 신뢰성을 향상시킬 수 있다.
실시 예의 회로 기판은 제1 절연층, 제1 회로 패턴층 및 제1 보호층을 포함한다. 제1 회로 패턴층은 칩이 실장되는 제1 영역에 배치된 제1 패턴부 및 제1 영역 이외의 제2 영역에 배치된 제2 패턴부를 포함한다. 상기 제1 패턴부는 칩과 연결되는 복수의 제1 패드 및 상기 복수의 제1 패드와 연결되는 복수의 트레이스를 포함한다. 이때, 상기 제1 보호층은 상기 제1 영역을 전체적으로 오픈하는 제1 오픈 영역을 포함한다. 한편, 실시 예의 회로 기판은 상기 제1 패턴부의 상기 제1 패드 상에 배치되는 범프를 포함한다. 이때, 상기 범프는 서로 다른 금속을 포함하는 복수의 금속층을 가진다. 이때, 상기 범프는 니켈을 포함하는 금속층을 포함한다. 상기 니켈은 상기 범프 상에 칩이 실장되는 공정에서의 공정 신뢰성을 향상시킬 수 있다. 예를 들어, 상기 니켈을 포함하는 금속층은 상기 접속부를 구성하는 솔더의 확산을 방지하는 배리어층으로 기능할 수 있다. 이에 의해 실시 예는 상기 제1 보호층이 배치되지 않은 영역으로 상기 접속부가 확산됨에 따라 발생하는 회로 쇼트 문제를 해결할 수 있다.
한편, 상기 범프는 니켈을 포함하는 금속층 상에 구리를 포함하는 금속층을 더 포함한다. 그리고, 상기 접속부는 상기 구리를 포함하는 금속층과 결합한다. 이때, 상기 접속부는 Sn 및 Cu를 포함하는 솔더이다. 이에 따라, 상기 구리를 포함하는 금속층과 상기 접속부 사이에는 Sn+Cu의 화합물이 발생할 수 있다. 이에 의해 실시 예는 상기 접속부와 상기 범프 사이의 결합력을 더욱 향상시킬 수 있다. 나아가, 실시 예는 상기 구리를 포함하는 금속층이 희생층으로 기능하여 상기 접속부의 확산을 더욱 방지할 수 있다.
또한, 실시 예는 회로 기판의 제조 공정을 간소화할 수 있으며, 이에 따른 제조 비용을 절감할 수 있다.
구체적으로 실시 예에서는 하나의 시드층을 이용하여 이의 양면에 각각 제1 회로 패턴층 및 범프를 형성한다. 이에 따라, 실시 예에서는 상기 범프를 형성하기 위한 범프 시드층을 형성하는 공정 및 상기 범프 시드층을 제거하는 공정을 생략할 수 있다.
나아가, 실시 예에서는 상기 범프와 상기 제1 회로 패턴층 사이의 접합력을 향상시킬 수 있다. 즉, 실시 예에서는 하나의 시드층을 사이에 두고, 상기 시드층에 의해 도금된 제1 회로 패턴층 및 상기 시드층에 의해 도금된 범프가 각각 배치된다. 이에 따라, 실시 예에서는 하나의 시드층을 통해 이의 양쪽에 각각 전해도금된 제1 회로 패턴층 및 범프가 형성되며, 이에 따른 상기 제1 회로 패턴층과 상기 범프 사이의 접합력을 향상시킬 수 있다.
또한, 비교 예에서는 상기 범프가 일정 높이를 가지기 위해서 상기 범프의 높이에 대응하게 상기 범프의 폭을 증가시켜야만 했다. 이는, 상기 범프의 폭의 일부분은 상기 범프를 형성하는데 사용한 시드층의 두께가 포함되어야 했기 때문이다. 또한, 비교 예에서의 범프는 패드 상에 시드층 형성 및 전해 도금층 형성 공정을 진행하여 형성된다. 이에 따라 비교 예에서는 상기 패드 상에 순차적으로 추가적인 층이 형성됨에 따라 본원 대비 상기 패드와 범프 사이의 접합력이 확보되지 못한다. 따라서, 비교 예에서는 상기 범프와 상기 패드 사이의 접합력 확보를 위해서, 상기 범프의 폭을 일정 수준 이상으로 증가시켜야만 했다. 이에 반하여, 실시 예에서는 하나의 시드층을 사용하여 제1 회로 패턴층과 상기 범프를 모두 형성한다. 이에 따라, 실시 예에서는 상기 회로 패턴과 상기 범프 사이의 접합력을 확보할 수 있다.
따라서, 실시 예에서는 상기 범프의 폭을 비교 예 대비 줄일 수 있다. 또한, 실시 예에서는 상기 범프의 폭이 감소한다 하더라도, 상기 범프와 상기 회로 패턴층 사이의 접합 강도는 유지될 수 있다.
또한, 실시 예에서는 상기와 같이, 하나의 시드층을 사용하여 상기 제1 회로 패턴과 상기 범프를 모두 형성한다. 이에 따라, 상기 시드층으로 사용된 금속층이 상기 범프의 폭에 전혀 영향을 주지 않는다. 예를 들어, 실시 예에서의 시드층은 범프의 하면에만 배치되며, 상기 범프의 측면에는 배치되지 않는다. 이에 따라, 실시 예에서는 상기 시드층의 두께가 상기 범프의 폭에 전혀 영향을 주지 않으며, 이에 따라 상기 범프의 폭을 줄일 수 있다.
또한, 실시 예는 상기 범프의 피치를 줄일 수 있으며, 이에 따라, 상기 제1 회로층 패턴 상에 서로 다른 복수의 애플리케이션 프로세서 칩이 배치될 수 있는 공간을 확보할 수 있다. 따라서, 실시 예에서는 회로 기판 및 이를 포함하는 반도체 패키지의 부피를 줄일 수 있다. 즉, 제1 회로 패턴층의 제1 패드의 피치는 복수의 범프 사이의 피치를 기준으로 결정된다. 예를 들어, 상기 제1 패드의 피치를 줄일 수 있더라도, 상기 범프의 피치를 줄이지 못하는 경우, 제1 패드의 피치는 상기 범프의 피치에 대응하게 증가할 수밖에 없다. 그리고 실시 예는 상기 범프의 폭을 줄이는 것에 의해 상기 범프의 피치를 줄일 수 있다. 나아가, 실시 예는 상기 범프의 피치를 줄이는 것에 의해 상기 복수의 제1 패드 사이의 피치를 줄일 수 있다. 이에 의해 실시 예는 회로 집적도를 더욱 향상시킬 수 있고, 회로 기판 및 반도체 패키지의 부피를 감소시킬 수 있다.
또한, 실시 예에서는 최외측의 제1 회로 패턴층이 안정적으로 보호될 수 있도록 한다. 예를 들어, 실시 예의 최외측에 배치된 제1 회로 패턴층의 트레이스의 상면은 하측 방향으로 오목한 곡면을 가진다. 이에 따라, 실시 예에서는 상기 트레이스가 상기 절연층 상면에서 비교 예 대비 더욱 깊게 매립된 구조를 가지도록 하고, 이에 따라 다양한 사용 환경에서 상기 트레이스가 안정적으로 보호될 수 있도록 한다.
-반도체 패키지-
도 8은 제1 실시 예에 따른 반도체 패키지 나타낸 도면이다.
도 8을 참조하면, 반도체 패키지는 제1 접속부(210)를 포함한다.
상기 제1 접속부(210)는 상기 회로 기판의 상기 범프(150) 상에 배치될 수 있다. 예를 들어, 상기 제1 접속부(210)는 솔더일 수 있다.
상기 제1 접속부(210)는 제1 실시 예의 상기 범프(150)의 제3 금속층(153) 상에 배치될 수 있다. 이때, 상기 제3 금속층(153)은 니켈을 포함한다. 이에 따라 상기 제1 접속부(210)는 상기 제3 금속층(153)에 의해 확산이 최소화되어, 상기 제3 금속층(153) 상에 안정적으로 배치될 수 있다.
또한, 상기 제1 접속부(210)는 제2 실시 예의 범프(150)의 제4 금속층(154) 상에 배치될 수 있다. 상기 제1 접속부(210)는 Sn 및 Cu를 포함하는 솔더일 수 있다. 그리고 상기 제1 접속부(210)는 상기 제4 금속층(154)의 구리와 결합하여 Sn+Cu 화합물을 발생시킬 수 있다. 이에 따라, 상기 제1 접속부(210)와 상기 범프(150) 사이의 결합력을 더욱 향상시킬 수 있다. 이때, 상기 제1 접속부(210)는 영역별로 서로 다른 구리 함량을 가질 수 있다. 예를 들어, 상기 제1 접속부(210)는 상기 범프(150)와 인접한 인접 영역 및 상기 인접 영역을 제외한 나머지 영역을 포함할 수 있다. 상기 인접 영역은 상기 범프(150)의 제4 금속층(154)과 인접한 영역, 또는 상기 제4 금속층(154)과 결합 또는 접촉하는 영역을 의미할 수 있다. 이때, 상기 제1 접속부(210)의 상기 인접 영역에서의 구리 함량은 상기 나머지 영역에서의 구리 함량보다 클 수 있다. 이는, 상기 제1 접속부(210)와 상기 제4 금속층(154)의 화학적 결합에 의해 나타날 수 있다. 이에 따라, 실시 예는 상기 제1 접속부(210)와 상기 범프(150) 사이의 결합력을 더욱 향상시킬 수 있고, 나아가 상기 제1 접속부(210)의 확산을 더욱 방지할 수 있다.
상기 제1 접속부(210)는 구형 형상을 포함할 수 있다. 예를 들어, 제1 접속부(210)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(210)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 예를 들어, 제1 접속부(210)의 단면 형상은 일 측면에서 평면이고, 다른 일측면에서 곡면을 가질 수 있다.
반도체 패키지는 상기 제1 접속부(210) 상에 배치되는 칩(220) 또는 소자(220)를 포함할 수 있다.
상기 칩(220)은 프로세서 칩일 수 있다. 예를 들어, 상기 칩(220)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 어느 하나의 애플리케이션 프로세서(AP) 칩일 수 있다.
이때, 상기 칩(220)의 하면에는 단자(225)가 포함될 수 있고, 상기 단자(225)는 상기 제1 접속부(210)를 통해 회로 기판의 범프(150)와 전기적으로 연결될 수 있다.
한편, 제1 실시 예의 반도체 패키지는 하나의 회로 기판상에 수평 방향으로 상호 이격되며 배치되는 복수의 칩을 포함할 수 있다.
예를 들어, 상기 칩(220)은 상호 이격되는 제1 칩 및 제2 칩을 포함할 수 있다. 그리고 제1 칩 및 제2 칩은 서로 다른 종류의 어플리케이션 프로세서(AP) 칩일 수 있다.
한편, 상기 제1 칩과 상기 제2 칩은 상기 회로 기판 상에 일정 간격 이격될 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 150㎛ 이하일 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 120㎛ 이하일 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 100㎛ 이하일 수 있다.
바람직하게, 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 60㎛ 내지 150㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 70㎛ 내지 120㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 80㎛ 내지 110㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭이 60㎛보다 작으면, 상기 제1 칩과 상기 제2 칩의 상호 간의 간섭에 의해, 상기 제1 칩 또는 상기 제2 칩의 동작 신뢰성에 문제가 발생할 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭이 150㎛보다 크면, 상기 제1 칩과 상기 제2 칩 사이의 거리가 멀어짐에 따라, 신호 전송 손실이 증가할 수 있다.
한편, 반도체 패키지는 제2 접속부(230)를 포함할 수 있다. 제2 접속부(230)는 제4 회로 패턴층(124)의 하면에 배치될 수 있다. 예를 들어, 제4 회로 패턴층(124)은 적어도 하나의 단자 패드를 포함한다. 그리고, 상기 제4 회로 패턴층(124)의 단자 패드는 제2 보호층(142)의 오픈 영역과 수직으로 중첩될 수 있다. 그리고, 상기 제2 접속부(230)는 상기 제2 보호층(142)의 오픈 영역과 수직으로 중첩되는 제4 회로 패턴층(124)의 단자 패드 아래에 배치될 수 있다. 상기 제2 접속부(230)는 솔더 볼일 수 있으나, 이에 한정되는 것은 아니다. 상기 제2 접속부(230)는 반도체 패키지와 외부 장치의 메인 보드(또는 마더보드)를 결합하기 위한 것일 수 있다.
한편, 상기 제1 회로 패턴층(121)의 제2 패턴부(121a) 상에는 제3 접속부(240)가 배치될 수 있다. 상기 제3 접속부(240)는 최상단은 상기 칩(220)의 상단보다 높게 위치할 수 있다. 이를 통해, 실시 예는 상기 외부 기판(미도시)과의 결합 시에, 상기 칩(220)이 손상되는 것을 방지할 수 있다.
실시 예의 반도체 패키지는 몰딩층(250)을 더 포함한다. 상기 몰딩층(250)은 상기 제1 접속부(210), 상기 칩(220), 상기 범프(150) 및 상기 제3 접속부(240)를 몰딩할 수 있다.
이때, 상기 몰딩층(250)은 방열 특성을 높이기 위해, 저유전율을 가질 수 있다. 예를 들어, 상기 몰딩층(250)의 유전율(Dk)은 0.2 내지 10일 수 있다. 예를 들어, 상기 몰딩층(250)의 유전율(Dk)은 0.5 내지 8일 수 있다. 예를 들어, 상기 몰딩층(250)의 유전율(Dk)은 0.8 내지 5일 수 있다. 이에 따라, 실시 예에서는 상기 몰딩층(250)이 저유전율을 가지도록 하여, 상기 칩의 방열 특성을 높일 수 있도록 한다.
도 9는 제2 실시 예에 따른 반도체 패키지 나타낸 도면이다.
도 9를 참조하면, 반도체 패키지는 제3 접속부(240) 상에 배치되는 외부 기판을 더 포함한다. 상기 외부 기판은 도 8의 반도체 패키지와 메모리 기판 사이를 연결하는 인터포저일 수 있다. 이와 다르게, 상기 외부 기판은 도 8의 반도체 패키지와 연결되는 메모리 기판일 수 있다. 이하에서는 상기 외부 기판이 메모리 기판인 것으로 하여 설명한다.
메모리 기판(300)은 상기 제3 접속부(240)와 연결되는 회로 패턴층(330)을 포함할 수 있다.
또한, 메모리 기판(300)은 메모리 칩(310)을 포함할 수 있다. 이때, 상기 메모리 기판(300)은 복수의 절연층, 상기 절연층에 배치되는 회로 패턴층, 상기 절연층을 관통하는 관통 전극 및 상기 복수의 절연층 중 최상측에 배치된 절연층 상에 배치되는 접착층을 포함할 수 있다. 그리고 상기 메모리 칩(310)은 상기 접착층 상에 부착될 수 있다.
또한, 메모리 기판(300)은 상기 회로 패턴층과 상기 메모리 칩(310) 사이를 연결하는 연결 부재(미도시)를 포함할 수 있다.
또한, 메모리 기판(300)은 상기 메모리 칩(310)을 몰딩하는 제2 몰딩층(320)을 포함할 수 있다.
-제조 방법-
이하에서는 실시 예에 따른 회로 기판의 제조 방법에 대해 설명하기로 한다. 구체적으로, 이하에서는 도 3에 도시된 회로 기판의 제조 방법을 공정순으로 설명하기로 한다.
도 10 내지 도 25는 도 3에 도시된 회로 기판의 제조 방법을 공정순으로 나타낸 단면도이다.
도 10을 참조하면, 실시 예에서는 ETS 공법으로 회로 기판을 제조하기 위한 기초 자재를 준비할 수 있다.
예를 들어, 실시 예에서는 캐리어 절연층(411) 및 상기 캐리어 절연층(411)의 적어도 일면에 금속층(412)이 배치된 캐리어 보드(410)를 준비할 수 있다. 이때, 상기 금속층(412)은 상기 캐리어 절연층(411)의 제1면 및 제2면 중 어느 하나의 면에만 배치될 수 있고, 이와 다르게 양면에 모두 배치될 수 있다. 예를 들어, 상기 금속층(412)은 캐리어 절연층(411)의 일면에만 배치되고, 그에 따라 상기 일면에서만 회로 기판의 제조를 위한 ETS 공정을 진행할 수 있다. 이와 다르게, 상기 금속층(412)은 상기 캐리어 절연층(411)의 양면에 모두 배치될 수 있고, 그에 따라 상기 캐리어 보드(410)의 양면에서 회로 기판의 제조를 위한 ETS 공정을 동시에 진행할 수 있다. 이와 같은 경우, 한번에 2개의 회로 기판을 제조할 수 있다.
상기 금속층(412)은 상기 캐리어 절연층(411)에 무전해 도금을 하여 형성될 수 있다. 이와 다르게, 상기 캐리어 절연층(411) 및 금속층(412)은 CCL(Copper Clad Laminate)일 수 있다. 즉, 상기 금속층(412)은 동박층일 수 있다. 예를 들어, 상기 금속층(412)은 구리 포일일 수 있다. 예를 들어, 상기 금속층(412)은 상기 캐리어 절연층(411) 상에 형성된 무전해 도금층일 수 있다. 즉, 상기 금속층(412)은 회로 기판의 제조 공정에서, 가장 먼저 형성된 금속층이다. 그리고, 상기 금속층(412)은 이후의 공정에서 형성되는 제1 회로 패턴층(121)의 시드층으로 사용될 수 있다.
다음으로, 도 11을 참조하면, 실시 예에서는 상기 금속층(412) 상에 제1 드라이 필름(420)을 형성한다. 이때, 상기 제1 드라이 필름(420)은 상기 금속층(412)의 전체를 덮으며 배치될 수 있다.
다음으로, 도 12를 참조하면, 실시 예에서는 상기 형성된 제1 드라이 필름(420)을 노광 및 현상할 수 있다.
구체적으로, 실시 예에서는 상기 제1 드라이 필름(420)을 노광 및 현상하여, 상기 금속층(412)의 표면을 노출하는 개구부(421)를 형성하는 공정을 진행할 수 있다.
상기 개구부(421)는 상기 금속층(412)의 표면에서, 제1 회로 패턴층(121)이 형성될 영역에 대응하게 형성될 수 있다.
다음으로, 도 13을 참조하면, 실시 예에서는 상기 금속층(412)을 시드층으로 전해 도금을 진행하여, 상기 제1 드라이 필름(420)의 개구부(421)를 채우는 제1 회로 패턴층(121)을 형성하는 공정을 진행할 수 있다.
이때, 실시 예에서는 상기 제1 회로 패턴층(121)의 전해 도금 공정 이전에 상기 제1 드라이 필름(420)을 열처리하는 경화 공정을 추가로 진행할 수 있다. 예를 들어, 실시 예에서는 상기 제1 드라이 필름(420)의 노광 및 현상 공정 이후에 제1 드라이 필름(420)을 경화시키는 공정을 진행할 수 있다. 상기 제1 드라이 필름(420)의 경화는, 자외선을 이용한 경화와 적외선을 이용한 경화를 포함할 수 있다. 예를 들어, 실시 예에서는 상기 제1 드라이 필름(420)을 5mV 내지 100mV 사이의 범위의 자외선을 이용하여 경화시킬 수 있다. 이와 다르게, 실시 예에서는 상기 제1 드라이 필름(420)을 적외선 열 경화(curing)할 수 있다. 상기와 같이, 실시 예에서는 상기 제1 드라이 필름(420)을 경화하는 공정을 추가로 진행함으로써, 상기 금속층(412)과 상기 제1 드라이 필름(420) 사이의 접합력을 향상시킬 수 있다. 이에 따라, 실시 예에서는 상기 제1 드라이 필름(420)과 상기 금속층(412)의 접합력 향상에 따라, 상기 개구부(421)에 형성되는 제1 회로 패턴층(121)의 미세화가 가능하다. 예를 들어, 실시 예에서는 상기 제1 드라이 필름(420)을 경화하는 공정을 추가로 진행하는 것에 의해, 상기 제1 회로 패턴층(121)의 트레이스(121b2)의 선폭 및 간격을 줄일 수 있다.
다음으로, 도 14를 참조하면, 실시 예에서는 상기 제1 회로 패턴층(121)이 형성되면, 상기 제1 드라이 필름(320)을 제거하는 공정을 진행할 수 있다. 그리고, 실시 예에서는 상기 제1 드라이 필름(320)이 제거됨에 따라, 상기 제1 회로 패턴층(121)을 전처리하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 제1 회로 패턴층(121)의 표면에 일정 수준 이상의 표면 거칠기를 부여하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 제1 회로 패턴층(121)을 표면 처리하여, 상기 제1 회로 패턴층(121)의 표면이 0.01㎛ 내지 0.5㎛ 사이의 범위의 10점 평균 표면 거칠기(Rz)를 가지도록 할 수 있다.
이후, 실시 예는 상기 금속층(412) 상에, 상기 제1 회로 패턴층(121)을 덮는 제1 절연층(111)을 형성할 수 있다.
다음으로, 도 15를 참조하면 실시 예에서는 상기 제1 절연층(111)에 관통 홀(VH)을 형성하는 공정을 진행할 수 있다. 상기 관통 홀(VH)은 레이저 가공에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다.
다음으로, 도 16을 참조하면, 실시 예에서는 제1 관통 전극(131) 및 제2 회로 패턴층(122)을 형성하는 공정을 진행할 수 있다.
구체적으로, 실시 예에서는 상기 제1 절연층(111)의 하면 및 상기 관통 홀(VH)의 내벽이 시드층을 형성하고, 상기 시드층을 이용하여 전해 도금을 진행하여 상기 제2 회로 패턴층(122)과 상기 제1 관통 전극(131)을 형성하는 공정을 진행할 수 있다.
다음으로, 실시 예에서는 도 17에 도시된 바와 같이, 도 14 내지 도 16에 도시된 공정을 반복 진행하여, 적층 공정을 진행할 수 있다.
구체적으로, 실시 예에서는 상기 제1 절연층(111)의 하면에, 상기 제2 회로 패턴층(122)을 덮는 제2 절연층(112)을 형성하는 공정을 진행할 수 있다. 다음으로, 실시 예에서는 상기 제2 절연층(112)을 관통하는 제2 관통 전극(132) 및 상기 제2 절연층(112)의 하면에 돌출된 제3 회로 패턴층(123)을 형성하는 공정을 진행할 수 있다.
다음으로, 실시 예에서는 도 18에 도시된 바와 같이, 도 17에 도시된 공정을 반복 진행하여, 추가 적층 공정을 진행할 수 있다.
구체적으로, 실시 예에서는 상기 제2 절연층(112)의 하면에 상기 제3 회로 패턴층(123)을 덮는 제3 절연층(113)을 형성하는 공정을 진행할 수 있다. 다음으로, 실시 예에서는 상기 제3 절연층(113)을 관통하는 제3 관통 전극(133) 및 상기 제3 절연층(113)의 하면에 돌출된 제4 회로 패턴층(124)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 19에 도시된 바와 같이, 실시 예에서는 상기와 같이 제조된 회로 기판에서, 캐리어 보드를 제거하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 캐리어 보드(410)에서, 캐리어 절연층(411)과 금속층(412)을 서로 분리하는 공정을 진행할 수 있다. 이에 따라, 실시 예의 회로 기판에서, 최외측에는 상기 캐리어 보드에 포함된 금속층(412)이 남아 있게 된다.
다음으로, 실시 예에서는 상기 금속층(412)의 상면에 제2 드라이 필름(440)을 형성하는 공정을 진행할 수 있다. 이때, 상기 제2 드라이 필름(440)은 상기 금속층(412) 상에 일정 높이를 가지고 형성될 수 있다. 예를 들어, 상기 제2 드라이 필름(440)은 상기 범프(150)의 전체 두께에 대응하는 높이를 가질 수 있다.
다음으로, 도 20에 도시된 바와 같이, 실시 예에서는 상기 제2 드라이 필름(440)을 노광 및 현상하여 개구부(441)를 형성하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 제2 드라이 필름(440)을 노광 및 현상하여, 상기 제1 회로 패턴층(121)의 제1 패드(121b1)를 노출하는 개구부(441)를 형성할 수 있다.
다음으로, 실시 예에서는 도 21에 도시된 바와 같이, 상기 금속층(412)을 시드층으로 전해 도금을 진행하여, 상기 개구부(441)의 일부를 채우는 범프(150)의 제2 금속층(152)을 형성하는 공정을 진행할 수 있다.
다음으로, 실시 예에서는 도 22에 도시된 바와 같이, 상기 금속층(412)을 시드층으로 전해 도금을 진행하여, 상기 제2 금속층(152) 상에 제3 금속층(153)을 형성하는 공정을 진행할 수 있다.
다음으로, 실시 예에서는 도 23에 도시된 바와 같이, 상기 금속층(412)을 시드층으로 전해 도금을 진행하여, 상기 제3 금속층(153) 상에 제4 금속층(154)을 형성하는 공정을 진행할 수 있다. 이때, 실시 예에 따라 상기 제4 금속층(154)의 형성 공정은 생략될 수 있다.
다음으로, 도 24에 도시된 바와 같이, 실시 예에서는 상기 범프(150)를 형성하는 공정이 완료되면, 상기 제2 드라이 필름(440)을 제거하는 공정을 진행할 수 있다.
이후, 도 25에 도시된 바와 같이, 실시 예에서는 상기 금속층(412)을 애칭하여 제거하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 금속층(412) 중 상기 제2 금속층(152)과 오버랩되지 않는 부분을 제거하여, 상기 범프(150)를 구성하는 제1 금속층(151)을 형성하는 공정을 진행할 수 있다.
이에 따라, 실시 예에서는 상기 금속층(412)의 제거 공정에서, 상기 제1 회로 패턴층(121)의 표면 중 상기 범프(150)와 수직으로 중첩되지 않는 영역이 제거될 수 있다.
한편, 상술한 발명의 특징을 갖는 회로기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 회로기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (18)

  1. 제1 절연층;
    상기 제1 절연층 상에 배치된 제1 회로 패턴층; 및
    상기 제1 회로 패턴층 상에 배치된 범프를 포함하고,
    상기 범프는 서로 다른 금속을 포함하는 복수의 금속층을 포함하고,
    상기 복수의 금속층 중 어느 하나는 확산 방지층을 포함하는,
    회로 기판.
  2. 제1항에 있어서,
    상기 제1 회로 패턴층은,
    상기 제1 절연층의 제1 영역 상에 배치된 제1 패턴부; 및
    상기 제1 절연층의 상기 제1 영역과 다른 제2 영역 상에 배치된 제2 패턴부를 포함하고,
    상기 제1 패턴부는 복수의 제1 패드 및 상기 복수의 제1 패드 사이의 복수의 트레이스를 포함하고,
    상기 범프는 상기 복수의 제1 패드 상에 배치되는,
    회로 기판.
  3. 제2항에 있어서,
    상기 범프는,
    상기 제1 패드 상에 배치된 제2 금속층; 및
    상기 제2 금속층 상에 배치된 제3 금속층을 포함하고,
    상기 제2 금속층은 상기 제3 금속층과 다른 금속을 포함하고,
    상기 제3 금속층은 확산 방지층을 포함하는,
    회로 기판.
  4. 제3항에 있어서,
    상기 범프는
    상기 제1 패드와 상기 제2 금속층 사이에 배치된 제1 금속층을 더 포함하고,
    상기 제1 금속층은,
    상기 제1 회로 패턴층 및 상기 범프의 시드층인,
    회로 기판.
  5. 제3항에 있어서,
    상기 제2 금속층은 상기 제1 패드와 동일한 물질을 포함하는,
    회로 기판.
  6. 제3항에 있어서,
    상기 제1 절연층 상에 배치되고, 상기 제1 영역의 적어도 일부와 수직으로 중첩된 제1 오픈부를 포함하는 제1 보호층을 포함하고,
    상기 제1 패턴부의 상기 복수의 트레이스는,
    상기 제1 보호층의 상기 제1 오픈부와 수직으로 중첩되는,
    회로 기판.
  7. 제6항에 있어서,
    상기 제1 보호층의 상기 제1 오픈부는 상기 제1 영역을 전체적으로 오픈하며,
    상기 제1 패턴부의 상기 복수의 제1 패드 및 상기 복수의 트레이스는,
    상기 제1 보호층과 수직으로 중첩되지 않는,
    회로 기판.
  8. 제3항 내지 제7항 중 어느 한 항에 있어서,
    상기 제3 금속층은 2㎛ 내지 16㎛의 범위의 두께를 가지는,
    회로 기판.
  9. 제3항 내지 제7항 중 어느 한 항에 있어서,
    상기 범프는,
    상기 제3 금속층 상에 배치되고, 상기 제3 금속층과 다른 금속을 포함하는 제4 금속층을 더 포함하고,
    상기 제4 금속층은 상기 제1 패드와 동일한 물질을 포함하는,
    회로 기판.
  10. 제7항에 있어서,
    상기 제1 보호층은,
    상기 제2 영역과 부분적으로 수직으로 중첩되는 제2 오픈부를 포함하는,
    회로 기판.
  11. 제10항에 있어서,
    상기 제1 패턴부 및 상기 제2 패턴부의 각각의 상면의 높이는,
    상기 제1 절연층의 상면의 높이 이하인,
    회로 기판.
  12. 제11항에 있어서,
    상기 트레이스의 상면은 상기 제1 절연층의 상면보다 낮게 위치하는 부분을 포함하는,
    회로 기판.
  13. 제12항에 있어서,
    상기 제1 패드의 상면은,
    상기 범프와 수직으로 중첩되는 제1 부분과,
    상기 범프와 수직으로 중첩되지 않으며, 상기 제1 부분으로부터 연장되는 제2 부분을 포함하고,
    상기 제1 부분의 높이는 상기 제2 부분의 높이보다 큰,
    회로 기판.
  14. 제13항에 있어서,
    상기 제2 부분의 상면의 높이는 상기 제1 부분으로부터 멀어질수록 낮은,
    회로 기판.
  15. 제1 절연층;
    상기 제1 절연층 상에 배치된 제1 회로 패턴층;
    상기 제1 절연층 상에 배치된 제1 보호층;
    상기 제1 회로 패턴층 상에 배치된 범프;
    상기 범프 상에 배치된 제1 접속부; 및
    상기 제1 접속부 상에 배치된 제1 칩을 포함하고,
    상기 제1 회로 패턴층은,
    상기 제1 칩과 수직으로 중첩되는 상기 제1 절연층의 제1 영역 상에 배치된 제1 패턴부; 및
    상기 제1 칩과 수직으로 중첩되지 않는 상기 제1 절연층의 제2 영역 상에 배치된 제2 패턴부를 포함하고,
    상기 제1 패턴부는 복수의 제1 패드 및 상기 복수의 제1 패드 사이의 복수의 트레이스를 포함하고,
    상기 범프는,
    상기 제1 패드 상에 배치된 제2 금속층; 및
    상기 제2 금속층 상에 배치된 제3 금속층을 포함하고,
    상기 제1 금속층 및 상기 제2 금속층은 구리를 포함하고,
    상기 제3 금속층은 니켈을 포함하는,
    반도체 패키지.
  16. 제15항에 있어서,
    상기 제1 보호층은 상기 제1 영역을 전체적으로 오픈하는 제1 오픈부를 포함하고,
    상기 복수의 제1 패드 및 상기 복수의 트레이스는 상기 제1 보호층과 수직으로 중첩되지 않는,
    반도체 패키지.
  17. 제15항에 있어서,
    상기 제1 보호층은 상기 제2 패턴부와 수직으로 중첩되는 제2 오픈부를 포함하고,
    상기 제2 오픈부와 수직으로 중첩된 제2 패턴부 상에 배치되는 제2 접속부; 및
    상기 제2 접속부 상에 배치되며, 제2 칩을 포함하는 메모리 기판을 더 포함하는,
    반도체 패키지.
  18. 제15항에 있어서,
    상기 범프는 상기 제3 금속층 상에 배치되고 구리를 포함하는 제4 금속층을 더 포함하고,
    상기 제1 접속부는,
    상기 제3 금속층과 인접한 영역에서의 구리 함량이 상기 제1 칩과 인접한 영역에서의 구리 함량보다 높은,
    반도체 패키지.
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