JP2023183389A - 半導体パッケージ - Google Patents

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イ，ヨンス
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Abstract

【課題】電気的信頼性及び物理的信頼性をさらに向上させる新しい構造の半導体パッケージを提供する。【解決手段】実施例に係る半導体パッケージは、基板と、前記基板の上に配置され、貫通ホールを含む第１保護層１４１と、第１保護層１４１の貫通ホールの内側に配置され、第１保護層１４１と離隔された第２保護層１４２と、を含み、第１保護層１４１の貫通ホールの内側面は、突出面１４１Ｐ及び凹面１４１Ｃを含み、第２保護層１４２の外側面も突出面１４２Ｐ及び凹面１４２Ｃを含む。【選択図】図６

Description

実施例は、半導体パッケージに関するものである。
電気／電子製品の高性能化が進むにつれて、限定されたサイズの基板により多いパッケージを付着するための技術が提案及び研究されている。ただし、一般的なパッケージは、一つの半導体チップが搭載されることを基本とするので、所望の性能を得るのに限界がある。
一般的なパッケージ基板は、プロセッサチップが配置されたプロセッサパッケージと、メモリチップが付着されたメモリパッケージが一つとして連結された形態を有する。このようなパッケージ基板は、プロセッサチップとメモリチップを一つの統合パッケージとして製造することで、チップの実装面積を減らし、ショートパスを通じて高速信号伝送が可能な長所がある。
このような長所により、上記のようなパッケージ基板は、モバイル機器等に多く適用されている。
一方、最近からモバイル機器のような電子機器の高仕様化、HBM(High Bandwidth Memory)の採用等により、パッケージのサイズが大きくなっており、これによるインターポーザを含むパッケージ基板が主に使用されている。
即ち、半導体パッケージは、パッケージ基板と、前記パッケージ基板の上に配置された半導体素子と、前記パッケージ基板の上に配置されたメモリ基板を含む。前記メモリ基板は、別途のインターポーザを介して連結されてもよく、これとは違うようにメモリ基板が前記パッケージ基板に直接結合されてもよい。
また、前記パッケージ基板は、前記半導体素子と連結される実装パッド及び前記実装パッドの上面と垂直方向に重なった開口を含む第１保護層(例えば、ソルダーレジストまたは保護層)が配置される。
一方、最近５Ｇ、モノインターネット(IOT(Internet of Things))、画質増加、通信速度増加等の理由で半導体素子の端子の個数が段々増加している。これにより、前記パッケージ基板に含まれた実装パッドの個数及び前記第１保護層の開口の個数も増加している。
この時、前記第１保護層に形成可能な前記開口の最小サイズは限界があり、このため制限された空間内で前記半導体素子の端子と連結される実装パッドを全て配置できない問題がある。よって、従来の半導体パッケージは、回路集積度が低下し、これによる全体的なサイズが増加する問題がある。
これにより、前記半導体パッケージのサイズを減らし、制限された空間に前記半導体素子の端子と連結される実装パッドを全て配置できる新しい構造の第１保護層を含んだ半導体パッケージが要求されている。
特許文献１：ＫＲ １０‐２０１６‐０１３８７５３ Ａ
実施例は、新しい構造の半導体パッケージを提供する。
また、実施例は、新しいオープン構造を有する保護層を含む半導体パッケージを提供する。
また、実施例は、回路集積度を向上させることができる半導体パッケージを提供する。
また、実施例は、物理的信頼性及び電気的信頼性が向上された半導体パッケージを提供する。
また、実施例は、スリム化及び小型化が可能な半導体パッケージを提供する。
提案される実施例で解決しようとする技術的課題は、以上で言及した技術的課題に制限されるものではなく、言及されていないさらに他の技術的課題は、以下の記載から実施例が属する技術分野で通常の知識を有した者に明確に理解されるだろう。
実施例に係る半導体パッケージは、基板と、前記基板の上に配置され、貫通ホールを含む第１保護層と、前記第１保護層の貫通ホールの内側に配置され、前記第１保護層と離隔された第２保護層と、を含み、前記第１保護層の貫通ホールを形成する内側面は、前記第２保護層を向けて突出した突出面を含む。
また、前記第２保護層の外側面は、前記第１保護層を向けて突出した突出面を含む。
また、前記第１保護層の前記突出面は、前記貫通ホールを構成する前記第１保護層の上面及び内側面のうち少なくともいずれか一つの内側角部に備えられる。
また、前記第１保護層の前記貫通ホールの内側面と前記第２保護層の外側面の間の水平方向の距離は、前記貫通ホールの内側面に沿って互いに異なる距離を含む。
また、前記第１保護層の前記貫通ホールの内側面と前記第２保護層の外側面の間には、前記貫通ホールと垂直方向に重なり、前記第２保護層と垂直方向に重ならない離隔領域が備えられる。
また、前記離隔領域は、前記第１保護層の前記貫通ホールの内側面または前記第２保護層の外側面に沿って閉ループ形状を有する。
また、前記基板は、絶縁層と、絶縁層の上に配置された回路層を含み、前記回路層は、前記離隔領域と垂直方向に重なる複数の第１電極及びトレースを含む。
また、前記離隔領域は、第１距離を有する第１離隔領域と、前記第１距離より小さい第２距離を有する第２離隔領域を含み、前記第１離隔領域と垂直方向に重なった複数の第１電極及びトレースの間の距離は、前記第２離隔領域と垂直方向に重なった複数の第１電極及びトレースの間の距離より小さい。
また、前記第１保護層は、前記貫通ホールと離隔され、前記第１保護層の上面及び下面を貫通する第１開口を含み、前記回路層は、前記第１保護層の第１開口と垂直方向に重なった第２電極をさらに含む。
また、前記第１保護層の第１開口は、前記第１保護層の貫通ホールと連結されず、前記貫通ホールに隣接するように配置される。
また、前記第２保護層は、前記第２保護層の上面及び下面を貫通する開口を含み、前記回路層は、前記第２保護層の開口と垂直方向に重なった第３電極をさらに含む。
また、前記第１電極の上面の形状は、前記第２電極及び前記第３電極のうち少なくとも一つの上面の形状と異なる。
また、前記第１電極の第１水平方向の幅は、前記第２電極の第１水平方向の幅及び前記第３電極の水平方向の幅より小さい。
また、前記半導体パッケージは、前記第１電極、前記第２電極及び前記第３電極の上に配置された第１接続部と、前記第１接続部の上に配置された半導体素子をさらに含む。
また、前記第１保護層の突出面及び前記第２保護層の突出面のうち少なくとも一つは、垂直方向に段差を有する。
また、前記第１保護層は、前記貫通ホール及び前記第１保護層の第１開口と離隔され、前記第１保護層の上面及び下面を貫通する第２開口をさらに含み、前記回路層は、前記第１保護層の前記第２開口と垂直方向に重なった第４電極をさらに含む。
また、前記半導体パッケージは、前記第４電極の上に配置された第２接続部と、前記第２接続部の上に結合された外部基板をさらに含む。
また、前記第１保護層の前記第２開口の幅は、前記第１保護層の前記第１開口の幅より大きく、前記第１保護層の前記第２開口は、前記第１保護層の前記第１開口より前記第１保護層の貫通ホールから遠く離隔される。
一方、実施例に係る半導体パッケージは、基板、前記基板の上に配置され、貫通ホールを含む第１保護層と、前記第１保護層の前記貫通ホールの内側に配置され、前記第１保護層と離隔された第２保護層と、前記第２保護層の上に配置された半導体素子と、を含み、前記第２保護層の外側面は、前記第１保護層を向けて突出した突出面を含み、前記第１保護層の貫通ホールの内側面と前記第２保護層の外側面の間の水平方向の距離は、前記貫通ホールの内側面に沿って互いに異なる距離を含む。
また、前記基板は、絶縁層と、前記絶縁層の上に配置された回路層を含み、前記回路層は、前記第１保護層の前記内側面と前記第２保護層の前記外側面の間の離隔領域に形成された第１電極を含む。
実施例の半導体パッケージは基板を含む。また、半導体パッケージは、前記基板の上に配置され、貫通ホールを含む第１保護層を含む。また、半導体パッケージは、前記基板の上に配置され、前記第１保護層の貫通ホールの内側に配置される第２保護層を含む。
この時、前記第１保護層の内側面は、前記第２保護層を向けて突出した突出面を含む。例えば、前記第２保護層の外側面は、前記第１保護層を向けて突出した突出面を含む。
これにより、実施例は、前記第１保護層の貫通ホールの内側面と前記第２保護層の外側面の間の水平方向の隔離距離は、前記貫通ホールの内側面に沿って互いに異なる隔離距離を含むことができる。
例えば、前記隔離距離は、第１隔離距離及び第２隔離距離を含むことができる。そして、前記第１隔離距離及び第２隔離距離は、互いに異なってもよい。例えば、前記第１隔離距離は、前記第２隔離距離より大きくてもよい。
この時、実施例は、前記第１隔離距離に対応する第１離隔領域には、前記第２隔離距離に対応する第２離隔領域より基板の回路層の第１電極及びトレースが集中配置される。例えば、前記第１離隔領域に配置された第１電極及び／又はトレースの間の距離は、前記第２離隔領域に配置された第１電極及び／又はトレースの間の距離より小さくてもよい。
これは、前記第１離隔領域における回路層の集積度が前記第２離隔領域における回路層の集積度より高いことを意味する。
この時、前記第１及び第２離隔領域に同一集積度にて第１電極及びトレースを配置することができるが、この場合、互いに連結されるべき第１電極の間の距離が増加し、これにより信号伝送損失が増加する。さらに、前記第１及び第２離隔領域に同一集積度にて第１電極及びトレースを配置する場合、相互信号干渉が発生する第１電極の間を遠く離隔させなければならないので、前記離隔領域の全体的な面積が増加する。そして、前記離隔領域の全体的な面積が増加する場合、前記第１保護層及び第２保護層によって保護されない電極やトレースが増加することにより、物理的信頼性及び電気的信頼性問題が発生する。
また、前記第１及び第２離隔領域に互いに異なる集積度にて第１電極及びトレースを配置した後、前記第１保護層の内側面の周りに沿って前記離隔領域の隔離距離が全て同一となるように構成することもできるが、この場合、前記第１保護層または第２保護層で覆われない電極及びトレースの面積が増加し、これにより熱的ストレス等によって前記電極またはトレースが脱膜する問題が発生する。
よって、実施例は、前記離隔領域で前記第１保護層の内側面及び前記第２保護層の外側面の周りに沿って互いに異なる第１隔離距離及び第２隔離距離を有するようにする。よって、実施例は、離隔領域で互いに異なる回路集積度を有するようにして、これによる信号伝送距離の減少による信号伝送損失を最小化して、信号伝送特性を向上させることができる。また、実施例は、前記離隔領域のうち回路集積度が相対的に低い領域の隔離距離を回路集積度が高い領域の隔離距離より小さくする。これにより、実施例では、前記隔離距離が小さい離隔領域でトレースが前記第１保護層または第２保護層によって覆われないことによる信頼性問題を最小化することができる。これにより、実施例は、半導体パッケージの電気的信頼性及び物理的信頼性をさらに向上させることができる。
第１実施例に係る半導体パッケージを示した断面図である。 第２実施例に係る半導体パッケージを示した断面図である。 第３実施例に係る半導体パッケージを示した断面図である。 実施例に係る半導体パッケージの第１保護層の平面図である。 実施例に係る半導体パッケージの第２保護層の平面図である。 実施例に係る半導体パッケージの第１及び第２保護層の配置関係を示した平面図である。 図６の一部領域を拡大した拡大図である。 図１のＡ領域に形成された回路層を示した平面図である。 図８の回路層の上に第１保護層及び第２保護層が配置された状態の平面図である。 第１実施例に係る第１保護層の突出面を示した断面図である。 第２実施例に係る第１保護層の突出面を示した断面図である。 第２実施例に係る第１保護層の突出面を示した断面図である。 第２実施例に係る第１保護層の突出面を示した断面図である。 第２実施例に係る第１保護層の突出面を示した断面図である。 第３実施例に係る第１保護層の突出面を示した図面である。 第３実施例に係る第１保護層の突出面を示した図面である。 第４実施例に係る第１保護層の内側面の垂直方向への段差構造を示した断面図である。 実施例に係る半導体パッケージの製造方法を工程順に説明するための断面図である。 実施例に係る半導体パッケージの製造方法を工程順に説明するための断面図である。 実施例に係る半導体パッケージの製造方法を工程順に説明するための断面図である。 実施例に係る半導体パッケージの製造方法を工程順に説明するための断面図である。 実施例に係る半導体パッケージの製造方法を工程順に説明するための断面図である。 実施例に係る半導体パッケージの製造方法を工程順に説明するための断面図である。 実施例に係る半導体パッケージの製造方法を工程順に説明するための断面図である。 実施例に係る半導体パッケージの製造方法を工程順に説明するための断面図である。 実施例に係る半導体パッケージの製造方法を工程順に説明するための断面図である。 実施例に係る半導体パッケージの製造方法を工程順に説明するための断面図である。 実施例に係る半導体パッケージの製造方法を工程順に説明するための断面図である。 実施例に係る半導体パッケージの製造方法を工程順に説明するための断面図である。 実施例に係る半導体パッケージの製造方法を工程順に説明するための断面図である。 実施例に係る半導体パッケージの製造方法を工程順に説明するための断面図である。
以下、添付された図面を参照して、本発明の好ましい実施例を詳しく説明する。
ただし、本発明の技術思想は、説明される一部実施例に限定されるものではなく、互いに異なる多様な形態に具現することができ、本発明の技術思想の範囲内であれば、実施例の間でその構成要素のうちの一つ以上を選択的に結合、置き換えて用いることができる。
また、本発明の実施例で用いられる用語(技術及び科学的用語を含む)は、明白に特定して記述されない限り、本発明が属する技術分野で通常の知識を有した者に一般的に理解できる意味と解釈され、辞書に定義された用語のように一般的に使用される用語は、かかわる技術の文脈上の意味を考慮してその意味を解釈できるだろう。また、本発明の実施例で用いられる用語は、実施例を説明するためのものであり、本発明を制限しようとするものではない。
本明細書において、単数形は、文句で特に言及しない限り複数形も含むことができ、「Ａ及びＢ、Ｃのうち少なくとも一つ(または一つ以上)」と記載される場合、Ａ、Ｂ、Ｃで組合せることのできる全ての組合せのうち一つ以上を含むことができる。また、本発明の実施例の構成要素の説明において、第１、第２、Ａ、Ｂ、(ａ)、(ｂ)等の用語を用いることができる。
このような用語は、その構成要素を他の構成要素と区別するためのものであり、その用語によって当該構成要素の本質または順序等が限定されるものではない。そして、ある構成要素が他の構成要素に「連結」、「結合」または「接続」されると記載された場合、その構成要素は他の構成要素に直接的に連結、結合または接続される場合だけではなく、その構成要素とその他の構成要素の間にあるさらに他の構成要素により「連結」、「結合」または「接続」される場合も含むことができる。
また、各構成要素の「上または下」に形成または配置されると記載される場合、「上または下」は、二つの構成要素が直接接触する場合だけではなく、一つ以上のさらに他の構成要素が二つの構成要素の間に形成または配置される場合も含む。また「上または下」と表現される場合、一つの構成要素を基準として、上側方向だけではなく下側方向の意味も含むことができる。
＜電子デバイス＞
実施例の説明の前に、実施例の半導体パッケージを含む電子デバイスに対して簡略に説明することにする。電子デバイスは、メインボード(図示されない)を含む。前記メインボードは、多様な部品と物理的及び／又は電気的に連結される。例えば、メインボードは、実施例の半導体パッケージと連結される。前記半導体パッケージには、多様な半導体素子が実装される。
前記半導体素子は、能動素子及び／又は受動素子を含むことができる。能動素子は、素子が数百ないし数百万個以上が一つのチップに集積化された集積回路(IC)形態の半導体チップであってもよい。半導体チップは、ロジックチップ、メモリチップ等であってもよい。ロジックチップは、セントラルプロセッサ(CPU)、グラフィックプロセッサ(GPU)等であってもよい。例えば、ロジックチップは、セントラルプロセッサ(CPU)、グラフィックプロセッサ(GPU)、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラーのうち少なくとも一つを含むＡＰであるか、またはアナログ‐デジタルコンバータ、ASIC(application‐specific IC)等であるか、または上記したものの特定組合わせを含むチップセットであってもよい。
メモリチップは、HBM等のスタックメモリであってもよい。また、メモリチップは、揮発性メモリ(例えば、DRAM)、不揮発性メモリ(例えば、ROM)、フラッシュメモリ等のメモリチップを含むことができる。
一方、実施例の半導体パッケージが適用される製品群は、CSP(Chip Scale Package)、FC‐CSP(Flip Chip‐Chip Scale Package)、FC‐BGA(Flip Chip Ball Grid Array)、POP(Package On Package)及びSIP(System In Package)のうちいずれか一つであってもよいが、これに限定されるものではない。
また、前記電子デバイスは、スマートフォン(smart phone)、PDA(personal digital assistant)、デジタルビデオカメラ(digital video camera)、デジタルスチルカメラ(digital still camera)、ネットワークシステム(network system)、コンピュータ(computer)、モニター(monitor)、タブレット(tablet)、ラップトップ(laptop)、ネットブック(netbook)、テレビ(television)、テレビゲーム(video game)、スマートウォッチ(smart watch)、オートモーティブ(Automotive)等であってもよい。ただし、これに限定されるものではなく、これらの他にもデータを処理する任意の他の電子機器であってもよいことはもちろんである。
＜半導体パッケージ＞
以下では、実施例に係る半導体パッケージについて説明する。
図１は、第１実施例に係る半導体パッケージを示した断面図である。
図１を参照すると、半導体パッケージは、基板１００を含む。前記基板１００は、パッケージ基板を意味することができる。
前記基板１００は、少なくとも一つの半導体素子が実装される空間を提供することができる。これとは違うように、前記基板１００は、少なくとも一つの外部基板が結合される空間を提供することができる。前記半導体素子の種類は、既に上述したので、これに対する詳細な説明は省略する。例えば、前記基板１００は、第１外部基板が結合される空間を提供することができる。前記第１外部基板は、電子デバイスに含まれたメインボードを意味することができる。また、前記基板１００は、第２外部基板が結合される空間を提供することができる。前記第２外部基板は、インターポーザであってもよい。例えば、前記第２外部基板は、前記半導体素子と前記基板１００の間を電気的に連結するインターポーザであってもよい。前記インターポーザは、半導体素子の機能を一緒にするアクティブインターポーザであるか、電気的連結機能のみをするパッシブインターポーザであってもよい。
前記基板１００は、絶縁層１１０、回路層１２０及び貫通電極１３０を含む。
前記基板１００の絶縁層１１０は、少なくとも１層以上の層構造を有することができる。好ましくは、前記基板１００の絶縁層１１０は、複数の積層構造を有することができる。これにより、実施例の基板１００は、電子デバイスのメインボードと半導体素子の間を効率的に電気的に連結することができる。この時、図１における前記基板１００の絶縁層１１０は、３層構造を有するものと図示したが、これに限定されない。例えば、前記基板１００の絶縁層１１０は、２層以下の層数を有することができ、４層以上の層数を有することもできる。
前記基板１００の絶縁層１１０が複数の層構造を有する場合、前記基板１００の複数の絶縁層は、互いに同一絶縁物質を含むことができるが、これに限定されるものではない。例えば、前記基板１００の複数の絶縁層のうち少なくとも一つの絶縁層は、他の一つの絶縁層とは異なる絶縁物質を含むことができる。
前記基板１００の絶縁層１１０は、リジド(rigid)またはフレキシブル(flexible)であってもよい。例えば、前記基板１００の絶縁層１１０は、ガラスまたはプラスチックを含むことができる。例えば、前記基板１００の絶縁層１１０は、ソーダライムガラス(soda lime glass)またはアルミノケイ酸ガラス等の化学強化／半強化ガラスを含むことができる。例えば、基板１００の絶縁層１１０はポリイミド(Polyimide、PI)、ポリエチレンテレフタレート(polyethylene terephthalate、PET)、プロピレングリコール(propylene glycol、PPG)、ポリカーボネート(PC)等の強化或は軟性プラスチックを含むことができる。例えば、基板１００の絶縁層１１０は、サファイアを含むことができる。例えば、基板１００の絶縁層１１０は、光等方性フィルムを含むことができる。例えば、基板１００の絶縁層１１０は、COC(Cyclic Olefin Copolymer)、COP(Cyclic Olefin Polymer)、光等方ポリカーボネート(polycarbonate、PC)または光等方ポリメチルメタクリレート(PMMA)を含むことができる。例えば、前記基板１００の絶縁層１１０は、無機フィラー及び絶縁樹脂を含む材料からなることができる。例えば、基板１００の絶縁層１１０は、熱硬化性樹脂または熱可塑性樹脂にシリカまたはアルミナの無機フィラーが配置された構造を有することができる。
例えば、前記基板１００の絶縁層１１０は、ABF(Ajinomoto Build‐up Film)、FR‐4、BT(Bismaleimide Triazine)、PID(Photo Imageable Dielectric resin)、BT等を用いることができる。
この時、第１実施例における前記基板１００の絶縁層１１０は、加工性が優れ、剛性が優れ、基板１００のスリム化が可能で、前記基板１００の回路層１２０の微細化が可能なABF(Ajinomoto Build‐up Film)からなることができる。前記ABF(Ajinomoto Build‐up Film)は、ガラス繊維を含まない。これにより、前記基板１００の絶縁層１１０がABF(Ajinomoto Build‐up Film)からなる場合、前記基板１００の曲げ特性が低下する。
よって、実施例は、前記基板１００の絶縁層１１０がABF(Ajinomoto Build‐up Film)からなるようにしながら、前記基板１００の複数の絶縁層のうち少なくとも一つの絶縁層には、曲げ特性を向上させることができる補強物質が含まれる。
例えば、前記基板１００の絶縁層１１０は、樹脂及びフィラーを含む第１ABFで構成された層を含む。また、前記基板１００の絶縁層１１０は、前記第１ABFに補強物質がさらに含まれた第２ABFで構成された層を含む。この時、前記第２ABFに含まれた補強物質は、ガラス繊維であってもよいが、これに限定されるものではない。
前記基板１００の絶縁層１１０のそれぞれの層は、１０μm～４０μmの範囲の厚さを有することができる。好ましくは、前記基板１００の絶縁層１１０のそれぞれの層は、１５μm～３５μmの範囲の厚さを満足することができる。より好ましくは、前記基板１００の絶縁層１１０のそれぞれの層は、１８μm～３２μmの範囲の厚さを満足することができる。
前記基板１００の絶縁層１１０のそれぞれの層の厚さは、互いに異なる層に配置された回路層の間の基板の垂直方向への距離に対応することができる。即ち、厚さは、前記基板１００の上面から下面を向く方向、または下面から上面を向く方向への長さを意味することができ、基板の垂直方向の長さを意味することができる。ここで、上面は、各構成要素において前記垂直方向に沿って最も高い位置を意味することができ、下面は、各構成要素において前記垂直方向に沿って最も低い位置を意味することができる。そして、この位置は、互いに逆に称してもよい。
前記基板１００の絶縁層１１０のそれぞれの層の厚さが１０μm未満であると、前記基板１００の曲げ特性が低下する。また、前記基板１００の絶縁層１１０のそれぞれの層の厚さが１０μm未満であると、前記基板１００の回路層１２０が安定的に保護されず、これにより電気的信頼性が低下する。また、前記基板１００の絶縁層１１０のそれぞれの層の厚さが４０μmを超過すると、前記基板１００の全体的な厚さが増加し、これにより半導体パッケージの厚さが増加する。また、前記基板１００の絶縁層１１０のそれぞれの層の厚さが４０μmを超過すると、前記基板１００の回路層１２０の微細化が困難となる。
一方、実施例の半導体パッケージは、前記基板１００の上面に配置される第１保護層１４１及び第２保護層１４２を含む上部保護層１４０を含む。また、前記半導体パッケージは、前記基板１００の下面に配置される下部保護層１５０を含む。
基板１００の絶縁層１１０は、第１保護層１４１と第２保護層１４２を含む前記上部保護層１４０及び前記下部保護層１５０と同一絶縁物質を含むことができるが、これに限定されない。この時、絶縁層１１０の絶縁物質は、上部保護層１４０及び下部保護層１５０の絶縁物質と異なってもよい。
絶縁層１１０は、複数の層で備えられてもよい。よって、以下で説明される絶縁層１１０の上面は、複数の層の絶縁層１１０のうち最上側に配置された絶縁層の上面を意味することができる。また、以下で記載される絶縁層１１０の下面は、複数の層の絶縁層１１０のうち最下側に配置された絶縁層の下面を意味することができる。
前記基板１００は、回路層１２０を含む。前記回路層１２０は、前記基板１００の絶縁層１１０の表面に配置される。例えば、前記基板１００の絶縁層１１０が３層構造を有する場合、前記３層の絶縁層の表面には、それぞれ前記回路層１２０が配置される。
この時、前記基板１００の回路層１２０のうちいずれか一つの回路層は、ETS(Embedded Trace Substrate)構造を有することができる。例えば、前記基板１００の絶縁層１１０の上面に配置された回路層は、ETS構造を有することができる。これにより、基板１００の最上側に配置された回路層の少なくとも一部は、前記絶縁層１１０の上面に形成された溝(図示されない)内に配置される。これにより、前記ETS構造は、埋め込み構造ともいえる。前記ETS構造は、一般的な突出構造を有する回路層に比べて微細化に有利である。これにより、実施例は、基板１００の絶縁層１１０の上面に配置された回路層がETS構造を有するようにして、その微細化を可能とする。即ち、前記絶縁層１１０の上面に配置された回路層は、半導体素子や外部基板と連結される電極を含む。これにより、実施例は、前記半導体素子に備えられた端子のサイズ及びピッチに対応するように前記電極の形成を可能とする。これにより実施例は、回路集積度を向上させることができる。さらに、実施例は、前記半導体素子を通じて伝達される信号の伝送距離を最小化することができ、これにより信号伝送損失を最小化することができるようにする。
前記基板１００の回路層１２０は、金(Au)、銀(Ag)、白金(Pt)、チタン(Ti)、スズ(Sn)、銅(Cu)及び亜鉛(Zn)から選択される少なくとも一つの金属物質からなることができる。また、基板１００の回路層１２０は、ボンディング力が優れる金(Au)、銀(Ag)、白金(Pt)、チタン(Ti)、スズ(Sn)、銅(Cu)、亜鉛(Zn)から選択される少なくとも一つの金属物質を含むペーストまたはソルダーペーストからなることができる。好ましくは、前記基板１００の回路層１２０は、電気伝導性が高く、比較的安価な銅(Cu)からなることができる。
前記基板１００の回路層１２０は、７μm～２０μmの範囲の厚さを有することができる。例えば、前記基板１００の回路層１２０は、９μm～１７μmの範囲の厚さを有することができる。前記基板１００の回路層１２０は、１０μm～１３μmの範囲の厚さを有することができる。前記基板１００の回路層１２０の厚さが７μm未満であると、前記回路層１２０の抵抗が増加し、伝送可能な信号の許容電流が減少する。また、前記基板１００の回路層１２０の厚さが２０μmを超過すると、前記回路層１２０の微細化が困難となる。
前記基板１００の回路層１２０は、前記基板１００の貫通電極１３０と連結される貫通パッド、外部基板や半導体素子と連結される実装パッドを含むことができる。また、前記基板１００の回路層１２０は、前記貫通パッドまたは実装パッドと連結される細長い信号伝送ラインであるトレースを含むことができる。
前記基板１００の回路層１２０の貫通パッドや電極は、１５μm～９０μmの範囲の幅を有することができる。前記基板１００の回路層１２０の貫通パッドや電極は、２０μm～８５μmの範囲の幅を有することができる。基板１００の回路層１２０の貫通パッドや電極は、２５μm～８０μmの範囲の幅を有することができる。
この時、前記基板１００の回路層１２０の貫通パッドや電極は、機能によって前記記載された範囲内で互いに異なる幅を有することができる。また、前記基板１００の回路層１２０の電極は、連結される半導体素子の端子のサイズまたは外部基板のパッドのサイズに対応するように互いに異なる幅を有することができる。
例えば、前記基板１００の回路層１２０は、複数の電極を含むことができる。例えば、前記基板１００の回路層１２０は、前記基板１００の絶縁層１１０の上面に配置された第１電極１２１、第２電極１２２、第３電極１２４及び第４電極１２３を含むことができる。
前記第１電極１２１、第２電極１２２、第３電極１２４及び第４電極１２３は、前記基板１００の同一平面に配置される。ただし、前記第１電極１２１、第２電極１２２、第３電極１２４及び第４電極１２３は、前記基板１００の絶縁層１１０の上面における配置位置によって区分したものであってもよい。
前記第１電極１２１、第２電極１２２及び第３電極１２４は、半導体素子２２０の端子２２５と連結される電極を意味する。この時、前記半導体素子２２０の端子２２５は、前記半導体素子２２０の下面に配置される。前記半導体素子２２０の端子２２５は、第１～第３端子を含むことができる。前記半導体素子２００の第２端子は、前記半導体素子２００の下面で前記半導体素子２００の側面に隣接するように配置される。前記半導体素子２００の第３端子は、前記半導体素子の下面の中央に配置される。そして、前記半導体素子２００の第１端子は、前記半導体素子の前記第２端子と第３端子の間に配置される。
そして、前記基板１００の回路層１２０の第１電極１２１は、前記半導体素子２２０の前記第１端子と連結される。また、前記基板１００の回路層１２０の第２電極１２２は、前記半導体素子２２０の第２端子と連結される。また、前記基板１００の回路層１２０の第３電極１２４は、前記半導体素子２２０の第３端子と連結される。この時、前記第１電極１２１、第２電極１２２及び第３電極１２４のうち少なくとも一つは、少なくとも他の一つと異なる幅または形状を有することができる。例えば、前記半導体素子２２０の端子２２５は、配置位置によってサイズやピッチが異なってもよい。これにより、前記第１電極１２１、第２電極１２２及び第３電極１２４は、前記半導体素子２２０の端子２２５のサイズやピッチに対応する幅または形状を有することができる。これに対しては、下記で詳しく説明する。
また、前記基板１００の回路層１２０の第４電極１２３は、外部基板３００と連結される電極であってもよい。前記外部基板３００は、半導体素子４２０が配置された基板であるか、前記半導体素子４２０と連結されるインターポーザであってもよい。これにより、前記基板１００の回路層１２０の第４電極１２３は、前記第１電極１２１、第２電極１２２及び第３電極１２４より大きい幅を有することができる。
前記基板１００は、貫通電極１３０を含むことができる。前記基板１００の貫通電極１３０は、前記基板１００の絶縁層１１０を貫通することができる。前記基板１００の貫通電極１３０は、前記基板１００の互いに異なる絶縁層に配置された回路層の間を連結することができる。
前記基板１００の貫通電極１３０は、前記基板１００の絶縁層１１０を貫通する貫通ホール内部を伝導性物質で充填して形成することができる。
前記貫通ホールは、機械、レーザー及び化学加工のうちいずれか一つの加工方式によって形成することができる。前記貫通ホールが機械加工によって形成される場合には、ミリング(Milling)、ドリル(Drill)及びルーティング(Routing)等の方式を使用することができる。また、前記貫通ホールがレーザー加工によって形成される場合には、UVやCO2レーザー方式を使用することができる。また、前記貫通ホールが化学加工によって形成される場合には、アミノシラン、ケトン類等を含む薬品を利用することができる。
前記貫通ホールが形成されると、前記貫通ホール内部を伝導性物質で充填して前記基板１００の貫通電極１３０を形成することができる。前記貫通電極を形成する金属物質は、銅(Cu)、銀(Ag)、スズ(Sn)、金(Au)、ニッケル(Ni)及びパラジウム(Pd)から選択されるいずれか一つの物質であってもよい。また、前記伝導性物質の充填は、無電解メッキ、電解メッキ、スクリーン印刷(Screen Printing)、スパッタリング(Sputtering)、蒸発法(Evaporation)、インクジェット及びディスペンシングのうちいずれか一つまたはこれらの組合わせ方式を利用することができる。
第１実施例の半導体パッケージは、前記基板１００の上に配置された上部保護層１４０を含む。また、前記半導体パッケージは、前記基板１００の下に配置された下部保護層１５０を含む。
前記上部保護層１４０及び下部保護層１５０は、前記基板１００を保護する機能をすることができる。例えば、前記上部保護層１４０及び下部保護層１５０は、前記基板１００の絶縁層１１０の表面や回路層１２０の表面を保護する機能をすることができる。これにより、前記上部保護層１４０及び下部保護層１５０は、機能的に保護層とも表現することができる。
前記上部保護層１４０及び下部保護層１５０は、レジスト(resist)層であってもよい。好ましくは、前記上部保護層１４０及び下部保護層１５０は、有機高分子物質を含むソルダーレジスト層であってもよい。一例として、前記上部保護層１４０及び下部保護層１５０は、エポキシアクリレート系の樹脂を含むことができる。詳しくは、前記上部保護層１４０及び下部保護層１５０は、樹脂、硬化剤、光開始剤、顔料、溶媒、フィラー、添加剤、アクリル系のモノマー等を含むことができる。ただし、実施例はこれに限定されず、前記上部保護層１４０及び下部保護層１５０は、フォトソルダーレジスト層、カバーレイ(cover‐lay)及び高分子物質のうちいずれか一つであってもよいことはもちろんである。
前記上部保護層１４０及び下部保護層１５０のそれぞれの厚さは、１μm～２０μmをすることができる。前記上部保護層１４０及び下部保護層１５０のそれぞれの厚さは、１μm～１５μmをすることができる。例えば、前記上部保護層１４０及び下部保護層１５０のそれぞれの厚さは、５μm～２０μmをすることができる。前記上部保護層１４０及び下部保護層１５０のそれぞれの厚さが２０μmを超過する場合、半導体パッケージの厚さが増加し、または前記基板１００に応力を印加する。前記上部保護層１４０及び下部保護層１５０のそれぞれの厚さが１μm未満である場合、基板１００に含まれた回路層１２０が安定的に保護されず、これにより電気的信頼性または物理的信頼性が低下する。
前記上部保護層１４０は、第１保護層１４１及び第２保護層１４２を含むことができる。前記第１保護層１４１及び第２保護層１４２は、前記基板１００の上における配置位置によって区分されてもよい。前記第１保護層１４１及び第２保護層１４２は、一つの層を配置位置によって区分したものであってもよく、これとは違うように互いに区分または分離された層を意味することができる。ここで、一つの層を配置位置によって区分するということは、前記第１保護層１４１及び前記第２保護層１４２が互いに同じ物質からなることができ、互いに同じ厚さを有することができるということを意味することができる。
前記第１保護層１４１は、複数のオープン領域を含むことができる。例えば、前記第１保護層１４１は、上面及び前記上面と反対となる下面を含む。そして、前記第１保護層１４１は、互いに異なる位置で前記第１保護層１４１の上面及び下面を貫通する複数のオープン領域を含むことができる。前記第１保護層１４１の複数のオープン領域は、貫通ホール及び開口に区分される。前記貫通ホールと開口の区分は、サイズ、形状及び露出される電極の個数によってすることができる。
例えば、前記第１保護層１４１は、貫通ホール１４１Ｔ１(図４参照)を含むことができる。また、前記第１保護層１４１は、前記貫通ホール１４１Ｔ１と離隔される第１開口１４１Ｔ２(図４参照)及び第２開口１４１Ｔ３(図４参照)を含むことができる。
前記第１保護層１４１の貫通ホール１４１Ｔ１は、平面形状は、前記第１保護層１４１の第１開口１４１Ｔ２及び第２開口１４１Ｔ３と異なる平面形状を有することができる。前記第１保護層１４１の貫通ホール１４１Ｔ１の平面形状は、前記半導体素子２２０の平面形状に対応することができる。例えば、前記第１保護層１４１の貫通ホール１４１Ｔ１の平面形状は、四角形状であってもよいが、これに限定されるものではない。そして、前記第１保護層１４１の第１開口１４１Ｔ２及び第２開口１４１Ｔ３は、前記基板１００の回路層１２０の第２電極１２２及び第４電極１２３の平面形状に対応する平面形状を有することができる。例えば、前記第１保護層１４１の第１開口１４１Ｔ２及び第２開口１４１Ｔ３の平面形状は円形であってもよいが、これに限定されない。
前記第１保護層１４１の貫通ホール１４１Ｔ１のサイズは、前記第１保護層１４１の第１開口１４１Ｔ２及び第２開口１４１Ｔ３のサイズより大きくてもよい。前記サイズは、面積を意味することができ、これとは違うように第１水平方向及び／又は第２水平方向の幅を意味することができる。前記第１保護層１４１の貫通ホール１４１Ｔ１のサイズは、前記半導体素子２２０のサイズによって決定されてもよい。そして、前記第１保護層１４１の第１開口１４１Ｔ２及び第２開口１４１Ｔ３のサイズは、前記第２電極１２２及び第４電極１２３のサイズによって決定されてもよい。
また、前記第１保護層１４１の貫通ホール１４１Ｔ１は、前記基板１００の回路層１２０の複数の電極と垂直方向に重なることができる。例えば、前記基板１００の回路層１２０は、複数の第１電極、複数の第２電極、及び複数の第３電極を含む。前記第１保護層１４１の貫通ホール１４１Ｔ１は、前記複数の第１電極及び前記複数の第３電極と垂直方向に重なる。即ち、前記第１保護層１４１の貫通ホール１４１Ｔ１は、一つのホールを意味し、これにより前記貫通ホール１４１Ｔ１は、前記複数の第１電極、前記複数の第３電極、及び前記複数の第１電極と複数の第３電極の間に配置されたトレースと共通で垂直方向に重なることができる。
また、前記第１保護層１４１の第１開口１４１Ｔ２は、前記基板１００の回路層１２０の第２電極１２２と垂直方向に重なることができる。例えば、前記第１保護層１４１の第１開口１４１Ｔ２は、一つの第２電極１２２の上面と部分的に垂直方向に重なることができる。また、前記第１保護層１４１の第２開口１４１Ｔ３は、前記基板１００の回路層１２０の第４電極１２３と垂直方向に重なることができる。例えば、前記第１保護層１４１の第２開口１４１Ｔ３は一つの第４電極１２３の上面と部分的に垂直方向に重なることができる。
前記第１開口１４１Ｔ２及び第２開口１４１Ｔ３は、それぞれ一つのパッドを露出するように備えられ、前記貫通ホール１４１Ｔ１は、複数のパッドを露出するように備えられる。ここで、パッドは、回路層と半導体素子が結合する領域を指称することができ、または半導体素子と回路層を結合するために回路層の上に配置された金属を意味することができる。半導体素子と回路層の結合は、ワイヤボンディング、ソルダーボンディング、メタル間のダイレクトボンディング等を意味することができる。ワイヤボンディングは、金(Au)等の導線を利用して半導体素子の端子２２５と回路層を電気的結合することを意味することができる。また、ソルダーボンディングは、Sn、Ag、Cuのうち少なくとも一つを含む物質を利用して半導体素子と回路層を電気的に結合することを意味することができる。また、メタル間のダイレクトボンディングは、ソルダー、ワイヤ、伝導性接着剤等無しに回路層と半導体素子の端子２２５に熱と圧力を印加して再結晶化し、これにより回路層と半導体素子の端子２２５の間を直接結合させることを意味することができる。ここでパッドは、半導体素子の端子２２５と回路層が結合される部分を意味すると解釈することができる。これにより、前記パッドは、回路層の上面の一部領域を指称することができ、または半導体素子の端子２２５と結合する金属として、回路層の上面に配置された金属層を意味することができる。
また、前記第２保護層１４２は、前記第１保護層１４１の前記貫通ホール１４１Ｔ１の内側に配置される。例えば、前記第２保護層１４２は、前記基板１００の上面で、前記第１保護層１４１の貫通ホール１４１Ｔ１と垂直方向に重なる領域に配置される。前記第２保護層１４２は、開口１４２Ｔを含むことができる。前記第２保護層１４２の開口１４２Ｔは、前記基板１００の回路層１２０の第３電極１２４と垂直方向に重なることができる。例えば、前記第２保護層１４２の開口１４２Ｔは、前記第３電極１２４の上面と部分的に垂直方向に重なることができる。
前記第２保護層１４２の面積は、前記第１保護層１４１の貫通ホール１４１Ｔ１の面積より小さい。これにより、前記第２保護層１４２が前記第１保護層１４１の貫通ホール１４１Ｔ１の内側に配置された状態で、前記第１保護層１４１の貫通ホール１４１Ｔ１の内側面と前記第２保護層１４２の外側面の間には、離隔領域ＳＡ(図６参照)が備えられる。そして、前記離隔領域ＳＡは、前記第１保護層１４１の貫通ホール１４１Ｔ１と垂直方向に重なり、前記第２保護層１４２と垂直方向に重ならない領域を意味する。そして、前記基板１００の回路層１２０の第１電極１２１の少なくとも一部は、前記離隔領域ＳＡと垂直方向に重なることができる。
前記上部保護層１４０の第１保護層１４１及び第２保護層１４２の具体的な構造は、以下でより詳しく説明することにする。
一方、下部保護層１５０も開口を含むことができる。前記下部保護層１５０の開口は、前記基板１００の絶縁層１１０の下面に配置された第５電極と垂直方向に重なることができる。下部保護層１５０は、前記上部保護層１４０と違うように貫通ホールを含まず、開口のみを含むことができる。
実施例の半導体パッケージは、第１接続部２１０を含む。即ち、前記基板１００の上には、第１接続部２１０が配置される。例えば、前記基板１００の回路層１２０の第１電極１２１、第２電極１２２、第３電極１２４の上には、第１接続部２１０が配置される。
具体的に、前記第１接続部２１０は、前記第１保護層１４１の第１開口１４１Ｔ２、前記第２保護層１４２の開口１４２Ｔ及び前記第１保護層１４１と第２保護層１４２の間の離隔領域ＳＡにそれぞれ配置される。
前記第１接続部２１０は、六面体形状を有することができる。前記第１接続部２１０の断面は、四角形形状を含むことができる。前記第１接続部２１０の断面は、長方形または正四角形を含むことができる。例えば、前記第１接続部２１０は、球形状を含むことができる。例えば、前記第１接続部２１０の断面は円形形状または半円形状を含むことができる。例えば、前記第１接続部２１０の断面は、部分的にまたは全体的にラウンド状を含むことができる。前記第１接続部２１０の断面形状は、一側面で平面であり、他の一側面で曲面であってもよい。前記第１接続部２１０は、ソルダーボールであってもよいが、これに限定されるものではない。
実施例の半導体パッケージは、前記第１接続部２１０の上に配置された構成を含む。前記第１接続部２１０の上に配置された構成は、半導体素子であってもよく、これとは違うようにインターポーザであってもよい。以下では、前記第１接続部２１０の上に配置された構成が半導体素子２２０であるとして説明する。
前記半導体素子２２０は、ロジックチップであってもよいが、これに限定されるものではない。例えば、前記半導体素子２２０は、セントラルプロセッサ(例えば、CPU)、グラフィックプロセッサ(例えば、GPU)、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラーのうちアプリケーションプロセッサ(AP)チップであってもよい。前記半導体素子２２０は、下面に端子２２５を含む。そして、前記半導体素子２２０の端子２２５は、前記第１接続部２１０を通じて前記基板１００の回路層１２０の第１電極１２１、第２電極１２２及び第３電極１２４と電気的に連結される。
また、半導体パッケージは、アンダーフィル２３０を含むことができる。前記アンダーフィル２３０は、前記基板１００の上に配置される。前記アンダーフィル２３０は、前記基板１００の上で前記半導体素子２２０の周囲を覆いながら配置される。前記アンダーフィル２３０は、前記第１保護層１４１の上面の一部、第２保護層１４２の上面の一部、前記第１保護層１４１のオープン領域の一部及び前記第２保護層１４２のオープン領域の一部内に配置される。前記アンダーフィル２３０は、前記半導体素子２２０の端子２２５、第１接続部２１０及び前記回路層１２０の電極を覆うことができる。前記アンダーフィル２３０は、半導体素子２２０の端子２２５と前記回路層１２０の電極の間の接合信頼性を向上させるために形成されてもよい。
前記半導体パッケージは、第２接続部２４０を含むことができる。前記第２接続部２４０は、前記基板１００の回路層１２０の第４電極１２３の上に配置される。例えば、前記第２接続部２４０は、前記第４電極１２３と垂直方向に重なった前記第１保護層１４１の第２開口１４１Ｔ３に配置される。前記第２接続部２４０はバンプであってもよい。一例として、前記第２接続部２４０は、ソルダーバンプであってもよいが、これに限定されるものではない。例えば、前記第２接続部２４０は、ポストバンプであってもよい。例えば、前記第２接続部２４０は、銅ポスト及び前記銅ポストの上に配置されたソルダーバンプを含むことができる。前記第２接続部２４０の上面は、前記半導体素子２２０の上面より高く位置することができる。これにより、前記第２接続部２４０の上に配置される外部基板３００の結合工程で前記半導体素子２２０が損傷することを防止することができる。
図２を参照すると、前記半導体パッケージは、パッケージ‐オン‐パッケージ(Package On package)構造であってもよい。即ち、半導体パッケージ上に他の半導体パッケージが配置され、垂直方向に沿って電気的に連結される構造であってもよい。ただしこれに限定されるものではなく、半導体素子の上に能動インターポーザ４２０が配置され、前記第２接続部２４０と電気的に連結されてもよい。能動インターポーザ４２０は、図面に図示されていないが、前記半導体素子２２０及び前記第２接続部２４０と直接連結される構造であってもよい。これにより、電力供給または電気的信号の連結を円滑にすることができる。
前記半導体パッケージは、モールディング層２５０を含むことができる。前記モールディング層２５０は、前記基板１００及び前記上部保護層１４０の上に配置される。前記モールディング層２５０は、前記第２接続部２４０、前記アンダーフィル２３０及び前記半導体素子２２０をモールディングすることができる。
前記モールディング層２５０は、EMC(Epoxy Mold Compound)であってもよいが、これに限定されるものではない。前記モールディング層２５０は、低誘電率を有することができる。例えば、前記モールディング層２５０の誘電率Ｄｋは、０.２～１０であってもよい。例えば、前記モールディング層２５０の誘電率Ｄｋは、０.５～８であってもよい。例えば、前記モールディング層２５０の誘電率Ｄｋは、０.８～５であってもよい。これにより、実施例では、前記モールディング層２５０が低誘電率を有するようにして、前記半導体素子２２０から発生する熱の放熱特性を高めることができる。前記モールディング層２５０は、開口を含むことができる。例えば、前記モールディング層２５０は、前記第２接続部２４０の上面と垂直方向に重なる開口を含むことができる。
半導体パッケージは、第３接続部２６０を含む。
前記第３接続部２６０は、前記基板１００の下面に配置される。例えば、前記第３接続部２６０は、前記基板１００の下面に配置された回路層１２０の第５電極の下面に配置される。例えば、前記第３接続部２６０は、前記下部保護層１５０の開口に配置される。前記第３接続部２６０は実施例の半導体パッケージを別途の外部基板(例えば、電子デバイスのメインボード)に連結するためのソルダーであってもよいが、これに限定されるものではない。
半導体パッケージは、外部基板３００を含む。前記外部基板３００は、前記基板１００と結合される別途の基板を意味することができる。例えば、前記基板１００に配置された半導体素子２２０は、CPUやGPUのようなロジックチップであってもよく、前記外部基板３００は、前記ロジックチップと連結されるメモリチップが配置されたメモリ基板を意味することができる。前記外部基板３００は、メモリチップに対応する半導体素子４２０が配置されたメモリ基板と前記基板１００の間を連結するインターポーザであってもよい。
前記外部基板３００は、絶縁層３１０、回路層３２０及び貫通電極３３０を含むことができる。そして、前記半導体パッケージは、前記外部基板３００の上面に配置された上部絶縁層３４０及び前記外部基板３００の下面に配置された下部絶縁層３５０を含むことができる。
半導体パッケージは、第４接続部４１０を含むことができる。前記第４接続部４１０は、前記外部基板３００の上に配置される。
半導体パッケージは、半導体素子４２０を含むことができる。前記半導体素子４２０は、前記第４接続部４１０を通じて前記外部基板３００の上に実装される。前記半導体素子４２０は、メモリチップであってもよいが、これに限定されるものではない。
図２は、第２実施例に係る半導体パッケージを示した断面図である。
図２を参照すると、第２実施例の半導体パッケージは、第１実施例の半導体パッケージに比べて基板１００の構造において異なる。よって、以下では、前記基板１００の構造に対してのみ説明することにする。
図１の第１実施例の半導体パッケージは、コアリース基板であってもよい。そして、図２の第２実施例の半導体パッケージは、コア基板であってもよい。
図２を参照すると、基板１００は、絶縁層１１０を含む。そして、前記絶縁層１１０は、複数の層構造を有することができる。前記絶縁層１１０は、コア層１１１を含むことができる。前記コア層１１１は、プリプレグ(prepreg)を含むことができる。前記プリプレグは、ガラス繊維糸(glass yarn)で織造されたガラスファブリック(glass fabric)のような織物シート(fabric sheet)形態の繊維層にエポキシ樹脂等を含浸した後熱圧着を行うことで形成されてもよい。前記コア層１１１は、樹脂及び樹脂内に配置される強化繊維を含むことができる。前記樹脂は、エポキシ樹脂であってもよいが、これに限定されるものではない。
前記基板１００の絶縁層１１０は、前記コア層１１１の上に配置された追加絶縁層１１２をさらに含むことができる。追加絶縁層１１２は、第１実施例の基板１００に含まれた補強物質を含まないABFであってもよい。
この時、第２実施例の基板１００の回路層１２０の電極は、前記基板１００の絶縁層１１０の上面の上に突出した構造を有することができる。
図３は、第３実施例に係る半導体パッケージを示した断面図である。
図３を参照すると、第３実施例の半導体パッケージは、第１実施例の半導体パッケージに比べて基板１００の上に配置される半導体素子の構成において異なる。よって、以下では基板１００の上に配置される半導体素子の構成に対してのみ説明することにする。
第３実施例の半導体パッケージは、前記基板１００の第１接続部２１０の上に配置された第１構成２２０を含むことができる。前記第１構成２２０は、半導体素子であってもよく、これとは違うようにインターポーザであってもよい。そして、前記第１構成２２０がインターポーザである場合、これはアクティブインターポーザであってもよく、これとは違うようにパッシブインターポーザであってもよい。
また、第３実施例の半導体パッケージは、前記第１構成２２０の上に配置された第５接続部５１０を含むことができる。前記第５接続部５１０は、前記第１構成２２０と電気的に連結される。例えば、前記第１構成２２０が半導体素子である場合、前記第５接続部５１０は、前記半導体素子の端子上に配置される。例えば、前記第１構成２２０がインターポーザである場合、前記第５接続部５１０は、前記インターポーザの電極の上に配置される。
また、第３実施例の半導体パッケージは、前記第５接続部５１０の上に配置された第２構成５２０を含むことができる。前記第２構成５２０は、半導体素子であってもよい。例えば、前記第２構成５２０は、CPUまたはGPUであってもよいが、これに限定されるものではない。前記第２構成５２０は端子５２５を含む。そして、前記第２構成５２０の端子５２５は、前記第５接続部５１０を通じて前記第１構成２２０と電気的に連結される。これにより前記第２構成５２０は、前記基板１００と電気的に連結される。
例えば、第３実施例の半導体パッケージは、基板１００の上に複数の半導体素子２２０、５２０が積層構造にて配置される。また、第３実施例の半導体パッケージは、アクティブまたはパッシブインターポーザ２２０を通じて前記基板１００と半導体素子５２０の間が電気的に連結される。
図３の半導体パッケージに図示されていないが、第３実施例の半導体パッケージは、図１に図示された第２接続部２４０、モールディング層２５０、アンダーフィル２３０、外部基板３００及び半導体素子４２０を含むことができる。
以下では、実施例の基板１００の回路層１２０の電極の構造及び前記基板１００の上に配置される第１保護層１４１及び第２保護層１４２のオープン領域の構造について具体的に説明することにする。
図４は、実施例に係る半導体パッケージの第１保護層の平面図であり、図５は、実施例に係る半導体パッケージの第２保護層の平面図であり、図６は、実施例に係る半導体パッケージの第１及び第２保護層の配置関係を示した平面図であり、図７は、図６の一部領域を拡大した拡大図である。この時、図６は、図４の第１保護層１４１の貫通ホール１４１Ｔ１内に図５の第２保護層１４２が配置された状態での平面図を示したものであってもよい。
図４を参照すると、第１保護層１４１は、基板１００の上に配置される。前記第１保護層１４１は、オープン領域を含む。前記第１保護層１４１は、上面及び下面を貫通する貫通ホールタイプの複数のオープン領域を含む。
前記第１保護層１４１は、前記基板１００の上に配置された半導体素子２２０と垂直方向に重なる貫通ホール１４１Ｔ１を含む。前記第１保護層１４１の貫通ホール１４１Ｔ１の形状及びサイズは、前記半導体素子２２０の形状及びサイズに対応することができる。
例えば、前記半導体素子２２０の平面形状が四角形状である場合、前記第１保護層１４１の貫通ホール１４１Ｔ１の平面形状は、四角形状を有することができる。
また、前記第１保護層１４１の貫通ホール１４１Ｔ１のサイズまたは面積は、前記半導体素子２２０の下面のサイズまたは面積に対応することができる。例えば、前記第１保護層１４１の貫通ホール１４１Ｔ１のサイズまたは面積は、前記半導体素子２２０の下面のサイズまたは面積の６０％以上、７０％以上、または８０％以上であってもよい。そして、前記第１保護層１４１の貫通ホール１４１Ｔ１のサイズまたは面積は、前記半導体素子２２０の下面のサイズまたは面積より小さくてもよい。よって、前記第１保護層１４１の上面の少なくとも一部は、前記半導体素子２２０と垂直方向に重なることができる。
前記第１保護層１４１の上面は、前記貫通ホール１４１Ｔ１が備えられた領域で水平方向に沿って段差を有することができる。即ち、前記第１保護層１４１の上面は、前記貫通ホール１４１Ｔ１を定義するように内側角部１４１Ｐ、１４１Ｃを含むことができる。前記内側角部１４１Ｐ、１４１Ｃは、水平方向に沿って段差を有することができる。例えば、内側角部１４１Ｐ、１４１Ｃは、水平方向に沿って段差を有する突出面１４１Ｐと凹面１４１Ｃに区分される。そして、前記突出面１４１Ｐと凹面１４１Ｃは、前記貫通ホール１４１Ｔ１を含む前記第１保護層１４１の上面の内側角部に備えられ、これとは違うように前記第１保護層１４１の内側面の内側角部に備えられてもよい。
即ち、図４は、前記第１保護層１４１の前記貫通ホール１４１Ｔ１を定義する段差構造を有した内側角部１４１Ｐ、１４１Ｃを示したものである。
この時、前記内側角部１４１Ｐ、１４１Ｃは、前記貫通ホール１４１Ｔを定義する前記第１保護層１４１の上面を示したものであり、これは水平方向に沿って段差を有することができる。この時、前記貫通ホール１４１を定義する前記第１保護層１４１の内側面は、段差を有しなくてもよい。
これとは違うように、前記内側角部１４１Ｐ、１４１Ｃは、前記貫通ホール１４１Ｔを定義する前記第１保護層１４１の内側面を示したものであり、これは水平方向に沿って段差を有することができる。この時、前記貫通ホール１４１を定義する前記第１保護層１４１の上面は、段差を有しなくてもよい。
これとは違うように、前記内側角部１４１Ｐ、１４１Ｃは、前記貫通ホール１４１Ｔを定義する前記第１保護層１４１の内側面及び上面の組合わせによるものであってもよく、これは水平方向に沿って段差を有することができる。即ち、前記貫通ホール１４１を定義する前記第１保護層１４１の上面及び内側面のそれぞれは、水平方向に沿って段差を有することができる。
以下では、前記内側角部１４１Ｐ、１４１Ｃが前記貫通ホール１４１Ｔを定義する前記第１保護層１４１の内側面だると仮定して説明する。ただし、実施例はこれに限定されず、以下で説明される内側角部１４１、１４１Ｃに備えられる突出面１４１Ｃと凹面１４１Ｃは、前記第１保護層１４１の内側面ではなく、上面を意味することもできる。
前記第１保護層１４１の貫通ホール１４１Ｔ１の内側面は、水平方向に段差を有することができる。例えば、前記第１保護層１４１の前記貫通ホール１４１Ｔ１の内側面は、前記内側面から離れる方向に突出した突出面１４１Ｐを含むことができる。例えば、前記第１保護層１４１の前記貫通ホール１４１Ｔ１の内側面は、前記第１保護層１４１の内側方向に陥没した凹面１４１Ｃを含むことができる。
例えば、前記第１保護層１４１の貫通ホール１４１Ｔ１の内側面は、突出面１４１Ｐを含むことができ、前記内側面のうち前記突出面１４１Ｐを除いた部分を凹面１４１Ｃと言うことができる。これとは違うように、前記第１保護層１４１の貫通ホール１４１Ｔ１の内側面は、凹面１４１Ｃを含むことができ、前記内側面のうち前記凹面１４１Ｃを除いた部分を突出面１４１Ｐと言うことができる。
また、前記第１保護層１４１の貫通ホール１４１Ｔ１の内側面は、互いに異なる前記内側面から離れる方向に互いに異なる突出距離を有する複数の突出面を含むことができる。これにより、前記複数の突出面は、前記内側面の周りに方向に沿って段差を有することができる。即ち、前記第１保護層１４１の貫通ホール１４１Ｔ１の内側面が前記内側面の周りに方向に沿って段差を有するということは、互いに異なる突出距離を有した複数の突出面による段差を意味することができ、これとは逆に、互いに異なる陥没距離を有した複数の凹面による段差を意味することができる。
この時、前記貫通ホール１４１Ｔ１の断面形状が四角形状を有する場合、前記貫通ホール１４１Ｔ１を備える前記第１保護層１４１の内側面は、４つの辺にそれぞれ対応する４つの内側面を含むことができる。そして、前記突出面１４１Ｐ及び凹面１４１Ｃは、前記４つの内側面のうち少なくとも一つの内側面に形成される。
この時、前記第１保護層１４１の外側面は、段差を有しない。これにより、前記第１保護層１４１の内側面が段差を有するということは、互いに対応する前記第１保護層１４１の外側面と内側面の間の水平方向の距離が前記第１保護層１４１の内側面の周りに沿って異なるということを意味することができる。
一方、前記第１保護層１４１の貫通ホール１４１Ｔ１の内側面が前記内側面の周りに方向に沿って水平方向に突出または陥没した突出面１４１Ｐ及び凹面１４１Ｃを含むと説明したが、これに限定されるものではない。例えば、前記第１保護層１４１の前記内側面の突出面１４１Ｐ及び凹面１４１Ｃは垂直方向に段差構造を有することもできる。これに対しては、下記でよる詳しく説明する。
一方、実施例の第１保護層１４１の貫通ホール１４１Ｔ１の内側面が突出面１４１Ｐ及び凹面１４１Ｃを含むとしたが、これに限定されない。
例えば、前記第１保護層１４１の内側面は、基準となる基準面及び前記基準面から水平方向に突出される少なくとも一つの突出面を含むことができる。この時、前記基準面は、前記第１保護層１４１の内側面の凹面ということもできる。
例えば、前記第１保護層１４１の内側面は、基準となる基準面及び前記基準面から前記第１保護層１４１の外側面を向く内側方向に陥没した少なくとも一つの凹面を含むことができる。この時、前記基準面は、前記第１保護層１４１の内側面の突出面ということもできる。
例えば、前記第１保護層１４１の内側面は、基準面、前記基準面から突出した突出面及び前記基準面から陥没した凹面をそれぞれ含むこともできる。
また、前記第１保護層１４１の貫通ホール１４１Ｔ１は、前記基板１００の回路層１２０の複数の電極と垂直方向に重なることができる。例えば、前記基板１００の回路層１２０は、複数の第１電極、複数の第２電極、及び複数の第３電極を含む。前記第１保護層１４１の貫通ホール１４１Ｔ１は、前記複数の第２電極及び前記複数の第３電極と垂直方向に重なる。即ち、前記第１保護層１４１の貫通ホール１４１Ｔ１は、一つのホールを意味し、これにより前記貫通ホール１４１Ｔ１は、前記複数の第１電極、前記複数の第３電極、及び前記複数の第１電極と複数の第３電極の間に配置されたトレースと共通で垂直方向に重なることができる。
前記第１保護層１４１は、複数の開口を含むことができる。例えば、前記第１保護層１４１は、複数の第１開口１４１Ｔ２及び複数の第２開口１４１Ｔ３を含むことができる。前記第１開口１４１Ｔ２、第２開口１４１Ｔ３及び前記貫通ホール１４１Ｔ１は実質的に前記第１保護層１４１を貫通するという点で同一であるが、この位置、サイズ及び形状のうち少なくとも一つによって互いに区分される。
前記第１保護層１４１は、複数の第１開口１４１Ｔ２を含むことができる。前記複数の第１開口１４１Ｔ２は、前記貫通ホール１４１Ｔ１に隣接した領域で、前記第１保護層１４１を貫通することができる。前記第１開口１４１Ｔ２は、前記貫通ホール１４１Ｔ１と連結されない。例えば、前記第１開口１４１Ｔ２は、前記貫通ホール１４１Ｔ１と離隔された位置で前記第１保護層１４１を貫通することができる。ただし、実施例はこれに限定されない。例えば、前記第１開口１４１Ｔ２は、複数個からなることができ、前記複数個の第１開口のうちいずれか一つは、前記貫通ホール１４１Ｔ１と連結されてもよい。
前記第１開口１４１Ｔ２は、前記第１保護層１４１の貫通ホール１４１Ｔ１の内側面に隣接するように形成される。例えば、前記第１開口１４１Ｔ２は、前記第１保護層１４１の第１～第４内側面のそれぞれに隣接するように形成される。例えば、第１保護層１４１は、一つの貫通ホール１４１Ｔ１を備え、これにより互いに連結された一つの内側面を備えることができる。そして、一つの内側面は、位置によって第１～第４内側面に区分することができる。前記第１開口１４１Ｔ２のサイズ及び／又は形状は、前記基板１００の第２電極１２２のサイズ及び／又は形状に対応することができる。
この時、前記第１開口１４１Ｔ２は、前記第２電極１２２の上面と部分的に垂直方向に重なることができる。例えば、前記第２電極１２２の上面のうち一部は、前記第１保護層１４１の前記第１開口１４１Ｔ２と垂直方向に重なり、残りの一部は、前記第１保護層１４１で覆われる。例えば、前記第１保護層１４１の第１開口１４１Ｔ２は、SMD(Solder Mask Defined)タイプの開口であってもよいが、これに限定されるものではない。例えば、前記第１保護層１４１の第１開口１４１Ｔ２は、NSMD(Non‐solder Mask Defined)タイプの開口であってもよい。
前記第１保護層１４１は、第２開口１４１Ｔ３をさらに含むことができる。前記第１保護層１４１の第２開口１４１Ｔ３は、前記貫通ホール１４１Ｔ１及び第１開口１４１Ｔ２と離隔された位置で、前記第１保護層１４１を貫通することができる。
好ましくは、前記第１保護層１４１の第２開口１４１Ｔ３は、前記第１保護層１４１の上面の外郭領域で前記第１保護層１４１の上面及び下面を貫通することができる。
前記第１保護層１４１の前記第２開口１４１Ｔ３は、前記第１開口１４１Ｔ２の幅より大きくてもよい。例えば、前記基板１００の回路層１２０の第２電極１２２の幅は、第４電極１２３の幅より小さくてもよい。これにより、前記第１保護層１４１の第１開口１４１Ｔ２の幅は、前記第２開口１４１Ｔ３の幅より小さくてもよい。
一方、前記第１保護層１４１の前記貫通ホール１４１Ｔ１は、第２保護層１４２及び前記第１接続部２１０が配置される領域と言うことができる。また、前記第１保護層１４１の第１開口１４１Ｔ２は、前記第１接続部２１０が配置される領域と言うことができる。また、前記第１保護層１４１の第２開口１４１Ｔ３は、前記第２接続部２４０が配置される領域と言うことができる。
一方、図５を参照すると、前記第２保護層１４２は、複数の開口１４２Ｔを含むことができる。前記第２保護層１４２の複数の開口１４２Ｔは、垂直方向に前記第１保護層１４１の貫通ホール１４１Ｔ１と重なることができる。前記第２保護層１４２の複数の開口１４２Ｔは、前記基板１００の回路層１２０の第３電極１２４と垂直方向に重なることができる。前記基板１００の回路層１２０の第３電極１２４は、複数個からなることができる。よって、前記第２保護層１４２の開口１４２Ｔは、前記第３電極１２４に対応するように互いに離隔された複数の開口を含むことができる。
前記第２保護層１４２の開口１４２Ｔは、前記回路層１２０の第３電極１２４と垂直方向に重なることができる。前記第２保護層１４２の開口１４２Ｔは、前記第３電極１２４の上面と部分的に垂直方向に重なることができる。例えば、前記第３電極１２４の上面のうち一部は、前記第２保護層１４２の開口１４２Ｔと垂直方向に重なり、残りの一部は、前記第２保護層１４２で覆われる。例えば、前記第２保護層１４２の開口１４２Ｔは、SMD(Solder Mask Defined)タイプの開口であってもよいが、これに限定されるものではない。例えば、前記第２保護層１４２の開口１４２Ｔは、NSMD(Non‐solder Mask Defined)タイプの開口であってもよい。
一方、前記第１保護層１４１の上面及び前記第２保護層１４２の上面は、同一平面上に位置することができる。
例えば、前記第１保護層１４１の下面及び前記第２保護層１４２の下面は、同一平面上に位置することができる。
即ち、前記第１保護層１４１と第２保護層１４２は、前記基板１００の上部領域の互いに異なる位置で互いに同一厚さにて配置されるが、これに限定されるものではない。
例えば、前記第１保護層１４１と前記第２保護層１４２は、互いに異なる厚さを有することができる。例えば、前記第２保護層１４２の厚さは、前記第１保護層１４１の厚さより小さくてもよい。例えば、前記第２保護層１４２の上面は、前記回路層１２０の上面より低く位置することができる。例えば、前記第２保護層１４２の上面は、前記回路層１２０の第３電極１２４の上面より低く位置することができる。
即ち、前記第２保護層１４２は、前記基板１００の絶縁層１１０の上で前記複数の第３電極１２４の間の領域のみに配置されてもよい。例えば、前記第２保護層１４２は、前記基板１００の絶縁層１１０の上面に配置された複数の電極と垂直方向に重ならなくてもよい。
前記第２保護層１４２の外側面は、突出面１４２Ｐ及び凹面１４２Ｃのうち少なくとも一つを含むことができる。例えば、前記第２保護層１４２の外側面が突出面１４２Ｐを含む場合、前記突出面１４２Ｐを除いた残りの外側面は、凹面ということもできる。例えば、前記第２保護層１４２の外側面が凹面を含む場合、前記凹面１４２Ｃを除いた残りの外側面は、突出面と言うことができる。
前記第２保護層１４２の外側面は、前記第１保護層１４１の内側面と水平方向に対向することができる。
この時、前記第１保護層１４１の内側面の突出面１４１Ｐのうち一部は、前記第２保護層１４２の外側面の突出面１４２Ｐの一部と水平方向に重なることができ、残りの一部は、前記第２保護層１４２の外側面の凹面１４２Ｃの一部と水平方向に重なることができる。
また、前記第１保護層１４１の内側面の凹面１４１Ｃのうち一部は、前記第２保護層１４２の外側面の突出面１４２Ｐの一部と水平方向に重なることができ、残りの一部は、前記第２保護層１４２の外側面の凹面１４２Ｃの一部と水平方向に重なることができる。
一方、図６を参照すると、前記第１保護層１４１は、貫通ホール１４１Ｔ１を含む。そして、前記第２保護層１４２は、前記第１保護層１４１の前記貫通ホール１４１Ｔ１の内側に配置される。
この時、前記第１保護層１４１の貫通ホール１４１Ｔ１の平面積は、前記第２保護層１４２の平面積より大きい。また、前記第１保護層１４１は、前記第２保護層１４２と接触しない。
従って、前記第１保護層１４１の貫通ホール１４１Ｔ１の内側に前記第２保護層１４２が配置された状態で、前記第１保護層１４１の貫通ホール１４１Ｔ１の内側面と前記第２保護層１４２の外側面の間には、離隔領域ＳＡが形成される。
前記離隔領域ＳＡは、前記第１保護層１４１の貫通ホール１４１Ｔ１の全体領域で前記第２保護層１４２と垂直方向に重ならない領域を意味することができる。これにより、前記離隔領域ＳＡは、前記第１保護層１４１の内側面と前記第２保護層１４２の外側面の間で閉ループ形状で形成される。よって、前記離隔領域ＳＡと隣接した領域に位置した回路層と電気的短絡を防止することができ、半導体素子を配置するためのソートキーの役割をすることができ、工程収率を改善することができる。また、第１保護層１４１及び第２保護層１４２が基板に印加する応力を制御することができ、半導体素子パッケージの機械的信頼性を改善することができる。
そして、前記第１保護層１４１と前記第２保護層１４２の水平方向への隔離距離は、前記第２保護層１４２の外側面の周りに沿って互いに異なる少なくとも２つの第１隔離距離及び第２隔離距離を含むことができる。前記隔離距離は、前記第２保護層１４２の外側面の周りに沿って前記第２保護層１４２の外側面と前記第１保護層１４１の内側面の間の第１水平方向の隔離距離及び／又は前記第１水平方向と垂直な第２水平方向の隔離距離を意味することができる。前記第１水平方向は、横方向、ｘ軸方向及び幅方向のうちいずれか一つを意味することができる。そして、第２水平方向は、前記第１水平方向に垂直な縦方向、ｙ軸方向及び長さ方向のうちいずれか一つを意味することができる。
即ち、前記第１保護層１４１の貫通ホール１４１Ｔ１の内側面と前記第２保護層１４２の外側面の間の水平方向の距離は、前記貫通ホール１４１Ｔ１の内側面に沿って互いに異なる距離を含むことができる。
この時、前記隔離距離と距離は、同じ意味であってもよく、これは間隔、離隔幅等で代替して表現することができる。
例えば、前記隔離距離は、第１隔離距離ＨＬ１及び第２隔離距離ＨＬ２を含むことができる。さらに、前記隔離距離は、第３隔離距離ＨＬ３をさらに含むことができる。
具体的に、前記第１保護層１４１の貫通ホール１４１Ｔ１の内側面は、突出面１４１Ｐ及び凹面１４１Ｃを含む。そして、前記第２保護層１４２の外側面も突出面１４２Ｐ及び凹面１４２Ｃを含むことができる。
そして、前記第１隔離距離ＨＬ１、第２隔離距離ＨＬ２及び第３隔離距離ＨＬ３は、互いに異なってもよい。
例えば、前記第１隔離距離ＨＬ１は、前記第２隔離距離ＨＬ２より大きくてもよく、第２隔離距離ＨＬ２は、第３隔離距離ＨＬ３より大きくてもよい。例えば、前記第１隔離距離ＨＬ１、第２隔離距離ＨＬ２及び第３隔離距離ＨＬ３のうち第１隔離距離ＨＬ１が最も大きく、第３隔離距離ＨＬ３が最も小さくてもよい。
前記第１隔離距離ＨＬ１は、前記離隔領域ＳＡのうち前記第１保護層１４１の内側面の凹面１４１Ｃと前記第２保護層１４２の外側面の凹面１４２Ｃが互いに水平方向に対向する領域の水平方向の距離を意味することができる。
また、前記第２隔離距離ＨＬ２は、前記離隔領域ＳＡのうち前記第１保護層１４１の内側面の突出面１４１Ｐと前記第２保護層１４２の外側面の凹面１４２Ｃが互いに水平方向に対向する領域の水平方向の距離を意味することができる。
また、前記第３隔離距離ＨＬ３は、前記離隔領域ＳＡのうち前記第１保護層１４１の内側面の凹面１４１Ｃと前記第２保護層１４２の外側面の突出面１４２Ｐが互いに水平方向に対向する領域の水平方向の距離を意味することができる。
この時、前記離隔領域ＳＡの第１隔離距離ＨＬ１、第２隔離距離ＨＬ２及び第３隔離距離ＨＬ３が互いに異なるのは、前記離隔領域ＳＡに配置される第１電極１２１の配置構造によるものである。
例えば、前記離隔領域ＳＡの第１離隔領域(例えば、第１隔離距離ＨＬ１に対応する領域)には、他の離隔領域より多い第１電極１２１が配置されるか、前記第１電極１２１と連結されるトレースが集中配置される。
そして、前記離隔領域ＳＡの第２離隔領域(例えば、前記第２隔離距離ＨＬ２に対応する領域)には、前記第１離隔領域より低い集積度にて前記第１電極１２１及び／又はトレースが配置される。
ここで、集積度とは、一定面積で回路層１２０の電極やトレースが占める面積の割合を意味することができる。例えば、絶縁層１１０の一定単位面積で前記電極やトレースが占める面積が割合が相対的に高いと、集積度が高いことを意味することができる。
また、前記離隔領域ＳＡの第３離隔領域(例えば、前記第３隔離距離ＨＬ３に対応する領域)には、前記第１及び第２離隔領域より低い集積度にて前記第１電極１２１及び／又はトレースが配置される。
即ち、前記第１離隔領域に配置された第１電極及び／又はトレースの間の隔離距離は、第２離隔領域及び第３離隔領域に配置された第１電極及び／又はトレースの間の隔離距離より小さくてもよい。
即ち、実施例は、前記第１離隔領域に相互信号干渉がないか、相互信号伝送距離が小さくなければならない第１電極やトレースを集中配置する。また、実施例は、第２離隔領域または第３離隔領域に相互信号干渉によって一定隔離距離が必要な第１電極及び／又はトレースを配置する。これにより実施例は、半導体パッケージの電気的信頼性を向上させることができ、これによる電気的信号特性を向上させることができる。
この時、前記第１～第３離隔領域に同一集積度にて第１電極１２１及びトレースを配置することができるが、この構造の場合、互いに連結されるべき第１電極の間の距離が増加し、これにより信号伝送損失が増加する。さらに、前記第１～第３離隔領域に同一集積度にて第１電極１２１及びトレースを配置する場合、相互信号干渉が発生する第１電極の間を遠く離隔させなければならないので、前記離隔領域ＳＡの全体的な面積が増加する。そして、前記離隔領域ＳＡの全体的な面積が増加する場合、前記第１保護層１４１及び第２保護層１４２によって保護されない電極やトレースが増加することにより、物理的信頼性及び電気的信頼性問題が発生する。
また、前記第１～第３離隔領域に互いに異なる集積度にて第１電極１２１及びトレースを配置した後、前記第１保護層１４１の内側面の周りに沿って前記離隔領域ＳＡの隔離距離が全て同一となるように構成することもできるが、このような場合、前記第１保護層１４１または第２保護層１４２で覆われない電極及びトレースの面積が増加し、これにより熱的ストレス等によって前記電極またはトレースが脱膜する問題が発生する。
従って、実施例は、前記離隔領域ＳＡで、前記第１保護層１４１の内側面及び前記第２保護層１４２の外側面の周りに沿って互いに異なる第１隔離距離及び第２隔離距離を有するようにする。よって、実施例は、離隔領域ＳＡで互いに異なる回路集積度を有するようにして、これによる信号伝送距離の減少による信号伝送損失を最小化して、信号伝送特性を向上させることができる。また、実施例は、前記離隔領域ＳＡのうち回路集積度が相対的に低い領域の隔離距離を回路集積度が高い領域の隔離距離より小さくする。これにより、実施例では、前記隔離距離が小さい離隔領域でトレースが前記第１保護層１４１または第２保護層１４２によって覆われないことによる信頼性問題を最小化することができる。これにより、実施例は、半導体パッケージの電気的信頼性及び物理的信頼性をさらに向上させることができる。
一方、前記説明で上部保護層１４０が第１保護層１４１と第２保護層１４２に区分されるものと図示したが、これに限定されない。例えば、前記上部保護層１４０は、前記離隔領域ＳＡに対応する第１開口、前記第１保護層１４１の第１開口１４１Ｔ２に対応する第２開口、前記第１保護層１４１の第２開口１４１Ｔ３に対応する第３開口、及び前記第２保護層１４２の開口１４２Ｔに対応する第４開口を含む一つの構成を意味することもできる。
以下では、基板１００の回路層１２０の電極及びトレースの配置構造と、これに対応する第１保護層１４１及び第２保護層１４２のオープン領域の構造について説明する。
図８は、図１のＡ領域に形成された回路層を示した平面図であり、図９は、図８の回路層の上に第１保護層及び第２保護層が配置された状態の平面図である。
図８を参照すると、基板１００の回路層１２０は、第１電極１２１、第２電極１２２及び第３電極１２４を含む。また、前記基板１００の回路層１２０は、前記第１電極１２１、第２電極１２２及び第３電極１２４のうち少なくとも一つと連結されるトレースを含む。
前記第１電極１２１、第２電極１２２及び第３電極１２４は、それぞれ前記基板１００の上に実装される半導体素子２２０の端子２２５と連結されるパッドを意味する。
この時、前記半導体素子２２０の端子２２５は、前記半導体素子２２０の下面に配置される。前記半導体素子２２０の下面は、複数の領域に区分することができる。例えば、前記半導体素子２２０の下面は、内側領域、外側領域及びこれらの間の間の領域に区分することができる。そして、前記半導体素子２２０の端子２２５は、前記内側領域、外側領域及び間の領域にそれぞれ配置される。そして、前記基板１００の回路層１２０の第１電極１２１は、前記半導体素子２２０の間の領域に配置された端子と連結される。また、前記基板１００の回路層１２０の第２電極１２２は、前記半導体素子２２０の外側領域に配置された端子と連結される。また、前記基板１００の回路層１２０の第３電極１２４は、前記半導体素子２２０の内側領域に配置された端子と連結される。この時、前記第１電極１２１、第２電極１２２及び第３電極１２４のうち少なくとも一つは、少なくとも他の一つと異なる幅または形状を有することができる。例えば、前記半導体素子２２０の端子２２５は、配置位置によってサイズやピッチが異なってもよい。これにより、前記第１電極１２１、第２電極１２２及び第３電極１２４は、前記半導体素子２２０の端子２２５のサイズやピッチに対応する幅または形状を有することができる。
例えば、前記第１電極１２１は、前記第２電極１２２及び第３電極１２４と異なる形状を有することができる。前記第１電極１２１は、前記半導体素子２２０の端子２２５のうち相対的に小さいピッチ及びサイズを有した端子と連結される。これにより、前記第１電極１２１の平面積は、前記第２電極１２２及び第３電極１２４の平面積より小さくてもよい。
この時、前記第１電極１２１は、上面の周りが特定曲率半径を有する曲線部及び前記曲線部と連結される直線部を含むことができる。例えば、前記第１電極１２１の上面は、互いに対向する複数の曲線部及び前記複数の曲線部の間を連結する複数の直線部を含むことができる。例えば前記第１電極１２１の平面は楕円形状を有することができるが、これに限定されるものではない。
この時、前記第１電極１２１の第１水平方向の幅Ｗ１は、前記第２電極１２２の第１水平方向の幅Ｗ２及び第３電極１２４の第１水平方向の幅Ｗ３より小さくてもよい。
例えば、前記第１電極１２１の第１水平方向の幅Ｗ１は、前記第２電極１２２の第１水平方向の幅Ｗ２及び第３電極１２４の第１水平方向の幅Ｗ３の３０％～９５％の範囲を満足することができる。例えば、前記第１電極１２１の第１水平方向の幅Ｗ１は、前記第２電極１２２の第１水平方向の幅Ｗ２及び第３電極１２４の第１水平方向の幅Ｗ３の３２％～９３％の範囲を満足することができる。例えば、前記第１電極１２１の第１水平方向の幅Ｗ１は、前記第２電極１２２の第１水平方向の幅Ｗ２及び第３電極１２４の第１水平方向の幅Ｗ３の３５％～９０％の範囲を満足することができる。
また、前記第２電極１２２の第１水平方向の幅Ｗ２及び第３電極１２４の第１水平方向の幅Ｗ３は、互いに同一であってもよく、これとは違うように異なってもよい。例えば、前記第２電極１２２の第１水平方向の幅Ｗ２は、第３電極１２４の第１水平方向の幅Ｗ３より小さくてもよいが、これに限定されるものではない。前記第２電極１２２及び第３電極１２４は、前記第１電極１２１と異なる形状を有する。例えば、前記第２電極１２２及び第３電極１２４は円形形状を有することができる。
前記第２電極１２２の第１水平方向の幅Ｗ２及び第３電極１２４の第１水平方向の幅Ｗ３は、２０μm～８０μmの範囲を満足することができる。例えば、前記第２電極１２２の第１水平方向の幅Ｗ２及び第３電極１２４の第１水平方向の幅Ｗ３は、２５μm～７５μmの範囲を満足することができる。例えば、前記第２電極１２２の第１水平方向の幅Ｗ２及び第３電極１２４の第１水平方向の幅Ｗ３は、３０μm～７０μmの範囲を満足することができる。前記第２電極１２２の第１水平方向の幅Ｗ２及び第３電極１２４の第１水平方向の幅Ｗ３が２０μm未満であると、前記半導体素子２２０の端子と安定的に電気的連結ができなくなる。また、前記第２電極１２２の第１水平方向の幅Ｗ２及び第３電極１２４の第１水平方向の幅Ｗ３が８０μmを超過すると、制限された空間内に前記半導体素子２２０の端子と連結される第２電極１２２及び第３電極１２４を全て配置することが困難となる。
これにより、前記第１電極１２１の第１水平方向の幅Ｗ１は、７μm～７６μmの間の範囲を満足することができる。例えば、前記第１電極１２１の第１水平方向の幅Ｗ１は、１０μm～７０μmの間の範囲を満足することができる。例えば、前記第１電極１２１の第１水平方向の幅Ｗ１は、１５μm～５８μmの間の範囲を満足することができる。前記第１電極１２１の第１水平方向の幅Ｗ１が７μm未満であると、前記第１電極１２１の上に第１接続部２１０の安定した配置が困難となり、これにより前記第１接続部２１０の垂れ落ちによる電気的ショート問題が発生する。前記第１電極１２１の第１水平方向の幅Ｗ１が７６μmを超過すると、前記離隔領域ＳＡで互いに離隔される複数の第１電極またはトレースの間の物理的及び／又は電気的信頼性問題が発生する。例えば、前記第１電極１２１の第１水平方向の幅Ｗ１が７６μmを超過する場合、前記離隔領域ＳＡで複数の第１電極の間に複数のトレースの配置空間が確保できなくなる。そして、前記複数のトレースの配置空間が確保されない場合、前記トレースを形成する工程でパターン形成不良が発生する。例えば、前記複数のトレースの配置空間が確保されない場合、前記トレースの潰れ等の不良が発生したり、前記トレースを形成する工程で前記トレースが電気的に連結されるべき電極またはトレースと連結されることによる電気的ショート問題が発生する。
一方、前記第１電極１２１、第２電極１２２及び第３電極１２４のそれぞれの第１水平方向と垂直な第２水平方向への幅は、互いに同一であってもよい。
この時、第１電極１２１が第１水平方向及び第２水平方向への幅が同一円形形状を有するようにすることができるが、このような場合、前記半導体素子２２０を実装する工程で前記第１接続部２１０が溢れることによる電気的ショート問題が発生する。即ち、第１接続部２１０が配置された状態で前記半導体素子２２０が実装工程が行われると、前記第１接続部２１０に圧力が加えられ、それにより前記第１接続部２１０が水平方向に広がることになる。この時、前記第１電極１２１の第２水平方向の幅が前記第１水平方向が幅Ｗ１と同一である場合、前記第１接続部２１０が広がることにより隣接するトレースや電極と接触する問題が発生する。
従って、実施例は、前記第１電極１２１が第１水平方向及び第２水平方向の幅が互いに異なる楕円形状を有するようにする。これにより、実施例は相対的にピッチに余裕がある方向に前記第１電極１２１が長く延長された形状を有するようにする。これにより、実施例は、回路の電気的ショートの危険性が相対的に低い前記方向に前記第１接続部２１０の広がるようにし、これにより電気的ショート問題を画期的に解決できるようにする。
また、前記離隔領域ＳＡに配置された第１電極１２１の第１水平方向が幅Ｗ１は、前記第１保護層１４１または第２保護層１４２の露光及び現像工程を通じて形成可能な(または工程能力による)開口のサイズより小さい。これにより、前記離隔領域ＳＡに前記第１保護層１４１または第２保護層１４２が配置された後にそれぞれの第１電極と垂直方向に重なる開口が形成される場合、前記開口の形成工程能力及び工程偏差によって少なくとも一つの第１電極の上面は、前記開口と垂直方向に重ならなくなり、これにより半導体素子２２０と電気的に連結されない電気的信頼性問題が発生する。
これにより、実施例は、前記離隔領域ＳＡには、前記第１保護層１４１及び第２保護層１４２が配置されないようにしながら、前記離隔領域の面積を最小化するために前記第１保護層１４１の貫通ホール１４１Ｔ１の内側面が水平方向に段差を有するようにしたり、前記第２保護層１４２の外側面が水平方向に段差を有するようにする。このため実施例は、半導体パッケージの電気的信頼性及び物理的信頼性を向上させることができる。
図９を参照すると、これにより実施例の基板１００の回路層１２０は、前記第１保護層１４１と第２保護層１４２の間の離隔領域ＳＡに配置された第１電極１２１及び第１トレースを含む。
また、基板１００の回路層１２０は、前記離隔領域ＳＡに隣接するように配置され、前記第１保護層１４１の第１開口１４１Ｔ２と垂直方向に重なる第１領域Ｒ１に配置された第２電極１２２を含む。
また、基板１００の回路層１２０は、前記第２保護層１４２の開口１４２Ｔと垂直方向に重なる第２領域Ｒ２に配置された第３電極１２４を含む。
一方、実施例の第１保護層１４１の内側面の突出面１４１Ｐの内側面は、段差を有しなくてもよく、これとは違うように段差を持って形成されてもよい。
図１０は、第１実施例に係る第１保護層の突出面を示した断面図であり、図１１ａ～図１１ｃは、第２実施例に係る第１保護層の突出面を示した断面図であり、図１２ａ及び図１２ｂは、第３実施例に係る第１保護層の突出面を示した図面であり、図１３は、第４実施例に係る第１保護層の突出面を示した断面図である。
図１０を参照すると、実施例の第１保護層の前記貫通ホール１４１Ｔ１の内側面は、垂直方向に段差を有しなくてもよい。
例えば、前記第１保護層１４１の貫通ホール１４１Ｔ１の内側面は、図１０(ａ)のように突出面１４１Ｐを含む。また、第１保護層１４１の貫通ホール１４１Ｔ１の内側面は、図１０(ｂ)のように基準面１４１Ｂを含む。前記突出面１４１Ｐは、前記基準面１４１Ｂを基準として水平方向に一定幅Ｗ４だけ突出する。例えば、前記突出面１４１Ｐは、前記基準面１４１Ｂを基準として水平方向に前記第２保護層１４２の外側面を向けて前記幅Ｗ４だけ突出する。この時、前記第１保護層１４１の貫通ホール１４１Ｔ１の内側面は、垂直方向に段差を有しなくてもよい。例えば、前記第１保護層１４１の貫通ホール１４１Ｔ１の突出面１４１Ｐ及び基準面１４１Ｂは、それぞれ前記第１保護層１４１の上面に隣接した部分の幅が前記第１保護層１４１の下面に隣接した部分の幅と同一であってもよい。例えば、前記第１保護層１４１の貫通ホール１４１Ｔ１の突出面１４１Ｐ及び基準面１４１Ｂのそれぞれの内側面は、前記第１保護層１４１の上面から下面を向く方向に幅の変化がない傾斜を有することができる。
一方、前記第１保護層１４１の貫通ホール１４１Ｔ１の突出面１４１Ｐ及び基準面１４１Ｂのそれぞれの内側面は、垂直方向に段差を有することができる。以下では、前記第１保護層１４１の貫通ホール１４１Ｔ１の突出面１４１Ｐを基準として説明する。そして、これに対応するように前記第１保護層１４１の貫通ホール１４１Ｔ１の基準面または凹面も垂直方向に段差を有することができる。
第２実施例における前記突出面１４１Ｐの内側面は、前記基板１００の下面に隣接するほど垂直方向に幅が増加する傾斜を有することができる。この場合、前記突出面１４１Ｐは、前記第１保護層１４１の内側面の内側角部に備えられる。
一実施例として、図１１ａを参照すると、前記第１保護層１４１の貫通ホール１４１Ｔ１に備えられた突出面１４１Ｐの内側面は、前記基板１００の上面に隣接するほど幅が漸増する傾斜を有することができる。
別の実施例として、図１１ｂを参照すると、前記第１保護層１４１の貫通ホール１４１Ｔ１に備えられた突出面１４１Ｐの内側面は、前記基板１００の上面に隣接するほど幅が増加する一定曲率の傾斜を有することができる。
さらに別の実施例として、図１１ｃを参照すると、前記第１保護層１４１の貫通ホール１４１Ｔ１に備えられた突出面１４１Ｐの内側面は、前記基板１００の下面に隣接するほど幅が一定した後増加する階段形状の段差を有することができる。そして、前記階段形状の段差は、１つであってもよく、これとは違うように２つ以上であってもよい。
さらに別の実施例として、図１１ｄを参照すると、前記第１保護層１４１の貫通ホール１４１Ｔ１に備えられた突出面１４１Ｐの内側面は、前記基板１００の上面に隣接し前記基板１００の下面を向くほど幅が増加する第１曲率を有する第１内側面と、前記基板１００の下面に隣接し前記基板１００の上面を向くほど幅が減少する第２曲率を有する第２内側面を含むことができる。この時、前記第１曲率と第２曲率は互いに同一であってもよく、これとは違うように互いに異なってもよい。また、図１１ｄでは突出面１４１Ｐの内側面が２つの曲率を含むものと図示したが、これに限定されない。例えば、前記突出面１４１Ｐの内側面は、３つ以上の曲率を含むことができる。
さらに別の実施例で、突出面１４１Ｐの内側面は、図１１ｃの内側面の傾斜と図１１ｄの内側面の傾斜が組合わせられた形状を有することもできる。第３実施例における前記突出面１４１Ｐの内側面は、前記基板１００の下面に隣接するほど垂直方向に幅が減少する傾斜を有することができる。この場合、前記突出面１４１Ｐは、前記第１保護層１４１の上面の内側角部に備えられる。
一実施例として、図１２ａを参照すると、前記第１保護層１４１の貫通ホール１４１Ｔ１に備えられた突出面１４１Ｐの内側面は、前記基板１００の下面に隣接した窪み部１４１Ｒを含むことができる。前記窪み部１４１Ｒは、前記突出面１４１Ｐの内側面で、前記第１保護層１４１の下面に隣接するように備えられる。よって、突出面１４１Ｐの内側面は、前記第１保護層１４１の上面に隣接し幅の変化がない第１傾斜を有する第１内側面と、前記第１保護層１４１の下面に隣接し幅の変化がない第２傾斜を有しながら前記第１内側面と段差を有する第２内側面を含むことができる。例えば、前記突出面１４１Ｐの内側面は、前記第１保護層１４１の上面に隣接した部分で幅が大きい階段形状の段差を有することができる。
別の実施例として、図１２ｂを参照すると、図１２ａに比べて、前記突出面１４１Ｐの内側面の第２傾斜は、前記第１保護層１４１の下面を向くほど幅が減少する傾斜を有することができる。この時、前記第２傾斜は、前記第１保護層１４１の下面を向くほど幅が漸減する直線形態を有することができ、これとは違うように、図面に図示されたように一定曲率を有する曲線形態を有することもできる。
さらに別の実施例として、図１３を参照すると、図１２ｂに比べて、前記突出面１４１Ｐの内側面の第１傾斜は、前記第１保護層１４１の下面を向くほど幅が減少する傾斜を有することができる。この時、前記第１傾斜は、図面に図示されたように前記第１保護層１４１の下面を向くほど幅が漸減する直線形態を有することができ、これとは違うように一定曲率を有する曲線形態を有することもできる。一方、図１２ａ、図１２ｂ及び図１３では垂直方向への段差が１つであるものと図示したが、これに限定されない。例えば、垂直方向への段差は、図１２ａ、図１２ｂ及び図１３に図示された傾斜のうち少なくとも３つ以上の傾斜の組合わせによって２つ以上備えられてもよい。
図１４～図２７は、実施例に係る半導体パッケージの製造方法を工程順に説明するための断面図である。
以下では、図１４～図２７を参照して、図１の半導体パッケージの製造方法を工程順に説明することにする。一方、以下で説明される製造工程を基礎として第２及び第３実施例の半導体パッケージを製造することもできる。
図１４を参照すると、実施例は、基板１００の製造に基礎となる資材を用意する。例えば、実施例は、ETS構造の基板１００を製造するためのキャリアボードを用意する。前記キャリアボードは、キャリア絶縁層ＣＢ１及び前記キャリア絶縁層ＣＢ１の少なくとも一面に配置されたキャリア金属層ＣＢ２を含む。図１４には、前記キャリア金属層ＣＢ２が前記キャリア絶縁層ＣＢ１の下面のみに配置されるものと図示したが、これに限定されない。例えば、前記キャリア金属層ＣＢ２は、前記キャリア絶縁層ＣＢ１の上面にも配置される。これにより、実施例は、前記キャリア絶縁層ＣＢ１の両側にそれぞれ配置されたキャリア金属ＣＢ２を利用して複数の基板１００を同時に製造する工程を行うことができる。
次に、図１５を参照すると、実施例は、前記キャリア絶縁層ＣＢ１の少なくとも一面に配置されたキャリア金属層ＣＢ２をシード層として、前記キャリア金属層ＣＢ２の下面に基板１００の回路層１２０の一部を形成する工程を行う。例えば、実施例は、前記キャリア金属層ＣＢ２の下面に前記基板１００の最上側に配置される回路層である電極１２０ａを形成する工程を行う。
次に、図１６を参照すると、実施例は、前記電極１２０ａが形成されると、絶縁層１１０の積層工程、貫通ホール形成工程、貫通電極形成工程及び回路層形成工程を少なくとも１回行って、基板１００を形成することができる。
次に、図１７を参照すると、実施例は、前記キャリアボードを除去する工程を行うことができる。例えば、実施例は、前記キャリア絶縁層ＣＢ１と前記キャリア金属層ＣＢ２を分離させる工程を行うことができる。次に、実施例は、前記基板１００の上に配置されたキャリア金属層ＣＢ２をエッチングで除去する工程を行うことができる。
次に、図１８を参照すると、実施例は、前記基板１００の上に上部保護層１４０の第１保護層１４１を形成する工程を行うことができる。このために、実施例は、前記基板１００の上部を全体的に覆う絶縁物質を塗布し、前記塗布された絶縁物質を露光及び現像で除去して、前記第１保護層１４１の貫通ホール１４１Ｔ１、第１開口１４１Ｔ２及び第２開口１４１Ｔ３を形成する工程を行うことができる。
これに対応するように、実施例は、前記基板１００の下部に下部保護層１５０を形成する工程を行うことができる。
次に、図１９を参照すると、実施例は、前記基板１００の上の前記第１保護層１４１の貫通ホール１４１Ｔ１の内側に第２保護層１４２を形成する工程を行うことができる。この時、前記第２保護層１４２を形成する工程で、前記第２保護層１４２と前記第１保護層１４１の間に離隔領域ＳＡ及び前記第２保護層１４２の開口１４２Ｔが形成される。
一方、上記では、前記上部保護層１４０の第１保護層１４１及び第２保護層１４２を形成する工程が段階別に行われるものと説明したが、これに限定されない。
例えば、図２０に図示されたように、実施例は、前記基板１００の上に第１保護層１４１及び第２保護層１４２を形成するための絶縁物質１４０Ｒを全体的に形成する工程を行うことができる。
次に、図２１に図示されたように、実施例は、前記絶縁物質１４０Ｒを露光及び現像で除去して、前記離隔領域ＳＡ、前記第１保護層１４１の第１開口１４１Ｔ２、第１保護層１４１の第２開口１４１Ｔ３、及び第２保護層１４２の開口１４２Ｔを形成する工程を行うこともできる。
次に、図２２に図示されたように、前記基板１００の上に第１接続部２１０を配置する工程を行うことができる。例えば、実施例は、前記離隔領域ＳＡと垂直方向に重なる第１電極１２１、前記第１保護層１４１の第１開口１４１Ｔ２と垂直方向に重なる第２電極１２２、及び前記第２保護層１４２の開口１４２Ｔと垂直方向に重なる第３電極１２４の上に第１接続部２１０を配置する工程を行うことができる。
次に、図２３に図示されたように、実施例は、前記第１接続部２１０の上に半導体素子２２０を実装する工程を行うことができる。これにより、前記半導体素子２２０の端子２２５は、前記第１接続部２１０を通じて前記第１電極１２１、第２電極１２２及び第３電極１２４とそれぞれ電気的に連結される。この時、前記半導体素子２２０は、前記第２保護層１４２の上に配置される構造を有する。さらに、前記半導体素子２２０の少なくとも一部は、前記第１保護層１４１の上に配置される構造を有することができる。
次に、図２４に図示されたように、実施例は、前記基板１００の上に実装された半導体素子２２０の周囲を覆うアンダーフィル２３０を形成する工程を行うことができる。
また、実施例は、前記基板１００の下面に配置された下部保護層１５０の開口に第３接続部２６０を形成する工程を行うことができる。
次に、図２５に図示されたように、実施例は、前記第１保護層１４１の第２開口１４１Ｔ３と垂直方向に重なった第４電極１２３の上に第２接続部２４０を形成する工程を行うことができる。前記第２接続部２４０は、一定高さを持って突出するポストバンプであってもよい。
次に、図２６に図示されたように、実施例は、前記第１保護層１４１の上部、第２保護層１４２の上部、第２接続部２４０、前記半導体素子２２０及び前記アンダーフィル２３０をモールディングするモールディング層２５０を形成する工程を行うことができる。この時、実施例は、前記アンダーフィル２３０を形成する工程を省略することができる。これにより、実施例は、前記モールディング層２５０を利用して前記半導体素子２２０をモールディングする工程まで行うことができる。
一方、実施例は、前記モールディング層２５０が形成された後に、前記モールディング層２５０の上面を研磨する工程を選択的に行うことができる。そして、前記モールディング層２５０の研磨工程によって、前記モールディング層２５０は、前記第２接続部２４０と垂直方向に重なる開口を有することができる。
次に、図２７に図示されたように実施例は、前記第２接続部２４０の上に半導体素子４２０が実装された外部基板３００を付着する工程を行うことができる。
実施例の半導体パッケージは、基板を含む。また、半導体パッケージは、前記基板の上に配置され、貫通ホールを含む第１保護層を含む。また、半導体パッケージは、前記基板の上に配置され、前記第１保護層の貫通ホールの内側に配置される第２保護層を含む。
この時、前記第１保護層は、前記第２保護層を向けて内側に突出した突出面を含む。例えば、前記第２保護層の外側面は、前記第１保護層を向けて突出した突出面を含む。
これにより、実施例は、前記第１保護層の貫通ホールを構成する内側面と前記第２保護層の外側面の間の水平方向の隔離距離は、前記貫通ホールの内側面に沿って互いに異なる隔離距離を含むことができる。
例えば、前記隔離距離は、第１隔離距離及び第２隔離距離を含むことができる。そして、前記第１隔離距離及び第２隔離距離は、互いに異なってもよい。例えば、前記第１隔離距離は、前記第２隔離距離より大きくてもよい。
この時、実施例は、前記第１隔離距離に対応する第１離隔領域には、前記第２隔離距離に対応する第２離隔領域より基板の回路層の第１電極及びトレースが集中配置される。例えば、前記第１離隔領域に配置された第１電極及び／又はトレースの間の距離は、前記第２離隔領域に配置された第１電極及び／又はトレースの間の距離より小さくてもよい。
これは、前記第１離隔領域における回路層の集積度が前記第２離隔領域における回路層の集積度より高いことを意味する。
この時、前記第１及び第２離隔領域に同一集積度にて第１電極及びトレースを配置することができるが、この場合、互いに連結されるべき第１電極の間の距離が増加し、これにより信号伝送損失が増加する。さらに、前記第１及び第２離隔領域に同一集積度にて第１電極及びトレースを配置する場合、相互信号干渉が発生する第１電極の間を遠く離隔させなければならないので、前記離隔領域の全体的な面積が増加する。そして、前記離隔領域の全体的な面積が増加する場合、前記第１保護層及び第２保護層によって保護されない電極やトレースが増加することにより、物理的信頼性及び電気的信頼性問題が発生する。
また、前記第１及び第２離隔領域に互いに異なる集積度にて第１電極及びトレースを配置した後、前記第１保護層の内側面の周りに沿って前記離隔領域の隔離距離が全て同一となるように構成することもできるが、この場合、前記第１保護層または第２保護層で覆われない電極及びトレースの面積が増加し、これにより熱的ストレス等によって前記電極またはトレースが脱膜する問題が発生する。
従って、実施例は、前記離隔領域で、前記第１保護層の内側面及び前記第２保護層の外側面の周りに沿って互いに異なる第１隔離距離及び第２隔離距離を有するようにする。よって、実施例は、離隔領域で互いに異なる回路集積度を有するようにして、これによる信号伝送距離の減少による信号伝送損失を最小化して、信号伝送特性を向上させることができる。また、実施例は、前記離隔領域のうち回路集積度が相対的に低い領域の隔離距離を回路集積度が高い領域の隔離距離より小さくする。これにより、実施例では、前記隔離距離が小さい離隔領域でトレースが前記第１保護層または第２保護層によって覆われないことによる信頼性問題を最小化することができる。これにより、実施例は、半導体パッケージの電気的信頼性及び物理的信頼性をさらに向上させることができる。
一方、上述した発明の特徴を有する半導体パッケージがスマートフォン、サーバー用コンピュータ、ＴＶ等のＩＴ装置や家電製品に利用される場合、信号伝送または電力供給等の機能を安定的にすることができる。例えば、本発明の特徴を有する半導体パッケージは、半導体チップを外部の湿気や汚染物質から安全に保護する機能をすることができ、漏洩電流或は端子間の電気的な短絡問題や或は半導体チップに供給する端子の電気的な開放の問題を解決することができる。また、信号伝送の機能を担当する場合ノイズ問題を解決することができる。これにより、上述した発明の特徴を有する半導体パッケージは、ＩＴ装置や家電製品の安定した機能を維持できるようにすることで、全体製品と本発明が適用された半導体パッケージが互いに機能的一体性または技術的連動性をなすことができる。
上述した発明の特徴を有する半導体パッケージが車両等の運送装置に利用される場合、運送装置に伝送される信号の歪み問題を解決することができ、または運送装置を制御する半導体チップを外部から安全に保護し、漏洩電流或は端子間の電気的な短絡問題や或は半導体チップに供給する端子の電気的な開放の問題を解決して、運送装置の安定性をさらに改善することができる。よって、運送装置と本発明が適用された半導体パッケージは、互いに機能的一体性または技術的連動性をなすことができる。
以上の実施例で説明された特徴、構造、効果等は、本発明の少なくとも一つの実施例に含まれ、必ず一つの実施例に限定されるものでは、ない。また、各実施例に例示された特徴、構造、効果等は、実施例が属する分野で通常の知識を有する者によって、他の実施例に対して組合せまたは変形して実施可能である。よって、そのような組合せと変形に係る内容は、本発明の範囲に含まれると解釈されるべきである。
以上では、実施例を中心に説明したが、これは単なる例示であり、本発明を限定するものでは、なく、本発明が属する分野で通常の知識を有した者であれば、本実施例の本質的な特性を逸脱しない範囲内で、以上で例示されていない多様な変形と応用が可能である。例えば、実施例に具体的に提示された各構成要素は、変形して実施することができる。そして、そのような変形と応用に係る差異点は、添付される請求の範囲で規定する本発明の範囲に含まれると解釈されるべきである。

Claims (20)

  1. 基板と、
    前記基板の上に配置され、貫通ホールを含む第１保護層と、
    前記第１保護層の貫通ホールの内側に配置され、前記第１保護層と離隔された第２保護層と、を含み、
    前記第１保護層の貫通ホールを形成する内側面は、前記第２保護層を向けて突出した突出面を含む、半導体パッケージ。
  2. 前記第２保護層の外側面は、前記第１保護層を向けて突出した突出面を含む、請求項１に記載の半導体パッケージ。
  3. 前記第１保護層の前記突出面は、前記貫通ホールを構成する前記第１保護層の上面及び内側面のうち少なくともいずれか一つの内側角部に備えられる、請求項１に記載の半導体パッケージ。
  4. 前記第１保護層の前記貫通ホールの内側面と前記第２保護層の外側面の間の水平方向の距離は、前記貫通ホールの内側面に沿って互いに異なる距離を含む、請求項１に記載の半導体パッケージ。
  5. 前記第１保護層の前記貫通ホールの内側面と前記第２保護層の外側面の間には、前記貫通ホールと垂直方向に重なり、前記第２保護層と垂直方向に重ならない離隔領域が形成される、請求項４に記載の半導体パッケージ。
  6. 前記離隔領域は、前記第１保護層の前記貫通ホールの内側面または前記第２保護層の外側面に沿って閉ループ形状を有する、請求項５に記載の半導体パッケージ。
  7. 前記基板は、絶縁層と、絶縁層の上に配置された回路層を含み、
    前記回路層は、前記離隔領域と垂直方向に重なる複数の第１電極及びトレースを含む、請求項５に記載の半導体パッケージ。
  8. 前記離隔領域は、第１距離を有する第１離隔領域と、前記第１距離より小さい第２距離を有する第２離隔領域を含み、
    前記第１離隔領域と垂直方向に重なった複数の第１電極及びトレースの間の距離は、前記第２離隔領域と垂直方向に重なった複数の第１電極及びトレースの間の距離より小さい、請求項７に記載の半導体パッケージ。
  9. 前記第１保護層は、前記貫通ホールと離隔され、前記第１保護層の上面及び下面を貫通する第１開口を含み、
    前記回路層は、前記第１保護層の第１開口と垂直方向に重なった第２電極をさらに含む、請求項７に記載の半導体パッケージ。
  10. 前記第１保護層の第１開口は、前記第１保護層の貫通ホールと連結されず、前記貫通ホールに隣接するように配置された、請求項９に記載の半導体パッケージ。
  11. 前記第２保護層は、前記第２保護層の上面及び下面を貫通する開口を含み、
    前記回路層は、前記第２保護層の開口と垂直方向に重なった第３電極をさらに含む、請求項９に記載の半導体パッケージ。
  12. 前記第１電極の上面の形状は、前記第２電極及び前記第３電極のうち少なくとも一つの上面の形状と異なる、請求項１１に記載の半導体パッケージ。
  13. 前記第１電極の第１水平方向の幅は、前記第２電極の第１水平方向の幅及び前記第３電極の水平方向の幅より小さい、請求項１１に記載の半導体パッケージ。
  14. 前記第１電極、前記第２電極及び前記第３電極の上に配置された第１接続部と、
    前記第１接続部の上に配置された半導体素子をさらに含む、請求項１１に記載の半導体パッケージ。
  15. 前記第１保護層の突出面及び前記第２保護層の突出面のうち少なくとも一つは、垂直方向に段差を有する、請求項２に記載の半導体パッケージ。
  16. 前記第１保護層は、前記貫通ホール及び前記第１保護層の第１開口と離隔され、前記第１保護層の上面及び下面を貫通する第２開口をさらに含み、
    前記回路層は、前記第１保護層の前記第２開口と垂直方向に重なった第４電極をさらに含む、請求項１１に記載の半導体パッケージ。
  17. 前記第４電極の上に配置された第２接続部と、
    前記第２接続部の上に結合された外部基板をさらに含む、請求項１６に記載の半導体パッケージ。
  18. 前記第１保護層の前記第２開口の幅は、前記第１保護層の前記第１開口の幅より大きく、
    前記第１保護層の前記第２開口は、前記第１保護層の前記第１開口より前記第１保護層の貫通ホールから遠く離隔された、請求項１７に記載の半導体パッケージ。
  19. 基板と、
    前記基板の上に配置され、貫通ホールを含む第１保護層と、
    前記第１保護層の前記貫通ホールの内側に配置され、前記第１保護層と離隔された第２保護層と、
    前記第２保護層の上に配置された半導体素子と、を含み、
    前記第２保護層の外側面は、前記第１保護層を向けて突出した突出面を含み、
    前記第１保護層の貫通ホールの内側面と前記第２保護層の外側面の間の水平方向の距離は、前記貫通ホールの内側面に沿って互いに異なる距離を含む、半導体パッケージ。
  20. 前記基板は、絶縁層と、前記絶縁層の上に配置された回路層を含み、
    前記回路層は、前記第１保護層の前記内側面と前記第２保護層の前記外側面の間の離隔領域に形成された第１電極を含む、請求項１９に記載の半導体パッケージ。
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