KR20230168752A - 회로 기판 및 이를 포함하는 반도체 패키지 - Google Patents

회로 기판 및 이를 포함하는 반도체 패키지 Download PDF

Info

Publication number
KR20230168752A
KR20230168752A KR1020220069411A KR20220069411A KR20230168752A KR 20230168752 A KR20230168752 A KR 20230168752A KR 1020220069411 A KR1020220069411 A KR 1020220069411A KR 20220069411 A KR20220069411 A KR 20220069411A KR 20230168752 A KR20230168752 A KR 20230168752A
Authority
KR
South Korea
Prior art keywords
bump
layer
pad
width
metal layer
Prior art date
Application number
KR1020220069411A
Other languages
English (en)
Inventor
김상일
라세웅
이기한
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to KR1020220069411A priority Critical patent/KR20230168752A/ko
Publication of KR20230168752A publication Critical patent/KR20230168752A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/241—Reinforcing the conductive pattern characterised by the electroplating method; means therefor, e.g. baths or apparatus
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

실시 예에 따른 회로 기판은 절연층; 상기 절연층 상에 배치되고, 제1 금속을 포함하는 패드; 상기 패드 상에 배치되고, 상기 제1 금속과 다른 제2 금속을 포함하는 범프; 및 상기 절연층 상에 배치되고, 상기 범프와 수직으로 중첩되는 개구를 포함하는 보호층을 포함하고, 상기 보호층의 상면은 상기 패드의 상면보다 높게 위치하고, 상기 보호층의 상기 개구의 폭은 30㎛ 이하이다.

Description

회로 기판 및 이를 포함하는 반도체 패키지{CIRCUIT BOARD AND SEMICONDUCTOR PACKAGE HAVING THE SAME}
실시 예는 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
회로기판은 절연층 및 상기 절연층 상에 배치된 회로 패턴을 포함한다. 회로 기판은 반도체 소자가 실장되기 전의 기판(Board)을 의미한다. 즉, 회로 기판은 적어도 하나의 반도체 소자를 실장하기 위하여 각 반도체 소자의 실장 위치를 확정하고, 상기 반도체 소자와 연결되는 회로 패턴을 절연층 상에 배치한 것을 의미한다. 반도체 소자는 회로 기판 상에 실장되고, 상기 회로 패턴을 통해 신호를 송수신할 수 있다.
한편, 최근의 휴대용 전자 기기 등의 고기능화에 수반하여, 대량의 정보의 고속 처리를 하기 위해 신호의 고주파화가 진행되고 있어, 고주파 용도에 적합한 회로 기판이 요구되고 있다.
이러한 회로 기판은 신호 전소 손실을 최소화하면서 집적된 상태에서 신호 전송이 가능하도록 한다. 이를 위해, 회로 기판에 포함되는 회로 패턴의 미세화가 요구된다.
한편, 기술 발전으로 데이터 처리량이 급격하게 증가하는 추세이다. 이에 대응하게, 반도체 패키지에는 고성능을 갖기 위한 High Input/Output와, 스몰 또는 슬림 폼-팩터(form-factor) 구조가 요구되고 있다.
한편, 상기와 같은 회로 기판에는 로직 칩이나 메인 보드가 결합된다. 그리고, 회로 기판에는 상기 로직 칩이나 메인 보드가 결합되기 위한 접속부를 포함한다. 상기 접속부는 솔더 볼일 수 있다.
그러나 종래 기술에 따르면, 상기 접속부의 폭 및 복수의 접속부 사이의 피치를 줄이는데 한계가 있다.
(특허문헌 1) KR 10-1109240 B
실시 예는 새로운 구조의 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 전기적 신뢰성 및 물리적 신뢰성이 개시된 회로 기판 및 이를 포함하는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 범프의 폭 및 복수의 범프 사이의 피치를 최소화할 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 절연층; 상기 절연층 상에 배치되고, 제1 금속을 포함하는 패드; 상기 패드 상에 배치되고, 상기 제1 금속과 다른 제2 금속을 포함하는 범프; 및 상기 절연층 상에 배치되고, 상기 범프와 수직으로 중첩되는 개구를 포함하는 보호층을 포함하고, 상기 보호층의 상면은 상기 패드의 상면보다 높게 위치하고, 상기 보호층의 상기 개구의 폭은 30㎛ 이하이다.
또한, 상기 보호층의 상기 개구의 폭은, 상기 패드 및 상기 범프 중 어느 하나의 폭에 대응한다.
또한, 상기 패드의 폭, 상기 범프의 폭 및 상기 보호층의 상기 개구의 폭은, 서로 동일하다.
또한, 상기 패드, 상기 범프 및 상기 보호층의 상기 개구의 각각의 폭은 3㎛ 내지 30㎛의 범위를 만족한다.
또한, 상기 범프의 하면은 상기 패드의 상면과 동일한 폭을 가지고, 상기 범프의 상면은 상기 범프의 하면과 동일한 폭을 가진다.
또한, 상기 범프는, 상기 패드의 상면과 직접 접촉하며, 상기 보호층의 상기 개구 내에 배치된 제1 부분과, 상기 제1 부분 상에 배치되고, 상기 보호층의 상면으로부터 돌출된 제2 부분을 포함한다.
또한, 상기 범프의 상기 제2 부분은, 상기 보호층과 수직으로 중첩되지 않으며, 상기 보호층의 상면과 접촉하지 않으며, 상기 패드는 상기 패드의 측면에 형성되고 상기 패드의 내측 방향으로 패인 패임부를 포함한다.
또한, 상기 범프의 상기 제1 부분의 두께는 3㎛ 내지 15㎛의 범위를 만족하고, 상기 범프의 상기 제2 부분의 두께는 6㎛ 내지 25㎛의 범위를 만족한다.
또한, 상기 패드는, 상기 절연층 상에 배치되는 제1 금속층; 및 상기 제1 금속층 상에 배치되는 제2 금속층을 포함하고, 상기 제1 금속층은 0.2㎛ 내지 3.0㎛의 범위의 두께를 가지고, 상기 제2 금속층은 3.5㎛ 내지 25㎛의 범위의 두께를 가진다.
또한, 상기 제2 금속층은 상기 제1 금속층을 시드층으로 전해 도금된 제1 전해 도금층이고, 상기 범프는 상기 제1 금속층을 시드층으로 전해 도금되고, 상기 제1 전해 도금층 상에 배치된 제2 전해 도금층이다.
또한, 상기 제1 금속은 구리를 포함하고, 상기 제2 금속은 주석을 포함하며, 상기 범프의 상기 주석은 상기 보호층의 상기 개구의 내벽과 직접 접촉한다.
한편, 실시 예에 따른 회로 기판은 절연층; 상기 절연층 상에 배치된 제1 금속층; 및 상기 제1 금속층 상에 배치된 제2 금속층을 포함하는 제1 회로 패턴층; 상기 제1 회로 패턴층의 상기 제2 금속층 상에 배치된 범프; 및 상기 절연층 상에 배치되고, 상기 범프와 수직으로 중첩되는 개구를 포함하는 제1 보호층을 포함하고, 상기 제1 회로 패턴층의 상기 제2 금속층은 상기 제1 금속층을 시드층으로 전해 도금된 제1 전해 도금층이고, 상기 범프는 상기 제1 회로 패턴층의 상기 제1 금속층을 시드층으로 전해 도금된 제2 전해 도금층이며, 상기 범프의 하면은 상기 제1 회로 패턴층의 상기 제2 금속층의 상면과 직접 접촉하며, 상기 범프는 주석을 포함한다.
또한, 상기 제1 회로 패턴층은 상기 제1 금속층 및 제2 금속층을 포함하는 제1 패드를 포함하고, 상기 범프는 상기 제1 패드 상에 배치된 제1 범프를 포함하고, 상기 제1 보호층의 상기 개구는 상기 제1 범프와 수직으로 중첩되는 제1 개구를 포함하며, 상기 제1 패드, 상기 제1 범프 및 상기 제1 개구의 각각의 폭은 서로 동일하다.
또한, 상기 제1 회로 패턴층은 상기 제1 금속층 및 제2 금속층을 포함하는 제2 패드를 포함하고, 상기 범프는 상기 제2 패드 상에 배치된 제2 범프를 포함하고, 상기 제1 보호층의 상기 개구는 상기 제2 범프와 수직으로 중첩되는 제2 개구를 포함하며, 상기 제2 범프의 폭은 상기 제2 패드의 폭보다 작고, 상기 제2 개구의 폭은 상기 제2 범프의 폭과 동일하다.
또한, 상기 제1 회로 패턴층은 상기 제1 금속층 및 제2 금속층을 포함하는 제3 패드를 포함하고, 상기 범프는 상기 제3 패드 상에 배치된 제3 범프를 포함하고, 상기 제1 보호층의 상기 개구는 상기 제3 범프와 수직으로 중첩되는 제3 개구를 포함하며, 상기 제3 패드의 상기 제2 금속층의 폭은 상기 제3 패드의 상기 제1 금속층의 폭보다 작고, 상기 제3 범프는 상기 제3 패드의 상기 제1 금속층과 동일한 폭을 가지면서, 상기 제3 패드의 제1 금속층의 상면의 일부, 상기 제3 패드의 상기 제2 금속층의 측면 및 상면 상에 배치되며, 상기 제3 개구의 폭은 상기 제3 패드의 상기 제1 금속층의 폭 및 상기 제3 범프의 폭과 동일하다.
또한, 상기 제1 보호층의 상면은 상기 제1 회로 패턴층의 상면보다 높게 위치하고, 상기 범프의 상면보다 낮게 위치한다.
또한, 상기 제1 회로 패턴층은 상기 제1 금속층 및 제2 금속층을 포함하는 제4 패드를 포함하고, 상기 범프는 상기 제4 패드 상에 배치된 제4 범프를 포함하고, 상기 제1 보호층의 상기 개구는 상기 제4 범프와 수직으로 중첩되는 제4 개구를 포함하며, 상기 제4 패드의 폭은 상기 제4 범프의 폭과 동일하고, 상기 제4 개구의 폭은 상기 제4 패드의 폭 및 상기 제4 범프의 폭보다 작다.
또한, 상기 제1 보호층의 상면은 상기 제4 패드의 상면 및 상기 제4 범프의 상면보다 높게 위치하고, 상기 제4 범프의 상면은, 상기 제1 보호층으로 덮이는 제1 상면, 및 상기 제4 개구와 수직으로 중첩되며, 상기 제1 보호층과 접촉하지 않는 제2 상면을 포함한다.
한편, 실시 예에 따른 반도체 패키지는 절연층; 상기 절연층 상에 배치되고, 제1 금속을 포함하는 제1 패드; 상기 패드 상에 배치되고, 상기 제1 금속과 다른 제2 금속을 포함하는 범프; 상기 절연층 상에 배치되고, 상기 범프와 수직으로 중첩되는 개구를 포함하는 제1 보호층; 상기 범프 상에 배치된 반도체 소자를 포함하고, 상기 보호층의 상면은 상기 제1 패드의 상면보다 높게 위치하고, 상기 제1 패드의 폭은 상기 범프의 폭에 대응하고, 상기 제1 보호층의 상기 개구의 폭은 상기 제1 패드 및 상기 범프의 각각의 폭에 대응하며, 상기 제1 패드, 상기 범프 및 상기 제1 보호층의 상기 개구의 각각의 폭은 3㎛ 내지 30㎛의 범위를 만족하고, 상기 범프의 하면은 상기 제1 패드의 상면과 동일한 폭을 가지고, 상기 범프의 상면은 상기 범프의 하면과 동일한 폭을 가지며, 상기 범프는, 상기 제1 패드의 상면과 직접 접촉하며, 상기 보호층의 상기 개구 내에 배치된 제1 부분과, 상기 제1 부분 상에 배치되고, 상기 보호층의 상면으로부터 돌출된 제2 부분을 포함한다.
또한, 상기 제1 패드는 상기 절연층 상에 배치되고, 시드층의 제1 금속층과, 상기 제1 금속층 상에 배치되고, 상기 제1 금속층을 시드층으로 전해 도금된 제2 금속층을 포함하며, 상기 범프는, 상기 제1 패드의 상기 제2 금속층 상에 배치되고, 상기 제1 패드의 상기 제1 금속층을 시드층으로 전해 도금된다.
실시 예의 회로 기판은 절연층 상에 배치된 제1 패드, 상기 제1 패드 상에 배치된 범프, 및 상기 절연층 상에 배치되고, 상기 범프 및 상기 제1 패드와 수직으로 중첩되는 개구를 가지는 제1 보호층을 포함한다. 상기 제1 패드는 시드층에 대응하는 제1 금속층 및 상기 제1 금속층 상에 배치되고 전해 도금층에 대응하는 제2 금속층을 포함한다. 이때, 상기 범프는 상기 제1 패드의 시드층인 상기 제1 금속층을 시드층으로 하여 전해 도금된다. 이에 따라, 실시 예의 상기 제1 패드와 상기 범프 사이에는 추가적인 금속층이 배치되지 않는다. 예를 들어, 실시 예의 상기 제1 패드와 상기 범프 사이에는 상기 범프를 전해 도금하기 위한 시드층이 배치되지 않는 구조를 가진다.
따라서, 실시 예는 상기 범프와 상기 제1 패드 사이에 배치되는 시드층의 제거가 가능하다. 이에 따라 실시 예는 제조 공정을 간소화할 수 있고, 이에 따른 제품 수율을 향상시킬 수 있다.
나아가, 실시 예는 상기 범프가 상기 제1 패드와 직접 접촉하는 구조를 가짐에 의해 상기 범프와 상기 제1 패드 사이의 접합성을 향상시킬 수 있다. 예를 들어, 상기 범프와 상기 제1 패드 사이에 무전해 도금에 의해 형성된 추가적인 시드층이 배치되는 경우, 상기 추가적인 시드층에 의해 상기 범프와 제1 패드 사이의 접합성이 저하될 수 있다. 예를 들어, 반도체 소자의 실장 공정에서 상기 추가적인 시드층이 상기 제1 패드로부터 분리되는 문제가 발생할 수 있다. 이와 다르게 실시 예는 상기 제1 패드와 범프 사이에 상기 추가적인 시드층이 배치되지 않음에 의해, 상기 제1 패드와 상기 범프 사이의 접합성을 더욱 향상시킬 수 있다. 이를 통해 실시 예는 회로 기판 및 반도체 패키지의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.
한편, 종래 기술에 따르면, 상기 추가적인 시드층은 상기 범프의 하면과 상기 제1 패드의 상면 사이에 배치되는 제1 영역, 및 상기 범프의 측면과 제1 보호층의 개구 사이에 배치되는 제2 영역을 포함한다. 이에 따라 종래 기술에서는 상기 범프의 폭과 상기 범프의 두께를 용이하게 조절하기 어려운 문제를 가졌다. 이와 다르게, 실시 예에서는 상기 추가적인 시드층이 제거됨에 따라 상기 범프의 폭 및 상기 범프의 두께를 용이하게 조절할 수 있다.
또한, 종래 기술에 따르면, 상기 범프의 제1 영역 및 상기 제2 영역에서, 주석과 이종 금속의 결합에 의한 금속 접합층(IMC: Inter Metallic Contact)이 형성된다. 이때, 반도체 패키지의 제조 공정에서, 상기 몰딩층 형성을 위한 몰딩액 주입 시, 상기 몰딩액 주입 압력에 의한 데미지가 상기 금속 접합층(IMC)에 전달되고, 이에 따라 상기 금속 접합층(IMC)에 크랙이 발생하는 문제가 있다. 그리고, 상기 금속 접합층(IMC)에 크랙이 발생하는 경우, 상기 금속 접합층(IMC)의 분리로 인해, 반도체 소자와의 접합성이 저하되는 문제를 가진다.
이와 다르게, 실시 예는 상기 범프의 측면에는 상기 금속 접합층이 형성되지 않는다. 따라서, 실시 예는 상기 범프와 상기 제1 패드 사이의 접합성, 나아가 상기 범프와 상기 반도체 소자와의 접합성을 더욱 향상시킬 수 있다.
또한, 실시 예의 회로 기판의 상기 제1 패드의 폭은 상기 범프의 폭과 실질적으로 동일하다. 이는, 상기 제1 패드를 형성하는 데 사용한 드라이 필름을 그대로 이용하여 상기 범프를 형성하는 것에 의해 달성될 수 있다. 즉, 종래 기술에서는, 제1 보호층에 형성된 개구를 이용하여 상기 범프를 형성한다. 이때, 상기 제1 보호층의 개구는 최소 60㎛ 이상의 폭을 가진다. 따라서, 종래 기술의 상기 범프의 전체 영역에서의 최소 폭은 60㎛를 초과한다. 이에 의해, 종래 기술에서는 범프의 미세화가 어려운 문제를 가진다.
이에 반하여, 실시 예는 제1 패드를 형성하는데 사용한 드라이 필름을 그대로 이용하여 상기 범프를 형성한다. 따라서, 실시 예는 상기 범프의 폭을 종래 대비 현저하게 줄일 수 있다. 이에 의해, 실시 예는 회로 기판의 회로 집적도를 향상시킬 수 있다.
나아가, 실시 예의 회로 기판의 상기 제1 보호층의 개구의 폭은 상기 제1 패드의 폭 및 상기 범프의 폭과 실질적으로 동일하다. 즉, 실시 예의 제1 보호층의 개구는 상기 제1 패드 및 범프가 형성된 상태에서, 상기 범프보다 낮은 높이를 가지도록 상기 제1 보호층을 씨닝하는 것에 의해 형성된다. 따라서, 실시 예의 상기 제1 보호층의 개구의 폭은 상기 범프의 폭 및 상기 제1 패드의 폭과 동일할 수 있다. 이에 따라 실시 예는 상기 제1 보호층에 형성 가능한 개구의 사이즈를 줄일 수 있다. 이를 통해 실시 예는 회로 기판의 전체적인 부피를 줄일 수 있다.
도 1은 제1 비교 예에 따른 회로 기판의 단면도이다.
도 2는 제2 비교 예에 따른 회로 기판의 단면도이다.
도 3은 제1 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 4는 도 3의 회로 패턴층의 층구조를 설명하기 위한 도면이다.
도 5는 도 3의 제1 실시 예의 회로 기판의 변형 예를 나타낸 단면도이다.
도 6은 도 3의 제1 실시 예의 회로 기판의 변형 예를 나타낸 단면도이다.
도 7은 제2 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 8은 제3 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 9는 제4 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 10은 제5 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 11은 도 10의 회로 패턴층의 층구조를 설명하기 위한 도면이다.
도 12는 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 13 내지 도 28은 실시 예의 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.
- 비교 예 -
실시 예의 설명에 앞서, 본원의 실시 예의 회로 기판과 비교되는 비교 예에 대해 설명하기로 한다.
도 1은 제1 비교 예에 따른 회로 기판의 단면도이고, 도 2는 제2 비교 예에 따른 회로 기판의 단면도이다.
도 1의 (a)을 참조하면, 제1 비교 예의 회로 기판은 절연층(10), 회로 패턴(20), 보호층(30) 및 범프(40)를 포함한다.
이때, 도 1의 (a)에 도시된 범프(40)는 솔더 볼을 의미한다.
도 1의 (a)을 참조하면, 보호층(30)은 절연층(10)의 상면에 배치된 회로 패턴(20)의 상면을 부분적으로 오픈하는 개구를 가진다. 그리고, 상기 범프(40)는 상기 보호층(30)의 상기 개구 내에 배치된다.
즉, 상기 보호층(30)은 SMD 타입의 개구를 가진다. 예를 들어, 상기 보호층(30)은 상기 회로 패턴(20)의 폭보다 작은 폭을 가지는 개구를 가진다. 그리고, 상기 범프(40)는 상기 보호층(30)의 개구 내에 배치된다.
한편, 도 1의 (b)을 참조하면, 보호층(31)은 절연층(11)의 상면에 배치된 회로 패턴(21)의 상면을 부분적으로 오픈하는 개구를 가진다. 그리고, 상기 범프(41)는 상기 보호층(31)의 상기 개구 내에 배치된다.
즉, 상기 보호층(31)은 NSMD 타입의 개구를 가진다. 예를 들어, 상기 보호층(31)은 상기 회로 패턴(21)의 폭보다 큰 폭을 가지는 개구를 가진다. 그리고, 상기 범프(41)는 상기 보호층(31)의 개구 내에 상기 회로 패턴(21)의 상면 및 측면을 감싸며 배치된다.
이때, 도 1의 (a) 및 (b)에 따르면, 솔더 볼을 이용하여 형성되는 범프(40, 41)는 100㎛ 정도의 폭을 가진다.
이에 따라, 상기 범프(40, 41) 및 상기 보호층(30, 31)의 개구의 각각의 폭은 100㎛ 정도를 가진다. 이에 따라, 상기 범프(40)와 연결되는 상기 회로 패턴(20, 21)의 폭은 100㎛보다 120㎛ 정도를 가진다. 따라서, 도 1과 같은 마이크로 솔더 볼을 이용하여 범프를 형성하는 경우, 미세 패턴에 대응이 어렵다.
한편, 도 2를 참조하면, 제2 비교 예의 회로 기판은 절연층(12), 회로 패턴(22), 보호층(32) 및 범프(42)를 포함한다.
이때, 제2 비교 예의 회로 기판의 범프(42)는 전해 도금 공정을 통해 형성된다. 따라서, 제2 비교 예의 회로 기판은 상기 회로 패턴(22)과 상기 범프(42) 사이에 배치되는 시드층에 대응하는 금속층(52)을 더 포함한다.
다시 말해서, 제2 비교 예의 회로 기판은 회로 패턴(22)을 형성하는데 사용한 시드층과는 다른 시드층인 금속층(52)을 이용하여 상기 범프(42)를 형성한다. 이에 따라, 상기 범프(42)는 상기 회로 패턴(22)이 아닌 상기 금속층(52)과 직접 접촉하는 구조를 가진다. 이에 의해, 제2 비교 예의 회로 기판은 상기 범프(42)와 상기 회로 패턴(22) 사이에 추가적으로 배치된 금속층(52)에 의해 상기 범프(42)와 상기 회로 패턴(22) 사이의 접합성이 저하되는 문제를 가진다.
나아가, 상기 범프(42)는 상기 보호층(32)에 개구를 형성한 상태에서, 상기 개구를 마스크로 하여 형성된다. 이때, 상기 보호층(32)에 형성 가능한 상기 개구의 최소 사이즈는 60㎛를 초과한다. 따라서, 상기 보호층(32)의 개구를 마스크로 사용하여 상기 범프(42)를 도금하는 경우, 상기 범프(42)의 하면의 최소 폭은 60㎛를 초과한다.
나아가, 제2 비교 예의 회로 기판은 보호층(32) 상에 추가적으로 배치된 드라이 필름을 이용하여 상기 범프(42)를 형성하고 있다. 이때, 상기 드라이 필름의 개구는 상기 보호층(32)의 개구보다 큰 폭을 가진다. 즉, 상기 드라이 필름의 개구는 공정 편차 등에 의해 상기 보호층(32)의 개구와 동일한 사이즈를 가지기 어렵다. 따라서, 일반적으로 상기 드라이 필름의 개구는 상기 보호층(32)의 개구보다 큰 폭을 가지도록 형성된다.
따라서, 제2 비교 예의 범프(42)의 최대 폭(w1)은 70㎛를 초과한다. 따라서, 제2 비교 예의 범프(42)는 미세 피치에 대응이 어려운 문제를 가진다.
또한, 제2 비교 예의 범프(42)는 상기 금속층(52)을 시드층으로 하면서 상기 보호층(32)의 개구와 상기 드라이 필름의 개구를 채우며 형성된다. 이에 의해, 제2 비교 예에서의 상기 범프(42)의 두께를 줄이는데 한계가 있다. 따라서, 제2 비교 예의 회로 기판은 상기 회로 패턴(22)의 하면에서 상기 범프(42)의 상면까지의 수직 거리에 대응하는 두께(t1)가 80㎛를 초과한다. 따라서, 제2 비교 예의 회로 기판은 전체적인 두께가 증가하는 문제를 가진다.
실시 예는 미세 피치에 대응이 가능하면서, 회로 패턴과 범프 사이의 접합성을 개선할 수 있는 새로운 구조의 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
-전자 디바이스 -
실시 예의 설명에 앞서, 실시 예의 반도체 패키지를 포함하는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지에는 다양한 반도체 소자가 실장될 수 있다.
상기 반도체 소자는 능동소자 및/또는 수동소자를 포함할 수 있다. 능동소자는 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC) 형태의 반도체칩일 수 있다. 반도체칩은 로직 칩, 메모리칩 등일 수 있다. 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 AP 이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다.
메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
또한, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
- 회로 기판 -
이하에서는 실시 예의 회로 기판에 대해 설명하기로 한다.
회로 기판은 반도체 소자 또는 칩이 실장되기 이전의 기판을 의미한다.
도 3은 제1 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 4는 도 3의 회로 패턴층의 층구조를 설명하기 위한 도면이다.
이하에서는 도 3 및 도 4를 참조하여 제1 실시 예의 회로 기판에 대해 설명하기로 한다.
제1 실시 예의 회로 기판은 적어도 1개의 반도체 소자를 실장할 수 있는 실장 공간을 제공한다.
예를 들어, 제1 실시 예의 회로 기판은 1개의 반도체 소자를 실장하기 위한 실장 공간을 제공할 수 있고, 이와 다르게 2개 이상의 반도체 소자를 실장하기 위한 복수의 실장 공간을 제공할 수 있다.
또한, 제1 실시 예의 회로 기판에는 1개의 로직 칩이 실장될 수 있다. 또한, 제1 실시 예의 회로 기판에는 서로 다른 종류의 적어도 2개의 로직 칩이 실장될 수 있다. 또한, 제1 실시 예의 회로 기판에는 적어도 1개의 로직 칩 및 적어도 1개의 메모리 칩이 실장될 수 있다.
제1 실시 예의 회로 기판(100)은 절연층(110)을 포함한다. 상기 절연층(110)은 1층 이상의 층수를 가질 수 있다. 바람직하게, 상기 절연층(110)은 다층 구조를 가질 수 있다. 이때, 도면상에는 상기 절연층(110)이 1층으로 구성되는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 상기 절연층(110)은 수직 방향으로 적층 구조를 가지는 복수의 절연층을 포함할 수 있다.
이하에서는 설명의 편의를 위해 상기 절연층(110)을 1개의 층으로 도시하여 설명한다.
상기 절연층(110)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다.
일 예로, 상기 절연층(110)은 프리프레그를 포함할 수 있다. 예를 들어, 상기 절연층(110)은 수지에 유리 섬유가 함침된 프리프레그일 수 있다. 상기 수지는 에폭시 수지일 수 있으나, 이에 한정되는 것은 아니다.
또한, 상기 절연층(110)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함할 수 있다. 예를 들어, 상기 절연층(110)은 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함할 수 있다. 예를 들어, 절연층(110)은 사파이어를 포함할 수 있다. 예를 들어, 상기 절연층(110)은 광등방성 필름을 포함할 수 있다. 예를 들어, 상기 절연층(110)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA)를 포함할 수 있다. 예를 들어, 상기 절연층(110)은 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 상기 절연층(110)은 열경화성 수지 또는 열가소성 수지에 실리카 또는 알루미나의 무기필러가 배치된 구조를 가질 수 있다. 예를 들어, 상기 절연층(110)은 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다. 예를 들어, 상기 절연층(110)은 RCC(Resin coated copper)를 포함할 수 있다.
상기 절연층(110)은 10㎛ 내지 60㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 절연층(110)이 복수의 층을 포함하는 경우, 상기 복수의 층이 각각의 두께는 10㎛ 내지 60㎛의 범위를 만족할 수 있다. 바람직하게, 상기 절연층(110)은 15㎛ 내지 55㎛의 범위의 두께를 만족할 수 있다. 더욱 바람직하게, 상기 절연층(110)은 18㎛ 내지 52㎛의 범위의 두께를 만족할 수 있다.
상기 절연층(110)의 두께는 두께 방향으로 상호 인접하게 배치된 복수의 회로 패턴층 사이의 수직 거리를 의미할 수 있다. 예를 들어, 절연층(110)의 두께는 제1 회로 패턴층 및 제2 회로 패턴층(130) 사이의 수직 거리를 의미할 수 있다. 예를 들어, 절연층(110)의 두께는 상기 제1 회로 패턴층의 하면과 제2 회로 패턴층(130)의 상면 사이의 수직 거리를 의미할 수 있다.
상기 절연층(110)의 두께가 10㎛ 미만이면, 회로 기판(100)의 휨 특성이 저하될 수 있다. 예를 들어, 상기 절연층(110)의 두께가 10㎛ 미만이면, 상기 절연층(110)의 표면에 배치된 제1 회로 패턴층 및 제2 회로 패턴층(130)이 안정적으로 보호되지 못하고, 이에 따른 전기적 신뢰성 및/또는 물리적 신뢰성 문제가 발생할 수 있다. 또한, 상기 절연층(110)의 두께가 10㎛ 미만이면, 상기 절연층(110) 상에 상기 제1 회로 패턴층 또는 제2 회로 패턴층(130)을 형성하는 공정에서의 공정성이 저하될 수 있다.
또한, 상기 절연층(110)의 두께가 60㎛를 초과하면, 상기 회로 기판(100)의 전체적인 두께가 증가하고, 이에 따른 반도체 패키지의 두께가 증가할 수 있다. 또한, 상기 절연층(110)의 두께가 60㎛를 초과하면, 상기 제1 회로 패턴층 및/또는 제2 회로 패턴층(130)의 미세화가 어려울 수 있다. 예를 들어, 상기 절연층(110)의 두께가 60㎛를 초과하면, 상기 제1 회로 패턴층 및/또는 제2 회로 패턴층(130)의 폭 및 인접한 패턴 사이의 간격을 12㎛ 이하, 10㎛ 이하, 8㎛ 이하 또는 6㎛ 이하로 형성하기 어려울 수 있다. 그리고, 상기 제1 회로 패턴층 및/또는 제2 회로 패턴층(130)의 미세화가 어려우면, 회로 집적도가 저하되고, 이에 따라 신호 전송 거리가 증가하여 신호 전송 손실이 증가할 수 있다.
제1 실시 예의 회로 기판(100)은 절연층(110) 상에 배치된 회로 패턴층을 포함한다.
예를 들어, 제1 실시 예의 회로 기판(100)은 절연층(110)의 상면에 배치된 제1 회로 패턴층을 포함한다. 또한, 회로 기판(100)은 절연층(110)의 하면에 배치된 제2 회로 패턴층(130)을 포함한다.
상기 제1 회로 패턴층은 위치 또는 기능에 따라 복수의 회로 패턴으로 구분될 수 있다. 예를 들어, 상기 제1 회로 패턴층은 제1 패드(120) 및 제2 패드(125)를 포함할 수 있다. 상기 제1 패드(120)는 상기 회로 기판에서 반도체 소자의 실장 영역에 대응하게 형성될 수 있다. 예를 들어, 상기 제1 패드(120)는 반도체 소자가 결합되는 실장 패드를 의미할 수 있다. 상기 제2 패드(125)는 상기 회로 기판에서 외부 기판이 결합되는 영역에 대응하게 형성될 수 있다. 상기 제2 패드(125)는 인터포져가 결합되는 영역에 대응하게 형성될 수 있다. 이때, 상기 제1 패드(120)는 상기 반도체 소자와의 결합을 위해 미세화가 요구된다. 예를 들어, 상기 제1 패드(120)는 제한된 공간 내에서 반도체 소자의 단자들과 연결되기 위해 초미세화가 요구된다. 이에 반하여, 상기 제2 패드(125)는 상기 제1 패드(120) 대비 미세화가 요구되지 않는다.
이때, 회로 기판(100)의 절연층(110)이 복수의 층을 포함하는 경우, 상기 제1 회로 패턴층은 절연층(110)의 복수의 층 중 최상측에 배치된 절연층의 상면에 배치될 수 있고, 상기 제2 회로 패턴층(130)은 절연층(110)의 복수의 층 중 최하측에 배치된 절연층의 하면에 배치될 수 있다. 예를 들어, 상기 제1 회로 패턴층 및 제2 회로 패턴층(130)은 외층 회로 패턴층을 나타낸 것일 수 있으나, 이에 한정되지 않는다. 이하에서 설명되는 제1 회로 패턴층은 상기 제1 패드(120)를 의미할 수 있고, 이와 다르게 제2 패드(125)를 의미할 수 있다.
한편, 상기 절연층(110)이 복수의 층을 포함하는 경우, 상기 복수의 층 사이에는 추가적인 내층 회로 패턴층이 배치될 수 있을 것이다.
상기 제1 회로 패턴층 및 제2 회로 패턴층(130)은 각각 복수의 층 구조를 가질 수 있다.
상기 제1 회로 패턴층은 제1 금속층(121) 및 제2 금속층(122)을 포함할 수 있다. 즉, 상기 제1 회로 패턴층의 제1 패드(120) 및 제2 패드(125) 각각은 제1 금속층(121) 및 제2 금속층(122)을 포함할 수 있다.
상기 제1 회로 패턴층의 제1 금속층(121)은 상기 절연층(110)의 상면에 배치될 수 있다. 예를 들어, 상기 제1 회로 패턴층의 제1 금속층(121)은 상기 절연층(110)의 상면 위로 돌출될 수 있다.
상기 제1 회로 패턴층의 제1 금속층(121)은 무전해 도금 방식에 의해 형성될 수 있다. 일 예로, 상기 제1 금속층(121)은 화학동도금 방식에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제1 금속층(121)은 스퍼터링 방식에 의해 형성될 수도 있을 것이다.
상기 제1 회로 패턴층의 제1 금속층(121)의 두께(T1)는 0.2㎛ 내지 3.0㎛의 범위를 만족할 수 있다. 바람직하게, 상기 제1 회로 패턴층의 제1 금속층(121)의 두께(T1)는 0.3㎛ 내지 2.8㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제1 회로 패턴층의 제1 금속층(121)의 두께(T1)는 0.5㎛ 내지 2.5㎛의 범위를 만족할 수 있다.
상기 제1 회로 패턴층의 제1 금속층(121)의 두께가 0.2㎛ 미만이면, 상기 제1 회로 패턴층의 제1 금속층(121)이 시드층으로 기능하지 못할 수 있다. 상기 제1 회로 패턴층의 제1 금속층(121)의 두께가 0.2㎛ 미만이면, 상기 절연층(110)의 상면에 균일한 두께의 제1 금속층(121)을 형성하기 어려울 수 있다.
상기 제1 회로 패턴층의 제1 금속층(121)의 두께가 3.0㎛를 초과하면, 상기 제1 회로 패턴층의 제1 금속층(121)을 형성하기 위한 공정 시간이 증가하고, 이에 따른 수율이 감소할 수 있다. 또한, 상기 제1 회로 패턴층의 제1 금속층(121)의 두께가 3.0㎛를 초과하면, 상기 제1 회로 패턴층의 형성 공정에서의 상기 제1 금속층(121)의 에칭 시간이 증가할 수 있다. 또한, 상기 제1 회로 패턴층의 제1 금속층(121)의 두께가 3.0㎛를 초과하면, 상기 제1 회로 패턴층의 제1 금속층(121)의 에칭 시에 상기 제1 회로 패턴층의 제2 금속층(122)의 변형이 발생할 수 있다. 여기에서, 제1 회로 패턴층의 제2 금속층(122)의 변형은 상기 제1 금속층(121)의 에칭 시에 상기 제2 금속층(122)의 측부도 함께 에칭됨에 따라, 상기 제2 금속층(122)의 상면의 폭과 하면의 폭의 차이가 커지는 것을 의미할 수 있다. 예를 들어, 상기 제1 회로 패턴층의 제2 금속층(122)의 변형은 상기 제2 금속층(122)의 수직 단면의 형상이 사각형에서 사다리꼴 형상으로 변화되는 것을 의미할 수 있다.
또한, 상기 제1 회로 패턴층의 제1 금속층(121)의 두께가 3.0㎛를 초과하면, 상기 제1 금속층(121)의 에칭 공정에서의 에칭량이 증가하고, 이에 따라 상기 제1 금속층(121)의 측부 및 상기 제2 금속층(122)의 측부에 형성되는 패임(예를 들어, 언더 컷)의 깊이가 증가할 수 있다. 예를 들어, 상기 제1 금속층(121)의 에칭 공정에서의 에칭량이 증가하는 경우, 상기 제1 금속층(121)의 폭과 상기 제2 금속층(122)의 폭의 차이가 커질 수 있다. 그리고 상기 제1 금속층(121)의 폭과 상기 제2 금속층(122)의 폭의 차이가 커지는 경우, 신호 전송 손실이 증가함에 따른 전기적 특성이 저하될 수 있다. 또한, 상기 제1 금속층(121)의 폭과 상기 제2 금속층(122)의 폭의 차이가 커지는 경우, 전자 이동(electromigration)에 의해 수지상정(dendrite)이 형성될 수 있고, 이에 의해 제1 회로 패턴층의 전기적 특성 및/또는 물리적 특성이 저하될 수 있다.
상기 제1 회로 패턴층의 제2 금속층(122)은 상기 제1 금속층(121)을 시드층으로 전해 도금된 전해 도금층일 수 있다. 상기 제1 회로 패턴층의 제2 금속층(122)은 상기 제1 금속층(121) 상에 일정 두께를 가지고 형성될 수 있다. 상기 제1 회로 패턴층의 제2 금속층(122)은 상기 제1 회로 패턴층의 제1 금속층(121)과 동일한 금속을 포함할 수 있으나, 이에 한정되는 것은 아니다. 일 예로, 상기 제1 회로 패턴층의 상기 제1 금속층(121) 및 제2 금속층(122)은 각각 구리를 포함할 수 있다.
상기 제1 회로 패턴층의 제2 금속층(122)의 두께(T2)는 상기 제1 회로 패턴층의 제1 금속층(121)의 두께(T1)보다 클 수 있다. 바람직하게, 제1 회로 패턴층의 제2 금속층(122)의 두께(T2)는 상기 제1 금속층(121)의 두께(T1)보다 크면서, 이하에서 설명되는 범위를 만족할 수 있다.
상기 제1 회로 패턴층의 제2 금속층(122)의 두께는 3.5㎛ 내지 25㎛의 범위를 만족할 수 있다. 바람직하게, 상기 제1 회로 패턴층의 제2 금속층(122)의 두께는 4.0㎛ 내지 23㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제1 회로 패턴층의 제2 금속층(122)의 두께는 4.5㎛ 내지 22㎛의 범위를 만족할 수 있다.
상기 제1 회로 패턴층의 제2 금속층(122)의 두께가 3.5㎛ 미만이면, 상기 제1 금속층(121)의 에칭 공정에서 상기 제2 금속층(122)의 에칭도 함께 진행될 수 있다. 상기 제1 회로 패턴층의 제2 금속층(122)의 두께가 3.5㎛ 미만이면, 상기 제1 회로 패턴층을 통해 전송되는 신호의 허용 전류가 감소하고, 이에 따른 전기적 특성이 저하될 수 있다. 상기 제1 회로 패턴층의 제2 금속층(122)의 두께가 25㎛를 초과하면, 상기 제1 회로 패턴층의 미세화가 어려울 수 있다. 예를 들어, 상기 제1 회로 패턴층의 제2 금속층(122)의 두께가 25㎛를 초과하면, 상기 제1 회로 패턴층을 구성하는 패턴들의 폭 및 간격이 요구 조건을 만족하지 못할 수 있다. 이에 의해, 회로 집적도가 감소하거나, 회로 기판 및 반도체 패키지의 부피가 증가할 수 있다.
한편, 상기 제1 금속층(121) 및 제2 금속층(122)을 포함하는 상기 제1 회로 패턴층의 두께(T3)는 3.7㎛ 내지 28.0㎛의 범위를 만족할 수 있다. 바람직하게, 상기 제1 금속층(121) 및 제2 금속층(122)을 포함하는 상기 제1 회로 패턴층의 두께(T3)는 4.3㎛ 내지 25.8㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제1 금속층(121) 및 제2 금속층(122)을 포함하는 상기 제1 회로 패턴층의 두께(T3)는 5.0㎛ 내지 24.5㎛의 범위를 만족할 수 있다.
한편, 제1 실시 예의 회로 기판(100)의 상기 제2 회로 패턴층(130)은 상기 제1 회로 패턴층에 대응하게, 제1 금속층(131) 및 제2 금속층(132)을 포함할 수 있다. 제1 실시 예의 회로 기판(100)의 제2 회로 패턴층(130)의 제1 금속층(131)은 상기 제1 회로 패턴층의 제1 금속층(121)에 대응한다. 또한, 제1 실시 예의 회로 기판(100)의 제2 회로 패턴층(130)의 제2 금속층(132)은 상기 제1 회로 패턴층의 제2 금속층(122)에 대응한다. 이에 따라, 제1 실시 예의 회로 기판(100)의 제2 회로 패턴층(120)은 상기 설명한 제1 회로 패턴층의 특징을 그대로 포함할 수 있다. 따라서 제1 실시 예의 상기 제2 회로 패턴층(130)에 대한 구체적인 설명은 생략한다.
제1 실시 예의 회로 기판(100)은 관통 전극(140)을 포함할 수 있다. 상기 관통 전극(140)은 상기 절연층(110)을 관통할 수 있다. 바람직하게, 상기 관통 전극(140)은 상기 제1 회로 패턴층과 제2 회로 패턴층(130) 사이를 전기적으로 연결하도록 상기 절연층(110)을 관통할 수 있다. 이때, 회로 기판(100)이 복수의 층 구조를 가지는 경우, 상기 관통 전극(140)은 수직 방향으로 이격되면서, 서로 이웃하는 회로 패턴층 사이를 전기적으로 연결할 수 있다.
상기 관통 전극(140)은 상기 절연층(110)을 관통하는 관통 홀 내부를 전도성 물질로 충진하여 형성할 수 있다.
상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있다. 또한, 상기 관통 홀이 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있다. 또한, 상기 관통 홀이 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용할 수 있다.
상기 관통 전극(140)은 복수의 금속층을 포함한다.
상기 관통 전극(140)은 제1 금속층(141) 및 제2 금속층(142)을 포함한다. 상기 관통 전극(140)의 제1 금속층(141)은 상기 제1 회로 패턴층의 제1 금속층(141)에 대응할 수 있다. 또한, 상기 관통 전극(140)의 제2 금속층(142)은 상기 제1 회로 패턴층의 제2 금속층(122)에 대응할 수 있다. 이에 따라, 상기 관통 전극(140)의 제1 금속층(141) 및 제2 금속층(142)에 대한 구체적인 설명은 생략한다.
한편, 상기에서는 실시 예의 제1 회로 패턴층 및 제2 회로 패턴층(130)이 SAP 공정으로 제조됨에 따라 제1 금속층 및 제2 금속층을 포함하는 것으로 설명하였으나, 이에 한정되지는 않는다.
예를 들어, 상기 제1 회로 패턴층 및 제2 회로 패턴층(130)은 MSAP 공정으로 제조될 수 있다. 따라서, 제1 회로 패턴층 및 제2 회로 패턴층(130) 각각은 제1 금속층과 절연층 사이에 제3 금속층이 추가로 배치될 수 있다. 상기 제3 금속층은 절연층의 적층 시에 부착되어 있던 동박층을 의미할 수 있으나, 이에 한정되는 것은 아니다.
한편, 제1 실시 예의 회로 기판(100)은 보호층을 포함할 수 있다.
예를 들어, 회로 기판(100)은 절연층(110) 상에 배치된 제1 보호층(150)을 포함할 수 있다. 예를 들어, 회로 기판(100)은 절연층(110) 하에 배치된 제2 보호층(160)을 포함할 수 있다.
상기 제1 보호층(150) 및 제2 보호층(160)은 레지스트(resist)층일 수 있다. 바람직하게, 상기 제1 보호층(150) 및 제2 보호층(160)은 유기 고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 상기 제1 보호층(150) 및 제2 보호층(160)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 상기 제1 보호층(150) 및 제2 보호층(160)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 상기 제1 보호층(150) 및 제2 보호층(160)은 포토솔더 레지스트층, 커버-레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.
상기 제1 보호층(150) 및 제2 보호층(160)의 각각의 두께는 제1 회로 패턴층 및 제2 회로 패턴층(130)의 각각의 두께보다 클 수 있다.
다시 말해서, 상기 제1 보호층(150)의 두께는 상기 제1 회로 패턴층의 두께보다 클 수 있다. 또한, 상기 제2 보호층(160)의 두께는 상기 제2 회로 패턴층(130)의 두께보다 클 수 있다.
상기 제1 보호층(150)의 두께는 상기 제1 보호층(150)의 하면에서 상기 제1 보호층(150)의 상면까지의 수직 거리를 의미할 수 있다. 예를 들어, 상기 제1 보호층(150)은 상기 절연층(110)의 상면에 배치된다. 이에 따라, 상기 제1 보호층(150)의 두께(T7)는 상기 절연층(110)의 상면에서 상기 제1 보호층(150)의 상면까지의 수직 거리를 의미할 수 있다.
상기 제1 보호층(150)의 두께(T7)는 두께(T3)는 6.7㎛ 내지 35.0㎛의 범위를 만족할 수 있다. 바람직하게, 상기 제1 보호층(150)의 두께(T7)는 7.3㎛ 내지 32㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제1 보호층(150)의 두께(T7)는 8.0㎛ 내지 30㎛의 범위를 만족할 수 있다.
상기 제1 보호층(150)의 두께(T7)가 30㎛를 초과하면, 회로 기판의 두께 및 반도체 패키지의 두께가 증가할 수 있다. 또한, 상기 제1 보호층(150)의 두께(T7)가 6.7㎛ 미만이면, 상기 제1 회로 패턴층이 안정적으로 보호되지 않을 수 있고, 이에 의해 전기적 신뢰성 또는 물리적 신뢰성이 저하될 수 있다.
또한, 상기 제1 보호층(150)의 두께(T7)가 6.7㎛ 미만이면, 상기 제1 보호층(150)의 개구 내에 배치된 범프(170)가 안정적으로 지지되지 않을 수 있다. 예를 들어, 상기 제1 보호층(150)은 상기 제1 회로 패턴층의 제1 패드(120) 및 제2 패드(125) 중 적어도 하나와 수직 방향으로 중첩되는 개구를 포함한다. 그리고, 상기 제1 보호층(150)의 개구는 상기 제1 회로 패턴층의 제1 패드(120) 및 제2 패드(125) 중 적어도 하나의 상면을 노출시킨다. 그리고, 상기 범프(170)는 상기 노출된 제1 회로 패턴층의 제1 패드(120) 상에 배치된다. 이때, 제1 실시 예의 범프(170)는 상기 제1 보호층(150)의 개구 내에 배치된 제1 부분(171) 및 상기 제1 부분(171) 상에 배치되고 상기 제1 보호층(150)의 상면 위로 돌출되는 제2 부분(172)을 포함한다. 이때, 상기 범프(170)의 상기 제1 부분(171)의 두께가 감소하는 경우, 상기 범프(170)가 상기 제1 보호층(150)에 의해 안정적으로 지지되지 않을 수 있다. 이에 따라 상기 범프(170)에 반도체 소자를 실장하는 공정에서, 상기 범프(170)에 크랙이 발생하거나, 상기 범프(170)의 수평 방향으로의 확산 정도가 커질 수 있다. 이로 인해, 회로 기판의 물리적 신뢰성 및/또는 전기적 신뢰성이 저하될 수 있다. 이에 따라, 상기 제1 보호층(150)은 상기 제1 회로 패턴층의 상면상에 일정 두께 이상을 가지고 배치되도록 한다. 예를 들어, 상기 제1 보호층(150)은 상기 제1 회로 패턴층의 상면으로부터 최소 3㎛ 이상의 두께를 가질 수 있다. 예를 들어, 상기 범프(170)의 제1 부분(171)은 최소 3㎛ 이상의 두께를 가질 수 있다. 그리고, 상기 제1 보호층(150)의 두께(T7)가 6.7㎛ 미만이면, 상기 범프(170)의 제1 부분(171)의 두께가 3㎛ 미만을 가질 수 있고, 이에 의해 상기 범프(170)의 접합성이 저하될 수 있다.
한편, 제1 실시 예의 회로 기판(100)은 범프(170)를 포함한다. 상기 범프(170)는 상기 제1 회로 패턴층 상에 배치된다. 바람직하게, 상기 범프(170)는 상기 제1 회로 패턴층의 제1 패드(120) 상에 배치된다.
상기 범프(170)의 상면 및 하면은 서로 동일한 폭을 가질 수 있다. 예를 들어, 상기 범프(170)는 전해 도금 공정에 의해 형성된다. 이에 의해, 상기 범프(170)의 상면의 폭은 상기 범프(170)의 하면의 폭과 동일할 수 있다. 이때, 상기 범프(170)의 상면이 곡면을 가지는 경우, 상기 범프(170)의 상면의 폭은 상기 곡면의 수평 방향으로의 폭을 의미할 수 있다.
한편, 상기 범프(170)는 상기 제1 회로 패턴층을 구성하는 금속과는 다른 금속을 포함한다. 예를 들어, 상기 제1 회로 패턴층의 제1 패드(120) 및 제2 패드(125)의 각각의 제1 금속층(121) 및 제2 금속층(122)은 제1 금속을 포함할 수 있다. 예를 들어, 상기 제1 금속은 구리를 포함할 수 있다.
상기 범프(170)는 상기 제1 금속과는 다른 제2 금속을 포함할 수 있다. 바람직하게, 상기 범프(170)는 주석(Sn)을 포함할 수 있다. 바람직하게, 상기 범프(170)는 순수 주석(Sn)을 포함할 수 있으나, 이에 한정되지 않는다. 예를 들어, 상기 범프(170)는 주석(Sn)에 추가 금속이 포함된 주석 합금일 수 있다. 다만, 실시 예의 상기 범프(170)는 전해 도금 공정에 의해 형성된다. 이에 따라, 상기 범프(170)는 순수 주석(Sn)을 포함할 수 있다.
상기 범프(170)는 상기 제1 패드(120) 상에 배치된다.
상기 범프(170)는 상기 제1 패드(120)와 직접 접촉한다. 다시 말해서, 상기 범프(170)의 하면은 상기 제1 패드(120)의 상면과 직접 접촉한다. 즉, 상기 범프(170)의 상면과 상기 제1 패드(120) 사이에는 추가적인 금속층이 배치되지 않는다. 즉, 실시 예는 상기 범프(170)를 전해 도금 공정으로 형성하면서, 상기 제1 패드(120)와 상기 범프(170) 사이에 추가적인 금속층이 배치되지 않도록 한다. 예를 들어, 제2 비교 예에 따르면, 상기 범프를 전해 도금 공정으로 형성하는 경우, 상기 제1 패드와 상기 범프 사이에는 상기 범프의 시드층인 금속층이 추가로 배치된다. 이때, 상기 추가로 배치된 금속층은 상기 범프의 두께를 증가시키면서, 상기 범프와 상기 제1 패드 사이의 접합성을 저하시키는 요인으로 작용한다.
이와 다르게, 제1 실시 예는 상기 범프(170)를 전해 도금 공정으로 형성하면서, 상기 범프(170)와 상기 제1 패드(120)가 물리적으로 상호 직접 접촉하도록 한다. 이를 통해, 실시 예는 상기 범프(170)가 가지는 두께를 감소시킬 수 있고, 나아가 상기 제1 패드(120)와 상기 범프(170) 사이의 물리적 신뢰성 및/또는 전기적 신뢰성을 향상시킬 수 있다.
이는, 상기 제1 회로 패턴층의 제2 금속층(122)을 전해 도금하기 위해 사용된 시드층인 제1 금속층(121)을 사용하여 상기 범프(170)를 전해 도금하는 것에 의해 달성될 수 있다.
즉, 일반적으로, 상기 제1 회로 패턴층의 제1 금속층(121)은 상기 제2 금속층(122)의 전해 도금이 완료된 이후에 제거된다.
이와 다르게, 제1 실시 예는 상기 제1 회로 패턴층의 제2 금속층(122)이 형성된 이후에도 상기 제1 금속층(121)을 제거하지 않는다. 그리고, 제1 실시 예는 상기 제1 회로 패턴층의 상기 제1 금속층(121)을 이용하여 상기 제2 금속층(122) 상에 상기 범프(170)를 형성한다. 이에 따라, 상기 제1 회로 패턴층의 상면은 상기 범프(170)의 하면과 직접 접촉할 수 있다. 예를 들어, 상기 범프(170)의 하면은 상기 제1 회로 패턴층의 제2 금속층(122)의 상면과 직접 접촉한다. 따라서, 실시 예는 상기 제1 회로 패턴층과 상기 범프(170) 사이에 상기 범프(170)의 시드층인 추가 금속층이 배치되지 않는다. 이에 따라, 실시 예는 상기 제1 회로 패턴층과 상기 범프(170) 사이의 접합성을 향상시킬 수 있다.
상기 범프(170)는 수직 방향으로 복수의 부분으로 구분될 수 있다.
상기 범프(170)는 상기 제1 패드(120) 상에 배치되는 제1 부분(171)을 포함할 수 있다. 예를 들어, 상기 범프(170)는 상기 제1 보호층(150)의 개구 내에 배치된 제1 부분(171)을 포함한다. 상기 범프(170)의 제1 부분(171)은 상기 제1 보호층(150)의 개구 내에 배치되면서 상기 개구를 통해 노출된 제1 패드(120)의 상면과 접촉한다.
상기 범프(170)의 제1 부분(171)의 하면은 상기 제1 회로 패턴층의 상면과 직접 접촉한다. 바람직하게, 상기 범프(170)의 제1 부분(171)의 하면은 상기 제1 회로 패턴층의 제2 금속층(122)의 상면과 직접 접촉한다.
상기 범프(170)의 제1 부분(171)의 두께(T4)는 3㎛ 이상일 수 있다. 바람직하게, 상기 범프(170)의 제1 부분(171)의 두께(T4)는 3.5㎛ 이상일 수 있다. 더욱 바람직하게, 상기 범프(170)의 제1 부분(171)의 두께(T4)는 4.0㎛ 이상일 수 있다.
상기 범프(170)의 제1 부분(171)의 두께(T4)는 3㎛ 내지 15㎛의 범위를 만족할 수 있다. 상기 범프(170)의 제1 부분(171)의 두께(T4)는 3.5㎛ 내지 14㎛의 범위를 만족할 수 있다. 상기 범프(170)의 제1 부분(171)의 두께(T4)는 4.0㎛ 내지 13.5㎛의 범위를 만족할 수 있다.
상기 범프(170)의 제1 부분(171)의 두께(T4)가 3㎛ 미만이면, 상기 범프(170)와 상기 제1 회로 패턴층 사이의 접합성이 저하될 수 있다. 예를 들어, 상기 범프(170)의 제1 부분(171)의 두께(T4)가 3㎛ 미만이면, 반도체 소자를 실장하는 공정에서, 상기 범프(170)에 크랙이 발생하거나, 상기 범프(170)의 수평 방향으로의 확산 정도가 증가할 수 있다. 이에 따라, 반도체 패키지의 물리적 신뢰성 및/또는 전기적 신뢰성이 저하될 수 있다.
상기 범프(170)의 제1 부분(171)의 두께(T4)가 15㎛를 초과하면, 상기 범프(170)의 전체 두께(T6)가 증가하거나, 상기 범프(170)의 제2 부분(172)의 두께(T5)가 감소할 수 있다. 상기 범프(170)의 전체 두께(T6)가 증가하는 경우, 반도체 패키지의 전체 두께가 증가하는 문제가 있다. 상기 범프(170)의 전체 두께(T6)가 증가하는 경우, 상기 반도체 소자의 실장 공정에서의 공정 특성이 저하될 수 있다. 또한, 상기 범프(170)의 제2 부분(172)의 두께(T5)가 감소하는 경우, 상기 반도체 소자의 단자와 상기 범프(170) 사이의 접합성이 저하될 수 있다.
한편, 상기 범프(170)는 상기 제1 부분(171) 상에 배치되는 제2 부분(172)을 포함할 수 있다. 상기 범프(170)의 제1 부분(171) 및 제2 부분(172)은 실질적으로 일체로 형성된다. 다만, 상기 제1 보호층(150)의 상면의 높이를 기준으로, 상기 범프(170)는 제1 부분(171) 및 제2 부분(172)으로 구분할 수 있다. 상기 범프(170)의 제1 부분(171)은 상기 제1 보호층(150)의 상기 개구 내에 배치된 부분을 의미할 수 있다. 그리고, 상기 범프(170)의 제2 부분(172)은 상기 제1 보호층(150)의 상면 위로 돌출된 부분을 의미할 수 있다.
상기 범프(170)의 제2 부분(172)의 두께(T5)는 6㎛ 내지 25㎛의 범위를 만족할 수 있다. 상기 범프(170)의 제2 부분(172)의 두께(T5)는 6.5㎛ 내지 23㎛의 범위를 만족할 수 있다. 상기 범프(170)의 제2 부분(172)의 두께(T5)는 7.0㎛ 내지 20.5㎛의 범위를 만족할 수 있다.
상기 범프(170)의 제2 부분(172)의 두께(T5)가 6㎛ 미만이면, 상기 반도체 소자와의 접합성이 저하될 수 있다. 상기 범프(170)의 제2 부분(172)의 두께(T5)가 25㎛를 초과하면, 상기 반도체 소자이 실장 공정에서, 상기 범프(170)에 크랙이 발생하거나, 상기 범프(170)의 수평 방향으로의 확산 정도가 증가할 수 있다.
이에 따라, 상기 범프(170)의 전체 두께(T6)는 9㎛ 내지 40㎛의 범위를 만족할 수 있다. 바람직하게, 상기 범프(170)의 전체 두께(T6)는 10㎛ 내지 37㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 범프(170)의 전체 두께(T6)는 11㎛ 내지 34㎛의 범위를 만족할 수 있다.
한편, 제1 실시 예의 상기 범프(170)는 초미세 범프일 수 있다.
바람직하게, 상기 제1 실시 예의 제1 회로 패턴층의 제1 패드(120)는 초미세화된 패턴일 수 있다. 그리고, 상기 범프(170)는 상기 제1 패드(120) 상에 상기 제1 패드(120)와 실질적으로 동일한 폭을 가지며 배치될 수 있다.
다시 말해서, 상기 제1 회로 패턴층의 제1 패드(120)의 폭(W1)은 30㎛ 이하, 또는 25㎛ 이하, 또는 20㎛ 이하, 또는 15㎛ 이하 또는 10㎛ 이하, 또는 5㎛ 이하일 수 있다.
예를 들어, 상기 제1 패드(120)의 폭(W1)은 3㎛ 내지 30㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1 패드(120)의 폭(W1)은 4㎛ 내지 25㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1 패드(120)의 폭(W1)은 5㎛ 내지 20㎛의 범위를 만족할 수 있다.
상기 제1 패드(120)의 폭(W1)이 3㎛ 미만이면, 상기 범프(170)와의 접합 면적이 감소하고, 이에 따라 상기 범프(170)와의 접합성이 저하될 수 있다. 나아가, 상기 제1 패드(120)의 폭(W1)이 3㎛ 미만이면, 상기 반도체 소자의 실장 공정에서 공정 특성이 저하될 수 있다. 나아가, 상기 제1 패드(120)의 폭(W1)이 3㎛ 미만이면, 상기 제1 패드(120)를 통해 전달되는 신호의 허용 전류가 감소할 수 있다. 그리고 상기 허용 전류가 감소하는 경우, 신호 전달 특성이 저하될 수 있다.
상기 제1 패드(120)의 폭(W1)이 30㎛를 초과하면, 회로 집적도가 저하될 수 있다. 예를 들어, 상기 제1 패드(120)의 폭(W1)이 30㎛를 초과하면, 제한된 공간 내에서 반도체 소자의 단자와 연결되는 모든 제1 패드를 배치하기 어려울 수 있다.
상기 범프(170)는 상기 제1 패드(120) 상에 상기 제1 패드(120)의 폭(W1)과 실질적으로 동일한 폭을 가지며 배치될 수 있다.
이때, 상기 제1 패드(120)의 폭(W1)과 상기 범프(170)의 폭이 동일하다는 것은, 상기 제1 패드(120)의 폭(W1)과 상기 범프(170)의 폭의 차이가 3㎛ 이하, 2.8㎛ 이하, 2.5㎛ 이하, 1.5㎛ 이하 또는 1㎛ 이하인 것을 의미할 수 있다.
즉, 상기 제1 패드(120)는 상기 절연층(110) 상에 배치되는 드라이 필름(미도시)의 오픈 영역을 채우며 배치된다.
이때, 실시 예는 상기 제1 패드(120)를 형성하는데 사용한 드라이 필름을 그대로 이용하여 상기 범프(170)를 형성한다. 이에 따라, 상기 범프(170)는 상기 제1 패드(120)의 폭(W1)과 실질적으로 동일한 폭을 가질 수 있다. 다만, 상기 범프(170)를 형성한 이후의 상기 제1 패드(120)의 제1 금속층(121)의 에칭 공정에서, 상기 제1 패드(120)의 폭의 변화가 발생할 수 있다. 예를 들어, 상기 제1 패드(120)의 폭의 변화는 상기 제1 금속층(121)을 에칭하는 공정에서, 상기 제1 금속층(121)의 두께만큼 폭의 감소가 이루어질 수 있다. 이때, 상기 제1 패드(120)의 폭의 변화는 두께 방향으로의 전체 영역에서 이루어지는 것은 아니며, 상기 제1 패드(120)의 상기 제1 금속층(121)에 인접한 영역에서 발생할 수 있다.
이에 따라, 상기 제1 패드(120)의 적어도 일 영역에서는 폭의 변화가 이루어지지 않을 수 있다. 따라서, 상기 제1 패드(120)의 적어도 일 영역에서의 폭은 상기 범프(170)의 폭과 동일할 수 있다. 예를 들어, 상기 제1 패드(120)의 상면의 폭은 상기 범프(170)의 하면의 폭과 동일할 수 있다. 이는, 상기 제1 금속층(121)의 에칭 공정에서, 상기 범프(170)와 접촉한 상기 제1 패드(120)의 상면은 에칭이 이루어지지 않기 때문이다.
나아가, 상기 제1 패드(120)의 폭의 변화가 발생하더라도, 제1 실시 예는 상기 범프(170)와 상기 제1 패드(120) 사이의 폭의 차이를 최소화할 수 있다.
예를 들어, 상기 범프(170)의 폭과 상기 제1 패드(120)의 최소 폭의 차이 값은 상기 제1 패드(120)의 제1 금속층(121)의 두께(T1)보다 작을 수 있다. 상기 제1 패드(120)의 최소 폭은 상기 제1 패드(120)의 전체 영역 중 가장 작은 폭을 가지는 영역의 폭을 의미할 수 있다.
예를 들어, 상기 범프(170)의 폭과 상기 제1 패드(120)의 최소 폭의 차이 값은 3㎛ 이하, 2.8㎛ 이하, 또는 2.5㎛이하일 수 있다.
바람직하게, 상기 범프(170)의 폭과 상기 제1 패드(120)의 최소 폭의 차이 값은 0.2㎛ 내지 3.0㎛의 범위를 만족할 수 있다. 바람직하게, 상기 범프(170)의 폭과 상기 제1 패드(120)의 최소 폭의 차이 값은 0.3㎛ 내지 2.8㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 범프(170)의 폭과 상기 제1 패드(120)의 최소 폭의 차이 값은 0.5㎛ 내지 2.5㎛의 범위를 만족할 수 있다.
나아가, 제1 실시 예에서의 상기 제1 보호층(150)의 개구의 폭은 상기 제1 패드(120)의 폭 및 상기 범프(170)의 폭에 대응할 수 있다.
즉, 상기 제1 보호층(150)은 상기 제1 패드(120)의 상면과 접촉하지 않을 수 있다. 나아가, 상기 제1 보호층(150)은 상기 범프(170)의 상면과 접촉하지 않을 수 있다. 나아가 상기 제1 보호층(150)은 상기 범프(170)의 측면의 일부 및 상기 제1 패드(120)의 측면과 접촉할 수 있다.
이는, 상기 제1 보호층(150)을 형성하는 공정이 상기 범프(170)를 형성하는 공정 이후에 수행되는 것에 의해 구현될 수 있다.
즉, 일반적으로 상기 제1 보호층은 상기 제1 패드가 형성된 이후에 형성된다. 그리고, 상기 범프는 상기 제1 보호층에 개구가 형성된 이후에 형성된다. 따라서, 상기 제1 보호층의 개구의 폭, 상기 제1 패드의 폭 및 상기 범프의 폭을 서로 동일하게 형성하는 것은 불가능하다. 구체적으로, 상기 제1 보호층의 개구를 형성하는 공정에서의 공정 편차, 및 상기 범프에 대응되는 드라이 필름의 개구를 형성하는 공정에서의 공정 편차에 의해 상기 제1 보호층의 개구, 상기 제1 패드 및 상기 범프는 상호 다른 폭을 가지게 된다.
이와 다르게, 제1 실시 예는 상기 제1 패드(120)를 형성하는데 사용한 드라이 필름을 그대로 이용하여 상기 범프(170)를 형성한다. 이에 따라, 상기 범프(170)의 폭은 실질적으로 상기 제1 패드(120)의 폭과 동일할 수 있다. 나아가, 실시 예는 상기 제1 패드(120) 및 범프(170)가 형성된 상태에서, 상기 제1 보호층(150)을 씨닝(thinning)하는 공정을 진행한다. 따라서, 실시 예는 상기 제1 보호층(150)에 형성되는 개구의 폭이 상기 제1 패드(120) 및 상기 범프(170)의 폭과 실질적으로 동일할 수 있다.
이에 따라, 실시 예는 상기 범프(170)의 표면에 형성되는 금속 접합층의 면적을 최소화할 수 있다.
예를 들어, 도 2의 제2 비교 예에 따르면, 범프의 측면 및 하면에는 이의 시드층인 금속층이 배치된다. 이에 따라, 제2 비교 예에서는 상기 범프의 하면 및 측면에서, 주석과 이종 금속의 결합에 의한 금속 접합층(IMC: Inter Metallic Contact)이 형성된다. 이때, 반도체 패키지의 제조 공정에서, 상기 몰딩층 형성을 위한 몰딩액 주입 시, 상기 몰딩액 주입 압력에 의한 데미지가 상기 금속 접합층(IMC)에 전달되고, 이에 따라 상기 금속 접합층(IMC)에 크랙이 발생하는 문제가 있다. 그리고, 상기 금속 접합층(IMC)에 크랙이 발생하는 경우, 상기 금속 접합층(IMC)의 분리로 인해, 반도체 소자와의 접합성이 저하되는 문제를 가진다.
이와 다르게, 실시 예의 상기 범프(170) 하면에는 상기 제1 패드(120) 상면과 접촉하는 것에 의해 금속 접합층이 형성될 수 있다. 이에 반하여, 상기 범프(170)의 측면은 이종 금속과 접촉하지 않는다. 이에 의해, 실시 예의 상기 범프(170)의 측면에는 상기 금속 접합층이 형성되지 않는다. 따라서, 실시 예는 상기 범프(170)와 상기 제1 패드(120) 사이의 접합력 및 상기 범프(170)와 반도체 소자 사이의 접합력을 더욱 향상시킬 수 있다. 이를 통해 실시 예는 회로 기판 및 반도체 패키지의 물리적 신뢰성 및/또는 전기적 신뢰성을 더욱 향상시킬 수 있다.
상기와 같이 제1 실시 예의 회로 기판은 절연층 상에 배치된 제1 패드, 상기 제1 패드 상에 배치된 범프, 및 상기 절연층 상에 배치되고, 상기 범프 및 상기 제1 패드와 수직으로 중첩되는 개구를 가지는 제1 보호층을 포함한다. 상기 제1 패드는 시드층에 대응하는 제1 금속층 및 상기 제1 금속층 상에 배치되고 전해 도금층에 대응하는 제2 금속층을 포함한다. 이때, 상기 범프는 상기 제1 패드의 시드층인 상기 제1 금속층을 시드층으로 하여 전해 도금된다. 이에 따라, 실시 예의 상기 제1 패드와 상기 범프 사이에는 추가적인 금속층이 배치되지 않는다. 예를 들어, 실시 예의 상기 제1 패드와 상기 범프 사이에는 상기 범프를 전해 도금하기 위한 시드층이 배치되지 않는 구조를 가진다.
따라서, 실시 예는 상기 범프와 상기 제1 패드 사이에 배치되는 시드층의 제거가 가능하다. 이에 따라 실시 예는 제조 공정을 간소화할 수 있고, 이에 따른 제품 수율을 향상시킬 수 있다.
나아가, 실시 예는 상기 범프가 상기 제1 패드와 직접 접촉하는 구조를 가짐에 의해 상기 범프와 상기 제1 패드 사이의 접합성을 향상시킬 수 있다. 예를 들어, 상기 범프와 상기 제1 패드 사이에 무전해 도금에 의해 형성된 추가적인 시드층이 배치되는 경우, 상기 추가적인 시드층에 의해 상기 범프와 제1 패드 사이의 접합성이 저하될 수 있다. 예를 들어, 반도체 소자의 실장 공정에서 상기 추가적인 시드층이 상기 제1 패드로부터 분리되는 문제가 발생할 수 있다. 이와 다르게 실시 예는 상기 제1 패드와 범프 사이에 상기 추가적인 시드층이 배치되지 않음에 의해, 상기 제1 패드와 상기 범프 사이의 접합성을 더욱 향상시킬 수 있다. 이를 통해 실시 예는 회로 기판 및 반도체 패키지의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.
한편, 종래 기술에 따르면, 상기 추가적인 시드층은 상기 범프의 하면과 상기 제1 패드의 상면 사이에 배치되는 제1 영역, 및 상기 범프의 측면과 제1 보호층의 개구 사이에 배치되는 제2 영역을 포함한다. 이에 따라 종래 기술에서는 상기 범프의 폭과 상기 범프의 두께를 용이하게 조절하기 어려운 문제를 가졌다. 이와 다르게, 실시 예에서는 상기 추가적인 시드층이 제거됨에 따라 상기 범프의 폭 및 상기 범프의 두께를 용이하게 조절할 수 있다.
또한, 종래 기술에 따르면, 상기 범프의 제1 영역 및 상기 제2 영역에서, 주석과 이종 금속의 결합에 의한 금속 접합층(IMC: Inter Metallic Contact)이 형성된다. 이때, 반도체 패키지의 제조 공정에서, 상기 몰딩층 형성을 위한 몰딩액 주입 시, 상기 몰딩액 주입 압력에 의한 데미지가 상기 금속 접합층(IMC)에 전달되고, 이에 따라 상기 금속 접합층(IMC)에 크랙이 발생하는 문제가 있다. 그리고, 상기 금속 접합층(IMC)에 크랙이 발생하는 경우, 상기 금속 접합층(IMC)의 분리로 인해, 반도체 소자와의 접합성이 저하되는 문제를 가진다.
이와 다르게, 실시 예는 상기 범프의 측면에는 상기 금속 접합층이 형성되지 않는다. 따라서, 실시 예는 상기 범프와 상기 제1 패드 사이의 접합성, 나아가 상기 범프와 상기 반도체 소자와의 접합성을 더욱 향상시킬 수 있다.
또한, 실시 예의 회로 기판의 상기 제1 패드의 폭은 상기 범프의 폭과 실질적으로 동일하다. 이는, 상기 제1 패드를 형성하는 데 사용한 드라이 필름을 그대로 이용하여 상기 범프를 형성하는 것에 의해 달성될 수 있다. 즉, 종래 기술에서는, 제1 보호층에 형성된 개구를 이용하여 상기 범프를 형성한다. 이때, 상기 제1 보호층의 개구는 최소 60㎛ 이상의 폭을 가진다. 따라서, 종래 기술의 상기 범프의 전체 영역에서의 최소 폭은 60㎛를 초과한다. 이에 의해, 종래 기술에서는 범프의 미세화가 어려운 문제를 가진다.
이에 반하여, 실시 예는 제1 패드를 형성하는데 사용한 드라이 필름을 그대로 이용하여 상기 범프를 형성한다. 따라서, 실시 예는 상기 범프의 폭을 종래 대비 현저하게 줄일 수 있다. 이에 의해, 실시 예는 회로 기판의 회로 집적도를 향상시킬 수 있다.
나아가, 실시 예의 회로 기판의 상기 제1 보호층의 개구의 폭은 상기 제1 패드의 폭 및 상기 범프의 폭과 실질적으로 동일하다. 즉, 실시 예의 제1 보호층의 개구는 상기 제1 패드 및 범프가 형성된 상태에서, 상기 범프보다 낮은 높이를 가지도록 상기 제1 보호층을 씨닝하는 것에 의해 형성된다. 따라서, 실시 예의 상기 제1 보호층의 개구의 폭은 상기 범프의 폭 및 상기 제1 패드의 폭과 동일할 수 있다. 이에 따라 실시 예는 상기 제1 보호층에 형성 가능한 개구의 사이즈를 줄일 수 있다. 이를 통해 실시 예는 회로 기판의 전체적인 부피를 줄일 수 있다.
도 5는 도 3의 제1 실시 예의 회로 기판의 변형 예를 나타낸 단면도이다.
도 5를 참조하면, 회로 기판의 제1 회로 패턴층에는 상기 제1 회로 패턴층의 외측면에서 내측 방향으로 함몰된 패임부가 형성될 수 있다.
예를 들어, 제1 회로 패턴층은 제1 패드(120)를 포함한다.
그리고, 상기 제1 패드(120)는 제1 금속층(121) 및 제2 금속층(122)을 포함한다.
이때, 회로 기판의 공정 중에서, 상기 제2 금속층(122) 및 상기 범프(170)를 도금하는 공정이 완료되면, 상기 제1 금속층(121)을 제거하는 공정을 진행한다. 이때, 상기 제1 금속층(121)을 제거하는 공정에서, 상기 제1 금속층(121) 및 제2 금속층(122)의 측면에는 내측 방향으로 함몰된 패임부(120U)가 형성될 수 있다. 상기 패임부(120U)는 언더 컷이라고 할 수 있다. 이때, 상기 제1 패드(120)의 측면에는 내측 방향으로 패인 패임부(120U)가 형성된다. 이때, 상기 패임부(120U)의 수평 방향으로의 폭(W2)은 상기 제1 금속층(121)의 두께(T1)보다 작을 수 있다.
이때, 상기 제1 패드(120)의 패임부(120U)의 수평 방향으로의 폭(W2)은 상기 제1 패드(120)의 측면 중 가장 작은 폭을 가지는 측면으로부터 상기 범프(170)의 측면 사이의 수평 거리를 의미할 수 있다.
상기 패임부(120U)의 수평 방향으로의 폭(W2)은 3㎛ 이하, 2.8㎛ 이하, 2.5㎛ 이하, 1.5㎛ 이하 또는 1㎛ 이하일 수 있다. 예를 들어, 상기 패임부(120U)의 수평 방향으로의 폭(W2)은 상기 제1 패드(120)의 제1 금속층(121)의 두께(T1)보다 작을 수 있다.
바람직하게, 상기 패임부(120U)의 수평 방향으로의 폭(W2)은 0.2㎛ 내지 3.0㎛의 범위를 만족할 수 있다. 바람직하게, 상기 패임부(120U)의 수평 방향으로의 폭(W2)은 0.3㎛ 내지 2.8㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 패임부(120U)의 수평 방향으로의 폭(W2)은 0.5㎛ 내지 2.5㎛의 범위를 만족할 수 있다.
도 6은 도 3의 제1 실시 예의 회로 기판의 변형 예를 나타낸 단면도이다.
도 6을 참조하면, 제1 패드(120) 상에 배치된 범프는 리플로우가 진행될 수 있다.
이를 통해, 도 6에서와 같이 범프(170R)의 제2 부분(172)의 상면은 상측 방향을 향하여 볼록한 곡면을 가질 수 있다.
이때, 실시 예는 상기 리플로우 공정 이후의 상기 범프(170R)의 제2 부분(172)에서의 최대 폭이 상기 제1 패드(120)의 폭과 동일하도록 한다.
나아가, 실시 예는 상기 리플로우 공정 이후의 상기 범프(170R)의 제2 부분(172)의 폭의 확장이 이루어진다 하더라도, 상기 범프(170R)의 제2 부분(172)의 확장 정도를 최소화한다. 이는 상기 범프(170R)의 제2 부분(172)의 두께를 조절하는 것에 의해 달성될 수 있다. 즉, 실시 예는 이전 실시 예에서 설명한 바와 같이, 상기 범프(170R)의 두께 조절을 용이하게 할 수 있다. 이에 따라 상기 범프(170R)의 제2 부분(172)의 두께의 조절을 통해, 상기 리플로우 공정 이후에도 상기 범프(170R)의 제2 부분(172)의 상기 제1 패드(120) 및 제1 보호층(150)의 폭과 실질적으로 동일한 폭을 가지도록 할 수 있다.
도 7은 제2 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 7을 참조하면, 제2 실시 예의 회로 기판은 절연층(210), 제1 회로 패턴층, 제2 회로 패턴층(230), 관통 전극(240), 제1 보호층(250) 및 범프(270)를 포함한다.
제1 회로 패턴층은 제2 패드(220)를 포함한다. 상기 제2 패드(220)는 제1 실시 예의 제1 패드(120)를 의미할 수 있고, 이와 다른 패드를 의미할 수도 있을 것이다. 그리고, 제2 패드(220)가 상기 제1 패드(120)와 다른 패드를 의미하는 경우, 회로 기판 상에는 상기 제1 패드(120) 및 상기 제2 패드(220) 중 어느 하나가 배치될 수 있고, 이와 다르게 2개의 패드가 모두 배치될 수도 있다.
상기 제2 패드(220)는 제1 금속층(221) 및 제2 금속층(222)을 포함한다. 또한, 제2 회로 패턴층(230)은 제1 금속층(231) 및 제2 금속층(232)을 포함한다. 또한, 관통 전극(240)은 제1 금속층(241) 및 제2 금속층(242)을 포함한다.
제1 실시 예의 회로 기판 대비, 제2 실시 예의 회로 기판에서의 범프(270)는 이와 접촉하는 패드의 폭보다 작은 폭을 가질 수 있다.
구체적으로, 제1 실시 예에서의 제1 패드(120)의 폭과 상기 범프(170)의 폭은 실질적으로 동일하였다.
이에 반하여, 제2 실시 예에서의 제2 패드(220)의 폭은 상기 범프(270)의 폭보다 클 수 있다.
즉, 제1 실시 예에서는 동일한 하나의 드라이 필름의 오픈 영역을 이용하여 상기 제1 패드(120)와 범프(170)를 형성하였으며, 이에 의해 상기 제1 패드(120)와 상기 범프(170)가 실질적으로 동일한 폭을 가졌다.
이에 반하여, 제2 실시 예에서는 상기 제2 패드(220)를 형성하는데 사용한 제1 드라이 필름의 제1 오픈 영역이 아닌, 상기 제1 오픈 영역과 수직으로 중첩되면서 상기 제1 오픈 영역보다 작은 폭을 가지는 제2 드라이 필름의 제2 오픈 영역을 이용하여 상기 범프(270)를 형성한다. 이에 의해, 상기 범프(270)는 상기 제2 패드(220)의 폭보다 작은 폭을 가질 수 있다.
또한, 상기 제2 패드(220)는 상기 제1 패드(120)와 동일한 폭을 가질 수 있다. 이 경우 제2 실시 예의 범프(270)의 폭은 제1 실시 예의 범프(170)의 폭보다 작을 수 있다.
또한, 상기 제2 패드(220)는 상기 제1 패드(120)보다 큰 폭을 가질 수 있다. 즉, 상기 제2 패드(220)는 반도체 소자와 연결되는 실장 패드가 아닌 인터포져나 외부 기판(예를 들어, 메인 보드)과 연결되는 실장 패드를 의미할 수 있다. 따라서, 제2 실시 예에서는 상기 제2 패드(220) 상에 이보다 작은 폭을 가지는 범프(270)를 형성할 수 있다. 이에 따라, 제2 실시 예의 상기 범프(270)의 폭은 제1 실시 예의 범프(170)의 폭보다 클 수 있다.
도 8은 제3 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 8을 참조하면, 제3 실시 예의 회로 기판은 절연층(310), 제1 회로 패턴층, 제2 회로 패턴층(330), 관통 전극(340), 제1 보호층(350) 및 범프(370)를 포함한다.
제1 회로 패턴층은 제3 패드(320)를 포함한다. 상기 제3 패드(320)는 제1 실시 예의 제1 패드(120)를 의미할 수 있고, 제2 실시 예의 제2 패드(220)를 의미할 수 있으며, 이와 다른 패드를 의미할 수도 있을 것이다. 그리고, 제3 패드(320)가 상기 제1 패드(120) 및 제2 패드(220)와 다른 패드를 의미하는 경우, 회로 기판 상에는 상기 제1 패드(120), 상기 제2 패드(220) 및 상기 제3 패드(320) 중 어느 하나가 배치될 수 있고, 이와 다르게 이중 2개 이상의 패드가 배치될 수 있고, 이와 다르게 3개의 패드가 모두 배치될 수도 있다.
상기 제3 패드(320)는 제1 금속층(321) 및 제2 금속층(322)을 포함한다. 또한, 제2 회로 패턴층(330)은 제1 금속층(331) 및 제2 금속층(332)을 포함한다. 또한, 관통 전극(340)은 제1 금속층(341) 및 제2 금속층(342)을 포함한다.
제1 및 제2 실시 예의 회로 기판 대비, 제3 실시 예의 회로 기판에서의 범프(370)는 이와 접촉하는 패드의 폭보다 큰 폭을 가질 수 있다.
구체적으로, 제1 실시 예에서의 제1 패드(120)의 폭과 상기 범프(170)의 폭은 실질적으로 동일하였다. 그리고 제2 실시 예의 제2 패드(220)의 폭은 상기 범프(270)의 폭보다 컸다. 이에 반하여, 제3 실시 예에서의 제3 패드(320)의 폭은 상기 범프(370)의 폭보다 작거나 클 수 있다.
다시 말해서, 상기 제3 패드(320)는 제1 금속층(321) 및 제2 금속층(322)을 포함한다.
상기 제3 패드(320)의 상기 제1 금속층(321)과 제2 금속층(322)은 서로 다른 폭을 가질 수 있다. 예를 들어, 상기 제3 패드(320)의 제1 금속층(321)은 상기 제2 금속층(322)보다 큰 폭을 가질 수 있다.
그리고, 상기 범프(370)는 상기 제3 패드(320)의 제1 금속층(321) 및 제2 금속층(322) 상에 배치될 수 있다.
이때, 상기 범프(370)의 폭은 상기 제3 패드(320)의 제1 금속층(321)의 폭에 대응할 수 있다. 그리고, 상기 범프(370)의 폭은 상기 제3 패드(320)의 상기 제2 금속층(322)의 폭보다 클 수 있다.
따라서, 상기 제3 패드(320)의 제1 금속층(321)의 상면은 상기 제2 금속층(322)과 접촉하는 제1 상면 및 상기 제1 상면을 제외한 제2 상면을 포함한다.
그리고 상기 범프(370)는 상기 제3 패드(320)의 상기 제1 금속층(321)의 상기 제2 상면 상에서, 상기 제2 금속층(322)의 측면 및 상면을 덮으며 배치될 수 있다.
도 9는 제4 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 9를 참조하면, 회로 기판(400)은 절연층(410), 제1 회로 패턴층, 제2 회로 패턴층(430), 관통 전극(440), 제1 보호층(450), 제2 보호층(460) 및 범프(470)를 포함한다.
상기 제1 회로 패턴층은 제1 패드(420) 및 제2 패드(425)를 포함할 수 있다.
상기 제1 회로 패턴층의 제1 패드(420)는 도 2, 도 7 및 도 8에 도시된 제1 내지 제3 패드 중 어느 하나의 패드를 의미할 수 있다.
한편, 제4 실시 예의 제2 회로 패턴층(430)은 절연층(410)의 하면에 매립될 수 있다. 즉, 제4 실시 예의 회로 기판(400)은 ETS 공법으로 제조될 수 있다. 이를 통해, 상기 제2 회로 패턴층(430)은 절연층(410)의 하면에 매립된 구조를 가질 수 있다.
다만, 실시 예는 이에 한정되지 않는다.
예를 들어, 상기 제2 회로 패턴층(430)이 아닌 상기 제1 회로 패턴층의 제1 패드(420) 및 제2 패드(425)가 절연층(410)에 매립된 구조를 가질 수도 있을 것이다. 이 경우, 상기 범프(470)는 상기 절연층(410)에 매립된 제1 패드(420) 상에 배치되는 구조를 가질 수도 있다.
도 10은 제5 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 11은 도 10의 회로 패턴층의 층구조를 설명하기 위한 도면이다.
도 10을 참조하면, 제5 실시 예의 회로 기판(500)은 절연층(510), 제1 회로 패턴층, 제2 회로 패턴층(530), 관통 전극(540), 제1 보호층(550), 제2 보호층(560) 및 범프(570)를 포함한다.
상기 제1 회로 패턴층은 제1 패드(520) 및 제2 패드(525)를 포함할 수 있다.
이때, 제5 실시 예의 제1 패드(520)는 도 2, 도 7, 도 8 및 도 9에 도시된 제1 내지 제3 패드 중 어느 하나의 패드를 의미할 수 있다.
제1 패드(520)는 제1 금속층(521) 및 제2 금속층(522)을 포함한다.
또한, 제2 회로 패턴층(530)은 제1 금속층(531) 및 제2 금속층(532)을 포함한다.
또한, 관통 전극(540)은 제1 금속층(541) 및 제2 금속층(542)을 포함한다.
제5 실시 예의 제1 패드(520)는 제1 실시 예의 제1 패드(120) 대비 큰 폭을 가질 수 있다. 예를 들어, 제5 실시 예의 제1 패드(520)는 인터포저나 메인 보드가 연결되는 패드를 의미할 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 패드(520)의 폭(W4)은 제1 실시 예의 제1 패드(120)의 폭(W1)보다 클 수 있다.
그리고, 상기 제1 패드(520) 상에는 상기 제1 패드(520)의 폭(W4)에 대응하는 폭을 가진 범프(570)가 배치될 수 있다.
또한, 상기 절연층(510) 상에는 상기 제1 패드(520) 및 상기 범프(570)와 수직으로 중첩되는 개구(551)를 포함하는 제1 보호층(550)이 배치될 수 있다.
이때, 상기 제1 보호층(550)의 두께(T8)는 제1 실시 예의 제1 보호층(150)의 두께(T7)보다 클 수 있다.
예를 들어, 상기 제1 보호층(550)의 상면은 상기 범프(570)의 상면보다 높게 위치한다. 예를 들어, 상기 제1 보호층(550)의 두께(T8)는 상기 제1 패드(520)의 두께(T3) 및 상기 범프(570)의 두께(T6)의 합보다 클 수 있다.
예를 들어, 상기 제1 보호층(550)의 두께(T8)는 상기 제1 패드(520)의 두께(T3) 및 상기 범프(570)의 두께(T6)의 합보다 2㎛ 내지 15㎛의 범위만큼 클 수 있다. 예를 들어, 상기 제1 보호층(550)의 두께(T8)는 상기 제1 패드(520)의 두께(T3) 및 상기 범프(570)의 두께(T6)의 합보다 2.5㎛ 내지 13㎛의 범위만큼 클 수 있다. 예를 들어, 상기 제1 보호층(550)의 두께(T8)는 상기 제1 패드(520)의 두께(T3) 및 상기 범프(570)의 두께(T6)의 합보다 3㎛ 내지 12㎛의 범위만큼 클 수 있다.
상기 제1 보호층(550)의 개구(551)의 폭(W3)은 상기 제1 패드(520)의 폭 및 상기 범프(570)의 폭보다 작을 수 있다. 즉, 상기 제1 보호층(550)의 개구(551)는 상기 범프(570)의 상면을 부분적으로 노출할 수 있다.
다시 말해서, 상기 제1 패드(520)가 미세 패턴이 아닌 경우, 실시 예는 상기 제1 보호층(550)의 개구(551)를 일반적인 노광 및 현상 공정을 통해 형성한다. 예를 들어, 상기 제1 보호층(550)의 개구(551)의 폭(W3)은 60㎛를 초과할 수 있으나, 이에 한정되는 것은 아닌다.
이에 따라, 제5 실시 예에서의 회로 기판(500)은 상기 제1 패드(520) 상에 배치된 범프(570)를 포함한다. 그리고, 상기 범프(570)는 상기 제1 패드(520)의 폭(W4)에 대응하는 폭을 가진다.
그리고, 상기 절연층(510) 상에는 상기 범프(570)의 상면보다 높게 위치하는 제1 보호층(550)이 형성된다. 상기 제1 보호층(550)은 상기 범프(570)와 수직 방향으로 중첩되는 개구(551)를 포함한다. 이때, 상기 제1 보호층(550)의 개구(551)는 상기 범프(570)의 폭보다 작은 폭을 가진다.
이에 따라, 상기 범프(570)의 상면 중 일부는 상기 제1 보호층(550)에 의해 덮이고, 나머지 일부는 상기 제1 보호층(550)의 개구(551)를 통해 노출될 수 있다.
- 반도체 패키지 -
도 12는 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 12를 참조하면, 실시 예의 반도체 패키지는 도 3 내지 도 11에 도시된 회로 기판 중 어느 하나의 회로 기판을 포함할 수 있다. 또한, 상기 회로 기판은 다층 구조를 가질 수 있다.
이하에서는 도 3에 도시된 회로 기판을 포함하는 반도체 패키지에 대해 설명한다.
실시 예의 반도체 패키지는 범프(170)를 포함한다.
그리고, 반도체 패키지는 상기 범프(170) 상에 배치된 구성을 포함한다. 상기 범프(170) 상에 배치된 구성은 반도체 소자일 수 있고, 이와 다르게 인터포저일 수 있다. 이하에서는 상기 범프(170) 상에 배치된 구성이 반도체 소자(810)인 것으로 하여 설명한다.
상기 반도체 소자(810)는 로직 칩일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 반도체 소자(810)는 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 어플리케이션 프로세서(AP) 칩일 수 있다. 상기 반도체 소자(810)는 하면에 단자(815)를 포함한다. 그리고, 상기 반도체 소자(810)의 단자(815)는 상기 범프(170)를 통해 상기 회로 기판의 회로 패턴층에 연결된다.
또한, 반도체 패키지는 언더필(820)을 포함할 수 있다. 상기 언더필(820)은 상기 회로 기판 상에서 상기 반도체 소자(810)의 주위를 덮으며 배치될 수 있다. 다만, 상기 언더필(820)은 선택적으로 생략될 수 있을 것이다. 예를 들어, 반도체 패키지는 상기 언더필(820)이 생략되면서, 상기 언더필(820)의 기능을 몰딩층(840)에서 수행할 수도 있을 것이다.
상기 반도체 패키지는 제1 접속부(830)를 포함할 수 있다. 상기 제1 접속부(830)는 상기 회로 기판의 회로 패턴층 상에 배치된다. 예를 들어, 상기 제1 접속부(830)는 도 3의 제1 회로 패턴층의 제2 패드(125) 상에 배치될 수 있다.
상기 제1 접속부(830)는 범프일 수 있다. 일 예로, 상기 제1 접속부(830)는 솔더 범프일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제1 접속부(830)는 포스트 범프일 수 있다. 예를 들어, 상기 제1 접속부(830)는 구리 포스트 및 상기 구리 포스트 상에 배치된 솔더 범프를 포함할 수 있다. 상기 제1 접속부(830)의 상면은 상기 반도체 소자(810)의 상면보다 높게 위치할 수 있다. 이를 통해, 상기 제1 접속부(830) 상에 배치되는 외부 기판(900)의 결합 공정에서 상기 반도체 소자(810)가 손상되는 것을 방지할 수 있다.
상기 반도체 패키지는 몰딩층(840)을 포함할 수 있다. 상기 몰딩층(840)은 상기 회로 기판 상에 배치된 구성들을 몰딩할 수 있다.
상기 몰딩층(840)은 EMC(Epoxy Mold Compound)일 수 있으나, 이에 한정되는 것은 아니다. 상기 몰딩층(840)은 저유전율을 가질 수 있다. 예를 들어, 상기 몰딩층(840)의 유전율(Dk)은 0.2 내지 10일 수 있다. 예를 들어, 상기 몰딩층(840)의 유전율(Dk)은 0.5 내지 8일 수 있다. 예를 들어, 상기 몰딩층(840)의 유전율(Dk)은 0.8 내지 5일 수 있다. 이에 따라, 실시 예에서는 상기 몰딩층(840)이 저유전율을 가지도록 하여, 상기 반도체 소자(810)에서 발생하는 열의 방열 특성을 높일 수 있다. 상기 몰딩층(840)은 개구를 포함할 수 있다. 예를 들어, 상기 몰딩층(840)은 상기 제1 접속부(830)의 상면과 수직 방향으로 중첩되는 개구를 포함할 수 있다.
반도체 패키지는 제2 접속부(850)를 포함한다.
상기 제2 접속부(850)는 상기 회로 기판의 최하측에 배치된 회로 패턴층 하에 배치될 수 있다. 상기 제2 접속부(850)는 실시 예의 반도체 패키지를 별도의 외부 기판(예를 들어, 전자 디바이스의 메인 보드)에 연결하기 위한 솔더일 수 있으나, 이에 한정되는 것은 아니다.
반도체 패키지는 외부 기판(900)을 포함한다. 상기 외부 기판(900)은 실시 예의 회로 기판과 결합되는 별도의 기판을 의미할 수 있다. 예를 들어, 상기 회로 기판에 배치된 반도체 소자(810)는 CPU나 GPU와 같은 로직 칩일 수 있고, 상기 외부 기판(900)은 상기 로직 칩과 연결되는 메모리 칩이 배치된 메모리 기판을 의미할 수 있다. 상기 외부 기판(900)은 메모리 칩에 대응하는 반도체 소자(810)가 배치된 메모리 기판과 상기 회로 기판 사이를 연결하는 인터포저일 수 있다.
상기 외부 기판(900)은 절연층(910), 회로층(920), 관통 전극(930), 상부 보호층(940) 및 하부 보호층(950)을 포함할 수 있다. 그리고, 상기 외부 기판(900)은 제3 접속부(960)를 포함할 수 있다. 상기 제3 접속부(960)는 상기 외부 기판(900) 과 상기 제1 접속부(830) 사이에 배치될 수 있다.
또한, 반도체 패키지는 제4 접속부(970)를 포함할 수 있다. 제4 접속부(970)는 상기 외부 기판(900) 상에 배치될 수 있다.
반도체 패키지는 반도체 소자(980)를 포함할 수 있다. 상기 반도체 소자(980)는 상기 제4 접속부(970)를 통해 상기 외부 기판(900) 상에 실장될 수 있다. 상기 반도체 소자(980)는 메모리 칩일 수 있으나, 이에 한정되는 것은 아니다. 상기 반도체 소자(980)의 단자(985)는 상기 제4 접속부(970)를 통해 상기 외부 기판(900)과 전기적으로 연결될 수 있다. 이때, 상기 반도체 소자(980)가 플립칩 방식으로 실장되는 것으로 도시하였으나, 이에 한정되는 않는다. 상기 반도체 소자(980)는 스택 메모리 칩일 수 있고, 이에 따라 별도의 와이어와 같은 연결부재를 통해 상기 외부 기판(900)과 전기적으로 연결될 수 있다.
-제조 방법-
이하에서는 실시 예에 따른 회로 기판의 제조 방법에 대해 설명하기로 한다.
도 13 내지 도 28은 실시 예의 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
도 13을 참조하면, 실시 예에서는 절연층(110)을 준비한다.
이후, 실시 예는 상기 절연층(110)의 상면 및 하면을 관통하는 관통 홀(VH)을 형성한다.
다음으로, 도 14를 참조하면, 실시 예는 상기 절연층(110)의 상면, 상기 관통 홀(VH)의 내벽 및 상기 절연층(110)의 하면에 제1 도금층(M1, M2)을 형성한다. 이때, 상기 제1 도금층(M1, M2)은 제1 회로 패턴층, 제2 회로 패턴층(130) 및 관통 전극(140)을 구성하는 제1 금속층(121, 131, 141)을 의미할 수 있다.
다음으로, 도 15를 참조하면, 실시 예는 상기 제1 도금층(M1, M2) 상에 제1 드라이 필름(DF1)을 형성한다. 이때, 제1 드라이 필름(DF1)은 상기 절연층(110)의 상부 및 하부에 각각 형성될 수 있다. 다만, 이하에서는 상기 절연층(110)의 상부에 형성된 제1 드라이 필름(DF1)을 중심으로, 제1 회로 패턴층 및 범프(170)를 형성하는 공정에 대해 설명한다.
상기 제1 드라이 필름(DF1)은 상기 제1 도금층(M1, M2)의 표면 중 상기 제1 회로 패턴층 및 제2 회로 패턴층(130)이 형성될 영역을 노출하는 제1 오픈 영역을 포함할 수 있다.
다음으로, 도 16을 참조하면, 실시 예는 상기 제1 도금층(M1, M2)을 시드층으로 전해 도금을 진행하여 상기 제1 드라이 필름(DF1)의 제1 오픈 영역의 일부를 채우는 제2 도금층(M3)을 형성한다. 상기 제2 도금층(M3)은 상기 제1 회로 패턴층, 제2 회로 패턴층(130) 및 관통 전극(140)의 각각의 제2 금속층(122, 132, 142)을 의미할 수 있다.
다음으로, 도 17을 참조하면, 실시 예는 상기 제1 드라이 필름(DF1) 상에 제2 드라이 필름(DF2)을 형성하는 공정을 진행할 수 있다. 상기 제2 드라이 필름(DF2)은 상기 제1 드라이 필름(DF1)의 표면 및 상기 제1 드라이 필름(DF1)의 제1 오픈 영역을 전체적으로 덮으며 형성될 수 있다.
다음으로, 도 18을 참조하면, 실시 예는 상기 제2 드라이 필름(DF2)에 제2 오픈 영역을 형성하는 공정을 진행할 수 있다. 이때, 상기 제2 오픈 영역은 범프(170)가 형성될 영역에 대응하게 구비될 수 있다.
이때, 상기 제2 오픈 영역은 상기 제1 오픈 영역의 일부와 동일한 폭을 가지면서, 상기 제1 오픈 영역과 수직으로 중첩될 수 있다.
다음으로, 도 19를 참조하면, 실시 예는 상기 제2 드라이 필름(DF2)의 제2 오픈 영역에 범프(170)를 형성하는 공정을 진행할 수 있다. 즉, 실시 예는 상기 제2 도금층(M3)을 전해 도금하는데 사용한 제1 도금층(M1, M2)을 시드층으로 이용하여, 상기 제2 도금층(M3) 상에 범프(170)를 형성하는 공정을 진행할 수 있다. 이때, 상기 범프(170)는 상기 제2 드라이 필름(DF2)의 제2 오픈 영역과 수직으로 중첩된 제1 드라이 필름(DF1)의 제1 오픈 영역 내에 형성될 수 있다. 따라서, 실시 예의 상기 범프(170)의 폭은 상기 제2 도금층(M3)의 폭과 동일할 수 있다.
한편, 도 20을 참조하면, 상기 제2 드라이 필름(DF2)에 제2 오픈 영역을 형성하는 경우, 실질적으로 상기 제1 드라이 필름(DF1)의 제1 오픈 영역과 동일한 폭을 가지도록 형성하는 것이 어려울 수 있다. 이에 따라, 상기 제2 드라이 필름(DF2)의 제2 오픈 영역은 상기 제1 드라이 필름(DF1)의 제1 오픈 영역보다 클 수 있다. 다만, 이때의 상기 제1 드라이 필름(DF1)의 두께(T10)은 실시 예의 제1 회로 패턴층의 두께와 범프(170)의 두께의 합보다 클 수 있다.
이에 따라, 도 21을 참조하면, 상기 제2 드라이 필름(DF2)의 제2 오픈 영역이 상기 제1 드라이 필름(DF1)의 제1 오픈 영역보다 큰 폭을 가진다 하더라도, 상기 범프(170)는 상기 제1 드라이 필름(DF1)이 제1 오픈 영역에만 형성될 수 있다. 이를 통해, 상기 범프(170)의 폭은 상기 제2 도금층(M3)의 폭과 동일할 수 있다.
한편, 도 22를 참조하면, 상기 제2 드라이 필름(DF2)의 두께(T11)는 상기 회로 패턴층의 두께와 상기 범프(170)의 두께의 합보다 작을 수 있다. 이때, 실시 예는 상기 제2 드라이 필름(DF2)의 제2 오픈 영역을 형성함에 있어, 상기 제1 드라이 필름(DF1)의 제1 오픈 영역과 수직으로 중첩되면서, 상기 제1 오픈 영역보다 작은 폭을 가지도록 한다.
다음으로, 도 23을 참조하면, 실시 예는 상기 제2 드라이 필름(DF2)의 상기 제2 오픈 영역에 상기 범프(170)를 형성하는 공정을 진행할 수 있다. 이에 의해, 상기 범프(170)는 상기 제2 도금층(M3)의 폭보다 작은 폭을 가질 수 있다.
한편, 도 24를 참조하면, 실시 예는 상기 범프(170)의 형성 공정이 완료되면, 상기 제1 드라이 필름(DF1) 및 제2 드라이 필름(DF2)을 제거하는 공정을 진행할 수 있다.
다음으로, 도 25를 참조하면, 실시 예는 상기 제1 도금층(M1, M2)을 에칭으로 제거하는 공정을 진행할 수 있다. 이를 통해, 실시 예는 제1 금속층 및 제2 금속층을 각각 포함하는 제1 회로 패턴층, 제2 회로 패턴층(130) 및 관통 전극(140)을 형성할 수 있다.
다음으로, 도 26을 참조하면, 실시 예는 절연층(110)의 상부에 제1 레지스트층(150R)을 형성하고, 절연층(110)의 하부에 제2 레지스트층(160R)을 형성한다. 이때, 상기 제1 레지스트층(150R) 및 제2 레지스트층(160R)은 상기 제1 회로 패턴층 및 제2 회로 패턴층(130)을 전체적으로 덮으며 배치될 수 있다.
다음으로, 도 27을 참조하면, 실시 예는 상기 제1 레지스트층(150R)을 씨닝하는 공정을 진행할 수 있다. 예를 들어, 실시 예는 현상액을 이용하여 상기 제1 레지스트층(150R)을 전체적으로 씨닝하여, 상기 제1 레지스트층(150R)의 두께를 줄이는 공정을 진행할 수 있다. 구체적으로, 실시 예는 상기 제1 레지스트층(150R)의 상면이 상기 범프(170)의 상면보다 낮게 위치하도록 상기 제1 레지스트층(150R)을 씨닝할 수 있다. 이때, 상기 씨닝 공정은 테트라메틸암모늄하이드록시드(TMAH) 또는 트리메틸-2-하이드록시에틸암모늄하이드록사이드(콜린) 등이 함유된 유기 알칼리성 화합물을 이용하여 진행될 수 있다. 이때, 상기 제2 레지스트층(160R)도 상기 제1 레지스트층(150R)과 함께 씨닝될 수 있으나, 이에 한정되는 것은 아니다.
다음으로, 도 27을 참조하면, 실시 예는 상기 제1 레지스트층(150R) 및 제2 레지스트층(160R) 중 적어도 하나에 추가적인 개구를 형성하는 공정을 진행할 수 있다. 이를 통해 실시 예는 제1 보호층(550) 및 제2 보호층(160)을 형성할 수 있다.
한편, 상술한 발명의 특징을 갖는 회로기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 회로기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 절연층;
    상기 절연층 상에 배치되고, 제1 금속을 포함하는 패드;
    상기 패드 상에 배치되고, 상기 제1 금속과 다른 제2 금속을 포함하는 범프; 및
    상기 절연층 상에 배치되고, 상기 범프와 수직으로 중첩되는 개구를 포함하는 보호층을 포함하고,
    상기 보호층의 상면은 상기 패드의 상면보다 높게 위치하고,
    상기 보호층의 상기 개구의 폭은 30㎛ 이하인,
    회로 기판.
  2. 제1항에 있어서,
    상기 보호층의 상기 개구의 폭은,
    상기 패드 및 상기 범프 중 어느 하나의 폭에 대응하는,
    회로 기판.
  3. 제2항에 있어서,
    상기 패드의 폭, 상기 범프의 폭 및 상기 보호층의 상기 개구의 폭은 서로 동일한,
    회로 기판.
  4. 제3항에 있어서,
    상기 패드, 상기 범프 및 상기 보호층의 상기 개구의 각각의 폭은 3㎛ 내지 30㎛의 범위를 만족하는,
    회로 기판.
  5. 제3항에 있어서,
    상기 범프의 하면은 상기 패드의 상면과 동일한 폭을 가지고,
    상기 범프의 상면은 상기 범프의 하면과 동일한 폭을 가지는,
    회로 기판.
  6. 제5항에 있어서,
    상기 범프는,
    상기 패드의 상면과 직접 접촉하며, 상기 보호층의 상기 개구 내에 배치된 제1 부분과,
    상기 제1 부분 상에 배치되고, 상기 보호층의 상면으로부터 돌출된 제2 부분을 포함하는,
    회로 기판.
  7. 제6항에 있어서,
    상기 범프의 상기 제2 부분은,
    상기 보호층과 수직으로 중첩되지 않으며, 상기 보호층의 상면과 접촉하지 않고,
    상기 패드는 상기 패드의 측면에 형성되고 상기 패드의 내측 방향으로 패인 패임부를 포함하는,
    회로 기판.
  8. 제6항에 있어서,
    상기 범프의 상기 제1 부분의 두께는 3㎛ 내지 15㎛의 범위를 만족하고,
    상기 범프의 상기 제2 부분의 두께는 6㎛ 내지 25㎛의 범위를 만족하는,
    회로 기판.
  9. 제3항에 있어서,
    상기 패드는,
    상기 절연층 상에 배치되는 제1 금속층; 및
    상기 제1 금속층 상에 배치되는 제2 금속층을 포함하고,
    상기 제1 금속층은 0.2㎛ 내지 3.0㎛의 범위의 두께를 가지고,
    상기 제2 금속층은 3.5㎛ 내지 25㎛의 범위의 두께를 가지는,
    회로 기판.
  10. 제9항에 있어서,
    상기 제2 금속층은 상기 제1 금속층을 시드층으로 전해 도금된 제1 전해 도금층이고,
    상기 범프는 상기 제1 금속층을 시드층으로 전해 도금되고, 상기 제1 전해 도금층 상에 배치된 제2 전해 도금층인,
    회로 기판.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 제1 금속은 구리를 포함하고,
    상기 제2 금속은 주석을 포함하며,
    상기 범프의 상기 주석은 상기 보호층의 상기 개구의 내벽과 직접 접촉하는,
    회로 기판.
  12. 절연층;
    상기 절연층 상에 배치된 제1 금속층; 및 상기 제1 금속층 상에 배치된 제2 금속층을 포함하는 제1 회로 패턴층;
    상기 제1 회로 패턴층의 상기 제2 금속층 상에 배치된 범프; 및
    상기 절연층 상에 배치되고, 상기 범프와 수직으로 중첩되는 개구를 포함하는 제1 보호층을 포함하고,
    상기 제1 회로 패턴층의 상기 제2 금속층은 상기 제1 금속층을 시드층으로 전해 도금된 제1 전해 도금층이고,
    상기 범프는 상기 제1 회로 패턴층의 상기 제1 금속층을 시드층으로 전해 도금된 제2 전해 도금층이며,
    상기 범프의 하면은 상기 제1 회로 패턴층의 상기 제2 금속층의 상면과 직접 접촉하며,
    상기 범프는 주석을 포함하는,
    회로 기판.
  13. 제12항에 있어서,
    상기 제1 회로 패턴층은 상기 제1 금속층 및 제2 금속층을 포함하는 제1 패드를 포함하고,
    상기 범프는 상기 제1 패드 상에 배치된 제1 범프를 포함하고,
    상기 제1 보호층의 상기 개구는 상기 제1 범프와 수직으로 중첩되는 제1 개구를 포함하며,
    상기 제1 패드, 상기 제1 범프 및 상기 제1 개구의 각각의 폭은 서로 동일한,
    회로 기판.
  14. 제12항에 있어서,
    상기 제1 회로 패턴층은 상기 제1 금속층 및 제2 금속층을 포함하는 제2 패드를 포함하고,
    상기 범프는 상기 제2 패드 상에 배치된 제2 범프를 포함하고,
    상기 제1 보호층의 상기 개구는 상기 제2 범프와 수직으로 중첩되는 제2 개구를 포함하며,
    상기 제2 범프의 폭은 상기 제2 패드의 폭보다 작고,
    상기 제2 개구의 폭은 상기 제2 범프의 폭과 동일한,
    회로 기판.
  15. 제12항에 있어서,
    상기 제1 회로 패턴층은 상기 제1 금속층 및 제2 금속층을 포함하는 제3 패드를 포함하고,
    상기 범프는 상기 제3 패드 상에 배치된 제3 범프를 포함하고,
    상기 제1 보호층의 상기 개구는 상기 제3 범프와 수직으로 중첩되는 제3 개구를 포함하며,
    상기 제3 패드의 상기 제2 금속층의 폭은 상기 제3 패드의 상기 제1 금속층의 폭보다 작고,
    상기 제3 범프는 상기 제3 패드의 상기 제1 금속층과 동일한 폭을 가지면서, 상기 제3 패드의 제1 금속층의 상면의 일부, 상기 제3 패드의 상기 제2 금속층의 측면 및 상면 상에 배치되며,
    상기 제3 개구의 폭은 상기 제3 패드의 상기 제1 금속층의 폭 및 상기 제3 범프의 폭과 동일한,
    회로 기판.
  16. 제12항 내지 제15항 중 어느 한 항에 있어서,
    상기 제1 보호층의 상면은 상기 제1 회로 패턴층의 상면보다 높게 위치하고, 상기 범프의 상면보다 낮게 위치하는,
    회로 기판.
  17. 제12항에 있어서,
    상기 제1 회로 패턴층은 상기 제1 금속층 및 제2 금속층을 포함하는 제4 패드를 포함하고,
    상기 범프는 상기 제4 패드 상에 배치된 제4 범프를 포함하고,
    상기 제1 보호층의 상기 개구는 상기 제4 범프와 수직으로 중첩되는 제4 개구를 포함하며,
    상기 제4 패드의 폭은 상기 제4 범프의 폭과 동일하고,
    상기 제4 개구의 폭은 상기 제4 패드의 폭 및 상기 제4 범프의 폭보다 작은,
    회로 기판.
  18. 제17항에 있어서,
    상기 제1 보호층의 상면은 상기 제4 패드의 상면 및 상기 제4 범프의 상면보다 높게 위치하고,
    상기 제4 범프의 상면은,
    상기 제1 보호층으로 덮이는 제1 상면, 및
    상기 제4 개구와 수직으로 중첩되며, 상기 제1 보호층과 접촉하지 않는 제2 상면을 포함하는,
    회로 기판.
  19. 절연층;
    상기 절연층 상에 배치되고, 제1 금속을 포함하는 제1 패드;
    상기 패드 상에 배치되고, 상기 제1 금속과 다른 제2 금속을 포함하는 범프;
    상기 절연층 상에 배치되고, 상기 범프와 수직으로 중첩되는 개구를 포함하는 제1 보호층;
    상기 범프 상에 배치된 반도체 소자를 포함하고,
    상기 보호층의 상면은 상기 제1 패드의 상면보다 높게 위치하고,
    상기 제1 패드의 폭은 상기 범프의 폭에 대응하고,
    상기 제1 보호층의 상기 개구의 폭은 상기 제1 패드 및 상기 범프의 각각의 폭에 대응하며,
    상기 제1 패드, 상기 범프 및 상기 제1 보호층의 상기 개구의 각각의 폭은 3㎛ 내지 30㎛의 범위를 만족하고,
    상기 범프의 하면은 상기 제1 패드의 상면과 동일한 폭을 가지고,
    상기 범프의 상면은 상기 범프의 하면과 동일한 폭을 가지며,
    상기 범프는,
    상기 제1 패드의 상면과 직접 접촉하며, 상기 보호층의 상기 개구 내에 배치된 제1 부분과,
    상기 제1 부분 상에 배치되고, 상기 보호층의 상면으로부터 돌출된 제2 부분을 포함하는,
    반도체 패키지.
  20. 제19항에 있어서,
    상기 제1 패드는
    상기 절연층 상에 배치되고, 시드층의 제1 금속층과,
    상기 제1 금속층 상에 배치되고, 상기 제1 금속층을 시드층으로 전해 도금된 제2 금속층을 포함하며,
    상기 범프는,
    상기 제1 패드의 상기 제2 금속층 상에 배치되고, 상기 제1 패드의 상기 제1 금속층을 시드층으로 전해 도금된,
    반도체 패키지.
KR1020220069411A 2022-06-08 2022-06-08 회로 기판 및 이를 포함하는 반도체 패키지 KR20230168752A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020220069411A KR20230168752A (ko) 2022-06-08 2022-06-08 회로 기판 및 이를 포함하는 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220069411A KR20230168752A (ko) 2022-06-08 2022-06-08 회로 기판 및 이를 포함하는 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20230168752A true KR20230168752A (ko) 2023-12-15

Family

ID=89124979

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220069411A KR20230168752A (ko) 2022-06-08 2022-06-08 회로 기판 및 이를 포함하는 반도체 패키지

Country Status (1)

Country Link
KR (1) KR20230168752A (ko)

Similar Documents

Publication Publication Date Title
CN109979924B (zh) 插入基底和半导体封装件
KR101109261B1 (ko) 인쇄회로기판 및 그 제조방법
KR20230168752A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR102705985B1 (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR20230168461A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR20240001627A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR20230168753A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR20230172218A (ko) 반도체 패키지
KR20240020913A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR20230170439A (ko) 회로기판 및 이를 포함하는 반도체 패키지
KR20230168460A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR20240034563A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR20240124728A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR20240025210A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR20240019478A (ko) 반도체 패키지
KR20240083227A (ko) 반도체 패키지 및 이를 포함하는 전자 디바이스
KR20240027243A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR20240146939A (ko) 반도체 패키지
KR20240045007A (ko) 반도체 패키지
KR20240109857A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR20230155288A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR20240044946A (ko) 반도체 패키지
KR20240020914A (ko) 반도체 패키지
KR20240061986A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR20240038360A (ko) 반도체 패키지