KR20230168461A - 회로 기판 및 이를 포함하는 반도체 패키지 - Google Patents

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KR20230168461A
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류성욱
남상혁
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엘지이노텍 주식회사
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Abstract

실시 예에 따른 회로 기판은 절연층; 및 상기 절연층 상에 배치된 회로 패턴층을 포함하고, 상기 회로 패턴층은, 상기 절연층 상에 배치된 제1 금속층; 및 상기 제1 금속층 상에 배치된 제2 금속층을 포함하고, 상기 제1 금속층은, 상기 제2 금속층을 구성하는 금속과는 다른 금속을 포함하고, 상기 제1 금속층은, 니켈(Ni), 크롬(Cr) 및 티타늄(Ti) 중 적어도 하나를 포함하고, 상기 제2 금속층은 구리(Cu)를 포함하며, 상기 회로 패턴층의 상면의 폭은 상기 회로 패턴층의 하면의 폭의 95% 내지 105%의 범위를 만족한다.

Description

회로 기판 및 이를 포함하는 반도체 패키지{CIRCUIT BOARD AND SEMICONDUCTOR PACKAGE HAVING THE SAME}
실시 예는 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
회로 기판은 절연층 상에 구리와 같은 전도성 재료로 회로 패턴을 형성시킨 것으로, 전자 부품을 탑재하기 직전의 기판을 말한다.
최근 반도체 칩의 고밀도화 및 신호전달속도의 고속화에 대응하기 위한 기술로서 CSP(Chip-Sized Package) 실장 또는 와이어 본딩 (wire bonding) 실장을 대신하여 반도체 칩을 인쇄회로기판에 직접 실장하는 기술에 대한 요구가 커지고 있다. 회로기판에 반도체 칩을 직접 실장하기 위하여, 반도체의 고밀도화에 대응할 수 있는 고밀도 및 고신뢰성의 회로기판 개발이 필요하다.
회로 기판에서 요구되는 고밀도 및 고신뢰성은 반도체 칩의 사양과 밀접하게 연관되어 있으며, 회로의 미세화, 높은 전기특성, 고속신호전달구조, 및 높은 신뢰성 등의 많은 과제가 있다. 이러한 요구사양에 대응한 미세 회로패턴 및 마이크로 비아홀을 형성할 수 있는 회로기판 기술이 요구되고 있다.
특히, 최근 고집적화 추세에 따라서 전기적인 연결선인 피치 (Pitch)가 점차 줄어들고 있으며, 이를 해결하기 위해서는 기존의 에칭 방식이 아닌 세미 어디티브 (semi additive) 방식으로 회로를 구현하고 있다.
이때, 종래의 회로 기판에 포함된 회로 패턴은 시드층에 대응하는 제1 금속층과, 상기 제1 금속층 상에 배치되는 제2 금속층을 포함한다. 일반적으로, 상기 제1 금속층은 상기 제2 금속층과 동일한 금속인 구리를 포함한다.
이에 따라, 종래의 회로 기판은 미세 회로의 신뢰성에서 높은 전류와 습도에 따른 전자이동(electromigration) 현상에 대해 자유롭지 못한 문제를 가진다.
(특허문헌 1) KR 10-2012-0004226 A
실시 예는 신뢰성이 높은 회로 패턴을 포함하는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 회로 패턴의 상면의 폭과 하면의 폭의 차이를 최소화할 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 관통 전극의 도금 공정에서의 석출 속도의 조절이 용이한 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 관통 홀의 도금 공정에서 발생하는 보이드를 최소화할 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 회로 패턴의 미세화에 유리한 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 회로 패턴의 하단부에서의 패임 정도를 최소화할 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 회로 패턴의 전자 이동(electromigration)에 의해 수지상정(dendrite)이 형성되는 것을 방지할 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 슬림화 및 소형화가 가능한 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 회로 집적도를 향상시킬 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 물리적 신뢰성 및 전기적 신뢰성이 향상된 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 절연층; 및 상기 절연층 상에 배치된 회로 패턴층을 포함하고, 상기 회로 패턴층은, 상기 절연층 상에 배치된 제1 금속층; 및 상기 제1 금속층 상에 배치된 제2 금속층을 포함하고, 상기 제1 금속층은, 상기 제2 금속층을 구성하는 금속과는 다른 금속을 포함하고, 상기 제1 금속층은, 니켈(Ni), 크롬(Cr) 및 티타늄(Ti) 중 적어도 하나를 포함하고, 상기 제2 금속층은 구리(Cu)를 포함하며, 상기 회로 패턴층의 상면의 폭은 상기 회로 패턴층의 하면의 폭의 95% 내지 105%의 범위를 만족한다.
또한, 상기 제1 금속층은 니켈(Ni), 크롬(Cr) 및 티타늄(Ti) 중에서 선택되는 2개의 금속의 2원계 합금 또는 니켈(Ni), 크롬(Cr), 티타늄(Ti) 및 구리(Cu) 중에서 선택되는 3개의 금속의 3원계 합금이다.
또한, 상기 제2 금속층의 상면의 폭과 상기 제2 금속층의 하면의 폭의 차이는 1㎛ 이하이다.
상기 제2 금속층의 상면의 폭과 상기 제2 금속층의 하면의 폭의 차이는 상기 제1 금속층의 두께보다 작다.
또한, 상기 제1 금속층의 일측단과 상기 제2 금속층의 일측단 사이의 수평 거리는 1㎛ 이하이고, 상기 제1 금속층의 일측단은, 상기 제1 금속층에서 최소 폭을 가지는 영역의 일측단이고, 상기 제2 금속층의 일측단은, 상기 제2 금속층에서 최대 폭을 가지는 영역의 일측단이다.
또한, 상기 수평 거리는 상기 제1 금속층의 두께보다 작다.
또한, 상기 제1 금속층의 두께는 0.01㎛ 내지 0.5㎛의 범위를 만족한다.
또한, 상기 회로 패턴층은, 상기 절연층의 상면에 배치된 제1 회로 패턴층; 및 상기 절연층의 하면에 배치된 제2 회로 패턴층을 포함하고, 상기 제1 및 제2 회로 패턴층 각각은 상기 제1 및 제2 금속층을 포함한다.
또한, 상기 회로 패턴층은, 상기 절연층의 상면에 배치된 제1 회로 패턴층; 및 상기 절연층의 하면에 매립되고 상기 제1 회로 패턴층과 다른 층 구조를 가지는 제2 회로 패턴층을 포함하고, 상기 제1 회로 패턴층은, 상기 제1 및 제2 금속층을 포함하고, 상기 제2 회로 패턴층은 상기 제2 금속층을 포함한다.
또한, 상기 회로 기판은 상기 절연층을 관통하고, 상기 제1 및 제2 회로 패턴층 중 적어도 하나와 연결된 관통 전극을 포함하고, 상기 관통 전극은, 상기 절연층을 관통하는 관통 홀의 내벽에 배치되고, 상기 제1 회로 패턴층의 상기 제1 금속층에 대응하는 상기 관통 전극의 제1 금속층과, 상기 관통 전극의 상기 제1 금속층 상에 배치되고, 상기 제1 회로 패턴층의 상기 제2 금속층에 대응하는 상기 관통 전극의 제2 금속층을 포함한다.
또한, 상기 회로 기판은 상기 절연층의 하면에 배치된 제2 보호층을 포함하고, 상기 제2 회로 패턴층은 최외층의 회로 패턴층이고, 상기 제2 보호층은 상기 제2 회로 패턴층의 하면을 노출하는 개구를 포함한다.
또한, 상기 제2 회로 패턴층의 하면은 상기 절연층의 하면과 동일 평면상에 위치한다.
또한, 상기 제2 회로 패턴층의 하면과 상기 절연층의 하면은 단차를 가지고, 상기 단차는 상기 제1 회로 패턴층의 상기 제1 금속층의 두께보다 작고, 상기 제1 금속층의 두께는 0.01㎛ 내지 0.5㎛의 범위를 만족한다.
또한, 상기 제2 보호층은 상기 절연층의 하면의 제1 영역과 전체적으로 수직으로 중첩되는 제1 개구; 및 상기 절연층의 하면의 제2 영역과 부분적으로 수직으로 중첩되는 제2 개구를 포함하고, 상기 제2 회로 패턴층은, 상기 제1 개구와 수직으로 중첩되는 복수의 제2-1 패턴과, 상기 제2 개구와 수직으로 중첩되는 적어도 하나의 제2-2 패턴을 포함하고, 상기 제2-1 패턴의 하면은, 상기 제2-2 패턴의 하면보다 높게 위치한다.
또한, 상기 복수의 제2-1 패턴은 반도체 소자의 단자와 연결되는 패드이고, 상기 적어도 하나의 제2-2 패턴은 외부 기판과 결합되는 패드이며, 상기 제2-1 패턴의 하면은 상기 절연층의 하면보다 높게 위치하고, 상기 제2-2 패턴의 하면은 상기 제2-1 패턴의 하면보다 낮게 위치한다.
한편, 실시 예에 따른 반도체 패키지는 절연층; 상기 절연층 상에 배치된 회로 패턴층; 상기 절연층 상에 배치되고, 개구를 포함하는 보호층; 상기 회로 패턴층 중 상기 보호층의 개구와 수직으로 중첩된 패드 상에 배치된 접속부; 상기 접속부 상에 배치된 반도체 소자; 및 상기 절연층 상에 배치되고, 상기 접속부 및 상기 반도체 소자를 몰딩하는 몰딩층을 포함하고, 상기 회로 패턴층은, 상기 절연층 상에 배치된 제1 금속층; 및 상기 제1 금속층 상에 배치된 제2 금속층을 포함하고, 상기 제1 금속층은 니켈(Ni), 크롬(Cr) 및 티타늄(Ti) 중에서 선택되는 2개의 금속의 2원계 합금 또는 니켈(Ni), 크롬(Cr), 티타늄(Ti) 및 구리(Cu) 중에서 선택되는 3개의 금속의 3원계 합금이고, 상기 제2 금속층은 구리(Cu)를 포함하며, 상기 제2 금속층의 상면의 폭과 상기 제2 금속층의 하면의 폭의 차이는 상기 제1 금속층의 두께보다 작고, 상기 제1 금속층의 일측단과 상기 제2 금속층의 일측단 사이의 수평 거리는 상기 제1 금속층의 두께보다 작으며, 상기 제1 금속층의 일측단은 상기 제1 금속층에서 최소 폭을 가지는 영역의 일측단이고, 상기 제2 금속층의 일측단은 상기 제2 금속층에서 최대 폭을 가지는 영역의 일측단이며, 상기 제1 금속층의 두께는 0.01㎛ 내지 0.5㎛의 범위를 만족한다.
실시 예의 회로 기판은 절연층, 회로 패턴층 및 관통 전극을 포함한다.
상기 회로 패턴층은 제1 금속층 및 제2 금속층을 포함한다. 이때, 상기 제1 금속층은 절연층 상에 스퍼터링 공정으로 형성된다. 이에 의해 상기 회로 패턴층의 제1 금속층은 0.01㎛ 내지 0.5㎛ 사이의 범위의 두께를 가진다. 따라서, 실시 예는 회로 패턴층의 형성 공정에서 진행되는 상기 제1 금속층의 에칭량을 줄일 수 있다. 이에 의해 실시 예는 상기 제1 금속층의 에칭 시에 상기 회로 패턴층의 제2 금속층이 에칭되는 것을 방지할 수 있다. 그리고, 실시 예는 상기 제1 금속층과 함께 상기 제2 금속층이 에칭됨에 따라 발생하는 상기 회로 패턴층의 변형 문제를 해결할 수 있다. 나아가, 실시 예는 상기 회로 패턴층의 상면의 폭과 하면의 폭의 차이를 최소화할 수 있다. 또한, 실시 예는 상기 제2 금속층에 대응하는 상기 회로 패턴층의 하단 측부에 형성되는 패임 깊이를 최소화할 수 있다. 이를 통해, 실시 예는 상기 회로 패턴층의 전기적 신뢰성 및/또는 물리적 신뢰성을 향상시킬 수 있다. 또한, 상기 제1 금속층을 사용하는 것에 의해 상기 회로 패턴층의 미세화가 가능하다. 이를 통해 실시 예는 회로 집적도를 향상시킬 수 있다. 나아가, 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 슬림화 및 소형화를 달성할 수 있다.
한편, 상기 회로 패턴층의 제1 금속층은 상기 회로 패턴층의 제2 금속층과는 다른 금속을 포함한다. 예를 들어, 상기 회로 패턴층의 제1 금속층은 상기 제2 금속층을 구성하는 금속과는 다른 적어도 2개의 금속을 포함할 수 있다. 따라서, 실시 예는 상기 제1 금속층에 에칭 시에 상기 제2 금속층이 에칭되는 것을 더욱 방지할 수 있다. 따라서, 실시 예는 상기 회로 패턴층의 하단 측부에서의 패임 깊이를 더욱 줄일 수 있다. 이를 통해, 실시 예는 상기 회로 패턴층의 전기적 신뢰성 및/또는 물리적 신뢰성을 더욱 향상시킬 수 있다. 나아가, 실시 예는 상기 패임 깊이를 최소화하는 것에 의해, 회로 패턴의 전자 이동(electromigration)에 의해 수지상정(dendrite)이 형성되는 것을 방지할 수 있다.
한편, 상기 회로 기판의 관통 전극은 상기 회로 패턴층에 대응하는 제1 금속층 및 제2 금속층을 포함한다. 그리고, 상기 관통 전극의 제1 금속층은 상기 관통 전극의 제2 금속층과는 다른 적어도 2개의 금속을 포함한다. 즉, 관통 전극을 구성하는 제1 금속층은 비저항 값이 서로 다른 복수의 금속 물질을 포함한다. 따라서, 실시 예는 상기 관통 전극의 제2 금속층을 도금하는 공정에서의 석출 속도를 용이하게 조절할 수 있다. 따라서, 실시 예는 상기 관통 홀을 도금하는 공정에서 도금이 되지 않은 비어 있는 공간인 보이드를 제거할 수 있다. 이를 통해, 실시 예는 상기 관통 전극의 물리적 및/또는 전기적 신뢰성을 더욱 향상시킬 수 있다.
한편, 실시 예의 회로 기판은 ETS 구조를 가질 수 있다. 예를 들어, 회로 기판은 ETS 구조를 가지는 제2 회로 패턴층을 포함할 수 있다. 이때, 상기 제2 회로 패턴층은 시드층으로 상기 2원계 합금 또는 3원계 합금을 사용한다. 이에 따라 실시 예는 상기 제2 회로 패턴층의 시드층을 에칭하는 공정에서, 상기 제2 회로 패턴층의 하면에 리세스가 형성되는 것을 방지하거나, 상기 리세스가 형성되더라도 상기 리세스의 깊이를 최소화할 수 있다. 이를 통해 실시 예는 상기 제2 회로 패턴층 상에 외부 기판과의 결합을 위해 배치되는 복수의 접속부들 사이의 높이 차이를 최소화할 수 있고, 나아가 상기 접속부의 강도를 유지할 수 있다. 이를 통해 실시 예는 회로 기판 및 반도체 패키지의 물리적 신뢰성 및 전기적 신뢰성을 더욱 향상시킬 수 있다.
한편, 실시 예의 회로 기판에서 제2 회로 패턴층의 하면에는 리세스가 형성될 수 있다. 그리고, 상기 리세스는 반도체 소자의 실장을 위해 배치되는 접속부의 확산을 방지하는 댐 기능을 할 수 있다. 예를 들어, 제2 회로 패턴층 상에는 제2 보호층이 배치된다. 이때, 상기 반도체 소자가 실장되는 영역에서의 제2 회로 패턴층은 미세 패턴이다. 따라서, 상기 반도체 소자의 실장 영역에서 상기 미세 패턴에 대응하는 제2 보호층의 개구를 형성하기 어렵다. 따라서, 상기 제2 보호층은 상기 반도체 소자의 실장 영역을 전체적으로 오픈한다. 이때, 상기 반도체 소자의 실장 영역에는 상기 제2 보호층이 배치되지 않기 때문에 상기 접속부의 배치 시에 확산이 일어날 수 있고, 이에 따라 인접 패턴과의 접속에 의한 회로 쇼트가 발생할 수 있다. 따라서, 실시 예는 상기 반도체 소자의 실장 영역에 배치된 제2 회로 패턴층의 경우, 하면이 일정 깊이의 리세스가 형성되도록 한다. 이를 통해, 실시 예는 상기 접속부의 확산을 방지할 수 있고, 이에 의해 전기적 신뢰성을 더욱 향상시킬 수 있다.
한편, 실시 예의 제2 회로 패턴층은 제1 영역에 배치된 제2-1 패턴과 제2 영역에 배치된 제2-2 패턴을 포함할 수 있다. 상기 제1 영역은 반도체 소자의 실장 영역일 수 있다. 그리고, 상기 제2 영역은 외부 기판과의 결합 영역일 수 있다. 이때, 실시 예는 상기 제2-1 패턴의 하면과 상기 제2-2 하면 사이에 단차가 형성되도록 한다. 예를 들어, 상기 제2-1 패턴의 하면은 상기 절연층의 하면보다 높게 위치할 수 있다. 그리고, 제2-2 패턴의 하면은 상기 절연층의 하면과 실질적으로 단차가 거의 없는 동일 평면 상에 위치할 수 있다. 따라서, 실시 예는 상기 제2-1 패턴에서의 접속부의 확산을 방지할 수 있다. 나아가, 실시 예는 상기 제2-2 패턴 상에 일정 두께 이상으로 형성되는 접속부들 사이의 높이 차이를 해결하면서, 상기 접속부의 강성을 향상시킬 수 있다.
도 1은 비교 예에 따른 회로 기판을 나타낸 단면도이다.
도 2는 제1 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 3은 도 2의 회로 패턴층의 층구조를 설명하기 위한 도면이다.
도 4는 제2 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 5는 도 4의 회로 패턴층의 층구조를 설명하기 위한 도면이다.
도 6은 제3 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 7은 도 6의 회로 패턴층의 층구조를 설명하기 위한 도면이다.
도 8은 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 9 내지 도 26은 실시 예의 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 "상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우 뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
-비교 예-
실시 예의 설명에 앞서, 비교 예에 대해 설명하기로 한다.
도 1은 비교 예에 따른 회로 기판을 나타낸 단면도이다.
도 1을 참조하면, 비교 예의 회로 기판은 절연층(10) 및 상기 절연층(10) 상에 배치된 회로 패턴(20)을 포함한다.
상기 회로 패턴(20)은 SAP 공법으로 제조된다. 이에 따라, 상기 회로 패턴(20)은 제1 금속층(21) 및 제2 금속층(22)을 포함한다.
상기 제1 금속층(21)은 무전해 도금층이다. 상기 제1 금속층(21)은 화학동도금층이다. 그리고, 제2 금속층(22)은 상기 제1 금속층(21)을 시드층으로 전해도금을 진행하여 형성된 전해 도금층이다.
이때, 비교 예의 제1 금속층(21)은 화학동도금으로 형성되며, 이에 따라 1.5㎛ 정도의 두께를 가진다.
상기 제2 금속층(22)은 상기 제1 금속층(21) 상에 20㎛ 정도의 두께를 가지고 형성된다.
이때, 비교 예의 제1 금속층(21) 및 제2 금속층(22)은 동일한 금속을 포함한다. 즉, 비교 예의 회로 기판의 제1 금속층(21) 및 제2 금속층(22)은 모두 구리를 포함한다.
따라서, 비교 예의 회로 기판은 미세 회로의 신뢰성에서 높은 전류와 습도에 따른 전자 이동 현상에 대해 자유롭지 못한 문제가 있다.
나아가, 비교 예는 상기 제2 금속층(22)이 형성된 이후에 제1 금속층(21)을 에칭으로 제거하는 공정을 진행하여 회로 패턴(20)을 형성된다.
이때, 비교 예는 상기 제1 금속층(21)의 두께가 1.5㎛ 정도의 두께를 가지고 있기 때문에, 2㎛ 정도의 에칭 두께를 목표로 상기 제1 금속층(21)의 에칭을 진행한다. 즉, 상기 제1 금속층(21)의 두께인 1.5㎛를 목표 두께로 에칭을 진행하는 경우, 에칭 공정에서의 공정 편차로 인해 상기 제1 금속층(21)이 제거되지 않는 영역이 존재할 수 있다. 그리고, 상기 제1 금속층(21)이 제거되지 않는 경우, 회로 쇼트와 같은 문제가 발생한다.
이때, 비교 예는 상기 2㎛의 두께를 목표 두께로 하여 상기 제1 금속층(21)을 에칭하는 경우, 상기 제2 금속층(22)도 함께 에칭되며, 이에 따라 상기 제2 금속층(22)이 변형되는 문제가 발생한다.
예를 들어, 비교 예의 회로 패턴(20)의 제1 금속층(21)은 제1 폭(w1)을 가진다. 그리고, 제2 금속층(22)의 하면은 상기 제1 금속층(21)의 제1폭(w1)보다 큰 제2 폭(w2)을 가진다. 또한, 제2 금속층(22)의 상면은 상기 제1 금속층(21)의 제1 폭(w1) 및 상기 하면의 제2 폭(w2)보다 큰 제3 폭(w3)을 가진다.
즉, 비교 예는 상기 제1 금속층(21)의 에칭 시에 상기 제2 금속층(22)의 측부도 함께 에칭되고, 이에 따라 상면의 폭(w2)과 하면의 폭(w3)의 차이가 상기 제1 금속층(21)의 두께보다 크게 나타난다. 그리고 상기 제2 금속층(22)의 상면의 폭(w2)과 하면의 폭(w3)의 차이가 커짐에 따라 신호 전송 거리가 증가하게 되고, 이에 따른 신호 전송 손실이 증가하는 문제가 있다.
또한, 비교 예는 상기 제1 금속층(21)의 에칭 공정에서의 상기 제2 금속층(22)의 에칭 정도까지 고려하여, 상기 회로 패턴(20)의 선폭이나 간격을 결정한다. 이에 따라, 비교 예는 상기 회로 패턴(20)의 선폭이나 간격을 미세화하는데 한계가 있다.
또한, 비교 예는 상기와 같이 제1 금속층(21)을 에칭하기 위한 목표 두께가 큼에 따라, 상기 제1 금속층(21)을 에칭하는 과정에서 회로 패턴(20)의 하단부에 패임(예를 들어, 언더 컷)이 발생하는 문제가 있다. 이때, 상기 비교 예의 패임의 정도(예를 들어, 제2 금속층(22)에서의 최소폭과 제1 금속층(21)에서의 최소폭의 차이)가 상기 제1 금속층(21)의 두께를 초과한다. 즉, 비교 예의 상기 제2 금속층(22)의 상면의 폭(w2)과 하면의 폭(w3)의 차이는 1.5㎛를 초과한다. 나아가, 비교 예의 제2 금속층(22)에서의 최소폭과 제1 금속층(21)에서의 최소폭의 차이가 1.5㎛를 초과한다.
따라서, 비교 예의 회로 기판은 상기와 같은 패임에 정도가 큼에 따라 전자 이동(electromigration)에 의한 수지상정(dendrite)이 형성되고, 이에 의해 회로 패턴의 전기적 특성이 감소하는 문제를 가진다.
실시 예는 회로 패턴의 상면의 폭과 하면의 폭의 차이를 최소화한다. 나아가, 실시 예는 관통 전극의 도금 공정에서의 석출 속도의 조절을 용이하게 하여 상기 도금공정에서 발생하는 보이드를 최소화한다. 나아가 실시 예는 회로 패턴을 초미세화하면서, 회로 패턴의 하단부에서의 패임 정도를 최소화할 수 있도록 한다. 또한, 실시 예는 회로 패턴의 전자 이동(electromigration)에 의해 수지상정(dendrite)이 형성되는 것을 방지할 수 있도록 한다.
-전자 디바이스-
실시 예의 설명에 앞서, 실시 예의 반도체 패키지를 포함하는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지에는 다양한 반도체 소자가 실장될 수 있다.
상기 반도체 소자는 능동소자 및/또는 수동소자를 포함할 수 있다. 능동소자는 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC) 형태의 반도체칩일 수 있다. 반도체칩은 로직 칩, 메모리칩 등일 수 있다. 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 AP 이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다.
메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
또한, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
- 회로 기판 -
이하에서는 실시 예의 회로 기판에 대해 설명하기로 한다.
회로 기판은 반도체 소자 또는 칩이 실장되기 이전의 기판을 의미한다.
도 2는 제1 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 3은 도 2의 회로 패턴층의 층구조를 설명하기 위한 도면이다.
이하에서는 도 2 및 도 3을 참조하여 제1 실시 예의 회로 기판에 대해 설명하기로 한다.
제1 실시 예의 회로 기판은 적어도 1개의 반도체 소자를 실장할 수 있는 실장 공간을 제공한다.
예를 들어, 제1 실시 예의 회로 기판은 1개의 반도체 소자를 실장하기 위한 실장 공간을 제공할 수 있고, 이와 다르게 2개 이상의 반도체 소자를 실장하기 위한 복수의 실장 공간을 제공할 수 있다.
또한, 제1 실시 예의 회로 기판에는 1개의 로직 칩이 실장될 수 있다. 또한, 제1 실시 예의 회로 기판에는 서로 다른 종류의 적어도 2개의 로직 칩이 실장될 수 있다. 또한, 제1 실시 예의 회로 기판에는 적어도 1개의 로직 칩 및 적어도 1개의 메모리 칩이 실장될 수 있다.
제1 실시 예의 회로 기판(100)은 절연층(110)을 포함한다. 상기 절연층(110)은 1층 이상의 층수를 가질 수 있다. 바람직하게, 상기 절연층(110)은 다층 구조를 가질 수 있다. 이때, 도면상에는 상기 절연층(110)이 1층으로 구성되는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 상기 절연층(110)은 수직 방향으로 적층 구조를 가지는 복수의 절연층을 포함할 수 있다.
이하에서는 설명의 편의를 위해 상기 절연층(110)을 1개의 층으로 도시하여 설명한다.
상기 절연층(110)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다.
일 예로, 상기 절연층(110)은 프리프레그를 포함할 수 있다. 예를 들어, 상기 절연층(110)은 수지에 유리 섬유가 함침된 프리프레그일 수 있다. 상기 수지는 에폭시 수지일 수 있으나, 이에 한정되는 것은 아니다.
또한, 상기 절연층(110)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함할 수 있다. 예를 들어, 상기 절연층(110)은 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함할 수 있다. 예를 들어, 절연층(110)은 사파이어를 포함할 수 있다. 예를 들어, 상기 절연층(110)은 광등방성 필름을 포함할 수 있다. 예를 들어, 상기 절연층(110)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA)를 포함할 수 있다. 예를 들어, 상기 절연층(110)은 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 상기 절연층(110)은 열경화성 수지 또는 열가소성 수지에 실리카 또는 알루미나의 무기필러가 배치된 구조를 가질 수 있다. 예를 들어, 상기 절연층(110)은 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다. 예를 들어, 상기 절연층(110)은 RCC(Resin coated copper)를 포함할 수 있다.
상기 절연층(110)은 10㎛ 내지 40㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 절연층(110)이 복수의 층을 포함하는 경우, 상기 복수의 층이 각각의 두께는 10㎛ 내지 40㎛의 범위를 만족할 수 있다. 바람직하게, 상기 절연층(110)은 15㎛ 내지 35㎛의 범위의 두께를 만족할 수 있다. 더욱 바람직하게, 상기 절연층(110)은 18㎛ 내지 32㎛의 범위의 두께를 만족할 수 있다.
상기 절연층(110)의 두께는 두께 방향으로 상호 인접하게 배치된 복수의 회로 패턴층 사이의 수직 거리를 의미할 수 있다. 예를 들어, 절연층(110)의 두께는 제1 회로 패턴층(120) 및 제2 회로 패턴층(130) 사이의 수직 거리를 의미할 수 있다. 예를 들어, 절연층(110)의 두께는 상기 제1 회로 패턴층(120)의 하면과 제2 회로 패턴층(130)의 상면 사이의 수직 거리를 의미할 수 있다.
상기 절연층(110)의 두께가 10㎛ 미만이면, 회로 기판(100)의 휨 특성이 저하될 수 있다. 예를 들어, 상기 절연층(110)의 두께가 10㎛ 미만이면, 상기 절연층(110)의 표면에 배치된 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)이 안정적으로 보호되지 못하고, 이에 따른 전기적 신뢰성 및/또는 물리적 신뢰성 문제가 발생할 수 있다. 또한, 상기 절연층(110)의 두께가 10㎛ 미만이면, 상기 절연층(110) 상에 상기 제1 회로 패턴층(120) 또는 제2 회로 패턴층(130)을 형성하는 공정에서의 공정성이 저하될 수 있다.
또한, 상기 절연층(110)의 두께가 40㎛를 초과하면, 상기 회로 기판(100)의 전체적인 두께가 증가하고, 이에 따른 반도체 패키지의 두께가 증가할 수 있다. 또한, 상기 절연층(110)의 두께가 40㎛를 초과하면, 상기 제1 회로 패턴층(120) 및/또는 제2 회로 패턴층(130)의 미세화가 어려울 수 있다. 예를 들어, 상기 절연층(110)의 두께가 40㎛를 초과하면, 상기 제1 회로 패턴층(120) 및/또는 제2 회로 패턴층(130)의 폭 및 인접한 패턴 사이의 간격을 12㎛ 이하, 10㎛ 이하, 8㎛ 이하 또는 6㎛ 이하로 형성하기 어려울 수 있다. 그리고, 상기 제1 회로 패턴층(120) 및/또는 제2 회로 패턴층(130)의 미세화가 어려우면, 회로 집적도가 저하되고, 이에 따라 신호 전송 거리가 증가하여 신호 전송 손실이 증가할 수 있다.
제1 실시 예의 회로 기판(100)은 절연층(110) 상에 배치된 회로 패턴층을 포함한다.
예를 들어, 제1 실시 예의 회로 기판(100)은 절연층(110)의 상면에 배치된 제1 회로 패턴층(120)을 포함한다. 또한, 회로 기판(100)은 절연층(110)의 하면에 배치된 제2 회로 패턴층(130)을 포함한다.
이때, 회로 기판(100)의 절연층(110)이 복수의 층을 포함하는 경우, 상기 제1 회로 패턴층(120)은 절연층(110)의 복수의 층 중 최상측에 배치된 절연층의 상면에 배치될 수 있고, 상기 제2 회로 패턴층(130)은 절연층(110)의 복수의 층 중 최하측에 배치된 절연층의 하면에 배치될 수 있다. 예를 들어, 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)은 외층 회로 패턴층을 나타낸 것일 수 있으나, 이에 한정되지 않는다.
한편, 상기 절연층(110)이 복수의 층을 포함하는 경우, 상기 복수의 층 사이에는 추가적인 내층 회로 패턴층이 배치될 수 있을 것이다.
상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)은 각각 복수의 층 구조를 가질 수 있다.
상기 제1 회로 패턴층(120)은 제1 금속층(121) 및 제2 금속층(122)을 포함할 수 있다.
상기 제1 회로 패턴층(120)의 제1 금속층(121)은 상기 절연층(110)의 상면에 배치될 수 있다. 예를 들어, 상기 제1 회로 패턴층(120)의 제1 금속층(121)은 상기 절연층(110)의 상면 위로 돌출될 수 있다.
상기 제1 회로 패턴층(120)의 제1 금속층(121)은 스퍼터링에 의해 형성될 수 있다. 예를 들어, 상기 제1 회로 패턴층(120)의 제1 금속층(121)은 비교 예의 제1 금속층(21)과는 다른 방식으로 형성될 수 있다. 구체적으로, 비교 예의 제1 금속층(21)은 무전해 도금 방식에 의해 형성된다. 예를 들어, 비교 예의 제1 금속층(21)은 화학동도금 방식에 의해 형성된다. 이에 따라, 비교 예는 제1 금속층(21)의 두께를 줄이는데 한계가 있었으며, 상기 제1 금속층(21)의 에칭 공정에서 제2 금속층(22)의 변형이 발생하는 문제가 있었다.
이와 다르게, 제1 실시 예의 제1 회로 패턴층(120)의 제1 금속층(121)은 스퍼터링 방식에 의해 형성된다. 이에 따라, 제1 실시 예는 상기 제1 회로 패턴층(120)의 상기 제1 금속층(121)의 두께를 비교 예 대비 얇게 형성할 수 있다.
상기 제1 회로 패턴층(120)의 제1 금속층(121)의 두께는 0.01㎛ 내지 0.5㎛의 범위를 만족할 수 있다. 바람직하게, 상기 제1 회로 패턴층(120)의 제1 금속층(121)의 두께는 0.02㎛ 내지 0.4㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제1 회로 패턴층(120)의 제1 금속층(121)의 두께는 0.05㎛ 내지 0.35㎛의 범위를 만족할 수 있다.
그리고 실시 예의 제1 회로 패턴층(120)의 제1 금속층(121)의 두께는 화학동도금 방식에 의해 형성된 제1 금속층(21)의 두께의 3% 내지 60%의 수준을 가질 수 있다. 예를 들어, 화학동도금방식에 의해 형성되는 비교 예의 제1 금속층(21)은 도금 조건에 의해 다른 두께를 가진다. 예를 들어, 비교 예의 제1 금속층(21)은 라이드 동도금 조건에 따라 1.5㎛의 두께를 가진다. 예를 들어, 비교 예의 제1 금속층(21)은 미디엄 동도금 조건에 따라 2.0㎛의 두께를 가진다. 예를 들어, 비교 예의 제1 금속층(21)은 헤비 동도금 조건에 따라 2.5㎛의 두께를 가진다.
제1 실시 예는 상기 제1 회로 패턴층(120)의 제1 금속층(121)의 두께를 비교 예 대비 줄일 수 있고, 이에 따라 상기 제1 회로 패턴층(120)의 선폭 및 간격을 최소화할 수 있다.
상기 제1 회로 패턴층(120)의 제1 금속층(121)의 두께가 0.01㎛ 미만이면, 상기 제1 회로 패턴층(120)의 제1 금속층(121)이 시드층으로 기능하지 못할 수 있다. 상기 제1 회로 패턴층(120)의 제1 금속층(121)의 두께가 0.01㎛ 미만이면, 상기 절연층(110)의 상면에 균일한 두께의 제1 금속층(121)을 형성하기 어려울 수 있다.
상기 제1 회로 패턴층(120)의 제1 금속층(121)의 두께가 0.5㎛를 초과하면, 상기 제1 회로 패턴층(120)의 제1 금속층(121)을 형성하기 위한 스퍼터링 공정 시간이 증가하고, 이에 따른 수율이 감소할 수 있다. 또한, 상기 제1 회로 패턴층(120)의 제1 금속층(121)의 두께가 0.5㎛를 초과하면, 상기 제1 회로 패턴층(120)의 형성 공정에서의 상기 제1 금속층(121)의 에칭 시간이 증가할 수 있다. 또한, 상기 제1 회로 패턴층(120)의 제1 금속층(121)의 두께가 0.5㎛를 초과하면, 상기 제1 회로 패턴층(120)의 제1 금속층(121)의 에칭 시에 상기 제1 회로 패턴층(120)의 제2 금속층(122)의 변형이 발생할 수 있다. 여기에서, 제1 회로 패턴층(120)의 제2 금속층(122)의 변형은 상기 제1 금속층(121)의 에칭 시에 상기 제2 금속층(122)의 측부도 함께 에칭됨에 따라, 상기 제2 금속층(122)의 상면의 폭과 하면의 폭의 차이가 커지는 것을 의미할 수 있다. 예를 들어, 상기 제1 회로 패턴층(120)의 제2 금속층(122)의 변형은 상기 제2 금속층(122)의 수직 단면의 형상이 사각형에서 사다리꼴 형상으로 변화되는 것을 의미할 수 있다.
또한, 상기 제1 회로 패턴층(120)의 제1 금속층(121)의 두께가 0.5㎛를 초과하면, 상기 제1 금속층(121)의 에칭 공정에서의 에칭량이 증가하고, 이에 따라 상기 제1 금속층(121)의 측부에 형성되는 패임의 깊이가 증가할 수 있다. 예를 들어, 상기 제1 금속층(121)의 에칭 공정에서의 에칭량이 증가하는 경우, 상기 제1 금속층(121)의 폭과 상기 제2 금속층(122)의 폭의 차이가 커질 수 있다. 그리고 상기 제1 금속층(121)의 폭과 상기 제2 금속층(122)의 폭의 차이가 커지는 경우, 신호 전송 손실이 증가함에 따른 전기적 특성이 저하될 수 있다. 또한, 상기 제1 금속층(121)의 폭과 상기 제2 금속층(122)의 폭의 차이가 커지는 경우, 전자 이동(electromigration)에 의해 수지상정(dendrite)이 형성될 수 있고, 이에 의해 제1 회로 패턴층(120)의 전기적 특성 및/또는 물리적 특성이 저하될 수 있다.
한편, 상기 제1 회로 패턴층(120)의 제1 금속층(121)은 상기 제1 회로 패턴층(120)의 제2 금속층(122)을 구성하는 금속과는 이종 금속을 포함한다. 예를 들어, 상기 제1 회로 패턴층(120)의 제1 금속층(121) 및 제2 금속층(122)은 이종 금속으로 구성될 수 있다.
바람직하게, 상기 제1 회로 패턴층(120)의 제1 금속층(121)은 제1 금속을 포함할 수 있고, 상기 제1 회로 패턴층(120)의 제2 금속층(122)은 상기 제1 금속과는 다른 제2 금속을 포함할 수 있다.
상기 제1 회로 패턴층(120)의 제1 금속층(121)의 제1 금속은 니켈(Ni), 크롬(Cr) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다.
바람직하게, 상기 제1 회로 패턴층(120)의 제1 금속층(121)은 적어도 2개의 금속을 포함하는 합금으로 구성될 수 있다.
예를 들어, 상기 제1 회로 패턴층(120)의 제1 금속층(121)은 니켈(Ni), 크롬(Cr) 및 티타늄(Ti) 중 적어도 2개의 금속을 포함하는 2원계 합금 또는 3원계 합금을 포함할 수 있다. 이때, 상기 제1 회로 패턴층(120)의 제1 금속층(121)이 3원계 합금으로 구성되는 경우, 상기 3원계 합금을 구성하는 금속들 중 어느 하나는 구리(Cu)를 포함할 수 있다.
다시 말해서, 상기 제1 회로 패턴층(120)의 제1 금속층(121)은 니켈(Ni), 크롬(Cr) 및 티타늄(Ti) 중에서 선택되는 2원계 합금일 수 있다. 또한, 상기 제1 회로 패턴층(120)의 제1 금속층(121)은 니켈(Ni), 크롬(Cr), 티타늄(Ti) 및 구리(Cu) 중에서 선택되는 3원계 합금일 수 있다.
제1 실시 예는 상기 제1 회로 패턴층(120)의 제1 금속층(121)이 상기 제2 금속층(122)과는 다른 금속을 포함하도록 한다. 이를 통해, 실시 예는 상기 제1 회로 패턴층(120)을 형성하는 공정에서의 상기 제1 금속층(121)의 에칭 시에, 상기 제1 금속층(121)과 함께 상기 제2 금속층(122)이 에칭되는 것을 방지할 수 있다. 이에 따라, 실시 예는 상기 제2 금속층(122)의 변형을 최소화할 수 있다. 예를 들어, 실시 예는 상기 제2 금속층(122)의 수직 단면이 사각형 형상을 유지하도록 할 수 있다. 예를 들어, 실시 예는 상기 제2 금속층(122)의 상면의 폭과 하면의 폭의 차이를 최소화할 수 있다.
상기 제1 회로 패턴층(120)의 제2 금속층(122)은 상기 제1 금속층(121)을 시드층으로 전해 도금된 전해 도금층일 수 있다. 상기 제1 회로 패턴층(120)의 제2 금속층(122)은 상기 제1 금속층(121) 상에 일정 두께를 가지고 형성될 수 있다. 상기 제1 회로 패턴층(120)의 제2 금속층(122)은 상기 제1 회로 패턴층(120)의 제1 금속층(121)을 구성하는 금속과는 다른 금속을 포함할 수 있다. 예를 들어, 상기 제1 회로 패턴층(120)의 제2 금속층(122)은 구리를 포함할 수 있다.
상기 제1 회로 패턴층(120)의 제2 금속층(122)의 두께는 2㎛ 내지 15㎛의 범위를 만족할 수 있다. 바람직하게, 상기 제1 회로 패턴층(120)의 제2 금속층(122)의 두께는 2.5㎛ 내지 13㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제1 회로 패턴층(120)의 제2 금속층(122)의 두께는 3㎛ 내지 10㎛의 범위를 만족할 수 있다.
상기 제1 회로 패턴층(120)의 제2 금속층(122)의 두께가 2㎛ 미만이면, 상기 제1 금속층(121)의 에칭 공정에서 상기 제2 금속층(122)의 에칭도 함께 진행될 수 있다. 상기 제1 회로 패턴층(120)의 제2 금속층(122)의 두께가 2㎛ 미만이면, 상기 제1 회로 패턴층(120)을 통해 전송되는 신호의 허용 전류가 감소하고, 이에 따른 전기적 특성이 저하될 수 있다. 상기 제1 회로 패턴층(120)의 제2 금속층(122)의 두께가 15㎛를 초과하면, 상기 제1 회로 패턴층(120)의 미세화가 어려울 수 있다. 예를 들어, 상기 제1 회로 패턴층(120)의 제2 금속층(122)의 두께가 15㎛를 초과하면, 상기 제1 회로 패턴층(120)을 구성하는 패턴들의 폭 및 간격이 요구 조건을 만족하지 못할 수 있다. 이에 의해, 회로 집적도가 감소하거나, 회로 기판 및 반도체 패키지의 부피가 증가할 수 있다.
실시 예는 상기 제1 회로 패턴층(120)의 제1 금속층(121)을 구성하는 금속 물질의 변경, 및 상기 제1 금속층(121)의 두께를 비교 예 대비 얇게 함으로써, 전기적 및 물리적 특성이 우수한 제1 회로 패턴층(120)을 제공할 수 있다.
구체적으로, 상기 제1 회로 패턴층(120)은 비교 예 대비 상면의 폭과 하면의 폭의 차이가 작을 수 있다. 예를 들어, 상기 제1 회로 패턴층(120)의 상면의 폭은 상기 제1 회로 패턴층(120)의 하면의 폭의 95% 내지 105%의 범위를 만족할 수 있다. 바람직하게, 상기 제1 회로 패턴층(120)의 상면의 폭은 상기 제1 회로 패턴층(120)의 하면의 폭의 96% 내지 103%의 범위를 만족할 수 있다. 더욱 바람직하게, 실시 예의 상기 제1 회로 패턴층(120)의 상면의 폭은 상기 제1 회로 패턴층(120)의 하면의 폭의 97% 내지 102%의 범위를 만족할 수 있다. 상기 제1 회로 패턴층(120)의 상면의 폭은 상기 제1 회로 패턴층(120)의 제2 금속층(122)의 상면의 폭을 의미할 수 있다. 그리고, 상기 제1 회로 패턴층(120)의 하면의 폭은 상기 회로 패턴층(120)의 제1 금속층(121)의 하면의 폭을 의미할 수 있다.
제1 실시 예는 상기 제1 회로 패턴층(120)의 상면의 폭이 상기 제1 회로 패턴층(120)의 하면의 폭의 95% 내지 105%의 범위를 만족하도록 하여, 상기 제1 회로 패턴층(120)의 전기적 특성을 향상시킬 수 있다.
한편, 상기 제1 회로 패턴층(120)의 제2 금속층(122)의 상면의 폭과 상기 제2 금속층(122)의 하면의 폭의 차이는 비교 예보다 작을 수 있다. 예를 들어, 상기 제1 회로 패턴층(120)의 제2 금속층(122)의 상면의 폭과 상기 제2 금속층(122)의 하면의 폭의 차이는 1.0㎛ 이하일 수 있다. 예를 들어, 상기 제1 회로 패턴층(120)의 제2 금속층(122)의 상면의 폭과 상기 제2 금속층(122)의 하면의 폭의 차이는 0.8㎛ 이하일 수 있다. 예를 들어, 상기 제1 회로 패턴층(120)의 상기 제2 금속층(122)의 상면의 폭과 상기 제2 금속층(122)의 하면의 폭의 차이는 0.5㎛ 이하일 수 있다. 더욱 바람직하게, 상기 제1 회로 패턴층(120)의 상기 제2 금속층(122)의 상면의 폭과 상기 제2 금속층(122)의 하면의 폭의 차이는 상기 제1 금속층(121)의 두께보다 작을 수 있다. 이를 통해 실시 예는 상기 제1 회로 패턴층(120)의 전기적 특성을 더욱 향상시킬 수 있다.
나아가, 제1 실시 예는 상기 제1 회로 패턴층(120)의 하단 측부에 형성되는 패임의 깊이를 최소화할 수 있다. 상기 패임은 상기 제1 회로 패턴층(120)의 제1 금속층(121)의 에칭 시에, 상기 제1 금속층(121)의 측부에 형성되는 언더 컷을 의미할 수 있다. 그리고 상기 패임의 깊이는, 상기 제1 회로 패턴층(120)의 제2 금속층(122)의 일측의 위치를 기준으로 상기 제1 회로 패턴층(120)의 제1 금속층(121)의 일측의 위치까지의 패임 깊이를 의미할 수 있다. 예를 들어, 상기 패임의 깊이는, 상기 제1 회로 패턴층(120)의 수직 단면에서, 상기 제1 금속층(121)의 일측의 제1지점으로부터 상기 제1 금속층(121)의 상기 일측과 연결되는 상기 제2 금속층(122)의 일측의 제2지점 사이의 수평 거리를 의미할 수 있다. 이때, 상기 제1 금속층(121)의 상기 제1지점은 상기 제1 금속층(121)의 일측에서 내측 방향으로 가장 많이 패인 부분을 의미할 수 있다. 예를 들어, 상기 제1 금속층(121)의 상기 일측의 제1지점은 상기 제1 금속층(121)에서 최소폭을 가지는 영역을 의미할 수 있다. 또한, 상기 제2 금속층(122)의 상기 제2지점은 상기 제2 금속층(122)의 일측에서 외측 방향으로 가장 많이 돌출된 부분을 의미할 수 있다. 예를 들어, 상기 제2 금속층(122)의 상기 일측의 제2지점은 상기 제2 금속층(122)에서 최대폭을 가지는 영역을 의미할 수 있다. 다만, 실시 예는 이에 한정되지 않는다.
예를 들어, 상기 제2 금속층(122)의 상면의 폭과 하면의 폭은 실질적으로 동일할 수 있다. 따라서, 상기 제2 금속층(122)의 상기 일측의 제2지점은 상기 제1 금속층(121)과 가장 인접한 상기 제2 금속층(122)의 일측의 하단부를 의미할 수 있다.
그리고 실시 예의 상기 패임 깊이는 1.0㎛ 이하일 수 있다. 바람직하게, 실시 예의 상기 패임 깊이는 0.8㎛ 이하일 수 있다. 더욱 바람직하게, 실시 예의 상기 패임 깊이는 0.5㎛ 이하일 수 있다.
구체적으로, 실시 예의 상기 패임 깊이는 상기 제1 회로 패턴층(120)의 상기 제1 금속층(121)의 두께보다 작을 수 있다. 다시 말해서, 상기 제1 회로 패턴층(120)의 수직 단면의 일측에서, 상기 제1 금속층(121)의 최내측단으로부터 상기 제2 금속층(122)의 최외측단까지의 수평 거리는 상기 제1 회로 패턴층(120)의 상기 제1 금속층(121)의 두께보다 작을 수 있다. 이를 통해, 실시 예는 상기 회로 패턴층(120)의 물리적 및/또는 전기적 신뢰성을 더욱 향상시킬 수 있다. 나아가, 실시 예는 상기 패임 깊이를 최소화함에 의해 전자 이동(electromigration)에 의해 수지상정(dendrite)이 형성되는 것을 효율적으로 방지할 수 있다.
한편, 제1 실시 예의 회로 기판(100)의 상기 제2 회로 패턴층(130)은 상기 제1 회로 패턴층(120)에 대응하게, 제1 금속층(131) 및 제2 금속층(132)을 포함할 수 있다. 제1 실시 예의 회로 기판(100)의 제2 회로 패턴층(130)의 제1 금속층(131)은 상기 제1 회로 패턴층(120)의 제1 금속층(121)에 대응한다. 또한, 제1 실시 예의 회로 기판(100)의 제2 회로 패턴층(130)의 제2 금속층(132)은 상기 제1 회로 패턴층(120)의 제2 금속층(122)에 대응한다. 이에 따라, 제1 실시 예의 회로 패턴층(120)의 제2 회로 패턴층(120)은 상기 설명한 제1 회로 패턴층(120)의 특징을 그대로 포함할 수 있다. 따라서 제1 실시 예의 상기 제2 회로 패턴층(130)에 대한 구체적인 설명은 생략한다.
제1 실시 예의 회로 기판(100)은 관통 전극(140)을 포함할 수 있다. 상기 관통 전극(140)은 상기 절연층(110)을 관통할 수 있다. 바람직하게, 상기 관통 전극(140)은 상기 제1 회로 패턴층(120)과 제2 회로 패턴층(130) 사이를 전기적으로 연결하도록 상기 절연층(110)을 관통할 수 있다.
상기 관통 전극(140)은 상기 절연층(110)을 관통하는 관통 홀 내부를 전도성 물질로 충진하여 형성할 수 있다.
상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있다. 또한, 상기 관통 홀이 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있다. 또한, 상기 관통 홀이 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용할 수 있다.
상기 관통 전극(140)은 복수의 금속층을 포함한다.
상기 관통 전극(140)은 제1 금속층(141) 및 제2 금속층(142)을 포함한다. 상기 관통 전극(140)의 제1 금속층(141)은 상기 제1 회로 패턴층(120)의 제1 금속층(141)에 대응할 수 있다. 또한, 상기 관통 전극(140)의 제2 금속층(142)은 상기 제1 회로 패턴층(120)의 제2 금속층(122)에 대응할 수 있다. 이에 따라, 상기 관통 전극(140)의 제1 금속층(141) 및 제2 금속층(142)에 대한 구체적인 설명은 생략한다.
상기 관통 전극(140)의 제1 금속층(141)은 상기 설명한 바와 같이 상기 관통 전극(140)의 제2 금속층(142)을 구성하는 다른 금속을 포함한다. 나아가, 상기 관통 전극(140)이 제1 금속층(141)은 서로 다른 복수의 금속을 포함하는 2원계 합금 또는 3원계 합금일 수 있다. 이에 따라, 실시 예는 상기 관통 전극(140)을 형성하기 위한 상기 관통 홀 내부의 도금 공정에서의 공정성을 향상시킬 수 있다. 예를 들어, 상기 관통 전극(140)을 구성하는 제1 금속층(141)은 비저항 값이 서로 다른 복수의 금속 물질을 포함한다. 따라서, 실시 예는 상기 관통 전극(140)의 제2 금속층(142)을 도금하는 공정에서의 석출 속도를 용이하게 조절할 수 있다. 따라서, 실시 예는 상기 관통 홀을 도금하는 공정에서 도금이 되지 않은 비어 있는 공간인 보이드를 제거할 수 있다. 이를 통해, 실시 예는 상기 관통 전극(140)의 물리적 및/또는 전기적 신뢰성을 더욱 향상시킬 수 있다.
한편, 제1 실시 예의 회로 기판은 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)이 각각 제1 금속층(121, 131) 및 제2 금속층(122, 132)을 포함하는 것에 의해, 미세 패턴의 구현이 가능하다.
예를 들어, 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130) 각각은 초미세화 패턴일 수 있다. 예를 들어, 제1 회로 패턴층(120) 및 제2 회로 패턴층(130) 각각은 5㎛ 이하의 선폭을 가질 수 있다. 예를 들어, 제1 회로 패턴층(120) 및 제2 회로 패턴층(130) 각각은 3㎛ 이하의 선폭을 가질 수 있다. 예를 들어, 제1 회로 패턴층(120) 및 제2 회로 패턴층(130) 각각은 2㎛ 이하의 선폭을 가질 수 있다. 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130) 각각은 5㎛ 이하의 간격을 가질 수 있다. 상기 간격은 동일층에 배치된 회로 패턴층의 트레이스들 사이의 이격 간격을 의미할 수 있고, 이와 다르게 패드들 사이의 이격 간격을 의미할 수 있으며, 이와 다르게 패드와 트레이스 사이의 이격 간격을 의미할 수 있다. 예를 들어, 제1 회로 패턴층(120) 및 제2 회로 패턴층(130) 각각은 3㎛ 이하의 간격을 가질 수 있다. 예를 들어, 제1 회로 패턴층(120) 및 제2 회로 패턴층(130) 각각은 2㎛ 이하의 간격을 가질 수 있다.
바람직하게, 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130) 각각은 1㎛ 내지 5㎛의 선폭을 가질 수 있다. 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130) 각각은 1.2㎛ 내지 3㎛의 범위의 선폭을 가질 수 있다. 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130) 각각은 1.5㎛ 내지 2㎛의 범위의 선폭을 가질 수 있다. 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130) 각각의 선폭이 1㎛보다 작으면, 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130) 각각의 저항이 증가하고, 이에 따른 반도체 소자와의 정상적인 통신이 어려울 수 있다. 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130) 각각의 선폭이 5㎛보다 크면, 제한된 공간 내에서 복수의 프로세서 칩 사이의 연결이 어려울 수 있다.
한편, 상기에서는 실시 예의 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)이 SAP 공정으로 제조됨에 따라 제1 금속층 및 제2 금속층을 포함하는 것으로 설명하였으나, 이에 한정되지는 않는다.
예를 들어, 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)은 MSAP 공정으로 제조될 수 있다. 따라서, 제1 회로 패턴층(120) 및 제2 회로 패턴층(130) 각각은 제1 금속층과 절연층 사이에 제3 금속층이 추가로 배치될 수 있다. 상기 제3 금속층은 절연층의 적층 시에 부착되어 있던 동박층일 수 있다.
한편, 제1 실시 예의 회로 기판(100)은 보호층을 포함할 수 있다.
예를 들어, 회로 기판(100)은 절연층(110) 상에 배치된 제1 보호층(150)을 포함할 수 있다. 예를 들어, 회로 기판(100)은 절연층(110) 하에 배치된 제2 보호층(160)을 포함할 수 있다.
상기 제1 보호층(150) 및 제2 보호층(160)은 레지스트(resist)층일 수 있다. 바람직하게, 상기 제1 보호층(150) 및 제2 보호층(160)은 유기 고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 상기 제1 보호층(150) 및 제2 보호층(160)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 상기 제1 보호층(150) 및 제2 보호층(160)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 상기 제1 보호층(150) 및 제2 보호층(160)은 포토솔더 레지스트층, 커버-레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.
상기 제1 보호층(150) 및 제2 보호층(160)의 각각의 두께는 1㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(150) 및 제2 보호층(160)의 각각의 두께는 1㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 제1 보호층(150) 및 제2 보호층(160)의 각각의 두께는 5㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(150) 및 제2 보호층(160)의 각각의 20㎛를 초과하면, 반도체 패키지의 두께가 증가할 수 있다. 상기 제1 보호층(150) 및 제2 보호층(160)의 각각의 두께가 1㎛ 미만이면, 절연층(110)의 표면 또는 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)의 표면이 안정적으로 보호되지 않고, 이에 의해 전기적 신뢰성 또는 물리적 신뢰성이 저하될 수 있다.
제1 실시 예의 회로 기판의 특징을 정리하면 다음과 같다.
제1 실시 예의 회로 기판은 절연층, 회로 패턴층 및 관통 전극을 포함한다.
상기 회로 패턴층은 제1 금속층 및 제2 금속층을 포함한다. 이때, 상기 제1 금속층은 절연층 상에 스퍼터링 공정으로 형성된다. 이에 의해 상기 회로 패턴층의 제1 금속층은 0.01㎛ 내지 0.5㎛ 사이의 범위의 두께를 가진다. 따라서, 실시 예는 회로 패턴층의 형성 공정에서 진행되는 상기 제1 금속층의 에칭량을 줄일 수 있다. 이에 의해 실시 예는 상기 제1 금속층의 에칭 시에 상기 회로 패턴층의 제2 금속층이 에칭되는 것을 방지할 수 있다. 그리고, 실시 예는 상기 제1 금속층과 함께 상기 제2 금속층이 에칭됨에 따라 발생하는 상기 회로 패턴층의 변형 문제를 해결할 수 있다. 나아가, 실시 예는 상기 회로 패턴층의 상면의 폭과 하면의 폭의 차이를 최소화할 수 있다. 또한, 실시 예는 상기 제2 금속층에 대응하는 상기 회로 패턴층의 하단 측부에 형성되는 패임 깊이를 최소화할 수 있다. 이를 통해, 실시 예는 상기 회로 패턴층의 전기적 신뢰성 및/또는 물리적 신뢰성을 향상시킬 수 있다. 또한, 상기 제1 금속층을 사용하는 것에 의해 상기 회로 패턴층의 미세화가 가능하다. 이를 통해 실시 예는 회로 집적도를 향상시킬 수 있다. 나아가, 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 슬림화 및 소형화를 달성할 수 있다.
한편, 상기 회로 패턴층의 제1 금속층은 상기 회로 패턴층의 제2 금속층과는 다른 금속을 포함한다. 예를 들어, 상기 회로 패턴층의 제1 금속층은 상기 제2 금속층을 구성하는 금속과는 다른 적어도 2개의 금속을 포함할 수 있다. 따라서, 실시 예는 상기 제1 금속층에 에칭 시에 상기 제2 금속층이 에칭되는 것을 더욱 방지할 수 있다. 따라서, 실시 예는 상기 회로 패턴층의 하단 측부에서의 패임 깊이를 더욱 줄일 수 있다. 이를 통해, 실시 예는 상기 회로 패턴층의 전기적 신뢰성 및/또는 물리적 신뢰성을 더욱 향상시킬 수 있다. 나아가, 실시 예는 상기 패임 깊이를 최소화하는 것에 의해, 회로 패턴의 전자 이동(electromigration)에 의해 수지상정(dendrite)이 형성되는 것을 방지할 수 있다.
한편, 상기 회로 기판의 관통 전극은 상기 회로 패턴층에 대응하는 제1 금속층 및 제2 금속층을 포함한다. 그리고, 상기 관통 전극의 제1 금속층은 상기 관통 전극의 제2 금속층과는 다른 적어도 2개의 금속을 포함한다. 즉, 관통 전극을 구성하는 제1 금속층은 비저항 값이 서로 다른 복수의 금속 물질을 포함한다. 따라서, 실시 예는 상기 관통 전극의 제2 금속층을 도금하는 공정에서의 석출 속도를 용이하게 조절할 수 있다. 따라서, 실시 예는 상기 관통 홀을 도금하는 공정에서 도금이 되지 않은 비어 있는 공간인 보이드를 제거할 수 있다. 이를 통해, 실시 예는 상기 관통 전극의 물리적 및/또는 전기적 신뢰성을 더욱 향상시킬 수 있다.
도 4는 제2 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 5는 도 4의 회로 패턴층의 층구조를 설명하기 위한 도면이다.
도 4를 참조하면, 제2 실시 예의 회로 기판(200)은 절연층(210), 제1 회로 패턴층(220), 제2 회로 패턴층(230), 관통 전극(240), 제1 보호층(250) 및 제2 보호층(260)을 포함할 수 있다.
이때, 제2 실시 예의 회로 기판(200)은 제1 실시 예의 회로 기판(100)과 유사한 구조를 가진다. 다만, 제1 실시 예의 회로 기판(100)은 최외층의 회로 패턴층이 모두 절연층의 상면 및 하면으로부터 돌출된 구조를 가졌다.
이와 다르게, 제2 실시 예의 회로 기판(200)은 ETS(Embedded Trace Substrate) 공법으로 제조될 수 있다. 이에 따라, 제2 실시 예의 회로 기판(200)은 최외층의 회로 패턴층 중 어느 하나의 회로 패턴층이 절연층에 매립된 구조를 가질 수 있다.
이하에서는 제2 실시 예의 회로 기판(200)에서, 제2 회로 패턴층(230)이 절연층(210) 내에 매립된 구조를 가지는 것으로 하여 설명한다.
한편, 제2 실시 예의 회로 기판(200)의 절연층(210), 제1 회로 패턴층(220), 관통 전극(240), 제1 보호층(250) 및 제2 보호층(260)은 제1 실시 예의 회로 기판(100)의 절연층(110), 제1 회로 패턴층(120), 관통 전극(140), 제1 보호층(150) 및 제2 보호층(160)과 실질적으로 동일하며, 이에 대한 상세한 설명은 생략한다.
제2 회로 패턴층(230)은 절연층(210)의 하면에 매립된다. 예를 들어, 상기 제2 회로 패턴층(230)의 상면은 상기 절연층(210)의 하면보다 높게 위치할 수 있다. 이에 따라, 상기 제2 회로 패턴층(230)의 측면의 적어도 일부는 상기 절연층(210)으로 덮일 수 있다. 바람직하게, 제2 회로 패턴층(230)의 측면은 전체적으로 상기 절연층(210)으로 덮일 수 있다. 예를 들어, 상기 제2 회로 패턴층(230)의 하면의 높이는, 상기 절연층(210)의 하면의 높이 이상이다.
바람직하게, 제2 실시 예의 회로 기판(200)에서의 상기 제2 회로 패턴층(230)의 하면의 높이는 상기 절연층(210)의 하면의 높이와 동일할 수 있다. 구체적으로, 상기 제2 회로 패턴층(230)의 하면은 상기 절연층(210)의 하면과 동일 평면 상에 위치할 수 있다. 여기에서, 동일 평면 상에 위치한다는 것은, 상기 제2 회로 패턴층(230)의 하면과 상기 절연층(210)의 하면 사이의 높이 차이가 1㎛ 이하, 0.8㎛ 이하, 또는 0.5㎛ 이하인 것을 의미할 수 있다.
바람직하게, 상기 제2 회로 패턴층(230)의 하면과 상기 절연층(210)의 하면 사이의 높이 차이는, 상기 제1 회로 패턴층(220)의 제1 금속층(221)의 두께보다 작을 수 있다.
이는, 상기 제2 회로 패턴층(230)을 제조하는데 사용된 시드층의 특징에 의해 달성될 수 있다.
제2 실시 예의 제2 회로 패턴층(230)의 층구조는 상기 제1 회로 패턴층(220)의 층구조와 다를 수 있다.
도 5를 참조하면, 제1 회로 패턴층(220)은 제1 금속층(221) 및 제2 금속층(222)을 포함한다. 제1 회로 패턴층(220)의 제1 금속층(221) 및 제2 금속층(222)은 제1 실시 예의 제1 회로 패턴층(120)의 제1 금속층(121) 및 제2 금속층(122)과 동일하다.
또한, 제2 실시 예의 회로 기판(200)의 관통 전극(240)은 제1 금속층(241) 및 제2 금속층(242)을 포함한다. 그리고 이는 제1 실시 예의 관통 전극(140)의 제1 금속층(141) 및 제2 금속층(142)과 동일하다.
다만, 제2 실시 예의 제2 회로 패턴층(230)은 1층으로 구성될 수 있다. 바람직하게, 제2 실시 예의 제2 회로 패턴층(230)은 제1 실시 예의 제2 회로 패턴층(130)에서의 제2 금속층(132)만을 포함할 수 있다. 이는, ETS 공법으로 제2 회로 패턴층(230)을 제조함에 따라, 상기 제1 실시 예의 제2 회로 패턴층(130)에서의 제1 금속층(131)은 최종적으로 제거되기 때문이다.
이때, 제2 실시 예의 제2 회로 패턴층(230)은 시드층으로, 상기 설명된 스퍼터링으로 형성된 니켈(Ni), 크롬(Cr) 및 티타늄(Ti)에서 선택되는 2원계 합금 또는, 니켈(Ni), 크롬(Cr), 티타늄(Ti) 및 구리(Cu)에서 선택되는 3원계 합금으로 형성될 수 있다.
따라서, 제2 실시 예의 제2 회로 패턴층(230)의 하면은 상기 절연층(210)의 하면과 실질적으로 동일 평면 상에 위치할 수 있다.
이는, 상기 제2 회로 패턴층(230)의 시드층을 제거하는 공정에서, 상기 시드층이 상기 2원계 합금 또는 3원계 합금을 포함하기 때문에 상기 제2 회로 패턴층(230)의 에칭은 최소화될 수 있기 때문이다.
즉, 제2 실시 예는 상기 제2 회로 패턴층(230)의 시드층을 에칭하는 공정에서, 상기 시드층만을 선택적으로 에칭하여 제거할 수 있으며, 이에 따라 상기 제2 회로 패턴층(230)의 하면에 리세스가 형성되는 것을 방지할 수 있다. 나아가, 제2 실시 예는 상기 제2 회로 패턴층(230)의 하면에 리세스가 형성된다고 하더라도, 상기 리세스의 깊이가 상기 제1 회로 패턴층(220)의 제1 금속층(221)의 두께보다 작도록 할 수 있다.
이에 따라, 제2 실시 예는 상기 제2 회로 패턴층(230) 상에 배치되는 접속부의 물리적 신뢰성을 향상시킬 수 있다.
즉, 회로 기판이 적용되는 반도체 패키지의 제품군에 따라, 상기 제2 회로 패턴층(230)은 미세화가 요구되지 않을 수 있다. 예를 들어, 상기 제2 회로 패턴층(230)은 전자 디바이스의 메인 보드와 연결되는 패드일 수 있다.
이때, 종래 기술이 ETS 공법을 적용하는 경우, 상기 제2 회로 패턴층의 시드층을 에칭하는 공정에서, 상기 제2 회로 패턴층의 하면의 일부도 함께 제거된다. 이에 따라, 종래 기술의 ETS 공법으로 제조된 회로 기판은 절연층의 하면과 상기 제2 회로 패턴층의 하면이 단차를 가지게 된다.
이때, 상기 제2 회로 패턴층 상에 솔더 볼과 같은 접속부가 배치되는 경우, 상기 단차만큼 솔더 볼의 높이 차이가 발생한다. 이에 따라, 복수의 제2 회로 패턴층 상에서의 접속부의 높이가 서로 다를 수 있고, 이에 의해 메인 보드와 같은 회부 기판과의 연결성이 저하될 수 있다. 그리고, 상기 단차가 존재하는 경우, 상기 단차만큼 상기 솔더 볼과 같은 접속부의 높이가 증가하고, 상기 증가하는 높이만큼 상기 접속부의 강도가 저하될 수 있다. 이에 의해 상기 외부 기판과이 접속 공정에서 상기 접속부가 무너지는 물리적 신뢰성 문제가 발생할 수 있다.
따라서, 제2 실시 예에서는 상기 제2 회로 패턴층(230)을 형성할 때, 시드층으로 상기 2원계 합금 또는 3원계 합금을 시드층으로 이용하기 때문에, 상기 제2 회로 패턴층(230)과 상기 절연층(210) 사이의 단차를 제거하거나, 상기 단차를 최소화할 수 있다. 이를 통해 실시 예는 회로 기판 및 반도체 패키지의 물리적 신뢰성 및 전기적 신뢰성을 더욱 향상시킬 수 있다.
도 6은 제3 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 7은 도 6의 회로 패턴층의 층구조를 설명하기 위한 도면이다.
도 6을 참조하면, 제3 실시 예의 회로 기판(300)은 절연층(310), 제1 회로 패턴층(320), 제2 회로 패턴층(330), 관통 전극(340), 제1 보호층(350) 및 제2 보호층(360)을 포함할 수 있다.
이때, 제3 실시 예의 회로 기판(300)은 제2 실시 예의 회로 기판(200)과 유사한 구조를 가진다. 다만, 제3 실시 예의 회로 기판(300)에 포함된 제2 회로 패턴층(330)의 하면에는 상기 제2 회로 패턴층(330)의 상면을 향하여 함몰된 리세스를 포함할 수 있다.
한편, 제3 실시 예의 회로 기판(300)의 절연층(310), 제1 회로 패턴층(320), 관통 전극(340), 및 제1 보호층(350)은 제1 및 제2 실시 예의 회로 기판(100, 200)에서의 대응 구성과 실질적으로 동일하다. 이에 따라 이에 대한 상세한 설명은 생략한다.
제2 회로 패턴층(330)은 절연층(310)의 하면에 매립된다. 예를 들어, 상기 제2 회로 패턴층(330)의 상면은 상기 절연층(310)의 하면보다 높게 위치할 수 있다. 이에 따라, 상기 제2 회로 패턴층(330)의 측면의 적어도 일부는 상기 절연층(310)으로 덮일 수 있다. 바람직하게, 제2 회로 패턴층(330)의 측면은 전체적으로 상기 절연층(310)으로 덮일 수 있다.
또한, 제3 실시 예의 회로 기판(300)에서의 상기 제2 회로 패턴층(330)의 하면은 상기 절연층(310)의 하면보다 높게 위치할 수 있다.
구체적으로, 상기 제2 회로 패턴층(330)의 하면에는 상기 제2 회로 패턴층(330)의 상면을 향하여 함몰된 리세스(330R)를 포함할 수 있다. 상기 리세스(330R)의 깊이는 상기 제1 회로 패턴층(320)의 제1 금속층(321)의 두께보다 클 수 있다. 바람직하게, 상기 제2 회로 패턴층(330)의 하면과 상기 절연층(310)의 하면 사이의 높이 차이는 상기 제1 회로 패턴층(320)의 제1 금속층(321)의 두께보다 클 수 있다.
예를 들어, 상기 리세스(330R)의 깊이는 1㎛ 내지 8㎛의 범위를 만족할 수 있다. 바람직하게, 상기 리세스(330R)의 깊이는 2㎛ 내지 7㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 리세스(330R)의 깊이는 2.5㎛ 내지 6.5㎛의 범위를 만족할 수 있다.
이는, 제2 실시 예와는 다르게, 제3 실시 예에서는 상기 제2 회로 패턴층(330)을 제조할 때, 상기 2원계 합금 또는 상기 3원계 합금이 아닌, 구리를 포함하는 화학동도금층을 이용하는 것에 의해 달성될 수 있다.
제1 회로 패턴층(320)은 제1 금속층(321) 및 제2 금속층(322)을 포함한다. 또한, 관통 전극(340)은 제1 금속층(341) 및 제2 금속층(342)을 포함한다.
다만, 제3 실시 예의 제2 회로 패턴층(330)은 1층으로 구성될 수 있다. 바람직하게, 제3 실시 예의 제2 회로 패턴층(330)은 제1 실시 예의 제2 회로 패턴층(130)에서의 제2 금속층(132)만을 포함할 수 있다.
이때, 제3 실시 예의 제2 회로 패턴층(330)은 상기 2원계 합금 또는 3원계 합금이 아닌 구리(Cu)를 포함하는 화학동도금층을 시드층으로 이용한다.
따라서, 제3 실시 예의 제2 회로 패턴층(330)의 하면은 상기 절연층(310)의 하면과 단차를 가질 수 있다.
이는, 상기 제2 회로 패턴층(330)의 시드층을 제거하는 공정에서, 상기 시드층과 함께 상기 제2 회로 패턴층(320)의 하면의 일부도 함께 제거하여 일정 깊이의 리세스(330R)를 형성하는 것에 의해 달성될 수 있다.
제2 실시 예의 제2 회로 패턴층(230)은 메인 보드와 연결되는 접속부가 배치되는 부분이었다.
이와 다르게, 제3 실시 예의 제2 회로 패턴층(330)은 로직 칩과 같은 반도체 소자가 연결되는 패드일 수 있다. 그리고 제3 실시 예의 제2 회로 패턴층(330)은 상기 반도체 소자와의 연결을 위해 미세화가 요구된다.
이때, 상기 제2 회로 패턴층(330)의 패드의 미세화에 의해, 상기 제2 회로 패턴층(330)의 패드에 대응하게 제2 보호층(360)에 개구를 형성하기 어려울 수 있다. 즉, 상기 제2 보호층(360)에는 복수의 개구가 형성된다. 이때, 상기 반도체 소자와 연결되는 제2 회로 패턴층(330)의 패드는 20㎛ 이하의 폭을 가진다. 이에 반하여, 상기 제2 보호층(360)에 형성 가능한 개구의 사이즈는 25㎛를 초과한다. 따라서, 상기 반도체 소자와 연결되는 제2 회로 패턴층(330)의 패드 상에는 상기 제2 보호층(360)을 배치하기 어려울 수 있다.
따라서, 상기 제2 보호층(360)은 상기 반도체 소자와 연결되는 제2 회로 패턴층(330)의 패드가 배치된 제1 영역(R1)을 전체적으로 오픈하는 제1 개구(360-1)를 포함한다. 또한, 상기 제2 보호층(360)은 상기 제1 영역(R1)을 제외한 제2 영역(R2)을 부분적으로 오픈하는 제2 개구(360-2)를 포함할 수 있다.
예를 들어, 상기 제2 보호층(360)은 상기 제1 영역(R1)에 배치된 제2 회로 패턴층(330)과 전체적으로 수직으로 중첩되는 제1 개구(360-1)를 포함한다. 또한, 상기 제2 보호층(360)은 상기 제2 영역(R2)에 배치된 제2 회로 패턴층(330)과 부분적으로 수직으로 중첩되는 제2 개구(360-2)를 포함한다.
이때, 상기 제1 영역(R1)에는 상기 제2 보호층(360)이 배치되지 않음에 따라, 상기 반도체 소자를 실장하기 위한 접속부의 배치 과정에서, 상기 접속부의 확산이 발생할 수 있다. 그리고, 상기 접속부의 확산이 발생하는 경우, 상기 접속부가 이웃하는 다른 패드나 트레이스와 연결되는 문제가 발생하고, 이에 의해 회로 쇼트와 같은 문제가 발생할 수 있다.
따라서, 제3 실시 예에서는 상기 반도체 소자와 연결되는 제2 회로 패턴층(330)의 경우, 제2 실시 예와는 다르게 상기 제2 회로 패턴층(330)의 하면에 일정 깊이의 리세스(330R)를 형성한다. 그리고, 상기 리세스(330R)는 상기 접속부의 확산을 방지하는 댐 기능을 할 수 있다.
한편, 제3 실시 예에서의 상기 제2 회로 패턴층(330)의 시드층으로 화학동도금층을 이용한다고 하였으나, 이에 한정되지 않는다.
예를 들어, 상기 제3 실시 예에서도 상기 제2 회로 패턴층(330)의 시드층으로 상기 2원계 합금 또는 3원계 합금을 이용할 수 있다. 이 경우, 제3 실시 예에서는 상기 제1 영역(R1)에 배치된 제2 회로 패턴층(330)에 리세스(330R)를 형성하기 위한 별도의 에칭 공정을 추가로 진행할 수 있다.
한편, 제2 실시 예에서는 제2 회로 패턴층(230)의 하면이 절연층(210)의 하면과 동일 평면 상에 위치한다고 하였고, 제3 실시 예에서는 제2 회로 패턴층(330)의 하면이 상기 절연층(210)의 하면보다 높게 위치한다고 하였으나, 이에 한정되지 않는다.
예를 들어, 또 다른 실시 예의 회로 기판의 제2 회로 패턴층은 상기 제2 실시 예의 제2 회로 패턴층과 제3 실시 예의 제2 회로 패턴층이 조합되어 구성될 수 있다.
예를 들어, 제3 실시 예의 회로 기판의 제2 회로 패턴층(330) 중 제1 영역(R1)에 배치되면서 상기 제2 보호층(360)의 제1 개구(360-1)와 수직으로 중첩되는 제2-1 회로 패턴에는, 상기 절연층(310)의 하면과 단차를 가지는 리세스(330R)가 형성될 수 있다.
이와 다르게, 제3 실시 예의 회로 기판의 제2 회로 패턴층(330) 중 제2 영역(R2)에 배치되면서, 상기 제2 보호층(360)의 제2 개구(360-2)와 수직으로 중첩되는 제2-2 회로 패턴의 하면은 상기 절연층(310)의 하면과 동일 평면 상에 위치하거나, 상기 제1 회로 패턴층의 제1 금속층의 두께보다 작은 단차가 형성될 수 있다.
그리고, 이와 같은 구조는 다음과 같은 방법으로 제조될 수 있다.
1) 상기 제2 회로 패턴층(330)을 형성하기 위해 사용된 시드층으로 상기 2원계 합금 또는 3원계 합금을 이용한다.
2) 회로 기판의 제조가 완료되면, 상기 시드층으로 사용된 2원계 합금 또는 3원계 합금을 에칭으로 제거한다.
3) 상기 2) 단계 이후의 상기 제2-1 패턴과 제2-2 패턴의 각각의 하면은 상기 절연층의 하면과 단차를 가지지 않는다.
4) 이후, 상기 제2-2 패턴 상에는 별도의 마스크를 배치하고, 상기 제2-1 패턴만을 선택적 에칭하여 상기 리세스(330R)를 형성한다.
따라서, 실시 예의 상기 제2 회로 패턴층은 위치에 따라 단차를 가지는 제2-1 패턴과 제2-2 패턴이 형성될 수 있다.
즉, 실시 예의 제2 회로 패턴층은 제1 영역에 배치된 제2-1 패턴과 제2 영역에 배치된 제2-2 패턴을 포함할 수 있다. 상기 제1 영역은 반도체 소자의 실장 영역일 수 있다. 그리고, 상기 제2 영역은 외부 기판과의 결합 영역일 수 있다. 이때, 실시 예는 상기 제2-1 패턴의 하면과 상기 제2-2 하면 사이에 단차가 형성되도록 한다. 예를 들어, 상기 제2-1 패턴의 하면은 상기 절연층의 하면보다 높게 위치할 수 있다. 그리고, 제2-2 패턴의 하면은 상기 절연층의 하면과 실질적으로 단차가 거의 없는 동일 평면 상에 위치할 수 있다. 따라서, 실시 예는 상기 제2-1 패턴에서의 접속부의 확산을 방지할 수 있다. 나아가, 실시 예는 상기 제2-2 패턴 상에 일정 두께 이상으로 형성되는 접속부들 사이의 높이 차이를 해결하면서, 상기 접속부의 강성을 향상시킬 수 있다.
- 반도체 패키지 -
도 8은 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 8을 참조하면, 실시 예의 반도체 패키지는 도 2 내지 도 7에 도시된 회로 기판 중 어느 하나의 회로 기판을 포함할 수 있다. 또한, 상기 회로 기판은 다층 구조를 가질 수 있다.
실시 예의 반도체 패키지는 제1 접속부(410)를 포함한다. 즉, 회로 패턴의 회로 패턴층은 반도체 소자(420)의 실장 영역에 대응하게 배치된 패드들을 포함한다. 이때, 상기 패드들은 이전 실시 예의 회로 기판에 포함된 제1 회로 패턴층을 의미할 수 있고, 이와 다르게 제2 회로 패턴층을 의미할 수 있다. 예를 들어, 제2 및 제3 실시 예가 조합된 회로 기판의 경우, 상기 패드들은 상기 설명된 제2 회로 패턴층의 제2-1 패턴을 의미할 수 있다.
상기 제1 접속부(410)는 육면체 형상을 가질 수 있다. 상기 제1 접속부(410)의 단면은 사각형 형상을 포함할 수 있다. 상기 제1 접속부(410)의 단면은 직사각형 또는 정사각형을 포함할 수 있다. 예를 들어, 상기 제1 접속부(410)는 구형 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(410)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(410)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 상기 제1 접속부(410)의 단면 형상은 일측면에서 평면이고, 다른 일측면에서 곡면일 수 있다. 상기 제1 접속부(410)는 솔더 볼일 수 있으나, 이에 한정되는 것은 아니다.
실시 예의 반도체 패키지는 상기 제1 접속부(410) 상에 배치된 구성을 포함한다. 상기 제1 접속부(410) 상에 배치된 구성은 반도체 소자일 수 있고, 이와 다르게 인터포저일 수 있다. 이하에서는 상기 제1 접속부(410) 상에 배치된 구성이 반도체 소자(420)인 것으로 하여 설명한다.
상기 반도체 소자(420)는 로직 칩일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 반도체 소자(420)는 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 어플리케이션 프로세서(AP) 칩일 수 있다. 상기 반도체 소자(420)는 하면에 단자(425)를 포함한다. 그리고, 상기 반도체 소자(420)의 단자(425)는 상기 제1 접속부(410)를 통해 상기 회로 기판의 회로 패턴층에 연결된다.
또한, 반도체 패키지는 언더필(430)을 포함할 수 있다. 상기 언더필(430)은 상기 회로 기판 상에서 상기 반도체 소자(420)의 주위를 덮으며 배치될 수 있다. 다만, 상기 언더필(430)은 선택적으로 생략될 수 있을 것이다. 예를 들어, 반도체 패키지는 상기 언더필(430)이 생략되면서, 상기 언더필(430)의 기능을 몰딩층(450)에서 수행할 수도 있을 것이다.
상기 반도체 패키지는 제2 접속부(440)를 포함할 수 있다. 상기 제2 접속부(440)는 상기 회로 기판의 회로 패턴층 상에 배치된다. 예를 들어, 제2 및 제3 실시 예가 조합된 회로 기판의 경우, 상기 제2 접속부(440)는 상기 설명된 제2 회로 패턴층의 제2-2 패턴 상에 배치될 수 있다.
상기 제2 접속부(440)는 범프일 수 있다. 일 예로, 상기 제2 접속부(440)는 솔더 범프일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 접속부(440)는 포스트 범프일 수 있다. 예를 들어, 상기 제2 접속부(440)는 구리 포스트 및 상기 구리 포스트 상에 배치된 솔더 범프를 포함할 수 있다. 상기 제2 접속부(440)의 상면은 상기 반도체 소자(420)의 상면보다 높게 위치할 수 있다. 이를 통해, 상기 제2 접속부(440) 상에 배치되는 외부 기판(500)의 결합 공정에서 상기 반도체 소자(420)가 손상되는 것을 방지할 수 있다.
상기 반도체 패키지는 몰딩층(450)을 포함할 수 있다. 상기 몰딩층(450)은 상기 회로 기판 상에 배치된 구성들을 몰딩할 수 있다.
상기 몰딩층(450)은 EMC(Epoxy Mold Compound)일 수 있으나, 이에 한정되는 것은 아니다. 상기 몰딩층(450)은 저유전율을 가질 수 있다. 예를 들어, 상기 몰딩층(450)의 유전율(Dk)은 0.2 내지 10일 수 있다. 예를 들어, 상기 몰딩층(450)의 유전율(Dk)은 0.5 내지 8일 수 있다. 예를 들어, 상기 몰딩층(450)의 유전율(Dk)은 0.8 내지 5일 수 있다. 이에 따라, 실시 예에서는 상기 몰딩층(450)이 저유전율을 가지도록 하여, 상기 반도체 소자(420)에서 발생하는 열의 방열 특성을 높일 수 있다. 상기 몰딩층(450)은 개구를 포함할 수 있다. 예를 들어, 상기 몰딩층(450)은 상기 제2 접속부(440)의 상면과 수직 방향으로 중첩되는 개구를 포함할 수 있다.
반도체 패키지는 제3 접속부(460)를 포함한다.
상기 제3 접속부(460)는 상기 회로 기판의 최하측에 배치된 회로 패턴층 하에 배치될 수 있다. 상기 제3 접속부(460)는 실시 예의 반도체 패키지를 별도의 외부 기판(예를 들어, 전자 디바이스의 메인 보드)에 연결하기 위한 솔더일 수 있으나, 이에 한정되는 것은 아니다.
반도체 패키지는 외부 기판(500)을 포함한다. 상기 외부 기판(500)은 실시 예의 회로 기판과 결합되는 별도의 기판을 의미할 수 있다. 예를 들어, 상기 회로 기판에 배치된 반도체 소자(420)는 CPU나 GPU와 같은 로직 칩일 수 있고, 상기 외부 기판(500)은 상기 로직 칩과 연결되는 메모리 칩이 배치된 메모리 기판을 의미할 수 있다. 상기 외부 기판(500)은 메모리 칩에 대응하는 반도체 소자(420)가 배치된 메모리 기판과 상기 회로 기판 사이를 연결하는 인터포저일 수 있다.
상기 외부 기판(500)은 절연층(510), 회로층(520), 관통 전극(530), 상부 보호층(540) 및 하부 보호층(550)을 포함할 수 있다. 그리고, 상기 외부 기판(500)은 제4 접속부(560)를 포함할 수 있다. 상기 제4 접속부(560)는 상기 외부 기판(500) 과 상기 제3 접속부(440) 사이에 배치될 수 있다.
또한, 반도체 패키지는 제5 접속부(610)를 포함할 수 있다. 제5 접속부(610)는 상기 외부 기판(500) 상에 배치될 수 있다.
반도체 패키지는 반도체 소자(620)를 포함할 수 있다. 상기 반도체 소자(620)는 상기 제5 접속부(610)를 통해 상기 외부 기판(500) 상에 실장될 수 있다. 상기 반도체 소자(620)는 메모리 칩일 수 있으나, 이에 한정되는 것은 아니다. 상기 반도체 소자(620)의 단자(625)는 상기 제5 접속부(610)를 통해 상기 외부 기판(500)과 전기적으로 연결될 수 있다. 이때, 상기 반도체 소자(620)가 플립칩 방식으로 실장되는 것으로 도시하였으나, 이에 한정되는 않는다. 상기 반도체 소자(620)는 스택 메모리 칩일 수 있고, 이에 따라 별도의 와이어와 같은 연결부재를 통해 상기 외부 기판(500)과 전기적으로 연결될 수 있다.
-제조 방법-
이하에서는 실시 예에 따른 회로 기판의 제조 방법에 대해 설명하기로 한다.
구체적으로, 이하에서는 도 4 및 도 6에 도시된 회로 기판의 제조 방법에 대해 설명하기로 한다. 다만, 이하에서 설명되는 제조 방법에 기초하여, 도 2에 도시된 회로 기판을 제조할 수도 있을 것이다.
도 9 내지 도 26은 실시 예의 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
도 9를 참조하면, 실시 예에서는 ETS 공법으로 회로 기판을 제조하기 위한 기초 자재를 준비할 수 있다.
예를 들어, 실시 예에서는 캐리어 절연층(711) 및 상기 캐리어 절연층(711)의 적어도 일면에 동박층(712)이 배치된 캐리어 보드(710)를 준비할 수 있다. 이때, 상기 동박층(712)은 상기 캐리어 절연층(711)의 제1면 및 제2면 중 어느 하나의 면에만 배치될 수 있고, 이와 다르게 양면에 모두 배치될 수 있다. 예를 들어, 상기 동박층(712)은 캐리어 절연층(711)의 일면에만 배치되고, 그에 따라 상기 일면에서만 회로 기판의 제조를 위한 ETS 공정을 진행할 수 있다. 이와 다르게, 상기 동박층(712)은 상기 캐리어 절연층(711)의 양면에 모두 배치될 수 있고, 그에 따라 상기 캐리어 보드(710)의 양면에서 회로 기판의 제조를 위한 ETS 공정을 동시에 진행할 수 있다. 이와 같은 경우, 한 번에 2개의 회로 기판을 제조할 수 있다.
상기 동박층(712)은 상기 캐리어 절연층(711)에 무전해 도금을 하여 형성될 수 있다. 이와 다르게, 상기 캐리어 절연층(711) 및 동박층(712)은 CCL(Copper Clad Laminate)일 수 있다.
이하에서는 상기 캐리어 보드(710)의 상측에서만 회로 기판을 제조하는 것으로 하여 설명한다. 다만, 실시 예는 이에 한정되지 않으며, 상기 캐리어 보드(710)의 하측에서도 회로 기판을 제조할 수 있을 것이다.
다음으로, 도 10을 참조하면, 실시 예는 동박층(712) 상에 제2 회로 패턴층(230)을 제조하는데 사용될 시드층(720)을 형성하는 공정을 진행할 수 있다. 상기 시드층(720)은 스퍼터링 공정을 통해 형성될 수 있다. 바람직하게, 상기 시드층(720)은 니켈(Ni), 크롬(Cr) 및 티타늄(Ti) 중에서 선택되는 2원계 합금 또는 니켈(Ni), 크롬(Cr), 티타늄(Ti) 및 구리(Cu) 중에서 선택되는 3원계 합금으로 형성될 수 있다.
다음으로, 도 11을 참조하면, 실시 예는 상기 시드층(720) 상에 제1 드라이 필름(730)을 형성한다. 이때, 상기 제1 드라이 필름(730)은 상기 시드층(720)의 상면의 전체를 덮으며 배치될 수 있다. 다음으로, 실시 예에서는 상기 형성된 제1 드라이 필름(720)을 노광 및 현상할 수 있다.
구체적으로, 실시 예에서는 상기 제1 드라이 필름(730)을 노광 및 현상하여, 상기 시드층(720)의 표면 중 제2 회로 패턴층(230)이 형성될 영역과 수직 방향으로 중첩되는 개구부를 형성하는 공정을 진행할 수 있다. 상기 제1 드라이 필름(730)의 개구부는 상기 시드층(720)의 표면에서, 제2 회로 패턴층(230)이 형성될 영역에 대응하게 형성될 수 있다. 이때, 실시 예에서는 상기 노광 및 현상을 통해 개구부가 형성된 제1 드라이 필름(730)을 경화시키는 공정을 진행할 수 있다.
상기 제1 드라이 필름(730)의 경화는, 자외선을 이용한 경화와 적외선을 이용한 경화를 포함할 수 있다.
예를 들어, 실시 예에서는 상기 제1 드라이 필름(730)을 5mV 내지 100mV 사이의 범위의 자외선을 이용하여 경화시킬 수 있다. 이와 다르게, 실시 예에서는 상기 제1 드라이 필름(730)을 적외선 열 경화(curing)할 수 있다.
상기와 같이, 실시 예에서는 상기 제1 드라이 필름(730)을 경화하는 공정을 추가로 진행함으로써, 상기 시드층(720)과 상기 제1 드라이 필름(730) 사이의 접합력을 향상시킬 수 있다. 이에 따라, 실시 예에서는 상기 제1 드라이 필름(730)과 상기 시드층(720)의 접합력 향상에 따라, 상기 제2 회로 패턴층(230)의 초미세화가 가능하다. 예를 들어, 실시 예에서는 상기 제1 드라이 필름(730)을 경화하는 공정을 추가로 진행하는 것에 의해, 상기 제2 회로 패턴층(230)의 트레이스의 선폭 및 간격을 줄일 수 있다. 나아가, 실시 예에서는 상기 제1 드라이 필름(730)을 경화하는 공정을 추가로 진행하는 것에 의해, 상기 제2 회로 패턴층(230)의 트레이스의 선폭보다 상기 트레이스들 사이의 간격을 더 작게 형성하는 것이 가능하다.
다음으로, 도 12를 참조하면, 실시 예에서는 상기 시드층(720)을 이용하여 전해 도금을 진행하여 상기 경화된 제1 드라이 필름(730)의 개구부 내에 도금층을 형성하여, 제2 회로 패턴층(230)을 형성하는 공정을 진행할 수 있다.
다음으로, 실시 예는 상기 제2 회로 패턴층(230)이 형성됨에 따라 상기 제1 드라이 필름(730)을 제거하는 공정을 진행할 수 있다.
다음으로, 도 13을 참조하면, 실시 예는 상기 시드층(720) 상에 상기 제2 회로 패턴층(230)을 덮는 절연층(210)을 형성하는 공정을 진행한다. 이때, 상기 절연층(210)의 상면에는 금속층(211)이 배치될 수 있다. 상기 금속층(211)은 상기 절연층(210)의 평탄도를 높이면서, 상기 절연층(210)의 접합성을 향상시키는 기능을 할 수 있다.
다음으로, 도 14를 참조하면 실시 예는 상기 절연층(210)을 관통하는 관통 홀(VH)을 형성하는 공정을 진행할 수 있다. 상기 관통 홀(VH)은 상기 절연층(210)과 함께 상기 금속층(211)을 관통할 수 있다.
다음으로, 도 15를 참조하면, 실시 예는 상기 절연층(210) 상에 배치된 금속층(211)을 제거하는 공정을 진행할 수 있으나 이에 한정되는 것은 아니다.
예를 들어, SAP 공법으로 회로 패턴층을 제조하는 경우, 상기 금속층(211)은 제거될 수 있다. 이에 반하여 MSAP 공법으로 회로 패턴층을 제조하는 경우, 상기 금속층(211)이 배치된 상태에서 이하의 설명의 공정을 진행할 수 있을 것이다.
다음으로, 도 16을 참조하면, 실시 예는 상기 절연층(210)의 상면 및 상기 관통 홀(VH)의 내벽이 제1 회로 패턴층(220)의 제1 금속층(221) 및 관통 전극(240)의 제1 금속층(241)에 대응하는 스퍼터링층(M1)을 형성하는 공정을 진행할 수 있다. 상기 스퍼터링층(M1)은 스퍼터링 공정을 통해 형성되며, 상기 설명된 2원계 합금 또는 3원계 합금을 포함할 수 있다.
다음으로, 도 17을 참조하면, 실시 예는 상기 스퍼터링층(M1) 상에 제2 드라이 필름(740)을 형성하는 공정을 진행할 수 있다. 이때, 상기 제2 드라이 필름(740)은 상기 제1 회로 패턴층(220) 및 관통 전극(240)의 형성 위치에 대응하는 개구부를 포함할 수 있다.
다음으로, 도 18을 참조하면, 실시 예는 상기 스퍼터링층(M1)을 시드층으로 전해 도금을 진행하여, 상기 제2 드라이 필름(740)의 개구부 및 상기 관통 홀(VH)을 채우는 전해도금층(M2)을 형성하는 공정을 진행할 수 있다. 상기 전해도금층(M2)은 상기 제1 회로 패턴층(220)의 제2 금속층(222) 및 상기 관통 전극(240)의 제2 금속층(242)에 대응할 수 있다.
다음으로, 도 19를 참조하면, 실시 예는 상기 전해도금층(M2)이 형성됨에 따라 상기 제2 드라이 필름(740)을 제거하는 공정을 진행할 수 있다.
다음으로, 도 20을 참조하면, 실시 예는 상기 스퍼터링층(M1) 중 상기 전해도금층(M2)과 수직으로 중첩되지 않는 영역을 에칭하는 공정을 진행할 수 있다. 이에 따라, 실시 예는 상기 스퍼터링층(M1) 및 상기 전해도금층(M2)을 각각 포함하는 제1 회로 패턴층(220) 및 관통 전극(240)을 형성할 수 있다.
다음으로, 도 21을 참조하면, 실시 예는 상기 캐리어 보드(710)를 제거하는 공정을 진행할 수 있다.
이후, 도 22를 참조하면, 실시 예는 상기 시드층(720)을 제거하는 공정을 진행할 수 있다. 이때, 상기 시드층(720)은 상기 설명한 바와 같이, 2원계 합금 또는 3원계 합금으로 형성된다. 이에 따라 상기 시드층(720)을 제거하는 과정에서, 상기 제2 회로 패턴층(230)은 제거되지 않을 수 있다. 따라서, 상기 제2 회로 패턴층(230)의 하면은 상기 절연층(210)의 하면과 실질적으로 동일 평면 상에 위치할 수 있다.
다음으로, 도 23을 참조하면, 실시 예는 상기 절연층(210) 상에 제1 보호층(250)을 형성하고, 상기 절연층(210) 하에 제2 보호층(260)을 형성하는 공정을 진행할 수 있다.
한편, 실시 예는 상기 제1 보호층(250) 및 제2 보호층(260)을 형성하기 이전에, 상기 제2 회로 패턴층(230) 중 반도체 소자(420)가 실장된 제2-1 패턴을 추가 에칭하는 공정을 진행할 수 있다. 이때, 상기 제2 회로 패턴층(230) 중 상기 제2-1 패턴을 제외한 제2-2 패턴 상에는 마스크가 형성될 수 있다. 이에 따라 실시 예는 상기 제2-1 패턴의 하면에만 선택적으로 리세스(330R)를 형성할 수 있다.
한편, 도 24를 참조하면, 실시 예는 스퍼터링 방식에 의한 상기 2원계 합금 또는 3원계 합금이 아닌 화학동도금 방식으로 시드층(820)을 형성할 수 있다.
다음으로, 실시 예는 도 11 내지 도 20에 도시된 공정을 진행할 수 있다.
이후, 도 25를 참조하면 실시 예는 상기 시드층(820)을 제거하는 공정을 진행할 수 있다. 이때, 상기 시드층(820)은 상기 제2 회로 패턴층(330)과 동일한 구리를 포함한다. 이에 따라 상기 시드층(820)을 에칭으로 제거하는 공정에서 상기 제2 회로 패턴층(330)의 하면의 일부도 함께 제거된다. 따라서, 상기 제2 회로 패턴층(330)의 하면에는 일정 깊이의 리세스(330R)가 형성될 수 있다.
한편, 상술한 발명의 특징을 갖는 회로기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 회로기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (16)

  1. 절연층; 및
    상기 절연층 상에 배치된 회로 패턴층을 포함하고,
    상기 회로 패턴층은,
    상기 절연층 상에 배치된 제1 금속층; 및
    상기 제1 금속층 상에 배치된 제2 금속층을 포함하고,
    상기 제1 금속층은,
    상기 제2 금속층을 구성하는 금속과는 다른 금속을 포함하고,
    상기 제1 금속층은, 니켈(Ni), 크롬(Cr) 및 티타늄(Ti) 중 적어도 하나를 포함하고,
    상기 제2 금속층은 구리(Cu)를 포함하며,
    상기 회로 패턴층의 상면의 폭은 상기 회로 패턴층의 하면의 폭의 95% 내지 105%의 범위를 만족하는,
    회로 기판.
  2. 제1항에 있어서,
    상기 제1 금속층은,
    니켈(Ni), 크롬(Cr) 및 티타늄(Ti) 중에서 선택되는 2개의 금속의 2원계 합금 또는 니켈(Ni), 크롬(Cr), 티타늄(Ti) 및 구리(Cu) 중에서 선택되는 3개의 금속의 3원계 합금인,
    회로 기판.
  3. 제1항에 있어서,
    상기 제2 금속층의 상면의 폭과 상기 제2 금속층의 하면의 폭의 차이는 1㎛ 이하인,
    회로 기판.
  4. 제3항에 있어서,
    상기 제2 금속층의 상면의 폭과 상기 제2 금속층의 하면의 폭의 차이는 상기 제1 금속층의 두께보다 작은,
    회로 기판.
  5. 제1항에 있어서,
    상기 제1 금속층의 일측단과 상기 제2 금속층의 일측단 사이의 수평 거리는 1㎛ 이하이고,
    상기 제1 금속층의 일측단은,
    상기 제1 금속층에서 최소 폭을 가지는 영역의 일측단이고,
    상기 제2 금속층의 일측단은,
    상기 제2 금속층에서 최대 폭을 가지는 영역의 일측단인,
    회로 기판.
  6. 제5항에 있어서,
    상기 수평 거리는 상기 제1 금속층의 두께보다 작은,
    회로 기판.
  7. 제4항 또는 제6항에 있어서,
    상기 제1 금속층의 두께는 0.01㎛ 내지 0.5㎛의 범위를 만족하는,
    회로 기판.
  8. 제2항에 있어서,
    상기 회로 패턴층은,
    상기 절연층의 상면에 배치된 제1 회로 패턴층; 및
    상기 절연층의 하면에 배치된 제2 회로 패턴층을 포함하고,
    상기 제1 및 제2 회로 패턴층 각각은 상기 제1 및 제2 금속층을 포함하는,
    회로 기판.
  9. 제2항에 있어서,
    상기 회로 패턴층은,
    상기 절연층의 상면에 배치된 제1 회로 패턴층; 및
    상기 절연층의 하면에 매립되고, 상기 제1 회로 패턴층과 다른 층 구조를 가지는 제2 회로 패턴층을 포함하고,
    상기 제1 회로 패턴층은, 상기 제1 및 제2 금속층을 포함하고,
    상기 제2 회로 패턴층은 상기 제2 금속층을 포함하는,
    회로 기판.
  10. 제8항 또는 제9항에 있어서,
    상기 절연층을 관통하고, 상기 제1 및 제2 회로 패턴층 중 적어도 하나와 연결된 관통 전극을 포함하고,
    상기 관통 전극은,
    상기 절연층을 관통하는 관통 홀의 내벽에 배치되고, 상기 제1 회로 패턴층의 상기 제1 금속층에 대응하는 상기 관통 전극의 제1 금속층과,
    상기 관통 전극의 상기 제1 금속층 상에 배치되고, 상기 제1 회로 패턴층의 상기 제2 금속층에 대응하는 상기 관통 전극의 제2 금속층을 포함하는,
    회로 기판.
  11. 제9항에 있어서,
    상기 절연층의 하면에 배치된 제2 보호층을 포함하고,
    상기 제2 회로 패턴층은 최외층의 회로 패턴층이고,
    상기 제2 보호층은 상기 제2 회로 패턴층의 하면을 노출하는 개구를 포함하는,
    회로 기판.
  12. 제11항에 있어서,
    상기 제2 회로 패턴층의 하면은 상기 절연층의 하면과 동일 평면상에 위치하는,
    회로 기판.
  13. 제11항에 있어서,
    상기 제2 회로 패턴층의 하면과 상기 절연층의 하면은 단차를 가지고,
    상기 단차는 상기 제1 회로 패턴층의 상기 제1 금속층의 두께보다 작고,
    상기 제1 금속층의 두께는 0.01㎛ 내지 0.5㎛의 범위를 만족하는,
    회로 기판.
  14. 제11항에 있어서,
    상기 제2 보호층은,
    상기 절연층의 하면의 제1 영역과 전체적으로 수직으로 중첩되는 제1 개구; 및
    상기 절연층의 하면의 제2 영역과 부분적으로 수직으로 중첩되는 제2 개구를 포함하고,
    상기 제2 회로 패턴층은,
    상기 제1 개구와 수직으로 중첩되는 복수의 제2-1 패턴과,
    상기 제2 개구와 수직으로 중첩되는 적어도 하나의 제2-2 패턴을 포함하고,
    상기 제2-1 패턴의 하면은, 상기 제2-2 패턴의 하면보다 높게 위치하는,
    회로 기판.
  15. 제14항에 있어서,
    상기 복수의 제2-1 패턴은 반도체 소자의 단자와 연결되는 패드이고,
    상기 적어도 하나의 제2-2 패턴은 외부 기판과 결합되는 패드이며,
    상기 제2-1 패턴의 하면은 상기 절연층의 하면보다 높게 위치하고,
    상기 제2-2 패턴의 하면은 상기 제2-1 패턴의 하면보다 낮게 위치하는,
    회로 기판.
  16. 절연층;
    상기 절연층 상에 배치된 회로 패턴층;
    상기 절연층 상에 배치되고, 개구를 포함하는 보호층;
    상기 회로 패턴층 중 상기 보호층의 개구와 수직으로 중첩된 패드 상에 배치된 접속부;
    상기 접속부 상에 배치된 반도체 소자; 및
    상기 절연층 상에 배치되고, 상기 접속부 및 상기 반도체 소자를 몰딩하는 몰딩층을 포함하고,
    상기 회로 패턴층은,
    상기 절연층 상에 배치된 제1 금속층; 및
    상기 제1 금속층 상에 배치된 제2 금속층을 포함하고,
    상기 제1 금속층은 니켈(Ni), 크롬(Cr) 및 티타늄(Ti) 중에서 선택되는 2개의 금속의 2원계 합금 또는 니켈(Ni), 크롬(Cr), 티타늄(Ti) 및 구리(Cu) 중에서 선택되는 3개의 금속의 3원계 합금이고,
    상기 제2 금속층은 구리(Cu)를 포함하며,
    상기 제2 금속층의 상면의 폭과 상기 제2 금속층의 하면의 폭의 차이는 상기 제1 금속층의 두께보다 작고,
    상기 제1 금속층의 일측단과 상기 제2 금속층의 일측단 사이의 수평 거리는 상기 제1 금속층의 두께보다 작으며,
    상기 제1 금속층의 일측단은 상기 제1 금속층에서 최소 폭을 가지는 영역의 일측단이고,
    상기 제2 금속층의 일측단은 상기 제2 금속층에서 최대 폭을 가지는 영역의 일측단이며,
    상기 제1 금속층의 두께는 0.01㎛ 내지 0.5㎛의 범위를 만족하는,
    반도체 패키지.
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