KR20230040813A

KR20230040813A - 회로기판 및 이를 포함하는 패키지 기판

Info

Publication number: KR20230040813A
Application number: KR1020210124366A
Authority: KR
Inventors: 김상일; 라세웅; 이기한
Original assignee: 엘지이노텍 주식회사
Priority date: 2021-09-16
Filing date: 2021-09-16
Publication date: 2023-03-23
Also published as: WO2023043188A1

Abstract

실시 예에 따른 회로 기판은 절연층; 상기 절연층 상에 배치되는 패드; 및 상기 절연층 상에 배치되고, 상기 패드와 수직으로 중첩되는 홈부를 포함하는 보호층을 포함하고, 상기 보호층은, 상기 홈부의 제1 파트를 포함하는 제1 부분과, 상기 제1 부분 상에 배치되고, 상기 제1 파트와 연결되는 상기 홈부의 제2 파트를 포함하는 제2 부분을 포함하고, 상기 홈부의 제2 파트의 폭은 상기 홈부의 제1 파트의 폭보다 크다.

Description

회로기판 및 이를 포함하는 패키지 기판{CIRCUIT BOARD AND PACKAGE SUBSTRATE HAVING THE SAME}

실시 예는 회로 기판 및 이를 포함하는 패키지 기판에 관한 것이다.

전자 부품의 소형화, 경량화 및 집적화가 가속화되면서, 회로의 선폭이 미세화되고 있다. 특히, 반도체 칩의 디자인룰이 나노미터 스케일로 집적화됨에 따라, 반도체 칩을 실장하는 패키지 기판 또는 회로 기판의 회로 선폭이 수 마이크로미터 이하로 미세화되고 있다.

회로 기판의 회로 집적도를 증가시키기 위해서(즉, 회로 선폭을 미세화하기 위해서) 다양한 공법들이 제안된 바 있다. 예를 들어, 동 도금 후 패턴을 형성하기 위해 식각하는 단계에서의 회로 선폭의 손실을 방지하기 위한 목적에서 에스에이피(SAP: semi-additive process) 공법과, 엠에스에이피(MSAP: modified semi-additive process) 등이 제안되었다

이후, 보다 미세한 회로 패턴을 구현하기 위해서 동박을 절연층 내에 매립하는 임베디드 트레이스(ETS: embeded trace substrate) 공법이 당업계에서 사용되고 있다. ETS 공법은 동박 회로를 절연층 표면에 돌출시켜 형성하는 대신에, 이를 절연층 내로 매립하는 타입으로 제조하기 때문에, 애칭으로 인한 회로 손실이 없어 회로 피치를 미세회하는데 유리하다.

한편, 상기와 같은 회로 기판에는 칩이 실장되거나, 외부 장치의 메인 보드와 결합되어 패키지 기판을 구성한다.

이를 위해 상기 회로 기판의 최외곽에 배치된 보호층에는 홈부가 형성되고, 상기 홈부 내에는 상기 칩의 실장이나 상기 메인 보드의 결합을 위한 솔더 볼이 배치된다. 또한, 상기 패키지 기판은 상기 솔더볼 상에 칩을 실장하거나 메인 보드를 결합한 후 이를 몰딩하는 몰딩층을 형성하는 것에 의해 제조될 수 있다.

그러나, 종래 기술에 따르면 상기 회로 기판 상에 상기 솔더 볼을 배치함에 따라, 상기 솔더볼 및 상기 솔더볼과 결합되는 금속층 사이에는 금속접합층(IMC: Inter Metallic Contact)이 형성된다. 이때, 패키지 기판의 제조 공정에서, 상기 몰딩층 형성을 위한 몰딩액 주입 시, 상기 몰딩액 주입 압력에 의한 데미지가 상기 금속접합층(IMC)에 전달되고, 이에 따라 상기 금속접합층(IMC)에 크랙이 발생하는 문제가 있다. 그리고, 상기 금속접합층(IMC)에 크랙이 발생하는 경우, 상기 금속접합층(IMC)의 분리로 인해, 상기 칩이나 상기 메인보드가 상기 회로 기판으로 분리되는 신뢰성 문제가 발생한다.

이에 따라, 상기 몰딩액 주입 압력에 의해 상기 금속접합층(IMC)에 전달되는 데미지를 최소화할 수 있는 구조가 요구되고 있다.

실시 예에서는 새로운 구조의 회로 기판 및 이를 포함하는 패키지 기판을 제공하고자 한다.

또한, 실시 예에서는 금속접합층(IMC)의 신뢰성을 향상시킬 수 있는 회로 기판 및 이를 포함하는 패키지 기판을 제공하고자 한다.

또한, 실시 예에서는 단차구조의 홈부를 가진 보호층을 포함하는 회로 기판 및 이를 포함하는 패키지 기판을 제공하고자 한다.

제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

또한, 상기 회로 기판은 상기 홈부의 상기 제1 파트 내에 배치된 표면 처리층을 포함한다.

또한, 상기 표면 처리층의 상면은, 상기 보호층의 제1 부분의 상면보다 낮게 위치한다.

또한, 상기 회로 기판은 상기 표면 처리층 상에 배치되고, 상기 홈부의 제1 파트 및 제2 파트 내에 배치되는 솔더를 포함한다.

또한, 상기 홈부의 제1 파트는 상기 패드의 폭보다 작은 폭을 가진다.

또한, 상기 홈부의 제2 파트는 상기 패드의 폭보다 큰 폭을 가진다.

또한, 상기 패드는 상기 절연층 상에 서로 인접하게 배치된 제1 패드 및 제2 패드를 포함하고, 상기 홈부는, 상기 제1 패드와 수직으로 중첩되는 제1 홈부, 및 상기 제2 패드와 수직으로 중첩되는 제2 홈부를 포함하고, 상기 제1 홈부의 제2 파트와 상기 제2 홈부의 제2 파트 사이의 간격은, 상기 제1 패드와 상기 제2 패드 사이의 간격보다 작다.

또한, 상기 홈부의 제1 파트는 상기 패드의 폭보다 큰 폭을 가지고, 상기 패드의 측면의 적어도 일부는 상기 보호층의 제1 부분과 이격되며, 상기 표면 처리층은, 상기 패드의 측면과 접촉하는 영역을 포함한다.

또한, 상기 홈부의 제1 파트의 바닥면은 상기 패드의 하면보다 높게 위치하고, 상기 패드의 측면은, 상기 보호층의 제1 부분으로 덮이는 제1 측면과, 상기 표면 처리층으로 덮이는 제2 측면을 포함한다.

또한, 상기 홈부의 제1 파트는 상기 패드의 폭과 동일한 폭을 가지고, 상기 표면 처리층은, 상기 패드의 폭과 동일한 폭을 가지며, 상기 홈부의 제1 파트 내에 배치된다.

또한, 상기 홈부의 제1 파트 및 제2 파트 중 적어도 하나는, 상기 패드를 향할수록 폭이 점진적으로 감소하는 경사를 가진다.

한편, 다른 실시 예에 따른 회로 기판은 제1 최외곽 절연층; 상기 제1 최외곽 절연층 상에 배치되고, 제1 패드를 포함하는 제1 최외곽 회로 패턴층; 상기 제1 최외곽 절연층 상에 배치되고, 상기 제1 패드와 수직으로 중첩된 제1 홈부를 포함하는 제1 보호층; 상기 제1 최외곽 절연층 하에 배치된 제2 최외곽 절연층; 상기 제2 최외곽 절연층 하에 배치되고, 제2 패드를 포함하는 제2 최외곽 회로 패턴층; 및 상기 제2 최외곽 절연층 하에 배치되고, 상기 제2 패드와 수직으로 중첩된 제2 홈부를 포함하는 제2 보호층;을 포함하고, 상기 제1 홈부는, 상기 제1 패드의 폭보다 작은 폭을 가지며 상기 제1 패드 상에 형성되는 제1-1 파트; 및 상기 제1-1 파트 상에 형성되고, 상기 제1 패드 및 상기 제1-1 파트의 각각의 폭보다 큰 폭을 가지는 제1-2 파트를 포함하고, 상기 제2 홈부는 상기 제2 패드의 폭보다 작은 폭을 가지며 상기 제2 패드 하에 형성되는 제2-1 파트; 및 상기 제2-1 파트 상에 형성되고, 상기 제2 패드 및 상기 제2-1 파트의 각각의 폭보다 큰 폭을 가지는 제2-2 파트를 포함한다.

또한, 상기 제1 홈부의 상기 제1-1 파트 내에 배치되고, 상기 제1-1 파트의 내벽의 최상단보다 낮은 상면을 가지는 제1 표면 처리층; 및 상기 제2 홈부의 상기 제2-1 파트 내에 배치되고, 상기 제2-1 파트의 내벽의 최하단보다 높은 하면을 가지는 제2 표면 처리층을 포함한다.

한편, 실시 예에 따른 패키지 기판은 제1 최외곽 절연층; 상기 제1 최외곽 절연층 상에 배치되고, 제1 패드를 포함하는 제1 최외곽 회로 패턴층; 상기 제1 최외곽 절연층 상에 배치되고, 상기 제1 패드와 수직으로 중첩되면서 제1 단차를 가지는 제1 홈부를 포함하는 제1 보호층; 상기 제1 최외곽 절연층 하에 배치된 제2 최외곽 절연층; 상기 제2 최외곽 절연층 하에 배치되고, 제2 패드를 포함하는 제2 최외곽 회로 패턴층; 및 상기 제2 최외곽 절연층 하에 배치되고, 상기 제2 패드와 수직으로 중첩되면서 제2 단차를 가지는 제2 홈부를 포함하는 제2 보호층; 상기 제1 보호층의 상기 제1 홈부 내에 배치되고, 상면이 상기 제1 단차보다 낮게 위치하는 제1 표면 처리층; 상기 제1 표면 처리층 상에 상기 제1 홈부를 채우며 배치되는 제1 접속부; 상기 제2 보호층의 상기 제2 홈부 내에 배치되고, 하면이 상기 제2 단차보다 높게 위치하는 제2 표면 처리층; 상기 제2 표면 처리층 하에 상기 제2 홈부를 채우며 배치되는 제2 접속부; 상기 제1 접속부 상에 실장되는 칩; 및 상기 제2 접속부 하에 부착되는 외부 기판을 포함한다.

또한, 상기 패키지 기판은 상기 제1 표면 처리층의 상면과 상기 제1 접속부 사이에 배치되는 제1 금속접합층; 및 상기 제2 표면 처리층의 하면과 상기 제2 접속부 사이에 배치되는 제2 금속 접합층을 포함하고, 상기 제1 금속 접합층의 상면은 상기 제1 단차보다 낮게 위치하고, 상기 제2 금속 접합층의 하면은 상기 제2 단차보다 높게 위치한다.

실시 예에서의 회로 기판은 최외곽에 배치되고, 패드와 수직으로 중첩되는 홈부를 가진 보호층을 포함한다. 이때, 상기 보호층에 형성된 홈부는 단차를 가질 수 있다. 예를 들어, 상기 보호층에 형성된 홈부는 상기 패드와 인접하고, 제1 폭을 가지는 홈부의 제1 파트와, 상기 제1 파트 상에 형성되고 상기 제1 파트보다 큰 폭을 가지는 제2 파트를 포함한다. 이에 따라 실시 예에서는 상기 보호층의 내벽의 길이를 증가시키고, 이를 통해 보호층의 상면과 상기 패드 사이의 홈부의 내벽의 길이를 증가시키도록 한다. 한편, 상기 패드 상에는 표면 처리층이 배치되고, 상기 표면 처리층 상에는 솔더가 배치된다. 이때, 상기 솔더가 상기 표면 처리층 상에 배치됨에 따라, 상기 솔더와 표면 처리층 사이에는 금속 접합층이 형성된다. 이때, 실시 예에서는 상기 홈부가 단차를 가지도록 함으로써, 상기 보호층의 상면과 상기 금속 접합층 사이의 홈부의 내벽의 길이를 증가시키도록 한다.

예를 들어, 비교 예에서는 상기 보호층의 상면과 금속접합층(IMC) 사이를 연결하는 홈부의 내벽이 변곡부가 없는 구조를 가졌다. 이에 따라, 비교 예에서는 상기 보호층의 상면과 상기 금속접합층(IMC) 사이의 홈부의 내벽의 거리를 증가시키기 위해서는 상기 보호층의 두께를 증가시켜야만 했다.

이와 다르게, 실시 예에서는 상기 홈부에 단차를 형성함으로써, 상기 보호층의 두께 증가 없이, 상기 금속접합층(IMC)과 상기 보호층의 상면 사이의 홈부의 내벽의 길이를 증가시키고, 이에 따라 상기 금속접합층(IMC)의 물리적 신뢰성을 향상시킬 수 있도록 한다.

예를 들어, 실시 예에서의 홈부의 내벽은 상기 홈부의 제1 파트에 대응하는 제1 내벽과, 제2 파트에 대응하는 제2 내벽과, 상기 제1 내벽(161W) 및 상기 제2 내벽 사이의 제3 내벽을 포함한다. 이때, 비교 예와 본원의 보호층의 두께가 동일하고, 회로 패턴층의 두께가 동일하며, 나아가 표면 처리층의 두께가 동일할 경우, 비교 예에서의 보호층의 상면과 상기 표면 처리층 사이의 홈부의 내벽은 상기 제1 내벽 및 제2 내벽만을 포함하였다. 이와 다르게, 실시 예에서는 상기 홈부에 단차를 줌에 따라, 상기 제1 내벽과 제2 내벽 사이에 제3 내벽이 추가로 형성되도록 하고, 상기 제3 내벽의 길이(또는 폭)만큼 상기 보호층의 상면과 상기 금속접합층(IMC) 사이의 거리를 증가시킬 수 있다.

이를 통해, 실시 예에서는 보호층 및 회로 기판의 두께 증가 없이 상기 보호층과 상기 금속 접합층 사이의 거리를 증가시킬 수 있고, 이에 따른 다양한 요인으로부터 상기 금속 접합층을 안정적으로 보호할 수 있다. 따라서, 실시 예에서는 상기 표면 처리층 상에 배치되는 솔더와 상기 회로 패턴층 사이의 접합력을 증가시킬 수 있고, 이에 따른 물리적 신뢰성을 향상시킬 수 있다.

또한, 실시 예에서는 상기 홈부의 제2 파트의 폭이 상기 패드의 폭보다 크도록 한다. 이에 따라 실시 예에서는 홈부의 제2 파트의 폭을 가능한 범위 내에서 최대로 증가시켜, 금속접합층(IMC)의 신뢰성을 더욱 향상시킬 수 있도록 한다.

도 1은 비교 예에 따른 회로 기판을 나타낸 도면이다.
도 2는 도 1의 비교 예에서의 금속접합층(IMC)의 신뢰성 문제를 설명하기 위한 도면이다.
도 3은 제1 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 4는 도3의 회로 기판의 일 영역을 확대한 확대도이다.
도 5는 제1 실시 예에 따른 금속 접합층의 신뢰성을 설명하기 위한 도면이다.
도 6은 도 3의 회로 기판의 제1 변형 예를 나타낸 도면이다.
도 7은 도 3의 회로 기판의 제2 변형 예를 나타낸 도면이다.
도 8은 도 3의 회로 기판의 제3 변형 예를 나타낸 도면이다.
도 9는 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 10은 제3 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 11은 제4 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 12는 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 13 내지 도 19는 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.

이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.

- 비교 예 -

실시 예의 설명에 앞서, 본원의 실시 예의 회로 기판과 비교되는 비교 예에 대해 설명하기로 한다.

도 1은 비교 예에 따른 회로 기판을 나타낸 도면이고, 도 2는 도 1의 비교 예에서의 금속접합층(IMC)의 신뢰성 문제를 설명하기 위한 도면이다.

도 1을 참조하면, 비교 예에 따른 회로 기판은 절연층(10), 회로 패턴층(20), 보호층(30), 표면 처리층(40) 및 솔더(50)를 포함한다.

비교 예에서의 회로 기판은 칩(미도시)이나 외부 기판(미도시)를 부착하기 위해 회로 패턴층(20) 상에 솔더(50)가 배치된 구조를 가진다.

비교 예의 회로 기판은 절연층(10)을 포함한다. 이때, 회로 기판은 절연층의 층 수를 기준으로 복수의 층 구조를 가질 수 있다. 그리고, 상기 회로 기판이 복수의 층 구조를 가지는 경우, 도 1의 절연층(10)은 복수의 절연층 중 최외곽(예를 들어, 최상측 또는 최하측)에 배치된 절연층을 나타낸 것일 수 있다.

비교 예의 회로 기판은 절연층(10) 상에 배치되는 회로 패턴층(20)을 포함한다. 상기 회로 패턴층(20)은 패드 및 트레이스를 포함한다. 상기 패드는 상기 회로 패턴층 중 상기 칩이나 외부 기판과의 접합을 위해 솔더(50)가 배치되는 패턴을 의미할 수 있다. 상기 트레이스는 상기 복수의 패드 사이를 연결하는 가느다란 신호 라인을 의미할 수 있다.

또한, 비교 예의 회로 기판은 절연층(10) 상에 배치되는 보호층(30)을 포함한다.

상기 보호층(30)은 홈부를 포함한다.

상기 보호층(30)의 홈부는 상기 회로 패턴층(20) 중 상기 솔더(50)가 배치될 패드와 수직으로 중첩된다.

예를 들어, 상기 보호층(30)은 상기 회로 패턴층(20)의 적어도 일부와 수직으로 중첩되고, 그에 따라 상기 솔더(50)가 배치될 공간을 제공한다.

상기 보호층(30) 내에는 표면 처리층(40)이 배치된다.

상기 표면 처리층(40)은 상기 보호층(30)의 홈부 내에 배치된다.

예를 들어, 상기 표면 처리층(40)은 상기 보호층(30)의 홈부의 일부를 채운다. 상기 표면 처리층(40)은 상기 보호층(30)의 홈부와 수직으로 중첩된 회로 패턴층(20) 상에 배치된다.

상기 표면 처리층(40)은 일정 두께를 가질 수 있다.

상기 표면 처리층(40)은 표면 처리 공법에 따라 적어도 하나의 금속층을 포함할 수 있다. 예를 들어, 표면 처리층(40)은 니켈(Ni) 도금층 및 금(Au) 도금층을 포함하거나, 니켈(Ni) 도금층, 팔라듐(Pd) 도금층 및 금(Au) 도금층을 포함한다.

한편, 상기 표면 처리층(40) 상에는 상기 보호층(30)의 홈부를 채우며 솔더(50)가 배치된다. 이때, 상기 표면 처리층(40)과 상기 솔더(50)는 이종물질로 구성되며, 상기 표면 처리층(40)과 상기 솔더(50) 사이의 계면에는 금속접합층(IMC)이 형성된다.

이때, 비교 예에서의 상기 보호층(30)의 상면은 상기 금속접합층(IMC)와 인접하게 위치한다. 이때, 상기 보호층(30)은 회로 기판의 사용 환경에서 열정 특성 등에 따라 수축 및 팽창이 발생한다. 그리고, 상기 수축 및 팽창에 따른 스트레스는 상기 보호층(30)의 상면 및 상기 홈부의 내벽을 따라 상기 금속접합층(IMC)에 전달된다.

또한, 상기 회로 기판은 상기 솔더(50) 상에 칩이나 외부 장치의 메인 기판을 접합하고, 그에 따라 상기 칩이나 메인 기판을 몰딩하는 몰딩층(미도시)을 형성하는 공정을 진행한다. 이때, 상기 몰딩층의 형성 공정은 상기 보호층(30) 상에 몰딩액을 주입하는 것에 의해 이루어진다. 이때, 이때 상기 몰딩층의 형성 공정 시에 상기 몰딩액 주입을 위해 일정 압력이 가해지며, 상기 가해지는 압력은 상기 보호층(30)의 홈부의 내벽을 따라 상기 금속접합층(IMC)에 전달된다.

이때, 상기와 같이 비교 예에서는 상기 보호층(30)의 상면과 상기 금속접합층(IMC)이 인접하게 위치하고, 그에 따라 상기 발생하는 스트레스나 압력은 상기 금속접합층(IMC)에 그대로 전달된다.

그리고, 도 2에 도시된 바와 같이, 상기 스트레스나 압력이 상기 금속접합층(IMC)에 전달되는 경우, 상기 전달되는 압력에 의해 상기 금속접합층(IMC)에 크랙이 발생하는 문제가 있다. 그리고, 상기 금속접합층(IMC)에 크랙이 발생하는 경우, 상기 솔더(50)가 상기 표면 처리층(40)으로부터 분리되는 물리적 신뢰성 문제가 발생한다.

그리고, 상기 솔더(50)가 상기 표면 처리층(40)으로부터 분리되는 경우, 상기 솔더(50) 상에 연결된 칩이나 메인 보드도 상기 회로 기판으로부터 분리되며, 이에 따른 제품 신뢰성에 문제가 발생한다.

이에 따라, 실시 예에서는 비교 예의 회로 기판이 가지는 물리적 신뢰성 문제를 해결하도록 한다. 구체적으로, 실시 예에서는 회로 기판의 두께 증가 없이, 상기 보호층의 상면과 상기 금속접합층(IMC) 사이의 거리를 증가시키도록 한다. 구체적으로, 실시 예에서는 상기 보호층의 상면과 상기 금속접합층(IMC) 사이를 연결하는 보호층의 홈부의 내벽의 거리를 증가시키도록 한다.

이를 통해 실시 예에서는 상기 발생하는 스트레스나 압력으로부터 상기 금속접합층(IMC)을 안정적으로 보호할 수 있도록 하고, 이에 따른 상기 금속접합층(IMC)의 물리적 신뢰성을 향상시킬 수 있도록 한다. 예를 들어, 실시 예에서는 상기 보호층의 홈부의 내벽에서, 상기 금속접합층(IMC)과 연결되는 일단과, 상기 보호층의 상면과 연결되는 타단 사이의 내벽 길이를 증가시켜, 상기 스트레스나 압력에 따른 데미지가 상기 금속접합층(IMC)에 직접 전달되지 않도록 한다. 이를 통해실시 예에서는 상기 금속 접합층의 물리적 신뢰성을 향상시킬 수 있도록 한다.

-전자 디바이스-

실시 예의 설명에 앞서, 실시 예의 패키지 기판을 포함하는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 패키지 기판과 연결될 수 있다. 상기 패키지 기판에는 다양한 칩이 실장될 수 있다. 크게, 상기 패키지 기판에는, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩과, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 안테나 칩, 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 실장될 수 있다.

그리고, 실시 예에서는 패드의 피치를 미세화할 수 있도록 하고, 상기 피치의 미세화에 따라 하나의 기판에 서로 다른 종류의 적어도 2개의 칩을 실장할 수 있는 회로 기판 및 패키지 기판을 제공한다. 나아가, 실시 예에서는 비교 예보다 작은 피치를 가지는 실장 패드 사이에 비교 예보다 더 많은 트레이스를 배치할 수 있도록 한 회로 기판 및 패키지 기판을 제공한다.

이때, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.

- 제1 실시 예 -

도 3은 제1 실시 예에 따른 회로 기판을 나타낸 도면이고, 도 4는 도3의 회로 기판의 일 영역을 확대한 확대도이며, 도 5는 제1 실시 예에 따른 금속 접합층의 신뢰성을 설명하기 위한 도면이고, 도 6은 도 3의 회로 기판의 제1 변형 예를 나타낸 도면이며, 도 7은 도 3의 회로 기판의 제2 변형 예를 나타낸 도면이고, 도 8은 도 3의 회로 기판의 제3 변형 예를 나타낸 도면이다.

이하에서는 도 3 내지 도 8을 참조하여, 제1 실시 예에 따른 회로 기판에 대해 구체적으로 설명하기로 한다.

도 3 내지 도 8을 참조하면, 회로 기판은 절연층(110), 회로 패턴층, 비아, 보호층 및 표면 처리층을 포함한다.

예를 들어, 절연층(110)은 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)을 포함할 수 있다. 이때, 도면 상에는 상기 회로 기판이 절연층의 층수를 기준으로 3층 구조를 가지는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 상기 회로 기판은 절연층의 층수를 기준으로 2층 이하의 구조를 가질 수 있다. 예를 들어, 회로 기판은 절연층의 층수를 기준으로 1층의 단층 구조를 가질 수 있다. 예를 들어, 회로 기판은 절연층의 층수를 기준으로 4층 이상의 구조를 가질 수도 있을 것이다.

예를 들어, 상기 제1 절연층(111)은 다층 구조에서, 제1 최외곽에 배치된 제1 최외곽 절연층일 수 있다. 예를 들어, 제1 절연층(111)은 회로 기판의 최상측에 배치된 절연층일 수 있다. 제2 절연층(112)은 다층 구조의 회로 기판에서 내측에 배치된 내측 절연층일 수 있다. 제3 절연층(113)은 다층 구조에서 제2 최외곽에 배치된 제2 최외곽 절연층일 수 있다. 예를 들어, 제3 절연층(113)은 회로 기판의 최하측에 배치된 절연층일 수 있다. 그리고, 상기 내측 절연층은 1층으로 구성되는 것으로 도시하였으나 이에 한정되지는 않는다. 예를 들어, 상기 회로 기판이 절연층의 층수를 기준으로 4층 이상의 구조를 가지는 경우, 상기 내측 절연층은 2층 이상으로 구성될 수 있을 것이다.

절연층(110)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 기판으로, 표면에 회로패턴들을 형성할 수 있는 절연 재료로 만들어진 프린트, 배선판 및 절연기판을 모두 포함할 수 있다.

예를 들어, 절연층(110) 중 적어도 하나는 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 절연층(110) 중 적어도 하나는 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 절연층(110) 중 적어도 하나는, 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.

또한, 상기 절연층(110) 중 적어도 하나는 광등방성 필름을 포함할 수 있다. 일례로, 상기 절연층(110) 중 적어도 하나는 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.

또한, 상기 절연층(110) 중 적어도 하나는, 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 절연층(110)을 구성하는 재료로, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지와 함께 실리카, 알루미나 등의 무기 필러 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다.

또한, 상기 절연층(110) 중 적어도 하나는 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 절연층(110) 중 적어도 하나는 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 절연층(110) 중 적어도 하나는 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.

절연층(110)의 표면에는 회로 패턴층이 배치될 수 있다.

예를 들어, 제1 절연층(111)의 제1면 또는 상면에는 제1 회로 패턴층(120)이 배치될 수 있다. 예를 들어, 제1 절연층(111)의 제2면 또는 하면과 제2 절연층(112)의 제1면 또는 상면 사이에는 제2 회로 패턴층(130)이 배치될 수 있다. 예를 들어, 제2 절연층(112)의 제2면 또는 하면과 제3 절연층(113)의 제1면 또는 상면 사이에는 제3 회로 패턴층(140)이 배치될 수 있다. 예를 들어, 제3 절연층(113)의 제2면 또는 하면에는 제4 회로 패턴층(150)이 배치될 수 있다. 상기 제1 회로 패턴층(120)은 회로 기판의 제1 최외곽 또는 최상측에 배치된 회로 패턴층일 수 있다. 그리고, 제2 회로 패턴층(130) 및 제3 회로 패턴층(140)은 회로 기판의 내측에 배치된 내측 회로 패턴층일 수 있다. 또한, 제4 회로 패턴층(150)은 회로 기판의 제2 최외곽 또는 최하측에 배치된 회로 패턴층일 수 있다.

상기 제1 회로 패턴층(120), 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속 물질로 형성될 수 있다. 이를 위해, 상기 제1 회로 패턴층(120), 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 상기 제1 회로 패턴층(120), 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로 패턴층(120), 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.

상기 제1 회로 패턴층(120), 제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.

상기 제1 회로 패턴층(120)은 5㎛ 내지 30㎛의 범위의 두께를 가질 수 있다. 예를 들어, 제1 회로 패턴층은 6㎛ 내지 25㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로 패턴층은 7㎛ 내지 20㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로 패턴층(120)의 두께가 5㎛ 미만인 경우에는 회로 패턴의 저항이 증가하고, 이에 따른 신호 전송 효율이 감소할 수 있다. 예를 들어, 상기 제1 회로 패턴층(120)의 두께가 5㎛ 미만인 경우에는 신호 전송 손실이 증가할 수 있다. 예를 들어, 상기 제1 회로 패턴층(120)의 두께가 30㎛를 초과하는 경우에는 상기 제1 회로 패턴층(120)의 트레이스(120T)의 선폭이 증가하고, 이에 따른 회로 기판의 전체적인 부피가 증가할 수 있다.

제2 회로 패턴층(130), 제3 회로 패턴층(140) 및 제4 회로 패턴층(150)은 각각 상기 제1 회로 패턴층(120)이 가지는 두께에 대응하는 두께를 가질 수 있다.

한편, 상기 제1 내지 제4 회로 패턴층(120, 130, 140, 150) 각각은 트레이스 및 패드를 포함한다.

트레이스는 전기적 신호를 전달하는 기다란 라인 형태의 배선을 의미한다. 그리고, 상기 패드는 칩과 같은 부품이 실장되는 실장 패드이거나, 외부 보드와의 연결을 위한 코어 패드 또는 BGA 패드이거나, 비아와 연결되는 비아 패드를 의미할 수 있다.

상기 절연층(110)에는 비아가 형성될 수 있다. 상기 비아는 상기 절연층(110)을 관통하며 형성되고, 이에 따라 서로 다른 층에 배치된 회로 패턴층 사이를 전기적으로 연결할 수 있다.

예를 들어, 상기 제1 절연층(111)에는 제1 비아(V1)가 형성될 수 있다. 상기 제1 비아(V1)는 상기 제1 절연층(111)을 관통하며, 이에 따라 상기 제1 회로 패턴층(120)과 상기 제2 회로 패턴층(130)을 전기적으로 연결할 수 있다.

예를 들어, 상기 제2 절연층(112)에는 제2 비아(V2)가 형성될 수 있다. 상기 제2 비아(V2)는 상기 제2 절연층(112)을 관통하며, 이에 따라 상기 제2 회로 패턴층(130)과 상기 제3 회로 패턴층(140)을 전기적으로 연결할 수 있다. 이때, 상기 제2 절연층(112)은 코어층일 수 있다. 그리고, 상기 제2 절연층(112)이 코어층인 경우, 상기 제2 비아(V2)는 모래시계 형상을 가질 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 실시 예의 회로 기판이 코어리스 기판일 경우, 상기 제2 비아(V2)는 제1 비아(V1) 또는 제2 비아(V2)와 동일한 형상을 가질 수 있다.

예를 들어, 상기 제3 절연층(113)에는 제3 비아(V3)가 형성될 수 있다. 상기 제3 비아(V3)는 상기 제3 절연층(113)을 관통하며, 이에 따라 상기 제3 회로 패턴층(140)과 제4 회로 패턴층(150)을 전기적으로 연결할 수 있다.

상기와 같은 비아(V1, V2, V3)은 각각의 절연층 내에 형성된 관통 홀 내부를 금속물질로 충진하여 형성될 수 있다. 상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO₂ 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 절연층을 개방할 수 있다.

상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 상기 비아(V1, V2, V3)를 형성할 수 있다. 상기 비아(V1, V2, V3)는 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 금속 물질로 형성될 수 있다. 또한, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.

한편, 상기 제1 절연층(111)의 제1면 또는 상면 상에는 제1 보호층(160)이 배치될 수 있다. 상기 제1 보호층(160)은 솔더 레지스트를 포함할 수 있다. 상기 제1 보호층(160)은 상기 제1 회로 패턴층(120)과 수직으로 중첩되는 홈부(165)를 포함할 수 있다. 예를 들어, 상기 제1 보호층(160)의 홈부(165)와 수직으로 중첩되는 제1 회로 패턴층(120)은 칩이 실장되는 실장 패드를 의미할 수 있다.

상기 제1 보호층(160)은 상기 제1 회로 패턴층(120)의 패드와 수직으로 중첩되는 홈부(165)를 포함할 수 있다. 이때, 본원의 회로 기판의 실시 예들은 회로 기판의 제1 보호층이 가지는 홈부의 형상에 따라 구분될 수 있다.

예를 들어, 상기 제1 보호층이 가지는 홈부는 제1 내지 제3 타입으로 구분될 수 있다. 다만, 상기 제1 내지 제3 타입의 홈부는 공통된 특징을 포함한다. 예를 들어, 실시 예에서, 상기 제1 보호층(160)이 가지는 홈부(165)는 단차를 가질 수 있다. 그리고, 상기 홈부(165)의 단차는 추후 솔더가 배치됨에 따라 형성되는 금속접합층(IMC)과 상기 제1 보호층(160) 사이의 거리를 증가시키고, 이를 통해, 상기 금속접합층(IMC)의 물리적 신뢰성을 향상시키는 기능을 할 수 있다.

또한, 상기 제3 절연층(113)의 제2면 상에는 제2 보호층(170)이 배치될 수 있다. 상기 제2 보호층(170)은 솔더 레지스트를 포함할 수 있다. 상기 제2 보호층(170)은 상기 제4 회로 패턴층(150)의 패드(미도시)와 수직으로 중첩되는 홈부(175)를 포함할 수 있다.

이때, 상기 제1 보호층(160) 및 제2 보호층(170)은 배치 위치만 서로 다를 뿐, 이하에서 설명되는 기분적인 구조는 동일할 수 있다. 예를 들어, 상기 제2 보호층(170)의 홈부(175)는 단차를 가질 수 있다. 그리고, 상기 제2 보호층(170)의 홈부(175)가 가지는 단차는, 추후 솔더가 배치됨에 따라 형성되는 금속접합층(IMC)과 상기 제2 보호층(160)의 하면 사이의 거리를 증가시키고, 이에 따라 상기 금속접합층(IMC)의 물리적 신뢰성을 향상시키는 기능을 할 수 있다.

한편, 상기 제1 보호층(160)의 홈부(165) 내에는 제1 표면 처리층(180)이 배치될 수 있다. 상기 제1 표면 처리층(180)은 상기 제1 보호층(160)의 홈부(165)의 일부를 채울 수 있다. 이때, 실시 예에서, 상기 제1 표면 처리층(180)의 상면은 상기 제1 보호층(160)의 홈부(165)의 단차부보다 낮게 위치할 수 있다. 예를 들어, 상기 제1 표면 처리층(180)의 상면은 상기 제1 보호층(160)의 홈부(165)의 단차가 형성된 위치보다 낮게 위치할 수 있다. 이를 통해, 실시 예에서는 상기 제1 표면 처리층(180) 상에 솔더가 배치됨에 따라 형성되는 금속접합층(IMC)의 물리적 신뢰성을 향상시킬 수 있다.

또한, 상기 제2 보호층(170)의 홈부(175) 내에는 제2 표면 처리층(190)이 배치될 수 있다. 상기 제2 표면 처리층(190)은 상기 제2 보호층(170)의 홈부(175)의 일부를 채울 수 있다. 이때, 제2 표면 처리층(190)의 하면은 상기 제2 보호층(170)의 홈부(175)의 단차부보다 높게 위치할 수 있다. 예를 들어, 상기 제1 표면 처리층(190)의 하면은 상기 제2 보호층(170)의 홈부(175)의 단차가 형성된 위치보다 높게 위치할 수 있다. 이를 통해 실시 예에서는 상기 제2 표면 처리층(190) 아래에 솔더가 배치됨에 따라 형성되는 금속접합층(IMC)의 물리적 신뢰성을 향상시킬 수 있다.

이하에서는 실시 예에 따른 제1 보호층(160) 및 제2 보호층(170)의 홈부에 대해 구체적으로 설명하기로 한다.

이때, 실시 예에서의 제1 보호층(160)이 가지는 홈부(165)와, 제2 보호층(170)이 가지는 홈부(175)는 실질적으로 동일한 특징을 포함할 수 있다. 이에 따라, 이하에서는 상기 제1 보호층(160)이 가지는 홈부(165)를 중심으로 설명하기로 한다. 다만, 상기 제1 보호층(160)이 가지는 홈부(165)의 특징에 대응하게, 상기 제2 보호층(170)에 홈부(175)가 형성될 수 있을 것이다.

도 4를 참조하면, 실시 예에서의 제1 보호층(160)은 단차 구조를 가질 수 있다.

예를 들어, 제1 보호층(160)은 제1 절연층(111)의 상면에 배치되는 제1 부분(161)과, 상기 제1 부분(161) 상에 배치되는 제2 부분(162)을 포함할 수 있다.

이때, 상기 제1 보호층(160)의 제1 부분(161)은 상기 제1 절연층(111)의 상면과 접촉할 수 있다. 또한, 상기 제1 보호층(160)의 제1 부분(161)은 상기 제1 회로 패턴층(120)의 측면과 접촉할 수 있다. 또한, 상기 제1 보호층(160)의 제1 부분(161)은 상기 제1 회로 패턴층(120)의 상면과 접촉할 수 있다.

구체적으로, 상기 제1 보호층(160)의 제1 부분(161)의 두께는 상기 제1 회로 패턴층(120)의 두께보다 클 수 있다. 이에 따라, 상기 제1 보호층(160)의 제1 부분(161)의 상면은 상기 제1 회로 패턴층(120)의 상면보다 높게 위치할 수 있다.

이에 따라, 상기 제1 보호층(160)의 제1 부분(161)은 상기 제1 회로 패턴층(120)의 상면의 적어도 일부를 덮을 수 있다.

상기 제1 보호층(160)의 제2 부분(162)은 상기 제1 보호층(160)의 제1 부분(161) 상에 배치될 수 있다. 이때, 상기 제1 보호층(160)의 제2 부분(162)의 면적은 상기 제1 보호층(160)의 제1 부분(161)의 면적보다 작을 수 있다. 이에 따라, 상기 제1 보호층(160)의 제1 부분(161)의 상면은 상기 제1 보호층(160)의 제2 부분(162)과 수직으로 중첩되는 중첩 영역과, 상기 제1 보호층(160)의 제2 부분(162)과 수직으로 중첩되지 않는 비중첩 영역을 포함할 수 있다.

상기 제1 보호층(160)에는 홈부(165)가 형성될 수 있다.

이때, 상기 홈부(165)는 복수의 파트로 구분될 수 있다.

예를 들어, 상기 홈부(165)는 상기 제1 보호층(160)의 제1 부분(161)에 형성되는 제1 파트(165-1)를 포함할 수 있다. 구체적으로, 상기 제1 회로 패턴층(120)은 패드를 포함한다. 예를 들어, 상기 제1 회로 패턴층(120)은 제1 패드(120P1) 및 제2 패드(120P2)를 포함할 수 있다.

그리고, 상기 제1 보호층(160)의 제1 부분(161)은 상기 제1 회로 패턴층(120)의 상기 제1 패드(120P1) 및 상기 제2 패드(120P2)와 각각 수직으로 중첩되는 홈부(165)의 제1 파트(165-1)를 포함할 수 있다. 이하에서는 상기 제1 패드(120P1)를 중심으로 형성되는 홈부(165)에 대해 설명하기로 한다. 예를 들어, 이하에서는 제1 보호층(160)의 제1 부분(161)에 형성되는 홈부(165)의 제1 파트(165-1)와, 제1 보호층(160)의 제2 부분(162)에 형성되는 홈부(165)의 제2 파트에 대해 설명하기로 한다. 다만, 상기 제1 패드(120P1)를 중심으로 형성되는 홈부(165)의 제1 파트(165-1) 및 제2 파트는 상기 제1 회로 패턴층(120)의 제2 패드(120P2) 상에도 동일하게 형성될 수 있을 것이다.

상기 제1 보호층(160)의 제1 부분(161)에 형성되는 홈부(165)의 제1 파트(165-1)의 폭(W2)은 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 폭(W1)보다 작을 수 있다. 예를 들어, 상기 제1 보호층(160)의 제1 부분(161)에 형성된 홈부(165)의 제1 파트(165-1)의 폭(W2)은 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 폭(W1)의 60% 내지 95%의 범위를 만족할 수 있다. 예를 들어, 제1 보호층(160)의 제1 부분(161)에 형성되는 홈부(165)의 제1 파트(165-1)의 폭(W2)은 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 폭(W2)의 65% 내지 93%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 보호층(160)의 제1 부분(161)에 형성되는 홈부(165)의 제1 파트(165-1)의 폭(W2)은 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 폭(W2)의 68% 내지 90%의 범위를 만족할 수 있다.

이때, 상기 제1 보호층(160)의 제1 부분(161)에 형성된 홈부(165)의 제1 파트(165-1)의 폭(W2)이 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 폭(W1)의 60%보다 작으면, 상기 제1 파트(165-1) 내에 배치되는 표면 처리층(180)과 상기 제1 패드(120P1) 사이의 접합 면적이 감소하고, 이에 따라 상기 표면 처리층(180)이 상기 제1 패드(120P1)로부터 분리되는 물리적 신뢰성 문제가 발생할 수 있다.

또한, 상기 제1 보호층(160)의 제1 부분(161)에 형성된 홈부(165)의 제1 파트(165-1)의 폭(W2)이 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 폭(W1)의 90%를 초과하면, 상기 홈부(165)의 제1 파트(165-1)를 형성하는 공정에서의 공정 편차로 인해, 상기 홈부(165)의 제1 파트(165-1)의 폭이 상기 제1 패드(120P1)의 폭보다 크게 형성되는 문제가 발생할 수 있고, 이에 따라 제1 패드(120P1)의 측면이 의도하지 않게 상기 보호층(160)에 의해 덮이지 않음에 따른 신뢰성 문제가 발생할 수 있다.

한편, 상기 제1 보호층(160)의 제1 부분(161)의 두께는 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 두께보다 크다. 예를 들어, 상기 제1 보호층(160)의 제1 부분의 상면은 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 상면보다 높게 위치할 수 있다.

예를 들어, 상기 제1 보호층(160)의 제1 부분(161)의 두께는 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 두께의 105% 내지 180%의 범위를 가질 수 있다. 예를 들어, 상기 제1 보호층(160)의 제1 부분(161)의 두께는 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 두께의 110% 내지 170%의 범위를 가질 수 있다. 예를 들어, 상기 제1 보호층(160)의 제1 부분(161)의 두께는 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 두께의 115% 내지 165%의 범위를 가질 수 있다. 상기 제1 보호층(160)의 제1 부분(161)의 두께는 상기 제1 보호층(160)의 제1 부분(161)의 하면에서 상면 사이의 수직 거리를 의미할 수 있다. 예를 들어, 상기 제1 보호층(160)의 제1 부분(161)의 두께는 상기 제1 절연층(111)의 상면에서 상기 제1 보호층(160)의 제1 부분(161)의 상면까지의 수직 거리를 의미할 수 있다. 예를 들어, 상기 제1 보호층(160)의 제1 부분(161)의 두께는 상기 제1 회로 패턴층(120)의 하면에서 상기 제1 보호층(160)의 제1 부분(161)의 상면까지의 수직 거리를 의미할 수 있다. 또한, 상기 제1 회로 패턴층(120)의 두께는 상기 제1 회로 패턴층(120)의 하면에서 상면까지의 수직 거리를 의미할 수 있다.

상기 제1 보호층(160)의 제1 부분(161)의 두께가 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 두께의 105% 미만이면, 상기 제1 보호층(160)의 제1 부분(161)을 통해 상기 제1 패드(120P1)의 상면의 가장자리 영역이 안정적으로 보호되지 못하는 문제가 발생할 수 있다.

또한, 상기 제1 보호층(160)의 제1 부분(161)의 두께가 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 두께의 180%를 초과하면, 상기 제1 보호층(160)의 제1 부분(161)의 두께에 대응하게 제1 보호층(160)의 전체 두께가 증가할 수 있고, 이에 따른 회로 기판의 전체적인 두께가 증가할 수 있다.

이에 따라, 상기 제1 보호층(160)의 제1 부분(161)의 두께는 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 두께의 105% 내지 180%의 범위를 가지도록 한다.

한편, 상기 제1 보호층(160)의 제1 부분(161)은 복수의 단위 부분으로 구분될 수 있다. 예를 들어, 상기 제1 보호층(160)의 제1 부분(161)은 상기 제1 절연층(111) 상에 배치되고, 상기 제1 회로 패턴층(120)의 측면을 덮는 제1-1 부분과, 상기 제1-1 부분 상에 배치되고 상기 홈부(165)의 제1 파트(165-1)를 포함하는 제1-2 부분으로 구분될 수 있다.

그리고, 상기 제1-2 부분의 적어도 일부는 상기 제1 회로 패턴층(120)의 제1 패드(120P1) 상에 배치될 수 있다. 한편, 상기 제1 회로 패턴층(120)은 상기 제1 보호층(160)의 제1-1 부분을 관통할 수 있다. 예를 들어, 상기 제1 보호층(160)의 제1-1 부분은 상기 제1 회로 패턴층(120)이 관통하는 관통 홀에 대응하는 홈부(미도시)를 포함할 수 있다.

상기 설명한 바와 같이, 상기 제1 보호층(160)의 제1 부분(161)의 홈부(165)의 제1 파트(165-1)는 상기 제1 패드(120P1)의 폭(W1)보다 작은 폭(W2)을 가진다. 이에 따라, 상기 제1 보호층(160)의 제1 부분(161)은 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 상면의 적어도 일부를 덮을 수 있다. 예를 들어, 상기 제1 보호층(160)의 제1 부분(161)은 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 상면 중 가장자리 영역을 덮을 수 있으나, 이에 한정되는 것은 아니다. 이에 따라, 상기 제1 보호층(160)의 제1 부분(161)은 상기 제1 회로 패턴층(120)의 제1 패드(120P1)와 수직으로 중첩되는 중첩 영역 및, 상기 제1 회로 패턴층(120)의 제1 패드(120P1)와 수직으로 중첩되지 않는 비중첩 영역을 포함할 수 있다.

한편, 상기 설명한 바와 같이, 상기 제1 회로 패턴층(120)은 제1 패드(120P1) 및 제2 패드(120P2) 이외에, 트레이스(120T)를 포함한다. 그리고, 상기 제1 보호층(160)의 제1 부분(161)의 두께는 상기 제1 회로 패턴층(120)의 두께보다 크다. 이에 따라, 상기 제1 회로 패턴층(120)의 트레이스(120T)는 상기 제1 절연층(111)의 상면에 배치되는 상기 제1 보호층(160)의 제1 부분(161)으로 덮일 수 있다.

상기 제1 보호층(160)은 상기 제1 부분(161) 상에 배치되는 제2 부분(162)을 포함한다.

실시 예의 홈부(165)는 상기 제1 보호층(160)의 제2 부분(162)에 형성되는 제2 파트(165-2)를 포함할 수 있다. 상기 홈부(165)의 제2 파트(165-2)는 상기 제1 파트(165-1)와 연결될 수 있다. 이를 통해, 실시 예에서는 상기 제1 보호층(160)의 제1 부분(161)에 형성된 제1 파트(165-1)와, 상기 제2 보호층(170)의 제2 부분(162)에 형성된 제2 파트(165-2)의 조합에 의해, 단차를 가지는 홈부(165)가 형성될 수 있다.

구체적으로, 상기 제1 보호층(160)의 제2 부분(162)에 형성된 홈부(165)의 제2 파트(165-2)는 상기 제1 회로 패턴층(120)의 제1 패드(120P1)와 수직으로 중첩될 수 있다. 또한, 상기 제1 보호층(160)의 제2 부분(162)에 형성된 홈부(165)의 제2 파트(165-2)는 상기 제1 부분(161)에 형성된 홈부(165)의 제1 파트(165-1)와 수직으로 중첩될 수 있다.

이때, 상기 제1 보호층(160)의 제2 부분(162)의 제2 홈부(162O)의 폭(W3)은 상기 제1 보호층(160)의 제1 부분(161)에 형성된 홈부(165)의 제1 파트(165-1)의 폭(W2)보다 클 수 있다. 또한, 상기 제1 보호층(160)의 제2 부분(162)에 형성된 홈부(165)의 제2 파트(165-2)의 폭(W2)은 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 폭(W1)보다 클 수도 있고, 작을 수도 있다. 즉, 실시 예에서의 상기 제1 보호층(160)의 제2 부분(162)에 형성되는 홈부(165)의 제2 파트(165-2)의 폭(W3)은 상기 제1 부분(161)에 형성되는 홈부(165)의 제1 파트(165-1)의 폭(W2)에 의해 결정된다.

바람직하게, 실시 예에서는 상기 제1 보호층(160)의 홈부(165)가 단차 구조를 가지도록, 상기 제1 보호층(160)의 제1 부분(161)에 형성된 홈부(165)의 제1 파트(165-1)의 폭보다, 상기 제1 보호층(160)의 제2 부분(162)에 형성된 홈부(165)의 제2 파트(165-2)의 폭이 더 크도록 한다.

다만, 실시 예에서는 상기 제1 보호층(160)의 제2 부분(162)에 형성되는 홈부(165)의 제2 파트(165-2)의 폭(W3)을 가능한 범위 내에서 최대로 증가시켜, 금속접합층(IMC)의 신뢰성을 더욱 향상시킬 수 있도록 한다.

예를 들어, 상기 금속접합층(IMC)의 신뢰성을 향상시키기 위해서는, 상기 제1 보호층(160)의 상면과 상기 제1 표면 처리층(180) 사이의 거리를 증가시키는 것에 의해 달성될 수 있다. 이를 위해서는 상기 제1 보호층(160)의 두께를 증가시키는 것에 의해 달성될 수 있다. 그러나, 상기 제1 보호층(160)의 두께가 증가하는 경우, 이에 따른 회로 기판의 두께가 증가하고, 이에 따른 패키지 기판 및 상기 패키지 기판이 적용되는 전자 디바이스의 전체적인 두께가 증가하게 된다.

이에 따라, 실시 예에서는 상기 제1 보호층(160)의 두께를 증가시키지 않으면서, 상기 제1 보호층(160)의 상면과 상기 금속접합층(IMC) 사이의 홈부(165)의 내벽의 길이를 증가시킬 수 있도록 한다.

이에 따라, 상기 제1 보호층(160)의 제2 부분(162)에 형성되는 홈부(165)의 제2 파트(165-2)의 폭(W3)은 상기 제1 회로 패턴층(120)의 제1 패드(120P1)의 폭(W1)보다 클 수 있다.

예를 들어, 실시 예에서의 상기 홈부(165)의 제2 파트(165-2)의 폭(W3)은 상기 제1 패드(120P1)의 폭(W1)의 102% 내지 130%의 범위를 가질 수 있다. 예를 들어, 상기 홈부(165)의 제2 파트(165-2)의 폭(W3)은 상기 제1 패드(120P1)의 폭(W1)의 105% 내지 130%의 범위를 가질 수 있다. 예를 들어, 상기 홈부(165)의 제2 파트(165-2)의 폭(W3)은 상기 제1 패드(120P1)의 폭(W1)의 102% 내지 130%의 범위를 가질 수 있다. 상기 홈부(165)의 제2 파트(165-2)의 폭이 상기 제1 패드(120P1)의 폭의 102% 미만이면, 상기 단차 구조를 가지는 홈부(165)에 의한 제1 보호층(160)의 상면과 상기 금속접합층(IMC) 사이의 거리를 증가시킴에 따라 발생하는 효과가 미비할 수 있다. 또한, 상기 홈부(165)의 제2 파트(165-2)의 폭(W3)이 상기 제1 패드(120P1)의 폭(W1)의 130%를 초과하면, 물리적 신뢰성 문제가 발생하거나, 회로 기판의 폭 방향 또는 길이 방향으로의 사이즈가 증가할 수 있다. 예를 들어, 회로 기판과 칩의 연결을 위해, 상기 홈부(165) 내에는 솔더가 배치된다. 이때, 제1 패드(120P1)는 제2 패드(120P2)와 인접하게 배치될 수 있다. 그리고, 상기 제1 패드(120P1) 및 상기 제2 패드(120P2)와 수직으로 중첩되는 영역에는 홈부(165)가 각각 형성될 수 있다.

이때, 상기 홈부(165)의 제2 파트(165-2)의 폭이 상기 제1 패드(120P1)의 폭(W1)의 130%를 초과하면, 상기 제1 패드(120P1) 사이에 배치되는 솔더와, 제2 패드 상에 배치되는 솔더 사이의 거리가 너무 가까워질 수 있고, 이에 따른 상호 간의 간섭에 따른 전기적 신뢰성 문제가 발생할 수 있다.

또한, 상기 홈부(165)의 제2 파트(165-2)의 폭(W3)이 상기 제1 패드(120P1)의 폭(W1)의 130%를 초과하면, 상기 제1 패드(120P1)와 상기 제2 패드(120P2) 사이의 이격 간격에 따른 공정 편차로 인해, 상기 제1 패드(120P1) 상에 배치되는 솔더와 상기 제2 패드(120P2) 상에 배치되는 솔더가 서로 연결되는 문제가 발생할 수 있다. 그리고, 이에 따른 회로 쇼트와 같은 전기적 신뢰성 문제가 발생할 수 있다.

이에 따라, 제1 실시 예에서의 제1 보호층(160)에 형성된 홈부(165)는 T 자 형상을 가질 수 있다. 이를 통해 실시 예에서는 상기 제1 보호층(160)에 형성되는 홈부(165)의 내벽의 길이를 증가시키고, 이를 통해 상기 제1 보호층(160)의 상면과 상기 제1 표면 처리층(180) 상에 형성되는 금속접합층(IMC) 사이의 거리를 증가시킬 수 있도록 한다.

예를 들어, 비교 예에서는 상기 보호층의 상면과 금속접합층(IMC) 사이를 연결하는 홈부의 내벽이 변곡부가 없는 구조를 가졌다. 이에 따라, 비교 예에서는 상기 보호층의 상면과 상기 금속접합층(IMC) 사이의 홈부의 내벽의 거리를 증가시키기 위해서는 상기 보호층(160)의 두께를 증가시켜야만 했다.

이와 다르게, 실시 예에서는 상기 홈부(165)에 단차를 형성함으로써, 상기 보호층(160)의 두께 증가 없이, 상기 금속접합층(IMC)의 물리적 신뢰성을 향상시킬 수 있도록 한다.

예를 들어, 실시 예에서의 홈부(165)의 내벽은 상기 홈부(165)의 제1 파트(165-1)에 대응하는 제1 내벽(161W)을 포함한다. 또한, 상기 홈부(165)의 내벽은 상기 홈부(165)의 제2 파트(165-2)에 대응하는 제2 내벽(162W)을 포함한다. 또한, 실시 예에서의 홈부(165)의 내벽은 상기 제1 내벽(161W)과 상기 제2 내벽(162W) 사이를 연결하는 제3 내벽(163)을 포함한다.

이때, 비교 예와 본원의 보호층의 두께가 동일하고, 회로 패턴층의 두께가 동일하며, 나아가 표면 처리층의 두께가 동일할 경우, 비교 예에서의 보호층의 상면과 상기 표면 처리층 사이의 홈부의 내벽은 상기 제1 내벽(161W) 및 제2 내벽(162W)만을 포함하였다. 이와 다르게, 실시 예에서는 상기 홈부(165)에 단차를 줌에 따라, 상기 제1 내벽(161W)과 제2 내벽(162W) 사이에 제3 내벽(163)이 추가로 형성되도록 하고, 상기 제3 내벽(163)의 길이(또는 폭)만큼 상기 제1 보호층(160)의 상면과 상기 금속접합층(IMC) 사이의 거리를 증가시킬 수 있다.

이를 통해, 실시 예에서는 보호층 및 회로 기판의 두께 증가 없이 상기 보호층과 상기 금속 접합층 사이의 거리를 증가시킬 수 있고, 이에 따른 다양한 요인으로부터 상기 금속 접합층을 안정적으로 보호할 수 있다. 따라서, 실시 예에서는 상기 제1 표면 처리층(180) 상에 배치되는 솔더와 상기 제1 회로 패턴층(120) 사이의 접합력을 증가시킬 수 있고, 이에 따른 물리적 신뢰성을 향상시킬 수 있다.

한편, 도 4에서는 제1 패드(120P1) 상에 제1 표면 처리층(180)이 배치되지 않은 것으로 도시하였으나, 이는 상기 제1 보호층(160)에 형성되는 홈부(165)의 설명을 위해 생략한 것일 뿐, 상기 제1 패드(120P1) 상에도 상기 제1 표면 처리층(180)이 배치될 수 있다.

또한, 실시 예에서, 상기 제1 표면 처리층(180)은 상기 홈부(165)의 제1 파트(165-1)의 일부만을 채우며 형성되도록 한다. 예를 들어, 실시 예에서의 홈부(165)의 단차부는 상기 제1 파트(165-1)와 제2 파트(165-2) 사이일 수 있다. 예를 들어, 상기 단차부는 상기 제3 내벽(163)에 대응할 수 있다. 그리고, 실시 예에서는 상기 제1 표면 처리층(180)의 상면이 상기 제3 내벽(163)보다 낮게 위치하도록 한다. 예를 들어, 실시 예에서는 상기 제1 내벽(161W)의 최상단보다 상기 제1 표면 처리층(180)의 상면이 낮게 위치하도록 한다. 이때, 상기 제1 표면 처리층(180)이 상기 제3 내벽(163)보다 높게 위치하는 경우, 상기 제3 내벽(163)은 상기 제1 표면 처리층(180)에 의해 채워질 것이며, 이에 따라 상기 홈부(165)가 단차 구조를 가진다 하더라도 상기 제1 보호층(160)과 상기 금속접합층(IMC) 사이의 거리가 증가하지 않을 수 있다. 이에 따라 실시 예에서는 상기 홈부(165)의 제1 파트(165-1)의 깊이가 상기 제1 표면 처리층(180)의 두께보다 크도록 하고, 이를 통해 상기 제1 보호층(160)의 상면과 상기 금속접합층(IMC) 사이의 거리를 증가시킬 수 있도록 한다.

한편, 실시 예에서, 서로 이웃하는 홈부(165) 사이의 간격(D2)은 서로 이웃하는 복수의 패드 사이의 간격(D1)보다 작을 수 있다.

예를 들어, 제1 회로 패턴층(120)은 서로 이웃하는 제1 패드(120P1) 및 제2 패드(120P2)를 포함한다. 또한, 상기 홈부(165)는 상기 제1 패드(120P1) 상에 배치되는 제1 홈부와, 상기 제2 패드(120P2) 상에 배치되는 제2 홈부를 포함할 수 있다.

이때, 상기 서로 이웃하는 제1 패드(120P1) 및 제2 패드(120P2) 사이의 간격(D1)은 상기 제1 홈부와 상기 제2 홈부 사이의 제2 파트들 사이의 간격(D2)보다 클 수 있다.

여기에서, 상기 제1 홈부 및 제2 홈부 내에 배치되는 솔더(SB)들 사이의 피치는 상기 제1 패드(120P1)와 제2 패드(120P2) 사이의 피치에 대응한다. 예를 들어, 제1 실시 예에서의 상기 홈부(165)의 제2 파트(165-2)의 폭(W3)은 제1 회로 패턴층(120)의 제1 패드(120P1)와 제2 패드(120P2) 사이의 피치에 영향을 주지 않는 범위 내에서 비교 예 대비 증가할 수 있다. 이를 통해, 실시 예에서는 회로 기판의 수평 방향으로의 사이즈를 증가시키지 않는 범위 내에서, 상기 단차를 가지는 홈부를 이용하여, 상기 솔더(SB)와 제1 보호층(160) 및 제1 표면 처리층(180) 사이의 접합 면적을 증가시킬 수 있고, 이에 따른 상기 솔더와의 접합력을 향상시킬 수 있다. 예를 들어, 실시 예에서는 상기 제1 패드(120P1)의 폭보다 큰 폭을 가지는 상기 홈부(165)의 제2 파트(165-2)를 이용하여, 상기 홈부(165) 내에 배치되는 솔더(SB)의 양을 증가시킬 수 있고, 이에 따라 상기 솔더(SB)와 상기 제1 표면 처리층(180) 사이의 접합력 및 상기 솔더(SB)와 상기 제1 보호층(160) 사이의 접합력을 증가시킬 수 있다.

한편, 상기에서는 본원의 홈부(165)의 제2 파트(165-2)의 폭이 제1 회로 패턴층(120)의 폭보다 크다고 하였으나, 이에 한정되지 않는다.

예를 들어, 도 6에 도시된 바와 같이 상기 제1 회로 패턴층(120)은 제3 패드(120-1)를 포함할 수 있다.

그리고, 상기 홈부(165)의 제2 파트(165-2)는 상기 제3 패드(120-1)의 폭보다 작을 수 있다. 예를 들어, 상기 홈부(165)의 제2 파트(165-2)는 수직으로 상기 제3 패드(120-1)의 상면의 일부와 중첩될 수 있다. 이에 따라, 상기 제3 패드(120-1)는 수직으로 상기 홈부(165)의 제2 파트(165-2)와 중첩되는 중첩 영역 및 상기 중첩 영역을 제외한 비중첩 영역을 포함할 수 있다.

또한, 상기에서는 상기 솔더(SB)가 홈부(165)에 대응하는 폭을 가지는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 도 5 및 도 6에서는 솔더(SB)가 상기 보호층(160)의 상면과 접촉하지 않는 구조를 가졌다.

이와 다르게, 도 7에서와 같이, 상기 솔더(SB1)는 상기 보호층(160)의 홈부(165) 내에 배치된 상태에서 리플로우 공정을 거치게 되며, 상기 리플로우 공정에서 적어도 일부가 상기 보호층(160)의 상면과 수직으로 중첩되는 영역(예를 들어, 상기 홈부의 제2 파트와 수직으로 중첩되지 않는 영역)으로 확장될 수 있다. 이에 따라, 상기 솔더(SB1)의 적어도 일부는 상기 홈부(165)의 제2 파트(165-2) 상에서 확장되어, 상기 보호층(160)의 상면에 배치되는 확장 영역을 포함할 수 있다

한편, 도 4에서의 제1 보호층(160)의 홈부(165)의 제1 파트(165-1) 및 제2 파트는 각각 수직 단면 형상이 사각 형상을 가졌다. 예를 들어, 상기 홈부(165)의 제1 파트(165-1) 및 제2 파트(165-2)의 각각의 수직 단면 형상은 사각 형상을 가질 수 있다.

예를 들어,도 4에서의 홈부(165)의 제1 파트(165-1) 및 제2 파트(165-2)는 각각 상부 폭 및 하부 폭이 서로 동일한 원 기둥 형상을 가질 수 있다.

이때, 상기 제1 보호층(160)에 형성되는 홈부(165)의 제1 파트(165-1) 및 제2 파트(165-2)는 상기 제1 보호층(160)을 노광하는 공정 및 현상하는 공정을 통해 형성된다.

이에 따라, 실시 예에서는 상기 노광 및 현상 조건의 조절을 통해 도 8에서와 같이, 상기 홈부(165a)의 제1 파트(165-1a) 및 제2 파트(165-2a)의 수직 단면 형상은 상부 폭 및 하부 폭이 서로 다른 사다리꼴 형상을 가질 수 있다.

예를 들어, 상기 홈부(165a)의 제1 파트(165-1a)의 제1 내벽(161W)은 상기 제1 보호층(160)의 제1 부분(161)의 상면에서 상기 제1 패드(120P1)를 향할수록 폭이 점진적으로 감소하는 경사를 가질 수 있다.

또한, 상기 홈부(165a)의 제2 파트(165-2a)의 제2 내벽(162W)은 상기 제1 보호층(160)의 제2 부분(162)의 상면에서 상기 홈부(165a)의 제1 파트(165-1a)를 향할수록 폭이 점진적으로 감소하는 경사를 가질 수 있다.

이때, 상기 제1 파트(165-1a)의 제1 내벽(161W)이 가지는 경사는 상기 제2 파트(165-2a)가 가지는 제2 내벽(162W)의 경사와 동일할 수 있고, 이와 다르게 다를 수 있다.

이에 따라, 실시 예에서는 상기 제1 내벽(161W) 및 제2 내벽(162W)이 경사를 가지도록 함으로써, 상기 홈부(165a)의 내벽의 길이를 더욱 증가시킬 수 있고, 이에 따라 상기 금속접합층(IMC)의 물리적 신뢰성을 더욱 향상시킬 수 있다.

이하에서는, 본원의 제2 실시 예에 대해 설명하기로 한다. 이때, 제2 실시 예의 회로 기판에서, 전체적인 구조는 도 4에 도시된 제1 실시 예의 회로 기판과 동일하다. 구체적으로, 제2 실시 예의 회로 기판은 제1 실시 예의 회로 기판과 비교하여, 회로 기판의 최상측에 배치된 제1 보호층의 홈부 폭에 차이가 있다.

도 9는 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.

도 9를 참조하면, 제2 실시 예의 회로 기판은 제1 절연층(211)을 포함한다. 상기 제1 절연층(211)은 도 4의 제1 절연층(111)과 실질적으로 동일하며, 이에 따라 이에 대한 상세한 설명은 생략하기로 한다.

또한, 제2 실시 예의 회로 기판은 상기 제1 절연층(211)의 상면에 배치된 제1 회로 패턴층을 포함한다. 상기 제1 회로 패턴층은 제1 패드(220P1), 제2 패드(220P2) 및 트레이스(220T)를 포함할 수 있다.

한편, 제2 실시 예의 회로 기판은 제1 절연층(211)의 상면에 배치되는 제1 보호층(260)을 포함한다.

상기 제1 보호층(260)은 상기 제1 절연층(211)의 상면에 배치되고, 상기 제1 회로 패턴층의 제1 패드(220P1)와 수직으로 중첩된 홈부(265)를 포함할 수 있다.

구체적으로, 상기 제1 보호층(160)은 홈부(265)의 제1 파트(265-1)를 포함하는 제1 부분(261)을 포함한다. 또한, 상기 제1 보호층(260)은 상기 제1 부분(261) 상에 배치되고, 상기 제1 패드(220P1)와 수직으로 중첩된 홈부(265)의 제2 파트(265-2)를 포함하는 제2 부분(262)을 포함할 수 있다.

상기 제1 보호층(260)의 제1 부분(261)은 상기 제1 패드(220P1)의 폭(W1b)보다 큰 폭(W2b)을 가지는 홈부(265)의 제1 파트(265-1)를 포함한다. 이에 따라, 상기 제1 보호층(260)의 제1 부분(261)에 형성되는 홈부(265)의 제1 파트(265-1)는 상기 제1 패드(220P1)와 수직으로 중첩되는 중첩 영역과, 상기 제1 패드(220P1)와 수직으로 중첩되지 않는 비중첩 영역을 포함할 수 있다. 그리고, 제1 절연층(211)의 상면의 적어도 일부는 상기 제1 패드(220P1) 및 상기 제1 보호층(260)과 수직으로 중첩되지 않으면서, 상기 홈부(265)와 수직으로 중첩되는 노출 영역을 포함할 수 있다.

이때, 제2 실시 예에서의 제1 패드(220P1)의 폭(W1b)은 제1 실시 예에서의 제1 패드(120P1)의 폭(W1)보다 작을 수 있다. 그리고, 제2 실시 예에서의 홈부(265)의 제1 파트(265-1)의 폭(W2b)은 제1 실시 예에서의 제1 패드(120P1)의 폭(W1)에 대응할 수 있다.

한편, 상기 제1 보호층(260)은 상기 홈부(265)의 제2 파트(265-2)를 포함하는 제2 부분(262)을 포함한다. 상기 제2 부분(262)의 홈부(265)의 제2 파트(265-2)의 폭(W3b)은 상기 제1 패드(220P1)의 폭(W1b) 및 상기 홈부(265)의 제1 파트(265-1)의 폭(W2b)보다 클 수 있다. 일예로, 상기 홈부(265)의 제2 파트(265-2)의 폭(W3b)은 제1 실시 예에서의 홈부(165)의 제2 파트(165-2)의 폭(W3)에 대응될 수 있으나, 이에 한정되지는 않는다.

또한, 제2 실시 예에서의 제1 표면 처리층(280)은 상기 홈부(265)의 제1 파트(265-1)의 일부를 채울 수 있다. 이때, 제2 실시 예에서의 상기 제1 표면 처리층(280)은 상기 제1 패드(220P1)의 상면과 접촉하는 제1 영역과, 상기 제1 패드(220P1)의 측면 및 상기 홈부(265)의 제1 파트(265-1)의 내벽의 일부와 접촉하는 제2 영역을 포함할 수 있다.

이때, 상기 제1 표면 처리층(280)의 최좌측단에서 최우측단까지의 수평 거리에 대응하는 폭은, 제1 실시 예에서 설명한 제1 패드(220P1)의 폭에 대응할 수 있다. 이에 따라, 제2 실시 예에서는 상기 제1 패드(220P1)의 폭을 증가시키지 않으면서, 상기 제1 표면 처리층(280) 상에 배치되는 솔더와의 접합에 따른 금속접합층(IMC)의 물리적 신뢰성을 향상시킬 수 있다.

한편, 도 9에서는 홈부(265)의 제1 파트(265-1)의 내벽 및 제2 파트(265-2)의 내벽이 주면에 대해 직각을 가지는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 상기 홈부(265)의 제1 파트(265-1)의 내벽 및 제2 파트(265-2)의 내벽은 주면에 대해 경사를 가질 수 있다.

상기와 같이, 제2 실시 예에 따른 회로 기판은 제1 보호층의 홈부를 NSMD 타입으로도 형성이 가능하고, 그에 따라 상기 NSMD 타입의 홈부가 제1 파트 및 제2 파트를 포함하는 단차 구조를 가지도록 한다. 제2 실시 예에 따르면, 제1 실시 예의 효과에 더하여, 상기 제1 회로 패턴층의 설계 자유도를 더욱 향상시킬 수 있으며, 이에 따른 제품 만족도를 향상시킬 수 있다.

한편, 상기 홈부(265)에 솔더가 배치되는 경우, 상기 솔더는 상기 홈부(265)에 대응하는 폭을 가질 수 있고, 이와 다르게 상기 설명한 바와 같이 상기 홈부(265)의 외측 방향으로 확장되어 보호층(260)의 상면과 접촉하는 확장 영역을 포함할 수 있을 것이다.

도 10은 제3 실시 예에 따른 회로 기판을 나타낸 도면이다.

도 10을 참조하면, 제3 실시 예에 따른 회로 기판은 도 9의 제2 실시 예의 회로 기판과 기본적인 구조는 동일하며, 상기 제1 보호층의 제1 부분에 형성되는 홈부의 제1 파트의 폭 및 상기 홈부의 제1 파트 내에 배치되는 표면 처리층에 차이가 있다.

예를 들어, 제1 보호층(260a)은 홈부(265a)의 제1 파트(265-1a)를 포함하는 제1 부분(261a)을 포함할 수 있다.

그리고, 제1 표면 처리층(280)은 상기 홈부(265a)의 제1 파트(265-1a) 내에 배치될 수 있다. .

이때, 상기 제1 보호층(260)의 제1 부분(261a)에 형성되는 홈부(265a)의 제1 파트(265-1a)는 상기 제1 패드(220P1a)의 폭과 동일한 폭(W1b)을 가질 수 있다. 이에 따라, 상기 제1 패드(220P1a)의 측면은 상기 제1 보호층(260)의 제1 부분(261a)으로 덮일 수 있다. 이에 따라, 상기 제1 표면 처리층(280)의 폭은 상기 제1 패드(220P1a)의 폭과 동일할 수 있다.

도 11은 제4 실시 예에 따른 회로 기판을 나타낸 도면이다.

도 11을 참조하면, 제4 실시 예에 따른 회로 기판은 제2 실시 예에 따른 회로 기판 대비, 홈부의 제1 파트의 깊이에 있어 차이가 있다.

예를 들어, 제2 실시 예에서의 홈부(265)의 제1 파트(265-1)의 깊이는 제1 보호층(260)의 제1 부분(261)의 두께에 대응하였다.

이와 다르게, 제4 실시 예에서의 홈부의 제1 파트의 깊이는 상기 제1 보호층(260)의 제1 부분의 두께보다 작은 깊이를 가질 수 있다.

이에 따라, 제2 실시 예에서는 상기 제1 회로 패턴층의 제1 패드의 측면의 전체가 상기 홈부(265)의 제1 파트(265-1)와 수평으로 중첩되었다.

이와 다르게, 제4 실시 예에서는 상기 제1 패드의 측면의 일부는 상기 제1 보호층으로 덮이고, 나머지 일부는 상기 홈부의 제1 파트와 수평으로 중첩될 수 있다.

예를 들어, 제1 보호층(360)은 제1 부분(361, 362) 및 상기 제1 부분(361, 362) 상에 배치되는 제2 부분(363)을 포함한다.

상기 제1 보호층(360)의 제1 부분(361, 362)에는 제1 회로 패턴층의 제1 패드(320P1)의 폭보다 큰 폭을 가지는 보호층(360)의 제1 파트(365-1)가 형성된다.

이때, 상기 홈부(365)의 제1 파트(365-1)는 상기 제1 보호층(360)의 제1 부분(361, 362)의 일부를 개방하여 형성될 수 있다.

이에 따라, 상기 제1 부분(361, 362)은 상기 제1 파트(365-1)를 포함하는 영역과, 상기 제1 파트(365-1)가 형성되지 않는 영역으로 구분될 수 있다.

예를 들어, 상기 제1 부분(361, 362)은 상기 제1 절연층(311) 상에 배치되는 제1-1 부분(361)을 포함할 수 있다. 상기 제1-1 부분(361)은 상기 제1 패드(320P1)의 측면을 둘러싸며 형성될 수 있다. 예를 들어, 상기 제1-1 부분(361)은 상기 제1 패드(320P1)의 측면의 일부를 덮으며 형성될 수 있다. 이때, 상기 제1-1 부분(361)의 상면은 상기 제1 패드(320P1)의 상면보다 낮게 위치할 수 있다. 이에 따라, 상기 제1 패드(320P1)의 측면은 상기 제1-1 부분(361)과 수평 방향으로 중첩되는 제1 측면과, 상기 제1 측면 이외의 제2 측면을 포함할 수 있다. 그리고, 상기 제1 패드(320P1)의 제1 측면은 상기 제1-1 부분(361)으로 덮일 수 있다. 이때, 상기 제1 보호층(360)의 상기 제1-1 부분(361)은 상기 제1 패드(320P1)가 관통하는 관통 홀(미도시)을 포함할 수 있다. 이때, 상기 제1-1 부분(361)의 관통 홀은 홈부라고도 표현할 수 있다. 상기 제1-1 부분(361)의 관통 홀은 상기 제1 패드(320P1)의 폭과 동일한 폭을 가질 수 있다. 이에 따라 상기 제1-1 부분(361)은 상기 제1 패드(320P1)의 제1 측면을 감싸며 형성될 수 있다.

상기 제1 보호층(360)의 제1 부분(361, 362)은 상기 제1-1 부분(361) 상에 배치되는 제1-2 부분(362)을 포함한다. 그리고, 상기 제1-2 부분(362)은 홈부(365)의 제1 파트(365-1)를 포함한다. 예를 들어, 상기 제1-2 부분(362)은 상기 패드(320P1)의 폭보다 큰 폭을 가지는 홈부(365)의 제1 파트(365-1)를 포함한다. 상기 제1-2 부분(362)의 하면은 상기 제1 패드(320P1)의 상면보다 낮게 위치할 수 있다. 예를 들어, 상기 제1-2 부분(362)에 형성된 홈부(365)의 제1 파트(365-1)의 바닥면은 상기 제1 패드(320P1)의 상면보다 낮게 위치할 수 있다. 이에 따라, 상기 제1 패드(320P1)의 제2 측면은 상기 제1-2 부분(362)의 홈부(365)의 제1 파트(365-1)와 수평 방향으로 중첩될 수 있다. 이에 따라, 상기 제1 패드(320P1)의 제2 측면은 상기 제1-2 부분(362)에 형성된 홈부(365)의 제1 파트(365-1)의 내벽과 일정 간격 이격될 수 있다.

상기 제1 보호층(360)의 제1-2 부분(362) 상에는 제1 보호층(360)의 제2 부분(363)이 배치된다. 상기 제2 부분(363)은 상기 홈부(365)의 제1 파트(365-1)보다 큰 폭을 가지는 제2 파트(365-2)를 포함한다.

상기와 같이, 제4 실시 예에 따르면, 상기 홈부(365)의 제1 파트(365-1)가 상기 제1 보호층(360)의 제1 부분(361, 362)의 전체가 아닌 일부(제1-2 부분(362))만을 관통하며 형성된다. 이에 따라, 상기 제1 패드(320P1)의 측면의 일부인 제1 측면은 상기 제1-1 부분(361)으로 덮이고, 나머지 일부인 제2 측면은 상기 제1-2 부분(362)의 홈부(365)와 수평으로 중첩됨에 따라 상기 제1 보호층과 이격될 수 있다.

제1 표면 처리층(380)은 상기 제1 보호층(360)에 형성된 홈부(365)의 제1 파트(365-1)의 일부를 채울 수 있다.

이때, 제2 실시 예에서의 상기 제1 표면 처리층(380)은 상기 제1 패드의 측면의 전체를 둘러싸며 형성되었다.

이와 다르게, 제4 실시 예에서의 제1 표면 처리층(380)은 상기 제1 패드(320P1)의 제2 측면만을 둘러싸며 배치될 수 있다.

상기 설명된 제1 내지 제4 실시 예의 회로 기판에서는, 제1 보호층이 다양한 타입의 단차 구조를 가진 홈부를 포함하고, 상기 단차 구조의 홈부 내에 표면 처리층을 배치한다. 이때, 실시 예에서의 표면 처리층의 최상단은 상기 홈부의 단차 부분보다 낮게 위치한다. 이를 통해 실시 예에서는 상기 표면 처리층에 솔더가 배치됨에 따라 형성되는 금속접합층(IMC)과 제1 보호층의 상면 사이의 거리를 이격시킬 수 있고, 이에 따라 금속접합층(IMC)의 물리적 신뢰성을 향상시킬 수 있다.

한편, 도 4 내지 도 11에서는 제1 보호층에 형성된 홈부의 구조에 대해서만 설명하였으나, 제2 보호층에 형성되는 홈부도 상기 제1 보호층에 형성되는 홈부와 실질적으로 동일한 구조를 가질 것이다.

- 패키지 기판 -

이하에서는 실시 예에 따른 패키지 기판에 대해 설명하기로 한다.

도 12는 실시 예에 따른 패키지 기판을 나타낸 도면이다.

도 12를 참조하면, 실시 예의 패키지 기판은 회로 기판 상에 적어도 하나의 칩이 실장되면서, 회로 기판 상에 메인보드가 결합된 구조를 가질 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 회로 기판 상에는 칩만이 실장되거나, 메인보드만이 결합될 수 있을 것이다.

실시 예에서의 패키지 기판은 제1 표면 처리층(180) 상에 형성되는 제1 접속부(410)를 포함할 수 있다. 상기 제1 접속부(410)는 구형 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(410)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(410)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 상기 제1 접속부(410)의 단면 형상은 일 측면에서 평면이고, 다른 일측면에서 곡면일 수 있다. 상기 제1 접속부(410)는 솔더볼일 수 있다.

상기 제1 접속부(410) 상에는 칩(420)이 배치될 수 있다. 상기 칩(420)은 프로세서 칩일 수 있다. 예를 들어, 상기 칩(420)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 어느 하나의 애플리케이션 프로세서(AP) 칩일 수 있다.

이때, 상기 칩(420)의 하면에는 단자(425)가 포함될 수 있고, 상기 단자(425)는 상기 제1 접속부(410)를 통해 상기 회로 기판의 제1 회로 패턴층(120)과 전기적으로 연결될 수 있다.

한편, 실시 예의 패키지 기판은 하나의 회로 기판 상에 상호 일정 간격 이격되며 복수의 칩이 배치되도록 할 수 있다. 예를 들어, 상기 칩(420)은 상호 이격되는 제1 칩 및 제2 칩을 포함할 수 있다.

그리고, 제1 칩 및 제2 칩은 서로 다른 종류의 어플리케이션 프로세서(AP) 칩일 수 있다.

한편, 상기 제1 칩과 상기 제2 칩은 상기 회로 기판 상에 일정 간격 이격될 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 150㎛ 이하일 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 120㎛ 이하일 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 100㎛ 이하일 수 있다.

바람직하게, 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 60㎛ 내지 150㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 70㎛ 내지 120㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭은 80㎛ 내지 110㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭이 60㎛보다 작으면, 상기 제1 칩과 상기 제2 칩의 상호 간의 간섭에 의해, 상기 제1 칩 또는 상기 제2 칩의 동작 신뢰성에 문제가 발생할 수 있다. 예를 들어, 상기 제1 칩과 상기 제2 칩 사이의 이격폭이 150㎛보다 크면, 상기 제1 칩과 상기 제2 칩 사이의 거리가 멀어짐에 따라, 신호 전송 손실이 증가할 수 있다.

상기 패키지 기판은 제1 몰딩층(430)을 포함할 수 있다. 상기 제1 몰딩층(430)은 상기 칩(420)을 덮으며 배치될 수 있다. 예를 들어, 상기 제1 몰딩층(430)은 상기 실장된 칩(420)을 보호하기 위해 형성되는 EMC(Epoxy Mold Compound)일 수 있으나, 이에 한정되는 것은 아니다.

이때, 상기 제1 몰딩층(430)은 방열 특성을 높이기 위해, 저유전율을 가질 수 있다. 예를 들어, 상기 제1 몰딩층(430)의 유전율(Dk)은 0.2 내지 10일 수 있다. 예를 들어, 상기 제1 몰딩층(430)의 유전율(Dk)은 0.5 내지 8일 수 있다. 예를 들어, 상기 제1 몰딩층(430)의 유전율(Dk)은 0.8 내지 5일 수 있다. 이에 따라, 실시 예에서는 상기 제1 몰딩층(430)이 저유전율을 가지도록 하여, 상기 칩(420)에서 발생하는 열에 대한 방열 특성을 높일 수 있도록 한다.

한편, 패키지 기판은 상기 회로 기판의 최하측에 배치된 제2 접속부(440)를 포함할 수 있다. 상기 제2 접속부(440)는 제2 보호층의 홈부와 수직으로 중첩된 제2 표면 처리층 아래에 배치될 수 있다. 그리고, 실시 예에서의 패키지 기판은 상기 제2 접속부(440) 아래에 결합된 외부 장치의 메인 보드(450)를 포함할 수 있다. 또한, 상기 메인 보드(450)와 상기 회로 기판 사이에는 제2 몰딩층(460)이 형성될 수 있다. 상기 제2 몰딩층(460)은 상기 제2 접속부(440)를 포함한 상기 메인 보드(450)와 상기 회로 기판 사이의 구성들을 몰딩할 수 있다.

- 제조 방법 -

이하에서는 실시 예에 따른 회로 기판의 제조 방법에 대해 설명하기로 한다.

도 13 내지 도 19는 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다. 이하에서는 회로 기판의 최외곽층의 제조 방법을 중심으로 설명하기로 한다.

도 13을 참조하면, 실시 예에서는 제1 절연층(111)을 배치하고, 상기 제1 절연층(111) 상에 제1 회로 패턴층(120)을 형성한다. 이때, 상기 제1 회로 패턴층(120)은 적어도 하나의 패드 및 상기 패드와 연결되는 트레이스를 포함할 수 있다.

다음으로, 도 14를 참조하면, 실시 예에서는 상기 제1 절연층(111) 상에 제1 보호층(160)을 형성한다. 이때, 상기 제1 보호층(160)은 상기 제1 절연층(111) 및 상기 제1 회로 패턴층(120) 상에 배치될 수 있다.

구체적으로, 상기 제1 보호층(160)은 상기 제1 절연층(111)의 상면 및 상기 제1 회로 패턴층(120)의 상면을 전체적으로 덮으며 형성될 수 있다. 예를 들어, 상기 제1 보호층(160)은 홈부를 포함하지 않을 수 있다.

다음으로, 도 15에서와 같이 실시 예에서는 노광 마스크(미도시)를 이용하여 상기 제1 보호층(160)을 1차 노광하는 공정을 진행할 수 있다. 상기 1차 노광 공정은 상기 제1 보호층(160)의 전체 영역 중 제1 회로 패턴층(120)의 패드와 수직으로 중첩되는 영역을 중심으로 진행될 수 있다. 예를 들어, 상기 1차 노광 공정은 상기 제1 보호층(160)의 전체 영역 중 홈부(165)의 제2 파트(165-2)가 형성될 영역과 수직으로 중첩되지 않는 영역에 대해 진행할 수 있다. 이에 따라, 상기 1차 노광 공정을 통해, 상기 홈부(165)의 제2 파트(165-2)가 형성될 영역에 대해서는 노광이 진행되지 않을 수 있다. 구체적으로, 상기 1차 노광 공정을 통해, 상기 제1 보호층(160)의 전체 영역 중 홈부(165)의 제2 파트(165-2)가 형성될 영역(160E1)을 제외한 나머지 영역을 노광 및 경화하는 공정을 진행할 수 있다. 이때, 상기 1차 노광 공정에 의해 빛을 받은 부분(예를 들어, 상기 영역(160E1)을 제외한 나머지 영역)은 경화가 이루어지며, 이에 따라 이후의 현상 공정에서 thinning이 이루어지지 않는다.

다음으로, 도 16에서와 같이, 실시 예에서는 상기 영역(160E1)을 현상하는 1차 현상 공정을 진행하여, 상기 영역(160E1)을 개방하는 홈부(165)의 제2 파트(165-2)를 형성하는 공정을 진행할 수 있다. 상기 1차 현상 공정은 상기 노광 및 경화가 이루어지지 않은 영역(160E1)에 대해, 테트라메틸암모늄하이드록시드(TMAH) 또는 트리메틸-2-하이드록시에틸암모늄하이드록사이드(콜린) 등이 함유된 유기 알칼리성 화합물을 이용하여 thinning하는 공정을 포함할 수 있다. 이때, 실시 예에서는 상기 현상 공정 시간 등과 같은 조건을 조절하여, 홈부(165)의 제2 파트(165-2)의 깊이를 조절할 수 있다. 예를 들어, 실시 예에서는 상기 영역(160E1)의 전체를 현상하는 것이 아니라, 현상 조건 조절을 통해 상기 영역(160E1)의 일부를 개방하는 홈부(165)의 제2 파트(165-2)를 형성하는 공정을 진행할 수 있다.

다음으로, 도 17에서와 같이 실시 예에서는, 2차 노광 공정을 진행할 수 있다. 즉, 상기 1차 노광에서, 상기 영역(160E1)은 노광이 이루어지지 않음에 따라 1차 현상 공정에서 thinning이 이루어졌다. 그리고, 실시 예에서는 상기 영역(160E1)에 대해 2차 노광 공정을 진행한다. 예를 들어, 실시 예에서는 상기 영역(160E1) 중 홈부(165)의 제1 파트(165-1)가 형성될 영역(160E2)을 제외한 나머지 영역을 노광 및 현상하는 공정을 진행할 수 있다.

다음으로, 도 18에서와 같이, 실시 예에서는 2차 현상 공정을 진행할 수 있다. 상기 2차 현상 공정은 상기 2차 노광 공정에서, 노광 및 경화가 이루어지지 않은 영역(160E2)을 테트라메틸암모늄하이드록시드(TMAH) 또는 트리메틸-2-하이드록시에틸암모늄하이드록사이드(콜린) 등이 함유된 유기 알칼리성 화합물을 이용하여 thinning하는 공정을 포함할 수 있다. 이에 따라, 상기 2차 현상 공정을 통해, 상기 제1 절연층(111)에는 상기 홈부(165)의 제2 파트(165-2)와 수직으로 중첩되는 홈부(165)의 제1 파트(165-1)가 형성될 수 있다. 그리고, 상기 홈부(165)의 제1 파트(165-1)는 상기 홈부(165)의 제2 파트(165-2)보다 작은 폭을 가진다. 이를 통해 실시 예에서는 단차를 가지는 홈부를 형성할 수 있다.

다음으로, 도 19에서와 같이, 실시 예에서는 상기 홈부(165)의 제1 파트(165-1)와 수직으로 중첩된 제1 회로 패턴층 상에 제1 표면 처리층(180)을 형성하는 공정을 진행할 수 있다. 이때, 상기 제1 표면 처리층(180)은 상기 제1 파트(165-1)의 일부만을 채우며 형성되고, 그에 따라 상기 제1 파트(165-1)의 최상단보다 낮은 높이를 가질 수 있다.

이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims

절연층;
상기 절연층 상에 배치되는 패드; 및
상기 절연층 상에 배치되고, 상기 패드와 수직으로 중첩되는 홈부를 포함하는 보호층을 포함하고,
상기 보호층은,
상기 홈부의 제1 파트를 포함하는 제1 부분과,
상기 제1 부분 상에 배치되고, 상기 제1 파트와 연결되는 상기 홈부의 제2 파트를 포함하는 제2 부분을 포함하고,
상기 홈부의 제2 파트의 폭은 상기 홈부의 제1 파트의 폭보다 큰,
회로 기판.
제1항에 있어서,
상기 홈부의 상기 제1 파트 내에 배치된 표면 처리층을 포함하는,
회로 기판.
제2항에 있어서,
상기 표면 처리층의 상면은,
상기 보호층의 제1 부분의 상면보다 낮게 위치하는,
회로 기판.
제2항 또는 제3항에 있어서,
상기 표면 처리층 상에 배치되고, 상기 홈부의 제1 파트 및 제2 파트 내에 배치되는 솔더를 포함하는,
회로 기판.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 홈부의 제1 파트는 상기 패드의 폭보다 작은 폭을 가지는,
회로 기판.
제5항에 있어서,
상기 홈부의 제2 파트는 상기 패드의 폭보다 큰 폭을 가지는,
회로 기판.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 패드는 상기 절연층 상에 서로 인접하게 배치된 제1 패드 및 제2 패드를 포함하고,
상기 홈부는,
상기 제1 패드와 수직으로 중첩되는 제1 홈부, 및
상기 제2 패드와 수직으로 중첩되는 제2 홈부를 포함하고,
상기 제1 홈부의 제2 파트와 상기 제2 홈부의 제2 파트 사이의 간격은,
상기 제1 패드와 상기 제2 패드 사이의 간격보다 작은,
회로 기판.
제2항에 있어서,
상기 홈부의 제1 파트는 상기 패드의 폭보다 큰 폭을 가지고,
상기 패드의 측면의 적어도 일부는 상기 보호층의 제1 부분과 이격되며,
상기 표면 처리층은, 상기 패드의 측면과 접촉하는 영역을 포함하는,
회로 기판.
제8항에 있어서,
상기 홈부의 제1 파트의 바닥면은 상기 패드의 하면보다 높게 위치하고,
상기 패드의 측면은,
상기 보호층의 제1 부분으로 덮이는 제1 측면과,
상기 표면 처리층으로 덮이는 제2 측면을 포함하는,
회로 기판.
제2항에 있어서,
상기 홈부의 제1 파트는 상기 패드의 폭과 동일한 폭을 가지고,
상기 표면 처리층은, 상기 패드의 폭과 동일한 폭을 가지며, 상기 홈부의 제1 파트 내에 배치되는,
회로 기판.
제1항에 있어서,
상기 홈부의 제1 파트 및 제2 파트 중 적어도 하나는,
상기 패드를 향할수록 폭이 점진적으로 감소하는 경사를 가지는,
회로 기판.
제1 최외곽 절연층;
상기 제1 최외곽 절연층 상에 배치되고, 제1 패드를 포함하는 제1 최외곽 회로 패턴층;
상기 제1 최외곽 절연층 상에 배치되고, 상기 제1 패드와 수직으로 중첩된 제1 홈부를 포함하는 제1 보호층;
상기 제1 최외곽 절연층 하에 배치된 제2 최외곽 절연층;
상기 제2 최외곽 절연층 하에 배치되고, 제2 패드를 포함하는 제2 최외곽 회로 패턴층; 및
상기 제2 최외곽 절연층 하에 배치되고, 상기 제2 패드와 수직으로 중첩된 제2 홈부를 포함하는 제2 보호층;을 포함하고,
상기 제1 홈부는,
상기 제1 패드의 폭보다 작은 폭을 가지며 상기 제1 패드 상에 형성되는 제1-1 파트; 및
상기 제1-1 파트 상에 형성되고, 상기 제1 패드 및 상기 제1-1 파트의 각각의 폭보다 큰 폭을 가지는 제1-2 파트를 포함하고,
상기 제2 홈부는
상기 제2 패드의 폭보다 작은 폭을 가지며 상기 제2 패드 하에 형성되는 제2-1 파트; 및
상기 제2-1 파트 상에 형성되고, 상기 제2 패드 및 상기 제2-1 파트의 각각의 폭보다 큰 폭을 가지는 제2-2 파트를 포함하는,
회로 기판.
제12항에 있어서,
상기 제1 홈부의 상기 제1-1 파트 내에 배치되고, 상기 제1-1 파트의 내벽의 최상단보다 낮은 상면을 가지는 제1 표면 처리층; 및
상기 제2 홈부의 상기 제2-1 파트 내에 배치되고, 상기 제2-1 파트의 내벽의 최하단보다 높은 하면을 가지는 제2 표면 처리층을 포함하는,
회로 기판.
제1 최외곽 절연층;
상기 제1 최외곽 절연층 상에 배치되고, 제1 패드를 포함하는 제1 최외곽 회로 패턴층;
상기 제1 최외곽 절연층 상에 배치되고, 상기 제1 패드와 수직으로 중첩되면서 제1 단차를 가지는 제1 홈부를 포함하는 제1 보호층;
상기 제1 최외곽 절연층 하에 배치된 제2 최외곽 절연층;
상기 제2 최외곽 절연층 하에 배치되고, 제2 패드를 포함하는 제2 최외곽 회로 패턴층; 및
상기 제2 최외곽 절연층 하에 배치되고, 상기 제2 패드와 수직으로 중첩되면서 제2 단차를 가지는 제2 홈부를 포함하는 제2 보호층;
상기 제1 보호층의 상기 제1 홈부 내에 배치되고, 상면이 상기 제1 단차보다 낮게 위치하는 제1 표면 처리층;
상기 제1 표면 처리층 상에 상기 제1 홈부를 채우며 배치되는 제1 접속부;
상기 제2 보호층의 상기 제2 홈부 내에 배치되고, 하면이 상기 제2 단차보다 높게 위치하는 제2 표면 처리층;
상기 제2 표면 처리층 하에 상기 제2 홈부를 채우며 배치되는 제2 접속부;
상기 제1 접속부 상에 실장되는 칩; 및
상기 제2 접속부 하에 부착되는 외부 기판을 포함하는,
패키지 기판.
제14항에 있어서,
상기 제1 표면 처리층의 상면과 상기 제1 접속부 사이에 배치되는 제1 금속접합층; 및
상기 제2 표면 처리층의 하면과 상기 제2 접속부 사이에 배치되는 제2 금속 접합층을 포함하고,
상기 제1 금속 접합층의 상면은 상기 제1 단차보다 낮게 위치하고,
상기 제2 금속 접합층의 하면은 상기 제2 단차보다 높게 위치하는,
패키지 기판.