KR20230172218A - 반도체 패키지 - Google Patents

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KR20230172218A
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박덕훈
신준식
조현동
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엘지이노텍 주식회사
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Abstract

실시 예의 반도체 패키지는 제1 기판; 상기 제1 기판 상에 배치된 제2 기판; 및 상기 제2 기판 상에 실장된 반도체 소자를 포함하고, 상기 제2 기판은, 상기 반도체 소자의 단자와 직접 마주보며 배치되는 제1 전극과, 상기 제1 기판과 직접 마주보며 배치되는 제2 전극을 포함하고, 상기 제1 전극은 상기 제2 기판 내에 매립되고,상기 제2 전극은 상기 제2 기판의 하면에서 상기 제1 기판을 향하여 돌출된다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
실시 예는 반도체 패키지에 관한 것으로, 특히 반도체 소자와 연결되는 전극 패턴의 미세화가 가능한 반도체 패키지에 관한 것이다.
전기/전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 기판에 더 많은 수의 패키지를 부착하기 위한 기술들이 제안 및 연구되고 있다.
일반적인 반도체 패키지는 다수의 칩이 배치된 구조를 가진다. 그리고 최근의 상기 반도체 패키지가 적용되는 제품의 고 사양화 및 HBM(High Bandwidth Memory) 등의 다수의 칩 채용 등으로 인해 반도체 패키지의 사이즈가 커지고 있다. 이를 통해, 상기 반도체 패키지는 다수의 칩을 연결하기 위해 인터포저를 포함하고 있다.
또한, 사물 인터넷(IoT:Internet of Things)을 제공하는 제품, 자율 주행차 및 고성능 서버 등에 적용되는 반도체 패키지는 고집적화 추세에 따라 높은 성능 및 높은 신뢰성이 요구된다. 여기에서, 높은 성능 및 높은 신뢰성은 반도체 소자와 연결되는 전극 패턴들이 미세화되면서, 상기 전극 패턴들을 통해 고속 및 낮은 전송 손실로 신호를 전송한다는 것을 의미한다.
종래의 반도체 패키지는 캐리어 상에 배치된 동박층 및/또는 상기 동박층 상에 배치되는 화학동도금층을 이용하여 전극 패턴을 형성한다. 이때, 상기 동박층 및/또는 화학동도금층의 표면 조도(Ra)는 150nm 이상이다.
이때, 상기 전극 패턴을 형성하는 공정은 상기 동박층 또는 화학동도금층의 표면에 포토 레지스트를 배치하고, 포토 공정을 통해 상기 포토 레지스트를 선택적으로 노광 및 현상하여 상기 전극 패턴에 대응하는 레지스트 패턴을 형성한다. 이때, 상기 동박층 또는 화학동도금층의 표면 조도가 클 경우, 상기 포토 공정에서 조사되는 UV 광의 회절 정도가 커지고, 이에 의한 노광 해상력이 저하되는 문제가 있다.
또한, 상기 노광 해상력을 증가시키기 위해 상기 동박층 또는 화학동도금층의 표면 조도를 감소시키는 경우, 상기 동박층 또는 화학동도금층과 전극 패턴 및/또는 절연층 사이의 접합력이 저하되고, 이에 따른 물리적 신뢰성 문제가 발생할 수 있다.
따라서, 전극 패턴을 형성하는데 사용되는 시드층의 표면 조도를 감소시키면서, 상기 시드층과 전극 패턴 및/또는 절연층 사이의 밀착력을 향상시킬 수 있는 새로운 구조의 반도체 패키지가 요구되고 있다.
(특허문헌 1) KR 10-1372147 B
실시 예는 미세한 전극 패턴을 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 반도체 패키지를 구성하는 복수의 기판의 두께를 감소시킬 수 있는 반도체 패키지를 제공한다.
또한, 실시 예는 고주파수 대역의 신호 전송 및 상기 전송되는 신호의 전송 손실을 최소화할 수 있는 반도체 패키지를 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예의 반도체 패키지는 제1 기판; 상기 제1 기판 상에 배치된 제2 기판; 및 상기 제2 기판 상에 실장된 반도체 소자를 포함하고, 상기 제2 기판은, 상기 반도체 소자의 단자와 직접 마주보며 배치되는 제1 전극과, 상기 제1 기판과 직접 마주보며 배치되는 제2 전극을 포함하고, 상기 제1 전극은 상기 제2 기판 내에 매립되고,상기 제2 전극은 상기 제2 기판의 하면에서 상기 제1 기판을 향하여 돌출된다.
또한, 상기 제1 기판은, 상기 제2 기판의 상기 제2 전극과 직접 마주보며 배치된 제3 전극을 포함하고, 상기 제3 전극은 상기 제1 기판의 상면에서 상기 제2 기판을 향하여 돌출된다.
또한, 상기 제1 기판의 하면에 배치되고, 상기 제1 기판을 중심으로 상기 제3 전극과 대칭 구조를 가지는 제4 전극을 포함하고, 상기 제4 전극은 상기 제1 기판의 하면에서 상기 제1 기판으로부터 멀어지는 방향으로 돌출된다.
또한, 상기 제1 기판은 제1 두께를 가지고, 상기 제2 기판은 상기 제1 두께보다 작은 제2 두께를 가진다.
또한, 상기 제2 기판의 상기 제1 전극은 상기 제2 기판의 상기 제2 전극과 다른 층구조를 가진다.
또한, 상기 제1 전극을 구성하는 금속층의 층수는, 상기 제2 전극을 구성하는 금속층의 층수보다 작다.
또한, 상기 제2 전극은 제1 금속층; 및 상기 제1 금속층 상에 배치된 제2 금속층을 포함하고, 상기 제1 전극은 상기 제2 전극의 상기 제2 금속층에 대응하는 제3 금속층을 포함한다.
또한, 상기 제1 전극의 상면의 표면 조도는 1nm 내지 100nm의 범위를 만족한다.
또한, 상기 제2 기판의 상면의 표면 조도는 1nm 내지 100nm의 범위를 만족한다.
또한, 상기 제2 전극의 상기 제1 금속층은, 1nm 내지 100nm의 범위의 표면 조도를 가진다.
또한, 상기 제2 전극의 상기 제1 금속층은 100nm 내지 5000nm의 범위의 두께를 가진다.
또한, 상기 제3 전극 및 상기 제4 전극의 각각의 표면 조도는 상기 제1 전극의 상면의 표면 조도보다 크다.
또한, 상기 반도체 패키지는 상기 반도체 소자를 덮으며 배치되는 몰딩층을 포함하고, 상기 몰딩층은 상기 반도체 소자의 단자, 및 상기 단자와 연결된 상기 제1 전극을 몰딩한다.
또한, 상기 반도체 패키지는 상기 반도체 소자를 덮으며 배치되는 언더필을 포함하고, 상기 언더필은 상기 반도체 소자의 단자, 및 상기 단자와 연결된 상기 제1 전극을 덮는다.
또한, 상기 제1 전극은 복수의 전극 패턴을 포함하고, 상기 복수의 전극 패턴의 선폭은 1㎛ 내지 3㎛의 범위를 만족하고, 상기 복수의 전극 패턴 사이의 간격은 1㎛ 내지 3㎛의 범위를 만족한다.
실시 예의 반도체 패키지는 제1 기판, 상기 제1 기판 상에 배치된 제2 기판, 및 상기 제2 기판 상에 실장된 반도체 소자를 포함한다.
이때, 상기 제1 기판은 최상측의 제1 전극 및 최하측의 제2 전극을 포함한다. 상기 제1 기판의 상기 제1 전극 및 제2 전극은 상기 제1 기판을 중심으로 상호 대칭 구조를 가진다. 즉, 상기 제1 전극 및 제2 전극은 상기 제1 기판의 상면 및 하면을 중심으로 각각 외측 방향으로 돌출된 구조를 가진다. 이를 통해 실시 예는 상기 제1 전극과 제2 전극의 대칭 구조에 의해 상기 제1 기판의 휨 특성을 향상시킬 수 있다. 이를 통해 실시 예는 반도체 패키지의 제품 신뢰성을 향상시킬 수 있다.
또한, 실시 예의 상기 제2 기판은 상기 반도체 소자와 마주보는 최상측의 제1 전극과 상기 제1 기판과 마주보는 최하측의 제2 전극을 포함한다. 그리고, 상기 제1 전극과 제2 전극은 서로 비대칭 구조를 가질 수 있다. 예를 들어, 상기 제1 전극은 상기 제2 기판 내에 매립된 구조를 가지고, 상기 제2 전극은 상기 제2 기판에서 상기 제1 기판을 향하여 돌출된 구조를 가질 수 있다
이를 통해 실시 예는 상기 제1 전극이 상기 제2 기판 내에 매립된 구조를 가지도록 하여 상기 제1 전극의 폭 및 간격의 초미세화가 가능하다. 나아가, 실시 예는 상기 제2 전극이 상기 제1 기판을 향해 돌출됨에 따라 상기 제1 기판과 상기 제2 기판 사이의 신호 전송 거리를 최소화할 수 있고, 이를 토대로 신호 전송 손실을 최소화할 수 있다.
구체적으로 실시 예의 상기 제2 기판의 제1 전극은 상기 제2 기판 내에 매립되어 배치된다. 따라서, 실시 예는 상기 반도체 소자와 연결되는 제1 전극의 미세화가 가능하도록 하고, 이를 토대로 회로 집적도를 향상시킬 수 있도록 한다. 나아가, 상기 제1 전극이 미세화됨에 따라 레지스트층을 배치하지 못하는 구조를 가질 수 있다. 이때, 실시 예는 상기 제1 전극이 상기 제2 전극에 매립된 구조를 가지도록 한다. 따라서, 실시 예는 상기 레지스트층이 배치되지 않은 상태에서도 상기 제1 전극이 안정적으로 보호되도록 한다. 따라서, 실시 예는 반도체 패키지의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.
또한, 실시 예는 상기 제2 기판의 상기 제2 전극이 상기 제2 기판의 하면 아래로 돌출되도록 한다. 따라서, 실시 예는 상기 제2 전극과 상기 제1 기판 사이의 거리를 줄일 수 있다. 이를 통해 실시 예는 신호 전송 거리를 최소화할 수 있고, 이에 따른 신호 전송 손실을 최소화할 수 있다. 나아가, 실시 예는 제1 기판과 제2 기판의 상호 결합되는 전극이 각각의 기판으로부터 돌출된 구조를 가지며, 이에 따라 상호 간의 결합력을 향상시킬 수 있다.
도 1은 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 제2 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 3은 도 1 및 도 2에 도시된 제1 기판을 나타낸 단면도이다.
도 4는 도 3의 전극 및 관통부의 층 구조를 나타낸 도면이다.
도 5는 도 1 및 도 2에 도시된 제2 기판을 나타낸 단면도이다.
도 6은 도 5의 제1 전극의 전극 패턴들을 나타낸 평면도이다.
도 7은 도 5의 전극 및 관통부의 층 구조를 나타낸 도면이다.
도 8은 비교 예 및 실시 예의 금속층의 표면 조도를 비교하기 위한 도면이다.
도 9는 비교 예 및 실시 예의 포토레지스트의 노광 해상도를 비교한 도면이다.
도 10은 제1 실시 예에 따른 몰딩층의 구조를 나타낸 도면이다.
도 11은 제2 실시 예에 따른 몰딩층의 구조를 나타낸 도면이다.
도 12는 실시 예에 따른 반도체 패키지의 상세 구조를 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우 뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
-전자 디바이스 -
실시 예의 설명에 앞서, 실시 예의 반도체 패키지가 적용되는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지에는 다양한 반도체 소자가 실장될 수 있다.
상기 반도체 소자는 능동소자 및/또는 수동소자를 포함할 수 있다. 능동소자는 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC) 형태의 반도체칩일 수 있다. 반도체 소자는 로직 칩, 메모리칩 등일 수 있다. 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 AP 이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다.
메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
또한, 상기 전자 디바이스는 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 차량, 고성능 서버, 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 1은 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 2는 제2 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 1을 참조하면, 제1 실시 예의 반도체 패키지는 제1 기판(100), 제2 기판(200) 및 반도체 소자(300a, 300b)를 포함한다.
상기 제1 기판(100)은 패키지 기판을 의미한다.
예를 들어, 상기 제1 기판(100)은 적어도 하나의 외부 기판이 결합되는 공간을 제공할 수 있다.
일 예로, 상기 외부 기판은 상기 제1 기판(100) 상에 결합되는 제2 기판(200)을 의미할 수 있다.
다른 예로, 상기 외부 기판은 상기 제1 기판(100)의 하부에 결합되는 전자 디바이스에 포함된 메인 보드를 의미할 수 있다.
또한, 도면상에 도시하지는 않았지만, 상기 제1 기판(100)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다.
상기 제1 기판(100)은 적어도 하나의 절연층, 상기 적어도 하나의 절연층에 배치된 전극, 및 상기 적어도 하나의 절연층을 관통하는 관통부를 포함한다.
상기 제1 기판(100) 상에는 제2 기판(200)이 배치된다.
상기 제2 기판(200)은 인터포저일 수 있다. 예를 들어, 상기 제2 기판(200)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다. 상기 제2 기판(200)은 상기 적어도 하나의 반도체 소자와 연결될 수 있다. 예를 들어, 제2 기판(200)은 복수의 반도체 소자(300a, 300b)가 실장되는 공간을 제공할 수 있다. 이때, 상기 제2 기판(200)은 상기 제1 기판(100)과 상기 복수의 반도체 소자(300a, 300b) 사이를 연결하는 기능 외에, 상기 복수의 반도체 소자(300a, 300b) 사이를 연결하는 기능을 할 수 있다.
도 1에서는 상기 제2 기판(200) 상에 2개의 반도체 소자(300a, 300b)가 배치되는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 상기 제2 기판(200) 상에는 1개의 반도체 소자가 배치될 수 있고, 이와 다르게 3개 이상의 반도체 소자가 배치될 수 있다.
제2 기판(200)은 상기 반도체 소자(300a, 300b)와 상기 제1 기판(100) 사이에 배치될 수 있다.
상기 제2 기판(200)은 반도체 소자 기능을 하는 액티브 인터포져일 수 있다. 상기 제2 기판(200)이 반도체 소자 기능을 하는 경우, 실시 예의 패키지는 상기 제1 기판(100) 상에 수직 방향으로의 적층 구조를 가지고 복수의 로직 칩이 실장될 수 있다. 그리고 상기 로직 칩 중 상기 액티브 인터포져에 대응하는 제1 로직 칩은 해당 로직 칩의 기능을 하면서, 이의 상부에 배치된 제2 로직 칩과 상기 제1 기판(100) 사이의 신호 전달 기능을 수행할 수 있다.
다른 실시 예에 따르면, 상기 제2 기판(200)은 패시브 인터포져일 수 있다. 예를 들어, 상기 제2 기판(200)은 상기 반도체 소자(300a, 300b)와 상기 제1 기판(100) 사이에서의 신호 중계 기능을 할 수 있다. 예를 들어, 상기 반도체 소자(300a, 300b)는 5G, 사물인터넷(IOT, Internet of Things), 화질 증가, 통신 속도 증가 등의 이유로 단자의 개수가 점차 증가하고 있다. 즉 상기 반도체 소자(300a, 300b)에 구비되는 단자의 개수가 증가하고, 이에 의해 단자의 폭이나 복수의 단자들 사이의 간격이 감소하고 있다. 이때, 상기 제1 기판(100)은 전자 디바이스의 메인 보드와 연결된다. 이에 따라, 상기 제1 기판(100)에 구비된 전극들이 상기 반도체 소자(300) 및 상기 메인 보드와 각각 연결되기 위한 폭 및 간격을 가지기 위해서는 상기 제1 기판(100)의 두께가 증가하거나, 상기 제1 기판(100)의 층 구조가 복잡해지는 문제가 있다. 따라서, 제1 실시 예는 상기 제1 기판(100)과 상기 반도체 소자(300a, 300b)에 제2 기판(200)을 배치한다.
그리고 상기 제2 기판(200)은 상기 반도체 소자(300a, 300b)의 단자에 대응하는 미세 폭 및 간격을 가지는 전극을 포함할 수 있다.
이때, 실시 예는 상기 제2 기판(200)에 배치되는 전극 패턴들이 미세 패턴을 포함하도록 한다. 여기에서, 미세 패턴은 상기 제2 기판(200)에 배치되는 전극 패턴들의 선폭이 3㎛ 이하이면서, 복수의 전극 패턴들 사이의 간격이 3㎛ 이하인 것을 의미할 수 있다.
상기 반도체 소자(300a, 300b)는 로직 칩, 메모리칩 등일 수 있다. 상기 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 AP 이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다. 그리고 상기 메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 제1 실시 예의 반도체 패키지는 접속부를 포함할 수 있다.
예를 들어, 반도체 패키지는 제1 기판(100)과 상기 제2 기판(200) 사이에 배치되는 제1 접속부(410)를 포함한다. 상기 제1 기판(100)은 상기 제1 기판(100)과 상기 제2 기판(200) 사이를 전기적으로 연결한다.
반도체 패키지는 제1 기판(100)의 하면에 배치된 제2 접속부(420)를 포함한다. 상기 제2 접속부(420)는 상기 제1 기판(100)과 메인 보드 사이를 전기적으로 연결할 수 있다.
반도체 패키지는 제2 기판(200)과 반도체 소자(300a, 300b) 사이에 배치된 제3 접속부(430a, 430b)를 포함한다. 상기 제3 접속부(430a, 430b)는 상기 제2 기판(200)과 상기 반도체 소자(300a, 300b) 사이를 전기적으로 연결한다.
이때, 상기 제1 접속부(410), 제2 접속부(420) 및 제3 접속부(430a, 430b)는 와이어 본딩, 솔더 본딩, 메탈 간 다이렉트 본딩 중 적어도 하나의 본딩 방식을 이용하여 복수의 구성 요소 사이를 전기적으로 연결할 수 있다. 즉, 상기 제1 내지 제3 접속부(410, 420, 430a, 430b)는 복수의 구성 요소를 전기적으로 연결하는 기능을 갖기 때문에, 메탈 간 다이렉트 본딩을 이용할 경우 반도체 패키지는 솔더나 와이어가 아닌, 전기적으로 연결되는 부분으로 이해될 수 있다.
상기 와이어 본딩 방식은 금(Au) 등의 도선을 이용하여 복수의 구성 요소 사이를 전기적으로 연결하는 것을 의미할 수 있다. 또한, 상기 솔더 본딩 방식은 Sn, Ag, Cu 중 적어도 하나를 포함하는 물질을 이용하여 복수의 구성요소 사이를 전기적으로 연결할 수 있다. 또한, 메탈 간 다이렉트 본딩 방식은 솔더, 와이어, 전도성 접착제 등의 부재 없이, 복수의 구성 요소 사이에 열과 압력을 인가하여 재결정화하고, 이를 통해 복수의 구성요소 사이를 직접 결합시키는 것을 의미할 수 있다. 그리고, 메탈 간 다이렉트 본딩 방식은 상기 제3 접속부(430a, 430b)에 의한 본딩 방식을 의미할 수 있다. 이 경우, 상기 제3 접속부(430a, 430b)는 상기 재결정화에 의해 복수의 구성요소 사이에 형성되는 금속층을 의미할 수 있다.
한편, 도 2를 참조하면, 제2 실시 예의 반도체 패키지는 도 1의 제1 실시 예의 반도체 패키지 대비 상기 제2 기판(200) 상에 복수의 반도체 소자가 배치되면서, 상기 복수의 반도체 소자 사이를 연결하는 연결 부재를 포함하는 것에서 차이가 있다.
제2 기판(200) 상에는 수평 방향으로 상호 이격되며 배치되는 제1 반도체 소자(300a) 및 제2 반도체 소자(300b)를 포함한다.
그리고, 상기 제1 반도체 소자(300a) 및 제2 반도체 소자(300b)는 서로 다른 종류 또는 같은 종류의 능동 소자일 수 있다. 예시적으로, 상기 제1 반도체 소자(300a) 및 제2 반도체 소자(300b)는 서로 다른 종류의 AP 칩을 의미할 수 있다. 또한, 상기 제1 반도체 소자(300a) 및 제2 반도체 소자(300b) 중 어느 하나는 AP 칩일 수 있고, 다른 하나는 메모리 칩일 수 있다.
그리고 제2 실시 예의 반도체 패키지는 상기 제2 기판(200)과 상기 제1 반도체 소자(300a) 사이에 배치된 제3-1 접속부(430a)를 포함한다. 또한, 제2 실시 예의 반도체 패키지는 상기 제2 기판(200)과 상기 제2 반도체 소자(300b) 사이에 배치된 제3-2 접속부(430b)를 포함한다.
한편, 제2 실시 예의 반도체 패키지는 연결 부재(250)를 포함한다. 상기 연결 부재(250)는 상기 제2 기판(200) 내에 매립될 수 있다. 상기 연결 부재(250)는 상기 제2 기판(200) 상에 배치된 제1 반도체 소자(300a)와 제2 반도체 소자(300b) 사이를 연결한다. 상기 연결 부재(250)는 재배선층을 포함할 수 있다. 예를 들어, 연결 부재(250)는 브리지일 수 있다. 상기 연결 부재(250)는 실리콘 브리지를 포함할 수 있다. 이와 다르게, 상기 연결 부재(250)는 유기물을 포함하는 유기 브리지일 수 있다.
이하에서는 도 1 및 도 2에 도시된 기판의 상세 구조에 대해 설명하기로 한다.
도 3은 도 1 및 도 2에 도시된 제1 기판을 나타낸 단면도이고, 도 4는 도 3의 전극 및 관통부의 층 구조를 나타낸 도면이다.
제1 기판(100)은 복수의 절연층을 포함할 수 있다. 예를 들어, 상기 제1 기판(100)은 절연층의 층수를 기준으로 5층 구조를 가질 수 있으나, 이에 한정되지는 않는다. 상기 제1 기판(100)은 절연층의 층수를 기준으로 4층 이하의 층수를 가질 수 있고, 이와 다르게 6층 이상의 층수를 가질 수도 있을 것이다.
이하에서는 도 3에 도시된 바와 같이, 상기 제1 기판(100)이 절연층의 층수를 기준으로 5층 구조를 가지는 것으로 하여 설명한다.
제1 기판(100)의 절연층은 제1 절연층(111), 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)을 포함한다. 이때, 상기 회로 기판이 4층 이하의 층수를 가지는 경우, 제2 절연층(112), 제3 절연층(213), 제4 절연층(114) 및 제5 절연층(115) 중 적어도 하나의 절연층이 생략될 수 있다. 그리고, 상기 제1 기판(100)이 6층 이상의 층수를 가지는 경우, 제2 절연층(112)과 제3 절연층(113) 사이 또는 제4 절연층(114) 및 제5 절연층(115) 사이에 추가 절연층이 배치될 수 있다.
일 실시 예에 따르면, 제1 절연층(111)은 코어층일 수 있다. 예를 들어, 제1 절연층(111)은 강성을 갖는 절연층일 수 있다. 예를 들어, 제1 절연층(111)은 양면에 동박이 적층된 절연층일 수 있다. 바람직하게, 제1 절연층(111)은 동박 적층판(CCL: Copper Clad Lamination)일 수 있다. 일 실시 예에서의 제1 절연층(111)은 유리 섬유나 PPG를 포함하는 코어층을 의미할 수 있다. 이에 따라, 상기 제1 기판(100)은 코어 기판이라고 할 수 있다.
다른 실시 예에 따르면 상기 제1 절연층(111)은 ABF, PID등의 유기 절연층을 의미할 수 있고, ABF, PID 등의 유기 절연층에 첨가물이 포함된 층을 의미할 수 있다. 이에 따라, 상기 제1 기판(100)은 코어리스 기판이라고 할 수 있다.
한편, 동박 적층판은 일반적으로 회로 기판이 제조되는 원판으로, 절연층에 동박이 적층된 적층판이다. 동박 적층판은 용도에 따라 유리/에폭시 동박 적층판, 내열수지 동박 적층판, 종이/페놀 동박 적층판, 고주파용 동박 적층판, 플렉시블 동박 적층판(예를 들어, 폴리이미드 필름) 및 복합 동박 적층판 등을 포함할 수 있다. 이때, 실시 예의 제1 절연층(111)은 양면 회로 기판 및 다층 회로 기판의 제작을 위해 유리/에폭시 동박 적층판을 사용할 수 있으나, 이에 한정되는 것은 아니다.
상기 유리/에폭시 동박 적층판은 유리 섬유 또는 유기 재질의 섬유에 에폭시 수지를 침투시킨 보강 기재와 동박으로 이루어진다. 유리/에폭시 동박 적층판은 보강 기재에 따라 구분된다. 예를 들어, 유리/에폭시 동박 적층판은 FR-1 내지 FR-5와 같이 NEMA(National Electrical Manufacturers Association: 국제전기공업협회)에서 정한 규격에 의해 보강기재와 내열성에 따라 등급이 구분된다. 그리고 일반적으로 FR-1 내지 FR-5등급 중에서, FR-4가 가장 많이 사용되고 있으나, 최근에는 수지의 유리전이 온도(Tg) 특성 등을 향상시킨 FR-5의 수요도 증가하고 있다.
상기 제1 절연층(111)은 일정 두께를 가질 수 있다. 이때, 제1 절연층(111)의 두께는 100㎛를 초과할 수 있다. 바람직하게, 제1 절연층(111)의 두께는 150㎛를 초과할 수 있다. 더욱 바람직하게, 제1 절연층(111)의 두께는 200㎛를 초과할 수 있다. 즉, 제1 절연층(111)은 100㎛ 내지 500㎛ 사이의 범위의 두께를 가질 수 있다.
상기 제1 절연층(111)의 두께가 100㎛ 미만이면, 회로 기판의 강성 및 휨 특성이 저하될 수 있다. 또한, 상기 제1 절연층(111)의 두께가 500㎛를 초과하면, 회로 기판 및 이를 포함하는 반도체 패키지의 전체적인 두께가 증가할 수 있다.
상기 제1 절연층(111)의 상면 및 하면에는 복수의 절연층이 각각 배치된다.
예를 들어, 상기 제1 절연층(111)의 상면에는 제2 절연층(112)이 배치된다. 그리고, 제2 절연층(112)의 상면에는 제3 절연층(113)이 배치된다. 또한, 제1 절연층(111)의 하면에는 제4 절연층(114)이 배치된다. 또한, 제4 절연층(114)의 하면에는 제5 절연층(115)이 배치된다.
이때, 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)은 상기 제1 절연층(111)과 다른 절연물질을 포함할 수 있다. 상기 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)은 ABF(Ajinomoto Build-up Film), PI 및 PID를 포함할 수 있다. 바람직하게, 상기 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)은 CCL(Copper Clad Laminate) 타입의 ABF, PI 및 PID 중 적어도 하나를 포함할 수 있다.
제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)의 각각의 두께는 상기 제1 절연층(111)의 두께보다 작을 수 있다.
상기 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)의 각각의 두께는 10㎛ 내지 40㎛의 범위의 두께를 가질 수 있다. 바람직하게, 상기 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)의 각각의 두께는 15㎛ 내지 35㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)의 각각의 두께는 18㎛ 내지 32㎛의 범위를 만족할 수 있다.
상기 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)의 각각의 두께가 10㎛ 미만이면, 회로 기판의 강성이 감소되고, 이에 의해 휨 특성이 저하될 수 있다. 상기 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)의 각각의 두께가 10㎛ 미만이면, 해당 절연층 상에 전극을 형성하는 공정에서의 공정 특성이 저하될 수 있다.
상기 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)의 각각의 두께가 40㎛을 초과하면, 해당 절연층 상에 배치되는 전극의 미세화가 어려울 수 있다. 상기 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)의 각각의 두께가 40㎛를 초과하면, 회로 기판 및 이를 포함하는 반도체 패키지의 두께가 증가할 수 있다.
상기 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)의 각각의 두께는 서로 다른 층에 배치된 전극들 사이의 기판 수직 방향으로의 거리에 대응할 수 있다. 즉, 두께는 상기 각각의 절연층의 상면에서 하면을 향하는 방향, 또는 하면에서 상면을 향하는 방향으로의 길이를 의미할 수 있고, 기판 수직 방향의 길이를 의미할 수 있다. 여기서, 상면은 각 구성요소에서 상기 수직 방향을 따라 가장 높은 위치를 의미할 수 있고, 하면은 각 구성요소에서 상기 수직 방향을 따라 가장 낮은 위치를 의미할 수 있다. 그리고, 이의 위치는 서로 반대로 지칭될 수 있다.
상기 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)의 각각의 두께가 10㎛ 미만이면, 상기 회로 기판의 휨 특성이 저하될 수 있다. 또한, 상기 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)의 각각의 두께가 10㎛ 미만이면, 각각의 절연층 상에 배치되는 전극이 안정적으로 보호되지 못하고, 이에 의해 전기적 신뢰성이 저하될 수 있다. 또한, 상기 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)의 각각의 두께가 40㎛를 초과하면, 상기 회로 기판의 전체적인 두께가 증가하고, 이에 따라 반도체 패키지의 두께가 증가할 수 있다. 또한, 상기 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)의 각각의 두께가 40㎛를 초과하면, 각각의 절연층 상에 배치되는 전극의 미세화가 어려울 수 있다.
한편, 실시 예의 회로 기판은 전극을 포함한다. 상기 전극은 각각의 절연층의 표면에 배치될 수 있다.
예를 들어, 상기 전극은 제1 절연층(111)의 상면 또는 제2 절연층(112)의 하면에 배치된 제1 전극(121)을 포함한다. 또한, 상기 전극은 제2 절연층(112)의 상면 또는 제3 절연층(113)의 하면에 배치된 제2 전극(122)을 포함한다. 또한, 상기 전극은 제3 절연층(113)의 상면에 배치된 제3 전극(123)을 포함한다. 또한, 상기 전극은 제1 절연층(111)의 하면 또는 제4 절연층(114)의 상면에 배치된 제4 전극(124)을 포함한다. 또한, 상기 전극은 제4 절연층(114)의 하면 또는 제5 절연층(115)의 상면에 배치된 제5 전극(125)을 포함한다. 또한, 상기 전극은 제5 절연층(115)의 하면에 배치된 제6 전극(126)을 포함한다.
상기 제1 전극 내지 제6 전극(121, 122, 123, 124, 125, 126)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한, 상기 제1 전극 내지 제6 전극(121, 122, 123, 124, 125, 126)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 전극 내지 제6 전극(121, 122, 123, 124, 125, 126)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 제1 전극 내지 제6 전극(121, 122, 123, 124, 125, 126) 각각은 7㎛ 내지 30㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 전극 내지 제6 전극(121, 122, 123, 124, 125, 126) 각각은 9㎛ 내지 27㎛의 범위의 두께를 가질 수 있다. 상기 제1 전극 내지 제6 전극(121, 122, 123, 124, 125, 126) 각각은 10㎛ 내지 23㎛의 범위의 두께를 가질 수 있다. 상기 제1 전극 내지 제6 전극(121, 122, 123, 124, 125, 126)의 두께가 7㎛ 미만이면, 상기 제1 전극 내지 제6 전극(121, 122, 123, 124, 125, 126)의 저항이 증가하고, 전송 가능한 신호의 허용 전류가 감소할 수 있다. 또한, 상기 제1 전극 내지 제6 전극(121, 122, 123, 124, 125, 126)의 두께가 20㎛를 초과하면, 미세화가 어려울 수 있다.
한편, 상기 제1 전극 내지 제6 전극(121, 122, 123, 124, 125, 126) 중 제3 전극(123) 및 제6 전극(126)은 제1 기판(100)의 최외층의 전극을 의미할 수 있다. 예를 들어, 상기 제3 전극(123)은 상기 제1 전극 내지 제6 전극(121, 122, 123, 124, 125, 126) 중 최상측에 배치된 전극을 의미할 수 있다. 그리고, 상기 제6 전극(126)은 상기 제1 전극 내지 제6 전극(121, 122, 123, 124, 125, 126) 중 최하측에 배치된 전극을 의미할 수 있다.
이때, 상기 제3 전극(123)과 제6 전극(126)은 상기 제1 기판(100)을 중심으로 상호 대칭 구조를 가질 수 있다. 여기에서, 상호 대칭 구조를 가진다는 것은 상기 제3 전극(123)과 제6 전극(126)이 상기 제1 기판(100)을 중심으로 상호 대칭되는 위치에 배치된다는 것을 의미할 수 있다.
구체적으로, 상기 제3 전극(123)은 상기 제1 기판(100)의 상면으로부터 돌출되어 배치될 수 있다. 예를 들어, 상기 제3 전극(123)은 상기 제1 기판(100)의 상면에서 상기 제1 기판(100)의 하면으로부터 멀어지는 방향으로 배치될 수 있다.
또한, 상기 제6 전극(126)은 상기 제1 기판(100)의 하면으로부터 돌출되어 배치될 수 있다. 예를 들어, 상기 제6 전극(126)은 상기 제1 기판(100)의 하면에서 상기 제1 기판(100)의 상면으로부터 멀어지는 방향으로 배치될 수 있다.
이때, 상기 제1 기판(100)은 상부에 제2 기판(200)이 배치되면서, 하부에 메인 보드가 배치된다. 이에 따라, 상기 제1 기판(100)은 제2 기판(200) 대비 높은 강성 및 휨 특성이 요구된다. 따라서, 실시 예는 상기 제1 기판(100)의 최외층의 전극이 상기 제1 기판(100)을 중심으로 각각 상부 및 하부로 돌출되는 구조를 가지도록 한다. 따라서, 실시 예는 상기 제1 기판(100)의 제3 전극(123) 및 제6 전극(126)이 상호 대칭 구조를 가지도록 하여, 이에 따른 상기 제1 기판(100)의 휨 특성을 향상시킬 수 있다. 이에 따라 실시 예는 상기 제1 기판(100)의 물리적 신뢰성을 향상시킬 수 있다.
한편, 상기 제1 기판(100)은 관통부를 포함한다. 상기 관통부는 상기 제1 기판(100)의 각각의 절연층을 관통한다. 상기 관통부는 서로 다른 층에 배치된 전극들 사이를 전기적으로 연결한다. 상기 관통부는 관통 전극 또는 비아부라고도 할 수 있다.
상기 관통부는 제1 절연층(111)을 관통하는 제1 관통부(131)를 포함한다. 상기 관통부는 제2 절연층(112)을 관통하는 제2 관통부(132)를 포함한다. 상기 관통부는 제3 절연층(113)을 관통하는 제3 관통부(133)를 포함한다. 상기 관통부는 제4 절연층(114)을 관통하는 제4 관통부(134)를 포함한다. 상기 관통부는 제5 절연층(115)을 관통하는 제5 관통부(135)를 포함한다.
상기 제1 내지 제5 관통부(135)는 각각의 절연층을 관통하는 관통 홀 내부를 전도성 물질로 충진하여 형성할 수 있다.
상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있다. 또한, 상기 관통 홀이 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있다. 또한, 상기 관통 홀이 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용할 수 있다.
이때, 상기 제1 내지 제5 관통부(135)와 상기 제1 전극 내지 제6 전극(121, 122, 123, 124, 125, 126)은 도금 공정을 진행하여 동시에 형성될 수 있다. 이에 따라, 상기 관통부와 상기 전극은 배치 위치에 따라 구분될 뿐, 실질적으로 동일한 금속층을 포함할 수 있다.
구체적으로, 제1 전극(121), 제4 전극(124) 및 제1 관통부(131)는 동일한 금속층을 포함할 수 있다. 또한, 제2 전극(122) 및 제2 관통부(132)는 동일한 금속층을 포함할 수 있다. 또한, 제3 전극(123) 및 제3 관통부(133)는 동일한 금속층을 포함할 수 있다. 또한, 제5 전극(125) 및 제4 관통부(124)는 동일한 금속층을 포함할 수 있다.
상기 제1 내지 제5 관통부(135)는 서로 다른 형상을 가질 수 있다.
상기 제1 관통부(135)는 상면에서 하면을 향하여 폭이 일정한 제1 경사를 가질 수 있다. 또한, 제2 관통부(132) 및 제3 관통부(123)는 상면에서 하면을 향할수록 폭이 점진적으로 감소하는 제2 경사를 가질 수 있다. 또한, 제4 관통부(124) 및 제5 관통부(125)는 상면에서 하면을 향할수록 폭이 점진적으로 증가하는 경사를 가질 수 있다. 예를 들어, 상기 제2 관통부(132) 및 제3 관통부(123)는 제4 관통부(124) 및 제5 관통부(125)와 대칭 형상을 가질 수 있다.
한편, 제1 기판(100)은 절연 부재(140)를 포함한다. 상기 절연 부재(140)는 상기 제1 절연층(111)을 관통한다. 상기 절연 부재(140)는 상기 제1 관통부(131)와 함께 상기 제1 절연층(111)을 관통하는 관통 홀 내부에 충진될 수 있다. 구체적으로, 상기 제1 관통부(131)는 상기 제1 절연층(111)을 관통하는 관통 홀의 내측면에 인접하게 배치된다. 그리고, 상기 제1 관통부(131)는 상기 제1 절연층(111)을 관통하는 관통 홀의 일부를 금속 물질로 충진하여 형성될 수 있다. 또한, 절연 부재(140)는 상기 제1 관통부(131) 상에 배치되고, 상기 제1 절연층(111)을 관통하는 관통 홀의 나머지 일부를 절연 물질로 충진하여 형성될 수 있다.
한편, 제1 기판(100)은 레지스트층을 포함한다. 상기 레지스트층은 절연층이라고도 할 수 있다. 상기 레지스트층은 회로 기판의 최외층의 절연층을 의미한다.
구체적으로, 상기 레지스트층은 상기 제3 절연층(113)의 상면에 배치되는 제1 레지스트층(116)을 포함한다. 상기 제1 레지스트층(116)은 절연층의 하나로, '제6 절연층'이라고도 할 수 있다. 상기 제1 레지스트층(116)은 상기 제3 전극(123)과 수직으로 중첩되는 적어도 하나의 제1 개구를 포함한다. 상기 제1 개구는 제2 기판(200)과의 결합을 위하여 제1 접속부(410)가 배치될 제3 전극(133) 상에 구비될 수 있다.
또한, 상기 레지스트층은 상기 제5 절연층(115)의 하면에 배치되는 제2 레지스트층(117)을 포함한다. 상기 제2 레지스트층(117)은 절연층의 하나로, '제7 절연층'이라고도 할 수 있다. 상기 제2 레지스트층(117)은 상기 제6 전극(126)과 수직으로 중첩되는 적어도 하나의 제2 개구를 포함한다. 상기 제2 개구는 메인 보드와의 결합을 위하여, 제2 접속부(420)가 배치될 제6 전극(126) 아래에 구비될 수 있다.
상기 제1 레지스트층(116) 및 제2 레지스트층(117)은 유기 고분자 물질을 포함할 수 있다. 예를 들어, 상기 제1 레지스트층(116) 및 제2 레지스트층(117)은 솔더 레지스트층일 수 있다. 일 예로, 상기 제1 레지스트층(116) 및 제2 레지스트층(117)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 상기 제1 레지스트층(116) 및 제2 레지스트층(117)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 제1 레지스트층(116) 및 제2 레지스트층(117)은 포토 솔더 레지스트층, 커버레이 및 고분자 물질 중 어느 하나를 포함할 수도 있을 것이다.
상기 제1 레지스트층(116) 및 제2 레지스트층(117)은 1㎛ 내지 20㎛의 두께를 가질 수 있다. 바람직하게, 상기 제1 레지스트층(116) 및 제2 레지스트층(117)은 1㎛ 내지 15㎛의 범위의 두께를 가질 수 있다. 더욱 바람직하게, 상기 제1 레지스트층(116) 및 제2 레지스트층(117)은 1㎛ 내지 12㎛의 범위의 두께를 가질 수 있다.
이때, 상기 제1 레지스트층(116) 및 제2 레지스트층(117)의 두께가 20㎛를 초과하는 경우, 회로 기판의 전체적인 두께 및 반도체 패키지의 전체적인 두께가 증가할 수 있다. 또한, 상기 제1 레지스트층(116) 및 제2 레지스트층(117)의 두께가 1㎛ 미만인 경우, 제3 절연층(113)의 상면, 제5 절연층(115)의 하면, 제3 전극(123)의 상면 및/또는 제6 전극(116)의 하면이 안정적으로 보호되지 않을 수 있다. 상기 제1 레지스트층(116) 및 제2 레지스트층(117)의 두께가 1㎛ 미만인 경우, 회로 기판의 전기적 신뢰성 및 반도체 패키지의 전기적 신뢰성이 저하될 수 있다.
한편, 도 4를 참조하면, 실시 예의 제1 기판(100)에 포함된 전극들 및 관통부는 복수의 금속층을 포함할 수 있다. 상기 복수의 금속층 중 하나는 무전해 도금에 의해 형성된 시드층을 의미할 수 있다. 그리고 상기 복수의 금속층 중 다른 하나는 상기 시드층을 이용하여 전해 도금에 의해 형성된 전해 금속층을 의미할 수 있다.
상기 제2 전극(122)은 제1 금속층(122-1) 및 제2 금속층(122-2)을 포함할 수 있다. 상기 제2 전극(122)의 제1 금속층(122-1)은 무전해 도금에 의해 형성된 금속층일 수 있다. 상기 제2 전극(122)의 제1 금속층(122-1)은 화학동도금층을 의미할 수 있다. 상기 제2 전극(122)의 제1 금속층(122-1)은 0.5㎛ 내지 2.5㎛의 범위의 두께를 가질 수 있다. 바람직하게, 상기 제2 전극(122)의 제1 금속층(122-1)은 0.8㎛ 내지 2.3㎛의 범위의 두께를 가질 수 있다. 상기 제2 전극(122)의 제1 금속층(122-1)은 1.0㎛ 내지 2.0㎛의 범위의 두께를 가질 수 있다.
상기 제2 전극(122)의 제1 금속층(122-1)의 두께가 0.5㎛ 미만이면, 상기 제1 금속층(122-1)이 시드층으로 기능하지 못할 수 있다. 상기 제2 전극(122)의 제1 금속층(122-1)의 두께가 0.5㎛ 미만이면, 상기 제1 금속층(122-1)이 전체 영역에서 균일한 두께를 가지지 못할 수 있다.
상기 제2 전극(122)의 제1 금속층(122-1)의 두께가 2.5㎛를 초과하면, 상기 제1 금속층(122-1) 상에 배치되는 제2 금속층(122-2)의 두께가 증가하고, 이를 통해 제2 전극(122)의 전체 두께가 증가할 수 있다. 그리고, 상기 제2 전극(122)의 두께가 증가하는 경우, 상기 제2 전극(122)을 구성하는 복수의 전극 패턴들의 선폭 및 간격이 증가할 수 있다. 상기 제2 전극(122)의 제1 금속층(122-1)의 두께가 2.5㎛를 초과하면, 상기 제1 금속층(122-1)을 에칭으로 제거하는 공정에서의 에칭량이 증가할 수 있고, 이에 의해 상기 제1 금속층(122-1)과 함께 상기 제2 금속층(122-2)이 함께 제거되는 것에 의한 물리적 신뢰성 및 전기적 신뢰성 문제가 발생할 수 있다.
한편, 상기 제2 전극(122)은 상기 제2 전극(122)의 제1 금속층(122-1) 상에 형성된 제2 전극(122)의 제2 금속층(122-2)을 포함할 수 있다.
상기 제2 전극(122)의 제2 금속층(122-2)은 상기 제2 전극(122)의 상기 제1 금속층(122-1)을 시드층으로 전해 도금하여 형성한 전해도금층일 수 있다.
상기 제2 전극(122)의 제2 금속층(122-2)은 4.5㎛ 내지 29.5㎛의 범위의 두께를 가질 수 있다. 바람직하게, 상기 제2 전극(122)의 제2 금속층(122-2)은 6.7㎛ 내지 26.2㎛의 범위의 두께를 가질 수 있다. 더욱 바람직하게, 상기 제2 전극(122)의 제2 금속층(122-2)은 8㎛ 내지 22㎛의 범위의 두께를 가질 수 있다.
상기 제2 전극(122)의 제2 금속층(122-2)의 두께가 4.5㎛ 미만이면, 상기 제2 전극(122)의 저항이 증가하고, 전송 가능한 신호의 허용 전류가 감소할 수 있다. 또한, 상기 제2 전극(122)의 제2 금속층(122-2)의 두께가 29.5㎛를 초과하면, 미세화가 어려울 수 있다.
한편, 상기 제2 전극(122) 상에 배치된 제3 관통부(133) 및 제3 전극(123)을 포함할 수 있다. 그리고, 상기 제3 관통부(133) 및 제3 전극(123) 각각은 상기 제2 전극(122)에 대응하는 층 구조를 가질 수 있다.
예를 들어, 상기 제3 관통부(133)는 제1 금속층(133-1) 및 제2 금속층(133-2)을 포함할 수 있다. 또한, 제3 전극(123)은 제1 금속층(123-1) 및 제2 금속층(123-2)을 포함할 수 있다. 이때, 상기 제3 관통부(133) 및 제3 전극(123)의 제1 금속층(133-1, 123-1)은 실질적으로 하나의 금속층을 의미하며, 하나의 금속층을 위치에 따라 구분한 것일 수 있다. 또한, 상기 제3 관통부(133) 및 제3 전극(123)의 제2 금속층(133-2, 123-2)은 실질적으로 하나의 금속층을 의미하며, 하나의 금속층을 위치에 따라 구분한 것일 수 있다.
또한, 실시 예의 제5 전극(125), 제6 전극(126), 제2 관통부(132) 제4 관통부(134) 및 제5 관통부(135)도 상기 제2 전극(122), 제3 전극(123) 및 제3 관통부(133)에 대응하는 제1 금속층 및 제2 금속층을 포함할 수 있다.
상기와 같이, 제1 기판(100)은 복수의 절연층을 포함하는 절연 기판을 포함한다. 그리고, 절연 기판의 상면에서 상측 방향을 향하여 돌출된 최상측 전극인 제1 전극을 포함한다. 또한, 상기 제1 기판(100)은 상기 절연 기판의 하면에서 하측 방향을 향하여 돌출된 최하측 전극인 제2 전극을 포함한다.
그리고, 상기 제1 전극 및 제2 전극은 상기 절연 기판을 중심으로 상호 대칭 구조를 가진다. 이를 통해 실시 예는 상기 제1 기판의 전체적인 강성을 증가시킬 수 있고, 이에 따른 휨 특성을 향상시킬 수 있다.
도 5는 도 1 및 도 2에 도시된 제2 기판을 나타낸 단면도이고, 도 6은 도 5의 제1 전극의 전극 패턴들을 나타낸 평면도이며, 도 7은 도 5의 전극 및 관통부의 층 구조를 나타낸 도면이다.
도 5를 참조하면, 제2 기판(200)은 적어도 하나의 반도체 소자가 실장되는 실장 공간을 제공한다.
이때, 상기 제2 기판(200)의 상부는 반도체 소자가 실장되는 실장 공간일 수 있다. 그리고, 상기 제2 기판(200)의 하부는 상기 제1 기판(100)과 결합되는 결합 공간일 수 있다.
상기 제2 기판(200)은 적어도 하나의 절연층을 포함할 수 있다. 예를 들어, 제2 기판(200)은 1층의 절연층(210)을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 제2 기판(200)은 2층 이상의 복수의 절연층을 포함할 수 있다.
이하에서는 설명의 편의를 위해, 상기 제2 기판(200)이 1층의 절연층을 포함하는 것으로 하여 설명한다.
상기 절연층(210)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 절연층(210)은 유리 또는 플라스틱을 포함할 수 있다. 예를 들어, 절연층(210)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함할 수 있다. 예를 들어, 절연층(210)은 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함할 수 있다. 예를 들어, 절연층(210)은 사파이어를 포함할 수 있다. 예를 들어, 절연층(210)은 광등방성 필름을 포함할 수 있다. 예를 들어, 절연층(210)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA)를 포함할 수 있다. 예를 들어, 절연층(210)은 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 절연층(210)은 열경화성 수지 또는 열가소성 수지에 실리카 또는 알루미나의 무기필러가 배치된 구조를 가질 수 있다. 예를 들어, 절연층(210)은 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다. 이때, 일 실시 예에서, 절연층(210)은 RCC(Resin coated copper) 타입으로 형성될 수 있다.
제2 기판(200)은 전극을 포함한다.
예를 들어, 상기 제2 기판(200)은 제1 전극(220)을 포함한다. 상기 제1 전극(220)은 상기 제2 기판(200)에서 최상측에 배치된 전극을 의미할 수 있다. 바람직하게, 상기 제1 전극(220)은 상기 제2 기판(200) 상에 실장되는 반도체 소자의 단자와 마주보며 배치된 전극을 의미할 수 있다.
또한, 상기 제2 기판(200)은 제2 전극(230)을 포함한다. 상기 제2 전극(230)은 상기 제2 기판(200)에서 최하측에 배치된 전극을 의미할 수 있다. 바람직하게, 상기 제2 전극(230)은 상기 제2 기판(200)이 결합되는 제1 기판(100)의 최상측 전극과 마주보며 배치된 전극을 의미할 수 있다.
이때, 실시 예의 제2 기판(200)은 ETS(Embedded Trace Substrate) 공법을 이용하여 제조될 수 있다. 이에 따라, 상기 제2 기판(200)에 포함된 복수의 전극들 중 적어도 하나는 ETS 구조를 가질 수 있다. 예를 들어, 상기 제2 기판(200)의 최외층에 배치된 전극들 중 어느 하나의 최외층 전극은 절연층에 매립될 수 있다.
예를 들어, 절연층(210)의 상면에 배치된 제1 전극(220)은 ETS 구조를 가질 수 있다. 예를 들어, 상기 제1 전극(220)은 상기 제2 기판(200)의 최상측에 배치되면서, 반도체 소자의 단자와 마주보는 전극을 의미할 수 있다. 그리고, 상기 제1 전극(220)은 절연층(210) 내에 매립될 수 있다. 구체적으로, 상기 제1 전극(220)은 상기 절연층(210)으로 덮이지 않을 수 있다. 그리고, 상기 제1 전극(220)의 측면의 적어도 일부는 상기 절연층(210)으로 덮일 수 있다.
예를 들어, 상기 절연층(210)의 상면에는 상기 절연층(210)의 하면을 향하여 오목한 리세스가 구비될 수 있다. 그리고, 상기 제1 전극(220)은 상기 절연층(210)의 상기 리세스 내에 배치될 수 있다.
이와 다르게, 제2 전극(230)은 상기 절연층(210)의 하면 아래로 돌출된 구조를 가질 수 있다. 예를 들어, 상기 제2 전극(230)은 상기 절연층(210)의 하면 아래로 돌출된 상태에서 상기 제1 기판(100)의 최상측에 배치된 전극과 마주보며 배치될 수 있다.
또한, 상기 제2 기판(200)의 전극들은 비대칭 구조를 가질 수 있다. 예를 들어, 상기 제2 기판(200)의 최외층의 전극들은 상기 제2 기판(200)을 중심으로 비대칭 구조를 가질 수 있다.
즉, 상기 제2 기판(200)의 제1 전극(220)은 상기 제2 기판(200) 내에 매립된 구조를 가질 수 있다. 이와 다르게, 제2 기판(200)의 제2 전극(230)은 상기 기판(200)의 하면 아래로 돌출된 구조를 가질 수 있다.
이때, 상기 제2 기판(200)은 상기 제1 기판(100) 상에 배치된다. 그리고, 상기 제2 기판(200)의 휨 특성은 상기 제1 기판(100)의 휨 특성에 영향을 받는다. 예를 들어, 상기 제1 기판(100)의 휨 특성이 높을 경우, 이에 대응하게 상기 제2 기판(200)의 휨 특성도 높게 나타난다.
즉, 상기 제2 기판(200)의 두께는 상기 제1 기판(100)의 두께의 50% 수준이다. 따라서, 반도체 패키지의 휨 특성은 상기 제1 기판(100)의 휨 특성에 영향을 받는다. 그리고, 상기 제2 기판(200)은 상기 제1 기판(100)이 가지는 강성에 의해 휨 특성이 향상될 수 있다. 따라서, 상기 제2 기판(200)이 상기와 같이 비대칭 구조를 가진다 하더라도, 반도체 패키지의 휨 특성에 큰 영향을 주지 않는다.
이에 따라, 실시 예는 반도체 소자 및 제1 기판(100)과 각각 연결되는 상기 제2 기판(200)이 비대칭 구조를 가지도록 한다. 그리고, 실시 예는 상기 제2 기판(200)이 비대칭 구조를 가지도록 하여, 전극 패턴들의 미세화가 가능하도록 하면서, 신호 전송 거리를 최소화할 수 있도록 한다.
예를 들어, 상기 제1 전극(220)은 상기 절연층(210)에 매립되어 배치된다. 예를 들어, 상기 제1 전극(220)은 ETS 구조를 가진다. 그리고, 일반적으로 ETS의 특성에 의해 상기 제1 전극(220)은 미세화가 가능하다.
따라서, 실시 예는 상기 반도체 소자와 연결되는 제1 전극(220)의 미세화가 가능하도록 하고, 이를 토대로 회로 집적도를 향상시킬 수 있도록 한다. 나아가, 상기 제1 전극(220)이 미세화됨에 따라 레지스트층을 배치하지 못하는 구조를 가질 수 있다. 이때, 실시 예는 상기 제1 전극(220)이 상기 절연층(210)에 매립된 구조를 가지도록 한다. 따라서, 실시 예는 상기 레지스트층이 배치되지 않은 상태에서도 상기 절연층(210)에 의해 상기 제1 전극(220)이 안정적으로 보호되도록 한다. 따라서, 실시 예는 반도체 패키지의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.
따라서, 실시 예는 상기 제2 기판(200)의 상기 제2 전극(230)이 상기 제2 기판(200)의 하면 아래로 돌출되도록 한다. 따라서, 실시 예는 상기 제2 전극(230)과 상기 제1 기판(100) 사이의 거리를 줄일 수 있다. 이를 통해 실시 예는 신호 전송 거리를 최소화할 수 있고, 이에 따른 신호 전송 손실을 최소화할 수 있다. 나아가, 실시 예는 제1 기판과 제2 기판의 상호 결합되는 전극이 각각의 기판으로부터 돌출된 구조를 가지며, 이에 따라 상호 간의 결합력을 향상시킬 수 있다.
나아가, 실시 예는 상기 제2 기판(200)에 배치되는 제1 전극(220) 및 제2 전극(230)의 미세화가 가능하도록 한다. 이는 상기 제1 전극(220)과 제2 전극(230)의 전해 도금층을 형성하는데 사용되는 시드층의 특징에 의해 달성될 수 있다.
구체적으로, 실시 예의 제2 기판(200)에 포함되는 시드층은 낮은 표면 조도를 가질 수 있다. 이를 통해 실시 예는 상기 시드층이 가지는 낮은 표면 조도에 의해, 포토레지스트의 노광 시에 발생하는 UV광의 회절 문제 및 이에 따른 노광 해상력 저하 문제를 해결한다. 이를 통해 실시 예는 상기 제1 전극(220) 및 제2 전극(230)을 미세화할 수 있도록 한다.
상기 제1 전극(220)에 대해 설명하면 다음과 같다.
상기 제1 전극(220)은 반도체 소자가 실장되는 영역에 배치된다. 이에 따라, 상기 제1 전극(220)은 미세 패턴을 포함할 수 있다.
상기 제1 전극(220)은 반도체 소자의 단자에 대응하면서, 상기 반도체 소자의 단자와 연결되는 제1 전극 패턴(221)을 포함한다. 또한, 상기 제1 전극(220)은 상기 제1 전극 패턴(221)과 연결되는 제2 전극 패턴(222)을 포함한다. 이때, 상기 제1 전극 패턴(221)은 상기 반도체 소자의 단자와 연결되는 제3 접속부(430a, 430b)가 배치되는 패드를 의미할 수 있다. 그리고, 상기 제2 전극 패턴(222)은 복수의 패드 사이를 연결하는 트레이스를 의미할 수 있다.
이때, 상기 제1 전극 패턴(221)과 제2 전극 패턴(222)은 미세화가 요구된다. 예를 들어, 실시 예는 제한된 공간 내에서 반도체 소자의 모든 단자와 연결되는 패드인 제1 전극 패턴(221)을 배치하면서, 상기 제1 전극 패턴(221)과 연결되는 트레이스인 제2 전극 패턴(222)을 모두 배치해야 한다. 또한, 5G, 사물인터넷(IOT, Internet of Things), 화질 증가, 통신 속도 증가 등의 이유로, 상기 제1 프로세서 칩 및 상기 제2 프로세서 칩 내에서의 단자의 개수가 점차 증가하고 있다. 이에 따라, 하나의 반도체 소자에서 모든 기능을 제공하지 못하거나, 하나의 반도체 소자에 구비되는 단자의 개수가 증가하고 있다.
이에 따라, 상기 제1 전극(220)은 초미세화가 요구될 수 있다.
상기 제1 전극(220)의 제1 전극 패턴(221)은 상기 회로 기판상에 실장될 반도체 소자의 단자에 대응된다. 이에 따라, 상기 제1 전극 패턴(221)의 개수는 상기 반도체 소자의 단자의 개수에 대응된다.
상기 제1 전극 패턴(221)은 제1 수평 방향으로의 폭과 상기 제1 수평 방향과 수직한 제2 수평 방향으로의 폭이 서로 다를 수 있다. 이때, 상기 제1 전극 패턴(221)은 이웃하는 패드나 트레이스의 이격 방향으로의 폭이 상기 이격 방향과 수직한 방향으로의 폭보다 작을 수 있다. 그리고 상기 제1 전극 패턴(221)의 폭 중 상기 이격 방향으로의 폭이 회로 집적도에 큰 영향을 준다. 상기 이격 방향은 상기 제1 수평 방향을 의미할 수 있다.
즉, 상기 제1 전극 패턴(221)은 상기 제1 수평 방향으로의 폭이 상기 제2 수평 방향으로의 폭보다 작은 타원형을 가질 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 제1 전극 패턴(221)은 전체적으로 상기 제1 수평 방향으로의 폭을 가진 원형 형상을 가질 수 있다.
상기 제1 전극 패턴(221)의 폭(W1)은 3㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 제1 전극 패턴(221)의 폭(W1)은 4㎛ 내지 12㎛일 수 있다. 예를 들어, 상기 제1 전극 패턴(221)의 폭(W1)은 5㎛ 내지 10㎛일 수 있다.
상기 제1 전극 패턴(221)의 폭(W1)이 3㎛보다 작으면, 상기 반도체 소자의 단자와 연결되는 접속부의 배치가 어려울 수 있다. 상기 제1 전극 패턴(221)의 폭(W1)이 3㎛보다 작으면, 상기 제1 전극 패턴(221)과 상기 반도체 소자 사이의 연결 신뢰성이 저하될 수 있다. 상기 제1 전극 패턴(221)의 폭(W1)이 15㎛보다 크면, 제한된 공간 내에 상기 반도체 소자와 연결되는 패드들을 모두 배치하기 어려울 수 있다. 상기 제1 전극 패턴(221)의 폭(W1)이 15㎛보다 크면, 회로 기판의 사이즈가 증가할 수 있다. 상기 제1 전극 패턴(221)의 폭(W1)이 15㎛보다 크면, 이웃하는 패턴들 사이의 간격이 좁아지고, 이에 의해 회로 쇼트와 같은 신뢰성 문제가 발생할 수 있다.
또한, 상기 제1 전극(220)은 상기 제1 전극 패턴(221)과 연결되는 제2 전극 패턴(222)을 포함한다. 상기 제2 전극 패턴(222)은 상기 제1 전극 패턴(221)과 연결되는 가늘고 긴 신호 라인을 의미할 수 있다. 또한, 상기 제1 전극(220) 상에 2개의 반도체 소자를 실장하는 경우, 상기 제2 전극 패턴(222)은 상기 2개의 반도체 사이를 연결하는 신호 라인을 포함할 수 있다.
이에 따라, 상기 제2 전극 패턴(222)의 초미세화된 패턴을 포함할 수 있다. 예를 들어, 상기 제2 전극 패턴(222)의 선폭(W2)은 1㎛ 내지 3㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제2 전극 패턴(222)의 선폭(W2)은 1.2㎛ 내지 2.8㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제2 전극 패턴(222)의 선폭(W2)은 1.5㎛ 내지 2.5㎛의 범위를 만족할 수 있다. 상기 제2 전극 패턴(222)의 선폭(W2)이 1㎛보다 작으면, 상기 제2 전극 패턴(222)의 저항이 증가하고, 이에 따른 반도체 소자와의 정상적인 통신이 어려울 수 있다. 또한, 상기 제2 전극 패턴(222)의 선폭(W2)이 1㎛보다 작으면, 일반적인 회로 패턴 제조 공정을 적용하기 어려울 수 있다. 상기 제2 전극 패턴(222)의 선폭(W2)이 1㎛보다 작으면, 다양한 요인에 의해 발생하는 스트레스에 의해 상기 제2 전극 패턴(222)가 무너지는 물리적 신뢰성 문제가 발생할 수 있다. 상기 제2 전극 패턴(222)의 선폭(W2)이 10㎛보다 크면, 제한된 공간 내에서 상기 반도체 소자의 단자들과 연결되는 모든 신호 라인을 배치하기 어려울 수 있다. 예를 들어, 상기 제2 전극 패턴(222)의 선폭(W2)이 3㎛보다 크면, 제한된 공간 내에서 복수의 프로세서 칩 사이를 연결하기 위한 트레이스를 모두 배치하기 어려울 수 있다. 예를 들어, 상기 제2 전극 패턴(222)의 선폭(W2)이 3㎛보다 크면, 회로 집적도가 저하될 수 있다.
한편, 상기 제1 전극(220)은 상호 일정 간격(W3) 이격될 수 있다. 상기 간격(W3)은 상기 제1 전극(220)의 제1 전극 패턴(221)들 사이의 이격 간격을 의미할 수 있다. 또한, 상기 간격(W3)은 상기 제1 전극(220)의 제2 전극 패턴(222)들 사이의 이격 간격을 의미할 수 있다. 또한, 상기 간격(W3)은 상기 제1 전극(220)의 서로 인접한 제1 전극 패턴(221)과 제2 전극 패턴(222) 사이의 이격 간격을 의미할 수 있다.
상기 간격(W3)은 1㎛ 내지 3㎛의 범위를 가질 수 있다. 상기 간격(W3)은 1.2㎛ 내지 2.8㎛의 범위를 가질 수 있다. 상기 간격(W3)은 1.5㎛ 내지 2.5㎛의 범위를 가질 수 있다. 상기 간격(W3)이 1㎛보다 작으면, 상호 이웃하는 트레이스나 패드들이 서로 연결되어 전기적 쇼트가 발생하는 문제가 있다. 예를 들어, 상기 간격(W3)이 10㎛보다 크면, 제한된 공간 내에서 복수의 프로세서 칩 사이를 연결하기 위한 트레이스를 모두 배치하기 어려울 수 있다.
한편, 제2 기판(200)은 관통부(240)를 포함한다. 상기 관통부(240)은 상기 절연층(210)을 관통할 수 있다. 바람직하게, 상기 관통부(240)는 상기 제1 전극(220) 및 제2 전극(230) 사이를 전기적으로 연결하도록 상기 절연층(210)을 관통할 수 있다.
이때, 제2 기판(200)의 제1 전극(220), 제2 전극(230) 및 관통부(240)은 서로 다른 층 구조를 가질 수 있다.
이때, 상기 제1 전극(220)의 층수는 상기 제2 전극(230)의 층수와 다를 수 있다. 바람직하게, 상기 제1 전극(220)의 층수는 상기 제2 전극(230)의 층수보다 작을 수 있다.
상기 제1 전극(220)은 1층의 금속층을 포함할 수 있다. 이는, 상기 제1 전극(220)은 ETS 공법으로 제조되며, 이에 따라 상기 제1 전극(220)을 제조하는데 사용된 시드층은 최종적으로 제거되기 때문이다.
이와 다르게 상기 제2 전극(230)은 2층의 금속층을 포함할 수 있다. 예를 들어, 상기 제2 전극(230)은 시드층이 대응하는 제1 금속층(230-1) 및 상기 제1 금속층(230-1) 상에 배치되는 제2 금속층(230-2)을 포함한다.
예를 들어, 상기 제1 전극(220)은 상기 제2 전극(230)의 제2 금속층(230-2)에 대응하는 하나의 금속층만을 포함할 수 있다.
또한, 상기 관통부(240)는 상기 제2 전극(230)에 대응하는 제1 금속층(240-1) 및 제2 금속층(240-2)을 포함한다. 이때, 상기 제2 전극(230)의 제1 금속층(230-1)과 상기 관통부(240)의 제1 금속층(240-1)은 실질적으로 일체로 형성된 하나의 금속층을 의미하며, 다만, 설명의 편의를 위해 구분한 것일 수 있다.
상기 제2 전극(230)의 제1 금속층(230-1)은 기상 증착법 또는 무전해 도금법으로 형성된다.
상기 제2 전극(230)의 제1 금속층(230-1)은 100nm 내지 5000nm 사이의 범위의 두께를 가질 수 있다. 바람직하게, 상기 제2 전극(230)의 제1 금속층(230-1)은 150nm 내지 4500nm 사이의 범위의 두께를 가질 수 있다. 더욱 바람직하게, 상기 제2 전극(230)의 제1 금속층(230-1)은 200nm 내지 4000nm 사이의 범위의 두께를 가질 수 있다. 상기 제2 전극(230)의 제1 금속층(230-1)의 두께가 100nm 미만이면, 상기 제1 금속층을 형성하기 위한 도금 공정에서의 저항 증가로 인해 상기 제1 금속층(230-1)의 두께 균일도가 저하될 수 있다. 또한, 상기 제2 전극(230)의 제1 금속층(230-1)의 두께가 5000nm를 초과하면, 상기 제1 금속층(230-1)을 형성하는데 소요되는 시간이 증가하고, 이로 인해 제품 수율이 감소할 수 있다. 또한, 상기 제2 전극(230)의 제1 금속층(230-1)의 두께가 5000nm를 초과하면, 상기 제2 전극(230)의 두께가 증가하고, 이를 통해 상기 제2 전극(230)의 미세화가 어려울 수 있다.
한편, 상기 제1 금속층(230-1)의 표면 조도(Ra)는 1nm 내지 100nm의 범위를 만족할 수 있다.
상기 제1 금속층(230-1)의 표면 조도(Ra)가 1nm 미만이면, 상기 제1 금속층(230-1)과 절연층(210) 또는 제2 금속층(230-2) 사이의 밀착력이 저하되고, 이를 통해 물리적 신뢰성 또는 전기적 신뢰성 문제가 발생할 수 있다. 또한, 상기 제1 금속층(230-1)의 표면 조도(Ra)가 100nm를 초과하면, 상기 제1 금속층(230-1) 상에 상기 제2 금속층(230-2)을 형성하는 공정에서의 UV광의 회절에 의해 노광 해상력이 저하될 수 있다. 그리고 상기 노광 해상력의 저하로 인해 상기 제2 전극(230)의 미세화가 어려울 수 있다.
한편, 상기 제2 전극(230)의 제2 금속층(230-2)은 4.5㎛ 내지 29.5㎛의 범위의 두께를 가질 수 있다. 바람직하게, 상기 제2 전극(230)의 제2 금속층(230-2)은 6.7㎛ 내지 26.2㎛의 범위의 두께를 가질 수 있다. 더욱 바람직하게, 상기 제2 전극(230)의 제2 금속층(230-2)은 8㎛ 내지 22㎛의 범위의 두께를 가질 수 있다.
상기 제2 전극(230)의 제2 금속층(230-2)의 두께가 4.5㎛ 미만이면, 상기 제2 전극(232)의 저항이 증가하고, 전송 가능한 신호의 허용 전류가 감소할 수 있다. 또한, 상기 제2 전극(230)의 제2 금속층(230-2)의 두께가 29.5㎛를 초과하면, 미세화가 어려울 수 있다.
한편, 상기 관통부(240)는 상기 제2 전극(230)의 제1 금속층(230-1) 및 제2 금속층(230-2)에 대응하는 제1 금속층(240-1) 및 제2 금속층(240-2)을 포함한다.
이와 다르게, 상기 제1 전극(220)은 하나의 금속층만을 포함한다. 예를 들어, 상기 제1 전극(220)은 제2 전극(230) 및 관통부(240)의 제2 금속층에 대응하는 하나의 금속층만을 포함한다.
이는, 상기 제1 전극(220)의 형성이 완료되면, 상기 제1 전극(220)을 형성하는데 사용한 시드층이 제거되기 때문이다.
다만, 실시 예의 상기 제1 전극(220)은 상기 제2 전극(220)의 제1 금속층(230-1)에 대응하는 시드층을 사용하여 전해 도금되며, 이에 따라 상기 제1 전극(200)의 상면의 표면 조도(Ra)는 1nm 내지 100nm의 범위를 가질 수 있다.
나아가, 실시 예의 상기 제2 기판(200)의 절연층(210)의 상면의 표면 조도(Ra)는 1nm 내지 100nm의 범위를 가질 수 있다.
이는, 실시 예의 상기 제1 전극(220)을 형성하는데 사용한 시드층이 상기 제2 전극(230)의 제1 금속층(230-1)에 대응하기 때문이다.
구체적으로, 실시 예는 상기 제1 전극(220)을 형성하는데 사용된 시드층의 표면 조도가 1nm 내지 100nm의 범위를 가지도록 하고, 이를 토대로 상기 제1 전극(220)의 선폭 및 간격을 최소화할 수 있다.
이를 통해 실시 예는 상기 제2 기판(200)의 회로 집적도를 향상시킬 수 있다.
다만, 도 7에 도시된 바와 같이, 제2 기판(200)의 상기 제1 전극(220)을 형성하는데 사용한 시드층의 에칭 시에, 상기 제1 전극(220)의 일부도 함께 제거될 수 있다. 이를 통해 상기 제1 전극(220)의 상면과 상기 절연층(210)의 상면은 단차를 가질 수 있다. 예를 들어, 상기 제1 전극(220)의 상면에는 상기 절연층(210)의 상면과 단차를 가지는 리세스(R)가 형성될 수 있다.
한편, 제2 기판(200)은 제1 레지스트층(212) 및 제2 레지스트층(213)을 포함할 수 있다.
상기 제1 레지스트층(212)은 상기 제2 기판(200) 상에 배치된 제1 전극(220)과 수직으로 중첩되는 개구를 포함한다. 이때, 상기 제1 전극(220)은 미세 패턴을 포함한다. 이에 따라, 상기 제1 레지스트층(212)은 반도체 소자와 연결되는 제1 전극(220)을 전체적으로 오픈하는 개구를 포함할 수 있다. 예를 들어, 상기 제1 레지스트층(212)은 상기 제2 기판(200)의 상부 영역 중 반도체 소자와 수직으로 중첩되는 영역을 전체적으로 오픈할 수 있다.
또한, 제2 레지스트층(213)은 상기 제2 전극(230)과 수직으로 중첩되는 개구를 포함할 수 있다.
실시 예의 반도체 패키지는 제1 기판, 상기 제1 기판 상에 배치된 제2 기판, 및 상기 제2 기판 상에 실장된 반도체 소자를 포함한다.
이때, 상기 제1 기판은 최상측의 제1 전극 및 최하측의 제2 전극을 포함한다. 상기 제1 기판의 상기 제1 전극 및 제2 전극은 상기 제1 기판을 중심으로 상호 대칭 구조를 가진다. 즉, 상기 제1 전극 및 제2 전극은 상기 제1 기판의 상면 및 하면을 중심으로 각각 외측 방향으로 돌출된 구조를 가진다. 이를 통해 실시 예는 상기 제1 전극과 제2 전극의 대칭 구조에 의해 상기 제1 기판의 휨 특성을 향상시킬 수 있다. 이를 통해 실시 예는 반도체 패키지의 제품 신뢰성을 향상시킬 수 있다.
또한, 실시 예의 상기 제2 기판은 상기 반도체 소자와 마주보는 최상측의 제1 전극과 상기 제1 기판과 마주보는 최하측의 제2 전극을 포함한다. 그리고, 상기 제1 전극과 제2 전극은 서로 비대칭 구조를 가질 수 있다. 예를 들어, 상기 제1 전극은 상기 제2 기판 내에 매립된 구조를 가지고, 상기 제2 전극은 상기 제2 기판에서 상기 제1 기판을 향하여 돌출된 구조를 가질 수 있다
이를 통해 실시 예는 상기 제1 전극이 상기 제2 기판 내에 매립된 구조를 가지도록 하여 상기 제1 전극의 폭 및 간격의 초미세화가 가능하다. 나아가, 실시 예는 상기 제2 전극이 상기 제1 기판을 향해 돌출됨에 따라 상기 제1 기판과 상기 제2 기판 사이의 신호 전송 거리를 최소화할 수 있고, 이를 토대로 신호 전송 손실을 최소화할 수 있다.
구체적으로 실시 예의 상기 제2 기판의 제1 전극은 상기 제2 기판 내에 매립되어 배치된다. 따라서, 실시 예는 상기 반도체 소자와 연결되는 제1 전극의 미세화가 가능하도록 하고, 이를 토대로 회로 집적도를 향상시킬 수 있도록 한다. 나아가, 상기 제1 전극이 미세화됨에 따라 레지스트층을 배치하지 못하는 구조를 가질 수 있다. 이때, 실시 예는 상기 제1 전극이 상기 제2 전극에 매립된 구조를 가지도록 한다. 따라서, 실시 예는 상기 레지스트층이 배치되지 않은 상태에서도 상기 제1 전극이 안정적으로 보호되도록 한다. 따라서, 실시 예는 반도체 패키지의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.
또한, 실시 예는 상기 제2 기판의 상기 제2 전극이 상기 제2 기판의 하면 아래로 돌출되도록 한다. 따라서, 실시 예는 상기 제2 전극과 상기 제1 기판 사이의 거리를 줄일 수 있다. 이를 통해 실시 예는 신호 전송 거리를 최소화할 수 있고, 이에 따른 신호 전송 손실을 최소화할 수 있다. 나아가, 실시 예는 제1 기판과 제2 기판의 상호 결합되는 전극이 각각의 기판으로부터 돌출된 구조를 가지며, 이에 따라 상호 간의 결합력을 향상시킬 수 있다.
도 8은 비교 예 및 실시 예의 금속층의 표면 조도를 비교하기 위한 도면이고, 도 9는 비교 예 및 실시 예의 포토레지스트의 노광 해상도를 비교한 도면이다.
도 8을 참조하면, 도 8의 (a)에서와 같이, 비교 예의 전극에 포함되는 제1 금속층(예를 들어, 시드층)의 표면 조도(Ra)는 150nm 이상을 가진다.
이에 따라, 도 9의 (a)에서와 같이, 비교 예의 전극을 형성하기 위한 포토레지스트의 노광 및 현상 시에, UV광의 회절이 발생하고, 이에 의해 노광 해상도가 감소하는 것을 확인할 수 있었다.
이와 다르게, 도 8의 (b)에서와 같이, 실시 예의 제2 기판의 전극을 형성하는데 사용한 제1 금속층의 표면 조도는 1nm 내지 100nm의 범위를 가진다.
이에 따라, 실시 예에서는 도 9의 (b)에서와 같이, 실시 예의 제2 기판의 전극을 형성하기 위한 포토레지스트의 노광 및 현상 시에, UV광의 회절을 최소화할 수 있고, 이에 의해 노광 해상도가 향상시킬 수 있음을 확인할 수 있었다.
도 10은 제1 실시 예에 따른 몰딩층의 구조를 나타낸 도면이고, 도 11은 제2 실시 예에 따른 몰딩층의 구조를 나타낸 도면이며, 도 12는 실시 예에 따른 반도체 패키지의 상세 구조를 나타낸 도면이다.
도 10을 참조하면, 실시 예의 반도체 패키지는 상기 반도체 패키지는 몰딩층(260)을 포함할 수 있다.
상기 몰딩층(260)은 상기 제2 기판(200) 상에 배치될 수 있다. 바람직하게, 상기 몰딩층(260)은 상기 제2 기판(200) 상에 실장된 반도체 소자(300)를 몰딩할 수 있다.
상기 몰딩층(260)은 상기 제2 기판(200)의 제1 전극(220) 상에 실장된 반도체 소자를 몰딩한다.
이때, 상기 제1 전극(220) 상에는 제3 접속부(430)가 배치된다. 그리고, 상기 제3 접속부(430) 상에는 상기 반도체 소자(300)의 단자(310)가 배치된다. 그리고, 상기 몰딩층(260)은 상기 제3 접속부(430), 상기 반도체 소자(300), 상기 반도체 소자(300)의 단자(310) 및 상기 제1 전극(220)을 몰딩할 수 있다.
상기 몰딩층(260)은 EMC(Epoxy Mold Compound)일 수 있으나, 이에 한정되는 것은 아니다. 상기 몰딩층(260)은 저유전율을 가질 수 있다. 예를 들어, 상기 몰딩층(260)의 유전율(Dk)은 0.2 내지 10일 수 있다. 예를 들어, 상기 몰딩층(260)의 유전율(Dk)은 0.5 내지 8일 수 있다. 예를 들어, 상기 몰딩층(260)의 유전율(Dk)은 0.8 내지 5일 수 있다. 이에 따라, 실시 예에서는 상기 몰딩층(260)이 저유전율을 가지도록 하여, 상기 반도체 소자(300)에서 발생하는 열의 방열 특성을 높일 수 있다.
한편, 도 11을 참조하면, 실시 예의 반도체 패키지는 언더필(270)을 포함할 수 있다. 상기 언더필(270)은 상기 몰딩층(260)이 형성되기 전에, 상기 반도체 소자(300)의 주위 영역을 감싸며 형성될 수 있다. 예를 들어, 상기 언더필(270)은 상기 제1 전극(220), 상기 제3 접속부(430) 및 상기 반도체 소자(300)의 단자(310) 사이 영역을 덮을 수 있다. 상기 언더필(270)은 상기 제1 전극(220), 상기 제3 접속부(430) 및 상기 반도체 소자(300)의 단자(310) 사이에 이물질이 침투하는 것을 방지할 수 있고, 이를 통해 이들 사이의 접합 신뢰성을 향상시킬 수 있다.
한편, 도 12를 참조하면 실시 예의 반도체 패키지는 상기 제1 기판(100) 상에 상기 제2 기판(200)이 배치된다, 그리고, 반도체 소자(300)는 상기 제2 기판(200) 상에 실장된다. 이때, 상기 제2 기판(200) 상에는 반도체 소자(300)를 몰딩하는 몰딩층(260) 및 언더필(270)이 형성될 수 있다.
그리고, 상기 제1 기판(100)의 하부에는 전자 디바이스의 메인 보드가 배치될 수 있다.
실시 예의 반도체 패키지는 제1 기판, 상기 제1 기판 상에 배치된 제2 기판, 및 상기 제2 기판 상에 실장된 반도체 소자를 포함한다.
이때, 상기 제1 기판은 최상측의 제1 전극 및 최하측의 제2 전극을 포함한다. 상기 제1 기판의 상기 제1 전극 및 제2 전극은 상기 제1 기판을 중심으로 상호 대칭 구조를 가진다. 즉, 상기 제1 전극 및 제2 전극은 상기 제1 기판의 상면 및 하면을 중심으로 각각 외측 방향으로 돌출된 구조를 가진다. 이를 통해 실시 예는 상기 제1 전극과 제2 전극의 대칭 구조에 의해 상기 제1 기판의 휨 특성을 향상시킬 수 있다. 이를 통해 실시 예는 반도체 패키지의 제품 신뢰성을 향상시킬 수 있다.
또한, 실시 예의 상기 제2 기판은 상기 반도체 소자와 마주보는 최상측의 제1 전극과 상기 제1 기판과 마주보는 최하측의 제2 전극을 포함한다. 그리고, 상기 제1 전극과 제2 전극은 서로 비대칭 구조를 가질 수 있다. 예를 들어, 상기 제1 전극은 상기 제2 기판 내에 매립된 구조를 가지고, 상기 제2 전극은 상기 제2 기판에서 상기 제1 기판을 향하여 돌출된 구조를 가질 수 있다
이를 통해 실시 예는 상기 제1 전극이 상기 제2 기판 내에 매립된 구조를 가지도록 하여 상기 제1 전극의 폭 및 간격의 초미세화가 가능하다. 나아가, 실시 예는 상기 제2 전극이 상기 제1 기판을 향해 돌출됨에 따라 상기 제1 기판과 상기 제2 기판 사이의 신호 전송 거리를 최소화할 수 있고, 이를 토대로 신호 전송 손실을 최소화할 수 있다.
구체적으로 실시 예의 상기 제2 기판의 제1 전극은 상기 제2 기판 내에 매립되어 배치된다. 따라서, 실시 예는 상기 반도체 소자와 연결되는 제1 전극의 미세화가 가능하도록 하고, 이를 토대로 회로 집적도를 향상시킬 수 있도록 한다. 나아가, 상기 제1 전극이 미세화됨에 따라 레지스트층을 배치하지 못하는 구조를 가질 수 있다. 이때, 실시 예는 상기 제1 전극이 상기 제2 전극에 매립된 구조를 가지도록 한다. 따라서, 실시 예는 상기 레지스트층이 배치되지 않은 상태에서도 상기 제1 전극이 안정적으로 보호되도록 한다. 따라서, 실시 예는 반도체 패키지의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.
또한, 실시 예는 상기 제2 기판의 상기 제2 전극이 상기 제2 기판의 하면 아래로 돌출되도록 한다. 따라서, 실시 예는 상기 제2 전극과 상기 제1 기판 사이의 거리를 줄일 수 있다. 이를 통해 실시 예는 신호 전송 거리를 최소화할 수 있고, 이에 따른 신호 전송 손실을 최소화할 수 있다. 나아가, 실시 예는 제1 기판과 제2 기판의 상호 결합되는 전극이 각각의 기판으로부터 돌출된 구조를 가지며, 이에 따라 상호 간의 결합력을 향상시킬 수 있다.
한편, 상술한 발명의 특징을 갖는 반도체 패키지가 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 반도체 패키지는 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 반도체 패키지는 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 반도체 패키지가 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 반도체 패키지가 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 반도체 패키지는 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (15)

  1. 제1 기판;
    상기 제1 기판 상에 배치된 제2 기판; 및
    상기 제2 기판 상에 실장된 반도체 소자를 포함하고,
    상기 제2 기판은,
    상기 반도체 소자의 단자와 직접 마주보며 배치되는 제1 전극과,
    상기 제1 기판과 직접 마주보며 배치되는 제2 전극을 포함하고,
    상기 제1 전극은 상기 제2 기판 내에 매립되고,
    상기 제2 전극은 상기 제2 기판의 하면에서 상기 제1 기판을 향하여 돌출되는,
    반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 기판은,
    상기 제2 기판의 상기 제2 전극과 직접 마주보며 배치된 제3 전극을 포함하고,
    상기 제3 전극은 상기 제1 기판의 상면에서 상기 제2 기판을 향하여 돌출되는,
    반도체 패키지.
  3. 제2항에 있어서,
    상기 제1 기판은,
    상기 제1 기판의 하면에 배치되고, 상기 제1 기판을 중심으로 상기 제3 전극과 대칭 구조를 가지는 제4 전극을 포함하고,
    상기 제4 전극은 상기 제1 기판의 하면에서 상기 제1 기판으로부터 멀어지는 방향으로 돌출된,
    반도체 패키지.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 기판은 제1 두께를 가지고,
    상기 제2 기판은 상기 제1 두께보다 작은 제2 두께를 가지는,
    반도체 패키지.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 기판의 상기 제1 전극은 상기 제2 기판의 상기 제2 전극과 다른 층구조를 가지는,
    반도체 패키지.
  6. 제5항에 있어서,
    상기 제1 전극을 구성하는 금속층의 층수는,
    상기 제2 전극을 구성하는 금속층의 층수보다 작은,
    반도체 패키지.
  7. 제6항에 있어서,
    상기 제2 전극은 제1 금속층; 및 상기 제1 금속층 상에 배치된 제2 금속층을 포함하고,
    상기 제1 전극은 상기 제2 전극의 상기 제2 금속층에 대응하는 제3 금속층을 포함하는,
    반도체 패키지.
  8. 제6항에 있어서,
    상기 제1 전극의 상면의 표면 조도는 1nm 내지 100nm의 범위를 만족하는,
    반도체 패키지.
  9. 제6항에 있어서,
    상기 제2 기판의 상면의 표면 조도는 1nm 내지 100nm의 범위를 만족하는,
    반도체 패키지.
  10. 제7항에 있어서,
    상기 제2 전극의 상기 제1 금속층은, 1nm 내지 100nm의 범위의 표면 조도를 가지는,
    반도체 패키지.
  11. 제10항에 있어서,
    상기 제2 전극의 상기 제1 금속층은 100nm 내지 5000nm의 범위의 두께를 가지는,
    반도체 패키지.
  12. 제3항에 있어서,
    상기 제3 전극 및 상기 제4 전극의 각각의 표면 조도는 상기 제1 전극의 상면의 표면 조도보다 큰,
    반도체 패키지.
  13. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 소자를 덮으며 배치되는 몰딩층을 포함하고,
    상기 몰딩층은 상기 반도체 소자의 단자, 및 상기 단자와 연결된 상기 제1 전극을 몰딩하는,
    반도체 소자.
  14. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 소자를 덮으며 배치되는 언더필을 포함하고,
    상기 언더필은 상기 반도체 소자의 단자, 및 상기 단자와 연결된 상기 제1 전극을 덮는,
    반도체 패키지.
  15. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 전극은 복수의 전극 패턴을 포함하고,
    상기 복수의 전극 패턴의 선폭은 1㎛ 내지 3㎛의 범위를 만족하고,
    상기 복수의 전극 패턴 사이의 간격은 1㎛ 내지 3㎛의 범위를 만족하는,
    반도체 패키지.
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