KR20240020538A - 회로 기판 및 이를 포함하는 반도체 패키지 - Google Patents

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KR20240020538A
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layer
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류성욱
남상혁
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엘지이노텍 주식회사
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Abstract

실시 예의 회로 기판은 제1 절연층; 및 상기 제1 절연층 상에 배치된 제1 회로 패턴을 포함하고, 상기 제1 회로 패턴은, 상기 제1 절연층 상에 배치되고 동박층에 대응하는 제1 금속층과, 상기 제1 금속층 상에 배치되고 도금층에 대응하는 제2 금속층을 포함하고, 상기 제2 금속층의 용해 속도는, 상기 제1 금속층의 용해 속도보다 크다.

Description

회로 기판 및 이를 포함하는 반도체 패키지{CIRCUIT BOARD AND SEMICONDUCTOR PACKAGE HAVING THE SAME}
실시 예는 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
전기/전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 기판에 더 많은 수의 패키지를 부착하기 위한 기술들이 제안 및 연구되고 있다.
일반적인 반도체 패키지는 다수의 칩이 배치된 구조를 가진다. 그리고 최근의 상기 반도체 패키지가 적용되는 제품의 고 사양화 및 HBM(High Bandwidth Memory) 등의 다수의 칩 채용 등으로 인해 반도체 패키지의 사이즈가 커지고 있다. 이를 통해, 상기 반도체 패키지는 다수의 칩을 연결하기 위해 인터포저를 포함하고 있다.
또한, 사물 인터넷(IoT:Internet of Things)을 제공하는 제품, 자율 주행차 및 고성능 서버 등에 적용되는 반도체 패키지는 고집적화 추세에 따라 높은 성능 및 높은 신뢰성이 요구된다. 여기에서, 높은 성능은 신호의 전송이 고속으로 가능하면서, 상기 전송 가능한 신호의 허용 전류가 높다는 것을 의미할 수 있다. 또한, 상기 높은 신뢰성은 반도체 패키지를 구성하는 각 구성요소들 사이의 높은 접합력을 포함한다.
이와 같은 반도체 패키지의 기판은 절연층 및 상기 절연층 상에 배치된 회로 패턴을 포함한다. 이때, 상기 회로 기판은 동박층 및 동도금층을 포함한다. 여기에서, 종래 기술에 따르면, 동박층의 용해 속도가 동도금층의 용해 속도보다 크다. 이에 따라, 종래 기술에서는 회로 패턴의 하단 측부에 형성되는 언더 컷을 줄이는데 한계가 있었다. 또한, 종래 기술에서는 MSAP(Modified Semi Additive Process) 공법으로 제조되는 회로 패턴을 미세화하는데 한계가 있었다.
실시 예는 새로운 구조의 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 미세화된 회로 패턴을 포함하는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 회로 패턴의 하단 측부에 구비되는 언더 컷을 제거할 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 회로 집적도를 향상시킬 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예의 회로 기판은 제1 절연층; 및 상기 제1 절연층 상에 배치된 제1 회로 패턴을 포함하고, 상기 제1 회로 패턴은, 상기 제1 절연층 상에 배치되고 동박층에 대응하는 제1 금속층과, 상기 제1 금속층 상에 배치되고 도금층에 대응하는 제2 금속층을 포함하고, 상기 제2 금속층의 용해 속도는, 상기 제1 금속층의 용해 속도보다 크다.
또한, 상기 제2 금속층은, 상기 제1 금속층 상에 배치되는 제1 도금층과, 상기 제1 도금층 상에 배치된 제2 도금층을 포함하고, 상기 제1 도금층의 용해 속도는 상기 제2 도금층의 용해 속도와 다르다.
또한, 상기 제1 도금층은 상기 제1 금속층 상에 배치된 무전해 도금층이고, 상기 제2 도금층은 상기 제1 도금층 상에 배치된 전해 도금층이다.
또한, 상기 제1 도금층의 용해 속도는, 상기 제1 금속층의 용해 속도보다 크고, 상기 제2 도금층의 용해 속도보다 작다.
또한, 상기 제2 도금층의 용해 속도는, 상기 제1 금속층 및 상기 제1 도금층의 용해 속도보다 크다.
또한, 상기 제1 회로 패턴의 상면의 폭은, 상기 제1 회로 패턴의 하면의 폭보다 작고, 상기 제1 회로 패턴의 상면은 상기 제2 금속층의 상면이고, 상기 제1 회로 패턴의 하면은 상기 제1 금속층의 하면이다.
또한, 상기 제2 금속층의 상면의 폭은 상기 제1 금속층의 하면의 폭의 65% 내지 95%의 범위를 만족한다.
또한, 상기 제1 절연층과 상기 제1 회로 패턴 사이의 계면의 중심선 평균 표면 거칠기는 0.3㎛ 내지 1.2㎛의 범위를 만족한다.
또한, 상기 회로 기판은 상기 제1 절연층 상에 배치된 제2 절연층을 포함하고, 상기 제1 절연층과 상기 제2 절연층 사이의 계면은, 상기 제1 절연층과 상기 제1 회로 패턴 사이의 계면과 동일한 범위의 중심선 평균 표면 거칠기를 가진다.
또한, 상기 회로 기판은 상기 제2 절연층 상에 배치된 제2 회로 패턴을 더 포함하고, 상기 제2 절연층과 상기 제2 회로 패턴 사이의 계면은, 상기 제1 절연층과 상기 제1 회로 패턴 사이의 계면과 동일한 범위의 중심선 평균 표면 거칠기를 가진다.
또한, 상기 제1 절연층은 유리 섬유를 포함하고, 상기 제2 절연층은 유리 섬유를 포함하지 않는다.
또한, 상기 제1 절연층과 상기 제1 회로 패턴 사이의 계면의 중심선 평균 표면 거칠기와 상기 제2 절연층과 상기 제2 회로 패턴 사이의 계면의 중심선 평균 표면 거칠기 사이의 편차는 10% 이하이다.
또한, 상기 제1 회로 패턴의 상기 제1 금속층의 하단 측부에는 언더 컷이 구비되지 않는다.
한편, 실시 예에 따른 반도체 패키지는 제1 절연층; 및 상기 제1 절연층 상에 배치된 제1 회로 패턴을 포함하고, 상기 제1 회로 패턴은, 상기 제1 절연층 상에 배치되고 동박층에 대응하는 제1 금속층과, 상기 제1 금속층 상에 배치되고 도금층에 대응하는 제2 금속층을 포함하고, 상기 제2 금속층의 용해 속도는, 상기 제1 금속층의 용해 속도보다 크며, 상기 제1 회로 패턴은 연결 부재가 배치되는 적어도 하나의 패드를 포함하고, 상기 패드 상에 배치된 접속 부재; 및 상기 접속 부재 상에 배치된 연결 부재를 포함한다.
또한, 상기 연결 부재는, 인터포저, 반도체 소자, 실리콘 브리지 기판, 및 유기 브리지 기판 중 적어도 하나를 포함한다.
반도체 패키지
실시 예의 회로 기판은 제1 절연층 및 상기 제1 절연층 상에 배치된 제1 회로 패턴을 포함한다. 그리고, 상기 제1 회로 패턴은 상기 제1 절연층 상에 배치되고 동박층에 대응하는 제1 금속층과, 상기 제1 금속층 상에 배치되고 도금층에 대응하는 제2 금속층을 포함한다. 이때, 실시 예의 상기 제2 금속층의 용해 속도는, 상기 제1 금속층의 용해 속도보다 크다. 이를 통해 실시 예는 상기 제1 금속층의 에칭 공정에서 상기 제2 금속층이 더 많이 에칭될 수 있도록 한다. 이때, 상기 제2 금속층의 에칭은 상기 제2 금속층의 제1 측면에서의 제1 에칭, 제2 측면에서의 제2 에칭 및 상면에서의 제3 에칭을 포함한다. 이를 통해, 실시 예는 상기 제1 에칭 및 상기 제2 에칭을 이용하여 상기 제1 회로 패턴의 선폭을 더욱 미세화할 수 있다. 이를 통해, 실시 예는 회로 기판의 회로 집적도를 향상시킬 수 있다.
또한, 실시 예의 상기 제2 금속층은 제1 도금층 및 제2 도금층을 포함한다. 그리고, 상기 제1 도금층은 상기 제2 도금층보다 작은 용해 속도를 가지면서 상기 제1 금속층보다 큰 용해 속도를 가질 수 있다. 그리고, 상기 제2 도금층은 상기 제1 금속층 및 상기 제1 도금층보다 큰 용해속도를 가질 수 있다. 즉, 실시 예는 제1 회로 패턴의 실질적인 선폭을 결정하는 상기 제2 도금층의 용해 속도가 가장 작도록 할 수 있다. 이를 통해 실시 예는 회로 패턴을 더욱 미세화할 수 있다.
또한, 실시 예는 상기 제1 금속층이 상대적으로 가장 작은 용해 속도를 가지는 것에 의해, 상기 제1 회로 패턴의 하단 측부에 구비되는 언더 컷을 제거할 수 있다. 이를 통해 실시 예는 상기 언더 컷에 의해 나타나는 신호 전송 손실을 최소화할 수 있다. 따라서, 실시 예는 회로 기판 및 반도체 패키지의 전기적 특성을 향상시킬 수 있다.
또한, 실시 예는 제1 절연층과 제1 회로 패턴 사이의 계면의 중심선 평균 표면 거칠기(Ra)가 0.35㎛ 내지 1.1㎛의 범위를 가지도록 한다. 이를 통해 실시 예는 회로 패턴의 중심선 표면 거칠기에 따라 증가하는 신호 전송 손실을 최소화할 수 있다. 따라서, 실시 예는 회로 기판 및 반도체 패키지의 전기적 신뢰성을 향상시킬 수 있다.
또한, 실시 예는 상기 제1 절연층과 상기 제1 회로 패턴 사이의 계면의 중심선 평균 표면 거칠기(Ra)는 상기 제2 절연층과 상기 제2 회로 패턴 사이의 계면의 중심선 평균 표면 거칠기(Ra)와 동일할 수 있다. 즉, 상기 제1 절연층과 상기 제1 회로 패턴 사이의 계면의 중심선 평균 표면 거칠기(Ra)와 상기 제2 절연층과 상기 제2 회로 패턴 사이의 계면의 중심선 평균 표면 거칠기(Ra) 사이의 편차가 10% 이하일 수 있다.
이를 통해, 실시 예는 서로 다른 절연 물질을 포함하는 제1 절연층과 제2 절연층 상에 각각 배치되는 제1 전극부와 제2 전극부 사이의 중심선 평균 표면 거칠기의 편차로 인해 발생하는 신호 전송 손실을 최소화할 수 있다. 이에 의해, 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 신호 전송 특성을 향상시킬 수 있다.
또한, 실시 예는 각각의 절연층과 각각의 회로 패턴 사이의 계면이 균일한 중심선 평균 표면 거칠기(Ra)를 가지도록 한다. 즉, 실시 예는 각 절연층과 각 회로 패턴 사이의 계면에서 중심선 최대 표면 거칠기, 중심선 최소 표면 거칠기, 및 중심선 평균 표면 거칠기(Ra)의 편차가 20% 이하를 가지도록 한다. 이를 통해, 실시 예는 불균일한 중심선 평균 표면 거칠기가 부여되는 것에 의해 발생하는 신호 전송 손실을 최소화할 수 있다. 나아가, 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 신호 전송 특성을 향상시킬 수 있다. 더 나아가, 실시 예는 상기 균일한 중심선 평균 표면 거칠기를 부여하는 것에 의해 제1 금속층의 에칭 공정에서 상기 제1 금속층의 일부가 에칭되지 않는 문제를 해결할 수 있다.
도 1a는 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1b는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1c는 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1d는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1e는 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1f는 제6 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1g는 제7 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 실시 예의 회로 기판을 나타낸 단면도이다.
도 3은 제1 실시 예에 따른 도 2의 회로 기판에서 일부 영역을 확대한 단면도이다.
도 4는 제2 실시 예에 따른 도 2의 회로 기판에서 일부 영역을 확대한 단면도이다.
도 5 내지 7은 실시 예에 따른 회로 기판의 회로 패턴 형성 공정을 설명하기 위한 도면이다.
도 8은 실시 예에 따른 회로 기판의 관통 전극을 확대한 도면이다.
도 9 내지 16은 실시 예의 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우 뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
-전자 디바이스-
실시 예의 설명에 앞서, 실시 예의 반도체 패키지가 적용되는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지에는 다양한 반도체 소자가 실장될 수 있다.
상기 반도체 소자는 능동소자 및/또는 수동소자를 포함할 수 있다. 능동소자는 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC) 형태의 반도체칩일 수 있다. 반도체 소자는 로직 칩, 메모리칩 등일 수 있다. 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 애플리케이션 프로세서(AP) 칩이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다.
메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
또한, 상기 전자 디바이스는 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 차량, 고성능 서버, 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
이하에서는 실시 예에 따른 회로 기판을 포함하는 반도체 패키지에 대해 설명하기로 한다. 실시 예의 반도체 패키지는 추후 설명될 회로 기판을 포함한 다양한 패키지 구조를 가질 수 있다.
도 1a는 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1b는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1c는 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1d는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1e는 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1f는 제6 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1g는 제7 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1a를 참조하면, 제1 실시 예의 반도체 패키지는 제1 기판(1100), 제2 기판(1200) 및 반도체 소자(1300)를 포함할 수 있다.
상기 제1 기판(1100)은 패키지 기판을 의미할 수 있다.
예를 들어, 상기 제1 기판(1100)은 적어도 하나의 외부 기판이 결합되는 공간을 제공할 수 있다. 상기 외부 기판은 상기 제1 기판(1100) 상에 결합되는 제2 기판(1200)을 의미할 수 있다. 또한, 상기 외부 기판은 상기 제1 기판(1100)의 하부에 결합되는 전자 디바이스에 포함된 메인 보드를 의미할 수 있다.
또한, 도면상에 도시하지는 않았지만, 상기 제1 기판(1100)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다.
상기 제1 기판(1100)은 적어도 하나의 절연층, 상기 적어도 하나의 절연층에 배치된 회로 패턴층, 및 상기 적어도 하나의 절연층을 관통하는 관통 전극을 포함할 수 있다.
상기 제1 기판(1100) 상에는 제2 기판(1200)이 배치될 수 있다.
상기 제2 기판(1200)은 인터포저일 수 있다. 예를 들어, 상기 제2 기판(1200)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다. 상기 제2 기판(1200)은 상기 적어도 하나의 반도체 소자(1300)와 연결될 수 있다. 예를 들어, 제2 기판(1200)은 제1 반도체 소자(1310) 및 제2 반도체 소자(1320)가 실장되는 공간을 제공할 수 있다. 상기 제2 기판(1200)은 상기 제1 반도체 소자(1310)와 제2 반도체 소자(1320) 사이를 전기적으로 연결하면서, 상기 제1 및 제2 반도체 소자(1310, 1320)와 상기 제1 기판(1100) 사이를 전기적으로 연결할 수 있다. 즉, 상기 제2 기판(1200)은 복수의 반도체 소자 사이의 수평적 연결 기능 및 반도체 소자와 패키지 기판 사이의 수직적 연결 기능을 할 수 있다.
도 1a에서는 상기 제2 기판(1200) 상에 2개의 반도체 소자(1310, 1320)가 배치되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 기판(1200) 상에는 1개의 반도체 소자가 배치될 수 있고, 이와 다르게 3개 이상의 반도체 소자가 배치될 수 있다.
제2 기판(1200)은 상기 적어도 하나 이상의 반도체 소자(1300)와 상기 제1 기판(1100) 사이에 배치될 수 있다.
일 실시 예에서, 상기 제2 기판(1200)은 반도체 소자 기능을 하는 액티브 인터포저일 수 있다. 상기 제2 기판(1200)이 반도체 소자 기능을 하는 경우, 실시 예의 반도체 패키지는 상기 제1 기판(1100) 상에 수직 방향으로의 적층 구조를 가지고 복수의 로직 칩의 기능을 가질 수 있다. 로직 칩의 기능을 가질 수 있다는 것은, 능동 소자 및 수동 소자의 기능을 가질 수 있음을 의미할 수 있다. 능동 소자의 경우 수동 소자와 다르게 전류와 전압의 특성이 선형적이지 않을 수 있고, 액티브 인터포저의 경우 능동 소자의 기능을 가질 수 있다. 또한, 액티브 인터포저는 해당 로직 칩의 기능을 하면서, 이의 상부에 배치된 제2 로직 칩과 상기 제1 기판(1100) 사이의 신호 전달 기능을 수행할 수 있다.
다른 실시 예에 따르면, 상기 제2 기판(1200)은 패시브 인터포져일 수 있다. 예를 들어, 상기 제2 기판(1200)은 상기 반도체 소자(1300)와 상기 제1 기판(1100) 사이에서의 신호 중계 기능을 할 수 있고, 저항, 캐패시터, 인덕터 등의 패시브 소자 기능을 가질 수 있다. 예를 들어, 상기 반도체 소자(1300)는 5G, 사물인터넷(IOT, Internet of Things), 화질 증가, 통신 속도 증가 등의 이유로 단자의 개수가 점차 증가하고 있다. 즉 상기 반도체 소자(1300)에 구비되는 단자의 개수가 증가하고, 이에 의해 단자의 폭이나 복수의 단자들 사이의 간격이 감소하고 있다. 이때, 상기 제1 기판(1100)은 전자 디바이스의 메인 보드와 연결된다. 이에 따라, 상기 제1 기판(1100)에 구비된 회로 패턴들이 상기 반도체 소자(1300) 및 상기 메인 보드와 각각 연결되기 위한 폭 및 간격을 가지기 위해서는 상기 제1 기판(1100)의 두께가 증가하거나, 상기 제1 기판(1100)의 층 구조가 복잡해지는 문제가 있다. 따라서, 제1 실시 예는 상기 제1 기판(1100)과 상기 반도체 소자(1300)에 제2 기판(1200)을 배치한다. 그리고 상기 제2 기판(1200)은 상기 반도체 소자(1300)의 단자에 대응하는 미세 폭 및 간격을 가지는 회로 패턴들을 포함할 수 있다.
상기 반도체 소자(1300)는 로직 칩, 메모리칩 등일 수 있다. 상기 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 AP 이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다. 그리고 상기 메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 제1 실시 예의 반도체 패키지는 접속 부재를 포함할 수 있다.
예를 들어, 반도체 패키지는 제1 기판(1100)과 상기 제2 기판(1200) 사이에 배치되는 제1 접속 부재(1410)를 포함한다. 상기 제1 접속 부재(1410)는 상기 제1 기판(1100)에 상기 제2 기판(1200)을 결합시키면서 이들 사이를 전기적으로 연결한다.
예를 들어, 반도체 패키지는 제2 기판(1200)과 반도체 소자(1300) 사이에 배치되는 제2 접속 부재(1420)를 포함할 수 있다. 상기 제2 접속 부재(1420)는 상기 제2 기판(1200) 상에 상기 반도체 소자(1300)를 결합시키면서 이들 사이를 전기적으로 연결할 수 있다.
반도체 패키지는 제1 기판(1100)의 하면에 배치된 제3 접속 부재(1430)를 포함한다. 상기 제3 접속 부재(1430)는 상기 제1 기판(1100)을 메인 보드에 결합시키면서, 이들 사이를 전기적으로 연결할 수 있다.
이때, 상기 제1 접속 부재(1410), 제2 접속 부재(1420) 및 제3 접속 부재(1430)는 와이어 본딩, 솔더 본딩, 메탈 간 다이렉트 본딩 중 적어도 하나의 본딩 방식을 이용하여 복수의 구성 요소 사이를 전기적으로 연결할 수 있다. 즉, 상기 제1 접속 부재(1410), 제2 접속 부재(1420) 및 제3 접속 부재(1430)는 복수의 구성 요소를 전기적으로 연결하는 기능을 갖기 때문에, 메탈 간 다이렉트 본딩을 이용할 경우 반도체 패키지는 솔더나 와이어가 아닌, 전기적으로 연결되는 부분으로 이해될 수 있다.
상기 와이어 본딩 방식은 금(Au) 등의 도선을 이용하여 복수의 구성 요소 사이를 전기적으로 연결하는 것을 의미할 수 있다. 또한, 상기 솔더 본딩 방식은 Sn, Ag, Cu 중 적어도 하나를 포함하는 물질을 이용하여 복수의 구성요소 사이를 전기적으로 연결할 수 있다. 또한, 메탈 간 다이렉트 본딩 방식은 솔더, 와이어, 전도성 접착제 등의 부재 없이, 복수의 구성 요소 사이에 열과 압력을 인가하여 재결정화하고, 이를 통해 복수의 구성요소 사이를 직접 결합시키는 것을 의미할 수 있다. 그리고, 메탈 간 다이렉트 본딩 방식은 상기 제2 접속 부재(1420)에 의한 본딩 방식을 의미할 수 있다. 이 경우, 상기 제2 접속 부재(1420)는 상기 재결정화에 의해 복수의 구성요소 사이에 형성되는 금속층을 의미할 수 있다.
구체적으로, 상기 제1 접속 부재(1410), 제2 접속 부재(1420) 및 제3 접속 부재(1430)는 TC(Thermal Compression) 본딩 방식에 의해 복수의 구성을 서로 결합시킬 수 있다. 상기 TC 본딩은 상기 제1 접속 부재(1410), 제2 접속 부재(1420) 및 제3 접속 부재(1430)에 열과 압력을 가하여 복수의 구성 사이를 직접 결합시키는 방식을 의미할 수 있다.
이때, 상기 제1 기판(1100) 및 제2 기판(1200) 중 적어도 하나에서, 상기 제1 접속 부재(1410), 제2 접속 부재(1420) 및 제3 접속 부재(1430)가 배치되는 회로 패턴에는 돌출부가 배치될 수 있다. 상기 돌출부는 상기 제1 기판(1100) 또는 제2 기판(1200)에서 외측 방향을 향하여 돌출될 수 있다.
상기 돌출부는 범프(bump)라고 할 수 있다. 상기 돌출부는 포스트(post)라고도 할 수 있다. 상기 돌출부는 필라(pillar)라고도 할 수 있다. 바람직하게, 상기 돌출부는 제2 기판(1200)의 회로 패턴 중 상기 반도체 소자(1300)와의 결합을 위한 제2 접속 부재(1420)가 배치된 회로 패턴을 의미할 수 있다. 즉, 상기 반도체 소자(1300)의 단자들의 피치가 미세화되면서, 솔더 등의 전도성 접착제가 상기 반도체 소자(1300)의 복수의 단자와 각각 연결되는 복수의 제2 접속 부재(1420) 간의 단락이 발생할 수 있다. 따라서, 실시 예는 상기 제2 접속 부재(1420)의 볼륨을 줄이기 위해 열압착 본딩(Thermal Compression Bonding)을 진행할 수 있고, 정합도와 확산력, 솔더 등의 전도성 접착제와 돌출부 사이에 형성되는 금속간 화합물(Inter Metallic Compound, IMC)이 인터포저 및/또는 기판으로 확산되는 것을 방지하는 확산 방지력 확보를 위해 상기 제2 접속 부재(1420)가 배치되는 상기 제2 기판(1200)의 회로 패턴에 돌출부가 포함되도록 할 수 있다
한편, 도 1b를 참조하면, 제2 실시 예의 반도체 패키지는 상기 제2 기판(1200)에 연결 기판(1210)이 배치되는 점에서 제1 실시 예의 반도체 패키지와 차이가 있다. 상기 연결 기판(1210)은 브리지 기판이라고 할 수 있다. 예를 들어, 상기 연결 기판(1210)은 재배선층을 포함할 수 있다. 연결 기판(1210)은 복수의 반도체 소자를 수평적으로 서로 전기적 연결을 하는 기능을 할 수 있다. 예시적으로, 일반적으로 반도체 소자가 가져야 할 면적이 너무 크기 때문에 상기 연결 기판(1210)은 재배선층을 포함할 수 있다. 반도체 패키지와 반도체 소자는 회로 패턴의 폭이나 너비 등이 서로 큰 차이를 가지기 때문에, 전기적 접속을 위한 회로 패턴의 완충 역할이 필요하다. 완충 역할은 반도체 패키지의 회로 패턴의 폭이나 너비 등의 크기와 반도체 소자의 회로 패턴의 폭이나 너비 등의 크기의 중간 크기를 갖도록 하는 것을 의미할 수 있고, 재배선층은 상기 완충 역할을 하는 기능을 포함할 수 있다.
일 실시 예에서, 연결 기판(1210)은 실리콘 브리지일 수 있다. 즉, 상기 연결 기판(1210)은 실리콘 기판과 상기 실리콘 기판 상에 배치되는 재배선층을 포함할 수 있다.
다른 실시 예에서, 상기 연결 기판(1210)은 유기 브리지일 수 있다. 예를 들어, 상기 연결 기판(1210)은 유기물을 포함할 수 있다. 예를 들어, 상기 연결 기판(1210)은 상기 실리콘 기판 대신에 유기물을 포함하는 유기 기판을 포함한다.
상기 연결 기판(1210)은 상기 제2 기판(1200) 내에 매립될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 연결 기판(1210)은 상기 제2 기판(1200) 상에 돌출되는 구조를 가지고 배치될 수 있다.
또한, 상기 제2 기판(1200)은 캐비티를 포함할 수 있고, 상기 연결 기판(1210)은 상기 제2 기판(1200)의 상기 캐비티 내에 배치될 수 있다.
상기 연결 기판(1210)은 상기 제2 기판(1200) 상에 배치되는 복수의 반도체 소자 사이를 수평적으로 연결할 수 있다.
도 1c를 참조하면, 제3 실시 예의 반도체 패키지는 제2 기판(1200) 및 반도체 소자(1300)를 포함할 수 있다. 이때, 제3 실시 예의 반도체 패키지는 제2 실시 예의 반도체 패키지 대비 제1 기판(1100)이 제거된 구조를 가진다.
즉, 제3 실시 예의 제2 기판(1200)은 인터포저 기능을 하면서 패키지 기판의 기능을 할 수 있다.
상기 제2 기판(1200)의 하면에 배치된 제1 접속 부재(1410)는 전자 디바이스의 메인 보드에 상기 제2 기판(1200)을 결합시킬 수 있다.
도 1d를 참조하면, 제4 실시 예의 반도체 패키지는 제1 기판(1100) 및 반도체 소자(1300)를 포함할 수 있다.
이때, 제4 실시 예의 반도체 패키지는 제2 실시 예의 반도체 패키지 대비 제2 기판(1200)이 제거된 구조를 가진다.
즉, 제4 실시 예의 제1 기판(1100)은 패키지 기판 기능을 하면서, 상기 반도체 소자(1300)와 메인 보드 사이를 연결하는 기능을 할 수 있다. 이를 위해, 제1 기판(1100)에는 복수의 반도체 소자 사이를 연결하기 위한 연결 기판(1110)을 포함할 수 있다. 상기 연결 기판(1110)은 복수의 반도체 소자 사이를 연결하는 실리콘 브리지 또는 유기물 브리지일 수 있다.
도 1e를 참조하면, 제5 실시 예의 반도체 패키지는 제4 실시 예의 반도체 패키지 대비, 제3 반도체 소자(1330)를 더 포함한다.
이를 위해, 제1 기판(1100)의 하면에는 제4 접속 부재(1440)가 배치될 수 있다. 그리고, 상기 제4 접속 부재(1400)에는 제3 반도체 소자(1330)가 배치될 수 있다. 즉, 제5 실시 예의 반도체 패키지는 상측 및 하측에 각각 반도체 소자가 실장되는 구조를 가질 수 있다.
이때, 상기 제3 반도체 소자(1330)는 도 1c의 반도체 패키지에서, 제2 기판(1200)의 하면에 배치된 구조를 가질 수도 있을 것이다.
도 1f를 참조하면, 제6 실시 예의 반도체 패키지는 제1 기판(1100)을 포함한다.
상기 제1 기판(1100) 상에는 제1 반도체 소자(1310)가 배치될 수 있다. 이를 위해, 상기 제1 기판(1100)과 상기 제1 반도체 소자(1310) 사이에는 제1 접속 부재(1410)가 배치될 수 있다.
또한, 상기 제1 기판(1100)은 도전성 결합부(1450)를 포함할 수 있다. 상기 도전성 결합부(1450)는 상기 제1 기판(1100)에서 제2 반도체 소자(1320)를 향하여 더 돌출될 수 있다. 상기 도전성 결합부(1450)는 범프라고 할 수 있고, 이와 다르게 포스트라고도 할 수 있다. 상기 도전성 결합부(1450)는 상기 제1 기판(1100)의 최상측에 배치된 전극 상에 돌출된 구조를 가지고 배치될 수 있다.
상기 도전성 결합부(1450) 상에는 제2 반도체 소자(1320)가 배치될 수 있다. 이때, 상기 제2 반도체 소자(1320)는 상기 도전성 결합부(1450)를 통해 상기 제1 기판(1100)과 연결될 수 있다. 또한, 상기 제1 반도체 소자(1310)와 상기 제2 반도체 소자(1320) 상에는 제2 접속 부재(1420)가 배치될 수 있다.
이에 따라, 상기 제2 반도체 소자(1320)는 상기 제2 접속 부재(1420)를 통해 상기 제1 반도체 소자(1310)와 전기적으로 연결될 수 있다.
즉, 제2 반도체 소자(1320)는 도전성 결합부(1450)를 통해 제1 기판(1100)과 연결되면서, 상기 제2 접속 부재(1420)를 통해 상기 제1 반도체 소자(1310)와도 연결될 수 있다.
이때, 상기 제2 반도체 소자(1320)는 상기 도전성 결합부(1450)를 통해 전원신호 및/또는 전력을 제공받을 수 있다. 또한, 상기 제2 반도체 소자(1320)는 상기 제2 접속 부재(1420)를 통해 상기 제1 반도체 소자(1310)와 통신 신호를 주고받을 수 있다.
제6 실시 예의 반도체 패키지는 도전성 결합부(1450)를 통해 상기 제2 반도체 소자(1320)에 전원신호 및/또는 전력을 제공함으로써, 상기 제2 반도체 소자(1320)의 구동을 위한 충분한 전력의 제공이나, 전원 동작의 원활한 제어가 가능하다.
이에 따라, 실시 예는 상기 제2 반도체 소자(1320)의 구동 특성을 향상시킬 수 있다. 즉, 실시 예는 제2 반도체 소자(1320)에 제공되는 전력이 부족해지는 문제를 해결할 수 있다. 나아가, 실시 예는 상기 제2 반도체 소자(1320)의 전원 신호, 전력 및 통신 신호 중 적어도 하나가 상기 도전성 결합부(1450)와 제2 접속 부재(1420)를 통해 서로 다른 경로를 통해 제공되도록 한다. 이를 통해, 실시 예는 상기 전원 신호에 의해 상기 통신 신호의 손실이 발생하는 문제를 해결할 수 있다. 예를 들어, 실시 예는 전원 신호의 통신 신호 사이의 상호 간섭을 최소화할 수 있다.
한편, 제6 실시 예에서의 상기 제2 반도체 소자(1320)는 복수의 패키지 기판이 적층된 형태인 POP(Package On Package) 구조를 가지고 제1 기판(1100) 상에 배치될 수 있다. 예를 들어, 상기 제2 반도체 소자(1320)는 메모리 칩을 포함하는 메모리 패키지일 수 있다. 그리고 상기 메모리 패키지는 상기 도전성 결합부(1450) 상에 결합될 수 있다. 이때, 상기 메모리 패키지는 상기 제1 반도체 소자(1310)와는 연결되지 않을 수 있다.
도 1g를 참조하면, 제7 실시 예의 반도체 패키지는 제1 기판(1100), 제1 접속 부재(1410), 제1 접속 부재(1410), 반도체 소자(1300) 및 제3 접속 부재(1430)를 포함할 수 있다. 이때, 제7 실시 예의 반도체 패키지는 제4 실시 예의 반도체 패키지 대비 연결 기판(1110)이 제거되면서, 상기 제1 기판(1100)이 복수의 기판층을 포함하는 것에서 차이가 있다.
상기 제1 기판(1100)은 복수의 기판층을 포함할 수 있다. 예를 들어, 제1 기판(1100)은 패키지 기판에 대응하는 제1 기판층(1100A)과 연결 기판에 대응되는 제2 기판층(1100B)을 포함할 수 있다.
다시 말해서, 제7 실시 예의 반도체 패키지는 도 1a에 개시된 제1 기판(패키지 기판, 1100)과 제2 기판(인터포저, 1200)가 일체로 형성된 제1 기판층(1100A) 및 제2 기판층(1100B)을 포함할 수 있다. 상기 제2 기판층(1100B)의 절연층의 물질은 제1 기판층(1100A)의 절연층의 물질과 다를 수 있다. 예를 들어, 제2 기판층(1100B)의 절연층의 물질은 광 경화성 물질을 포함할 수 있다. 예를 들어, 상기 제2 기판층(1100B)은 PID(Photo Imageable Dielectric)일 수 있다. 그리고, 상기 제2 기판층(1100B)은 광 경화성 물질을 포함함에 따라 전극의 미세화가 가능하다. 따라서, 제7 실시 예는 제1 기판층(1100A) 상에 광 경화성 물질의 절연층을 순차적으로 적층하고, 상기 광 경화성 물질의 절연층 상에 미세화된 전극을 형성하는 것에 의해 제2 기판층(1100B)을 형성할 수 있다. 이를 통해 상기 제2 기판(1100B)은 미세화된 전극을 포함하는 재배선층 기능을 포함할 수 있고, 복수의 반도체 소자(1310, 1320)를 수평적으로 연결하는 기능을 포함할 수 있다.
이하에서는 실시 예의 회로 기판에 대해 설명한다.
도 2는 실시 예의 회로 기판을 나타낸 단면도이고, 도 3은 제1 실시 예에 따른 도 2의 회로 기판에서 일부 영역을 확대한 단면도이고, 도 4는 제2 실시 예에 따른 도 2의 회로 기판에서 일부 영역을 확대한 단면도이고, 도 5 내지 7은 실시 예에 따른 회로 기판의 회로 패턴 형성 공정을 설명하기 위한 도면이고, 도 8은 실시 예에 따른 회로 기판의 관통 전극을 확대한 도면이다.
실시 예의 회로 기판의 설명에 앞서, 이하에서 설명되는 회로 기판은 상기 반도체 패키지에 포함된 제1 기판 및 제2 기판 중 어느 하나를 의미할 수 있다. 그리고, 이하에서 설명되는 회로 기판은 연결 부재가 배치되는 패드를 포함할 수 있다. 상기 패드는 이하에서 설명되는 제1 내지 제6 회로 패턴 중 어느 하나의 패턴일 수 있다. 그리고, 상기 연결 부재는 제1 기판, 제2 기판, 반도체 소자 및 연결 기판 중 어느 하나일 수 있다.
한편, 회로 기판은 복수의 절연층을 포함할 수 있다. 예를 들어, 상기 회로 기판은 절연층의 층수를 기준으로 5층 구조를 가질 수 있으나, 이에 한정되지는 않는다. 상기 회로 기판은 절연층의 층수를 기준으로 4층 이하의 층수를 가질 수 있고, 이와 다르게 6층 이상의 층수를 가질 수도 있을 것이다.
이하에서는 도 2에 도시된 바와 같이, 상기 회로 기판이 절연층의 층수를 기준으로 5층 구조를 가지는 것으로 하여 설명한다.
회로 기판의 절연층은 제1 절연층(111), 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)을 포함한다. 이때, 상기 회로 기판이 4층 이하의 층수를 가지는 경우, 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115) 중 적어도 하나의 절연층이 생략될 수 있다. 그리고, 상기 회로 기판이 6층 이상의 층수를 가지는 경우, 제2 절연층(112)과 제3 절연층(113) 사이 또는 제4 절연층(114) 및 제5 절연층(115) 사이에 추가 절연층이 배치될 수 있다.
실시 예에 따르면, 제1 절연층(111)은 제1 절연물질을 포함할 수 있다. 예를 들어, 상기 제1 절연층(111)은 보강 부재를 포함하는 제1 절연물질을 포함할 수 있다. 이에 따라, 상기 제1 절연층(111)은 일정 수준 이상의 강성을 갖는 절연층일 수 있다. 예를 들어, 제1 절연층(111)은 양면에 동박이 적층된 절연층일 수 있다. 바람직하게, 제1 절연층(111)은 동박 적층판(CCL: Copper Clad Lamination)일 수 있다.
특히, 동박 적층판은 일반적으로 회로 기판이 제조되는 원판으로, 절연층에 동박이 적층된 적층판이다. 동박 적층판은 용도에 따라 유리/에폭시 동박 적층판, 내열수지 동박 적층판, 종이/페놀 동박 적층판, 고주파용 동박 적층판, 플렉시블 동박 적층판(예를 들어, 폴리이미드 필름) 및 복합 동박 적층판 등을 포함할 수 있다. 이때, 실시 예의 제1 절연층(111)은 양면 회로 기판 및 다층 회로 기판의 제작을 위해 유리/에폭시 동박 적층판을 사용할 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 절연층(111)은 일정 두께를 가질 수 있다. 이때, 제1 절연층(111)의 두께는 80㎛를 초과할 수 있다. 바람직하게, 제1 절연층(111)의 두께는 100㎛를 초과할 수 있다. 더욱 바람직하게, 제1 절연층(111)의 두께는 150㎛를 초과할 수 있다. 즉, 제1 절연층(111)은 80㎛ 내지 400㎛ 사이의 범위의 두께를 가질 수 있다. 바람직하게, 제1 절연층(111)은 100㎛ 내지 350㎛ 사이의 범위의 두께를 가질 수 있다. 더욱 바람직하게, 제1 절연층(111)은 120㎛ 내지 320㎛ 사이의 범위의 두께를 가질 수 있다. 상기 제1 절연층(111)의 두께가 800㎛ 미만이면, 회로 기판의 강성 및 휨 특성이 저하될 수 있다. 또한, 상기 제1 절연층(111)의 두께가 400㎛를 초과하면, 회로 기판 및 이를 포함하는 반도체 패키지의 전체적인 두께가 증가할 수 있다. 또한, 상기 제1 절연층(111)의 두께가 400㎛를 초과하면, 제1 절연층(111) 상에 배치되는 제1 회로 패턴(121) 또는 상기 제1 절연층(111) 하에 배치되는 제4 회로 패턴(124)의 선폭 및 간격이 증가할 수 있다. 이에 따라 회로 집적도가 저하될 수 있다.
상기 제1 절연층(111)의 상하에는 복수의 절연층이 각각 배치될 수 있다.
예를 들어, 상기 제1 절연층(111) 상에는 제2 절연층(112)이 배치될 수 있다. 그리고, 제2 절연층(112) 상에는 제3 절연층(113)이 배치될 수 있다. 또한, 제1 절연층(111) 하에는 제4 절연층(114)이 배치될 수 있다. 또한, 제4 절연층(114) 하에는 제5 절연층(115)이 배치될 수 있다.
이때, 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)은 상기 제1 절연층(111)과 다른 제2 절연물질을 포함할 수 있다. 상기 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)은 제1 절연층(111)에 포함된 보강 부재를 포함하지 않는 제2 절연 물질을 포함할 수 있다. 예를 들어, 상기 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)은 보강 부재를 포함하지 않는 유기 물질을 포함할 수 있다. 예를 들어, 상기 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)은 ABF(Ajinomoto Build-up Film), PI 및 PID를 포함할 수 있다. 바람직하게, 상기 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)은 CCL(Copper Clad Laminate) 타입의 ABF, PI 및 PID 중 적어도 하나를 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)은 프리프레그를 포함할 수 있을 것이다.
제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)의 각각의 두께는 상기 제1 절연층(111)의 두께보다 작을 수 있다.
상기 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)의 각각의 두께는 10㎛ 내지 40㎛의 범위의 두께를 가질 수 있다. 바람직하게, 상기 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)의 각각의 두께는 15㎛ 내지 35㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)의 각각의 두께는 18㎛ 내지 32㎛의 범위를 만족할 수 있다. 상기 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)의 각각의 두께가 10㎛ 미만이면, 회로 기판의 강성이 감소하고, 이에 의해 휨 특성이 저하될 수 있다. 상기 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)의 각각의 두께가 10㎛ 미만이면, 해당 절연층 상에 회로 패턴를 형성하는 공정에서의 공정 특성이 저하될 수 있다. 상기 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)의 각각의 두께가 40㎛을 초과하면, 해당 절연층 상에 배치되는 회로 패턴의 미세화가 어려울 수 있다. 상기 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)의 각각의 두께가 40㎛를 초과하면, 회로 기판 및 이를 포함하는 반도체 패키지의 두께가 증가할 수 있다.
상기 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)의 각각의 두께는 서로 다른 층에 배치된 회로 패턴들 사이의 기판 수직 방향으로의 거리에 대응할 수 있다. 즉, 두께는 상기 각각의 절연층의 상면에서 하면을 향하는 방향, 또는 하면에서 상면을 향하는 방향으로의 길이를 의미할 수 있고, 기판 수직 방향의 길이를 의미할 수 있다. 여기서, 상면은 각 구성요소에서 상기 수직 방향을 따라 가장 높은 위치를 의미할 수 있고, 하면은 각 구성요소에서 상기 수직 방향을 따라 가장 낮은 위치를 의미할 수 있다. 그리고 이의 위치는 서로 반대로 지칭될 수 있다.
한편, 실시 예의 회로 기판은 회로 패턴을 포함한다. 상기 회로 패턴은 각각의 절연층의 표면에 배치될 수 있다.
예를 들어, 상기 회로 패턴은 제1 절연층(111)의 상면 또는 제2 절연층(112)의 하면에 배치된 제1 회로 패턴(121)을 포함할 수 있다. 또한, 상기 회로 패턴은 제2 절연층(112)의 상면 또는 제3 절연층(113)의 하면에 배치된 제2 회로 패턴(122)을 포함할 수 있다. 또한, 상기 회로 패턴은 제3 절연층(113)의 상면에 배치된 제3 회로 패턴(123)을 포함할 수 있다. 또한, 상기 회로 패턴은 제1 절연층(111)의 하면 또는 제4 절연층(114)의 상면에 배치된 제4 회로 패턴(124)을 포함할 수 있다. 또한, 상기 회로 패턴은 제4 절연층(114)의 하면 또는 제5 절연층(115)의 상면에 배치된 제5 회로 패턴(125)을 포함할 수 있다.또한, 상기 회로 패턴은 제5 절연층(115)의 하면에 배치된 제6 회로 패턴(126)을 포함할 수 있다.
상기 제1 회로 패턴 내지 제6 회로 패턴(121, 122, 123, 124, 125, 126)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한, 상기 제1 회로 패턴 내지 제6 회로 패턴(121, 122, 123, 124, 125, 126)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로 패턴 내지 제6 회로 패턴(121, 122, 123, 124, 125, 126)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 제1 회로 패턴 내지 제6 회로 패턴(121, 122, 123, 124, 125, 126) 각각은 7㎛ 내지 30㎛의 범위의 두께(T3)를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴 내지 제6 회로 패턴(121, 122, 123, 124, 125, 126) 각각은 9㎛ 내지 27㎛의 범위의 두께(T3)를 가질 수 있다. 상기 제1 회로 패턴 내지 제6 회로 패턴(121, 122, 123, 124, 125, 126) 각각은 10㎛ 내지 23㎛의 범위의 두께(T3)를 가질 수 있다. 상기 제1 회로 패턴 내지 제6 회로 패턴(121, 122, 123, 124, 125, 126)의 두께가 7㎛ 미만이면, 상기 제1 회로 패턴 내지 제6 회로 패턴(121, 122, 123, 124, 125, 126)의 저항이 증가하고, 전송 가능한 신호의 허용 전류가 감소할 수 있다. 또한, 상기 제1 회로 패턴 내지 제6 회로 패턴(121, 122, 123, 124, 125, 126)의 두께가 30㎛를 초과하면, 미세화가 어려울 수 있다.
이때, 상기 제1 회로 패턴 내지 제6 회로 패턴(121, 122, 123, 124, 125, 126) 각각은 복수의 금속층을 포함한다.
구체적으로, 상기 제1 회로 패턴 내지 제6 회로 패턴(121, 122, 123, 124, 125, 126)는 서로 동일한 금속층 구조를 가질 수 있다. 바람직하게, 상기 제1 회로 패턴 내지 제6 회로 패턴(121, 122, 123, 124, 125, 126) 각각은 제1 금속층 및 제2 금속층을 포함할 수 있다. 상기 제1 금속층은 각각의 절연층의 표면에 부착되어 있던 동박층(Cu foil)을 의미할 수 있다. 상기 제2 금속층은 상기 동박층 상에 배치된 도금층일 수 있다. 예를 들어, 상기 제2 금속층은 상기 동박층 상에 무전해 도금 및/또는 전해 도금을 진행하여 형성한 금속층일 수 있다. 상기 제2 금속층은 복수의 도금층을 포함할 수 있다. 예를 들어, 상기 제2 금속층은 상기 제1 금속층 상에 배치된 제1 도금층 및 상기 제1 도금층 상에 배치된 제2 도금층을 포함할 수 있다.
이를 설명하면, 상기 제1 금속층은 해당 절연층 상에 배치된 동박층을 의미할 수 있다. 또한, 상기 제2 금속층의 제1 도금층은 상기 동박층 상에 배치된 무전해 도금층을 의미할 수 있다. 예를 들어, 상기 제2 금속층의 제1 도금층은 화학동도금층을 의미할 수 있다. 예를 들어, 상기 제2 금속층의 제2 도금층은 상기 제1 금속층 및 상기 제1 도금층을 시드층으로 전해 도금을 진행하여 형성한 전해 도금층일 수 있다.
이때, 상기 각각의 회로 패턴 및 이와 접촉하는 절연층 사이의 계면은 서로 대응하는 중심선 평균 표면 거칠기(Ra)를 가질 수 있다. 예를 들어, 각각의 회로 패턴 및 이와 접촉하는 절연층 사이의 계면은 서로 동일한 중심선 평균 표면 거칠기(Ra)를 가질 수 있다. 이때, 상기 중심선 평균 표면 거칠기(Ra)는 각각의 계면에서 복수의 라인에서 획득한 중심선 표면 거칠기의 평균값을 의미할 수 있다. 그리고 상기 동일한 중심선 평균 표면 거칠기(Ra)를 가진다는 것은, 각각의 계면의 중심선 평균 표면 거칠기(Ra)의 편차가 10% 이하, 8% 이하, 5% 이하, 3% 이하, 또는 2% 이하인 것을 의미할 수 있다. 다만, 실시 예는 특정 표면 거칠기가 부여된 동박층을 이용하여, 상기 각각의 계면에 중심선 평균 표면 거칠기(Ra)를 부여한다. 이에 따라, 실시 예에서의 상기 각각의 계면의 중심선 평균 표면 거칠기(Ra)의 편차는 실질적으로 10% 이하를 가질 수 있다. 즉, 상기 편차는 어느 하나의 계면의 중심선 평균 표면 거칠기(Ra)에 대한 다른 하나의 계면의 중심선 평균 표면 거칠기(Ra)에 대한 편차를 의미할 수 있다.
구체적으로, 회로 기판(100)은 제1 절연층(111)과 제1 회로 패턴(121) 사이의 제1 계면을 포함할 수 있다. 상기 제1계면은 상기 제1 절연층(111)의 상면 및/또는 제1 회로 패턴(121)의 하면을 의미할 수 있다.
또한, 회로 기판(100)은 제1 절연층(111)과 제4 회로 패턴(124) 사이의 제2 계면을 포함할 수 있다. 상기 제2계면은 상기 제1 절연층(111)의 하면 및/또는 제4 회로 패턴(124)의 상면을 의미할 수 있다.
또한, 회로 기판(100)은 제2 절연층(112)과 제2 회로 패턴(122) 사이의 제3계면을 포함할 수 있다. 상기 제3계면은 상기 제2 절연층(112)의 상면 및/또는 제2 회로 패턴(122)의 하면을 의미할 수 있다.
또한, 회로 기판(100)은 제3 절연층(113)과 제3 회로 패턴(123) 사이의 제4 계면을 포함할 수 있다. 상기 제4계면은 상기 제3 절연층(113)의 상면 및/또는 제3 회로 패턴(123)의 하면을 의미할 수 있다.
또한, 회로 기판(100)은 제4 절연층(114)과 제5 회로 패턴(125) 사이의 제5계면을 포함할 수 있다. 상기 제5계면은 상기 제4 절연층(114)의 하면 및/또는 제5 회로 패턴(125)의 상면을 의미할 수 있다.
또한, 회로 기판(100)은 제5 절연층(115)과 제6 회로 패턴(126) 사이의 제6계면을 포함할 수 있다. 상기 제6계면은 상기 제5 절연층(115)의 하면 및/또는 제6 회로 패턴(126)의 상면을 의미할 수 있다.
상기 제1 내지 제6계면은 요철 형상을 가질 수 있다. 예를 들어, 상기 제1 내지 제6계면은 산과 골을 포함하는 요철 형상을 가질 수 있다. 그리고 상기 요철 형상을 가진 상기 제1 내지 제6 계면의 각각의 산의 높이 또는 골의 깊이는 해당 계면이 가지는 중심선 평균 표면 거칠기(Ra)에 대응할 수 있다.
이때, 종래 기술은 동박층을 구비하지 않은 절연층을 이용하거나, 동박층을 에칭으로 제거하여 회로 패턴을 형성하였다. 이에 따라, 종래 기술에서는 절연층과 제2 금속층 사이의 밀착력을 향상시키기 위해 디스미어 공정을 진행했다. 그러나, 디스미어 공정의 특성 상, 상기 절연층과 회로 패턴 사이에는 불균일한 중심선 평균 표면 거칠기(Ra)가 부여될 수 있다. 이에 따라, 종래 기술에서는 제1 금속층의 에칭 공정에서 불균일한 에칭이 이루어졌다. 이에 의해, 제1 금속층의 일부가 제거되지 않음에 따른 회로 쇼트 문제가 발생하거나, 과에칭에 따른 언더 컷의 수평 거리가 커질 수 있다.
나아가, 종래 기술에 따르면 상기 제1 절연층(111)이 유리 섬유를 포함하고, 상기 제2 내지 제5 절연층(112, 113, 114, 115)이 유리 섬유를 포함하지 않는 경우, 상기 제1 및 제2 계면과 상기 제3 내지 제6 계면 사이의 중심선 평균 표면 거칠기(Ra)의 차이도 커지는 문제가 있다.
이에 반하여, 실시 예는 상기 제2 내지 제5 절연층(112, 113, 114, 115)이 유리 섬유를 포함하지 않는 경우에도 상기 제1 내지 제6 계면의 중심선 평균 표면 거칠기(Ra)가 서로 대응하는 값을 가지도록 할 수 있다.
즉, 실시 예의 회로 기판(100)의 제3 내지 제6 계면의 각각의 중심선 평균 표면 거칠기(Ra)는 상기 제1 및 제2 계면의 각각의 중심선 평균 표면 거칠기(Ra)와 동일한 값을 가질 수 있다. 여기에서, 동일한 값을 가진다는 것은, 제3 내지 제6 계면의 각각의 중심선 평균 표면 거칠기(Ra)와, 상기 제1 및 제2 계면의 각각의 중심선 평균 표면 거칠기(Ra) 사이의 편차가 10% 이하, 8% 이하, 5% 이하, 3% 이하, 또는 2% 이하인 것을 의미할 수 있다.
이때, 상기 제3 내지 제6 계면의 각각의 중심선 평균 표면 거칠기(Ra)와, 상기 제1 및 제2 계면의 각각의 중심선 평균 표면 거칠기(Ra) 사이의 편차가 10%를 초과하는 경우, 상기 각각의 회로 패턴에서 흐르는 신호의 전송 손실이 커지고, 이에 의해 신호 전송 특성이 저하될 수 있다. 나아가, 상기 제3 내지 제6 계면의 각각의 중심선 평균 표면 거칠기(Ra)와, 상기 제1 및 제2 계면의 각각의 중심선 평균 표면 거칠기(Ra) 사이의 편차가 10%를 초과하는 경우, 시드층의 에칭 공정에서 시드층의 일부가 제거되지 않고 잔존할 수 있고, 이에 의해 회로 쇼트와 같은 전기적 신뢰성 문제가 발생할 수 있다.
나아가, 실시 예의 제1 내지 제6 계면의 각각의 중심선 평균 표면 거칠기(Ra)는 방향에 관계 없이 균일한 값을 가질 수 있다.
이때, 상기 중심선 평균 표면 거칠기(Ra)가 균일한 값을 가진다는 것은, 해당 계면의 전체 영역에서, 최대 크기를 가지는 중심선 표면 거칠기(중심선 최대 표면 거칠기), 최소 크기를 가지는 중심선 표면 거칠기(중심선 최소 표면 거칠기), 그리고 상기 중심선 평균 표면 거칠기(Ra)의 편차가 20% 이하, 15% 이하, 10% 이하, 5% 이하, 또는 3% 이하인 것을 의미할 수 있다. 상기 편차는 중심선 평균 표면 거칠기에 대한 최대 크기를 가지는 중심선 평균 표면 거칠기(중심선 최대 표면 거칠기)와 최소 크기를 가진 중심선 평균 표면 거칠기(중심선 최소 표면 거칠기)의 편차를 의미할 수 있다.
이때, 상기 제1 내지 제6 계면의 각각의 최대 크기를 가지는 중심선 표면 거칠기, 최소 크기를 가지는 중심선 표면 거칠기, 그리고 상기 중심선 평균 표면 거칠기(Ra)의 편차가 20%를 초과하면, 해당 회로 패턴를 통해 전송되는 신호의 전송 손실이 커지고, 이에 의해 신호 전송 특성이 저하될 수 있다. 또한, 상기 제1 내지 제6 계면의 각각의 최대 크기를 가지는 중심선 표면 거칠기, 최소 크기를 가지는 중심선 표면 거칠기, 그리고 상기 중심선 평균 표면 거칠기(Ra)의 편차가 20%를 초과하면, 해당 회로 패턴를 형성하는 공정에서 시드층의 일부가 제거되지 않을 수 있고, 이에 의해 회로 쇼트와 같은 전기적 신뢰성 문제가 발생할 수 있다.
한편, 상기 제1 내지 제6 계면의 각각의 중심선 평균 표면 거칠기(Ra)는 0.3㎛ 내지 1.2㎛의 범위를 만족할 수 있다. 바람직하게, 상기 제1 내지 제6 계면의 각각의 중심선 평균 표면 거칠기(Ra)는 0.35㎛ 내지 1.1㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제1 내지 제6 계면의 각각의 중심선 평균 표면 거칠기(Ra)는 0.4㎛ 내지 1.0㎛의 범위를 만족할 수 있다.
상기 중심선 평균 표면 거칠기(Ra)가 0.3㎛ 미만이면, 해당 절연층과 회로 패턴 사이의 밀착력이 저하되고, 이로 인해 상기 회로 패턴가 절연층으로부터 분리되는 물리적 신뢰성 문제가 발생할 수 있다. 또한, 상기 중심선 평균 표면 거칠기(Ra)가 1.2㎛를 초과하면, 고주파수 대역의 신호를 전송할 경우, 스킨 이펙트에 의해 신호 전송 손실이 커질 수 있다.
결론적으로, 본원에서는 각각의 절연층과 각각의 회로 패턴 사이의 계면인 제1 내지 제6 계면이 서로 동일한 범위인 0.3㎛ 내지 1.2㎛의 범위의 중심선 평균 표면 거칠기(Ra)를 가지도록 한다. 이를 통해 실시 예는 신호 전송 손실을 최소화하여 신호 전송 특성을 향상시킬 수 있도록 한다.
한편, 제1 내지 제6 회로 패턴(121, 122, 123, 124, 125, 126) 각각의 상기 제1 및 제2 금속층은 서로 다른 용해 속도를 가질 수 있다. 예를 들어, 상기 제1 금속층의 용해 속도는 상기 제2 금속층의 용해 속도보다 느릴 수 있다. 이를 통해 실시 예는 상기 제1 금속층의 에칭 시에 상기 제2 금속층의 에칭이 더 많이 진행되도록 할 수 있다.
이때, 제1 내지 제6 회로 패턴(121, 122, 123, 124, 125, 126)이 최소로 가질 수 있는 선폭 및 간격은 드라이 필름의 노광 및 현상 공정 능력에 의해 결정된다. 따라서, 종래 기술에서는 상기 선폭 및 간격을 15㎛ 이하, 또는 13㎛ 이하 또는 12㎛ 이하로 형성하기 어려웠다.
이에 반하여, 실시 예는 상기 제1 금속층의 용해 속도보다 상기 제2 금속층의 용해 속도가 더 크도록 한다. 이에 의해, 실시 예는 상기 제1 금속층의 에칭 공정 시에 상기 제2 금속층이 에칭이 더 많이 되도록 한다. 이에 따라 실시 예는 제1 내지 제6 회로 패턴(121, 122, 123, 124, 125, 126)의 선폭을 더욱 줄일 수 있다. 여기에서 상기 선폭은 제1 내지 제6 회로 패턴(121, 122, 123, 124, 125, 126)이 각각의 트레이스를 의미할 수 있다.
실시 예의 상기 제1 내지 제6 회로 패턴(121, 122, 123, 124, 125, 126)의 선폭은 2㎛ 내지 10㎛의 범위를 만족할 수 있다. 예를 들어, 실시 예의 상기 제1 내지 제6 회로 패턴(121, 122, 123, 124, 125, 126)의 선폭은 2.5㎛ 내지 9.5㎛의 범위를 만족할 수 있다.실시 예의 상기 제1 내지 제6 회로 패턴(121, 122, 123, 124, 125, 126)의 선폭은 3㎛ 내지 9㎛의 범위를 만족할 수 있다.
또한, 회로 기판은 관통 전극을 포함할 수 있다. 상기 관통 전극은 회로 기판의 각각의 절연층을 관통할 수 있다. 상기 관통 전극은 서로 다른 층에 배치된 회로 패턴들 사이를 전기적으로 연결할 수 있다. 상기 관통 전극은 관통부 또는 비아부라고도 할 수 있다.
상기 관통 전극은 제1 절연층(111)을 관통하는 제1 관통 전극(131)을 포함할 수 있다. 상기 관통 전극은 제2 절연층(112)을 관통하는 제2 관통 전극(132)을 포함할 수 있다. 상기 관통 전극은 제3 절연층(113)을 관통하는 제3 관통 전극(133)을 포함할 수 있다. 상기 관통 전극은 제4 절연층(114)을 관통하는 제4 관통 전극(134)을 포함할 수 있다. 상기 관통 전극은 제5 절연층(115)을 관통하는 제5 관통 전극(135)을 포함할 수 있다.
상기 제1 내지 제5 관통 전극(135)은 각각의 절연층을 관통하는 관통 홀 내부를 전도성 물질로 충진하여 형성할 수 있다.
상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있다. 또한, 상기 관통 홀이 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있다. 또한, 상기 관통 홀이 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용할 수 있다.
이때, 상기 제1 내지 제5 관통 전극(135)과 상기 제1 회로 패턴 내지 제6 회로 패턴(121, 122, 123, 124, 125, 126)는 도금 공정을 진행하여 동시에 형성될 수 있다. 이에 따라, 상기 관통 전극와 상기 회로 패턴와 배치 위치에 따라 구분될 뿐, 실질적으로 상기 회로 패턴를 구성하는 금속층의 일부를 포함할 수 있다.
구체적으로, 제1 관통 전극(131)은 제1 회로 패턴(121) 및 제4 회로 패턴(124)을 구성하는 복수의 금속층의 일부를 포함할 수 있다. 또한, 상기 제2 관통 전극(132)은 제2 회로 패턴(122)을 구성하는 복수의 금속층의 일부를 포함할 수 있다. 또한, 제3 관통 전극(133)은 제3 회로 패턴(123)을 구성하는 복수의 금속층의 일부를 포함할 수 있다. 또한, 제4 관통 전극(134)은 제5 회로 패턴(125)을 구성하는 복수의 금속층의 일부를 포함할 수 있다. 또한, 제5 관통 전극(135)은 제6 회로 패턴(126)을 구성하는 복수의 금속층의 일부를 포함할 수 있다.
바람직하게, 각각의 관통 전극은 이와 인접한 회로 패턴의 제1 및 제2 금속층 중 제2 금속층을 포함할 수 있다.
구체적으로, 제1 관통 전극(131)은 제1 회로 패턴(121) 및 제4 회로 패턴(124)의 제2 금속층을 포함할 수 있다. 또한, 상기 제2 관통 전극(132)은 제2 회로 패턴(122)의 제2 금속층을 포함할 수 있다. 또한, 제3 관통 전극(133)은 제3 회로 패턴(123)의 제2 금속층을 포함할 수 있다. 또한, 제4 관통 전극(124)은 제5 회로 패턴(125)의 제2 금속층을 포함할 수 있다. 또한, 제5 관통 전극(135)은 제6 회로 패턴(126)의 제2 금속층을 포함할 수 있다.
한편, 상기 제1 관통 전극(131), 제2 관통 전극(132), 제3 관통 전극(133), 제4 관통 전극(134) 및 제5 관통 전극(135) 중 적어도 하나는 적어도 다른 하나와 다른 형상을 가질 수 있다.
예를 들어, 상기 제1 관통 전극(131)은 회로 기판(100)의 하면을 향할수록 폭의 변화가 없는 경사를 가질 수 있다.
또한, 제2 관통 전극(132)은 회로 기판(100)의 하면을 향할수록 폭이 감소하는 경사를 가질 수 있다.
또한, 제3 관통 전극(133)은 회로 기판(100)의 하면을 향할수록 폭이 감소하는 경사를 가질 수 있다.
또한, 제4 관통 전극(134)은 회로 기판(100)의 하면을 향할수록 폭이 증가하는 경사를 가질 수 있다.
또한, 제5 관통 전극(135)은 회로 기판(100)의 하면을 향할수록 폭이 증가하는 경사를 가질 수 있다.
한편, 회로 기판은 절연 부재(140)를 포함한다. 상기 절연 부재(140)는 상기 제1 절연층(111)을 관통할 수 있다. 상기 절연 부재(140)는 상기 제1 관통 전극(131)과 함께 상기 제1 절연층(111)을 관통하는 관통 홀 내부에 충진될 수 있다. 구체적으로, 상기 제1 관통 전극(131)은 상기 제1 절연층(111)을 관통하는 관통 홀의 내측면에 인접하게 배치될 수 있다. 그리고 상기 제1 관통 전극(131)은 상기 제1 절연층(111)을 관통하는 관통 홀의 일부를 금속 물질로 충진하여 형성될 수 있다. 또한, 절연 부재(140)는 상기 제1 관통 전극(131) 상에 배치되고, 상기 제1 절연층(111)을 관통하는 상기 관통 홀의 나머지 일부를 절연 물질로 충진하여 형성될 수 있다. 이에 따라, 상기 제1 회로 패턴(121) 및 제4 회로 패턴(124)의 적어도 일부는 상기 절연 부재(140) 상에 위치할 수 있다.
한편, 회로 기판은 레지스트층을 포함한다. 상기 레지스트층은 절연층이라고도 할 수 있다. 상기 레지스트층은 회로 기판의 최외층의 절연층을 의미할 수 있다.
구체적으로, 상기 레지스트층은 상기 제3 절연층(113)의 상면에 배치되는 제1 레지스트층(116)을 포함할 수 있다. 상기 제1 레지스트층(116)은 절연층의 하나로, '제6 절연층'이라고도 할 수 있다. 상기 제1 레지스트층(116)은 상기 제3 회로 패턴(123)과 수직으로 중첩되는 적어도 하나의 제1 개구를 포함한다. 상기 제1 개구는 제2 기판(200)과의 결합을 위한 접속 부재 또는 반도체 소자와의 결합을 위한 접속 부재가 배치될 제3 회로 패턴(133) 상에 구비될 수 있다.
또한, 상기 레지스트층은 상기 제5 절연층(115)의 하면에 배치되는 제2 레지스트층(117)을 포함할 수 있다. 상기 제2 레지스트층(117)은 절연층의 하나로, '제7 절연층'이라고도 할 수 있다. 상기 제2 레지스트층(117)은 상기 제6 회로 패턴(126)과 수직으로 중첩되는 적어도 하나의 제2 개구를 포함할 수 있다. 상기 제2 개구는 메인 보드와의 결합을 위한 접속 부재 또는 제1 기판과의 결합을 위한 접속 부재가 배치될 제6 회로 패턴(126) 아래에 구비될 수 있다.
상기 제1 레지스트층(116) 및 제2 레지스트층(117)은 유기 고분자 물질을 포함할 수 있다. 예를 들어, 상기 제1 레지스트층(116) 및 제2 레지스트층(117)은 솔더 레지스트층일 수 있다. 일 예로, 상기 제1 레지스트층(116) 및 제2 레지스트층(117)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 상기 제1 레지스트층(116) 및 제2 레지스트층(117)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 제1 레지스트층(116) 및 제2 레지스트층(117)은 포토 솔더 레지스트층, 커버레이 및 고분자 물질 중 어느 하나를 포함할 수도 있을 것이다.
상기 제1 레지스트층(116) 및 제2 레지스트층(117)은 1㎛ 내지 20㎛의 두께를 가질 수 있다. 바람직하게, 상기 제1 레지스트층(116) 및 제2 레지스트층(117)은 1㎛ 내지 15㎛의 범위의 두께를 가질 수 있다. 더욱 바람직하게, 상기 제1 레지스트층(116) 및 제2 레지스트층(117)은 1㎛ 내지 12㎛의 범위의 두께를 가질 수 있다. 이때, 상기 제1 레지스트층(116) 및 제2 레지스트층(117)의 두께가 20㎛를 초과하는 경우, 회로 기판의 전체적인 두께 및 반도체 패키지의 전체적인 두께가 증가할 수 있다. 또한, 상기 제1 레지스트층(116) 및 제2 레지스트층(117)의 두께가 1㎛ 미만인 경우, 제3 절연층(113)의 상면, 제5 절연층(115)의 하면, 제3 회로 패턴(123)의 상면 및/또는 제6 회로 패턴(126)의 하면이 안정적으로 보호되지 않을 수 있다. 상기 제1 레지스트층(116) 및 제2 레지스트층(117)의 두께가 1㎛ 미만인 경우, 회로 기판의 전기적 신뢰성 및 반도체 패키지의 전기적 신뢰성이 저하될 수 있다.
실시 예의 회로 패턴 및 중심선 평균 표면 거칠기(Ra)의 특징에 대해 더욱 구체적으로 설명하기로 한다. 이하에서는 복수의 절연층 중 특정 절연층 상에 배치된 회로 패턴에 대해 설명한다. 이하에서는 제1 절연층(111) 및 상기 제1 절연층(111) 상에 배치된 제1 회로 패턴(121)을 기준으로 설명하기로 한다.
도 3 및 4를 참조하면, 제1 회로 패턴(121)은 제1 절연층(111) 상에 배치될 수 있다.
이때, 상기 제1 절연층(111)의 상면은 복수의 영역으로 구분될 수 있다. 상기 제1 절연층(111)의 상면은 상기 제1 회로 패턴(121)과 접촉하는 제1 영역(IS1) 및 상기 제2 절연층(112)과 접촉하는 제2 영역(IS2)을 포함할 수 있다. 이때, 상기 제1 영역(IS1) 및 제2 영역(IS2)은 서로 대응하는 범위의 중심선 평균 표면 거칠기(Ra)를 가질 수 있다. 이는, 상기 제1 금속층(121-1)의 하면에 부여된 중심선 평균 표면 거칠기(Ra)를 이용하여 상기 제1 절연층(111)의 상기 제1 영역(IS1)과 제2 영역(IS2)에 표면 거칠기를 부여했기 때문이다. 상기 중심선 평균 표면 거칠기(Ra)의 구체적인 범위는 상기에서 이미 설명하였으므로, 이에 대한 설명은 생략한다.
한편, 제1 회로 패턴(121)은 복수의 금속층을 포함할 수 있다.
상기 제1 회로 패턴(121)은 제1 금속층(121-1) 및 상기 제1 금속층(121-1) 상에 배치되는 제2 금속층(121-2)을 포함할 수 있다.
상기 제1 금속층(121-1)은 동박층일 수 있다. 즉, 상기 제1 회로 패턴(121)의 상기 제1 금속층(121-1)은 제1 절연층(111)의 상면에 적층된 동박층을 의미할 수 있다. 상기 제1 금속층(121-1)은 제1 두께(T1)를 가질 수 있다. 상기 제1 금속층(121-1)의 상기 제1 두께(T1)는 1.0㎛ 내지 3.5㎛의 범위를 만족할 수 있다.상기 제1 금속층(121-1)의 상기 제1 두께(T1)는 1.2㎛ 내지 3.2㎛의 범위를 만족할 수 있다. 상기 제1 금속층(121-1)의 상기 제1 두께(T1)는 1.5㎛ 내지 3.0㎛의 범위를 만족할 수 있다. 상기 제1 금속층(121-1)의 상기 제1 두께(T1)가 1.0㎛ 미만이면, 상기 제1 금속층(121-1)이 시드층으로 기능하지 못할 수 있다. 상기 제1 금속층(121-1)의 상기 제1 두께(T1)가 1.0㎛ 미만이면, 상기 제1 절연층(111)의 표면에 전체적으로 균일한 중심선 평균 표면 거칠기(Ra)를 부여하기 어려울 수 있다. 상기 제1 금속층(121-1)의 상기 제1 두께(T1)가 3.5㎛를 초과하면, 상기 제1 금속층(121-1)을 에칭하는 공정에서의 에칭 시간이 증가할 수 있다.
한편, 상기 제1 금속층(121-1) 상에는 제2 금속층(121-2)이 배치될 수 있다. 상기 제2 금속층(121-2)은 상기 제1 금속층(121-1) 상에 배치되는 도금층을 의미할 수 있다. 바람직하게, 상기 제2 금속층(121-2)은 복수의 도금층을 포함할 수 있다. 예를 들어, 도 4를 참조하면, 상기 제2 금속층(121-2)은 제1 금속층(121-1) 상에 배치되는 제1 도금층(121-21)을 포함할 수 있다. 상기 제1 도금층(121-21)은 무전해 도금층일 수 있다. 상기 제1 도금층(121-21)은 화학동도금층일 수 있다. 상기 제2 금속층(121-2)은 상기 제1 도금층(121-21) 상에 배치되는 제2 도금층(121-22)을 포함할 수 있다. 상기 제2 도금층(121-22)은 상기 제1 도금층(121-21) 상에 배치된 전해 도금층일 수 있다. 상기 제2 도금층(121-22)은 상기 제1 금속층(121-1) 및 상기 제1 도금층(121-21)을 시드층으로 전해 도금한 전해 도금층일 수 있다.
상기 제2 금속층(121-2)은 제2 두께(T2)를 가질 수 있다. 이때, 상기 제2 두께(T2)는 상기 설명된 제1 회로 패턴(121)의 두께(T3)에서 상기 제1 금속층(121-1)의 두께(T1)를 뺀 값에 대응할 수 있다. 이에 따라 이에 대한 설명은 생략하기로 한다.
상기 제1 회로 패턴(121)의 상면은 제1 폭(W1)을 가질 수 있다. 그리고, 상기 제1 회로 패턴(121)의 하면은 상기 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다. 이때, 상기 제1 폭(W1)은 상기 제2 폭(W2)의 65% 내지 95%의 범위를 만족할 수 있다. 상기 제1 폭(W1)은 상기 제2 폭(W2)의 68% 내지 92%의 범위를 만족할 수 있다. 상기 제1 폭(W1)은 상기 제2 폭(W2)의 70% 내지 90%의 범위를 만족할 수 있다. 상기 제1 폭(W1)이 상기 제2 폭(W2)의 65% 미만이면, 상기 제1 회로 패턴(121)의 상하면의 폭 차이로 인한 신호 전송 손실이 증가할 수 있다. 또한, 상기 제1 폭(W1)이 상기 제2 폭(W2)의 95%를 초과하면, 상기 제1 금속층(121-1)의 용해 속도가 상기 제2 금속층(121-2)의 용해 속도와 동일하거나, 크다는 것을 의미할 수 있다. 이에 따라, 실시 예에 따른 미세 패턴을 형성하기 어려울 수 있다.
즉, 실시 예는 상기 제1 회로 패턴(121)을 구성하는 복수의 금속층의 용해 속도가 상기 제1 절연층(111)으로부터 멀어질수록 크도록 한다. 따라서, 실시 예는 제1 금속층(121-1)의 에칭 시에 상기 제2 금속층(121-2)의 에칭이 더 많이 이루어지도록 할 수 있다. 이를 통해, 실시 예는 상기 제2 금속층(121-2)의 선폭을 기존 대비 더 줄일 수 있다. 즉, 상기 제2 금속층(121-2)의 선폭은 드라이 필름의 노광 해상도에 의해 결정될 수 있다. 이에 반하여, 실시 예는 상기 제2 금속층(121-2)의 선폭을 상기 노광 해상도보다 더 미세하게 형성할 수 있다. 이는, 상기와 같은 용해 속도의 특징에 의해, 상기 제1 금속층(121-1)을 에칭하는 공정에서, 상기 제2 금속층(121-2)의 복수의 면에 대한 에칭이 이루어지도록 하기 때문이다. 따라서, 실시 예는 상기 제1 금속층(121-1)의 에칭량에 대응하는 만큼, 상기 제2 금속층(121-2)이 선폭을 줄일 수 있다.
구체적으로, 도 5를 참조하면, 실시 예는, 상기 제1 금속층(121-1) 상에 도금을 진행하여 제2 금속층(121-2)을 형성할 수 있다. 이때, 도 5의 제2 금속층(121-2)은 상기 제2 도금층(121-22)을 의미할 수 있다.
다음으로, 도 6을 참조하면, 실시 예는 상기 제2 금속층(121-2)의 도금이 완료되면, 상기 제2 금속층(121-2)과 수직으로 중첩되지 않는 영역의 제1 금속층(121-1)을 에칭으로 제거하는 공정을 진행할 수 있다. 이때, 상기 제2 금속층(121-2)은 제3 폭(W3)을 가질 수 있다. 상기 제3 폭(W3)은 상기 제1 회로 패턴(121)의 제1 폭(W1) 및 제2 폭(W2)보다 클 수 있다.
그리고, 실시 예는 상기 제1 금속층(121-1)의 에칭 공정에서 상기 제2 금속층(121-2)의 복수의 면에 대한 에칭도 함께 이루어지도록 할 수 있다. 이는 상기 제1 금속층(121-1)의 용해 속도보다 상기 제2 금속층(121-2)의 용해 속도가 더 빠르기 때문이다.
구체적으로, 상기 제2 금속층(121-2)은 상기 제1 금속층(121-1)의 에칭 시에, 제1 측면에 대한 제1 에칭(ES1), 제2 측면에 대한 제2 에칭(ES2), 및 상면에 대한 제3 에칭(ES3)이 이루어질 수 있다.
따라서, 실시 예는 상기 제1 에칭(ES1) 및 제2 에칭(ES2)의 정도에 따라 상기 회로 패턴의 선폭을 줄일 수 있다. 나아가, 실시 예는 상기 제3 에칭(ES3)의 정도에 따라 회로 패턴(121)의 두께(T3)를 줄일 수 있다.
나아가, 실시 예는 상기 제2 금속층(121-2)의 제1 도금층(121-21) 및 제2 도금층(121-22)의 용해 속도도 다를 수 있다. 바람직하게, 상기 제1 도금층(121-21)의 용해 속도는 상기 제2 도금층(121-22)의 용해 속도보다 작을 수 있다.
구체적으로, 상기 제1 도금층(121-21)의 용해 속도는 상기 제1 금속층(121-1)의 용해 속도보다 크면서 상기 제2 도금층(121-22)의 용해 속도보다 작을 수 있다.
또한, 상기 제2 도금층(121-22)의 용해 속도는 상기 제1 금속층(121-1) 및 제1 도금층(121-21)의 용해 속도보다 클 수 있다.
예를 들어, 상기 제1 회로 패턴(121)은 복수의 층으로 구성되고, 상기 복수의 층은 상기 제1 절연층(111)으로부터 멀어질수록 큰 용해 속도를 가질 수 있다.
이를 통해 실시 예는 회로 패턴의 미세화가 가능할 수 있다. 나아가, 실시 예는 회로 패턴의 측부 하단에 구비되는 언더 컷을 제거할 수 있다. 이에 따라 실시 예는 회로 패턴의 전기적 특성을 향상시킬 수 있다.
즉, 실시 예는 도 7에서와 같은 미세한 폭 및 얇은 두께를 가지는 회로 패턴(121)을 형성할 수 있다. 나아가, 실시 예는 상기 제1 금속층(121-1)의 용해 속도가 상기 제2 금속층(121-2)의 용해 속도보다 느리기 때문에, 상기 제1 금속층(121-1)의 하단 측부에 구비되는 언더 컷을 제거할 수 있다. 따라서, 실시 예는 전기적 특성이 우수한 회로 패턴을 제공할 수 있다.
한편, 도 8을 참조하면 제2 관통 전극(132)은 회로 패턴들의 제1 금속층을 제외한 제2 금속층만을 포함할 수 있다. 예를 들어, 제2 관통 전극(132)은 제2 금속층의 제1 도금층(132-21) 및 제2 도금층(132-22)을 포함할 수 있다.
이하에서는 실시 예에 따른 회로 기판의 제조 방법을 공정 순으로 설명하기로 한다.
도 9 내지 17은 실시 예의 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 단면도이다.
도 9를 참조하면, 실시 예는 회로 기판의 제조에 기초가 되는 부재를 준비한다. 구체적으로, 상기 부재는 동박 적층판일 수 있다. 바람직하게, 상기 부재는 제1 절연층(111), 상기 제1 절연층(111)의 상하면에 각각 동박층(121-1, 124-1)이 적층된 동박 적층판일 수 있다. 상기 동박층(121-1, 124-1)은 제1 회로 패턴(121) 및 제4 회로 패턴(124)의 각각의 제1 금속층을 구성한다.
다음으로, 도 10을 참조하면, 실시 예는 상기 준비된 부재를 관통하는 제1 관통 홀(TH1)을 형성하는 공정을 진행한다. 상기 제1 관통 홀(TH1)은 상기 제1 절연층(111)과 함께 상기 동박층(121-1, 124-1)을 관통할 수 있다.
다음으로, 도 11을 참조하면, 실시 예는 상기 제1 절연층(111)의 상면에 제1 회로 패턴(121), 상기 제1 절연층(111)의 하면에 제4 회로 패턴(124) 및 상기 제1 절연층(111)을 관통하는 상기 제1 관통 홀(TH1) 내에 제1 관통 전극(131)을 형성하는 공정을 진행할 수 있다. 이때, 실시 예는 상기 제1 관통 홀(TH1)의 일부를 채우도록 상기 제1 관통 전극(131)을 형성한 후에 홀 플러깅 공정을 진행하여 상기 제1 관통 홀(TH1)의 나머지 일부를 채우는 절연 부재(140)를 형성하는 공정을 진행할 수 있다.
다음으로, 도 12를 참조하면, 실시 예는 상기 제1 절연층(111) 상에 제2 절연층(112)을 적층하는 공정을 진행할 수 있다. 이때, 상기 제2 절연층(112)은 CCL 타입 또는 RCC 타입일 수 있다. 상기 제2 절연층(112) 상에는 동박층(121)이 적층된 상태로 제공될 수 있다. 이에 따라, 실시 예는 상기 동박층(121)이 적층된 상태의 제2 절연층(112)을 상기 제1 절연층(111) 상에 적층할 수 있다. 이에 따라, 상기 제2 절연층(112)의 상면에는 균일한 중심선 평균 표면 거칠기(Ra)가 구비될 수 있다. 나아가, 상기 제2 절연층(112)의 상면은 상기 제1 절연층(111)의 상면의 중심선 평균 표면 거칠기(Ra)에 대응하는 중심선 평균 표면 거칠기(Ra)를 가질 수 있다.
나아가, 실시 예는 상기 제1 절연층(111) 하에 제4 절연층(114)을 적층하는 공정을 진행할 수 있다. 이때, 상기 제4 절연층(114)은 CCL 타입 또는 RCC 타입일 수 있다. 이에 따라, 상기 제4 절연층(114) 하에는 동박층(125-1)이 적층된 상태로 제공될 수 있다. 이에 따라, 실시 예는 상기 동박층(125-1)이 적층된 상태의 제4 절연층(114)을 상기 제1 절연층(111) 하에 적층할 수 있다. 이에 따라, 상기 제4 절연층(114)의 하면에는 균일한 중심선 평균 표면 거칠기(Ra)가 구비될 수 있다. 나아가, 상기 제4 절연층(114)의 하면은 상기 제1 절연층(111)의 상면의 중심선 평균 표면 거칠기(Ra), 제1 절연층(111)의 하면의 중심선 평균 표면 거칠기(Ra), 및 상기 제2 절연층(112)의 상면의 중심선 평균 표면 거칠기(Ra)에 대응하는 중심선 평균 표면 거칠기(Ra)를 가질 수 있다.
다음으로, 도 13을 참조하면, 실시 예는 상기 동박층(122-1)을 포함하는 제2 절연층(112)을 관통하는 제2 관통 홀(TH2)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예는 상기 동박층(125-1)을 포함하는 제4 절연층(114)을 관통하는 제4 관통 홀(TH4)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 14를 참조하면, 실시 예는 상기 제2 관통 홀(TH2) 내의 제2 관통 전극(132) 및 상기 제2 절연층(112) 상의 제2 회로 패턴(122)를 형성하는 공정을 진행할 수 있다. 또한, 실시 예는 상기 제4 관통 홀(TH4) 내의 제4 관통 전극(134) 및 상기 제4 절연층(114) 하의 제5 회로 패턴(125)를 형성하는 공정을 진행할 수 있다.
또한, 도 15를 참조하면, 실시 예는 도 12 내지 14에 도시된 공정을 반복 진행하여, 제3 절연층(113), 제3 관통 전극(133), 제3 회로 패턴(123), 제5 절연층(115), 제5 관통 전극(135) 및 제6 회로 패턴(126)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 16을 참조하면, 실시 예는 적어도 하나의 제1 개구를 가지는 제1 레지스트층(116)을 제3 절연층(113) 상에 형성하는 공정을 진행할 수 있다. 또한, 실시 예는 적어도 하나의 제2 개구를 가지는 제2 레지스트층(117)을 상기 제5 절연층(115) 하에 형성하는 공정을 진행할 수 있다.
한편, 상술한 발명의 특징을 갖는 회로기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 회로기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다. 나아가, 상술한 발명의 특징을 갖는 회로 기판이 차량 등의 운송 장치에 이용되는 경우, 상기 차량에서 요구되는 대전류의 신호를 고속으로 전송할 수 있고, 이에 따라 상기 운송장치의 안전성을 향상시킬 수 있다. 나아가, 상기 운송 장치의 다양한 주행 환경에서 발생하는 돌발 상황에서도 상기 회로 기판 및 이를 포함하는 반도체 패키지의 정상적 동작이 가능하도록 하고, 이를 통해 운전자를 안전하게 보호할 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (15)

  1. 제1 절연층; 및
    상기 제1 절연층 상에 배치된 제1 회로 패턴을 포함하고,
    상기 제1 회로 패턴은,
    상기 제1 절연층 상에 배치되고 동박층에 대응하는 제1 금속층과,
    상기 제1 금속층 상에 배치되고 도금층에 대응하는 제2 금속층을 포함하고,
    상기 제2 금속층의 용해 속도는,
    상기 제1 금속층의 용해 속도보다 큰,
    회로 기판.
  2. 제1항에 있어서,
    상기 제2 금속층은,
    상기 제1 금속층 상에 배치되는 제1 도금층과,
    상기 제1 도금층 상에 배치된 제2 도금층을 포함하고,
    상기 제1 도금층의 용해 속도는 상기 제2 도금층의 용해 속도와 다른,
    회로 기판.
  3. 제2항에 있어서,
    상기 제1 도금층은 상기 제1 금속층 상에 배치된 무전해 도금층이고,
    상기 제2 도금층은 상기 제1 도금층 상에 배치된 전해 도금층인,
    회로 기판.
  4. 제2항에 있어서,
    상기 제1 도금층의 용해 속도는,
    상기 제1 금속층의 용해 속도보다 크고, 상기 제2 도금층의 용해 속도보다 작은,
    회로 기판.
  5. 제2항에 있어서,
    상기 제2 도금층의 용해 속도는,
    상기 제1 금속층 및 상기 제1 도금층의 용해 속도보다 큰,
    회로 기판.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 회로 패턴의 상면의 폭은,
    상기 제1 회로 패턴의 하면의 폭보다 작고,
    상기 제1 회로 패턴의 상면은 상기 제2 금속층의 상면이고,
    상기 제1 회로 패턴의 하면은 상기 제1 금속층의 하면인,
    회로 기판.
  7. 제6항에 있어서,
    상기 제2 금속층의 상면의 폭은 상기 제1 금속층의 하면의 폭의 65% 내지 95%의 범위를 만족하는,
    회로 기판.
  8. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 절연층과 상기 제1 회로 패턴 사이의 계면의 중심선 평균 표면 거칠기는 0.3㎛ 내지 1.2㎛의 범위를 만족하는,
    회로 기판.
  9. 제8항에 있어서,
    상기 제1 절연층 상에 배치된 제2 절연층을 포함하고,
    상기 제1 절연층과 상기 제2 절연층 사이의 계면은,
    상기 제1 절연층과 상기 제1 회로 패턴 사이의 계면과 동일한 범위의 중심선 평균 표면 거칠기를 가지는,
    회로 기판.
  10. 제9항에 있어서,
    상기 제2 절연층 상에 배치된 제2 회로 패턴을 더 포함하고,
    상기 제2 절연층과 상기 제2 회로 패턴 사이의 계면은,
    상기 제1 절연층과 상기 제1 회로 패턴 사이의 계면과 동일한 범위의 중심선 평균 표면 거칠기를 가지는,
    회로 기판.
  11. 제10항에 있어서,
    상기 제1 절연층은 유리 섬유를 포함하고,
    상기 제2 절연층은 유리 섬유를 포함하지 않는,
    회로 기판.
  12. 제10항에 있어서,
    상기 제1 절연층과 상기 제1 회로 패턴 사이의 계면의 중심선 평균 표면 거칠기와 상기 제2 절연층과 상기 제2 회로 패턴 사이의 계면의 중심선 평균 표면 거칠기 사이의 편차는 10% 이하인,
    회로 기판.
  13. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제1 회로 패턴의 상기 제1 금속층의 하단 측부에는 언더 컷이 구비되지 않는,
    회로 기판.
  14. 제1 절연층; 및
    상기 제1 절연층 상에 배치된 제1 회로 패턴을 포함하고,
    상기 제1 회로 패턴은,
    상기 제1 절연층 상에 배치되고 동박층에 대응하는 제1 금속층과,
    상기 제1 금속층 상에 배치되고 도금층에 대응하는 제2 금속층을 포함하고,
    상기 제2 금속층의 용해 속도는,
    상기 제1 금속층의 용해 속도보다 크며,
    상기 제1 회로 패턴은 연결 부재가 배치되는 적어도 하나의 패드를 포함하고,
    상기 패드 상에 배치된 접속 부재; 및
    상기 접속 부재 상에 배치된 연결 부재를 포함하는,
    반도체 패키지.
  15. 제14항에 있어서,
    상기 연결 부재는,
    인터포저, 반도체 소자, 실리콘 브리지 기판, 및 유기 브리지 기판 중 적어도 하나를 포함하는,
    반도체 패키지.
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