KR20240038358A - 반도체 패키지 - Google Patents

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KR20240038358A
KR20240038358A KR1020220117077A KR20220117077A KR20240038358A KR 20240038358 A KR20240038358 A KR 20240038358A KR 1020220117077 A KR1020220117077 A KR 1020220117077A KR 20220117077 A KR20220117077 A KR 20220117077A KR 20240038358 A KR20240038358 A KR 20240038358A
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KR1020220117077A
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권나경
정원석
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엘지이노텍 주식회사
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Abstract

실시 예에 따른 반도체 패키지는 상면에 리세스가 구비된 절연층; 및 상기 절연층의 상기 리세스에 배치된 전극부를 포함하고, 상기 절연층은 보강 부재를 포함하는 제1층; 및 상기 제1층 상에 구비되고, 보강 부재를 포함하지 않는 제2층을 포함하고, 상기 전극부의 적어도 일부는 상기 절연층의 상기 제2층과 수평 방향으로 중첩된다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
실시 예는 반도체 패키지에 관한 것으로, 특히 균일한 중심선 평균 표면 거칠기(Ra)가 부여된 계면을 포함하면서 절연층과 전극부 사이의 밀착력이 향상된 회로 기판을 포함하는 반도체 패키지에 관한 것이다.
전기/전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 기판에 더 많은 수의 패키지를 부착하기 위한 기술들이 제안 및 연구되고 있다.
일반적인 반도체 패키지는 다수의 칩이 배치된 구조를 가진다. 그리고 최근의 상기 반도체 패키지가 적용되는 제품의 고 사양화 및 HBM(High Bandwidth Memory) 등의 다수의 칩 채용 등으로 인해 반도체 패키지의 사이즈가 커지고 있다. 이를 통해, 상기 반도체 패키지는 다수의 칩을 연결하기 위해 인터포저를 포함하고 있다.
또한, 사물 인터넷(IoT:Internet of Things)을 제공하는 제품, 자율 주행차 및 고성능 서버 등에 적용되는 반도체 패키지는 고집적화 추세에 따라 높은 성능 및 높은 신뢰성이 요구된다. 여기에서, 높은 성능은 신호의 전송이 고속으로 가능하면서, 상기 전송 가능한 신호의 허용 전류가 높다는 것을 의미할 수 있다. 또한, 상기 높은 신뢰성은 반도체 패키지를 구성하는 각 구성요소들 사이의 높은 접합력을 포함한다.
이와 같은 반도체 패키지는 절연층 및 상기 절연층 상에 배치된 전극부를 포함한다. 이때, 상기 반도체 패키지의 절연층의 표면에는 디스미어 공정을 통해 일정 수준의 중심선 평균 표면 거칠기(Ra)가 부여된다. 그리고 상기 전극부는 상기 중심선 평균 표면 거칠기(Ra)가 부여된 상기 절연층의 표면 상에 배치된다.
그러나, 상기 디스미어 공정의 특성상 상기 절연층의 표면에는 불균일한 중심선 평균 표면 거칠기(Ra)가 부여된다. 이에 따라, 상기 절연층과 상기 전극부 사이의 계면은 불균일한 중심선 평균 표면 거칠기(Ra)를 가지게 된다. 이때, 중심선 평균 표면 거칠기(Ra)가 불균일하다는 것은 절연층의 표면의 복수의 수평 라인에서 획득한 중심선 평균 표면 거칠기의 편차가 크다는 것을 의미한다.
따라서, 종래의 반도체 패키지는 상기 절연층과 상기 전극부 사이에 불균일한 중심선 평균 표면 거칠기(Ra)가 부여되는 것에 의해 신호 전송 손실이 증가하고, 이에 따른 신호 전송 특성이 저하되는 문제가 있다. 나아가, 종래의 반도체 패키지는 상기 불균일한 중심선 평균 표면 거칠기(Ra)로 인해 상기 전극부의 시드층을 에칭하는 공정에서 상기 시드층의 일부가 에칭되지 않는 문제를 가진다. 그리고, 상기 시드층의 일부가 에칭되지 않는 경우, 서로 인접한 전극부 사이가 서로 연결되는 회로 쇼트 문제가 발생하고, 이에 따른 전기적 신뢰성이 저하되는 문제가 있다.
(특허문헌 1) KR 10-1015770 B
실시 예는 절연층과 전극부 사이의 밀착력이 향상된 반도체 패키지를 제공한다.
또한, 실시 예는 절연층과 전극부 사이의 계면이 균일한 중심선 평균 표면 거칠기(Ra)를 가지는 반도체 패키지를 제공한다.
또한, 실시 예는 전기적 신뢰성이 향상된 반도체 패키지를 제공한다.
또한, 실시 예는 단일 절연층이 계면이 구분되는 복수의 층으로 이루어진 반도체 패키지를 제공한다.
또한, 실시 예는 전극부의 화학동도금층과 절연층 내의 보강 부재가 서로 접촉하지 않도록 한 반도체 패키지를 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 반도체 패키지는 상면에 리세스가 구비된 절연층; 및 상기 절연층의 상기 리세스에 배치된 전극부를 포함하고, 상기 절연층은 보강 부재를 포함하는 제1층; 및 상기 제1층 상에 구비되고, 보강 부재를 포함하지 않는 제2층을 포함하고, 상기 전극부의 적어도 일부는 상기 절연층의 상기 제2층과 수평 방향으로 중첩된다.
또한, 상기 전극부는, 상기 리세스 내에 배치된 전극 패턴; 및 상기 전극 패턴 상에 배치된 도전 패드를 포함한다.
또한, 상기 전극 패턴은 구리를 포함하고, 상기 도전 패드는 니켈을 포함한다.
또한, 상기 도전 패드는, 상기 전극 패턴 상에 배치된 제1 영역과, 상기 제1 영역으로부터 상기 전극 패턴의 측면 및 상기 리세스의 내벽 사이로 연장되는 제2 영역을 포함한다.
또한, 상기 도전 패드의 상기 제2 영역은 상기 절연층의 상기 제1층, 상기 제2층, 및 상기 전극 패턴의 각각의 적어도 일부와 수평 방향으로 중첩된다.
또한, 상기 리세스는, 상기 절연층의 상기 제1층에 구비된 제1 파트; 및 상기 절연층의 상기 제2층에 구비되고 상기 제1 파트와 연결되는 제2 파트를 포함한다.
또한, 상기 전극 패턴의 상면은 상기 절연층의 상기 제2층의 상면보다 낮게 위치한다.
또한, 상기 전극 패턴의 측면은, 상기 전극 패턴의 상면에 인접하고 상기 전극 패턴의 하면을 향하여 폭이 증가하는 제1 경사와, 상기 전극 패턴의 하면에 인접하고 상기 제1 경사와 다른 경사를 가진 제2 경사를 포함한다.
또한, 상기 전극 패턴의 측면의 상기 제2 경사는 상기 리세스의 내벽과 직접 접촉하고, 상기 전극 패턴의 측면의 상기 제1 경사는 상기 리세스의 내벽과 이격된다.
또한, 상기 전극 패턴의 상기 제1 경사는, 상기 절연층의 상기 제1층과 수평 방향으로 중첩되는 제1 부분과, 상기 절연층의 상기 제2층과 수평 방향으로 중첩되는 제2 부분을 포함한다.
또한, 상기 도전 패드는, 상기 전극 패턴의 상기 제1 경사의 상기 제1 및 제2 부분과 상기 리세스의 내벽 사이에 배치된다.
또한, 상기 도전 패드는 상기 절연층의 상기 제2층 상으로 돌출되는 부분을 포함하고, 상기 도전 패드의 상기 돌출된 부분의 적어도 일부는 상기 절연층의 상기 제2층의 상면과 접촉한다.
또한, 상기 보강 부재는 유기물의 레진 내에 구비된 필러이고, 상기 절연층의 상기 제2층은 상기 필러를 포함하지 않는 순수 레진층이다.
또한, 상기 절연층의 상기 제2층의 상면에는 제1 표면 거칠기가 부여되고, 상기 절연층의 상기 제1층과 상기 제2층 사이의 계면에는 상기 제1 표면 거칠기와 다른 제2 표면 거칠기가 부여된다.
또한, 상기 계면에는 상기 절연층의 상기 제1층에 구비된 상기 필러의 입자 크기에 대응하는 상기 제2 표면 거칠기가 부여된다.
또한, 상기 제1 표면 거칠기는 0.2㎛ 내지 1.5㎛의 범위의 중심선 평균 표면 거칠기(Ra)이다.
또한, 상기 리세스의 내벽은 제1 표면 거칠기보다 작은 제3 표면 거칠기를 가진다.
또한, 상기 제2층의 상면에서의 라인별 중심선 평균 표면 거칠기의 편차는, 상기 제1층과 상기 제2층 사이의 계면에서의 라인별 중심선 평균 표면 거칠기의 편차보다 작다.
또한, 상기 절연층의 상기 제1층에는 서로 다른 입자 크기의 필러들이 구비되고, 상기 제2층의 상면의 중심선 평균 표면 거칠기의 값은 상기 필러들의 입자 크기의 평균 값보다 작다.
또한, 상기 절연층은, 상기 제1층 아래에 배치되고 상기 제2층에 대응하는 물질을 포함하는 제3층을 포함하고, 상기 전극부는 상기 절연층의 상기 제3층 하에 배치된 하부 전극 패턴을 포함한다.
또한, 상기 하부 전극 패턴은, 상기 제3층 하에 배치된 제1 금속층; 및 상기 제1 금속층 하에 배치된 제2 금속층을 포함하고, 상기 하부 전극 패턴의 상기 제1 금속층은, 상기 절연층의 상기 제1층에 구비된 보강 부재와 접촉하지 않는다.
실시 예의 절연층은 보강 부재를 포함하는 제1층 및 상기 제1층 상의 제2층을 포함할 수 있다. 그리고, 상기 제1층은 필러와 같은 보강 부재를 포함할 수 있고, 제2층은 보강 부재를 포함하지 않을 수 있다. 즉, 제2층은 보강 부재를 포함하지 않는 순수 레진층일 수 있다.
이를 통해, 실시 예는 절연층와 전극부 사이의 밀착력을 확보하면서 상기 전극부의 전기적 특성을 향상시킬 수 있다.
구체적으로, 비교 예의 절연층은 상기 제1층만을 포함하고, 상기 제1층에 구비된 필러가 전극부와 접촉하는 문제가 발생하였다. 그리고, 전극부가 상기 필러와 접촉하는 경우, 해당 접촉 부분에서 밀착력의 저하가 발생하는 문제점이 있다. 나아가, 상기 전극부가 상기 필러와 접촉하는 경우, 상기 필러가 가지는 물성에 의해 상기 전극부를 통해 전달되는 신호의 전송 손실이 증가할 수 있고, 이에 따른 전기적 특성이 저하될 수 있다.
또한, 이를 해결하기 위해 절연층에 구비된 필러의 함량을 줄이는 경우, 기판의 강성이 저하될 수 있다. 그리고, 상기 기판의 강성이 저하되는 경우, 기판이 특정 방향으로 크게 휘어지는 신뢰성 문제가 발생할 수 있다.
이에 따라, 실시 예는 절연층과 전극부 사이의 밀착력을 확보하면서, 상기 전극부의 전기적 특성을 향상시킬 수 있도록 한다.
상기 절연층의 제1층은 보강 부재를 포함하는 유기 물질로 구성될 수 있다. 이를 통해, 상기 제1층은 상기 절연층의 강성을 확보하면서 상기 절연층 상에 안정적으로 전극부의 배치가 가능하도록 할 수 있다. 상기 절연층의 제2층은 상기 절연층의 제1층 상에 구비될 수 있다. 상기 절연층의 제2층은 보강 부재를 포함하지 않을 수 있다. 그리고, 전극부는 상기 절연층의 제2층 상에 배치될 수 있다. 예를 들어, 상기 전극부는 상기 절연층의 제2층과 접촉할 수 있다. 이때, 상기 절연층의 제2층에는 보강 부재가 구비되지 않을 수 있다. 이에 의해, 상기 전극부는 보강 부재와 접촉하지 않을 수 있다. 따라서, 실시 예는 상기 전극부와 절연층 사이의 밀착력을 향상시킬 수 있다. 나아가, 실시 예는 전극부의 전기적 특성을 향상시킬 수 있다.
한편, 실시 예의 전극부는 도전 패드를 포함할 수 있다. 그리고, 상기 도전 패드는 절연층의 상면에 구비된 리세스 내에 배치되는 부분을 포함한다. 따라서, 실시 예는 상기 도전 패드와 상기 제2 전극 사이의 접촉 면적을 증가시킬 수 있다. 이를 통해, 실시 예는 상기 도전 패드와 상기 제2 전극 사이의 밀착력을 향상시킬 수 있다. 이에 따라, 실시 예는 상기 도전 패드와 상기 제2 전극 사이의 물리적 신뢰성을 향상시킬 수 있다. 나아가, 실시 예는 상기 도전 패드가 상기 제2 전극의 외면을 감싸는 구조를 가지기 때문에, 상기 도전 패드와 제2 전극 사이에서 신호 전달이 원활히 이루어지도록 할 수 있고, 이에 따른 전기적 특성을 향상시킬 수 있다.
또한, 실시 예의 전극부의 제1 전극은 화학동도금층의 제1 금속층을 포함할 수 있다. 이때, 상기 절연층은 상기 제1층 아래의 제3층을 포함하며, 상기 제3층은 보강 부재를 포함하지 않을 수 있다. 그리고 상기 제3층의 하면에는 하면에 일정 수준의 중심선 평균 표면 거칠기(Ra)가 부여될 수 있다. 이에 따라, 실시 예는 상기 제1 전극의 상기 제1 금속층과 상기 절연층 사이의 밀착력을 향상시킬 수 있다. 이때, 실시 예의 상기 제1 금속층은 상기 절연층의 제1층과 접촉하지 않는다. 즉, 상기 제1 금속층은 상기 절연층의 제1층에 구비된 보강 부재와 접촉하지 않는다. 이를 통해, 실시 예는 상기 보강 부재에 의해 상기 제1 금속층과 절연층 사이의 밀착력이 저하되는 문제를 해결할 수 있다. 나아가, 실시 예는 상기 보강 부재에 의해 상기 제1 금속층을 통해 흐르는 신호의 전송 손실이 증가하는 것을 방지할 수 있다. 이를 통해, 실시 예는 회로 기판의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.
또한, 실시 예는 상기 절연층이 제1층 및 제2층을 포함하도록 하여 상기 제2층의 상면에 균일한 표면 거칠기를 부여할 수 있다. 이를 통해, 실시 예는 상기 도전 패드 및/또는 돌출 전극이 균일한 두께를 가지도록 할 수 있다. 구체적으로, 실시 예는 균일한 표면 거칠기가 부여된 절연층의 제2층 상에 상기 도전 패드 및/또는 돌출 전극이 배치되는 것에 의해 수평 방향으로 상호 이격된 도전 패드 및/또는 돌출 전극이 균일한 두께를 가지도록 할 수 있다. 이를 통해, 실시 예는 상기 도전 패드 및/또는 돌출 전극 상에 반도체 소자가 안정적으로 결합되도록 할 수 있다. 따라서, 실시 예는 상기 반도체 소자 및 이를 포함하는 제품의 동작 특성을 향상시킬 수 있다.
도 1a는 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1b는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1c는 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1d는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1e는 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1f는 제6 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1g는 제7 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 제1 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 3은 실시 예의 회로 기판에 구비된 절연층의 계면을 보여주는 광학 현미경 사진이다.
도 4는 도 2의 일 영역에서 도전 패드를 배치하기 전의 상태를 나타낸 단면도이다.
도 5는 도 4에서 도전 패드가 배치된 이후의 상태를 나타낸 도면이다.
도 6은 도 2의 회로 기판에서 제1 전극의 상세 층 구조를 보여주는 도면이다.
도 7은 제2 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 8은 제3 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 9는 제4 실시 예에 따른 회로 기판을 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.
-전자 디바이스-
실시 예의 설명에 앞서, 실시 예의 반도체 패키지가 적용되는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지에는 다양한 반도체 소자가 실장될 수 있다.
상기 반도체 소자는 능동소자 및/또는 수동소자를 포함할 수 있다. 능동소자는 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC) 형태의 반도체칩일 수 있다. 반도체 소자는 로직 칩, 메모리칩 등일 수 있다. 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 애플리케이션 프로세서(AP) 칩이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다.
메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
또한, 상기 전자 디바이스는 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 차량, 고성능 서버, 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
이하에서는 실시 예에 따른 회로 기판을 포함하는 반도체 패키지에 대해 설명하기로 한다. 실시 예의 반도체 패키지는 추후 설명될 회로 기판을 포함한 다양한 패키지 구조를 가질 수 있다.
그리고 일 실시 예에서의 상기 회로 기판은 이하에서 설명되는 제1 기판일 수 있다.
또한, 다른 실시 예에서의 상기 회로 기판은 이하에서 설명되는 제2 기판일 수 있다.
도 1a는 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1b는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1c는 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1d는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1e는 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1f는 제6 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1g는 제7 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1a를 참조하면, 제1 실시 예의 반도체 패키지는 제1 기판(1100), 제2 기판(1200) 및 반도체 소자(1300)를 포함할 수 있다.
상기 제1 기판(1100)은 패키지 기판을 의미할 수 있다.
예를 들어, 상기 제1 기판(1100)은 적어도 하나의 외부 기판이 결합되는 공간을 제공할 수 있다. 상기 외부 기판은 상기 제1 기판(1100) 상에 결합되는 제2 기판(1200)을 의미할 수 있다. 또한, 상기 외부 기판은 상기 제1 기판(1100)의 하부에 결합되는 전자 디바이스에 포함된 메인 보드를 의미할 수 있다.
또한, 도면상에 도시하지는 않았지만, 상기 제1 기판(1100)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다.
상기 제1 기판(1100)은 적어도 하나의 절연층 및, 상기 적어도 하나의 절연층에 배치된 전극부를 포함할 수 있다.
상기 제1 기판(1100) 상에는 제2 기판(1200)이 배치될 수 있다.
상기 제2 기판(1200)은 인터포저일 수 있다. 예를 들어, 상기 제2 기판(1200)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다. 상기 제2 기판(1200)은 상기 적어도 하나의 반도체 소자(1300)와 연결될 수 있다. 예를 들어, 제2 기판(1200)은 제1 반도체 소자(1310) 및 제2 반도체 소자(1320)가 실장되는 공간을 제공할 수 있다. 상기 제2 기판(1200)은 상기 제1 반도체 소자(1310)와 제2 반도체 소자(1320) 사이를 전기적으로 연결하면서, 상기 제1 및 제2 반도체 소자(1310, 1320)와 상기 제1 기판(1100) 사이를 전기적으로 연결할 수 있다. 즉, 상기 제2 기판(1200)은 복수의 반도체 소자 사이의 수평적 연결 기능 및 반도체 소자와 패키지 기판 사이의 수직적 연결 기능을 할 수 있다.
도 1a에서는 상기 제2 기판(1200) 상에 2개의 반도체 소자(1310, 1320)가 배치되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 기판(1200) 상에는 1개의 반도체 소자가 배치될 수 있고, 이와 다르게 3개 이상의 반도체 소자가 배치될 수 있다.
제2 기판(1200)은 상기 적어도 하나 이상의 반도체 소자(1300)와 상기 제1 기판(1100) 사이에 배치될 수 있다.
일 실시 예에서, 상기 제2 기판(1200)은 반도체 소자 기능을 하는 액티브 인터포저일 수 있다. 상기 제2 기판(1200)이 반도체 소자 기능을 하는 경우, 실시 예의 반도체 패키지는 상기 제1 기판(1100) 상에 수직 방향으로의 적층 구조를 가지고 복수의 로직 칩의 기능을 가질 수 있다. 로직 칩의 기능을 가질 수 있다는 것은, 능동 소자 및 수동 소자의 기능을 가질 수 있음을 의미할 수 있다. 능동 소자의 경우 수동 소자와 다르게 전류와 전압의 특성이 선형적이지 않을 수 있고, 액티브 인터포저의 경우 능동 소자의 기능을 가질 수 있다. 또한, 액티브 인터포저는 해당 로직 칩의 기능을 하면서, 이의 상부에 배치된 제2 로직 칩과 상기 제1 기판(1100) 사이의 신호 전달 기능을 수행할 수 있다.
다른 실시 예에 따르면, 상기 제2 기판(1200)은 패시브 인터포져일 수 있다. 예를 들어, 상기 제2 기판(1200)은 상기 반도체 소자(1300)와 상기 제1 기판(1100) 사이에서의 신호 중계 기능을 할 수 있고, 저항, 캐패시터, 인덕터 등의 패시브 소자 기능을 가질 수 있다. 예를 들어, 상기 반도체 소자(1300)는 5G, 사물인터넷(IOT, Internet of Things), 화질 증가, 통신 속도 증가 등의 이유로 단자의 개수가 점차 증가하고 있다. 즉 상기 반도체 소자(1300)에 구비되는 단자의 개수가 증가하고, 이에 의해 단자의 폭이나 복수의 단자들 사이의 간격이 감소하고 있다. 이때, 상기 제1 기판(1100)은 전자 디바이스의 메인 보드와 연결될 수 있다. 이에 따라, 상기 제1 기판(1100)에 구비된 전극들이 상기 반도체 소자(1300) 및 상기 메인 보드와 각각 연결되기 위한 폭 및 간격을 가지기 위해서는 상기 제1 기판(1100)의 두께가 증가하거나, 상기 제1 기판(1100)의 층 구조가 복잡해지는 문제가 있다. 따라서, 제1 실시 예는 상기 제1 기판(1100)과 상기 반도체 소자(1300)에 제2 기판(1200)을 배치할 수 있다. 그리고 상기 제2 기판(1200)은 상기 반도체 소자(1300)의 단자에 대응하는 미세 폭 및 간격을 가지는 전극을 포함할 수 있다.
상기 반도체 소자(1300)는 로직 칩, 메모리칩 등일 수 있다. 상기 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 AP 이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다. 그리고 상기 메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 제1 실시 예의 반도체 패키지는 접속부를 포함할 수 있다.
예를 들어, 반도체 패키지는 제1 기판(1100)과 상기 제2 기판(1200) 사이에 배치되는 제1 접속부(1410)를 포함할 수 있다. 상기 제1 접속부(1410)는 상기 제1 기판(1100)에 상기 제2 기판(1200)을 결합시키면서 이들 사이를 전기적으로 연결할 수 있다.
예를 들어, 반도체 패키지는 제2 기판(1200)과 반도체 소자(1300) 사이에 배치되는 제2 접속부(1420)를 포함할 수 있다. 상기 제2 접속부(1420)는 상기 제2 기판(1200) 상에 상기 반도체 소자(1300)를 결합시키면서 이들 사이를 전기적으로 연결할 수 있다.
반도체 패키지는 제1 기판(1100)의 하면에 배치된 제3 접속부(1430)를 포함할 수 있다. 상기 제3 접속부(1430)는 상기 제1 기판(1100)을 메인 보드에 결합시키면서, 이들 사이를 전기적으로 연결할 수 있다.
이때, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 와이어 본딩, 솔더 본딩, 메탈 간 다이렉트 본딩 중 적어도 하나의 본딩 방식을 이용하여 복수의 구성 요소 사이를 전기적으로 연결할 수 있다. 즉, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 복수의 구성 요소를 전기적으로 연결하는 기능을 갖기 때문에, 메탈 간 다이렉트 본딩을 이용할 경우 반도체 패키지는 솔더나 와이어가 아닌, 전기적으로 연결되는 부분으로 이해될 수 있다.
상기 와이어 본딩 방식은 금(Au) 등의 도선을 이용하여 복수의 구성 요소 사이를 전기적으로 연결하는 것을 의미할 수 있다. 또한, 상기 솔더 본딩 방식은 Sn, Ag, Cu 중 적어도 하나를 포함하는 물질을 이용하여 복수의 구성요소 사이를 전기적으로 연결할 수 있다. 또한, 메탈 간 다이렉트 본딩 방식은 솔더, 와이어, 전도성 접착제 등의 부재 없이, 복수의 구성 요소 사이에 열과 압력을 인가하여 재결정화하고, 이를 통해 복수의 구성요소 사이를 직접 결합시키는 것을 의미할 수 있다. 그리고 메탈 간 다이렉트 본딩 방식은 상기 제2 접속부(1420)에 의한 본딩 방식을 의미할 수 있다. 이 경우, 상기 제2 접속부(1420)는 상기 재결정화에 의해 복수의 구성요소 사이에 형성되는 금속층을 의미할 수 있다.
구체적으로, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 열 압착(Thermal Compression) 본딩 방식에 의해 복수의 구성을 서로 결합시킬 수 있다. 상기 열 압착 본딩 방식은 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)에 열과 압력을 가하여 복수의 구성 사이를 직접 결합시키는 방식을 의미할 수 있다.
이때, 상기 제1 기판(1100) 및 제2 기판(1200) 중 적어도 하나에서, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)가 배치되는 전극에는 해당 기판의 절연층으로부터 멀어지는 외측 방향으로 돌출된 돌출부가 구비될 수 있다. 상기 돌출부는 상기 제1 기판(1100) 또는 제2 기판(1200)에서 외측 방향을 향하여 돌출될 수 있다.
상기 돌출부는 범프(bump)라고 할 수 있다. 상기 돌출부는 포스트(post)라고도 할 수 있다. 상기 돌출부는 필라(pillar)라고도 할 수 있다. 바람직하게, 상기 돌출부는 제2 기판(1200)의 전극 중 상기 반도체 소자(1300)와의 결합을 위한 제2 접속부(1420)가 배치된 전극을 의미할 수 있다. 즉, 상기 반도체 소자(1300)의 단자들의 피치가 미세화되면서, 솔더 등의 전도성 접착제에 의해 상기 반도체 소자(1300)의 복수의 단자와 각각 연결되는 복수의 제2 접속부(1420) 간의 단락이 발생할 수 있다. 따라서, 실시 예는 상기 제2 접속부(1420)의 볼륨을 줄이기 위해 열 압착 본딩(Thermal Compression Bonding)을 진행할 수 있다. 이에 따라, 실시 예는, 정합도, 확산력, 및 솔더 등의 전도성 접착제와 돌출부 사이에 형성되는 금속간 화합물(Inter Metallic Compound, IMC)이 인터포저 및/또는 기판으로 확산되는 것을 방지하는 확산 방지력 확보를 위해 상기 제2 접속부(1420)가 배치되는 상기 제2 기판(1200)의 전극에 돌출부가 포함되도록 할 수 있다
한편, 도 1b를 참조하면, 제2 실시 예의 반도체 패키지는 상기 제2 기판(1200)에 연결 부재(1210)가 배치되는 점에서 제1 실시 예의 반도체 패키지와 차이를 가질 수 있다. 상기 연결 부재(1210)는 브리지 기판이라고 할 수 있다. 예를 들어, 상기 연결 부재(1210)는 재배선층을 포함할 수 있다. 연결 부재(1210)는 복수의 반도체 소자를 수평적으로 서로 전기적 연결을 하는 기능을 할 수 있다. 예시적으로, 일반적으로 반도체 소자가 가져야 할 면적이 너무 크기 때문에 상기 연결 부재(1210)는 재배선층을 포함할 수 있다. 반도체 패키지와 반도체 소자는 회로 패턴의 폭이나 너비 등이 서로 큰 차이를 가지기 때문에, 전기적 접속을 위한 회로 패턴의 완충 역할이 필요하다. 완충 역할은 반도체 패키지의 회로 패턴의 폭이나 너비 등의 크기와 반도체 소자의 회로 패턴의 폭이나 너비 등의 크기의 중간 크기를 갖도록 하는 것을 의미할 수 있고, 재배선층은 상기 완충 역할을 하는 기능을 포함할 수 있다.
일 실시 예에서, 연결 부재(1210)는 무기물 브리지일 수 있다. 예시적으로, 무기물 브리지는 실리콘 브리지일 수 있다. 즉, 상기 연결 부재(1210)는 실리콘 기판과 상기 실리콘 기판 상에 배치되는 재배선층을 포함할 수 있다. 다만, 이에 한정하지 않고, 무기물 브리지는 유리(Glass)로 구비된 유리 브리지일 수 있다.
다른 실시 예에서, 상기 연결 부재(1210)는 유기물 브리지일 수 있다. 예를 들어, 상기 연결 부재(1210)는 유기물을 포함할 수 있다. 예를 들어, 상기 연결 부재(1210)는 상기 실리콘 기판 대신에 유기물을 포함하는 유기 기판을 포함할 수 있다.
상기 연결 부재(1210)는 상기 제2 기판(1200) 내에 매립될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 연결 부재(1210)는 상기 제2 기판(1200) 상에 돌출되는 구조를 가지고 배치될 수 있다.
또한, 상기 제2 기판(1200)은 캐비티를 포함할 수 있고, 상기 연결 부재(1210)는 상기 제2 기판(1200)의 상기 캐비티 내에 배치될 수 있다.
상기 연결 부재(1210)는 상기 제2 기판(1200) 상에 배치되는 복수의 반도체 소자 사이를 수평적으로 연결할 수 있다.
도 1c를 참조하면, 제3 실시 예의 반도체 패키지는 제2 기판(1200) 및 반도체 소자(1300)를 포함할 수 있다. 이때, 제3 실시 예의 반도체 패키지는 제2 실시 예의 반도체 패키지 대비 제1 기판(1100)이 생략된 구조를 가질 수 있다.
즉, 제3 실시 예의 제2 기판(1200)은 인터포저 기능을 하면서 패키지 기판의 기능을 할 수 있다.
상기 제2 기판(1200)의 하면에 배치된 제1 접속부(1410)는 전자 디바이스의 메인 보드에 상기 제2 기판(1200)을 결합시킬 수 있다.
도 1d를 참조하면, 제4 실시 예의 반도체 패키지는 제1 기판(1100) 및 반도체 소자(1300)를 포함할 수 있다.
이때, 제4 실시 예의 반도체 패키지는 제2 실시 예의 반도체 패키지 대비 제2 기판(1200)이 생략된 구조를 가질 수 있다.
즉, 제4 실시 예의 제1 기판(1100)은 패키지 기판 기능을 하면서, 상기 반도체 소자(1300)와 메인 보드 사이를 연결하는 기능을 할 수 있다. 이를 위해, 제1 기판(1100)에는 복수의 반도체 소자 사이를 연결하기 위한 연결 부재(1110)를 포함할 수 있다. 상기 연결 부재(1110)는 복수의 반도체 소자 사이를 연결하는 무기물 브리지 또는 유기물 브리지일 수 있다.
도 1e를 참조하면, 제5 실시 예의 반도체 패키지는 제4 실시 예의 반도체 패키지 대비, 제3 반도체 소자(1330)를 더 포함할 수 있다.
이를 위해, 제1 기판(1100)의 하면에는 제4 접속부(1440)가 배치될 수 있다.
그리고, 상기 제4 접속부(1400)에는 제3 반도체 소자(1330)가 배치될 수 있다. 즉, 제5 실시 예의 반도체 패키지는 상측 및 하측에 각각 반도체 소자가 실장되는 구조를 가질 수 있다.
이때, 상기 제3 반도체 소자(1330)는 도 1c의 반도체 패키지에서, 제2 기판(1200)의 하면에 배치된 구조를 가질 수도 있을 것이다.
도 1f를 참조하면, 제6 실시 예의 반도체 패키지는 제1 기판(1100)을 포함할 수 있다. 상기 제1 기판(1100) 상에는 제1 반도체 소자(1310)가 배치될 수 있다. 이를 위해, 상기 제1 기판(1100)과 상기 제1 반도체 소자(1310) 사이에는 제1 접속부(1410)가 배치될 수 있다.
또한, 상기 제1 기판(1100)은 도전성 결합부(1450)를 포함할 수 있다. 상기 도전성 결합부(1450)는 상기 제1 기판(1100)에서 제2 반도체 소자(1320)를 향하여 더 돌출될 수 있다. 상기 도전성 결합부(1450)는 범프라고 할 수 있고, 이와 다르게 포스트라고도 할 수 있다. 상기 도전성 결합부(1450)는 상기 제1 기판(1100)의 최상측에 배치된 전극 상에 돌출된 구조를 가지고 배치될 수 있다.
상기 도전성 결합부(1450) 상에는 제2 반도체 소자(1320)가 배치될 수 있다. 이때, 상기 제2 반도체 소자(1320)는 상기 도전성 결합부(1450)를 통해 상기 제1 기판(1100)과 연결될 수 있다. 또한, 상기 제1 반도체 소자(1310)와 상기 제2 반도체 소자(1320) 상에는 제2 접속부(1420)가 배치될 수 있다.
이에 따라, 상기 제2 반도체 소자(1320)는 상기 제2 접속부(1420)를 통해 상기 제1 반도체 소자(1310)와 전기적으로 연결될 수 있다.
즉, 제2 반도체 소자(1320)는 도전성 결합부(1450)을 통해 제1 기판(1100)과 연결되면서, 상기 제2 접속부(1420)를 통해 상기 제1 반도체 소자(1310)와도 연결될 수 있다.
이때, 상기 제2 반도체 소자(1320)는 상기 도전성 결합부(1450)을 통해 전원신호 및/또는 전력을 공급받을 수 있다. 또한, 상기 제2 반도체 소자(1320)는 상기 제2 접속부(1420)를 통해 상기 제1 반도체 소자(1310)와 통신 신호를 주고받을 수 있다.
제6 실시 예의 반도체 패키지는 도전성 결합부(1450)를 통해 상기 제2 반도체 소자(1320)에 전원신호 및/또는 전력을 공급함으로써, 상기 제2 반도체 소자(1320)의 구동을 위한 충분한 전력의 제공이나, 전원 동작의 원활한 제어가 가능할 수 있다.
이에 따라, 실시 예는 상기 제2 반도체 소자(1320)의 구동 특성을 향상시킬 수 있다. 즉, 실시 예는 제2 반도체 소자(1320)에 제공되는 전력이 부족해지는 문제를 해결할 수 있다. 나아가, 실시 예는 상기 제2 반도체 소자(1320)의 전원 신호, 전력 및 통신 신호 중 적어도 하나가 상기 도전성 결합부(1450)와 제2 접속부(1420)를 통해 서로 다른 경로를 통해 제공되도록 할 수 있다. 이를 통해, 실시 예는 상기 전원 신호에 의해 상기 통신 신호의 손실이 발생하는 문제를 해결할 수 있다. 예를 들어, 실시 예는 전원 신호의 통신 신호 사이의 상호 간섭을 최소화할 수 있다.
한편, 제6 실시 예에서의 상기 제2 반도체 소자(1320)는 복수의 패키지 기판이 적층된 형태인 POP(Package On Package) 구조를 가지고 제1 기판(1100) 상에 배치될 수 있다. 예를 들어, 상기 제2 반도체 소자(1320)는 메모리 칩을 포함하는 메모리 패키지일 수 있다. 그리고 상기 메모리 패키지는 상기 도전성 결합부(1450) 상에 결합될 수 있다. 이때, 상기 메모리 패키지는 상기 제1 반도체 소자(1310)와는 연결되지 않을 수 있다.
한편, 제6 실시 예에서의 반도체 패키지는 몰딩 부재(1460)를 포함할 수 있다. 상기 몰딩 부재(1460)는 상기 제1 기판(1100)과 상기 제2 반도체 소자(1320) 사이에 배치될 수 있다. 예를 들어, 상기 몰딩 부재(1460)는 상기 제1 접속 부재(1410), 제2 접속 부재(1420), 제1 반도체 소자(1310) 및 도전성 결합부(1450)를 몰딩할 수 있다.
도 1g를 참조하면, 제7 실시 예의 반도체 패키지는 제1 기판(1100), 제1 접속부(1410), 제1 접속부(1410), 반도체 소자(1300) 및 제3 접속부(1430)를 포함할 수 있다.
이때, 제7 실시 예의 반도체 패키지는 제4 실시 예의 반도체 패키지 대비 연결 부재(1110)가 생략되면서 상기 제1 기판(1100)이 복수의 기판층을 포함하는 점에서 차이를 가질 수 있다.
상기 제1 기판(1100)은 복수의 기판층을 포함할 수 있다. 예를 들어, 제1 기판(1100)은 패키지 기판에 대응하는 제1 기판층(1100A)과 연결 부재에 대응되는 제2 기판층(1100B)을 포함할 수 있다.
다시 말해서, 제7 실시 예의 반도체 패키지는 도 1a에 개시된 제1 기판(패키지 기판, 1100)과 제2 기판(인터포저, 1200)가 일체로 형성된 제1 기판층(1100A) 및 제2 기판층(1100B)을 포함할 수 있다. 상기 제2 기판층(1100B)의 절연층의 물질은 제1 기판층(1100A)의 절연층의 물질과 다를 수 있다. 예를 들어, 제2 기판층(1100B)의 절연층의 물질은 광경화성 물질을 포함할 수 있다. 예를 들어, 상기 제2 기판층(1100B)은 PID(Photo Imageable Dielectric)일 수 있다. 그리고 상기 제2 기판층(1100B)은 광경화성 물질을 포함함에 따라 전극의 미세화가 가능할 수 있다. 따라서, 제7 실시 예는 제1 기판층(1100A) 상에 광 경화성 물질의 절연층을 순차적으로 적층하고, 상기 광 경화성 물질의 절연층 상에 미세화된 전극을 형성하는 것에 의해 제2 기판층(1100B)을 형성할 수 있다. 이를 통해 상기 제2 기판(1100B)은 미세화된 전극을 포함하는 재배선층 기능을 포함할 수 있고, 복수의 반도체 소자(1310, 1320)를 수평적으로 연결하는 기능을 포함할 수 있다.
실시 예의 회로 기판의 설명에 앞서, 이하에서 설명되는 회로 기판은 이전의 반도체 패키지에 포함된 복수의 기판 중 어느 하나의 기판을 의미할 수 있다. 예를 들어, 이하에서 설명되는 회로 기판은 제1 내지 제7 실시 예의 반도체 패키지에 구비된 제1 기판(1100) 및 제2 기판(1200) 중 어느 하나를 의미할 수 있다.
도 2는 제1 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 3은 실시 예의 회로 기판에 구비된 절연층의 계면을 보여주는 현미경 사진이고, 도 4는 도 2의 일 영역에서 도전 패드를 배치하기 전의 상태를 나타낸 단면도이고, 도 5는 도 4에서 도전 패드가 배치된 이후의 상태를 나타낸 도면이고, 도 6은 도 2의 회로 기판에서 제1 전극의 상세 층 구조를 보여주는 도면이고, 도 7은 제2 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 8은 제3 실시 예에 따른 회로 기판을 나타낸 단면도이며, 도 9는 제4 실시 예에 따른 회로 기판을 나타낸 단면도이다.
이하에서는 도 2 내지 9를 참조하여 실시 예에 따른 회로 기판을 구체적으로 설명한다.
도 2를 참조하면, 제1 실시 예에 따른 기판(100)은 절연층(110), 전극부(120), 제1 레지스트층(130), 및 제2 레지스트층(140)을 포함할 수 있다. 상기 전극부(120)는 제1 전극(121), 제2 전극(122) 및 제3 전극(123)을 포함할 수 있다.
상기 제1 전극(121) 및 제2 전극(122)은 절연층(110)의 상면 및/또는 하면에 인접하게 배치된 전극 패턴을 의미할 수 있다. 그리고, 상기 제3 전극(123)은 상기 절연층(110) 내에 구비되어 서로 다른 층에 배치된 제1 전극(121) 및/또는 제2 전극(122) 사이를 연결하는 관통 전극을 의미할 수 있다.
또한, 상기 전극부(120)는 제2 전극(122) 상에 배치된 도전 패드(124)를 포함할 수 있다.
상기 기판(100)은 전극부(120)의 제3 전극(123)을 기준으로 1층 이상의 층 구조를 가질 수 있다. 즉, 기판(100)은 수직 방향으로 이격된 제3 전극(123)의 수직 방향을 따르는 개수를 기준으로 기판(100)의 층수를 구분할 수 있다. 제3 전극(123)의 수평 방향의 폭은 제1 전극(121) 및/또는 제2 전극(122)의 수평 방향의 폭보다 작을 수 있다. 즉, 제3 전극(123)을 배치한 후, 제1 전극(121) 및/또는 제2 전극(122)을 배치하는 경우, 공정 시 발생하는 정합도, 수율, 누설 전류 등의 문제를 피하기 위해 제3 전극(123)의 수평 방향의 폭은 제1 전극(121) 및/또는 제2 전극(122)의 수평 방향의 폭보다 작게 배치할 수 있고, 이를 통해 기판(100)의 층수를 구분할 수 있다.
즉, 상기 전극부(120)의 제1 전극(121) 및 제2 전극(122)의 각각의 폭은 상기 제3 전극(123)의 폭보다 큰 폭을 가질 수 있고, 이를 통해 적층 구조를 구분할 수 있다. 상술한 적층 구조를 통해 실시 예의 기판(100)은 적어도 하나의 반도체 소자, 및/또는 제2 기판을 메인 보드와 전기적으로 효율적 연결할 수 있다.
이때, 도 2에서의 상기 기판(100)은 1층 구조를 가지는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 도 2의 기판(100)은 실시 예의 설명의 편의를 위해 1층 구조로 도시한 것일 수 있다.
바람직하게 실시 예의 기판은 다층 구조를 가질 수 있다. 상기 기판(100)이 다층 구조를 가지는 경우, 도 2의 절연층(110)과 제2 레지스트층(140) 사이에는 절연층(110)의 제1층(111), 제3층(113), 제3 전극 및 제1 전극(121)이 순차적인 적층 구조를 가지고 배치될 수 있다.
한편, 실시 예의 기판(100)이 다층 구조를 가지는 경우, 도 2의 기판(100)은 다층 구조의 기판에서 최외층 영역을 나타낸 것일 수 있다.
한편, 상기 절연층(110)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 절연층(110)은 유리 또는 플라스틱을 포함할 수 있다. 예를 들어, 상기 절연층(110)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함할 수 있다. 예를 들어, 상기 절연층(110)은 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함할 수 있다. 예를 들어, 상기 절연층(110)은 사파이어를 포함할 수 있다. 예를 들어, 상기 절연층(110)은 광등방성 필름을 포함할 수 있다. 예를 들어, 상기 절연층(110)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA)를 포함할 수 있다. 예를 들어, 상기 절연층(110)은 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 상기 절연층(110)은 열경화성 수지 또는 열가소성 수지에 실리카 또는 알루미나의 무기 필러가 배치된 구조를 가질 수 있다.
상기 절연층(110)은 하나의 제3 전극(123)을 기준으로 복수의 층을 포함할 수 있다. 예를 들어, 상기 절연층(110)은 제1층(111) 및 제2층(112)을 포함할 수 있다. 상기 절연층(110)의 제1층(111)과 상기 제2층(112)은 서로 다른 절연물질을 포함할 수 있다.
예를 들어, 상기 절연층(110)의 상기 제1층(111)은 보강 부재를 포함할 수 있다. 상기 보강 부재는 필러를 의미할 수 있다. 즉, 상기 보강 부재는 무기물의 필러를 의미할 수 있고, 상기 절연층(110)의 수평 방향을 따라 연장될 수 있는 유리 섬유 (Glass fiber) 물질과는 다른 의미를 가질 수 있다.
상기 절연층(110)의 제1층(111)은 필러를 포함하는 유기물질을 포함할 수 있다. 일 예로, 상기 절연층(110)의 제1층(111)은 아지노모토사에서 출시하는 제품인 ABF(Ajinomoto Build-up Film)을 이용할 수 있고, FR-4, BT(Bismaleimide Triazine), PID(Photo Imageable Dielectric resin), BT 등이 사용될 수 있다.
상기 절연층(110)의 제2층(112)은 상기 절연층(110)의 제1층(111) 상에 배치될 수 있다. 상기 절연층(110)의 제2층(112)은 상기 제1층(111)보다 작은 두께를 가지면서 상기 제1층(111) 상에 배치될 수 있다. 예를 들어, 상기 절연층(110)의 상기 제2층(112)은 상기 제1층(111)에 구비된 절연물질과는 다른 절연물질을 포함할 수 있다.
바람직하게, 상기 절연층(110)의 제2층(112)은 보강 부재를 포함하지 않을 수 있다. 예를 들어, 상기 절연층(110)의 제2층(112)은 순수 폴리머를 포함할 수 있다.
예를 들어, 비교 예의 절연층은 상기 제1층만을 포함하였다. 이때, 상기 절연층이 제1층만을 포함하는 경우, 회로 기판의 물리적 신뢰성 및 전기적 신뢰성이 저하될 수 있다.
구체적으로, 상기 절연층의 제1층에는 보강 부재가 구비될 수 있다. 그리고, 상기 절연층 상에 전극부를 배치하는 경우, 상기 전극부와 상기 절연층의 제1층 사이의 밀착력을 확보하기 위한 표면 처리가 진행될 수 있다. 상기 표면 처리는 상기 절연층의 제1층의 표면을 에칭하는 것일 수 있다. 이때, 상기 절연층의 제1층의 표면을 에칭하는 경우, 상기 절연층의 제1층 내에 구비된 필러가 외측으로 노출될 수 있다. 그리고, 상기 외측으로 노출된 필러는 회로 기판의 전기적 신뢰성 및 물리적 신뢰성을 저하시키는 요인으로 작용할 수 있다.
예를 들어, 상기 절연층의 제1층 상에 화학동도금을 진행하여 시드층을 형성하는 경우, 상기 시드층은 상기 절연층의 제1층의 레진 및 상기 제1층의 필러와 각각 접촉할 수 있다. 그리고, 상기 시드층의 특성에 따라 상기 시드층과 상기 필러 사이의 밀착력이 낮게 나타날 수 있다. 즉, 상기 시드층와 상기 필러의 접촉 면적이 증가하거나 상기 시드층과 상기 레진 사이의 접촉 면적이 감소하는 경우, 상기 시드층과 상기 절연층 사이의 밀착력은 저하될 수 있다. 또한, 이에 따라 캐패시턴스, 저항, 인덕턴스 등의 변화로 인해 누설 전류나 기판의 임피던스가 변할 수 있어, 전기적인 신뢰성도 저하될 수 있다.
이를 해결하기 위해, 상기 절연층에 구비된 필러의 함량을 줄일 수 있다. 그러나, 상기 필러의 함량이 줄어드는 경우, 이에 대응하게 기판의 강성이 저하될 수 있다. 그리고, 상기 기판의 강성이 저하되는 경우, 기판이 특정 방향으로 크게 휘어지는 신뢰성 문제가 발생할 수 있다.
또한, 상기 전극부가 상기 필러와 접촉하는 경우, 상기 필러가 가지는 물성에 의해 상기 전극부를 통해 전달되는 신호의 전송 손실이 증가할 수 있고, 이에 따른 전기적 특성이 저하될 수 있다.
따라서, 실시 예는 절연층(110)과 전극부(120) 사이의 밀착력을 확보하면서, 상기 전극부(120)의 전기적 특성을 향상시킬 수 있도록 한다.
이를 위해, 절연층(110)은 제1층(111) 및 상기 제1층(111) 상의 제2층(112)을 포함할 수 있다.
상기 절연층(110)의 제1층(111)은 보강 부재를 포함하는 유기 물질로 구성될 수 있다. 일 예로, 상기 보강 부재는 필러를 의미할 수 있다. 이를 통해, 상기 제1층(111)은 상기 절연층(110)의 강성을 확보하면서 상기 절연층(110) 상에 안정적으로 전극부(120)의 배치가 가능하도록 할 수 있다.
상기 절연층(110)의 제2층(112)은 상기 절연층(110)의 제1층(111) 상에 구비될 수 있다. 상기 절연층(110)의 제2층(112)은 보강 부재를 포함하지 않을 수 있다. 그리고, 전극부(120)의 적어도 일부는 상기 절연층(110)의 제2층(112) 상에 배치될 수 있다. 예를 들어, 상기 전극부(120)의 적어도 일부는 상기 절연층(110)의 제2층(112)과 접촉할 수 있다. 이때, 상기 절연층(110)의 제2층(112)에는 보강 부재가 구비되지 않을 수 있다. 이에 의해, 상기 전극부(120)는 보강 부재와 접촉하지 않을 수 있다. 따라서, 실시 예는 상기 전극부(120)와 절연층(110) 사이의 밀착력을 향상시킬 수 있다. 나아가, 실시 예는 전극부(120)의 전기적 특성을 향상시킬 수 있다.
한편, 상기 절연층(110)의 제1층(111) 하에는 제3층(113)이 구비될 수 있다. 상기 제3층(113)은 상기 제2층(112)과 동일한 물질을 포함할 수 있다. 상기 제3층(113)은 보강 부재를 포함하지 않는 유기물질을 포함할 수 있다. 상기 제3층(113)은 보강 부재를 포함하지 않은 순수 폴리머일 수 있다.
이때, 상기 절연층(110)의 제3층(113)은 상기 제2층(112)과 동일한 절연물질을 포함할 수 있고, 이에 의해 "제2층"이라고도 할 수 있다.
예를 들어, 기판이 복수의 적층구조를 가지는 경우, 복수의 절연층 중 하나는 상기 절연층(110)의 제1층(111), 제2층(112) 및 제3층(113)을 포함할 수 있다.
예를 들어, 기판이 복수의 적층구조를 가지는 경우, 복수의 절연층 중 하나는 상기 절연층(110)의 제1층(111) 및 제2층(112)을 포함할 수 있다.
예를 들어, 기판이 복수의 적층구조를 가지는 경우, 복수의 절연층 중 하나는 상기 절연층(110)의 제1층(111) 및 제3층(113)을 포함할 수 있다.
상기 절연층(110)의 제1층(111)은 20㎛ 내지 40㎛의 범위의 두께를 가질 수 있다. 바람직하게, 상기 절연층(110)의 제1층(111)은 22㎛ 내지 38㎛의 범위의 두께를 만족할 수 있다. 더욱 바람직하게, 상기 절연층(110)의 제1층(111)은 25㎛ 내지 35㎛의 범위의 두께를 만족할 수 있다.
상기 제1층(111)의 두께가 20㎛ 미만이면, 상기 기판(100)의 강성이 저하될 수 있다. 또한, 상기 제1층(111)의 두께가 20㎛ 미만이면, 상기 전극부(120)가 안정적으로 배치되지 못할 수 있고, 이에 의해 기판의 전기적 신뢰성이 저하될 수 있다. 또한, 상기 절연층(110)의 제1층(111)의 두께가 40㎛를 초과하면, 상기 기판(100)의 전체적인 두께가 증가하고, 이에 따라 반도체 패키지의 두께가 증가할 수 있다. 또한, 상기 절연층(110)의 제1층(111)의 두께가 40㎛를 초과하면, 상기 기판(100)의 전극부(120)의 미세화가 어려울 수 있다.
상기 절연층(110)의 제2층(112)은 상기 제1층(111)보다 작은 두께를 가질 수 있다. 예를 들어, 상기 절연층(110)의 제2층(112)은 1㎛ 내지 5㎛의 범위의 두께를 가질 수 있다. 바람직하게, 상기 절연층(110)의 제2층(112)은 1.2㎛ 내지 4㎛의 범위의 두께를 가질 수 있다. 더욱 바람직하게, 상기 절연층(110)의 제2층(112)은 1.5㎛ 내지 3㎛의 범위를 만족할 수 있다.
바람직하게, 상기 절연층(110)의 제2층(112)의 두께는 상기 절연층(110)의 제1층(111)의 두께의 2% 내지 25%의 범위를 만족할 수 있다. 바람직하게, 상기 절연층(110)의 제2층(112)의 두께는 상기 절연층(110)의 제1층(111)의 두께의 3% 내지 18%의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 절연층(110)의 제2층(112)의 두께는 상기 절연층(110)의 제1층(111)의 두께의 4% 내지 12%의 범위를 만족할 수 있다.
상기 절연층(110)의 제2층(112)의 두께가 1㎛ 미만 또는 상기 제1층(111)의 두께의 2% 미만일 경우, 상기 절연층(110)의 제2층(112)의 상면에 균일한 중심선 평균 표면 거칠기(Ra)를 부여하기 어려울 수 있다. 상기 절연층(110)의 제2층(112)의 두께가 1㎛ 미만 또는 상기 제1층(111)의 두께의 2% 미만일 경우, 상기 절연층(110)의 제1층(111)에 구비된 필러가 상기 제2층(112) 상으로 노출될 수 있다. 이에 의해 전극부(120)와 상기 제1층(111)의 필러가 서로 접촉하는 것에 의해 밀착력이 저하되거나, 전극부(120)의 전기적 특성이 저하될 수 있다.
또한, 상기 절연층(110)의 제2층(112)의 두께가 5㎛ 초과 또는 상기 제1층(111)의 두께의 25% 초과일 경우, 절연층(110)의 두께가 증가하고, 이에 따라 회로 기판의 두께가 증가할 수 있다.
한편, 상기 두께는 절연층(110)의 각 층의 기판 수직 방향으로의 거리에 대응할 수 있다. 즉, 두께는 상기 기판(100)의 상면에서 하면을 향하는 방향, 또는 하면에서 상면을 향하는 방향으로의 길이를 의미할 수 있고, 기판 수직 방향의 길이를 의미할 수 있다. 여기서, 상면은 각 구성요소에서 상기 수직 방향을 따라 가장 높은 위치를 의미할 수 있고, 하면은 각 구성요소에서 상기 수직 방향을 따라 가장 낮은 위치를 의미할 수 있다. 그리고 이의 위치는 서로 반대로 지칭될 수 있다.
한편, 상기 절연층(110)의 제1층(111)에는 필러가 구비되고, 절연층(110)의 제2층(112)에는 필러가 구비되지 않음으로써, 상기 제1층(111)과 제2층(112) 사이의 계면의 구분이 가능할 수 있다. 구체적으로, 필러의 굴절율은 일반 에폭시나 아크릴 레진보다 높을 수 있다. 이에 의한 굴절율 차이가 발생할 수 있고, 이에 따라 필러를 포함하는 제1층(111)과 필러를 포함하지 않는 제2층(112) 사이의 계면의 구분이 가능하다. 예를 들어, 도 3에 도시된 바와 같이, 전자를 반사, 굴절시켜 이미지를 획득하는 경우, 상기 절연층(110)의 제1층(111)과 제2층(112)의 이미지 색상이 다르게 나타날 수 있고, 이에 따른 계면의 구분이 가능할 수 있다.
한편, 상기 절연층(110)의 제1층(111)에는 일정 수준 이상의 필러가 구비될 수 있다.
예를 들어, 절연층(110)의 제1층(111)은 레진(111P) 및 보강 부재(111F)를 포함할 수 있다. 상기 보강 부재(111F)는 필러를 의미할 수 있다. 상기 보강 부재(111F)는 상기 제1층(111)에서 일정 함량 이상으로 구비될 수 있다.
상기 절연층(110)의 제1층(111)에서의 상기 보강 부재(111F)의 함량은 60 중량% 내지 85 중량%의 범위를 만족할 수 있다. 상기 절연층(110)의 제1층(111)의 함량이 60 중량% 미만이면, 상기 절연층(110)의 강성이 저하될 수 있다. 상기 절연층(110)의 제1층(111)에서의 보강 부재(111F)의 함량이 85 중량%를 초과하면, 상기 제1층(111)을 관통하는 제3 전극(123)에서의 신호 전달 특성이 저하될 수 있다.
이때, 종래에는 상기 절연층(110)의 제1층(111)에 60 중량%를 초과하는 보강 부재(111F)가 배치되는 경우, 상기 보강 부재(111F)가 절연층(110)의 상측 또는 하측으로 노출되고, 이에 의해 전극부(120)와 상기 보강 부재(111F)가 서로 접촉하였다.
이에 반하여, 실시 예는 상기 절연층(110)이 제1층(111) 상의 제2층(112)을 포함하기 때문에, 상기 제1층(111) 내의 필러 함량을 증가시켜도 상기 전극부(120)와 필러가 서로 접촉하는 문제를 해결할 수 있다. 따라서, 실시 예는 기판(100)의 강성을 향상시키면서, 이에 따른 전극부(120)의 전기적 특성을 향상시킬 수 있다.
상기 절연층(110)의 표면에는 일정 수준의 중심선 평균 표면 거칠기(Ra)가 부여될 수 있다.
예를 들어, 상기 절연층(110)은 제1층(111) 제2층(112) 사이의 계면(112B)을 포함할 수 있다. 또한, 절연층(110)은 상기 제2층(112)의 상면(112U)을 포함할 수 있다. 상기 계면(112B)의 중심선 평균 표면 거칠기(Ra)는 상기 상면(112U)의 중심선 평균 표면 거칠기(Ra)와 다를 수 있다.
상기 계면(112B)에서의 라인별 중심선 평균 표면 거칠기(Ra) 값들의 편차는 상기 상면(112U)에서의 라인별 중심선 평균 표면 거칠기(Ra)의 편차보다 클 수 있다.
즉, 실시 예는 상기 절연층(110)의 제2층(112)에 균일하면서 편차가 없는 중심선 평균 표면 거칠기(Ra)를 부여할 수 있다. 이는, 상기 절연층(110)의 제2층(112) 상에 일정 수준의 표면 거칠기가 부여된 금속층(미도시)을 부착하는 것에 의해 상기 금속층에 부여된 표면 거칠기를 상기 절연층(110)의 제2층(112)에 전사하기 때문일 수 있다. 이를 통해 상기 절연층(110)의 제2층(112)의 상면(112U)에는 균일한 중심선 평균 표면 거칠기(Ra)가 부여될 수 있다.
다만, 상기 절연층(110)의 제1층(111)과 제2층(112) 사이의 계면(112B)은 상기 제1층(111)에 포함된 보강 부재(111F)에 의해 중심선 평균 표면 거칠기(Ra)가 부여될 수 있다. 이때, 상기 절연층(110)의 제1층(111)에 구비된 상기 보강 부재(111F)의 입자 크기는 서로 다른 입자 크기를 가질 수 있다. 즉, 상기 절연층(110)의 제1층(111)에는 다양한 입자 크기를 가진 필러들이 배치될 수 있다. 이에 의해, 상기 절연층(110)의 제1층(111)과 제2층(112) 사이의 계면(112B)의 중심선 평균 표면 거칠기(Ra)는 라인별로 편차를 가질 수 있다.
상기 제2층(112)의 상면(112U)의 중심선 평균 표면 거칠기(Ra)는 0.2㎛ 내지 1.5㎛의 범위를 만족할 수 있다. 바람직하게, 상기 제2층(112)의 상면(112U)의 중심선 평균 표면 거칠기(Ra)는 0.25㎛ 내지 1.3㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제2층(112)의 상면(112U)의 중심선 평균 표면 거칠기(Ra)는 0.3㎛ 내지 1.25㎛의 범위를 만족할 수 있다.
상기 제2층(112)의 상면(112U)의 중심선 평균 표면 거칠기(Ra)가 0.2㎛ 미만이면, 상기 전극부(120)와 상기 제2층(112)의 상면(112U) 사이의 밀착력이 확보되지 않을 수 있고, 이에 의해 상기 전극부(120)가 상기 절연층(110)으로부터 박리되는 물리적 신뢰성 문제가 발생할 수 있다.
상기 제2층(112)의 상면(112U)의 중심선 평균 표면 거칠기(Ra)가 1.5㎛를 초과하면, 상기 전극부(120)를 통해 흐르는 신호의 전송 손실이 증가할 수 있다. 예를 들어, 상기 흐르는 신호의 주파수가 증가할수록, 상기 신호는 전극부(120)의 표면을 따라 흐르는 현상의 표피 효과(skin effect)가 발생한다. 이때, 상기 제2층(112)의 상면(112U)의 중심선 평균 표면 거칠기(Ra)가 1.5㎛를 초과하면, 이의 표면의 길이가 길어질 수 있고, 이를 통해 상기 표현을 따라 흐르는 신호의 전송 거리도 증가할 수 있다. 그리고, 상기 신호의 전송 거리가 증가하는 경우, 이에 의한 신호 전송 손실이 증가할 수 있다. 이에 따라, 반도체 소자의 동작을 원활히 하기 어려울 수 있고, 서버나 전자 제품의 동작이 원활히 이루어지기 어려울 수 있다. 즉, 상기 제2층(112)의 상면(112U)의 중심선 평균 표면 거칠기(Ra)는 서버나 전자 제품의 신뢰성과 직결될 수 있어 기술적 연동성 또는 기능적 일체성을 가질 수 있다.
한편, 상기 제2층(112)의 상면(112U)의 중심선 평균 표면 거칠기(Ra)는 상기 제1층(111)에 구비된 보강 부재(111F)의 필러들의 입자 크기보다 작을 수 있다. 바람직하게, 상기 필러들의 입자 크기는 다양한 크기를 가지를 가질 수 있다. 이때, 상기 필러들의 입자 크기들의 평균 값은 상기 제2층(112)의 상면(112U)의 중심선 평균 표면 거칠기(Ra)보다 클 수 있다. 이를 통해, 상기 제2층(112)의 상면(112U)에 배치되는 전극부(120)와 절연층(110) 사이의 밀착력을 확보하면서, 상기 전극부(120)를 통해 흐르는 신호의 전송 손실을 줄여 신호 특성을 향상시킬 수 있다.
한편, 상기 절연층(110)의 제3층(113)의 하면은 상기 제2층(112)의 상면(112U)이 가지는 중심선 평균 표면 거칠기(Ra)에 대응하는 중심선 평균 표면 거칠기(Ra)를 가질 수 있다.
한편, 상기 중심선 평균 표면 거칠기(Ra)는 요철로도 표현될 수 있다.
예를 들어, 상기 절연층(110)의 상기 제1층(111)과 제2층(112) 사이의 계면에는 제1 요철들이 구비될 수 있다. 그리고, 상기 절연층(110)의 제2층(112)의 상면에는 제2 요철들이 구비될 수 있다. 그리고, 상기 제1 요철들의 높이와 제2 요철들의 높이는 다를 수 있다. 또한, 상기 제1요철들의 높이들의 편차는 상기 제2요철들의 높이의 편차보다 클 수 있다. 바람직하게, 상기 제2 요철들의 높이는 균일할 수 있다.
한편, 도 4를 참조하면, 상기 절연층(110)은 전극부(120)의 적어도 일부가 배치되는 리세스(110R)를 포함할 수 있다. 상기 리세스(110R)는 상기 절연층(110)의 상면에서 하면을 향하여 오목하게 구비될 수 있다. 상기 리세스(110R)는 상기 전극부(120)의 제2 전극(122)이 배치되는 공간일 수 있다.
상기 리세스(110R)는 상기 절연층(110)의 상기 제1층(111) 및 제2층(112)에 구비될 수 있다. 이때, 상기 리세스(110R)는 상기 절연층(110)의 상기 제2층(112)을 관통하면서 상기 제1층(111)을 비관통할 수 있다. 예를 들어, 상기 리세스(110R)는 상기 절연층(110)의 제1층(111)에 구비된 제1 파트(111R) 및 상기 제1 파트(111R)와 연결되면서 상기 제2층(112)에 구비된 제2 파트(112R)를 포함할 수 있다. 상기 제1 파트(111R)는 상기 절연층(110)의 제1층(111)을 비관통 하는 홈 형태로 제공될 수 있다. 상기 제2 파트(112R)는 상기 절연층(110)의 제2층(112)을 관통하는 관통 홀 형태로 제공될 수 있다.
한편, 실시 예의 반도체 패키지는 상기 기판(100)의 상면에 배치된 제1 레지스트층(130)을 포함할 수 있다. 또한, 반도체 패키지는 기판(100)의 하면에 배치된 제2 레지스트층(140)을 포함할 수 있다. 상기 제1 레지스트층(130) 및 제2 레지스트층(140)은 기판(100)의 상기 절연층(110) 이외의 다른 '절연층'을 의미할 수 있다. 이 경우, 상기 절연층(110)은 '제1 절연층'이라 할 수 있고, 상기 제1 레지스트층(130)은 '제2 절연층'이라 할 수 있으며, 상기 제2 레지스트층(140)은 '제3 절연층'이라고 할 수 있다. 따라서, 상기 기판(100)의 절연층은 상기 절연층(110), 상기 제1 레지스트층(130) 및 제2 레지스트층(140)을 포함할 수 있다.
이때, 상기 기판(100)의 상면은 절연층(110)의 상면을 의미할 수 있고, 보다 구체적으로 상기 기판(100)의 상면은 복수의 절연층 중에서 최상측에 배치된 절연층의 상면을 의미할 수 있다. 상기 기판(100)의 하면은 절연층(110)의 하면을 의미할 수 있고, 보다 구체적으로 상기 기판(100)의 하면은 상기 복수의 절연층 중에서 최하측에 배치된 절연층의 하면을 의미할 수 있다.
상기 제1 레지스트층(130) 및 제2 레지스트층(140)은 상기 기판(100)의 상면 및 하면을 보호하는 기능을 할 수 있다. 이에 따라, 상기 제1 레지스트층(130) 및 제2 레지스트층(140)은 기능적으로 각각 제1 보호층 및 제2 보호층이라고 할 수 있다.
상기 제1 레지스트층(130) 및 제2 레지스트층(140)은 유기 고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 상기 제1 레지스트층(130) 및 제2 레지스트층(140)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 상기 제1 레지스트층(130) 및 제2 레지스트층(140)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 상기 제1 레지스트층(130) 및 제2 레지스트층(140)은 포토 솔더 레지스트층, 커버-레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.
예시적으로, 전극부(120)의 도전 패드(124)와 반도체 소자가 솔더를 통해 결합되는 경우, 솔더와 솔더 레지스트층은 서로 젖음성이 좋지 않고, 이에 의해 솔더가 복수의 도전 패드(124) 중 서로 인접한 2개의 도전 패드(124) 사이의 전기적 단락이 발생하는 문제를 방지할 수 있다. 이때, 상기 도전 패드(124)는 상기 솔더와 같은 접속부를 사이에 두고 상기 반도체 소자의 단자 또는 인터포저의 전극과 연결되는 구성일 수 있다.
상기 제1 레지스트층(130) 및 제2 레지스트층(140)의 각각의 두께는 1㎛ 내지 20㎛일 수 있다. 상기 제1 레지스트층(130) 및 제2 레지스트층(140)의 각각의 두께는 1㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 제1 레지스트층(130) 및 제2 레지스트층(140)의 각각의 두께는 5㎛ 내지 20㎛일 수 있다. 이때, 상기 제1 레지스트층(130)의 두께는 최상측에 배치된 전극부(120)의 상면으로부터 상기 제1 레지스트층(130)의 상면까지의 수직 거리를 의미할 수 있다. 또한, 상기 제2 레지스트층(140)의 두께는 최하측에 배치된 전극부(120)의 하면으로부터 상기 제2 레지스트층(140)의 하면까지의 수직 거리를 의미할 수 있다.
제1 레지스트층(130) 및 제2 레지스트층(140)의 각각의 두께가 20㎛ 초과인 경우, 반도체 패키지의 두께가 증가하여 박판화가 어려울 수 있고, 또는 제1 레지스트층(130) 및 제2 레지스트층(140) 사이에 배치되는 절연층에 인가되는 응력이 커질 수 있다. 상기 제1 레지스트층(130) 및 제2 레지스트층(140)의 각각의 두께가 1㎛ 미만인 경우, 기판(100)에 포함된 전극부(120)가 안정적으로 보호되기 어려울 수 있고, 이에 의해 전기적 신뢰성 또는 물리적 신뢰성이 저하될 수 있다.
상기 기판(100)은 전극부(120)를 포함할 수 있다. 상기 전극부(120)는 상기 기판(100)의 절연층(110)에 배치될 수 있다. 예를 들어, 상기 전극부(120)는 상기 기판(100)의 절연층 내에 배치될 수 있다. 이때, 상기 절연층 내에 배치된다는 것은 상기 전극부(120)가 상기 절연층(110), 상기 제1 레지스트층(130) 및 상기 제2 레지스트층(140)을 포함하는 절연층 내에 배치된다는 것을 의미할 수 있다.
상기 전극부(120)는 위치 또는 기능에 따라 복수의 전극을 포함할 수 있다.
예를 들어, 상기 전극부(120)는 제1 전극(121) 및 상기 제1 전극(121) 상에 배치된 제2 전극(122)을 포함할 수 있다. 또한, 상기 전극부(120)는 상기 제1 전극(121)과 상기 제2 전극(122) 사이를 상기 기판(100)의 수직 방향을 따라 연결하는 제3 전극(123)을 포함할 수 있다. 즉, 상기 제3 전극(123)은 상기 제1 전극(121)과 제2 전극(122) 사이에 배치될 수 있고, 이에 따라 상기 제1 전극(121)과 제2 전극(122) 사이를 전기적으로 연결할 수 있다.
이때, 상기 기판(100)의 절연층(110)이 5층 구조를 가지는 경우, 상기 전극부(120)의 상기 제3 전극(123)은 수직 방향을 따라 상호 이격된 5층 구조를 가질 수 있다. 그리고, 상기 5층의 제3 전극(123)들 사이에는 상기 제1 전극(121) 또는 제2 전극(122)이 배치될 수 있다.
이때, 상기 전극부(120)의 제1 전극(121) 및 제2 전극(122) 중 적어도 하나는 ETS(Embedded Trace Substrate) 구조를 가질 수 있다. 예를 들어, 상기 기판(100)의 최상측에 배치된 전극부(120)의 제2 전극(122)은 ETS 구조를 가질 수 있다. 예를 들어, 기판(100)의 최상측에 배치된 전극부(120)의 제2 전극(122)은 상기 절연층(110)에 구비된 리세스(110R)에 배치될 수 있다. 상기 ETS 구조는 매립 구조라고도 할 수 있다. 상기 ETS 구조는 일반적인 돌출 구조를 가지는 전극부 대비 미세화에 유리하다. 이에 따라, 실시 예는 상기 반도체 소자에 구비된 단자들의 사이즈 및 피치에 대응하게 상기 전극들의 형성이 가능하도록 한다. 이를 통해 실시 예는 회로 집적도를 향상시킬 수 있다. 나아가, 실시 예는 상기 반도체 소자를 통해 전달되는 신호의 전송 거리를 최소화할 수 있고, 이를 통해 신호 전송 손실을 최소화할 수 있도록 한다.
한편, 상기 전극부(120)의 제1 전극(121)은 기준이 되는 제3 전극(123)의 위치에 따라 제2 전극(122)을 의미할 수도 있다. 또한, 상기 전극부(120)의 제2 전극(122)은 기준이 되는 제3 전극(123)의 위치에 따라 제1 전극(121)을 의미할 수도 있다.
상기 제1 전극(121) 및 제2 전극(122)은 절연층(110)에서 수평 방향으로 신호를 전달하는 기능을 할 수 있다. 그리고 상기 제3 전극(123)은 상기 제1 전극(121) 및 제2 전극(122)과 연결되고, 이들 사이에서 수직 방향으로 신호를 전달하는 기능을 할 수 있다. 상기 제3 전극(123)은 "관통 전극" 또는 "비아"라고 할 수 있다.
상기 제1 전극(121)과 제2 전극(122)은 서로 다른 수직 단면 형상을 가질 수 있다. 예를 들어, 상기 제2 전극(122)은 기판(100)의 최상측에 구비되고 인터포저나 반도체 소자가 연결되는 전극으로 기능할 수 있다. 이에 따라, 상기 제2 전극(122) 상에는 도전 패드(124)가 배치될 수 있다. 그리고, 실시 예는 상기 제2 전극(122)과 상기 도전 패드(124) 사이의 결합력을 향상시키기 위해, 상기 도전 패드(124)를 에칭하는 공정을 진행할 수 있다.
이에 따라, 상기 절연층(110)의 상기 리세스(110R)는 상기 제2 전극(122)으로 채워지는 부분과, 상기 도전 패드(124)로 채워지는 부분을 포함할 수 있다.
상기 제1 전극(121)은 상기 절연층(110)의 하면 아래로 돌출될 수 있다. 그리고, 상기 제2 전극(122)은 상기 절연층(110)의 상면에 매립된 구조를 가질 수 있다.
상기 제2 전극(122)은 복수의 외면을 포함할 수 있다. 상기 제2 전극(122)은 상면(122U), 측면(122S) 및 하면을 포함할 수 있다. 상기 제2 전극(122)의 상면과 상기 제2 전극(122)의 하면은 서로 다른 폭을 가질 수 있다. 예를 들어, 상기 제2 전극(122)의 상면은 상기 제2 전극(122)의 하면보다 작은 폭을 가질 수 있다. 이는, 도전 패드(124)와의 접촉 면적을 넓히기 위한 상기 제2 전극(122)의 에칭 공정에서 상기 제2 전극(122)의 상면 및 측면의 일부가 에칭되어 제거됐기 때문일 수 있다.
상기 제2 전극(122)의 상면(122U)은 상기 절연층(110)과 접촉하지 않을 수 있다. 상기 제2 전극(122)의 상면(122U)은 상기 절연층(110)의 상기 제1층(111) 및 제2층(112)과 접촉하지 않을 수 있다.
상기 제2 전극(122)의 상면(122U)은 상기 절연층(110)의 상면보다 낮게 위치할 수 있다. 바람직하게, 상기 제2 전극(122)의 상면(122U)은 상기 절연층(110)의 제2층(112)의 상면(112U)보다 낮게 위치할 수 있다. 예를 들어, 상기 제2 전극(122)의 상면(122U)은 상기 제2층(112)의 상면(112U)에 구비된 제2요철들 중 최상단의 제2 요철보다 낮게 위치할 수 있다.
상기 제2 전극(122)의 측면(122S)은 복수의 경사를 포함할 수 있다.
예를 들어, 상기 제2 전극(122)의 측면(122S)은 상기 제2 전극(122)의 상면(122U)에 인접하고 상기 제2 전극(122)의 하면을 향하여 폭이 증가하는 제1 경사(122S1)를 포함할 수 있다.
또한, 상기 제2 전극(122)의 측면(122S)은 상기 제2 전극(122)의 하면에 인접하고 상기 제1 경사(122S1)와 다른 제2 경사(122S2)를 포함할 수 있다. 상기 제2 전극(122)의 측면(122S)의 상기 제2 경사는 상기 제2 전극(122)의 상면을 향하여 폭의 변화가 경사일 수 있으나, 이에 한정되는 것은 아니다.
상기 제2 전극(122)의 측면(122S)의 상기 제2 경사(122S2)는 상기 절연층(110)의 상기 제2층(112)과 수평으로 중첩되지 않을 수 있다. 상기 제2 전극(122)의 측면(122S)의 상기 제2 경사(122S2)는 상기 제1층(111)과 접촉할 수 있다.
예를 들어, 상기 제2 전극(122)의 측면(122S)의 상기 제2 경사(122S2)는 상기 제1층(111)에 구비된 상기 리세스(110R)의 제1 파트(111R)의 내벽과 접촉할 수 있다.
한편, 상기 제2 전극(122)의 상기 측면(122S)의 제1 경사(122S1)는 상기 제1층(111)과 수평으로 중첩되는 제1 부분과, 상기 제2층(112)과 수평으로 중첩되는 제2 부분을 포함할 수 있다.
그리고, 상기 제2 전극(122)의 측면(122S)의 상기 제1 경사(122S1)는 상기 절연층(110)과 접촉하지 않을 수 있다. 예를 들어, 상기 제2 전극(122)의 측면(122S)의 상기 제1 경사(122S1)는 상기 제1층(111)에 구비된 상기 리세스(110R)의 제1 파트(111R)의 내벽 및 상기 제2층(112)에 구비된 상기 리세스(110R)의 제2 파트(112R)의 내벽과 수평 방향으로 이격될 수 있다.
예를 들어, 상기 제2 전극(122)은 상기 리세스(110R)를 전체적으로 채우지 않고 일부만을 채울 수 있다. 이는, 상기 제2 전극(122)의 제조 공정은 상기 제2 전극(122)을 표면 처리하는 공정을 포함하고, 상기 표면 처리 공정에서 상기 제2 전극(122)의 외표면의 일부가 에칭으로 제거될 수 있다. 따라서, 상기 제2 전극(122)은 상기 리세스(110R)의 내벽과 이격되는 크레비스를 포함할 수 있다.
한편, 상기 전극부(120)는 상기 제2 전극(122) 상에 구비되는 도전 패드(124)를 더 포함할 수 있다.
상기 도전 패드(124)는 반도체 소자 및/또는 인터포저와 같은 연결 부재와의 접촉을 위한 패드일 수 있다. 상기 도전 패드(124)는 별도의 돌출 전극(추후 설명)과 상기 제2 전극(122) 사이를 연결하는 금속 접합부일 수 있다.
상기 도전 패드(124)는 상기 제2 전극(122)과는 다른 금속을 포함할 수 있다.
상기 도전 패드(124)는 상기 제2 전극(122)과 접속 부재 사이의 접합력을 향상시키기 위한 금속 물질을 포함할 수 있다. 또한, 상기 도전 패드(124)는 상기 제2 전극(122)과 돌출 전극 사이의 접합력을 향상시키기 위한 금속 물질을 포함할 수 있다.
일 예로, 상기 도전 패드(124)는 니켈을 포함할 수 있다. 그리고, 상기 도전 패드(124)가 니켈을 포함하는 경우, 상기 제2 전극(122)과 상기 돌출 전극 사이의 밀착력을 상승시킬 수 있다. 또한, 추후 솔더 등의 물질을 통해 제2 전극(122)과 전기적 결합을 이루는 경우, 솔더가 제2 전극(122)으로 확산되어 금속간 결합부(Inter-metallic Compound)를 형성할 수 있으며, 상기 금속간 결합부는 기계적, 전기적 신뢰성이 좋지 않은 문제가 있다. 특히, 제2 전극(122)이 구리로 이루어지는 경우 금속간 결합부가 형성되는 문제가 더 악화될 수 있는데, 니켈이 배치되는 경우 솔더의 확산을 방지하여 금속간 결합부가 형성되는 것을 방지할 수 있어, 반도체 패키지의 전기적, 기계적 신뢰성을 개선할 수 있다.
한편, 상기 도전 패드(124)는 상기 니켈 이외의 다른 금속을 포함할 수 있다. 예를 들어, 상기 도전 패드(124)는 금을 포함할 수 있다. 예를 들어, 상기 도전 패드(124)는 팔라듐을 포함할 수 있다.
상기 도전 패드(124)는 상기 절연층(110)의 상면 위로 돌출될 수 있다. 예를 들어, 상기 도전 패드(124)의 적어도 일부는 상기 절연층(110)의 리세스(110R)에 구비될 수 있고, 나머지 일부는 상기 절연층(110) 상으로 돌출될 수 있다. 따라서 추후 열 압착(TC) 본딩을 통해 반도체 패키지와 전자소자를 결합하는 경우, 정합성 및 확산력을 확보하여 TC 본딩을 원활하게 공정할 수 있는 장점이 있다.
상기 도전 패드(124)는 상기 리세스(110R)에서 상기 제2 전극(122)을 감싸며 구비될 수 있다.
예를 들어, 상기 제2 전극(122)의 상면(122U) 및 측면(122S)의 제1 경사(122S1)는 상기 절연층(110)과 접촉하지 않을 수 있다.
이에 따라, 상기 도전 패드(124)는 상기 리세스(110R)에 배치된 부분을 포함하고, 상기 리세스(110R)에 배치된 부분은 상기 제2 전극(122)의 상면(122U) 및 측면(122S)의 제1 경사(122S1)를 덮으며 구비될 수 있다.
구체적으로, 도 5를 참조하면, 상기 도전 패드(124)는 상기 리세스(110R)에 배치된 부분을 포함할 수 있다.
그리고, 상기 도전 패드(124)의 상기 부분은 상기 절연층(110)과 접촉하는 부분을 포함할 수 있다.
구체적으로, 상기 도전 패드(124)의 상기 부분은 상기 리세스(110R)의 상기 제1 파트(111R)의 내벽과 접촉하는 부분(124S2), 및 상기 리세스(110R)의 상기 제2 파트(112R)의 내벽과 접촉하는 부분(124S3)을 포함할 수 있다.
또한, 상기 도전 패드(124)의 상기 부분은 상기 제2 전극(122)과 접촉하는 부분을 포함할 수 있다.
구체적으로, 상기 도전 패드(124)의 상기 부분은 상기 제2 전극(122)의 상면 및 측면(112U)의 제1 경사(122S1)와 접촉하는 부분(124S4)을 포함할 수 있다.
또한, 상기 도전 패드(124)는 상기 절연층(110) 상으로 돌출된 부분을 포함할 수 있다.
그리고, 상기 도전 패드(124)의 상기 돌출된 부분은 상기 절연층(110)과 접촉하는 부분을 포함할 수 있다. 구체적으로, 상기 도전 패드(124)의 상기 돌출된 부분은 상기 절연층(110)의 제2층(112)의 상면(112U)과 접촉하는 부분(124S1)을 포함할 수 있다. 즉, 상기 도전 패드(124)의 상기 돌출된 부분은 상기 제2 전극(122) 상에서 수평 방향으로 확장되어 구비될 수 있다. 따라서, 상기 도전 패드(124)의 상기 돌출된 부분의 일부는 상기 제2 전극(122)과 수직으로 중첩될 수 있고, 나머지 일부는 상기 제2 전극(122)과 수직으로 중첩되지 않을 수 있다. 그리고, 상기 제2 전극(122)과 수직으로 중첩되지 않는 부분의 하면(124S1)은 상기 절연층(110)의 상기 제2층(112)의 상면(112U)과 접촉할 수 있다.
한편, 상기 도전 패드(124)는 상기 절연층(110) 상으로 돌출되는 상면(124U)을 포함할 수 있다. 상기 도전 패드(124)의 상기 상면(124U)은 상기 절연층(110)의 상면으로부터 멀어지는 방향으로 볼록한 부분을 포함할 수 있다.
상기 도전 패드(124)의 적어도 일부는 상기 절연층(110)의 상기 리세스(110R) 내에 구비된다. 따라서, 실시 예는 상기 도전 패드(124)와 상기 제2 전극(122) 사이의 접촉 면적을 증가시킬 수 있다. 이를 통해, 실시 예는 상기 도전 패드(124)와 상기 제2 전극(122) 사이의 밀착력을 향상시킬 수 있다. 이에 따라, 실시 예는 상기 도전 패드(124)와 상기 제2 전극(122) 사이의 물리적 신뢰성을 향상시킬 수 있다. 나아가, 실시 예는 상기 도전 패드(124)가 상기 제2 전극(122)의 외면을 감싸는 구조를 가지기 때문에, 상기 도전 패드(124)와 제2 전극(122) 사이에서 신호 전달이 원활히 이루어지도록 할 수 있고, 이에 따른 전기적 특성을 향상시킬 수 있다.
또한, 실시 예는 수평 방향으로 이격된 복수의 도전 패드(124)의 두께를 균일하게 할 수 있다. 구체적으로, 상기 도전 패드(124)는 상기 절연층의 제2층 상에 배치될 수 있다. 이때, 상기 절연층의 상기 제2층은 필러와 같은 보강 부재를 포함하지 않는 순수 레진층일 수 있다. 이에 따라, 상기 제2층의 표면에는 균일한 표면 조도가 부여될 수 있다. 그리고, 복수의 도전 패드들은 상기 균일한 표면 조도가 부여된 절연층의 제2층 상에 배치될 수 있다. 이를 통해, 실시 예는 복수의 도전 패드들이 균일한 두께를 가지도록 할 수 있다. 또한, 상기 도전 패드 상에 돌출 전극이 추가로 배치되는 경우, 복수의 돌출전극들이 균일한 두께를 가지도록 할 수 있다. 이를 통해, 실시 예는 상기 도전 패드 또는 상기 돌출 전극 상에 반도체 소자가 안정적으로 결합되도록 할 수 있다. 따라서, 실시 예는 상기 반도체 소자가 안정적이고 원활하게 동작하도록 할 수 있고, 이를 통해 서버나 전자 제품의 동작 특성을 향상시킬 수 있다.
한편, 도 6을 참조하면, 상기 제1 전극(121)과 제2 전극(122)은 서로 다른 층 구조를 가질 수 있다.
상기 제2 전극(122)은 시드층을 포함하지 않는 층 구조를 가질 수 있다.
이와 다르게, 상기 제1 전극(121)은 시드층을 포함하는 복수의 층 구조를 가질 수 있다.
예를 들어, 상기 제1 전극(121)은 상기 절연층(110)의 제3층(113) 하에 배치된 제1 금속층(121-1)을 포함할 수 있다. 상기 제1 금속층(121-1)은 무전해 도금층일 수 있다. 상기 제1 금속층(121-1)은 화학동도금층일 수 있다. 그리고, 상기 제1 전극(121)은 상기 제1 금속층(121-1) 아래에 배치되는 제2 금속층(121-2)을 포함할 수 있다. 상기 제2 금속층(121-2)은 상기 제1 금속층(121-1)을 시드층으로 전해 도금한 전해 도금층일 수 있다.
이때, 상기 제1 금속층(121-1)과 접촉하는 제3층(113)의 하면에 일정 수준의 중심선 평균 표면 거칠기(Ra)가 부여될 수 있다. 이에 따라, 실시 예는 상기 제1 전극(121)의 상기 제1 금속층(121-1)과 상기 절연층(110) 사이의 밀착력을 향상시킬 수 있다. 이때, 실시 예의 상기 제1 금속층(121-1)은 상기 절연층(110)의 제1층(111)과 접촉하지 않는다. 즉, 상기 제1 금속층(121-1)은 상기 절연층(110)의 제1층(111)에 구비된 보강 부재(111F)와 접촉하지 않는다. 이를 통해, 실시 예는 상기 보강 부재(111F)에 의해 상기 제1 금속층(121-1)과 절연층(110) 사이의 밀착력이 저하되는 문제를 해결할 수 있다. 나아가, 실시 예는 상기 보강 부재(111F)에 의해 상기 제1 금속층(121-1)을 통해 흐르는 신호의 전송 손실이 증가하는 것을 방지할 수 있다. 이를 통해, 실시 예는 회로 기판의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다. 이에 따라, 반도체 소자의 동작을 원활히 이루어지도록 할 수 있고, 나아가 서버나 전자 제품의 동작이 원활히 이루어지도록 할 수 있다.
한편, 상기 제1 전극(121) 및 제2 전극(122)은 7㎛ 내지 30㎛의 범위의 두께를 가질 수 있다. 바람직하게, 상기 제1 전극(121) 및 제2 전극(122)은 9㎛ 내지 27㎛의 범위의 두께를 가질 수 있다. 더욱 바람직하게, 상기 전극부(120)의 제1 전극(121) 및 제2 전극(122)은 10㎛ 내지 23㎛의 범위의 두께를 가질 수 있다.
상기 제1 전극(121) 및 제2 전극(122)의 두께가 7㎛ 미만이면, 상기 전극부(120)의 저항이 증가하고, 전송 가능한 신호의 허용 전류가 감소할 수 있다. 또한, 상기 제1 전극(121) 및 제2 전극(122)의 두께가 20㎛를 초과하면, 상기 전극부(120)의 미세화가 어려울 수 있고, 기판(100)의 박판화가 어려울 수 있다. 즉, 상기 제1 전극(121) 및 제2 전극(122)의 두께가 상기 범위를 벗어나는 경우, 반도체 패키지에 포함된 반도체 소자의 동작을 원활히 하기 어려울 수 있고, 서버나 전자 제품의 동작이 원활히 이루어지기 어려울 수 있고, 나아가 상기 반도체 패키지 및 상기 반도체 패키지가 적용되는 제품의 부피가 증가할 수 있다.
상기 전극부(120)는 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한, 기판(100)의 전극부(120)는 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 기판(100)의 전극부(120)는 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
한편, 상기 전극부(120)에 상기 도전 패드(124)가 포함되는 경우, 상기 도전 패드(124)의 폭은 40㎛ 내지 70㎛ 사이의 범위를 가질 수 있다. 상기 도전 패드(124)의 폭이 40㎛보다 작은 경우, 상기 도전 패드(124)의 폭이 지나치게 작아 열 압착 본딩 시에 무너지는 문제가 발생할 수 있다. 또한, 상기 도전 패드(124)의 폭이 70㎛보다 크면, 상기 반도체 소자의 단자 또는 인터포저의 전극의 미세 피치에 대응되기 어려운 문제를 가질 수 있다.
한편, 상기 전극부(120)의 상기 제3 전극(123)은 상기 절연층(110)에 구비되는 관통 홀 내부를 전도성 물질로 충진하여 형성할 수 있다. 상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있다. 또한, 상기 관통 홀이 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있다. 또한, 상기 관통 홀이 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용할 수 있다. 그리고 상기 제3 전극(123)에 대응하는 관통 홀은 상기 제1 돌출부(130)에 대응하는 리세스와 함께 형성될 수 있으나, 이에 한정되는 것은 아니다.
한편, 도 7을 참조하면, 실시 예의 회로 기판의 전극부(120)는 돌출 전극(125)을 더 포함할 수 있다.
상기 돌출 전극(125)은 상기 도전 패드(124) 상에서 상기 기판(100)으로부터 멀어지는 방향으로 돌출될 수 있다. 이때, 실시 예는 상기 돌출 전극(125)이 상기 기판(100)의 상측에 배치되는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 상기 돌출 전극(125)은 상기 기판(100)의 하측에도 배치될 수 있을 것이다.
상기 돌출 전극(125)은 범프(bump)라고 할 수 있다. 상기 돌출 전극(125)은 포스트(post)라고도 할 수 있다. 상기 돌출 전극(125)은 필라(pillar)라고 할 수 있다. 상기 기판(100)의 상기 전극부(120) 상에는 반도체 소자가 배치될 수 있다. 이와 다르게, 상기 기판(100)의 전극부(120) 상에는 상기 반도체 소자와 결합된 인터포저가 결합될 수 있다. 이때, 상기 반도체 소자의 단자 또는 인터포저의 전극의 피치가 미세화되면서 복수의 단자 또는 전극에 배치되는 도전성 접속부가 단락되는 문제가 발생할 수 있다. 따라서, 상기 복수의 단자 또는 전극에 각각 배치되는 도전성 접속부의 볼륨을 줄이기 위해 상기 전극부(120)는 돌출 전극(125)을 포함할 수 있다. 또한, 상기 기판(100)과 상기 반도체 소자 또는 인터포저 사이에 배치되는 도전성 접속부에 열과 압력을 인가하여 결합시키는 열 압착(Thermal Compression) 본딩을 이용하는 경우, 상기 돌출 전극(125)는 상기 전극부(120)와 상기 반도체 소자의 단자 또는 인터포저의 전극 사이의 정합도를 향상시키는 기능을 할 수 있다. 나아가 상기 돌출 전극(125)는 상기 도전성 접속부의 확산을 방지하기 위한 기능을 할 수도 있다.
이때, 상기 돌출 전극(125)은 상기 제1 레지스트층(130)의 상면 위로 돌출될 수 있다. 그리고, 상기 도전 패드(124)는 상기 제1 레지스트층(130)의 상면보다 낮게 위치할 수 있다.
한편, 도 8을 참조하면, 실시 예의 회로 기판의 전극부(120)는 제1 레지스트층(130)의 상면 위로 돌출된 구조의 도전 패드(124)를 포함할 수 있다.
예를 들어, 제1 실시 예의 도전 패드(124)의 상면은 제1 레지스트층(130)의 상면보다 낮게 위치하였다.
그리고, 제2 실시 예의 도전 패드(124)의 상면은 제1 레지스트층(130)의 상면보다 낮게 위치하면서, 돌출 전극(125)은 상기 도전 패드(124) 상에 배치되었다.
이와 다르게, 제3 실시 예의 도전 패드(124)는 상기 리세스(110R)의 일부를 채우면서 상기 제1 레지스트층(130)의 개구를 채우며 구비될 수 있다. 이를 통해, 상기 도전 패드(124)는 상기 제1 레지스트층(130)의 상면 위로 돌출된 구조를 가질 수 있다.
한편, 도 9를 참조하면, 실시 예의 회로 기판은 코어기판일 수 있다.
예를 들어, 회로 기판의 절연층은 코어층의 제1 절연층(211)을 포함할 수 있다. 상기 제1 절연층(211)에는 유리 섬유와 같은 보강 부재가 구비될 수 있다.
상기 절연층은 상기 제1 절연층(211) 상에 구비된 제2 절연층(212) 및 상기 제1 절연층(211) 하에 구비된 제3 절연층(213)을 포함할 수 있다.
상기 제2 절연층(212)은 복수의 제2 절연층을 포함할 수 있다. 그리고, 상기 복수의 제2 절연층 각각은 복수의 층을 포함할 수 있다. 예를 들어, 상기 복수의 제2 절연층 각각은 도 2에서 설명된 절연층(110)의 제1층(111) 및 제2층(112)을 포함할 수 있다.
상기 제3 절연층(213)은 복수의 제3 절연층을 포함할 수 있다. 그리고, 상기 복수의 제3 절연층 각각은 복수의 층을 포함할 수 있다. 예를 들어, 상기 복수의 제3 절연층 각각은 도 2에서 설명된 절연층(110)의 제1층(111) 및 제2층(112)을 포함할 수 있다.
전극부(220)는 상기 절연층 내에 배치될 수 있다. 이때, 상기 전극부(220)는 상기 제2 절연층(212) 및 제3 절연층(213) 내에 배치될 수 있다.
상기 제2 절연층(212) 및 제3 절연층(213) 각각은 상기와 같이 보강 부재를 포함하는 제1층과 보강 부재를 포함하지 않는 제2층을 포함하며, 이를 통해 상기 전극부(220)와의 밀착력을 확보하면서 상기 전극부(220)의 전기적 특성을 향상시킬 수 있다.
실시 예의 절연층은 보강 부재를 포함하는 제1층 및 상기 제1층 상의 제2층을 포함할 수 있다. 그리고, 상기 제1층은 필러와 같은 보강 부재를 포함할 수 있고, 제2층은 보강 부재를 포함하지 않을 수 있다. 즉, 제2층은 보강 부재를 포함하지 않는 순수 레진층일 수 있다.
이를 통해, 실시 예는 절연층와 전극부 사이의 밀착력을 확보하면서 상기 전극부의 전기적 특성을 향상시킬 수 있다.
구체적으로, 비교 예의 절연층은 상기 제1층만을 포함하고, 상기 제1층에 구비된 필러가 전극부와 접촉하는 문제가 발생하였다. 그리고, 전극부가 상기 필러와 접촉하는 경우, 해당 접촉 부분에서 밀착력의 저하가 발생하는 문제점이 있다. 나아가, 상기 전극부가 상기 필러와 접촉하는 경우, 상기 필러가 가지는 물성에 의해 상기 전극부를 통해 전달되는 신호의 전송 손실이 증가할 수 있고, 이에 따른 전기적 특성이 저하될 수 있다.
또한, 이를 해결하기 위해 절연층에 구비된 필러의 함량을 줄이는 경우, 기판의 강성이 저하될 수 있다. 그리고, 상기 기판의 강성이 저하되는 경우, 기판이 특정 방향으로 크게 휘어지는 신뢰성 문제가 발생할 수 있다.
이에 따라, 실시 예는 절연층과 전극부 사이의 밀착력을 확보하면서, 상기 전극부의 전기적 특성을 향상시킬 수 있도록 한다.
상기 절연층의 제1층은 보강 부재를 포함하는 유기 물질로 구성될 수 있다. 이를 통해, 상기 제1층은 상기 절연층의 강성을 확보하면서 상기 절연층 상에 안정적으로 전극부의 배치가 가능하도록 할 수 있다. 상기 절연층의 제2층은 상기 절연층의 제1층 상에 구비될 수 있다. 상기 절연층의 제2층은 보강 부재를 포함하지 않을 수 있다. 그리고, 전극부는 상기 절연층의 제2층 상에 배치될 수 있다. 예를 들어, 상기 전극부는 상기 절연층의 제2층과 접촉할 수 있다. 이때, 상기 절연층의 제2층에는 보강 부재가 구비되지 않을 수 있다. 이에 의해, 상기 전극부는 보강 부재와 접촉하지 않을 수 있다. 따라서, 실시 예는 상기 전극부와 절연층 사이의 밀착력을 향상시킬 수 있다. 나아가, 실시 예는 전극부의 전기적 특성을 향상시킬 수 있다.
한편, 실시 예의 전극부는 도전 패드를 포함할 수 있다. 그리고, 상기 도전 패드는 절연층의 상면에 구비된 리세스 내에 배치되는 부분을 포함한다. 따라서, 실시 예는 상기 도전 패드와 상기 제2 전극 사이의 접촉 면적을 증가시킬 수 있다. 이를 통해, 실시 예는 상기 도전 패드와 상기 제2 전극 사이의 밀착력을 향상시킬 수 있다. 이에 따라, 실시 예는 상기 도전 패드와 상기 제2 전극 사이의 물리적 신뢰성을 향상시킬 수 있다. 나아가, 실시 예는 상기 도전 패드가 상기 제2 전극의 외면을 감싸는 구조를 가지기 때문에, 상기 도전 패드와 제2 전극 사이에서 신호 전달이 원활히 이루어지도록 할 수 있고, 이에 따른 전기적 특성을 향상시킬 수 있다.
또한, 실시 예의 전극부의 제1 전극은 화학동도금층의 제1 금속층을 포함할 수 있다. 이때, 상기 절연층은 상기 제1층 아래의 제3층을 포함하며, 상기 제3층은 보강 부재를 포함하지 않을 수 있다. 그리고 상기 제3층의 하면에는 하면에 일정 수준의 중심선 평균 표면 거칠기(Ra)가 부여될 수 있다. 이에 따라, 실시 예는 상기 제1 전극의 상기 제1 금속층과 상기 절연층 사이의 밀착력을 향상시킬 수 있다. 이때, 실시 예의 상기 제1 금속층은 상기 절연층의 제1층과 접촉하지 않는다. 즉, 상기 제1 금속층은 상기 절연층의 제1층에 구비된 보강 부재와 접촉하지 않는다. 이를 통해, 실시 예는 상기 보강 부재에 의해 상기 제1 금속층과 절연층 사이의 밀착력이 저하되는 문제를 해결할 수 있다. 나아가, 실시 예는 상기 보강 부재에 의해 상기 제1 금속층을 통해 흐르는 신호의 전송 손실이 증가하는 것을 방지할 수 있다. 이를 통해, 실시 예는 회로 기판의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.
또한, 실시 예는 상기 절연층이 제1층 및 제2층을 포함하도록 하여 상기 제2층의 상면에 균일한 표면 거칠기를 부여할 수 있다. 이를 통해, 실시 예는 상기 도전 패드 및/또는 돌출 전극이 균일한 두께를 가지도록 할 수 있다. 구체적으로, 실시 예는 균일한 표면 거칠기가 부여된 절연층의 제2층 상에 상기 도전 패드 및/또는 돌출 전극이 배치되는 것에 의해 수평 방향으로 상호 이격된 도전 패드 및/또는 돌출 전극이 균일한 두께를 가지도록 할 수 있다. 이를 통해, 실시 예는 상기 도전 패드 및/또는 돌출 전극 상에 반도체 소자가 안정적으로 결합되도록 할 수 있다. 따라서, 실시 예는 상기 반도체 소자 및 이를 포함하는 제품의 동작 특성을 향상시킬 수 있다.
한편, 상술한 발명의 특징을 갖는 회로기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 회로기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (21)

  1. 상면에 리세스가 구비된 절연층; 및
    상기 절연층의 상기 리세스에 배치된 전극부를 포함하고,
    상기 절연층은
    보강 부재를 포함하는 제1층; 및
    상기 제1층 상에 구비되고, 보강 부재를 포함하지 않는 제2층을 포함하고,
    상기 전극부의 적어도 일부는 상기 절연층의 상기 제2층과 수평 방향으로 중첩되는,
    반도체 패키지.
  2. 제1항에 있어서,
    상기 전극부는,
    상기 리세스 내에 배치된 전극 패턴; 및
    상기 전극 패턴 상에 배치된 도전 패드를 포함하는,
    반도체 패키지.
  3. 제2항에 있어서,
    상기 전극 패턴은 구리를 포함하고,
    상기 도전 패드는 니켈을 포함하는,
    반도체 패키지.
  4. 제2항에 있어서,
    상기 도전 패드는,
    상기 전극 패턴 상에 배치된 제1 영역과,
    상기 제1 영역으로부터 상기 전극 패턴의 측면 및 상기 리세스의 내벽 사이로 연장되는 제2 영역을 포함하는,
    반도체 패키지.
  5. 제4항에 있어서,
    상기 도전 패드의 상기 제2 영역은 상기 절연층의 상기 제1층, 상기 제2층, 및 상기 전극 패턴의 각각의 적어도 일부와 수평 방향으로 중첩되는,
    반도체 패키지.
  6. 제2항에 있어서,
    상기 리세스는,
    상기 절연층의 상기 제1층에 구비된 제1 파트; 및
    상기 절연층의 상기 제2층에 구비되고 상기 제1 파트와 연결되는 제2 파트를 포함하는,
    반도체 패키지.
  7. 제6항에 있어서,
    상기 전극 패턴의 상면은 상기 절연층의 상기 제2층의 상면보다 낮게 위치하는,
    반도체 패키지.
  8. 제4항에 있어서,
    상기 전극 패턴의 측면은,
    상기 전극 패턴의 상면에 인접하고 상기 전극 패턴의 하면을 향하여 폭이 증가하는 제1 경사와,
    상기 전극 패턴의 하면에 인접하고 상기 제1 경사와 다른 경사를 가진 제2 경사를 포함하는,
    반도체 패키지.
  9. 제8항에 있어서,
    상기 전극 패턴의 측면의 상기 제2 경사는 상기 리세스의 내벽과 직접 접촉하고,
    상기 전극 패턴의 측면의 상기 제1 경사는 상기 리세스의 내벽과 이격된,
    반도체 패키지.
  10. 제9항에 있어서,
    상기 전극 패턴의 상기 제1 경사는,
    상기 절연층의 상기 제1층과 수평 방향으로 중첩되는 제1 부분과,
    상기 절연층의 상기 제2층과 수평 방향으로 중첩되는 제2 부분을 포함하는,
    반도체 패키지.
  11. 제10항에 있어서,
    상기 도전 패드는,
    상기 전극 패턴의 상기 제1 경사의 상기 제1 및 제2 부분과 상기 리세스의 내벽 사이에 배치된,
    반도체 패키지.
  12. 제11항에 있어서,
    상기 도전 패드는 상기 절연층의 상기 제2층 상으로 돌출되는 부분을 포함하고,
    상기 도전 패드의 상기 돌출된 부분의 적어도 일부는 상기 절연층의 상기 제2층의 상면과 접촉하는,
    반도체 패키지.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 보강 부재는 유기물의 레진 내에 구비된 필러이고,
    상기 절연층의 상기 제2층은 상기 필러를 포함하지 않는 순수 레진층인,
    반도체 패키지.
  14. 제13항에 있어서,
    상기 절연층의 상기 제2층의 상면에는 제1 표면 거칠기가 부여되고,
    상기 절연층의 상기 제1층과 상기 제2층 사이의 계면에는 상기 제1 표면 거칠기와 다른 제2 표면 거칠기가 부여된,
    반도체 패키지.
  15. 제14항에 있어서,
    상기 계면에는 상기 절연층의 상기 제1층에 구비된 상기 필러의 입자 크기에 대응하는 상기 제2 표면 거칠기가 부여되는,
    반도체 패키지.
  16. 제14항에 있어서,
    상기 제1 표면 거칠기는 0.2㎛ 내지 1.5㎛의 범위의 중심선 평균 표면 거칠기(Ra)인,
    반도체 패키지.
  17. 제14항에 있어서,
    상기 리세스의 내벽은 제1 표면 거칠기보다 작은 제3 표면 거칠기를 가지는,
    반도체 패키지.
  18. 제17항에 있어서,
    상기 제2층의 상면에서의 라인별 중심선 평균 표면 거칠기의 편차는,
    상기 제1층과 상기 제2층 사이의 계면에서의 라인별 중심선 평균 표면 거칠기의 편차보다 작은,
    반도체 패키지.
  19. 제14항에 있어서,
    상기 절연층의 상기 제1층에는 서로 다른 입자 크기의 필러들이 구비되고,
    상기 제2층의 상면의 중심선 평균 표면 거칠기의 값은,
    상기 필러들의 입자 크기의 평균 값보다 작은,
    반도체 패키지.
  20. 제2항 내지 제12항 중 어느 한 항에 있어서,
    상기 절연층은,
    상기 제1층 아래에 배치되고 상기 제2층에 대응하는 물질을 포함하는 제3층을 포함하고,
    상기 전극부는 상기 절연층의 상기 제3층 하에 배치된 하부 전극 패턴을 포함하는,
    반도체 패키지.
  21. 제20항에 있어서,
    상기 하부 전극 패턴은,
    상기 제3층 하에 배치된 제1 금속층; 및
    상기 제1 금속층 하에 배치된 제2 금속층을 포함하고,
    상기 하부 전극 패턴의 상기 제1 금속층은,
    상기 절연층의 상기 제1층에 구비된 보강 부재와 접촉하지 않는,
    반도체 패키지.
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KR1020220117077A KR20240038358A (ko) 2022-09-16 2022-09-16 반도체 패키지

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