KR20240027289A - 반도체 패키지 - Google Patents

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KR20240027289A
KR20240027289A KR1020220105318A KR20220105318A KR20240027289A KR 20240027289 A KR20240027289 A KR 20240027289A KR 1020220105318 A KR1020220105318 A KR 1020220105318A KR 20220105318 A KR20220105318 A KR 20220105318A KR 20240027289 A KR20240027289 A KR 20240027289A
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김성민
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Abstract

실시 예에 따른 반도체 패키지는 절연층; 및 상기 절연층 상에 배치되고, 상면 및 상기 상면과 마주보는 하면을 포함하는 전극층을 포함하고, 상기 전극층은, 상기 상면과 상기 하면을 관통하는 복수의 관통 홀을 포함하고, 상기 절연층의 평면 면적에 대한 상기 관통 홀의 직경의 비율은, 0.0000825 내지 0.000147의 범위를 만족한다.
한편, 실시 예에 따른 반도체 패키지는 절연층; 및 상기 절연층 상에 배치되고, 상면 및 상기 상면과 마주보는 하면을 포함하는 전극층을 포함하고, 상기 전극층은, 상기 상면과 상기 하면을 관통하는 복수의 관통 홀을 포함하고, 상기 절연층의 평면 면적에 대한 상기 관통 홀의 평면 면적의 비율은, 0.00025905 내지 0.0004605의 범위를 만족한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
실시 예는 반도체 패키지에 관한 것으로, 특히 기판의 절연층과 전극층 사이의 밀착력을 개선할 수 있는 반도체 패키지에 관한 것이다.
전기/전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 반도체 패키지 기판에 더 많은 수의 반도체 소자를 배치하기 위한 기술들이 제안 및 연구되고 있다. 다만, 일반적인 반도체 패키지는 하나의 반도체 소자가 탑재되는 것을 기본으로 하기 때문에 원하는 성능을 얻는데 한계가 있다.
이에 따라, 최근에는 복수의 기판을 이용하여 다수의 반도체 소자를 배치한 반도체 패키지가 제공되고 있다. 이러한 반도체 패키지는 복수의 반도체 소자가 기판 상에서 상호 수평 방향 및/또는 수직 방향으로 연결되는 구조를 가진다. 이에 따라, 상기 반도체 패키지는 반도체 소자의 실장 면적을 효율적으로 사용하고, 반도체 소자 사이의 짧은 신호 전송 패스를 통해 고속 신호의 전송 가능한 장점이 있다.
이러한 장점으로 인해, 상기와 같은 반도체 패키지는 모바일 기기 등에 많이 적용되고 있다.
또한, 사물 인터넷(IoT:Internet of Things)을 제공하는 제품, 자율 주행차 및 고성능 서버 등에 적용되는 반도체 패키지는 고집적화 추세에 따라 반도체 소자의 개수 및/또는 각각의 반도체 소자의 사이즈가 커지거나, 반도체 소자의 기능적인 부분이 분할되면서 반도체 칩렛(Chiplet)으로 그 개념이 확장되고 있다.
이에 따라, 반도체 소자 및/또는 반도체 칩렛(Chiplet) 간 상호 통신이 중요해지고 있고, 이에 따라, 반도체 패키지의 기판과 반도체 소자 사이에 인터포저를 배치하는 추세이다.
인터포저는 반도체 소자 및/또는 반도체 칩렛(Chiplet) 간 상호 통신을 원활히 하거나, 또는 반도체 소자와 반도체 패키지 기판을 상호 연결하기 위해 반도체 소자에서 반도체 패키지로 향할수록 회로 패턴의 폭이나 너비를 점진적으로 증가시키는 재배선층의 기능을 함으로써, 반도체 소자의 회로 패턴에 비해 상대적으로 큰 회로 패턴을 갖는 반도체 패키지 기판과 반도체 소자 사이의 전기적 신호를 원활히 할 수 있는 기능을 할 수 있다.
인터포저는 복수의 반도체 소자 및/또는 반도체 칩렛(Chiplet)을 전체적으로 실장하기 위해 복수의 반도체 소자 및/또는 반도체 칩렛(Chiplet)의 전체 면적 이상의 면적을 가질 수도 있고, 또는 반도체 소자 및/또는 반도체 칩렛(Chiplet) 간 상호 연결을 위한 부분에만 배치될 수도 있다. 즉, 인터포저의 면적은 복수의 반도체 소자 및/또는 반도체 칩렛(Chiplet)의 개수가 증가함에 따라 같이 증가할 수도 있지만, 증가하지 않을 수도 있다. 그러나, 복수의 반도체 소자 및/또는 반도체 칩렛(Chiplet)의 개수가 증가함에 따라 상기 반도체 패키지의 기판의 면적은 증가하는 추세에 있다.
이에 따라, 반도체 패키지의 면적이 넓어질수록 전극층의 면적도 증가하고 있다. 이때, 상기 전극층의 면적이 증가하는 경우, 상기 전극층과 접촉하는 절연층에서 발생하는 가스가 충분히 배출되지 못하는 문제가 발생할 수 있다. 그리고, 상기 가스가 배출되지 못하는 경우, 상기 절연층 및/또는 전극층의 표면이 상기 가스로 인해 부풀어 오르는 문제가 발생할 수 있다. 그리고, 상기 절연층 및/또는 전극층이 부풀어 오르는 경우, 상기 절연층 및/또는 전극층이 다른 구성으로부터 박리되는 문제가 발생할 수 있다.
실시 예는 새로운 구조의 반도체 패키지를 제공한다.
또한, 실시 예는 절연층과 전극층 사이의 밀착력이 개선된 반도체 패키지를 제공한다.
또한, 실시 예는 가스 배출 특성을 향상시킬 수 있는 반도체 패키지를 제공한다.
또한, 실시 예는 기판의 면적에 대응하게 관통 홀의 직경을 결정할 수 있는 반도체 패키지를 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 반도체 패키지는 절연층; 및 상기 절연층 상에 배치되고, 상면 및 상기 상면과 마주보는 하면을 포함하는 전극층을 포함하고, 상기 전극층은, 상기 상면과 상기 하면을 관통하는 복수의 관통 홀을 포함하고, 상기 절연층의 평면 면적에 대한 상기 관통 홀의 직경의 비율은, 0.0000825 내지 0.000147의 범위를 만족한다.
한편, 실시 예에 따른 반도체 패키지는 절연층; 및 상기 절연층 상에 배치되고, 상면 및 상기 상면과 마주보는 하면을 포함하는 전극층을 포함하고, 상기 전극층은, 상기 상면과 상기 하면을 관통하는 복수의 관통 홀을 포함하고, 상기 절연층의 평면 면적에 대한 상기 관통 홀의 평면 면적의 비율은, 0.00025905 내지 0.0004605의 범위를 만족한다.
또한, 상기 절연층의 평면 면적은 1500mm2 내지 2000mm2이다.
또한, 상기 복수의 관통 홀 중 적어도 하나는 165㎛ 내지 220㎛의 직경을 가진다.
또한, 상기 복수의 관통 홀 중 적어도 하나의 평면 면적은 518.1㎛2 내지 690.8㎛2의 범위를 만족한다.
또한, 상기 전극층은, 상기 절연층 상에 배치되고, 수평 방향으로 상호 이격된 복수의 전극 패턴을 포함하고, 상기 복수 개의 관통 홀은, 상기 복수의 전극 패턴에 각각 구비된다.
또한, 상기 복수의 전극 패턴 사이의 이격 간격은 상기 관통 홀의 직경보다 작다.
또한, 상기 반도체 패키지는 상기 절연층을 관통하는 관통 전극을 더 포함하고, 상기 관통 전극의 폭은 상기 관통 홀의 직경과 다르다.
또한, 상기 관통 전극은 상기 절연층의 상면에서 하면을 향하여 폭이 점진적으로 변화하는 경사를 가지고, 상기 관통 홀의 직경은, 상기 관통 전극에서 가장 큰 폭을 가지는 영역의 폭보다 크다.
또한, 상기 관통 홀의 직경은 상기 관통 전극의 폭의 2.5배 이상이다.
또한, 상기 전극층에 구비된 상기 관통 홀은 상기 관통 전극과 수직으로 중첩되지 않는다.
또한, 상기 전극층은 상기 절연층의 복수의 층 중 최상측에 배치된 절연층 상에 배치되고, 상기 전극층의 상기 관통 홀은, 상기 절연층 상에 배치된 제1 레지스트층으로 채워진다.
또한, 상기 전극층은 상기 절연층의 제1층 상에 배치되고, 상기 전극층의 상기 관통 홀은, 상기 절연층의 상기 제1층 상에 배치된 상기 절연층의 제2층으로 채워진다.
또한, 상기 전극층은 상기 제1 레지스트층 상으로 돌출되는 적어도 하나의 돌출부를 포함하고, 상기 돌출부 상에 배치된 접속부를 포함한다.
또한, 상기 반도체 패키지는 상기 접속부 상에 배치된 인터포저를 포함하고, 상기 인터포저는 액티브 인터포저 및 패시브 인터포저 중 적어도 하나를 포함한다.
또한, 상기 반도체 패키지는 상기 접속부 상에 배치된 반도체 소자를 더 포함한다.
또한, 상기 비율은, 단일층의 전극층에 구비된 관통 홀에 대한 비율이다.
실시 예의 반도체 패키지는 절연층 및 상기 절연층 상에 배치된 전극층을 포함할 수 있다. 이때, 상기 전극층은 적어도 하나의 관통 홀을 포함할 수 있다. 즉, 상기 전극층은 수평 방향으로 이격된 복수의 전극 패턴을 포함할 수 있다. 그리고, 상기 관통 홀은 상기 복수의 전극 패턴 사이의 이격 공간과 다른 의미를 가질 수 있다. 즉, 상기 관통 홀은 각각의 전극 패턴의 상면 및 하면을 관통하는 관통 홀을 의미할 수 있다.
이를 통해, 실시 예는 상기 전극층에 구비된 관통 홀을 이용하여 상기 절연층에서 발생한 가스가 상기 전극층 상으로 잘 배출될 수 있도록 할 수 있다. 이를 통해, 실시 예는 상기 절연층 및/또는 상기 전극층이 상기 가스로 인해 부풀어오르는 것을 방지할 수 있다. 이에 따라, 실시 예는 복수의 절연층들 사이의 밀착력, 및 상기 절연층과 상기 전극층 사이의 밀착력을 향상시킬 수 있다. 이를 통해, 실시 예는 기판의 물리적 신뢰성을 향상시킬 수 있다.
또한, 실시 예의 상기 전극층에는 복수의 관통 홀이 구비된다. 이때, 상기 복수의 관통 홀 중 적어도 하나의 관통 홀의 직경은 상기 기판 및/또는 상기 절연층의 평면 면적을 기준으로 결정될 수 있다.
예를 들어, 상기 절연층의 평면 면적에 대한 상기 관통 홀의 직경의 비율은 0.0000825 내지 0.000147의 범위를 만족할 수 있다. 또한, 상기 절연층의 평면 면적에 대한 상기 관통 홀의 평면 면적의 비율은, 0.00025905 내지 0.0004605의 범위를 만족할 수 있다. 이때, 상기 절연층의 평면 면적은 1500mm2 내지 2000mm2일 수 있다. 또한, 상기 복수의 관통 홀 중 적어도 하나는 165㎛ 내지 220㎛의 직경을 가질 수 있다. 또한, 상기 복수의 관통 홀 중 적어도 하나의 평면 면적은 518.1㎛2 내지 690.8㎛2의 범위를 만족할 수 있다. 그리고, 실시 예는 상기 전극층에 구비된 복수의 관통 홀 중 적어도 하나의 관통 홀의 직경이 165㎛ 이상을 가지도록 한다. 이때, 상기 전극층에 구비된 복수의 관통 홀 중 적어도 하나의 관통 홀의 직경은 165㎛ 이상일 수 있다. 즉, 상기 관통 홀이 가지는 직경이 165㎛보다 작을 경우, 상기와 같은 평면 면적을 가지는 절연층에서 발생한 가스가 상기 전극층의 상측으로 잘 배출되지 못할 수 있다. 그리고 상기 가스가 배출되지 못할 경우, 상기 전극층 및/또는 절연층이 부풀어오름에 따라 밀착력이 저하 문제가 발생할 수 있다. 따라서, 실시 예는 상기 복수의 관통 홀 중 적어도 하나의 관통 홀이 165㎛ 이상의 직경을 가지도록 하여, 상기 절연층에서 발생한 가스가 잘 배출되도록 할 수 있고, 이에 따른 물리적 특성을 더욱 향상시킬 수 있다.
또한, 상기 관통 홀의 직경은 220㎛ 이하일 수 있다. 바람직하게, 상기 관통 홀의 직경이 220㎛를 초과하면, 복수의 전극층들 사이의 임피던스 특성이 변화하는 문제가 발생할 수 있다. 또한, 상기 관통 홀의 직경이 220㎛를 초과하면, 상기 전극층의 밀도 및/또는 면적이 감소하고, 이에 의해 기판 및 반도체 패키지가 특정 방향으로 크게 휘어지는 문제가 발생할 수 있다. 이에 따라, 실시 예는 상기 관통 홀의 직경이 220㎛ 이하를 가지도록 하여, 상기 복수의 전극층들 사이의 임피던스 특성이 변화되지 않도록 하면서 상기 기판 및 반도체 패키지의 강성을 향상시킬 수 있다.
또한, 상기 전극층의 관통 홀은 상기 절연층을 관통하는 관통 전극과 수직으로 중첩되지 않을 수 있다. 즉, 상기 관통 전극은 상기 전극층과 직접 연결되는 관통 전극을 의미할 수 있다. 그리고, 상기 전극층과 직접 연결되는 관통 전극은 상기 관통 홀과 수직으로 중첩되지 않을 수 있다. 따라서, 실시 예는 상기 관통 전극의 전기적 신호 전달 특성을 저하시키지 않으면서 상기 절연층에서 발생한 가스가 잘 배출되도록 할 수 있다.
또한, 상기 전극층의 관통 홀은 상기 관통 전극에서 가장 큰 폭을 가지는 영역의 폭보다 클 수 있다. 이를 통해, 실시 예는 상기 전극층의 관통 홀에 의한 가스 배출 특성을 더욱 향상시킬 수 있다.
도 1a는 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1b는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1c는 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1d는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1e는 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1f는 제6 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1g는 제7 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 3은 도 2의 회로 기판 중 일부 층을 나타낸 평면도이다.
도 4는 도 3의 평면도에서 관통 전극과 관통 홀의 관계를 설명하기 위한 평면도이다.
도 5 및 6은 비교 예 및 실시 예의 회로 기판의 밀착력 특성을 설명하기 위한 도면이다.
도 7은 도 3의 회로 기판의 변형 예를 설명하기 위한 평면도이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.
-전자 디바이스-
실시 예의 설명에 앞서, 실시 예의 반도체 패키지가 적용되는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지에는 다양한 반도체 소자가 실장될 수 있다.
상기 반도체 소자는 능동소자 및/또는 수동소자를 포함할 수 있다. 능동소자는 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC) 형태의 반도체칩일 수 있다. 반도체 소자는 로직 칩, 메모리칩 등일 수 있다. 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 애플리케이션 프로세서(AP) 칩이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다.
메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
또한, 상기 전자 디바이스는 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 차량, 고성능 서버, 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
이하에서는 실시 예에 따른 회로 기판을 포함하는 반도체 패키지에 대해 설명하기로 한다. 실시 예의 반도체 패키지는 추후 설명될 회로 기판을 포함한 다양한 패키지 구조를 가질 수 있다.
그리고 일 실시 예에서의 상기 회로 기판은 이하에서 설명되는 제1 기판일 수 있다.
또한, 다른 실시 예에서의 상기 회로 기판은 이하에서 설명되는 제2 기판일 수 있다.
도 1a는 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1b는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1c는 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1d는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1e는 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1f는 제6 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1g는 제7 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1a를 참조하면, 제1 실시 예의 반도체 패키지는 제1 기판(1100), 제2 기판(1200) 및 반도체 소자(1300)를 포함할 수 있다.
상기 제1 기판(1100)은 패키지 기판을 의미할 수 있다.
예를 들어, 상기 제1 기판(1100)은 적어도 하나의 외부 기판이 결합되는 공간을 제공할 수 있다. 상기 외부 기판은 상기 제1 기판(1100) 상에 결합되는 제2 기판(1200)을 의미할 수 있다. 또한, 상기 외부 기판은 상기 제1 기판(1100)의 하부에 결합되는 전자 디바이스에 포함된 메인 보드를 의미할 수 있다.
또한, 도면상에 도시하지는 않았지만, 상기 제1 기판(1100)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다.
상기 제1 기판(1100)은 적어도 하나의 절연층, 상기 적어도 하나의 절연층에 배치된 전극, 및 상기 적어도 하나의 절연층을 관통하는 관통 전극을 포함할 수 있다.
상기 제1 기판(1100) 상에는 제2 기판(1200)이 배치될 수 있다.
상기 제2 기판(1200)은 인터포저일 수 있다. 예를 들어, 상기 제2 기판(1200)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다. 상기 제2 기판(1200)은 상기 적어도 하나의 반도체 소자(1300)와 연결될 수 있다. 예를 들어, 제2 기판(1200)은 제1 반도체 소자(1310) 및 제2 반도체 소자(1320)가 실장되는 공간을 제공할 수 있다. 상기 제2 기판(1200)은 상기 제1 반도체 소자(1310)와 제2 반도체 소자(1320) 사이를 전기적으로 연결하면서, 상기 제1 및 제2 반도체 소자(1310, 1320)와 상기 제1 기판(1100) 사이를 전기적으로 연결할 수 있다. 즉, 상기 제2 기판(1200)은 복수의 반도체 소자 사이의 수평적 연결 기능 및 반도체 소자와 패키지 기판 사이의 수직적 연결 기능을 할 수 있다.
도 1a에서는 상기 제2 기판(1200) 상에 2개의 반도체 소자(1310, 1320)가 배치되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 기판(1200) 상에는 1개의 반도체 소자가 배치될 수 있고, 이와 다르게 3개 이상의 반도체 소자가 배치될 수 있다.
제2 기판(1200)은 상기 적어도 하나 이상의 반도체 소자(1300)와 상기 제1 기판(1100) 사이에 배치될 수 있다.
일 실시 예에서, 상기 제2 기판(1200)은 반도체 소자 기능을 하는 액티브 인터포저일 수 있다. 상기 제2 기판(1200)이 반도체 소자 기능을 하는 경우, 실시 예의 반도체 패키지는 상기 제1 기판(1100) 상에 수직 방향으로의 적층 구조를 가지고 복수의 로직 칩의 기능을 가질 수 있다. 로직 칩의 기능을 가질 수 있다는 것은, 능동 소자 및 수동 소자의 기능을 가질 수 있음을 의미할 수 있다. 능동 소자의 경우 수동 소자와 다르게 전류와 전압의 특성이 선형적이지 않을 수 있고, 액티브 인터포저의 경우 능동 소자의 기능을 가질 수 있다. 또한, 액티브 인터포저는 해당 로직 칩의 기능을 하면서, 이의 상부에 배치된 제2 로직 칩과 상기 제1 기판(1100) 사이의 신호 전달 기능을 수행할 수 있다.
다른 실시 예에 따르면, 상기 제2 기판(1200)은 패시브 인터포져일 수 있다. 예를 들어, 상기 제2 기판(1200)은 상기 반도체 소자(1300)와 상기 제1 기판(1100) 사이에서의 신호 중계 기능을 할 수 있고, 저항, 캐패시터, 인덕터 등의 패시브 소자 기능을 가질 수 있다. 예를 들어, 상기 반도체 소자(1300)는 5G, 사물인터넷(IOT, Internet of Things), 화질 증가, 통신 속도 증가 등의 이유로 단자의 개수가 점차 증가하고 있다. 즉 상기 반도체 소자(1300)에 구비되는 단자의 개수가 증가하고, 이에 의해 단자의 폭이나 복수의 단자들 사이의 간격이 감소하고 있다. 이때, 상기 제1 기판(1100)은 전자 디바이스의 메인 보드와 연결될 수 있다. 이에 따라, 상기 제1 기판(1100)에 구비된 전극들이 상기 반도체 소자(1300) 및 상기 메인 보드와 각각 연결되기 위한 폭 및 간격을 가지기 위해서는 상기 제1 기판(1100)의 두께가 증가하거나, 상기 제1 기판(1100)의 층 구조가 복잡해지는 문제가 있다. 따라서, 제1 실시 예는 상기 제1 기판(1100)과 상기 반도체 소자(1300)에 제2 기판(1200)을 배치할 수 있다. 그리고 상기 제2 기판(1200)은 상기 반도체 소자(1300)의 단자에 대응하는 미세 폭 및 간격을 가지는 전극을 포함할 수 있다.
상기 반도체 소자(1300)는 로직 칩, 메모리칩 등일 수 있다. 상기 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 AP 이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다. 그리고 상기 메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 제1 실시 예의 반도체 패키지는 접속부를 포함할 수 있다.
예를 들어, 반도체 패키지는 제1 기판(1100)과 상기 제2 기판(1200) 사이에 배치되는 제1 접속부(1410)를 포함할 수 있다. 상기 제1 접속부(1410)는 상기 제1 기판(1100)에 상기 제2 기판(1200)을 결합시키면서 이들 사이를 전기적으로 연결할 수 있다.
예를 들어, 반도체 패키지는 제2 기판(1200)과 반도체 소자(1300) 사이에 배치되는 제2 접속부(1420)를 포함할 수 있다. 상기 제2 접속부(1420)는 상기 제2 기판(1200) 상에 상기 반도체 소자(1300)를 결합시키면서 이들 사이를 전기적으로 연결할 수 있다.
반도체 패키지는 제1 기판(1100)의 하면에 배치된 제3 접속부(1430)를 포함할 수 있다. 상기 제3 접속부(1430)는 상기 제1 기판(1100)을 메인 보드에 결합시키면서, 이들 사이를 전기적으로 연결할 수 있다.
이때, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 와이어 본딩, 솔더 본딩, 메탈 간 다이렉트 본딩 중 적어도 하나의 본딩 방식을 이용하여 복수의 구성 요소 사이를 전기적으로 연결할 수 있다. 즉, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 복수의 구성 요소를 전기적으로 연결하는 기능을 갖기 때문에, 메탈 간 다이렉트 본딩을 이용할 경우 반도체 패키지는 솔더나 와이어가 아닌, 전기적으로 연결되는 부분으로 이해될 수 있다.
상기 와이어 본딩 방식은 금(Au) 등의 도선을 이용하여 복수의 구성 요소 사이를 전기적으로 연결하는 것을 의미할 수 있다. 또한, 상기 솔더 본딩 방식은 Sn, Ag, Cu 중 적어도 하나를 포함하는 물질을 이용하여 복수의 구성요소 사이를 전기적으로 연결할 수 있다. 또한, 메탈 간 다이렉트 본딩 방식은 솔더, 와이어, 전도성 접착제 등의 부재 없이, 복수의 구성 요소 사이에 열과 압력을 인가하여 재결정화하고, 이를 통해 복수의 구성요소 사이를 직접 결합시키는 것을 의미할 수 있다. 그리고 메탈 간 다이렉트 본딩 방식은 상기 제2 접속부(1420)에 의한 본딩 방식을 의미할 수 있다. 이 경우, 상기 제2 접속부(1420)는 상기 재결정화에 의해 복수의 구성요소 사이에 형성되는 금속층을 의미할 수 있다.
구체적으로, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 열 압착(Thermal Compression) 본딩 방식에 의해 복수의 구성을 서로 결합시킬 수 있다. 상기 열 압착 본딩 방식은 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)에 열과 압력을 가하여 복수의 구성 사이를 직접 결합시키는 방식을 의미할 수 있다.
이때, 상기 제1 기판(1100) 및 제2 기판(1200) 중 적어도 하나에서, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)가 배치되는 전극에는 돌출부가 배치될 수 있다. 상기 돌출부는 상기 제1 기판(1100) 또는 제2 기판(1200)에서 외측 방향을 향하여 돌출될 수 있다.
상기 돌출부는 범프(bump)라고 할 수 있다. 상기 돌출부는 포스트(post)라고도 할 수 있다. 상기 돌출부는 필라(pillar)라고도 할 수 있다. 바람직하게, 상기 돌출부는 제2 기판(1200)의 전극 중 상기 반도체 소자(1300)와의 결합을 위한 제2 접속부(1420)가 배치된 전극을 의미할 수 있다. 즉, 상기 반도체 소자(1300)의 단자들의 피치가 미세화되면서, 솔더 등의 전도성 접착제에 의해 상기 반도체 소자(1300)의 복수의 단자와 각각 연결되는 복수의 제2 접속부(1420) 간의 단락이 발생할 수 있다. 따라서, 실시 예는 상기 제2 접속부(1420)의 볼륨을 줄이기 위해 열 압착 본딩(Thermal Compression Bonding)을 진행할 수 있다. 이에 따라, 실시 예는, 정합도, 확산력, 및 솔더 등의 전도성 접착제와 돌출부 사이에 형성되는 금속간 화합물(Inter Metallic Compound, IMC)이 인터포저 및/또는 기판으로 확산되는 것을 방지하는 확산 방지력 확보를 위해 상기 제2 접속부(1420)가 배치되는 상기 제2 기판(1200)의 전극에 돌출부가 포함되도록 할 수 있다
한편, 도 1b를 참조하면, 제2 실시 예의 반도체 패키지는 상기 제2 기판(1200)에 연결 부재(1210)가 배치되는 점에서 제1 실시 예의 반도체 패키지와 차이를 가질 수 있다. 상기 연결 부재(1210)는 브리지 기판이라고 할 수 있다. 예를 들어, 상기 연결 부재(1210)는 재배선층을 포함할 수 있다. 연결 부재(1210)는 복수의 반도체 소자를 수평적으로 서로 전기적 연결을 하는 기능을 할 수 있다. 예시적으로, 일반적으로 반도체 소자가 가져야 할 면적이 너무 크기 때문에 상기 연결 부재(1210)는 재배선층을 포함할 수 있다. 반도체 패키지와 반도체 소자는 회로 패턴의 폭이나 너비 등이 서로 큰 차이를 가지기 때문에, 전기적 접속을 위한 회로 패턴의 완충 역할이 필요하다. 완충 역할은 반도체 패키지의 회로 패턴의 폭이나 너비 등의 크기와 반도체 소자의 회로 패턴의 폭이나 너비 등의 크기의 중간 크기를 갖도록 하는 것을 의미할 수 있고, 재배선층은 상기 완충 역할을 하는 기능을 포함할 수 있다.
일 실시 예에서, 연결 부재(1210)는 실리콘 브리지일 수 있다. 즉, 상기 연결 부재(1210)는 실리콘 기판과 상기 실리콘 기판 상에 배치되는 재배선층을 포함할 수 있다.
다른 실시 예에서, 상기 연결 부재(1210)는 유기 브리지일 수 있다. 예를 들어, 상기 연결 부재(1210)는 유기물을 포함할 수 있다. 예를 들어, 상기 연결 부재(1210)는 상기 실리콘 기판 대신에 유기물을 포함하는 유기 기판을 포함할 수 있다.
상기 연결 부재(1210)는 상기 제2 기판(1200) 내에 매립될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 연결 부재(1210)는 상기 제2 기판(1200) 상에 돌출되는 구조를 가지고 배치될 수 있다.
또한, 상기 제2 기판(1200)은 캐비티를 포함할 수 있고, 상기 연결 부재(1210)는 상기 제2 기판(1200)의 상기 캐비티 내에 배치될 수 있다.
상기 연결 부재(1210)는 상기 제2 기판(1200) 상에 배치되는 복수의 반도체 소자 사이를 수평적으로 연결할 수 있다.
도 1c를 참조하면, 제3 실시 예의 반도체 패키지는 제2 기판(1200) 및 반도체 소자(1300)를 포함할 수 있다. 이때, 제3 실시 예의 반도체 패키지는 제2 실시 예의 반도체 패키지 대비 제1 기판(1100)이 생략된 구조를 가질 수 있다.
즉, 제3 실시 예의 제2 기판(1200)은 인터포저 기능을 하면서 패키지 기판의 기능을 할 수 있다.
상기 제2 기판(1200)의 하면에 배치된 제1 접속부(1410)는 전자 디바이스의 메인 보드에 상기 제2 기판(1200)을 결합시킬 수 있다.
도 1d를 참조하면, 제4 실시 예의 반도체 패키지는 제1 기판(1100) 및 반도체 소자(1300)를 포함할 수 있다.
이때, 제4 실시 예의 반도체 패키지는 제2 실시 예의 반도체 패키지 대비 제2 기판(1200)이 생략된 구조를 가질 수 있다.
즉, 제4 실시 예의 제1 기판(1100)은 패키지 기판 기능을 하면서, 상기 반도체 소자(1300)와 메인 보드 사이를 연결하는 기능을 할 수 있다. 이를 위해, 제1 기판(1100)에는 복수의 반도체 소자 사이를 연결하기 위한 연결 부재(1110)를 포함할 수 있다. 상기 연결 부재(1110)는 복수의 반도체 소자 사이를 연결하는 실리콘 브리지 또는 유기물 브리지일 수 있다.
도 1e를 참조하면, 제5 실시 예의 반도체 패키지는 제4 실시 예의 반도체 패키지 대비, 제3 반도체 소자(1330)를 더 포함할 수 있다.
이를 위해, 제1 기판(1100)의 하면에는 제4 접속부(1440)가 배치될 수 있다.
그리고, 상기 제4 접속부(1400)에는 제3 반도체 소자(1330)가 배치될 수 있다. 즉, 제5 실시 예의 반도체 패키지는 상측 및 하측에 각각 반도체 소자가 실장되는 구조를 가질 수 있다.
이때, 상기 제3 반도체 소자(1330)는 도 1c의 반도체 패키지에서, 제2 기판(1200)의 하면에 배치된 구조를 가질 수도 있을 것이다.
도 1f를 참조하면, 제6 실시 예의 반도체 패키지는 제1 기판(1100)을 포함할 수 있다. 상기 제1 기판(1100) 상에는 제1 반도체 소자(1310)가 배치될 수 있다. 이를 위해, 상기 제1 기판(1100)과 상기 제1 반도체 소자(1310) 사이에는 제1 접속부(1410)가 배치될 수 있다.
또한, 상기 제1 기판(1100)은 도전성 결합부(1450)를 포함할 수 있다. 상기 도전성 결합부(1450)는 상기 제1 기판(1100)에서 제2 반도체 소자(1320)를 향하여 더 돌출될 수 있다. 상기 도전성 결합부(1450)는 범프라고 할 수 있고, 이와 다르게 포스트라고도 할 수 있다. 상기 도전성 결합부(1450)는 상기 제1 기판(1100)의 최상측에 배치된 전극 상에 돌출된 구조를 가지고 배치될 수 있다.
상기 도전성 결합부(1450) 상에는 제2 반도체 소자(1320)가 배치될 수 있다. 이때, 상기 제2 반도체 소자(1320)는 상기 도전성 결합부(1450)를 통해 상기 제1 기판(1100)과 연결될 수 있다. 또한, 상기 제1 반도체 소자(1310)와 상기 제2 반도체 소자(1320) 상에는 제2 접속부(1420)가 배치될 수 있다.
이에 따라, 상기 제2 반도체 소자(1320)는 상기 제2 접속부(1420)를 통해 상기 제1 반도체 소자(1310)와 전기적으로 연결될 수 있다.
즉, 제2 반도체 소자(1320)는 도전성 결합부(1450)을 통해 제1 기판(1100)과 연결되면서, 상기 제2 접속부(1420)를 통해 상기 제1 반도체 소자(1310)와도 연결될 수 있다.
이때, 상기 제2 반도체 소자(1320)는 상기 도전성 결합부(1450)을 통해 전원신호 및/또는 전력을 공급받을 수 있다. 또한, 상기 제2 반도체 소자(1320)는 상기 제2 접속부(1420)를 통해 상기 제1 반도체 소자(1310)와 통신 신호를 주고받을 수 있다.
제6 실시 예의 반도체 패키지는 도전성 결합부(1450)를 통해 상기 제2 반도체 소자(1320)에 전원신호 및/또는 전력을 공급함으로써, 상기 제2 반도체 소자(1320)의 구동을 위한 충분한 전력의 제공이나, 전원 동작의 원활한 제어가 가능할 수 있다.
이에 따라, 실시 예는 상기 제2 반도체 소자(1320)의 구동 특성을 향상시킬 수 있다. 즉, 실시 예는 제2 반도체 소자(1320)에 제공되는 전력이 부족해지는 문제를 해결할 수 있다. 나아가, 실시 예는 상기 제2 반도체 소자(1320)의 전원 신호, 전력 및 통신 신호 중 적어도 하나가 상기 도전성 결합부(1450)와 제2 접속부(1420)를 통해 서로 다른 경로를 통해 제공되도록 할 수 있다. 이를 통해, 실시 예는 상기 전원 신호에 의해 상기 통신 신호의 손실이 발생하는 문제를 해결할 수 있다. 예를 들어, 실시 예는 전원 신호의 통신 신호 사이의 상호 간섭을 최소화할 수 있다.
한편, 제6 실시 예에서의 상기 제2 반도체 소자(1320)는 복수의 패키지 기판이 적층된 형태인 POP(Package On Package) 구조를 가지고 제1 기판(1100) 상에 배치될 수 있다. 예를 들어, 상기 제2 반도체 소자(1320)는 메모리 칩을 포함하는 메모리 패키지일 수 있다. 그리고 상기 메모리 패키지는 상기 도전성 결합부(1450) 상에 결합될 수 있다. 이때, 상기 메모리 패키지는 상기 제1 반도체 소자(1310)와는 연결되지 않을 수 있다.
도 1g를 참조하면, 제7 실시 예의 반도체 패키지는 제1 기판(1100), 제1 접속부(1410), 제1 접속부(1410), 반도체 소자(1300) 및 제3 접속부(1430)를 포함할 수 있다.
이때, 제7 실시 예의 반도체 패키지는 제4 실시 예의 반도체 패키지 대비 연결 부재(1110)가 생략되면서 상기 제1 기판(1100)이 복수의 기판층을 포함하는 점에서 차이를 가질 수 있다.
상기 제1 기판(1100)은 복수의 기판층을 포함할 수 있다. 예를 들어, 제1 기판(1100)은 패키지 기판에 대응하는 제1 기판층(1100A)과 연결 부재에 대응되는 제2 기판층(1100B)을 포함할 수 있다.
다시 말해서, 제7 실시 예의 반도체 패키지는 도 1a에 개시된 제1 기판(패키지 기판, 1100)과 제2 기판(인터포저, 1200)가 일체로 형성된 제1 기판층(1100A) 및 제2 기판층(1100B)을 포함할 수 있다. 상기 제2 기판층(1100B)의 절연층의 물질은 제1 기판층(1100A)의 절연층의 물질과 다를 수 있다. 예를 들어, 제2 기판층(1100B)의 절연층의 물질은 광경화성 물질을 포함할 수 있다. 예를 들어, 상기 제2 기판층(1100B)은 PID(Photo Imageable Dielectric)일 수 있다. 그리고 상기 제2 기판층(1100B)은 광경화성 물질을 포함함에 따라 전극의 미세화가 가능할 수 있다. 따라서, 제7 실시 예는 제1 기판층(1100A) 상에 광 경화성 물질의 절연층을 순차적으로 적층하고, 상기 광 경화성 물질의 절연층 상에 미세화된 전극을 형성하는 것에 의해 제2 기판층(1100B)을 형성할 수 있다. 이를 통해 상기 제2 기판(1100B)은 미세화된 전극을 포함하는 재배선층 기능을 포함할 수 있고, 복수의 반도체 소자(1310, 1320)을 수평적으로 연결하는 기능을 포함할 수 있다.
실시 예의 회로 기판의 설명에 앞서, 이하에서 설명되는 회로 기판은 이전의 반도체 패키지에 포함된 복수의 기판 중 어느 하나의 기판을 의미할 수 있다. 예를 들어, 이하에서 설명되는 회로 기판은 제1 내지 제7 실시 예의 반도체 패키지에 구비된 제1 기판(1100) 및 제2 기판(1200) 중 어느 하나를 의미할 수 있다.
도 2는 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 3은 도 2의 회로 기판 중 일부 층을 나타낸 평면도이고, 도 4는 도 3의 평면도에서 관통 전극과 관통 홀의 관계를 설명하기 위한 평면도이며, 도 5 및 6은 비교 예 및 실시 예의 회로 기판의 밀착력 특성을 설명하기 위한 도면이고, 도 7은 도 3의 회로 기판의 변형 예를 설명하기 위한 평면도이다.
이하에서는 도 2 내지 7을 참조하여 실시 예에 따른 회로 기판을 구체적으로 설명한다.
도 2를 참조하면, 실시 예에 따른 기판(100)은 절연층(110), 제1 레지스트층(116), 제2 레지스트층(117), 전극층(120), 관통 전극(130) 및 절연 부재(140)를 포함할 수 있다.
상기 기판(100)의 절연층(110)은 적어도 1층 이상의 층 구조를 가질 수 있다. 바람직하게, 상기 기판(100)의 절연층(110)은 복수의 적층 구조를 가질 수 있다. 적층 구조는 관통 전극(130)에 의해 구분될 수 있고, 상기 관통 전극(130)과 전극층(120)의 폭의 차이로 구분될 수 있다.
즉, 상기 전극층(120)의 하면의 폭은 상기 관통 전극(130)의 상면의 폭보다 큰 폭을 가질 수 있고, 이를 통해 적층 구조를 구분할 수 있다. 상술한 적층 구조를 통해 실시 예의 기판(100)은 적어도 하나의 반도체 소자, 및/또는 제2 기판을 메인 보드와 전기적으로 효율적 연결할 수 있다.
이때, 도 2에서의 상기 기판(100)의 절연층(110)은 5층 구조를 가지는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 상기 기판(100)의 절연층(110)은 4층 이하의 층수를 가질 수 있고, 6층 이상의 층수를 가질 수도 있을 것이다.
상기 기판(100)의 절연층(110)이 복수의 층 구조를 가지는 경우, 상기 기판(100)의 복수의 절연층은 서로 동일한 절연물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 기판(100)의 복수의 절연층 중 적어도 하나의 절연층은 적어도 다른 하나의 절연층과는 다른 절연물질을 포함할 수 있다.
상기 기판(100)의 절연층(110)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 기판(100)의 절연층(110)은 유리 또는 플라스틱을 포함할 수 있다. 예를 들어, 상기 기판(100)의 절연층(110)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함할 수 있다. 예를 들어, 기판(100)의 절연층(110)은 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함할 수 있다. 예를 들어, 기판(100)의 절연층(110)은 사파이어를 포함할 수 있다. 예를 들어, 기판(100)의 절연층(110)은 광등방성 필름을 포함할 수 있다. 예를 들어, 기판(100)의 절연층(110)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA)를 포함할 수 있다. 예를 들어, 상기 기판(100)의 절연층(110)은 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 기판(100)의 절연층(110)은 열경화성 수지 또는 열가소성 수지에 실리카 또는 알루미나의 무기 필러가 배치된 구조를 가질 수 있다.
상기 절연층(110)은 서로 다른 복수의 절연 재료를 적층한 구조를 가질 수 있고, 예시적인 배치 구조에 대해 보다 구체적으로 설명하면 다음과 같다.
일 실시 예에서 절연층은 보강 부재를 포함하는 코어층에 대응하는 제1층을 포함할 수 있다. 여기에서, 코어층은 보강 부재를 포함하면서, 이의 수직 방향으로의 두께가 100㎛를 초과하는 절연층을 의미할 수 있다. 또한, 상기 절연층은 상기 코어층의 상부 및 하부에 각각 배치되고 보강 부재를 포함하지 않는 복수의 제2층을 포함할 수 있다. 이 경우, 상기 기판(100)은 코어기판일 수 있다. 상기 보강 부재는 강화 섬유 또는 유리 섬유라고도 할 수 있다.
상기 보강 부재는 상기 절연층의 수평 방향을 따라 연장된 유리 섬유 (Glass fiber) 물질을 의미할 수 있고, 서로 이격된 무기물 필러와는 다른 의미를 가질 수 있다. 즉, 제1층의 보강 부재는 제2층의 필러와 수평 방향을 따라 서로 다른 길이나 너비를 가질 수 있다. 예시적으로, 유리 섬유는 제1층의 폭 이상의 폭을 갖도록 연장될 수 있다. 여기에서, 제1층의 폭 이상의 폭을 갖는 의미는 유리 섬유가 수평 방향으로 구부러진 형상을 가지고 배치될 수 있음을 의미할 수 있다. 또한, 제2층이 필러를 포함하더라도 제1층의 유리 섬유보다 휨 등의 문제를 방지하는 효과가 크지 않기 때문에, 보강 부재는 제2층의 필러와 구분하여 설명한다.
다른 실시 예에서, 상기 기판(100)의 절연층(110)은 코어층을 포함하지 않는 코어리스 기판일 수 있다. 예를 들어, 상기 기판(100)의 절연층(110)은 우수한 가공성, 기판(100)의 슬림화가 가능하고, 상기 기판(100)의 전극층(120)의 미세화가 가능한 보강 부재를 포함하지 않는 유기 물질을 포함할 수 있다. 예를 들어, 상기 기판(100)의 절연층(110)은 예시적으로 아지노모토사에서 출시하는 제품인 ABF(Ajinomoto Build-up Film)을 이용할 수 있고, FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다. 예를 들어, 상기 절연층(110)은 ABF로 구성된 복수의 층들을 포함할 수 있다.
이때, 상기 기판(100)의 절연층(110)이 보강 부재를 포함하지 않는 ABF로만 구성되는 경우, 상기 기판(100)의 휨 특성이 저하될 수 있다. 따라서, 상기 기판(100)의 절연층(110)은 ABF(Ajinomoto Build-up Film)로 구성되면서, 상기 기판(100)의 복수의 절연층을 구성하는 ABF 중 적어도 하나의 ABF에는 휨 특성을 향상시킬 수 있는 보강 부재가 포함될 수 있다.
예를 들어, 상기 기판(100)의 절연층(110)은 수지 및 필러를 포함하는 제1 ABF로 구성된 제1층을 포함할 수 있다. 또한, 상기 기판(100)의 절연층(110)은 상기 제1 ABF에 보강 부재가 더 포함된 제2 ABF로 구성된 층을 포함한다. 이때, 상기 제2 ABF에 포함된 보강 부재는 GCP(Glass Core Primer) 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
상기 기판(100)의 절연층(110)의 상기 보강 부재를 포함하지 않는 층은 10㎛ 내지 40㎛의 범위의 두께를 가질 수 있다. 바람직하게, 상기 기판(100)의 절연층(110)의 상기 보강 부재를 포함하지 않는 층은 15㎛ 내지 35㎛의 범위의 두께를 만족할 수 있다. 더욱 바람직하게, 상기 기판(100)의 절연층(110)의 상기 보강 부재를 포함하지 않는 층은 18㎛ 내지 32㎛의 범위의 두께를 만족할 수 있다. 상기 기판(100)의 절연층(110)의 상기 보강 부재를 포함하지 않는 층의 두께가 10㎛ 미만이면, 상기 기판(100)의 휨 특성이 저하될 수 있다. 또한, 상기 기판(100)의 절연층(110)의 상기 보강 부재를 포함하지 않는 층의 두께가 10㎛ 미만이면, 상기 기판(100)의 전극층(120)이 안정적으로 보호되지 못하고, 이에 의해 전기적 신뢰성이 저하될 수 있다. 또한, 상기 기판(100)의 절연층(110)의 상기 보강 부재를 포함하지 않는 층의 두께가 40㎛를 초과하면, 상기 기판(100)의 전체적인 두께가 증가하고, 이에 따라 반도체 패키지의 두께가 증가할 수 있다. 또한, 상기 기판(100)의 절연층(110)의 상기 보강 부재를 포함하지 않는 층의 두께가 40㎛를 초과하면, 상기 기판(100)의 전극층(120)의 미세화가 어려울 수 있다.
상기 두께는 서로 다른 층에 배치된 전극층들 사이의 기판 수직 방향으로의 거리에 대응할 수 있다. 즉, 두께는 상기 기판(100)의 상면에서 하면을 향하는 방향, 또는 하면에서 상면을 향하는 방향으로의 길이를 의미할 수 있고, 기판 수직 방향의 길이를 의미할 수 있다. 여기서, 상면은 각 구성요소에서 상기 수직 방향을 따라 가장 높은 위치를 의미할 수 있고, 하면은 각 구성요소에서 상기 수직 방향을 따라 가장 낮은 위치를 의미할 수 있다. 그리고 이의 위치는 서로 반대로 지칭될 수 있다.
한편, 실시 예의 반도체 패키지는 상기 기판(100)의 상면에 배치된 제1 레지스트층(116)을 포함할 수 있다. 또한, 반도체 패키지는 기판(100)의 하면에 배치된 제2 레지스트층(117)을 포함할 수 있다. 상기 제1 레지스트층(116) 및 제2 레지스트층(117)은 기판(100)의 상기 절연층(110) 이외의 다른 '절연층'을 의미할 수 있다. 이 경우, 상기 절연층(110)은 '제1 절연층'이라 할 수 있고, 상기 제1 레지스트층(116)은 '제2 절연층'이라 할 수 있으며, 상기 제2 레지스트층(117)은 '제3 절연층'이라고 할 수 있다.
이때, 상기 기판(100)의 상면은 절연층(110)의 상면을 의미할 수 있고, 보다 구체적으로 상기 기판(100)의 상면은 복수의 절연층 중에서 최상측에 배치된 절연층의 상면을 의미할 수 있다. 상기 기판(100)의 하면은 절연층(110)의 하면을 의미할 수 있고, 보다 구체적으로 상기 기판(100)의 하면은 상기 복수의 절연층 중에서 최하측에 배치된 절연층의 하면을 의미할 수 있다.
상기 제1 레지스트층(116) 및 제2 레지스트층(117)은 상기 기판(100)의 상면 및 하면을 보호하는 기능을 할 수 있다. 이에 따라, 상기 제1 레지스트층(116) 및 제2 레지스트층(117)은 기능적으로 각각 제1 보호층 및 제2 보호층이라고 할 수 있다.
상기 제1 레지스트층(116) 및 제2 레지스트층(117)은 유기 고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 상기 제1 레지스트층(116) 및 제2 레지스트층(117)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 상기 제1 레지스트층(116) 및 제2 레지스트층(117)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 상기 제1 레지스트층(116) 및 제2 레지스트층(117)은 포토 솔더 레지스트층, 커버-레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.
예시적으로, 전극층(120)의 돌출부(125)와 반도체 소자가 솔더를 통해 결합되는 경우, 솔더와 솔더 레지스트층은 서로 젖음성이 좋지 않고, 이에 의해 솔더가 복수의 돌출부(125) 중 서로 인접한 2개의 돌출부 사이의 전기적 단락이 발생하는 문제를 방지할 수 있다.
상기 제1 레지스트층(116) 및 제2 레지스트층(117)의 각각의 두께는 1㎛ 내지 20㎛일 수 있다. 상기 제1 레지스트층(116) 및 제2 레지스트층(117)의 각각의 두께는 1㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 제1 레지스트층(116) 및 제2 레지스트층(117)의 각각의 두께는 5㎛ 내지 20㎛일 수 있다. 이때, 상기 제1 레지스트층(116)의 두께는 최상측에 배치된 전극층(123)의 상면으로부터 상기 제1 레지스트층(116)의 상면까지의 수직 거리를 의미할 수 있다. 또한, 상기 제2 레지스트층(117)의 두께는 최하측에 배치된 전극층(126)의 하면으로부터 상기 제2 레지스트층(117)의 하면까지의 수직 거리를 의미할 수 있다.
제1 레지스트층(116) 및 제2 레지스트층(117)의 각각의 두께가 20㎛ 초과인 경우, 반도체 패키지의 두께가 증가하여 박판화가 어려울 수 있고, 또는 제1 레지스트층(116) 및 제2 레지스트층(117) 사이에 배치되는 절연층에 인가되는 응력이 커질 수 있다. 상기 제1 레지스트층(116) 및 제2 레지스트층(117)의 각각의 두께가 1㎛ 미만인 경우, 기판(100)에 포함된 전극층(120)이 안정적으로 보호되기 어려울 수 있고, 이에 의해 전기적 신뢰성 또는 물리적 신뢰성이 저하될 수 있다.
상기 기판(100)은 전극층(120)을 포함할 수 있다. 상기 전극층(120)은 상기 기판(100)의 절연층(110)의 표면에 배치될 수 있다. 예를 들어, 상기 기판(100)의 절연층(110)이 5층 구조를 가지는 경우, 상기 전극층(120)은 상기 5층의 절연층의 표면에 각각 배치될 수 있다.
이때, 상기 기판(100)의 전극층(120) 중 어느 하나의 전극층은 ETS(Embedded Trace Substrate) 구조를 가질 수 있다. 예를 들어, 상기 기판(100)의 상면에 배치된 전극층은 ETS 구조를 가질 수 있다. 예를 들어, 기판(100)의 상면에 배치된 전극층은 최상측 절연층(110)의 상면에 구비된 리세스에 배치될 수 있다. 상기 ETS 구조는 매립 구조라고도 할 수 있다. 상기 ETS 구조는 일반적인 돌출 구조를 가지는 전극층 대비 미세화에 유리하다. 이에 따라, 실시 예는 상기 반도체 소자에 구비된 단자들의 사이즈 및 피치에 대응하게 상기 전극들의 형성이 가능하도록 한다. 이를 통해 실시 예는 회로 집적도를 향상시킬 수 있다. 나아가, 실시 예는 상기 반도체 소자를 통해 전달되는 신호의 전송 거리를 최소화할 수 있고, 이를 통해 신호 전송 손실을 최소화할 수 있도록 한다.
상기 전극층(120)은 관통 홀(120a)을 포함할 수 있다. 이때, 상기 관통 홀(120a)은 동일 평면에 배치된 복수의 전극 패턴 사이의 이격 영역과는 다른 의미를 가질 수 있다.
상기 전극층(120)은 절연층(110)의 동일 평면 상에 배치되고 수평 방향으로 상호 이격된 복수의 전극 패턴을 포함할 수 있다. 그리고 상기 복수의 전극 패턴 사이의 이격 공간은 상기 관통 홀(120a)과는 다른 의미를 가질 수 있다. 상기 이격 공간은 서로 전기적으로 분리되어야 하는 복수의 전극 패턴 사이에 구비되는 홀을 의미할 수 있다. 그리고, 상기 관통 홀(120a)은 하나의 전극 패턴의 상면 및 하면을 관통하는 홀을 의미할 수 있다. 상기 이격 공간은 상기 복수의 전극 패턴 사이의 이격 간격으로도 표현될 수 있다. 상기 이격 간격은 전극층(120)의 미세화를 위해 20㎛ 이하, 18㎛ 이하, 15㎛ 이하, 또는 12㎛ 이하의 범위를 가질 수 있다.
상기 관통 홀(120a)은 상기 전극층(120)에 구비되며, 상기 절연층(110)에서 발생하는 가스를 배출하는 가스 배출 홀로 기능할 수 있다. 따라서, 상기 관통 홀(120a)은 기능적으로 디가싱 홀(degassing hole)이라고도 할 수 있다.
상기 전극층(120)에 구비되는 관통 홀(120a)에 대해서는 하기에서 더욱 상세히 설명한다.
한편, 상기 전극층(120)은 돌출부(125)를 포함할 수 있다. 상기 돌출부(125)는 상기 기판(100) 상에서 상기 기판(100)으로부터 멀어지는 방향으로 돌출될 수 있다. 상기 돌출부(125)는 상기 전극층(120) 중 최상측에 배치된 신호 전극 상에서 상측 방향으로 돌출될 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 돌출부(125)는 상기 전극층(120) 중 최하측에 배치된 신호 전극의 하면에서 하측 방향으로 돌출될 수도 있을 것이다.
상기 돌출부(125)는 범프(bump)라고 할 수 있다. 상기 돌출부(125)는 포스트(post)라고도 할 수 있다. 상기 돌출부(125)는 필라(pillar)라고 할 수 있다. 상기 기판(100)의 상기 전극층(120) 상에는 반도체 소자가 배치될 수 있다. 이와 다르게, 상기 기판(100)의 전극층(120) 상에는 인터포저가 결합될 수 있다. 이때, 상기 반도체 소자의 단자 또는 인터포저의 전극의 피치가 미세화되면서 복수의 단자 또는 전극에 배치되는 도전성 접속부가 단락되는 문제가 발생할 수 있다. 따라서, 상기 복수의 단자 또는 전극에 각각 배치되는 도전성 접속부의 볼륨을 줄이기 위해 상기 전극층(120)은 돌출부(125)를 포함할 수 있다. 또한, 상기 기판(100)과 상기 반도체 소자 또는 인터포저 사이에 배치되는 도전성 접속부에 열과 압력을 인가하여 결합시키는 열 압착(Thermal Compression) 본딩을 이용하는 경우, 상기 돌출부(125)는 상기 전극층(120)과 상기 반도체 소자의 단자 또는 인터포저의 전극 사이의 정합도를 향상시키는 기능을 할 수 있다. 나아가 상기 돌출부(125)는 상기 도전성 접속부의 확산을 방지하기 위한 기능을 할 수도 있다.
상기 기판(100)의 전극층(120)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한, 기판(100)의 전극층(120)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 기판(100)의 전극층(120)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 기판(100)의 전극층(120)은 7㎛ 내지 20㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 기판(100)의 전극층(120)은 9㎛ 내지 17㎛의 범위의 두께를 가질 수 있다. 상기 기판(100)의 전극층(120)은 10㎛ 내지 13㎛의 범위의 두께를 가질 수 있다. 상기 기판(100)의 전극층(120)의 두께가 7㎛ 미만이면, 상기 전극층(120)의 저항이 증가하고, 전송 가능한 신호의 허용 전류가 감소할 수 있다. 또한, 상기 기판(100)의 전극층(120)의 두께가 20㎛를 초과하면, 상기 전극층(120)의 미세화가 어려울 수 있고, 기판(100)의 박판화가 어려울 수 있다.
한편, 상기 전극층(120)에 돌출부(125)가 포함되는 경우, 상기 돌출부(125)의 폭은 40㎛ 내지 70㎛ 사이의 범위를 가질 수 있다. 상기 돌출부(125)의 폭이 40㎛보다 작은 경우, 돌출부(125)의 폭이 지나치게 작아 열 압착 본딩 시에 무너지는 문제가 발생할 수 있다. 또한, 상기 돌출부(125)의 폭이 70㎛보다 크면, 상기 반도체 소자의 단자 또는 인터포저의 전극의 미세 피치에 대응되기 어려운 문제를 가질 수 있다.
상기 전극층(120)은 관통 전극(130)을 포함할 수 있다. 상기 관통 전극(130)은 상기 기판(100)의 절연층(110)을 관통할 수 있다. 상기 기판(100)의 관통 전극(130)은 상기 기판(100)의 서로 다른 절연층에 배치된 전극층(120) 사이를 연결할 수 있다. 상기 관통 전극(130)은 서로 다른 층에 배치된 전극층(120) 사이를 수직적으로 연결하는 기능을 할 수 있다.
상기 관통 전극(130)의 수직 방향의 두께는 상기 전극층(120)의 수직 방향의 두께보다 클 수 있다. 상기 전극층(120)이 절연층(110) 내에 매립되는 경우, 상기 관통 전극(130)은 상기 절연층(110) 중에서 상기 전극층(120)과 수직으로 중첩되는 영역을 관통할 수 있다. 또한, 상기 전극층(120)이 절연층(110)의 상하면으로부터 각각 돌출되는 경우, 상기 관통 전극(130)은 절연층 전체를 관통할 수 있다.
상기 기판(100)의 관통 전극(130)은 상기 기판(100)의 절연층(110)을 관통하는 관통 홀 내부를 전도성 물질로 충진하여 형성할 수 있다. 상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있다. 또한, 상기 관통 홀이 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있다. 또한, 상기 관통 홀이 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용할 수 있다.
상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 상기 기판(100)의 관통 전극(130)을 형성할 수 있다. 상기 관통 전극들을 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있다. 또한, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
한편, 상기 절연층(110)이 코어층을 포함하는 경우, 상기 코어층을 관통하는 관통 전극(130)은 절연 부재(140)를 포함할 수 있다. 상기 절연 부재(140)는 상기 코어층을 관통하는 관통 홀의 일부를 채우며 구비될 수 있다. 상기 절연 부재(140)는 홀 플러깅 부재라고도 할 수 있다. 상기 절연 부재(140)는 상기 코어층의 관통 홀 내에 구비되는 절연물질을 포함할 수 있다. 예를 들어, 상기 절연 부재(140)는 절연성 잉크 재질의 페이스트를 포함할 수 있다. 예를 들어, 상기 절연 부재(140)는 플러깅 잉크를 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 절연 부재(140)는 도전성 물질을 포함할 수 있다. 구체적으로, 상기 절연 부재(140)는 전도성 금속 분말이 함유된 도전성 페이스트를 포함할 수 있다.
이하에서는 실시 예의 전극층(120)에 구비되는 관통 홀(120a)에 대해 구체적으로 설명한다.
상기 전극층(120)은 절연층(110) 상에 배치될 수 있다. 상기 전극층(120)의 상면 및 하면을 관통하는 관통 홀(120a)을 포함할 수 있다.
일 실시 예에서, 상기 관통 홀(120a)의 평면 형상은 원형 형상일 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 다른 실시 예에서의 상기 관통 홀(120a)의 평면 형상은 삼각형, 사각형, 타원형, 마름모, 다각형 형상을 가질 수도 있을 것이다.
상기 전극층(120)의 관통 홀(120a)은 상기 절연층(110)에서 발생한 가스를 배출하는 가스 배출구로 기능할 수 있다.
예를 들어, 기판(100)의 제조 공정을 간단히 살펴보면, 상기 절연층(110)은 반경화 상태로 제공될 수 있다. 그리고 상기 전극층(120)은 상기 반경화 상태의 절연층(110) 상에 배치될 수 있다. 그리고, 상기 전극층(120)이 배치된 이후에 상기 절연층(110)을 완전 경화하는 공정을 진행할 수 있다.
이때, 상기 절연층(110)을 완전 경화하는 공정을 진행하는 경우, 상기 절연층(110)에서 가스가 발생할 수 있다. 이때, 상기 발생한 가스는 상기 절연층(110)으로부터 상기 기판(100)의 외부로 배출되어야 한다. 이때, 상기 절연층(110) 상에는 전극층(120)이 배치된 상태이다. 이에 따라, 상기 절연층(110)에서 발생한 가스는 상기 전극층(120)에 의해 상기 기판(100)의 외부로 배출되지 못하는 문제가 발생할 수 있다.
따라서, 실시 예의 상기 전극층(120)은 상면 및 하면을 관통하는 관통 홀(120a)을 구비할 수 있다. 상기 전극층(120)의 관통 홀(120a)은 상기 절연층(110)에서 발생한 가스를 상기 기판(100)의 외부(예를 들어, 상기 절연층(110)으로부터 멀어지는 상기 전극층의 상측 방향)로 배출하는 가스 배출구로 기능할 수 있다.
실시 예는 상기 전극층(120)에 관통 홀(120a)이 구비됨으로써, 상기 절연층(110)에서 발생한 가스가 상기 기판(100)의 외부로 용이하게 배출될 수 있도록 한다. 이를 통해, 실시 예는 상기 절연층(110)에 상기 가스가 잔류함에 따라 발생하는 물리적 신뢰성 문제를 해결할 수 있다. 예를 들어, 상기 절연층(110)에서 발생한 가스가 배출되지 못하는 경우, 상기 절연층(110) 및 상기 전극층(120) 중 적어도 하나가 상기 가스로 인해 부풀어오르는 문제가 발생할 수 있다.
예를 들어, 도 5의 (a)를 참조하면, 비교 예의 기판의 전극층에는 상기 관통 홀이 구비되지 않았다. 이에 의해, 비교 예의 기판은 절연층(10)에서 발생한 가스가 전극층(20)의 상측으로 배출되지 못하는 문제가 발생할 수 있다. 이에 따라, 비교 예의 기판은 상기 가스로 인해 절연층(10) 및 전극층(20)이 부풀어오르는 부분을 포함할 수 있다. 예를 들어, 비교 예의 기판의 절연층(10)은 일 영역이 상측으로 부풀어오른 볼록 영역(10P) 및/또는 상기 볼록 영역(10P)에 대응하게 오목하게 함몰된 오목 영역(A)을 포함할 수 있다. 또한, 비교 예의 기판의 전극층(20)은 상기 볼록 영역(10P)에 대응되도록 일 영역이 상측으로 부풀어오른 볼록 영역(20P)을 포함할 수 있다. 상기 볼록 영역(10P, 20P)에서 상기 절연층(10)과 전극층(20) 사이의 밀착력이 저하되고, 이에 의해 상기 전극층(20)과 상기 절연층(10) 간의 박리 등의 물리적 신뢰성 문제가 발생할 수 있다. 또한, 상기 오목 영역(A)에 의해 복수의 절연층들 사이의 밀착력이 저하되고, 이에 따라 복수의 절연층들이 상호 물리적으로 분리되는 밀착력 문제가 발생할 수 있다.
또한, 도 5의 (b)를 참조하면, 비교 예의 기판은 상기 가스로 인해 절연층(10) 및/또는 전극층(20)이 부풀어오르는 부분을 포함한다. 예를 들어, 비교 예의 기판의 전극층(20)은 일 영역이 상기 절연층(10)으로부터 상측으로 부풀어오른 볼록 영역(20P)을 포함할 수 있다. 그리고, 상기 전극층(20)의 상기 볼록 영역(20P)에 대응하는 표면(B)은 상기 절연층(10)과 접촉하지 않을 수 있다. 이에 의해, 상기 전극층(20)은 상기 볼록 영역(20P)에 의해 상기 절연층(10)과의 밀착력이 저하될 수 있고, 이에 의해 상기 절연층(10)으로부터 분리되는 물리적 신뢰성 문제가 발생할 수 있다.
이에 반하여, 도 6을 참조하면, 실시 예는 상기 전극층(120)에 관통 홀(120a)이 구비되며, 상기 관통 홀(120a)을 통해 상기 절연층(110)에서 발생한 가스가 기판(100)의 외측으로 원활히 배출될 수 있도록 한다. 이를 통해, 실시 예는 상기 절연층(110) 및/또는 상기 전극층(120)이 상기 가스로 인해 부풀어오르는 영역을 포함하지 않도록 할 수 있다. 이에 따라, 실시 예는 상기 복수의 절연층들 사이의 밀착력, 및 상기 절연층과 상기 전극층 사이의 밀착력을 향상시킬 수 있다. 이를 통해, 실시 예는 기판의 물리적 신뢰성을 향상시킬 수 있다.
한편, 상기 전극층(120)의 관통 홀(120a)에는 절연층이 배치될 수 있다.
예를 들어, 상기 전극층(120)이 기판(100)의 최상측에 배치된 전극층일 경우, 상기 전극층(120)의 관통 홀(120a)은 제1 레지스트층(116)으로 채워질 수 있다.
예를 들어, 상기 전극층(120)이 기판(100)의 절연층(110)의 제1층 상에 배치된 전극층일 경우, 상기 전극층(120)의 관통 홀(120a)은 상기 절연층(110)의 제1층 상에 배치되는 제2층으로 채워질 수 있다.
한편, 상기 전극층(120)에 관통 홀(120a)이 구비되어도, 상기 관통 홀(120a)이 가지는 직경(W3)에 의해 상기 가스가 외부로 잘 배출되지 못하는 문제 또는 상기 기판(100)의 휨 특성이 저하되는 문제가 발생할 수 있다.
예를 들어, 상기 관통 홀(120a)의 직경(W3)이 너무 작을 경우, 상기 절연층(110)에서 발생한 가스가 기판(100)의 외부로 잘 배출되지 못할 수 있고, 이에 의해 상기 절연층(110)과 전극층(120) 사이의 밀착력 개선 효과가 미비할 수 있다.
예를 들어, 상기 관통 홀(120a)의 직경(W3)이 너무 클 경우, 상기 절연층(110) 중 단일 층 상에서의 상기 전극층(120)의 면적 또는 밀도가 감소할 수 있다. 그리고, 상기 전극층(120)의 면적 또는 밀도가 감소하는 경우, 상기 기판(100)의 휨 특성이 저하될 수 있고, 이에 의해 상기 기판(100)이 특정 방향으로 크게 휘어질 수 있다. 상기 기판(100)이 특정 방향으로 크게 휘어질 경우, 상기 반도체 패키지가 메인보드에 실장될 때 균일한 접촉면을 확보하기 어렵거나, 반도체 소자의 동작 중 발생하는 열에 의해 상기 기판(100)의 휨이 발생하는 경우 반도체 소자의 동작을 원활히 하기 어려울 수 있고, 서버나 전자 제품의 동작이 원활히 이루어지기 어려울 수 있다. 따라서, 상기 기판(100)의 평면 면적 대비 상기 관통 홀(120a)의 직경(W3)은 서버나 전자 제품의 신뢰성과 직결될 수 있어 기술적 연동성 또는 기능적 일체성을 가질 수 있다. 또한, 상기 기판(100)이 특정 방향으로 크게 휘어질 경우, 상기 기판(100)의 공정 시 공정 오차가 발생하여 수율이 저하되는 문제점이 발생할 수 있다.
따라서, 실시 예는 상기 기판(100)의 평면 면적을 기준으로 상기 관통 홀(120a)이 가지는 직경(W3)을 결정하도록 한다. 이를 통해, 실시 예는 상기 기판(100)이 휘어지는 문제를 해결하면서, 상기 절연층(110)에서 발생한 가스가 기판(100)의 외부로 잘 배출될 수 있도록 한다.
상기 기판(100)의 평면 면적은 상기 절연층(110)의 평면 면적을 의미할 수 있다. 상기 절연층(110)은 제1 수평 방향(예를 들어, x축 방향, 또는 가로 방향)으로 제1 폭(W1)을 가질 수 있다. 또한, 상기 절연층(110)은 상기 제1 수평 방향과 수직한 제2 수평 방향(예를 들어, y축 방향, 또는 세로 방향)으로 제2 폭(W2)을 가질 수 있다.
그리고 상기 제1 폭(W1) 및 제2 폭(W2)을 가지는 기판(100)의 평면 면적은 1500mm2 내지 2000mm2일 수 있다. 바람직하게, 상기 제1 폭(W1) 및 제2 폭(W2)을 가지는 기판(100)의 평면 면적은 1550mm2 내지 1950mm2일 수 있다. 더욱 바람직하게, 상기 제1 폭(W1) 및 제2 폭(W2)을 가지는 기판(100)의 평면 면적은 1580mm2 내지 1900mm2일 수 있다.
그리고 상기와 같은 평면 면적을 가지는 경우, 상기 전극층(120)에 구비된 관통 홀(120a)의 직경(W3)이 최소 일정 수준을 가져야, 상기 절연층(110)에서 발생한 가스가 기판(100)의 외부로 원활히 배출될 수 있다.
예를 들어, 상기 전극층(120)에 구비된 관통 홀(120a)은 복수 개일 수 있다. 그리고, 상기 복수 개의 관통 홀(120a) 중 적어도 하나는 일정 수준 이상의 직경(W3)을 가져야 하고, 상기 적어도 하나의 관통 홀(120a)이 상기 직경(W3)을 가짐에 따라 상기 절연층(110)에서 발생한 가스가 외부로 용이하게 배출될 수 있다.
상기 관통 홀(120a)이 가지는 직경(W3)은 최소 165㎛ 이상일 수 있다. 상기 관통 홀(120a)이 가지는 직경(W3)이 165㎛보다 작을 경우, 상기와 같은 평면 면적을 가지는 절연층(110)에서 발생한 가스가 상기 전극층(120)의 상측으로 잘 배출되지 못할 수 있다. 그리고, 상기 가스가 배출되지 못할 경우, 상기 전극층(120) 및/또는 절연층(110)이 부풀어오르는 문제가 발생할 수 있다. 이에 의해, 전극층(120)과 절연층(110) 사이의 밀착력이 저하될 수 있다.
한편, 상기 관통 홀(120a)이 가지는 직경(W3)이 크면 클수록 상기 절연층(110)에서 발생한 가스가 외부로 잘 배출될 수 있다. 그러나, 상기 관통 홀(120a)이 직경이 너무 커지면, 상기 절연층(110) 상에서의 전극층(120)의 밀도 또는 면적이 감소할 수 있다. 그리고, 상기 전극층(120)의 밀도 또는 면적이 감소하는 경우, 전극층(120)의 특성이 변화하거나 상기 기판(100)의 휨 특성이 저하될 수 있다. 여기에서, 상기 전극층(120)의 특성은 임피던스 특성을 의미할 수 있으나, 이에 한정되지는 않는다. 또한, 상기 전극층(120)은 회로 배선 기능을 하면서, 기판(100)이 휘어지는 것을 방지하는 기능도 할 수 있다. 그리고, 상기 전극층(120)에 구비된 관통 홀(120a)의 직경(W3)이 너무 크면, 상기 기판(100)이 휘어지는 것을 방지할 수 없고, 이에 따라 상기 기판(100)이 특정 방향으로 크게 휘어지는 문제가 발생할 수 있다.
상기 관통 홀(120a)의 직경(W3)은 165㎛ 내지 220㎛의 범위를 만족할 수 있다. 바람직하게, 상기 관통 홀(120a)의 직경(W3)은 165㎛ 내지 210㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 관통 홀(120a)의 직경(W3)은 165㎛ 내지 205㎛의 범위를 만족할 수 있다.
상기 관통 홀(120a)의 직경(W3)이 165㎛ 미만이면, 상기 설명한 바와 같이 상기 절연층(110)에서 발생한 가스가 기판(100)의 외부로 잘 배출되지 못하고, 이에 의해 상기 절연층(110)에 가스가 잔류하는 문제가 발생할 수 있다. 그리고, 상기 가스가 잔류하는 경우, 이에 의해 상기 절연층(110) 및/또는 전극층(120)이 부풀어오름에 따른 물리적 신뢰성 문제가 발생할 수 있다.
또한, 상기 관통 홀(120a)의 직경(W3)이 220㎛를 초과하면, 상기 전극층(120)의 면적 또는 밀도가 감소하고, 이에 따라 복수의 전극층들 사이의 임피던스 특성이 변화하거나, 상기 기판(100)의 강성이 저하될 수 있다.
또한, 상기 절연층(110)의 면적에 대한 상기 관통 홀(120a)의 직경의 비율은, 0.0000825 내지 0.000147의 범위를 만족할 수 있다.
또한, 상기 절연층(110)의 평면 면적에 대한 상기 관통 홀의 평면 면적의 비율은, 0.00025905 내지 0.0004605의 범위를 만족할 수 있다. 즉, 상기 절연층(110)의 평면 면적은 1500mm2 내지 2000mm2일 수 있고, 상기 복수의 관통 홀(120a) 중 적어도 하나는 165㎛ 내지 220㎛의 직경을 가질 수 있으며, 상기 복수의 관통 홀(120a) 중 적어도 하나의 평면 면적은 518.1㎛2 내지 690.8㎛2의 범위를 만족할 수 있다.
이를 통해 실시 예는 상기 절연층(110)에서 발생한 가스가 기판(100)의 외부로 잘 배출되어 가스가 잔류하는 문제를 해결할 수 있도록 있으며, 나아가 전극층의 면적 또는 밀도가 감소하는 문제를 해결할 수 있고, 복수의 전극층들 사이의 임피던스 특성이 변화하는 것을 해결할 수 있으며, 나아가 상기 기판(100)의 강성이 저하되는 문제를 해결할 수 있다.
한편, 도 4를 참조하면, 관통 전극(130)은 상기 절연층(110)을 관통하며 구비될 수 있다.
이때, 상기 관통 홀(120a)을 구비한 전극층(120)은 수직으로 관통 전극(130)과 중첩될 수 있다. 이때, 상기 전극층(120)에 구비된 관통 홀(120a)은 상기 관통 전극(130)과 수직으로 중첩되지 않을 수 있다. 이때, 상기 전극층(120)의 관통 홀(120a)이 상기 관통 전극(130)과 수직으로 중첩되는 경우, 상기 관통 전극(130)에 의한 복수의 전극층들 사이의 전기적 연결 특성이 저하될 수 있다. 즉, 상기 관통 전극(130)은 서로 다른 절연층에 배치된 전극층들 사이를 연결할 수 있다. 그리고, 상기 전극층(120)의 상기 관통 홀(120a)이 상기 관통 전극(130)과 수직으로 중첩되는 경우, 상기 관통 전극(130)를 통해 전달되는 신호의 전송 손실이 증가할 수 있고, 이에 따른 신호 전달 신뢰성이 저하될 수 있다.
따라서, 실시 예의 상기 전극층(120)에 구비된 관통 홀(120a)은 상기 절연층(110)을 관통하는 관통 전극(130)과 수직으로 중첩되지 않도록 할 수 있다.
한편, 상기 전극층(120)에 구비된 관통 홀(120a)의 직경(W3)은 상기 관통 전극(130)의 직경보다 클 수 있다.
이때, 상기 관통 전극(130)은 도 2에 도시된 바와 같이, 상기 절연층(110)의 상면에서 하면을 향하여 폭이 점진적으로 변화하는 경사를 가질 수 있다. 그리고 상기 관통 홀(120a)의 직경(W3)은 상기 관통 전극(130)에서 가장 큰 폭을 가지는 영역의 폭(W4)보다 클 수 있다.
예를 들어, 상기 관통 전극(130)의 폭(W4)은 60㎛ 내지 90㎛의 범위를 만족할 수 있다. 예를 들어, 상기 관통 전극(130)의 폭(W4)은 60㎛ 내지 85㎛의 범위를 만족할 수 있다. 예를 들어, 상기 관통 전극(130)의 폭(W4)은 60㎛ 내지 80㎛의 범위를 만족할 수 있다. 상기 관통 전극(130)의 폭(W4)이 60㎛ 미만이면, 상기 관통 전극(130)을 통해 전달될 수 있는 신호의 허용 전류가 감소하고, 이에 따른 회로 기판 및 반도체 패키지의 전기적 특성이 저하될 수 있다. 상기 관통 전극(130)의 폭(W4)이 90㎛를 초과하면, 상기 관통 전극(130)을 전도성 물질로 충진하는 공정 시간이 증가하고, 이에 따른 제품 생산 수율이 감소할 수 있다. 그리고, 상기 관통 전극(130)의 폭(W4)이 90㎛를 초과하면, 수평 방향으로 이격된 복수의 관통 전극 사이의 피치가 증가하고, 이에 따른 회로 집적도가 감소할 수 있다.
이를 정리하면, 상기 전극층(120)에 구비된 관통 홀(120a)의 직경(W3)은 상기 관통 전극(130)의 폭(W4)의 2.5배 이상을 가질 수 있다.
그리고, 상기 전극층(120)에 구비된 관통 홀(120a)의 직경(W3)이 상기 관통 전극(130)의 폭(W4)의 2.5배 미만이면, 상기 절연층(110)에서 발생한 가스가 기판(100)의 외부로 용이하게 배출되지 못할 수 있다.
한편, 도 7을 참조하면, 상기 전극층(120)에는 원형 형상이 아닌 마름모 형상의 관통 홀(120a)이 구비될 수 있다. 그리고, 상기 전극층(120)에 구비된 관통 홀(120a)이 마름모 형상일 경우, 상기 관통 홀(120a)의 직경(W3)은 상기 관통 홀(120a)의 평면에서, 서로 마주보는 꼭지점 사이의 거리를 의미할 수 있다.
실시 예의 반도체 패키지는 절연층 및 상기 절연층 상에 배치된 전극층을 포함할 수 있다. 이때, 상기 전극층은 적어도 하나의 관통 홀을 포함할 수 있다. 즉, 상기 전극층은 수평 방향으로 이격된 복수의 전극 패턴을 포함할 수 있다. 그리고, 상기 관통 홀은 상기 복수의 전극 패턴 사이의 이격 공간과 다른 의미를 가질 수 있다. 즉, 상기 관통 홀은 각각의 전극 패턴의 상면 및 하면을 관통하는 관통 홀을 의미할 수 있다.
이를 통해, 실시 예는 상기 전극층에 구비된 관통 홀을 이용하여 상기 절연층에서 발생한 가스가 상기 전극층 상으로 잘 배출될 수 있도록 할 수 있다. 이를 통해, 실시 예는 상기 절연층 및/또는 상기 전극층이 상기 가스로 인해 부풀어오르는 것을 방지할 수 있다. 이에 따라, 실시 예는 복수의 절연층들 사이의 밀착력, 및 상기 절연층과 상기 전극층 사이의 밀착력을 향상시킬 수 있다. 이를 통해, 실시 예는 기판의 물리적 신뢰성을 향상시킬 수 있다.
또한, 실시 예의 상기 전극층에는 복수의 관통 홀이 구비된다. 이때, 상기 복수의 관통 홀 중 적어도 하나의 관통 홀의 직경은 상기 기판 및/또는 상기 절연층의 평면 면적을 기준으로 결정될 수 있다.
예를 들어, 상기 절연층의 평면 면적에 대한 상기 관통 홀의 직경의 비율은 0.0000825 내지 0.000147의 범위를 만족할 수 있다. 또한, 상기 절연층의 평면 면적에 대한 상기 관통 홀의 평면 면적의 비율은, 0.00025905 내지 0.0004605의 범위를 만족할 수 있다. 이때, 상기 절연층의 평면 면적은 1500mm2 내지 2000mm2일 수 있다. 또한, 상기 복수의 관통 홀 중 적어도 하나는 165㎛ 내지 220㎛의 직경을 가질 수 있다. 또한, 상기 복수의 관통 홀 중 적어도 하나의 평면 면적은 518.1㎛2 내지 690.8㎛2의 범위를 만족할 수 있다. 그리고, 실시 예는 상기 전극층에 구비된 복수의 관통 홀 중 적어도 하나의 관통 홀의 직경이 165㎛ 이상을 가지도록 한다. 이때, 상기 전극층에 구비된 복수의 관통 홀 중 적어도 하나의 관통 홀의 직경은 165㎛ 이상일 수 있다. 즉, 상기 관통 홀이 가지는 직경이 165㎛보다 작을 경우, 상기와 같은 평면 면적을 가지는 절연층에서 발생한 가스가 상기 전극층의 상측으로 잘 배출되지 못할 수 있다. 그리고 상기 가스가 배출되지 못할 경우, 상기 전극층 및/또는 절연층이 부풀어오름에 따라 밀착력이 저하 문제가 발생할 수 있다. 따라서, 실시 예는 상기 복수의 관통 홀 중 적어도 하나의 관통 홀이 165㎛ 이상의 직경을 가지도록 하여, 상기 절연층에서 발생한 가스가 잘 배출되도록 할 수 있고, 이에 따른 물리적 특성을 더욱 향상시킬 수 있다.
또한, 상기 관통 홀의 직경은 220㎛ 이하일 수 있다. 바람직하게, 상기 관통 홀의 직경이 220㎛를 초과하면, 복수의 전극층들 사이의 임피던스 특성이 변화하는 문제가 발생할 수 있다. 또한, 상기 관통 홀의 직경이 220㎛를 초과하면, 상기 전극층의 밀도 및/또는 면적이 감소하고, 이에 의해 기판 및 반도체 패키지가 특정 방향으로 크게 휘어지는 문제가 발생할 수 있다. 이에 따라, 실시 예는 상기 관통 홀의 직경이 220㎛ 이하를 가지도록 하여, 상기 복수의 전극층들 사이의 임피던스 특성이 변화되지 않도록 하면서 상기 기판 및 반도체 패키지의 강성을 향상시킬 수 있다.
또한, 상기 전극층의 관통 홀은 상기 절연층을 관통하는 관통 전극과 수직으로 중첩되지 않을 수 있다. 즉, 상기 관통 전극은 상기 전극층과 직접 연결되는 관통 전극을 의미할 수 있다. 그리고, 상기 전극층과 직접 연결되는 관통 전극은 상기 관통 홀과 수직으로 중첩되지 않을 수 있다. 따라서, 실시 예는 상기 관통 전극의 전기적 신호 전달 특성을 저하시키지 않으면서 상기 절연층에서 발생한 가스가 잘 배출되도록 할 수 있다.
또한, 상기 전극층의 관통 홀은 상기 관통 전극에서 가장 큰 폭을 가지는 영역의 폭보다 클 수 있다. 이를 통해, 실시 예는 상기 전극층의 관통 홀에 의한 가스 배출 특성을 더욱 향상시킬 수 있다.
한편, 상술한 발명의 특징을 갖는 회로기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 회로기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (17)

  1. 절연층; 및
    상기 절연층 상에 배치되고, 상면 및 상기 상면과 마주보는 하면을 포함하는 전극층을 포함하고,
    상기 전극층은,
    상기 상면과 상기 하면을 관통하는 복수의 관통 홀을 포함하고,
    상기 절연층의 평면 면적에 대한 상기 관통 홀의 직경의 비율은,
    0.0000825 내지 0.000147의 범위를 만족하는,
    반도체 패키지.
  2. 절연층; 및
    상기 절연층 상에 배치되고, 상면 및 상기 상면과 마주보는 하면을 포함하는 전극층을 포함하고,
    상기 전극층은,
    상기 상면과 상기 하면을 관통하는 복수의 관통 홀을 포함하고,
    상기 절연층의 평면 면적에 대한 상기 관통 홀의 평면 면적의 비율은,
    0.00025905 내지 0.0004605의 범위를 만족하는,
    반도체 패키지.
  3. 제1항 또는 제2항에 있어서,
    상기 절연층의 평면 면적은 1500mm2 내지 2000mm2인
    반도체 패키지.
  4. 제1항 또는 제2항에 있어서,
    상기 복수의 관통 홀 중 적어도 하나는 165㎛ 내지 220㎛의 직경을 가지는,
    반도체 패키지.
  5. 제1항 또는 제2항에 있어서,
    상기 복수의 관통 홀 중 적어도 하나의 평면 면적은 518.1㎛2 내지 690.8㎛2의 범위를 만족하는,
    반도체 패키지.
  6. 제1항 또는 제2항에 있어서,
    상기 전극층은,
    상기 절연층 상에 배치되고, 수평 방향으로 상호 이격된 복수의 전극 패턴을 포함하고,
    상기 복수 개의 관통 홀은,
    상기 복수의 전극 패턴에 각각 구비되는,
    반도체 패키지.
  7. 제6항에 있어서,
    상기 복수의 전극 패턴 사이의 이격 간격은 상기 관통 홀의 직경보다 작은,
    반도체 패키지.
  8. 제1항 또는 제2항에 있어서,
    상기 절연층을 관통하는 관통 전극을 더 포함하고,
    상기 관통 전극의 폭은 상기 관통 홀의 직경과 다른,
    반도체 패키지.
  9. 제8항에 있어서,
    상기 관통 전극은 상기 절연층의 상면에서 하면을 향하여 폭이 점진적으로 변화하는 경사를 가지고,
    상기 관통 홀의 직경은,
    상기 관통 전극에서 가장 큰 폭을 가지는 영역의 폭보다 큰,
    반도체 패키지.
  10. 제9항에 있어서,
    상기 관통 홀의 직경은 상기 관통 전극의 폭의 2.5배 이상인,
    반도체 패키지.
  11. 제8항에 있어서,
    상기 전극층에 구비된 상기 관통 홀은 상기 관통 전극과 수직으로 중첩되지 않는,
    반도체 패키지.
  12. 제1항 또는 제2항에 있어서,
    상기 전극층은 상기 절연층의 복수의 층 중 최상측에 배치된 절연층 상에 배치되고,
    상기 전극층의 상기 관통 홀은,
    상기 절연층 상에 배치된 제1 레지스트층으로 채워지는,
    반도체 패키지.
  13. 제1항 또는 제2항에 있어서,
    상기 전극층은 상기 절연층의 제1층 상에 배치되고,
    상기 전극층의 상기 관통 홀은,
    상기 절연층의 상기 제1층 상에 배치된 상기 절연층의 제2층으로 채워지는,
    반도체 패키지.
  14. 제12항에 있어서,
    상기 전극층은 상기 제1 레지스트층 상으로 돌출되는 적어도 하나의 돌출부를 포함하고,
    상기 돌출부 상에 배치된 접속부를 포함하는,
    반도체 패키지.
  15. 제14항에 있어서,
    상기 접속부 상에 배치된 인터포저를 포함하고,
    상기 인터포저는 액티브 인터포저 및 패시브 인터포저 중 적어도 하나를 포함하는,
    반도체 패키지.
  16. 제14항에 있어서,
    상기 접속부 상에 배치된 반도체 소자를 더 포함하는,
    반도체 패키지.
  17. 제1항 또는 제2항에 있어서,
    상기 비율은,
    단일층의 전극층에 구비된 관통 홀에 대한 비율인,
    반도체 패키지.
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