KR20240044946A - 반도체 패키지 - Google Patents

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KR20240044946A
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Abstract

실시 예에 따른 반도체 패키지는 절연 기판; 상기 절연 기판 내에 매립된 연결 부재; 및 상기 연결 부재의 일면에 배치된 절연 부재를 포함하고, 상기 연결 부재는, 제1 절연층; 및 상기 제1 절연층 상에 배치된 제2 절연층을 포함하고, 상기 제1 절연층, 상기 제2 절연층 및 상기 절연 부재는 서로 다른 절연 물질을 포함하고, 상기 제1 절연층의 측면, 상기 제2 절연층의 측면 및 상기 절연 부재의 측면은 단차를 갖는다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
실시 예는 반도체 패키지에 관한 것으로, 특히 절연 기판과 연결 부재의 결합력이 향상된 반도체 패키지에 관한 것이다.
전기/전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 반도체 패키지 기판에 더 많은 수의 반도체 소자를 배치하기 위한 기술들이 제안 및 연구되고 있다. 다만, 일반적인 반도체 패키지는 하나의 반도체 소자가 탑재되는 것을 기본으로 하기 때문에 원하는 성능을 얻는데 한계가 있다.
이에 따라, 최근에는 복수의 기판을 이용하여 다수의 반도체 소자를 배치한 반도체 패키지가 제공되고 있다. 이러한 반도체 패키지는 복수의 반도체 소자가 기판상에서 상호 수평 방향 및/또는 수직 방향으로 연결되는 구조를 가진다. 이에 따라, 상기 반도체 패키지는 반도체 소자의 실장 면적을 효율적으로 사용하고, 반도체 소자 사이의 짧은 신호 전송 패스를 통해 고속 신호의 전송 가능한 장점이 있다.
이러한 장점으로 인해, 상기와 같은 반도체 패키지는 모바일 기기 등에 많이 적용되고 있다.
또한, 사물 인터넷(IoT:Internet of Things)을 제공하는 제품, 자율 주행차 및 고성능 서버 등에 적용되는 반도체 패키지는 고집적화 추세에 따라 반도체 소자의 개수 및/또는 각각의 반도체 소자의 사이즈가 커지거나, 반도체 소자의 기능적인 부분이 분할되면서 반도체 칩렛(Chiplet)으로 그 개념이 확장되고 있다.
이에 따라, 반도체 소자 및/또는 반도체 칩렛(Chiplet) 간 상호 통신이 중요해지고 있고, 이에 따라, 반도체 패키지의 기판과 반도체 소자 사이에 인터포저를 배치하는 추세이다.
인터포저는 반도체 소자 및/또는 반도체 칩렛(Chiplet) 간 상호 통신을 원활히 하거나, 또는 반도체 소자와 반도체 패키지 기판을 상호 연결하기 위해 반도체 소자에서 반도체 패키지로 향할수록 회로 패턴의 폭이나 너비를 점진적으로 증가시키는 재배선층의 기능을 함으로써, 반도체 소자의 회로 패턴에 비해 상대적으로 큰 회로 패턴을 갖는 반도체 패키지 기판과 반도체 소자 사이의 전기적 신호를 원활히 할 수 있는 기능을 할 수 있다.
한편, 반도체 패키지에 적용되는 패키지 기판 및/또는 인터포저에는 반도체 소자 및/또는 반도체 칩렛(Chiplet)과 연결되는 연결 부재가 구비된다. 상기 연결 부재는 복수의 반도체 소자 및/또는 반도체 칩렛(Chiplet) 사이를 수평적으로 연결하는 기능을 한다. 이에 따라, 상기 패키지 기판 및/또는 인터포저에는 상기 연결 부재가 매립될 수 있다.
이때, 상기 연결 부재는 무기물 브리지일 수 있다. 예를 들어, 종래 기술의 반도체 패키지에 적용되는 무기물 브리지는 실리콘 브리지일 수 있다. 이에 따라, 종래 기술에 따른 반도체 패키지는 상기 실리콘 브리지의 연결 부재의 사이즈를 줄이는데 한계가 있고, 이를 통해 반도체 패키지의 전체 사이즈를 줄이는데 한계가 있다.
또한, 실리콘 브리지는 기계적 신뢰성에 취약한 문제가 있다. 즉, 상기 패키지 기판 및/또는 인터포저에 포함되는 절연 기판은 상기 실리콘 브리지의 연결 부재와 다른 절연 물질을 포함한다. 이를 통해, 종래 기술의 절연 기판과 상기 연결 부재 간의 열특성 차이로 인해 상기 연결 부재에 스트레스가 집중될 수 있다. 그리고 상기 집중된 스트레스에 의해 상기 연결 부재에 크랙이 발생하는 문제가 있다.
실시 예는 연결 부재가 매립된 절연 기판을 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 연결 부재와 절연 기판 사이의 밀착력을 향상시킬 수 있는 반도체 패키지를 제공한다.
또한, 실시 예는 수평방향으로의 단차 부분을 포함하는 연결 부재가 매립된 반도체 패키지를 제공한다.
또한, 실시 예는 절연 기판에 수직 방향으로의 단차 부분이 구비된 반도체 패키지를 제공한다.
또한, 실시 예는 전극부에 수직 방향으로의 단차 부분이 구비된 반도체 패키지를 제공한다.
또한, 실시 예는 복수의 반도체 소자의 실장 위치의 인식이 가능한 반도체 패키지를 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 반도체 패키지는 절연 기판; 상기 절연 기판 내에 매립된 연결 부재; 및 상기 연결 부재의 일면에 배치된 절연 부재를 포함하고, 상기 연결 부재는, 제1 절연층; 및 상기 제1 절연층 상에 배치된 제2 절연층을 포함하고, 상기 제1 절연층, 상기 제2 절연층 및 상기 절연 부재는 서로 다른 절연 물질을 포함하고, 상기 제1 절연층의 측면, 상기 제2 절연층의 측면 및 상기 절연 부재의 측면은 단차를 갖는다.
또한, 상기 연결 부재는 상기 제2 절연층 상에 배치된 제3 절연층을 더 포함하고, 상기 제3 절연층은 상기 제1 및 제2 절연층 중 적어도 하나와 다른 절연 물질을 포함하며, 상기 제3 절연층의 측면은 상기 제1 절연층의 측면, 상기 제2 절연층의 측면, 및 상기 절연 부재의 측면과 단차를 갖는다.
또한, 상기 연결 부재의 상기 제1 절연층의 수평 방향의 폭은 상기 제2 절연층의 수평 방향의 폭보다 크다.
또한, 상기 절연 부재의 수평 방향의 폭은, 상기 제1 절연층 및 상기 제2 절연층의 각각의 수평 방향의 폭보다 크다.
또한, 상기 연결 부재의 상기 제1 절연층은 폴리이미드를 포함한다.
또한, 상기 연결 부재의 상기 제2 절연층은, 필러를 포함하는 레진층을 포함한다.
또한, 상기 절연 기판은 상기 연결 부재의 상기 제2 절연층과 다른 절연 물질을 포함한다.
또한, 상기 절연 기판은 상기 연결 부재의 상기 제2 절연층과 동일한 절연 물질을 포함하고, 상기 절연 기판에 구비된 필러의 직경은, 상기 연결 부재의 상기 제2 절연층에 구비된 필러의 직경과 다르다.
또한, 상기 절연 기판에 구비된 필러의 직경은, 상기 연결 부재의 상기 제2 절연층에 구비된 필러의 직경보다 크다.
또한, 상기 연결 부재의 최외측단부로부터 최내측단부까지의 수평 거리는 50㎛ 내재 70㎛의 범위를 만족한다.
또한, 상기 절연 기판은 수직 방향으로 단차를 가지는 부분을 포함한다.
또한, 상기 절연 기판의 상면은, 상기 연결 부재와 수직으로 중첩된 제1 상면과, 상기 연결 부재와 수직으로 중첩되지 않는 제2 상면을 포함하고, 상기 제1 상면의 높이는 상기 제2 상면의 높이와 다르다.
또한, 상기 절연 기판의 상면에서 일부 영역까지 관통하는 전극부를 포함하고, 상기 전극부는, 상기 연결 부재와 수직으로 중첩된 제1 전극부; 및 상기 연결 부재와 수직으로 중첩되지 않는 제2 전극부를 포함하며, 상기 제1 전극부의 상면은 상기 제2 전극부의 상면과 단차를 가진다.
또한, 상기 절연 기판은 제1층; 및 상기 제1층 상의 제2층을 포함하고, 상기 제1 전극부 및 제2 전극부는 상기 제1층의 상면에서 일부 영역까지 관통하며, 상기 제1 전극부 상에 배치된 제1 돌출 전극; 및 상기 제2 전극부 상에 배치된 제2 돌출 전극을 포함한다.
또한, 상기 복수의 제1 돌출 전극은 제1군의 제1 돌출 전극 및 제2군의 제1 돌출 전극을 포함하고, 상기 복수의 제2 돌출 전극은 제1군의 제2 돌출 전극 및 제2군의 제2 돌출 전극을 포함하며, 상기 제1군의 제1 돌출 전극 및 상기 제1군의 제2 돌출 전극 상에 배치된 제1 반도체 소자; 및 상기 제2군의 제2 돌출 전극 및 상기 제2군의 제2 돌출 전극 상에 배치된 제2 반도체 소자를 더 포함한다.
또한, 상기 반도체 패키지는 상기 절연 기판 내에 매립된 적어도 하나의 제3 반도체 소자를 더 포함하고, 상기 제3 반도체 소자는 상기 연결 부재와 수직으로 중첩되지 않는다.
또한, 상기 제1 및 제2 돌출 전극 각각은, 제1 금속층; 및 상기 제1 금속층 상에 배치되고, 상기 제1 금속층과는 다른 금속 물질을 포함하는 제2 금속층을 포함하고, 상기 제1 금속층은 상기 절연 기판의 하면을 향하여 볼록한 부분을 포함한다.
실시 예의 반도체 패키지는 절연 기판 및 상기 절연 기판 내에 매립된 연결 부재를 포함할 수 있다. 그리고, 상기 연결 부재의 측면은 단차를 가질 수 있다. 예를 들어, 상기 연결 부재는 서로 다른 절연 물질을 포함하는 복수의 절연층을 포함할 수 있다. 그리고, 상기 복수의 절연층의 측면은 단차를 가질 수 있다. 그리고, 상기 연결 부재의 상기 단차를 가지는 측면은 상기 절연 기판과 접촉할 수 있다. 이를 통해, 상기 절연 기판과 상기 연결 부재 사이의 접촉 면적을 향상시킬 수 있다. 이를 통해, 상기 연결 부재가 상기 제1 절연층으로부터 박리되는 문제를 해결할 수 있다.
한편, 상기 연결 부재는 상기 절연 기판과 유사한 열팽창 계수를 가진 유기물을 포함할 수 있다. 이를 통해, 실시 예는 상기 연결 부재에 가해지는 스트레스를 최소화할 수 있다. 나아가, 실시 예는 상기 연결 부재에 크랙이 발생하거나, 상기 연결 부재가 상기 기판으로부터 박리되는 문제를 해결할 수 있다. 이를 통해, 실시 예는 반도체 패키지의 기계적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.
또한, 실시 예는 상기 연결 부재의 제1 절연층으로 실리콘 대비 저렴한 폴리이미드로 변경하여, 상기 연결 부재의 원가를 절감할 수 있다.
또한, 상기 연결 부재에는 작은 폭의 비아 전극들이 구비될 수 있다. 그리고, 서로 다른 층에 구비된 복수의 비아 전극들 사이의 정렬 상태는 상기 연결 부재의 동작 특성, 반도체 패키지의 동작 특성, 및 상기 반도체 패키지가 적용되는 전자 제품이나 서버 등의 동작 특성에 큰 영향을 줄 수 있다. 이때, 상기 폴리미이드는 투명한 특성을 가질 수 있다. 이에 따라, 실시 예는 서로 다른 층에 배치된 복수의 비아 전극들의 정렬 상태를 향상시킬 수 있다. 이를 통해, 상기 연결 부재의 동작 특성, 반도체 패키지의 동작 특성, 및 상기 반도체 패키지가 적용되는 전자 제품이나 서버 등의 동작 특성을 더욱 향상시킬 수 있다.
또한, 상기 연결 부재의 제1 절연층이 상기 절연 기판과 유사한 열팽창계수를 가지는 것에 의해, 상기 기판의 열 변형 시에, 상기 기판과 함께 상기 연결 부재의 유동이 가능하도록 할 수 있다. 이를 통해, 실시 예는 상기 기판의 열 변형에 따라 발생할 수 있는 상기 연결 부재의 크랙 문제를 해결할 수 있다.
한편, 상기 연결 부재는 솔더 레지스트의 제3 절연층을 포함할 수 있다. 또한, 상기 제3 절연층은 연결 부재의 소잉 공정에서 쉽게 깨질 수 있다. 따라서, 실시 예는 상기 제3 절연층의 폭이 다른 절연층의 폭보다 작도록 하여, 상기 충격으로부터 상기 제3 절연층을 안전하게 보호할 수 있다. 이를 통해, 실시 예는 제품 신뢰성을 더욱 향상시킬 수 있다.
한편, 실시 예의 절연 기판의 상면은 단차를 가질 수 있고, 나아가 제1 돌출 전극 및 제2 돌출 전극의 상면도 단차를 가질 수 있다. 그리고, 상기 제1 돌출 전극 및 제2 돌출 전극이 단차를 가지는 것에 의해 제1 반도체 소자와 제2 반도체 소자의 배치 위치를 인식할 수 있고, 이를 통해 보다 정확한 위치에 상기 제1 및 제2 반도체 소자의 실장이 가능할 수 있다. 나아가, 실시 예는 상기 제1 돌출 전극과 제2 돌출 전극 상에 각각 배치되는 솔더와 같은 도전성 접속 부재의 볼륨을 서로 다르게 조절하는 것이 가능하다. 따라서, 실시 예는 보다 많은 볼륨이 필요한 도전성 접속 부재가 배치될 돌출 전극이 다른 돌출 전극보다 낮게 위치하도록 할 수 있다. 이는 상기 캐비티 및 연결 부재의 두께의 차이의 조절을 통해 가능할 수 있다. 이를 통해, 실시 예는 기판 상에 상기 반도체 소자가 더욱 안정적으로 결합되도록 할 수 있다. 따라서, 실시 예는 상기 반도체 소자가 원활히 동작되도록 할 수 있고, 나아가 상기 반도체 패키지가 적용되는 전자 제품 및/또는 서버 등의 동작 특성을 향상시킬 수 있다.
또한, 상기 제1 돌출 전극 및 제2 돌출 전극 각각은 제1 금속층 및 제2 금속층을 포함할 수 있다. 상기 제1 금속층은 니켈을 포함할 수 있다. 그리고, 상기 제2 금속층은 구리를 포함할 수 있다. 상기 제1 금속층은 상기 제2 금속층과 상기 전극부 사이의 결합력을 향상시킬 수 있다. 예를 들어, 상기 전극부 상에 상기 제2 금속층을 바로 배치하는 경우, 상기 전극부의 산화가 발생할 수 있고, 이로 인해 상기 전극부와 상기 돌출 전극 사이의 결합력이 저하될 수 있다. 따라서, 상기 제1 금속층은 상기 제1 전극부의 산화를 방지하면서 상기 제2 금속층과 상기 제1 전극부 사이의 결합력을 향상시키는 기능을 할 수 있다. 또한, 상기 제1 금속층은 열적 스트레스에 의한 상기 제2 절연층의 수축 및 팽창에 따라 상기 돌출 전극이 상기 전극부로부터 박리되는 것을 해결할 수 있다.
구체적으로, 상기 제1 금속층이 니켈을 포함하는 경우, 상기 전극부와 돌출전극 사이의 밀착력을 향상시킬 수 있다. 또한, 추후 솔더 등의 물질을 통해 돌출 전극과 전기적 결합을 이루는 경우, 상기 솔더가 상기 전극부로 확산되어 금속간 결합부(Inter-metallic Compound)를 형성할 수 있으며, 상기 금속간 결합부는 기계적, 전기적 신뢰성이 좋지 않은 문제가 있다. 특히, 상기 제2 금속층이 구리로 이루어지는 경우 금속간 결합부가 형성되는 문제가 더 악화될 수 있는데, 니켈이 배치되는 경우 솔더의 확산을 방지하여 금속간 결합부가 형성되는 것을 방지할 수 있어, 반도체 패키지의 전기적, 기계적 신뢰성을 개선할 수 있다.
도 1a는 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1b는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1c는 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1d는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1e는 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 제1 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 3은 제2 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 4는 도 2의 회로 기판을 상측에서 바라본 평면도이다.
도 5는 도 3의 회로 기판에 복수의 반도체 소자가 결합된 상태의 단면도이다.
도 6은 도 2의 연결 부재의 상세 층 구조를 나타낸 단면도이다.
도 7은 도 6의 연결 부재를 상측에서 바라본 평면도이다.
도 8은 제1 실시 예에 따른 도 3의 회로 기판의 일 영역을 확대한 단면도이다.
도 9는 도 8의 절연 기판과 연결 부재 사이의 계면을 설명하기 위한 도면이다.
도 10은 실시 예의 돌출 전극의 상세 층 구조를 나타낸 단면도이다.
도 11은 제2 실시 예에 따른 도 3의 회로 기판의 일 영역을 확대한 단면도이다.
도 12는 제3 실시 예에 따른 도 3의 회로 기판의 일 영역을 확대한 단면도이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.
-전자 디바이스-
실시 예의 설명에 앞서, 실시 예의 반도체 패키지가 적용되는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지에는 다양한 반도체 소자가 실장될 수 있다.
상기 반도체 소자는 능동소자 및/또는 수동소자를 포함할 수 있다. 능동소자는 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC) 형태의 반도체칩일 수 있다. 반도체 소자는 로직 칩, 메모리칩 등일 수 있다. 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 애플리케이션 프로세서(AP) 칩이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다.
메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
또한, 상기 전자 디바이스는 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 차량, 고성능 서버, 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
이하에서는 실시 예에 따른 회로 기판을 포함하는 반도체 패키지에 대해 설명하기로 한다. 실시 예의 반도체 패키지는 추후 설명될 회로 기판을 포함한 다양한 패키지 구조를 가질 수 있다.
그리고 일 실시 예에서의 상기 회로 기판은 이하에서 설명되는 제1 기판일 수 있다.
또한, 다른 실시 예에서의 상기 회로 기판은 이하에서 설명되는 제2 기판일 수 있다.
도 1a는 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1b는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1c는 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1d는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1e는 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1a를 참조하면, 제1 실시 예의 반도체 패키지는 제1 기판(1100), 제2 기판(1200) 및 반도체 소자(1300)를 포함할 수 있다.
상기 제1 기판(1100)은 패키지 기판을 의미할 수 있다.
예를 들어, 상기 제1 기판(1100)은 적어도 하나의 외부 기판이 결합되는 공간을 제공할 수 있다. 상기 외부 기판은 상기 제1 기판(1100) 상에 결합되는 제2 기판(1200)을 의미할 수 있다. 또한, 상기 외부 기판은 상기 제1 기판(1100)의 하부에 결합되는 전자 디바이스에 포함된 메인 보드를 의미할 수 있다.
또한, 도면상에 도시하지는 않았지만, 상기 제1 기판(1100)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다.
상기 제1 기판(1100)은 적어도 하나의 절연층 및, 상기 적어도 하나의 절연층에 배치된 전극부를 포함할 수 있다.
상기 제1 기판(1100) 상에는 제2 기판(1200)이 배치될 수 있다.
상기 제2 기판(1200)은 인터포저일 수 있다. 예를 들어, 상기 제2 기판(1200)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다. 상기 제2 기판(1200)은 상기 적어도 하나의 반도체 소자(1300)와 연결될 수 있다. 예를 들어, 제2 기판(1200)은 제1 반도체 소자(1310) 및 제2 반도체 소자(1320)가 실장되는 공간을 제공할 수 있다. 상기 제2 기판(1200)은 상기 제1 반도체 소자(1310)와 제2 반도체 소자(1320) 사이를 전기적으로 연결하면서, 상기 제1 및 제2 반도체 소자(1310, 1320)와 상기 제1 기판(1100) 사이를 전기적으로 연결할 수 있다. 즉, 상기 제2 기판(1200)은 복수의 반도체 소자 사이의 수평적 연결 기능 및 반도체 소자와 패키지 기판 사이의 수직적 연결 기능을 할 수 있다.
도 1a에서는 상기 제2 기판(1200) 상에 2개의 반도체 소자(1310, 1320)가 배치되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 기판(1200) 상에는 1개의 반도체 소자가 배치될 수 있고, 이와 다르게 3개 이상의 반도체 소자가 배치될 수 있다.
제2 기판(1200)은 상기 적어도 하나 이상의 반도체 소자(1300)와 상기 제1 기판(1100) 사이에 배치될 수 있다.
일 실시 예에서, 상기 제2 기판(1200)은 반도체 소자 기능을 하는 액티브 인터포저일 수 있다. 상기 제2 기판(1200)이 반도체 소자 기능을 하는 경우, 실시 예의 반도체 패키지는 상기 제1 기판(1100) 상에 수직 방향으로의 적층 구조를 가지고 복수의 로직 칩의 기능을 가질 수 있다. 로직 칩의 기능을 가질 수 있다는 것은, 능동 소자 및 수동 소자의 기능을 가질 수 있음을 의미할 수 있다. 능동 소자의 경우 수동 소자와 다르게 전류와 전압의 특성이 선형적이지 않을 수 있고, 액티브 인터포저의 경우 능동 소자의 기능을 가질 수 있다. 또한, 액티브 인터포저는 해당 로직 칩의 기능을 하면서, 이의 상부에 배치된 제2 로직 칩과 상기 제1 기판(1100) 사이의 신호 전달 기능을 수행할 수 있다.
다른 실시 예에 따르면, 상기 제2 기판(1200)은 패시브 인터포져일 수 있다. 예를 들어, 상기 제2 기판(1200)은 상기 반도체 소자(1300)와 상기 제1 기판(1100) 사이에서의 신호 중계 기능을 할 수 있고, 저항, 캐패시터, 인덕터 등의 패시브 소자 기능을 가질 수 있다. 예를 들어, 상기 반도체 소자(1300)는 5G, 사물인터넷(IOT, Internet of Things), 화질 증가, 통신 속도 증가 등의 이유로 단자의 개수가 점차 증가하고 있다. 즉 상기 반도체 소자(1300)에 구비되는 단자의 개수가 증가하고, 이에 의해 단자의 폭이나 복수의 단자들 사이의 간격이 감소하고 있다. 이때, 상기 제1 기판(1100)은 전자 디바이스의 메인 보드와 연결될 수 있다. 이에 따라, 상기 제1 기판(1100)에 구비된 전극들이 상기 반도체 소자(1300) 및 상기 메인 보드와 각각 연결되기 위한 폭 및 간격을 가지기 위해서는 상기 제1 기판(1100)의 두께가 증가하거나, 상기 제1 기판(1100)의 층 구조가 복잡해지는 문제가 있다. 따라서, 제1 실시 예는 상기 제1 기판(1100)과 상기 반도체 소자(1300)에 제2 기판(1200)을 배치할 수 있다. 그리고 상기 제2 기판(1200)은 상기 반도체 소자(1300)의 단자에 대응하는 미세 폭 및 간격을 가지는 전극을 포함할 수 있다.
상기 반도체 소자(1300)는 로직 칩, 메모리칩 등일 수 있다. 상기 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 AP 이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다. 그리고 상기 메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 제1 실시 예의 반도체 패키지는 접속부를 포함할 수 있다.
예를 들어, 반도체 패키지는 제1 기판(1100)과 상기 제2 기판(1200) 사이에 배치되는 제1 접속부(1410)를 포함할 수 있다. 상기 제1 접속부(1410)는 상기 제1 기판(1100)에 상기 제2 기판(1200)을 결합시키면서 이들 사이를 전기적으로 연결할 수 있다.
예를 들어, 반도체 패키지는 제2 기판(1200)과 반도체 소자(1300) 사이에 배치되는 제2 접속부(1420)를 포함할 수 있다. 상기 제2 접속부(1420)는 상기 제2 기판(1200) 상에 상기 반도체 소자(1300)를 결합시키면서 이들 사이를 전기적으로 연결할 수 있다.
반도체 패키지는 제1 기판(1100)의 하면에 배치된 제3 접속부(1430)를 포함할 수 있다. 상기 제3 접속부(1430)는 상기 제1 기판(1100)을 메인 보드에 결합시키면서, 이들 사이를 전기적으로 연결할 수 있다.
이때, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 와이어 본딩, 솔더 본딩, 메탈 간 다이렉트 본딩 중 적어도 하나의 본딩 방식을 이용하여 복수의 구성 요소 사이를 전기적으로 연결할 수 있다. 즉, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 복수의 구성 요소를 전기적으로 연결하는 기능을 갖기 때문에, 메탈 간 다이렉트 본딩을 이용할 경우 반도체 패키지는 솔더나 와이어가 아닌, 전기적으로 연결되는 부분으로 이해될 수 있다.
상기 와이어 본딩 방식은 금(Au) 등의 도선을 이용하여 복수의 구성 요소 사이를 전기적으로 연결하는 것을 의미할 수 있다. 또한, 상기 솔더 본딩 방식은 Sn, Ag, Cu 중 적어도 하나를 포함하는 물질을 이용하여 복수의 구성요소 사이를 전기적으로 연결할 수 있다. 또한, 메탈 간 다이렉트 본딩 방식은 솔더, 와이어, 전도성 접착제 등의 부재 없이, 복수의 구성 요소 사이에 열과 압력을 인가하여 재결정화하고, 이를 통해 복수의 구성요소 사이를 직접 결합시키는 것을 의미할 수 있다. 그리고 메탈 간 다이렉트 본딩 방식은 상기 제2 접속부(1420)에 의한 본딩 방식을 의미할 수 있다. 이 경우, 상기 제2 접속부(1420)는 상기 재결정화에 의해 복수의 구성요소 사이에 형성되는 금속층을 의미할 수 있다.
구체적으로, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 열 압착(Thermal Compression) 본딩 방식에 의해 복수의 구성을 서로 결합시킬 수 있다. 상기 열 압착 본딩 방식은 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)에 열과 압력을 가하여 복수의 구성 사이를 직접 결합시키는 방식을 의미할 수 있다.
이때, 상기 제1 기판(1100) 및 제2 기판(1200) 중 적어도 하나에서, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)가 배치되는 전극에는 해당 기판의 절연층으로부터 멀어지는 외측 방향으로 돌출된 돌출부가 구비될 수 있다. 상기 돌출부는 상기 제1 기판(1100) 또는 제2 기판(1200)에서 외측 방향을 향하여 돌출될 수 있다.
상기 돌출부는 범프(bump)라고 할 수 있다. 상기 돌출부는 포스트(post)라고도 할 수 있다. 상기 돌출부는 필라(pillar)라고도 할 수 있다. 바람직하게, 상기 돌출부는 제2 기판(1200)의 전극 중 상기 반도체 소자(1300)와의 결합을 위한 제2 접속부(1420)가 배치된 전극을 의미할 수 있다. 즉, 상기 반도체 소자(1300)의 단자들의 피치가 미세화되면서, 솔더 등의 전도성 접착제에 의해 상기 반도체 소자(1300)의 복수의 단자와 각각 연결되는 복수의 제2 접속부(1420) 간의 단락이 발생할 수 있다. 따라서, 실시 예는 상기 제2 접속부(1420)의 볼륨을 줄이기 위해 열 압착 본딩(Thermal Compression Bonding)을 진행할 수 있다. 이에 따라, 실시 예는, 정합도, 확산력, 및 솔더 등의 전도성 접착제와 돌출부 사이에 형성되는 금속간 화합물(Inter Metallic Compound, IMC)이 인터포저 및/또는 기판으로 확산되는 것을 방지하는 확산 방지력 확보를 위해 상기 제2 접속부(1420)가 배치되는 상기 제2 기판(1200)의 전극에 돌출부가 포함되도록 할 수 있다
또한, 상기 반도체 패키지는 연결 부재(1210)를 포함할 수 있다.
상기 연결 부재는 브리지 기판이라고 할 수 있다. 예를 들어, 상기 연결 부재(1210)는 재배선층을 포함할 수 있다. 연결 부재(1210)는 복수의 반도체 소자를 수평적으로 서로 전기적 연결을 하는 기능을 할 수 있다. 예시적으로, 일반적으로 반도체 소자가 가져야 할 면적이 너무 크기 때문에 상기 연결 부재(1210)는 재배선층을 포함할 수 있다. 반도체 패키지와 반도체 소자는 회로 패턴의 폭이나 너비 등이 서로 큰 차이를 가지기 때문에, 전기적 접속을 위한 회로 패턴의 완충 역할이 필요하다. 완충 역할은 반도체 패키지의 회로 패턴의 폭이나 너비 등의 크기와 반도체 소자의 회로 패턴의 폭이나 너비 등의 크기의 중간 크기를 갖도록 하는 것을 의미할 수 있고, 재배선층은 상기 완충 역할을 하는 기능을 포함할 수 있다.
실시 예에서, 상기 연결 부재(1210)는 유기물 브리지일 수 있다. 예를 들어, 상기 연결 부재(1210)는 유기물을 포함할 수 있다. 예를 들어, 상기 연결 부재(1210)는 상기 실리콘 기판 대신에 유기물을 포함하는 유기 기판을 포함할 수 있다. 상기 연결 부재(1210)는 상기 제2 기판(1200) 내에 매립될 수 있다.
이를 위해, 상기 제2 기판(1200)은 캐비티를 포함할 수 있고, 상기 연결 부재(1210)는 상기 제2 기판(1200)의 상기 캐비티 내에 배치될 수 있다. 상기 연결 부재(1210)는 상기 제2 기판(1200) 상에 배치되는 복수의 반도체 소자 사이를 수평적으로 연결할 수 있다.
도 1b를 참조하면, 제2 실시 예의 반도체 패키지는 제2 기판(1200) 및 반도체 소자(1300)를 포함할 수 있다. 이때, 제2 실시 예의 반도체 패키지는 제1 실시 예의 반도체 패키지 대비 제1 기판(1100)이 생략된 구조를 가질 수 있다.
즉, 제2 실시 예의 제2 기판(1200)은 인터포저 기능을 하면서 패키지 기판의 기능을 할 수 있다.
상기 제2 기판(1200)의 하면에 배치된 제1 접속부(1410)는 전자 디바이스의 메인 보드에 상기 제2 기판(1200)을 결합시킬 수 있다.
도 1c를 참조하면, 제3 실시 예의 반도체 패키지는 제1 기판(1100) 및 반도체 소자(1300)를 포함할 수 있다.
이때, 제3 실시 예의 반도체 패키지는 제1 실시 예의 반도체 패키지 대비 제2 기판(1200)이 생략된 구조를 가질 수 있다.
즉, 제3 실시 예의 제1 기판(1100)은 패키지 기판 기능을 하면서, 상기 반도체 소자(1300)와 메인 보드 사이를 연결하는 기능을 할 수 있다. 이를 위해, 제1 기판(1100)에는 복수의 반도체 소자 사이를 연결하기 위한 연결 부재(1110)를 포함할 수 있다. 상기 연결 부재(1110)는 복수의 반도체 소자 사이를 연결하는 유기물 브리지일 수 있다.
도 1d를 참조하면, 제4 실시 예의 반도체 패키지는 제3 실시 예의 반도체 패키지 대비, 제3 반도체 소자(1330)를 더 포함할 수 있다.
이를 위해, 제1 기판(1100)의 하면에는 제4 접속부(1440)가 배치될 수 있다.
그리고, 상기 제4 접속부(1400)에는 제3 반도체 소자(1330)가 배치될 수 있다. 즉, 제4 실시 예의 반도체 패키지는 상측 및 하측에 각각 반도체 소자가 실장되는 구조를 가질 수 있다.
이때, 상기 제3 반도체 소자(1330)는 도 1b의 반도체 패키지에서, 제2 기판(1200)의 하면에 배치된 구조를 가질 수도 있을 것이다.
도 1e를 참조하면, 제5 실시 예의 반도체 패키지는 제1 기판(1100)을 포함할 수 있다. 상기 제1 기판(1100) 상에는 제1 및 제2 반도체 소자(1310, 1320)가 배치될 수 있다. 이를 위해, 상기 제1 기판(1100)과 상기 제1 및 제2 반도체 소자(1310, 1320) 사이에는 제1 접속부(1410)가 배치될 수 있다.
그리고, 상기 제1 기판(1110)에는 연결 부재(1110)가 매립될 수 있다. 상기 연결 부재(1110)는 상기 제1 및 제2 반도체 소자(1310, 1320)를 수평적으로 연결할 수 있다.
또한, 상기 제1 기판(1100)은 도전성 결합부(1450)를 포함할 수 있다. 상기 도전성 결합부(1450)는 상기 제1 기판(1100)에서 제2 반도체 소자(1320)를 향하여 더 돌출될 수 있다. 상기 도전성 결합부(1450)는 범프라고 할 수 있고, 이와 다르게 포스트라고도 할 수 있다. 상기 도전성 결합부(1450)는 상기 제1 기판(1100)의 최상측에 배치된 전극 상에 돌출된 구조를 가지고 배치될 수 있다.
상기 도전성 결합부(1450) 상에는 제3 반도체 소자(1330)가 배치될 수 있다. 이때, 상기 제3 반도체 소자(1330)는 상기 도전성 결합부(1450)를 통해 상기 제1 기판(1100)과 연결될 수 있다. 또한, 상기 제1 및 제2 반도체 소자(1310, 1320)와 상기 제3 반도체 소자(1330) 사이에는 제2 접속부(1420)가 배치될 수 있다.
이에 따라, 상기 제3 반도체 소자(1330)는 상기 제2 접속부(1420)를 통해 상기 제1 및 제2 반도체 소자(1310, 1320)와 전기적으로 연결될 수 있다.
즉, 제3 반도체 소자(1330)는 도전성 결합부(1450)을 통해 제1 기판(1100)과 연결되면서, 상기 제2 접속부(1420)를 통해 상기 제1 및 제2 반도체 소자(1310, 1320)와도 연결될 수 있다.
이때, 상기 제3 반도체 소자(1330)는 상기 도전성 결합부(1450)을 통해 전원신호 및/또는 전력을 공급받을 수 있다. 또한, 상기 제3 반도체 소자(1330)는 상기 제2 접속부(1420)를 통해 상기 제1 및 제2 반도체 소자(1310, 1320)와 통신 신호를 주고받을 수 있다.
제5 실시 예의 반도체 패키지는 도전성 결합부(1450)를 통해 상기 제3 반도체 소자(1330)에 전원신호 및/또는 전력을 공급함으로써, 상기 제3 반도체 소자(1330)의 구동을 위한 충분한 전력의 제공이나, 전원 동작의 원활한 제어가 가능할 수 있다.
이에 따라, 실시 예는 상기 제3 반도체 소자(1330)의 구동 특성을 향상시킬 수 있다. 즉, 실시 예는 제3 반도체 소자(1330)에 제공되는 전력이 부족해지는 문제를 해결할 수 있다. 나아가, 실시 예는 상기 제3 반도체 소자(1330)의 전원 신호, 전력 및 통신 신호 중 적어도 하나가 상기 도전성 결합부(1450)와 제2 접속부(1420)를 통해 서로 다른 경로를 통해 제공되도록 할 수 있다. 이를 통해, 실시 예는 상기 전원 신호에 의해 상기 통신 신호의 손실이 발생하는 문제를 해결할 수 있다. 예를 들어, 실시 예는 전원 신호의 통신 신호 사이의 상호 간섭을 최소화할 수 있다.
한편, 제5 실시 예에서의 상기 제3 반도체 소자(1330)는 복수의 패키지 기판이 적층된 형태인 POP(Package On Package) 구조를 가지고 제1 기판(1100) 상에 배치될 수 있다. 예를 들어, 상기 제3 반도체 소자(1330)는 메모리 칩을 포함하는 메모리 패키지일 수 있다. 그리고 상기 메모리 패키지는 상기 도전성 결합부(1450) 상에 결합될 수 있다. 이때, 상기 메모리 패키지는 상기 제1 및 제2 반도체 소자(1310, 1320)와는 연결되지 않을 수 있다.
도 2는 제1 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 3은 제2 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 4는 도 2의 회로 기판을 상측에서 바라본 평면도이고, 도 5는 도 3의 회로 기판에 복수의 반도체 소자가 결합된 상태의 단면도이고, 도 6은 도 2의 연결 부재의 상세 층 구조를 나타낸 단면도이며, 도 7은 도 6의 연결 부재를 상측에서 바라본 평면도이고, 도 8은 제1 실시 예에 따른 도 3의 회로 기판의 일 영역을 확대한 단면도이며, 도 9는 도 8의 절연 기판과 연결 부재 사이의 계면을 설명하기 위한 도면이고, 도 10은 실시 예의 돌출 전극의 상세 층 구조를 나타낸 단면도이고, 도 11은 제2 실시 예에 따른 도 3의 회로 기판의 일 영역을 확대한 단면도이며, 도 12는 제3 실시 예에 따른 도 3의 회로 기판의 일 영역을 확대한 단면도이다.
이하에서는 도 2 내지 12를 참조하여 실시 예에 따른 반도체 패키지를 구체적으로 설명하기로 한다.
실시 예를 설명하기 이전에, 도 2 및 도 3은 회로 기판의 최상측에서의 돌출 전극의 구비 여부에 따라 구분될 수 있다. 예를 들어, 도 3의 회로 기판은 돌출 전극(145)을 구비할 수 있다. 예를 들어, 도 2의 회로 기판은 돌출 전극을 구비하지 않을 수 있다. 그리고, 도 2의 회로 기판의 제2 절연층(112)은 제2 절연층(112)의 씨닝을 통해 제1 전극부(130) 및 제2 전극부(140)의 폭보다 큰 개구부를 포함할 수 있다. 그리고, 도 2의 회로 기판은 상기 개구부에서 반도체 소자와의 결합을 진행할 수 있고, 이에 의해 상기 돌출 전극을 구비하지 않아도 반도체 소자와 안정적으로 결합될 수 있다.
도 2 및 도 3을 참조하면, 제1 실시 예에 따른 기판은 절연층(110), 전극부, 연결 부재(200)를 포함할 수 있다. 상기 절연층(110)은 절연 기판이라고 할 수 있다. 상기 절연층(110)은 복수의 층을 포함할 수 있다. 상기 절연층(110)은 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)을 포함할 수 있다. 상기 제1 절연층(111)은 상기 절연 기판의 내층을 구성할 수 있다. 상기 제2 절연층(112)은 상기 제1 절연층(111) 상에 배치될 수 있다. 예를 들어, 상기 제2 절연층(112)은 상기 절연 기판의 최상측에 배치된 절연층을 의미할 수 있다. 제3 절연층(113)은 상기 제1 절연층(111) 아래에 배치될 수 있다. 예를 들어, 상기 제3 절연층(113)은 상기 절연 기판의 최하측에 배치된 절연층을 의미할 수 있다.
상기 기판의 상기 제1 절연층(111)은 적어도 1층 이상의 층 구조를 가질 수 있다. 바람직하게, 상기 기판의 제1 절연층(111)은 복수의 적층 구조를 가질 수 있다. 적층 구조는 전극부에 의해 구분될 수 있다. 예를 들어, 전극부는 연결 전극(120) 및 관통 전극(125)을 포함할 수 있다. 상기 연결 전극(120) 및 상기 관통 전극(125)은 서로 다른 폭을 가질 수 있다. 그리고 상기 적층 구조는 상기 연결 전극(120) 및 상기 관통 전극(125)의 폭의 차이로 구분될 수 있다. 상기 연결 전극(120)은 상기 관통 전극(125)보다 큰 폭을 가질 수 있다. 이를 통해, 상기 전극부에서 상기 연결 전극(120)과 관통 전극(125)을 구분할 수 있다. 상기 연결 전극(120)은 전극부의 패드 및/또는 트레이스를 의미할 수 있다. 상기 관통 전극(125)은 상기 연결 전극과 연결되는 비아 전극을 의미할 수 있다. 상기 관통 전극(125)은 서로 다른 층에 배치된 복수의 연결 전극(120) 사이에 배치될 수 있다. 상술한 적층 구조를 통해 실시 예의 기판은 적어도 하나의 반도체 소자, 및/또는 제2 기판을 메인 보드와 전기적으로 효율적 연결할 수 있다.
이때, 도 2의 기판의 제1 절연층(111)은 7층 구조를 가지는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 상기 기판의 제1 절연층(111)은 6층 이하의 층수를 가질 수 있고, 8층 이상의 층수를 가질 수도 있을 것이다. 또한, 상기 기판의 복수의 제1 절연층(111)이 서로 동일한 절연 물질을 포함하는 경우, 상기 복수의 절연층 사이의 계면은 구분되지 않을 수 있다. 이 경우, 상기 적층 구조는 상기 전극부의 연결 전극(120) 및 관통 전극((125)을 가지고 구분할 수 있다.
한편, 상기 기판의 제1 절연층(111)이 복수의 층 구조를 가지는 경우, 상기 복수의 층의 제1 절연층은 서로 동일한 절연 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 복수의 층의 제1 절연층 중 적어도 하나의 제1 절연층은 적어도 다른 하나의 제1 절연층과는 다른 절연물질을 포함할 수 있다.
상기 기판의 제1 절연층(111)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 기판의 제1 절연층(111)은 유리 또는 플라스틱을 포함할 수 있다. 예를 들어, 상기 기판의 제1 절연층(111)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함할 수 있다. 예를 들어, 기판의 제1 절연층(111)은 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함할 수 있다. 예를 들어, 기판의 제1 절연층(111)은 사파이어를 포함할 수 있다. 예를 들어, 기판의 제1 절연층(111)은 광등방성 필름을 포함할 수 있다. 예를 들어, 기판의 제1 절연층(111)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA)를 포함할 수 있다. 예를 들어, 상기 기판의 제1 절연층(111)은 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 기판의 제1 절연층(111)은 열경화성 수지 또는 열가소성 수지에 실리카 또는 알루미나의 무기 필러가 배치된 구조를 가질 수 있다.
상기 제1 절연층(111)은 서로 다른 복수의 절연 재료를 적층한 구조를 가질 수 있고, 예시적인 배치 구조에 대해 보다 구체적으로 설명하면 다음과 같다.
일 실시 예에서 제1 절연층(111)은 보강 부재를 포함하는 코어층에 대응하는 제1층을 포함할 수 있다. 여기에서, 코어층은 보강 부재를 포함하면서, 이의 수직 방향으로의 두께가 30㎛를 초과하는 절연층을 의미할 수 있다. 또한, 상기 절연층은 상기 코어층의 상부 및 하부에 각각 배치되고 보강 부재를 포함하지 않는 복수의 제2층을 포함할 수 있다. 이 경우, 상기 기판은 코어기판일 수 있다. 상기 보강 부재는 강화 섬유 또는 유리 섬유라고도 할 수 있다.
상기 보강 부재는 상기 절연층의 수평 방향을 따라 연장된 유리 섬유 (Glass fiber) 물질을 의미할 수 있고, 서로 이격된 무기물 필러와는 다른 의미를 가질 수 있다. 즉, 제1층의 보강 부재는 제2층의 필러와 수평 방향을 따라 서로 다른 길이나 너비를 가질 수 있다. 또한, 상기 제1층의 보강 부재는 일 방향을 따라 길게 연장된 구조를 가질 수 있으나, 제2층의 필러는 임의의 크기를 갖고 분산되어 배치되기 때문에 제1층의 보강 부재와 제2층의 필러는 서로 구분될 수 있다. 예시적으로, 유리 섬유는 제1층의 폭 이상의 폭을 갖도록 연장될 수 있다. 여기에서, 제1층의 폭 이상의 폭을 갖는 의미는 유리 섬유가 수평 방향으로 구부러진 형상을 가지고 배치될 수 있음을 의미할 수 있다. 또한, 제2층이 필러를 포함하더라도 제1층의 유리 섬유보다 휨 등의 문제를 방지하는 효과가 크지 않기 때문에, 보강 부재는 제2층의 필러와 구분하여 설명한다.
다른 실시 예에서, 상기 기판의 제1 절연층(111)은 코어층을 포함하지 않는 코어리스 기판일 수 있다. 예를 들어, 상기 기판의 제1 절연층(111)은 우수한 가공성, 기판의 슬림화가 가능하고, 상기 기판의 전극부의 미세화가 가능한 보강 부재를 포함하지 않는 유기 물질을 포함할 수 있다. 예를 들어, 상기 기판의 제1 절연층(111)은 예시적으로 아지노모토사에서 출시하는 제품인 ABF(Ajinomoto Build-up Film)을 이용할 수 있고, FR-4, BT(Bismaleimide Triazine), PID(Photo Imageable Dielectric resin), BT 등이 사용될 수 있다. 예를 들어, 상기 제1 절연층(111)은 ABF로 구성된 복수의 층들을 포함할 수 있다.
이때, 상기 기판의 제1 절연층(111)이 보강 부재를 포함하지 않는 ABF로만 구성되는 경우, 상기 기판의 휨 특성이 저하될 수 있다. 따라서, 상기 기판의 제1 절연층(111)은 ABF(Ajinomoto Build-up Film)로 구성되면서, 상기 기판의 제1 절연층을 구성하는 복수의 ABF 중 적어도 하나의 ABF에는 보강 부재가 포함될 수 있다.
예를 들어, 상기 기판의 제1 절연층(111)은 수지 및 필러를 포함하는 제1 ABF로 구성된 제1층을 포함할 수 있다. 또한, 상기 기판의 제1 절연층(111)은 상기 수지, 필러 및 보강 부재를 포함하는 제2 ABF로 구성된 층을 포함할 수 있다. 이때, 상기 제2 ABF에 포함된 보강 부재는 GCP(Glass Core Primer) 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
상기 기판의 제1 절연층(111)에서 상기 보강 부재를 포함하지 않는 층은 10㎛ 내지 40㎛의 범위의 두께를 가질 수 있다. 바람직하게, 상기 기판의 제1 절연층(111)에서 상기 보강 부재를 포함하지 않는 층은 15㎛ 내지 35㎛의 범위의 두께를 만족할 수 있다. 더욱 바람직하게, 상기 기판의 제1 절연층(111)에서 상기 보강 부재를 포함하지 않는 층은 18㎛ 내지 32㎛의 범위의 두께를 만족할 수 있다. 상기 기판의 제1 절연층(111)에서 상기 보강 부재를 포함하지 않는 층의 두께가 10㎛ 미만이면, 상기 기판의 강성이 저하될 수 있다. 또한, 상기 기판의 제1 절연층(111)에서 상기 보강 부재를 포함하지 않는 층의 두께가 10㎛ 미만이면, 상기 기판의 전극부가 안정적으로 보호되지 못하고, 이에 의해 전기적 신뢰성이 저하될 수 있다. 또한, 상기 기판의 제1 절연층(111)의 상기 보강 부재를 포함하지 않는 층의 두께가 40㎛를 초과하면, 상기 기판의 전체적인 두께가 증가하고, 이에 따라 반도체 패키지의 두께가 증가할 수 있다. 또한, 상기 기판의 제1 절연층(111)의 상기 보강 부재를 포함하지 않는 층의 두께가 40㎛를 초과하면, 상기 기판의 전극부의 미세화가 어려울 수 있다.
상기 두께는 서로 다른 층에 배치된 연결 전극(120)들 사이의 기판 수직 방향으로의 거리에 대응할 수 있다. 즉, 두께는 상기 기판의 상면에서 하면을 향하는 방향, 또는 하면에서 상면을 향하는 방향으로의 길이를 의미할 수 있고, 기판 수직 방향의 길이를 의미할 수 있다. 여기서, 상면은 각 구성요소에서 상기 수직 방향을 따라 가장 높은 위치를 의미할 수 있고, 하면은 각 구성요소에서 상기 수직 방향을 따라 가장 낮은 위치를 의미할 수 있다. 그리고 이의 위치는 서로 반대로 지칭될 수 있다.
상기 제1 절연층(111)의 상면은 단차를 가질 수 있다. 예를 들어, 상기 제1 절연층(111)은 볼록한 부분을 포함할 수 있다. 또는 상기 제1 절연층(111)은 오목한 부분을 포함할 수 있다. 예를 들어, 상기 제1 절연층(111)은 연결 부재(200)와 수직으로 중첩된 상면과 상기 연결 부재(200)와 수직으로 중첩되지 않는 상면이 서로 다른 높이를 가질 수 있다. 이에 대해서는 하기에서 더욱 상세히 설명하기로 한다.
또한, 기판의 절연층은 제2 절연층(112) 및 제3 절연층(113)을 포함할 수 있다. 상기 기판의 제2 절연층(112) 및 제3 절연층(113)은 레지스트층일 수 있다. 예를 들어, 상기 기판의 제2 절연층(112)은 기판의 최상측에 배치된 제1 레지스트층일 수 있다. 또한, 상기 기판의 제3 절연층(113)은 기판의 최하측에 배치된 제2 레지스트층일 수 있다. 레지스트층은 솔더의 젖음성이 낮은 특성을 가짐으로써 솔더 본딩 시 솔더의 흐름을 방지하는 기능을 가질 수도 있고, 또는 외부로부터의 습기나 오염 물질이 회로 기판 내부로 침투하는 것을 방지하는 기능을 가질 수 있다.
이때, 상기 기판의 제2 절연층(112)은 상기 기판의 제1 절연층(111)과 동일한 절연 물질을 포함할 수 있다. 예를 들어, 상기 기판의 제1 절연층(111)이 복수의 층으로 구성된 경우, 상기 복수의 층의 제1 절연층 중 상기 제2 절연층(112)에 가장 인접한 제1 절연층은 상기 제2 절연층(112)과 동일한 절연물질을 포함할 수 있다. 이 경우, 상기 기판의 제1 절연층(111)과 제2 절연층(112) 사이의 계면의 구분이 어려울 수 있다. 이 경우, 상기 기판의 제1 절연층(111) 및 제2 절연층(112)에 배치된 전극부의 연결 전극(120) 및 관통 전극(125)을 이용하여 상기 기판의 제1 절연층(111)가 제2 절연층(112) 사이의 계면을 구분할 수 있다.
이에 대응하게 상기 기판의 제3 절연층(113)은 기판의 제1 절연층(111)과 동일한 절연물질을 포함할 수 있다.
상기 기판의 제2 절연층(112) 및 제3 절연층(113)은 상기 기판의 제1 절연층(111)의 상면 및 하면 각각을 보호하는 기능을 할 수 있다. 이에 따라, 상기 기판의 제2 절연층(112) 및 제3 절연층(113)은 보호층이라고 할 수 있다. 상기 기판의 제2 절연층(112) 및 제3 절연층(113)은 유기 고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 상기 기판의 제2 절연층(112) 및 제3 절연층(113)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 상기 기판의 제2 절연층(112) 및 제3 절연층(113)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 상기 기판의 제2 절연층(112) 및 제3 절연층(113)은 포토 솔더 레지스트층, 커버-레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.
상기 기판의 제2 절연층(112) 및 제3 절연층(113) 각각의 두께는 1㎛ 내지 20㎛일 수 있다. 상기 기판의 제2 절연층(112) 및 제3 절연층(113) 각각의 두께는 1㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 기판의 제2 절연층(112) 및 제3 절연층(113) 각각의 두께는 5㎛ 내지 20㎛일 수 있다.
상기 기판의 제2 절연층(112) 및 제3 절연층(113) 각각의 두께가 20㎛ 초과인 경우, 반도체 패키지의 두께가 증가하여 박판화가 어려울 수 있고, 또는 제1 절연층(111)에 인가되는 응력이 커질 수 있다. 상기 기판의 제2 절연층(112) 및 제3 절연층(113) 각각의 두께가 1㎛ 미만인 경우, 기판에 포함된 전극부가 안정적으로 보호되기 어려울 수 있고, 이에 의해 전기적 신뢰성 또는 물리적 신뢰성이 저하될 수 있다.
한편, 상기 제2 절연층(112)의 상면은 단차를 가질 수 있다. 예를 들어, 상기 제2 절연층(112)은 볼록한 부분을 포함할 수 있다. 또는 상기 제2 절연층(112)은 오목한 부분을 포함할 수 있다. 예를 들어, 상기 제2 절연층(112)은 연결 부재(200)와 수직으로 중첩된 상면과 상기 연결 부재(200)와 수직으로 중첩되지 않는 상면이 서로 다른 높이를 가질 수 있다. 이에 대해서는 하기에서 더욱 상세히 설명하기로 한다.
상기 기판은 전극부를 포함할 수 있다. 상기 기판의 전극부는 상기 제1 절연층(111) 내에 배치될 수 있다. 예를 들어, 상기 전극부의 적어도 일부는 상기 제1 절연층(111) 내에 매립될 수 있다. 예를 들어, 상기 전극부의 적어도 일부는 제2 절연층(112) 내에 매립될 수 있다. 예를 들어, 상기 전극부의 적어도 일부는 제3 절연층(113) 내에 매립될 수 있다. 또한, 상기 전극부의 적어도 일부는 상기 제2 절연층(112) 상으로 돌출될 수 있다. 또한, 상기 전극부의 적어도 일부는 상기 제3 절연층(113) 하로 돌출될 수 있다.
상기 전극부는 크게 연결 전극(120) 및 관통 전극(125)을 포함할 수 있다. 상기 연결 전극(120)은 상기 제1 절연층(111)의 각 층의 상면 또는 하면에 인접하게 배치될 수 있다. 상기 관통 전극(125)은 상기 연결 전극(120)과 연결될 수 있다. 상기 관통 전극(125)은 상기 제1 절연층(111)의 각층의 적어도 일부를 관통할 수 있다. 이때, 상기 연결 전극(120)은 위치 및 기능에 따라 패드 또는 트레이스라고 할 수 있다. 또한, 상기 관통 전극(125)은 비아 전극이라고도 할 수 있다.
이때, 상기 기판의 제1 절연층(111)이 7층 구조를 가지는 경우, 상기 전극부의 상기 관통 전극(125)은 수직 방향을 따라 서로 이격되면서 이들 사이에 각각 연결 전극(120)이 각각 개재된 4층 구조를 가질 수 있다.
한편, 상기 기판의 연결 전극(120) 중 적어도 하나는 ETS(Embedded Trace Substrate) 구조를 가질 수 있다. 예를 들어, 상기 연결 전극(120) 중 최상측 또는 최하측에 배치된 전극은 제1 절연층(111)에 구비된 리세스 내에 배치될 수 있다. 상기 ETS 구조는 매립 구조라고도 할 수 있다. 상기 ETS 구조는 일반적인 돌출 구조를 가지는 전극부 대비 미세화에 유리하다. 이에 따라, 실시 예는 상기 반도체 소자에 구비된 단자들의 사이즈 및 피치에 대응하게 상기 전극들의 형성이 가능하도록 한다. 이를 통해 실시 예는 회로 집적도를 향상시킬 수 있다. 나아가, 실시 예는 상기 반도체 소자를 통해 전달되는 신호의 전송 거리를 최소화할 수 있고, 이를 통해 신호 전송 손실을 최소화할 수 있도록 한다.
상기 연결 전극(120)은 상기 제1 절연층(111)에서 수평 방향으로 신호를 전달하는 기능을 할 수 있다. 또한, 상기 연결 전극(120)은 복수의 관통 전극(125) 사이를 연결하는 기능을 할 수 있다. 상기 관통 전극(125)은 상기 제1 절연층(111)에서 수직 방향으로 신호를 전달하는 기능을 할 수 있다. 예를 들어, 상기 관통 전극(125)은 서로 다른 층에 배치된 연결 전극(120)들 사이를 수직 방향을 따라 연결할 수 있다.
상기 전극부는 위치에 따라 복수의 전극부를 포함할 수 있다. 예를 들어, 상기 전극부는 반도체 소자 및/또는 연결 부재(200)와 연결되는 복수의 전극부를 포함할 수 있다.
상기 전극부는 제1 전극부(130) 및 제2 전극부(140)를 포함할 수 있다. 상기 제1 전극부(130) 및 제2 전극부(140)는 상기 제1 절연층(111)에 매립된 연결 부재(200)의 위치를 기준으로 구분될 수 있다. 상기 제1 전극부(130) 및 제2 전극부(140)는 상기 제1 절연층(111)의 상면에서 일부 영역까지 관통할 수 있다.
상기 제1 전극부(130)는 상기 연결 부재(200)와 수직으로 중첩되면서 상기 제1 절연층(111)의 상면에서 일부 영역까지 관통할 수 있다. 예를 들어, 상기 제1 전극부(130)는 반도체 소자와 상기 연결 부재(200) 사이를 연결하는 전극일 수 있다. 상기 제1 전극부(130)의 일부는 제1 반도체 소자와 연결될 수 있고, 나머지 일부는 제2 반도체 소자와 연결될 수 있다. 그리고, 상기 제1 전극부(130)는 상기 연결 부재(200)에 연결되어 상기 제1 및 제2 반도체 소자 사이를 전기적으로 연결할 수 있다.
상기 제2 전극부(140)는 상기 연결 부재(200)와 수직으로 중첩되지 않으면서 상기 제1 절연층(111)의 상면에서 일부 영역까지 관통할 수 있다. 상기 제2 전극부(140)는 상기 제1 전극부(130)와 수평으로 중첩되는 전극부일 수 있다. 상기 제2 전극부(140)는 상기 반도체 소자와 연결되는 전극일 수 있다. 예를 들어, 상기 제2 전극부(140)는 상기 제1 전극부(130)와 동일한 반도체 소자에 연결된 전극부일 수 있다. 다만, 상기 제2 전극부(140)는 상기 제1 전극부(130)와는 다르게 상기 연결 부재(200)와는 전기적으로 직접 연결되지 않을 수 있다. 상기 제2 전극부는 기판과 제1 반도체 소자 및/또는 제2 반도체 소자 사이를 전기적으로 연결할 수 있다.
상기 제1 전극부(130) 및 제2 전극부(140)는 상기 제1 절연층(111)에서 상기 연결 부재(200)보다 위에 배치될 수 있다. 상기 제1 전극부(130)는 상기 연결 부재(200)와 수직 방향으로 중첩된 전극부를 의미할 수 있다. 또한, 상기 제2 전극부(140)는 상기 제1 전극부(130)와 수평 방향으로 중첩되면서, 상기 연결 부재(200)와 수직 방향으로 중첩되지 않는 전극부를 의미할 수 있다.
그리고 상기 제1 전극부(130) 및 제2 전극부(140) 각각은 반도체 소자와 연결되는 전극을 의미할 수 있다. 예를 들어, 실시 예의 기판 상에는 수평 방향으로 서로 이격되며 제1 및 제2 반도체 소자가 배치될 수 있다. 그리고 상기 제1 전극부(130)는 상기 연결 부재(200)와 수직으로 중첩되면서 상기 제1 및 제2 반도체 소자와 연결되는 전극부를 의미할 수 있다. 또한, 상기 제2 전극부(140)는 상기 연결 부재(200)와 수직 방향으로 중첩되지 않으면서 상기 제1 및 제2 반도체 소자 중 적어도 하나와 연결되는 전극부를 의미할 수 있다.
구체적으로, 상기 제1 전극부(130)는 상기 연결 부재(200)와 수직으로 중첩된 영역의 상기 제1 절연층(111)의 상면에서 일부 영역을 관통할 수 있다. 일 실시 예에서, 상기 제1 전극부(130)는 반도체 소자와 상기 연결 부재를 직접 연결하는 전극일 수 있다. 다른 실시 예에서 상기 제1 전극부(130)는 반도체 소자에 연결된 제1 돌출 전극(135)과 상기 연결 부재(200) 사이를 연결하는 전극일 수 있다.
상기 제2 전극부(140)는 상기 연결 부재(200)와 수직으로 중첩되지 않는 영역의 상기 제1 절연층(111)의 상면에서 일부 영역을 관통할 수 있다. 일 실시 예에서, 상기 제2 전극부(140)는 상기 제1 전극부(130)와 동일한 반도체 소자와 직접 연결되는 전극일 수 있다. 다른 실시 예에서 상기 제2 전극부(140)는 상기 반도체 소자에 연결된 제2 돌출 전극(145)와 연결되는 전극일 수 있다.
상기 제1 돌출 전극(135) 및 제2 돌출 전극(145)은 범프일 수 있다. 상기 제1 돌출 전극(135) 및 제2 돌출 전극(145)은 상기 기판과 상기 반도체 소자 사이의 용이한 결합을 위해 제공될 수 있다. 상기 제1 돌출 전극(135) 및 제2 돌출 전극(145)은 반도체 소자와의 결합을 위해 도전성 접착제가 배치되는 전극을 의미할 수 있다.
상기 제1 전극부(130)는 상기 연결 부재(200)와 연결될 수 있다. 예를 들어, 상기 제1 전극부(130)는 상기 연결 부재(200)에 구비된 패드(310)와 연결될 수 있다.
또한, 상기 제2 전극부(140)는 상기 연결 부재(200) 또는 상기 제1 전극부(130)와 수평으로 중첩된 연결 전극(143)과 연결될 수 있다. 이때, 상기 연결 전극(143)의 상면과 상기 연결 전극(143)의 패드(310)의 상면의 높이는 서로 다를 수 있다.
이에 따라, 상기 제1 전극부(130)의 하면과 제2 전극부(140)의 하면은 서로 다른 높이를 가질 수 있다.
일 실시 예에서, 상기 제1 전극부(130)의 하면은 상기 제2 전극부(140)의 하면보다 낮게 위치할 수 있다. 이때, 상기 제1 전극부(130)의 상면은 상기 제2 전극부(140)의 상면보다 낮게 위치할 수 있다.
다른 실시 예에서, 상기 제1 전극부(130)의 하면은 상기 제2 전극부(140)의 하면보다 낮게 위치할 수 있다. 이때, 상기 제1 전극부(130)의 상면은 상기 제2 전극부(140)의 상면보다 높게 위치할 수 있다.
상기 전극부는 제3 전극부(150)를 포함할 수 있다. 상기 제3 전극부(150)는 상기 제1 절연층(111) 내에 매립될 수 있다. 예를 들어, 상기 제3 전극부(150)는 상기 제1 절연층(111) 내부의 일부 영역을 관통할 수 있다. 상기 제3 전극부(150)는 상기 제1 절연층(111) 내에 매립된 제3 반도체 소자(220)와 연결될 수 있다. 예를 들어, 상기 제3 전극부(150)는 상기 제3 반도체 소자(220)와 수직으로 중첩될 수 있다. 상기 제3 전극부(150)의 하면은 상기 제3 반도체 소자(220)의 단자(225)와 연결될 수 있다. 상기 제3 전극부(150)는 기판과 상기 매립된 제3 반도체 소자(220)의 단자(225) 사이를 전기적으로 연결하는 기능을 할 수 있다.
상기 전극부는 제4 전극부(160)를 포함할 수 있다. 상기 제4 전극부(160)는 상기 제1 절연층(111) 내에 매립될 수 있다. 예를 들어, 상기 제4 전극부(160)는 상기 제1 절연층(111) 내부의 일부 영역을 관통할 수 있다. 상기 제4 전극부(160)는 상기 제1 절연층(111) 내에 매립된 제4 반도체 소자(230)와 연결될 수 있다. 예를 들어, 상기 제4 전극부(160)는 상기 제4 반도체 소자(230)와 수직으로 중첩될 수 있다. 상기 제4 전극부(160)의 하면은 상기 제4 반도체 소자(230)의 단자(235)와 연결될 수 있다. 상기 제4 전극부(160)는 기판과 상기 매립된 제4 반도체 소자(230)의 단자(235) 사이를 전기적으로 연결하는 기능을 할 수 있다.
상기 전극부는 제5 전극부(170)를 포함할 수 있다. 상기 제5 전극부(170)는 연결 부재(200)와 수직으로 중첩될 수 있다. 상기 제5 전극부(170)는 제1 절연층(111) 내에 매립될 수 있다. 제5 전극부(170)는 상기 제1 절연층(111)에 상기 연결 부재(200)를 수용하기 위한 수용 공간을 형성하는데 사용한 전극일 수 있다. 예를 들어, 상기 제5 전극부(170)는 식각 저지 전극일 수 있다. 예를 들어, 상기 제5 전극부(170)는 레이저 저지 전극일 수 있다.
상기 전극부는 돌출 전극을 포함할 수 있다. 상기 전극부는 제1 돌출 전극(135)을 포함할 수 있다. 상기 제1 돌출 전극(135)은 상기 제1 전극부(130) 상에 구비될 수 있다. 상기 제1 돌출 전극(135)은 상기 제2 절연층(112) 상으로 돌출될 수 있다. 상기 제1 돌출 전극(135)은 상기 반도체 소자와 상기 기판 사이의 결합성을 향상시킬 수 있다. 상기 제1 돌출 전극(135)이 상기 제2 절연층(112) 상으로 돌출된다는 것은 상기 제1 돌출 전극(135)의 상면이 상기 기판의 다른 구성요소의 상면보다 높게 위치한다는 것을 의미할 수 있다. 예를 들어, 상기 제1 돌출 전극(135)의 상면이 상기 기판에서 최상측에 위치한다는 것을 의미할 수 있다.
또한, 상기 전극부는 제2 돌출 전극(145)을 포함할 수 있다. 상기 제2 돌출 전극(145)은 상기 제2 전극부(140) 상에 구비될 수 있다. 상기 제2 돌출 전극(145)은 상기 제2 절연층(112) 상으로 돌출될 수 있다. 상기 제2 돌출 전극(145)은 상기 반도체 소자와 상기 기판 사이의 결합성을 향상시킬 수 있다. 상기 제2 돌출 전극(145)이 상기 제2 절연층(112) 상으로 돌출된다는 것은 상기 제2 돌출 전극(145)의 상면이 상기 기판의 다른 구성요소의 상면보다 높게 위치한다는 것을 의미할 수 있다. 예를 들어, 상기 제2 돌출 전극(145)의 상면이 상기 제1 돌출 전극(135)과 함께 상기 기판에서 최상측에 위치한다는 것을 의미할 수 있다.
상기 제1 돌출 전극(135) 및 제2 돌출 전극(145)은 범프(bump)라고 할 수 있다. 상기 제1 돌출 전극(135) 및 제2 돌출 전극(145)은 포스트(post)라고도 할 수 있다. 상기 제1 돌출 전극(135) 및 제2 돌출 전극(145)은 필라(pillar)라고도 할 수 있다. 바람직하게, 상기 제1 돌출 전극(135) 및 제2 돌출 전극(145)은 상기 반도체 소자와의 결합을 위한 도전성 접속 부재가 배치되는 전극을 의미할 수 있다. 즉, 상기 반도체 소자의 단자들의 피치가 미세화되면서, 솔더 등의 전도성 접착제에 의해 상기 반도체 소자의 복수의 단자와 각각 연결되는 복수의 도전성 접속 부재 간의 단락이 발생할 수 있다. 따라서, 실시 예는 상기 도전성 접속 부재의 볼륨을 줄이기 위해 열 압착 본딩(Thermal Compression Bonding)을 진행할 수 있다. 이에 따라, 실시 예는, 정합도, 확산력, 및 솔더 등의 전도성 접착제와 돌출부 사이에 형성되는 금속간 화합물(Inter Metallic Compound, IMC)이 기판으로 확산되는 것을 방지하는 확산 방지력 확보를 위해 상기 제1 돌출 전극(135) 및 제2 돌출 전극(145)을 구비하도록 한다.
상기 제1 절연층(111)에는 연결 부재(200)가 매립될 수 있다. 실시 예에서 상기 연결 부재(200)는 유기물 브리지일 수 있다. 예를 들어, 상기 유기물 브리지는 유기물 절연층을 포함하는 브리지일 수 있다. 상기 유기물 브리지는 상기 제1 절연층(111) 내에 매립되고 이를 통해 서로 다른 복수의 반도체 소자 사이를 연결하는 기능을 할 수 있다. 이를 위해, 유기물 브리지에는 상기 기판의 전극부보다 고밀도 또는 미세한 전극이 구비될 수 있고, 이를 통해 상기 기판 상에 실장되는 복수의 반도체 소자 사이를 수평적으로 연결할 수 있다.
상기 연결 부재(200)는 상기 제1 절연층(111) 내에 매립될 수 있다. 이때, 상기 연결 부재(200)를 구성하는 절연층의 적어도 일부는 상기 제1 절연층(111)과 다른 절연 물질을 포함할 수 있다. 이를 통해, 상기 제1 절연층(111) 내에 매립된 연결 부재(200)와 측면의 적어도 일부는 상기 제1 절연층(111)과 구분될 수 있다. 상기 연결 부재(200)의 측면은 단차를 가질 수 있다. 예를 들어, 상기 연결 부재(200)는 복수의 층으로 구성될 수 있다. 그리고, 상기 연결 부재(200)의 상기 복수의 층 각각은 서로 다른 폭을 가질 수 있다. 따라서, 상기 연결 부재(200)는 서로 다른 폭을 가진 복수의 층이 적층된 구조를 가질 수 있고, 이에 의해 측면이 단차를 가질 수 있다.
상기 연결 부재(200)는 서로 다른 절연 물질을 포함하는 복수의 절연층을 포함할 수 있다. 그리고, 상기 복수의 절연층의 측면은 단차를 가질 수 있다. 그리고, 상기 연결 부재(200)의 상기 단차를 가지는 측면은 상기 제1 절연층(111)과 접촉할 수 있다. 이를 통해, 상기 제1 절연층(111)과 상기 연결 부재(200) 사이의 접촉 면적을 향상시킬 수 있다. 이를 통해, 상기 연결 부재(200)가 상기 제1 절연층(111)으로부터 박리되는 문제를 해결할 수 있다.
한편, 상기 연결 부재(200)는 절연 부재(180)를 포함할 수 있다. 상기 절연 부재(180)는 접착 부재일 수 있다. 예를 들어, 상기 절연 부재(180)는 상기 제5 전극부(170)와 상기 연결 부재(200) 사이에 배치될 수 있다. 상기 절연 부재(180)는 상기 연결 부재(200)와 다른 폭을 가질 수 있다. 예를 들어, 상기 절연 부재(180)는 상기 연결 부재(200)의 외측 폭 중 가장 큰 폭을 가지는 영역의 폭보다 클 수 있다. 상기 절연 부재(180)는 상기 제5 전극부(170) 상에 배치될 수 있다. 상기 절연 부재(180)는 상기 제5 전극부(170)의 폭보다 작을 수 있다. 따라서, 상기 제5 전극부(170)의 상면의 적어도 일부는 상기 절연 부재(180)와 접촉하고, 나머지 일부는 상기 제1 절연층(111)과 접촉할 수 있다.
한편, 상기 기판에는 복수의 반도체 소자가 결합될 수 있다.
예를 들어, 상기 기판 상에는 복수의 반도체 소자가 결합될 수 있다. 예를 들어, 상기 기판 내에는 복수의 반도체 소자가 매립될 수 있다.
구체적으로, 상기 기판의 외부에는 수평 방향으로 상호 이격되는 복수의 반도체 소자가 결합될 수 있다. 또한, 상기 기판의 제1 절연층(111) 내에는 수평 방향으로 상호 이격되며 복수의 반도체 소자가 매립될 수 있다.
예를 들어, 상기 제1 절연층(111)은 제3 반도체 소자(220)가 매립되는 제1 수용부(110TH1)를 포함할 수 있다. 그리고, 상기 제1 수용부(110TH1)에는 상기 제3 반도체 소자(220)가 매립될 수 있다. 또한, 상기 제3 반도체 소자(220)는 상기 제3 전극부(150)와 연결될 수 있다. 상기 제3 반도체 소자(220)는 집적 수동 소자(IPD: Integrated Passive Device)일 수 있으나 이에 한정되는 것은 아니다.
또한, 상기 제1 절연층(111)은 제4 반도체 소자(230)가 매립되는 제2 수용부(110TH2)를 포함할 수 있다. 또한, 상기 제1 절연층(111)의 상기 제2 수용부(110TH2)에는 제4 반도체 소자(230)가 매립될 수 있다. 상기 제4 반도체 소자(230)는 상기 제4 전극부(160)와 연결될 수 있다. 상기 제4 반도체 소자(230)는 상기 적층 세라믹 콘덴서(MLCC, Multi Layer Ceramic Condenser, Multi Layer Ceramic Capacitor) 또는 Si 기반의 콘덴서일 수 있으나, 이에 한정되는 것은 아니다.
이하에서는 실시 예에 따른 연결 부재(200), 제1 전극부(130), 제2 전극부(140), 연결 부재(200)의 패드(210) 및 연결 전극(143)의 상세 구조에 대해 구체적으로 설명한다.
도 4 및 도 5를 참조하면, 상기 제1 전극부(130) 및 제2 전극부(140)는 복수의 군으로 구분될 수 있다.
예를 들어, 상기 제1 전극부(130) 및 제2 전극부(140) 각각은 반도체 소자와 연결되는 전극부일 수 있다. 예를 들어, 상기 반도체 소자는 제1 및 제2 반도체 소자(240, 250)를 포함할 수 있다. 그리고 상기 제1 전극부(130) 및 상기 제2 전극부(140) 각각은 상기 제1 및 제2 반도체 소자와 연결되는 전극을 의미할 수 있다.
또한, 상기 제1 전극부(130) 및 제2 전극부(140)는 위치에 따라 서로 구분될 수 있다. 예를 들어, 상기 제1 전극부(130)는 연결 부재(200)와 수직 방향으로 중첩된 전극부일 수 있다. 또한, 상기 제2 전극부(140)는 상기 제1 전극부(130)와 수평 방향으로 중첩되면서 상기 연결 부재(200)와 수직 방향으로 중첩되지 않는 전극부일 수 있다.
상기 제1 전극부(130) 및 제2 전극부(140) 각각은 복수의 군으로 구분될 수 있다.
상기 제1 전극부(130)는 제1군의 제1 전극부(130A) 및 제2군의 제1 전극부(130B)를 포함할 수 있다. 상기 제1군의 제1 전극부(130A)는 상기 제1 반도체 소자(240)와 수직 방향으로 중첩되는 전극부를 의미할 수 있다. 예를 들어, 상기 제1군의 제1 전극부(130A)는 상기 제1 반도체 소자(240)와 연결되는 전극부를 의미할 수 있다. 상기 제2군의 제1 전극부(130B)는 상기 제2 반도체 소자(250)와 수직 방향으로 중첩되는 전극부를 의미할 수 있다. 예를 들어, 상기 제2군의 제1 전극부(120B)는 상기 제2 반도체 소자(250)와 연결되는 전극부를 의미할 수 있다.
상기 제2 전극부(140)는 제1군의 제2 전극부(140A) 및 제2군의 제2 전극부(140B)를 포함할 수 있다. 상기 제1군의 제2 전극부(140A)는 상기 제1군의 제1 전극부(130A)에 인접하게 배치될 수 있다. 예를 들어, 상기 제1군의 제2 전극부(140A)는 상기 제1군의 제1 전극부(130A)의 일측에 배치될 수 있다. 상기 제1군의 제2 전극부(140A)는 상기 제1 반도체 소자와 수직 방향을 중첩될 수 있다. 상기 제1군의 제2 전극부(140A)는 상기 제1 반도체 소자와 연결될 수 있다. 상기 제2군의 제2 전극부(140B)는 상기 제2군의 제1 전극부(130B)에 인접하게 배치될 수 있다. 예를 들어, 상기 제2군의 제2 전극부(140B)는 상기 제2군의 제1 전극부(140B)의 타측에 배치될 수 있다. 상기 제2군의 제2 전극부(140B)는 상기 제2 반도체 소자와 수직 방향을 중첩될 수 있다. 상기 제2군의 제2 전극부(140B)는 상기 제1 반도체 소자와 연결될 수 있다.
이에 대응하게, 상기 제1 돌출 전극(135)은 제1군의 제1 전극부(130A) 상에 배치되는 제1군의 제1 돌출 전극과, 제2군의 제1 전극부(130B) 상에 배치되는 제2군의 제1 돌출 전극을 포함할 수 있다.
또한, 상기 제2 돌출 전극(145)은 제1군의 제2 전극부(140A) 상에 배치되는 제1군의 제2 돌출 전극과, 제2군의 제2 전극부(140B) 상에 배치되는 제2군의 제2 돌출 전극을 포함할 수 있다.
그리고, 상기 제1군의 제1 돌출 전극, 상기 제2군의 제1 돌출 전극, 상기 제1군의 제2 돌출 전극, 및 상기 제2군의 제2 돌출 전극 상에는 도전성 접착 부재(260)가 배치될 수 있다.
한편, 도 6 및 도 7을 참조하면, 상기 연결 부재(200)는 유기물 브리지일 수 있다. 상기 연결 부재(200)는 유기물 절연층을 포함할 수 있다. 예를 들어, 상기 연결 부재(200)는 복수의 유기물 절연층을 포함할 수 있다.
상기 연결 부재(200)는 제1 절연층(201), 제2 절연층(202) 및 제3 절연층(203)을 포함할 수 있다.
그리고, 상기 제1 절연층(201), 제2 절연층(202) 및 제3 절연층(203)은 서로 다른 절연 물질을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 제1 절연층(201)은 유기 물질을 포함할 수 있다. 상기 제1 절연층(201)은 상기 제2 절연층(202)과 다른 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 절연층(201)은 미세 전극 패턴을 포함하는 상기 연결 부재(200)의 전극층(206)의 형성이 가능하도록 하는 특성을 가질 수 있다. 예를 들어, 상기 제1 절연층(201)은 공정성이 우수하고, 신축을 가진 절연물질을 포함할 수 있다. 예를 들어, 상기 연결 부재(200)의 제1 절연층(201)은 폴리이미드(PI)를 포함할 수 있다. 이때, 종래 기술의 연결 부재를 무기물 브리지, 예를 들어, 실리콘 브리지였다. 상기 실리콘은 상기 기판의 제1 절연층(111)의 열팽창계수와 차이가 큰 열팽창계수를 가지며, 이에 따라 열적 스트레스에 의해 쉽게 크랙이 발생하는 문제를 가질 수 있다. 또한, 유기물 브리지는 실리콘 브리지에 비해 공정 단가 또는 재료비 등을 낮출 수 있어 제품의 전체적인 가격을 낮출 수 있는 장점을 가질 수 있다.
이와 다르게, 실시 예의 연결 부재(200)의 제1 절연층(201)은 상기 기판의 제1 절연층(111)과 유사한 열팽창 계수를 가진 유기물을 포함할 수 있다. 이를 통해, 실시 예는 상기 연결 부재(200)에 가해지는 스트레스를 최소화할 수 있다. 나아가, 실시 예는 상기 연결 부재(200)에 크랙이 발생하거나, 상기 연결 부재(200)가 상기 기판으로부터 박리되는 문제를 해결할 수 있다. 이를 통해, 실시 예는 반도체 패키지의 기계적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.
또한, 실시 예는 상기 연결 부재(200)의 제1 절연층(201)으로 실리콘 대비 저렴한 폴리이미드로 변경하여, 상기 연결 부재(200)의 원가를 절감할 수 있다.
또한, 상기 연결 부재(200)에는 작은 폭의 비아 전극들이 구비될 수 있다. 그리고, 서로 다른 층에 구비된 복수의 비아 전극들 사이의 정렬 상태는 상기 연결 부재(200)의 동작 특성, 반도체 패키지의 동작 특성, 및 상기 반도체 패키지가 적용되는 전자 제품이나 서버 등의 동작 특성에 큰 영향을 줄 수 있다. 이때, 상기 폴리미이드는 투명한 특성을 가질 수 있다. 이에 따라, 실시 예는 서로 다른 층에 배치된 복수의 비아 전극들의 정렬 상태를 향상시킬 수 있다. 이를 통해, 상기 연결 부재(200)의 동작 특성, 반도체 패키지의 동작 특성, 및 상기 반도체 패키지가 적용되는 전자 제품이나 서버 등의 동작 특성을 더욱 향상시킬 수 있다.
또한, 상기 제1 절연층(201)은 상기 연결 부재(200)에서 내층에 배치된 절연층을 의미할 수 있다. 그리고, 상기 제1 절연층(201)의 특성에 의해 연결 부재(200)의 전체 특성이 결정될 수 있다. 이때, 상기 제1 절연층(201)은 상기 기판의 절연층과 유사한 열팽창계수를 가지면서 신축성을 가질 수 있다. 이에 의해, 상기 연결 부재(200)의 제1 절연층(201)은 상기 기판의 열 변형 시에, 상기 기판과 함께 유동할 수 있다. 이를 통해, 실시 예는 상기 기판의 열 변형에 따라 발생할 수 있는 상기 연결 부재(200)의 크랙 문제를 해결할 수 있다.
또한, 실시 예는 상기 연결 부재(200)의 제1 절연층(201)이 폴리이미드(PI)를 포함하도록 함으로써, 상기 연결 부재(200)의 두께를 용이하게 조절할 수 있다. 이를 통해, 실시 예는 상기 기판에 형성되는 상기 연결 부재(200)의 수용 공간인 캐비티(C)의 깊이와 상기 연결 부재(200)의 두께의 차이를 최소화할 수 있다. 이를 통해, 실시 예는 상기 제1 전극부(130)와 제2 전극부(140)의 높이 차이 및/또는 제1 돌출 전극(135)과 제2 돌출 전극(145)의 높이 차이를 최소화할 수 있다. 이를 통해, 실시 예는 상기 제1 돌출 전극(135)과 제2 돌출 전극(145) 상에 안정적으로 반도체 소자가 결합되도록 할 수 있다.
상기 연결 부재(200)는 상기 제1 절연층(201) 상에 배치되는 제2 절연층(202)을 포함할 수 있다. 상기 제2 절연층(202)은 상기 제1 절연층(201)과 다른 절연 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 절연층(202)은 상기 제1 절연층(201)과 동일한 절연 물질인 폴리 이미드를 포함할 수 있다. 예를 들어, 상기 제1 절연층(201)은 상기 폴리이미드 대신에 이하에서 설명되는 제2 절연층(202)의 절연 물질과 동일한 절연 물질을 포함할 수 있다.
상기 제2 절연층(202)은 감광성 물질을 포함할 수 있다. 예를 들어, 상기 제2 절연층(202)은 PID를 포함할 수 있다. 예를 들어, 상기 제2 절연층(202)은 감광성 물질을 레진층 및 상기 레진층 내에 필러가 분산된 PID일 수 있다.
다른 실시 예에서, 상기 제2 절연층(202)은 상기 기판의 제1 절연층(111)과 동일한 절연 물질을 포함할 수 있다. 예를 들어, 상기 제2 절연층(202)은 상기 기판의 제1 절연층(111)과 동일한 절연 물질인 ABF를 포함할 수 있다. 한편, 상기 제2 절연층(202)은 상기 제1 절연층(201)의 양측에 각각 배치될 수 있다.
또한, 상기 연결 부재(200)는 상기 제2 절연층(202) 상에 배치된 제3 절연층(203)을 포함할 수 있다. 상기 제3 절연층(203)은 보호층일 수 있다. 예를 들어, 상기 제3 절연층(203)은 솔더레지스트층일 수 있다.
이때, 상기 연결 부재(200)의 측면은 단차를 가질 수 있다. 예를 들어, 상기 연결 부재(200)의 제1 절연층(201), 제2 절연층(202) 및 제3 절연층(203)은 단차를 가질 수 있다.
예를 들어, 상기 연결 부재(200)의 제1 절연층(201)의 수평 방향으로의 폭은 상기 제2 절연층(202)의 수평 방향으로의 폭 및 제3 절연층(203)의 수평 방향으로의 폭과 다를 수 있다. 바람직하게, 상기 연결 부재(200)의 제1 절연층(201)의 수평 방향으로의 폭은 상기 제2 절연층(202)의 수평 방향으로의 폭 및 제3 절연층(203)의 수평 방향으로의 폭보다 클 수 있다.
즉, 상기 연결 부재(200)의 절연층들 중 상기 제2 절연층(202) 및 제3 절연층(203) 대비 상기 제1 절연층(201)의 신축성 및/또는 강성이 가장 높일 수 있다. 따라서, 실시 예는 상기 연결 부재(200)의 제1 절연층(201)의 폭이 가장 크도록 하여, 상기 연결 부재(200)에 가해지는 충격이 상기 제1 절연층(201)에서 흡수될 수 있도록 하고, 이를 통해 상기 제2 절연층(202) 및/또는 제3 절연층(203)으로 전달되지 않도록 할 수 있다.
또한, 상기 연결 부재(200)의 제2 절연층(202)의 수평 방향으로의 폭은 상기 제3 절연층(203)의 수평으로의 폭과 다를 수 있다. 상기 제2 절연층(202)의 수평 방향으로의 폭은 상기 제3 절연층(203)의 수평 방향으로의 폭보다 클 수 있다. 이때, 상기 제3 절연층(203)은 솔더 레지스트일 수 있으며, 이에 따라 외부의 충격으로부터 쉽게 크랙이 발생할 수 있다. 또한, 연결 부재(200)의 제조 공정에는 소잉 공정을 포함할 수 있다. 상기 소잉 공정은 복수 개의 연결 부재들을 개별적으로 분리하는 공정일 수 있다. 이때, 상기 소잉 공정에서 상기 제3 절연층(203)에 충격이 가해지는 경우, 상기 제3 절연층(203)에 크랙이 발생하는 문제가 있다. 따라서, 실시 예는 상기 제3 절연층(203)의 폭이 상기 제1 절연층(201) 및 제2 절연층(202)의 폭보다 작도록 하여, 상기 충격으로부터 상기 제3 절연층(203)을 보호할 수 있도록 한다.
구체적으로, 상기 연결 부재(200)의 제1 절연층(201)의 측단으로부터 상기 제3 절연층(203)의 측단까지의 수평 거리(W1)는 50㎛ 내지 70㎛의 범위를 만족할 수 있다. 상기 연결 부재(200)의 제1 절연층(201)의 측단으로부터 상기 제3 절연층(203)의 측단까지의 수평 거리(W1)가 50㎛보다 작으면, 상기 소잉 공정에서 상기 제3 절연층(203)에 충격이 가해질 수 있고, 이에 의해 상기 제3 절연층(203)에 크랙이 발생할 수 있다. 또한, 상기 연결 부재(200)의 제1 절연층(201)의 측단으로부터 상기 제3 절연층(203)의 측단까지의 수평 거리(W1)가 70㎛을 초과하면, 상기 연결 부재(200)에 포함된 회로층이 안정적으로 보호되지 않을 수 있고, 또는 상기 연결 부재(200)에 회로층이 배치되지 않는 영역이 증가할 수 있고, 이에 따른 회로 집적도가 저하될 수 있다.
이를 통해, 상기 연결 부재(200)의 제1 절연층(201), 제2 절연층(202) 및 제3 절연층(203)의 측면은 서로 단차를 가질 수 있다. 이를 통해, 상기 연결 부재(200)의 상기 측면의 단차는 상기 기판의 절연층과 접촉할 수 있고, 이를 통한 접촉 면적을 증가시킬 수 있다.
이때, 상기 연결 부재(200)의 상기 제3 절연층(203)은 상기 절연 부재(180) 상에 부착될 수 있다. 이때, 상기 절연 부재(180)는 상기 연결 부재(200)의 수평 방향으로의 폭과 다를 수 있다. 예를 들어, 상기 절연 부재(180)의 폭은 상기 연결 부재(200)의 상기 절연 부재(180)의 폭보다 클 수 있다. 이를 통해, 실시 예는 상기 연결 부재(200)와 상기 절연 부재(180) 사이의 접합력을 더욱 향상시킬 수 있고, 나아가, 상기 기판의 절연층과의 접합력도 향상시킬 수 있다.
한편, 상기 연결 부재(200)에는 회로 패턴이 구비될 수 있다. 상기 회로 패턴(206)은 연결 패턴(204) 및 관통 패턴(205)를 포함할 수 있다. 상기 연결 회로(204) 및 비아 회로(205)는 기판의 연결 전극 및 관통 전극에 각각 대응할 수 있다.
상기 회로 패턴(206)의 연결 패턴(204) 및 관통 패턴(205) 각각은 기판의 연결 전극 및 관통 전극과 다른 사이즈를 가질 수 있다. 예를 들어, 상기 연결 부재(200)의 회로 패턴(206)의 연결 패턴(204) 및 관통 패턴(205)은 상기 기판의 연결 전극 및 관통 전극보다 미세할 수 있다.
상기 회로 패턴(206)의 연결 패턴(204) 및 관통 패턴(205)은 각각 복수의 금속층을 포함할 수 있다. 상기 복수의 금속층은 제1 금속층 및 제2 금속층을 포함할 수 있다.
상기 제1 금속층은 스퍼터링을 통해 형성된 금속층일 수 있다. 상기 제1 금속층은 시드층일 수 있다. 상기 제1 금속층은 1층 구조를 가질 수 있고, 이와 다르게 2층 구조를 가질 수 있다.
상기 제1 금속층이 1층 구조를 가지는 경우, 상기 제1 금속층은 니켈(Ni) 및 크롬(Cr) 중 적어도 하나를 포함하는 제1층만을 포함할 수 있다. 또한, 상기 제1 금속층이 2층 구조를 가지는 경우, 상기 제1 금속층은 상기 제1층 상에 구리(Cu)를 포함하는 제2층을 더 포함할 수 있다. 이하에서는 상기 제1 금속층이 제1층 및 제2층을 포함하는 것으로 하여 설명하기로 한다. 다만, 실시 예가 이에 한정되는 것은 아니다.
상기 제1 금속층의 제1층은 스퍼터링 공정을 통해 형성된 니켈(Ni) 및 크롬(Cr) 중 적어도 하나를 포함한다. 또한, 상기 제1 금속층의 제2층은 상기 제1 금속층의 제1층 상에 구리(Cu)를 포함하는 금속을 스퍼터링하여 형성될 수 있다.
상기 제1 금속층의 제1층은 0.01㎛ 내지 0.15㎛의 두께를 가질 수 있다. 예를 들어, 상기 제1 금속층의 제1층은 0.03㎛ 내지 0.14㎛의 두께를 가질 수 있다. 예를 들어, 상기 제1 금속층의 제1층은 0.05㎛ 내지 0.12㎛의 두께를 가질 수 있다. 상기 제1 금속층의 제1층이 0.01㎛보다 작으면, 상기 제1 금속층이 시드층으로 기능하지 못할 수 있다. 또한, 상기 제1 금속층의 제1층이 0.01㎛보다 작으면, 상기 제1 금속층과 제2 금속층 사이의 밀착력이 확보되지 않을 수 있다.
또한, 상기 제1 금속층의 제1층의 두께가 0.15㎛보다 크면, 상기 연결 부재(200)의 연결 패턴(204)의 선폭 및 간격이 증가할 수 있다. 예를 들어, 상기 제1 금속층의 제1층의 두께가 0.15㎛보다 크면, 상기 연결 부재(200)의 연결 패턴(204)초미세화가 어려울 수 있다.
상기 제1 금속층의 제2층은 0.1㎛ 내지 0.35㎛의 두께를 가질 수 있다. 예를 들어, 상기 제1 금속층의 제2층은 0.12㎛ 내지 0.34㎛의 두께를 가질 수 있다. 예를 들어, 상기 제1 금속층의 제2층은 0.15㎛ 내지 0.33㎛의 두께를 가질 수 있다.
한편, 상기 제1 금속층의 제1층 및 제2층을 포함하는 전체 두께는 0.5㎛ 이하일 수 있다. 바람직하게, 상기 제1 금속층의 제1층 및 제2층을 포함하는 전체 두께는 0.4㎛ 이하일 수 있다. 더욱 바람직하게, 상기 제1 금속층의 제1층 및 제2층을 포함하는 전체 두께는 0.3㎛ 이하일 수 있다. 상기 제1 금속층의 제1층 및 제2층을 포함하는 전체 두께가 0.5㎛를 초과하면, 상기 연결 부재(200)의 미세화가 어려울 수 있다. 구체적으로, 상기 연결 부재(200)의 연결 패턴(204)의 형성 공정에는, 상기 제1 금속층을 제거하는 시드층 제거 공정이 포함된다. 이때, 상기 제1 금속층의 두께가 증가할수록, 상기 시드층 공정에서의 에칭량이 증가하고, 이에 따른 상기 연결 부재(200)의 연결 패턴(204)의 미세화가 어려울 수 있다.
실시 예의 상기 제1 금속층은 스퍼터링 공정에 의해 형성되며, 상기 연결 패턴(204)의 미세화가 가능할 수 있다.
상기 제2 금속층은 상기 제1 금속층을 시드층으로 전해 도금하여 형성된 전해 도금층일 수 있다. 상기 제2 금속층은 2㎛ 내지 12㎛의 범위의 두께를 가질 수 있다. 상기 제2 금속층은 3㎛ 내지 11㎛의 범위의 두께를 가질 수 있다. 상기 제2 금속층은 4㎛ 내지 10㎛의 범위의 두께를 가질 수 있다.
상기 제2 금속층의 두께가 2㎛보다 작으면, 상기 시드층 에칭 공정에서, 상기 제2 금속층도 함께 에칭되어, 연결 패턴(204)의 정상적인 구현이 어려울 수 있다. 상기 제2 금속층의 두께가 12㎛보다 크면, 상기 연결 부재(200)의 연결 패턴(204)의 미세화가 어려울 수 있다.
상기와 같은 연결 부재(200)의 연결 패턴(204)의 두께는 3㎛ 내지 13㎛의 범위의 두께를 가질 수 있다. 상기와 같은 층 구조를 가지는 연결 부재(200)의 연결 패턴(204)의 두께는 4㎛ 내지 12㎛의 범위의 두께를 가질 수 있다. 연결 부재(200)의 연결 패턴(204)의 두께는 5㎛ 내지 11㎛의 범위의 두께를 가질 수 있다. 연결 부재(200)의 연결 패턴(204)의 두께가 5㎛보다 작으면, 상기 연결 패턴(204)의 저항이 증가하여 상기 제1 및 제2 반도체 소자와의 통신을 위한 전기적 신호 특성이 저하할 수 있다. 연결 부재(200)의 연결 패턴(204)의 두께가 11㎛를 초과하는 경우에는 상기 연결 부재(200)에서 요구되는 미세패턴을 구현하기 어려울 수 있다.
이에 따라, 상기 연결 패턴(204)은 초미세화 패턴일 수 있다. 예를 들어, 상기 연결 패턴(204)은 5㎛ 이하의 선폭을 가질 수 있다. 예를 들어, 연결 패턴(204)은 3㎛ 이하의 선폭을 가질 수 있다. 예를 들어, 연결 패턴(204)은 2㎛ 이하의 선폭을 가질 수 있다. 상기 연결 패턴(204)은 5㎛ 이하의 간격을 가질 수 있다. 상기 간격은 동일층에 배치된 연결 패턴(204)의 트레이스들 사이의 이격 간격을 의미할 수 있다. 예를 들어, 연결 패턴(204)은 3㎛ 이하의 간격을 가질 수 있다. 예를 들어, 연결 패턴(204)은 2㎛ 이하의 간격을 가질 수 있다.
바람직하게, 상기 연결 패턴(204)은 1㎛ 내지 5㎛의 선폭을 가질 수 있다. 상기 연결 패턴(204)은 1.2㎛ 내지 3㎛의 범위의 선폭을 가질 수 있다. 상기 연결 패턴(204)은 1.5㎛ 내지 2㎛의 범위의 선폭을 가질 수 있다. 상기 연결 패턴(204)의 선폭이 1㎛보다 작으면, 상기 연결 패턴(204)의 저항이 증가하고, 이에 따른 프로세서 칩과의 정상적인 통신이 어려울 수 있다. 상기 연결 패턴(204)의 선폭이 5㎛보다 크면, 제한된 공간 내에서 복수의 프로세서 칩 사이의 연결을 위한 연결 부재(200)를 구현하기 어려울 수 있다. 예를 들어, 상기 연결 패턴(204)의 선폭이 6㎛보다 크면, 제한된 공간 내에 모든 회로 패턴들을 배치하기 어려울 수 있다.
한편, 도 8을 참조하면, 기판의 제1 절연층(111)은 두께 방향으로 제1 영역(112R1), 제2 영역(112R2) 및 제3 영역(112R3)을 포함할 수 있다.
제5 전극부(170)는 상기 제1 절연층(111)의 상기 제1 영역(112R1) 상에 배치될 수 있다. 상기 제1 절연층(111)의 제2 영역(112R2)은 연결 부재(200)와 수평으로 중첩되는 영역을 의미할 수 있다. 상기 제1 절연층(111)의 제2 영역(112R2)은 캐비티(C)를 포함할 수 있다. 상기 제1 절연층(111)의 제3 영역(112R3)은 제1 전극부(130) 및 제2 전극부(140)와 수평으로 중첩되는 영역을 의미할 수 있다.
상기 제1 전극부(130)는 연결 부재(200)의 패드(210) 상에 배치될 수 있다. 그리고 상기 제2 전극부(140)는 상기 연결 부재(200)의 패드(210)와 방향으로 이격된 연결 전극(143) 상에 배치될 수 있다.
상기 제1 절연층(111)의 제2 영역(112R2) 및 제3 영역(112R3)은 서로 다른 물질을 포함할 수 있다. 이 경우, 상기 제2 영역(112R2)의 캐비티(C)와 상기 제3 영역(112R3) 사이의 계면은 구분될 수 있다.
상기 제1 절연층(111)의 제2 영역(112R2) 및 제3 영역(112R3)은 서로 동일한 물질을 포함할 수 있다. 이 경우, 상기 제2 영역(112R2)의 캐비티(C)와 상기 제3 영역(112R3) 사이의 계면은 구분되지 않을 수 있다.
이때, 상기 연결 부재(200)의 패드(210)는 상기 연결 부재(200)의 제조 시에, 상기 연결 부재(200)와 함께 제조될 수 있다. 또한, 상기 연결 전극(143)은 상기 연결 부재(200)의 패드(210)와는 별개의 공정을 통해 제조될 수 있다. 따라서, 상기 연결 부재(200)의 패드(210)와 연결 전극(143)은 서로 다른 수직 방향으로의 두께를 가질 수 있다.
상기 캐비티(C)의 두께는 상기 연결 부재(200)의 두께와 다를 수 있다. 이를 통해, 상기 제1 절연층(111)의 제2 영역(112R2)의 상면과 상기 연결 부재(200)는 높이 차이(H1)를 가질 수 있다.
예를 들어, 상기 캐비티(C)의 두께는 상기 연결 부재(200)의 두께보다 작을 수 있다. 이를 통해, 상기 제1 절연층(111)의 제2 영역(112R2)의 상면은 상기 연결 부재(200)의 상면보다 높이 차이(H1)만큼 낮게 위치할 수 있다.
이에 따라, 상기 제1 절연층(111)의 상면은 단차를 가질 수 있다.
예를 들어, 상기 제1 절연층(111)의 상면은 상기 연결 부재(200)와 수직으로 중첩되는 제1 상면(110T1)을 포함할 수 있다. 또한, 상기 제1 절연층(111)의 상면은 상기 연결 부재(200)와 수직으로 중첩되지 않는 제2 상면(110T2)을 포함할 수 있다. 그리고, 상기 제1 절연층(111)의 제1 상면(110T1)과 상기 제2 상면(110T2)은 단차를 가질 수 있다. 예를 들어, 상기 제1 절연층(111)의 제1 상면(110T1)은 상기 제2 상면(110T2)보다 높게 위치할 수 있다. 예를 들어, 상기 제1 절연층(111)은 상기 제1 상면(110T1)에 대응하는 볼록한 부분을 포함할 수 있다.
한편, 상기 제1 절연층(111)에는 제1 전극부(130) 및 제2 전극부(140)가 배치될 수 있다. 그리고, 상기 제1 전극부(130)의 상면(130T) 및 제2 전극부(140)의 상면(140T)은 서로 다른 높이를 가질 수 있다. 예를 들어, 상기 제1 전극부(130)의 상면(130T)과 상기 제2 전극부(140)의 상면(140T)은 단차(H2)를 가질 수 있다. 예를 들어, 상기 제1 전극부(130)의 상면(130T)은 상기 제2 전극부(140)의 상면(140T)보다 상기 단차(H2)만큼 높게 위치할 수 있다.
또한, 상기 기판의 제2 절연층(112)의 상면도 단차를 가질 수 있다.
예를 들어, 상기 제2 절연층(112)의 상면은 상기 연결 부재(200)와 수직으로 중첩되는 제1 상면(112T1)을 포함할 수 있다. 또한, 상기 제2 절연층(112)의 상면은 상기 연결 부재(200)와 수직으로 중첩되지 않는 제2 상면(112T2)을 포함할 수 있다. 그리고, 상기 제2 절연층(111)의 제1 상면(112T1)과 상기 제2 상면(112T2)은 단차를 가질 수 있다. 예를 들어, 상기 제2 절연층(112)의 제1 상면(112T1)은 상기 제2 상면(112T2)보다 높게 위치할 수 있다. 예를 들어, 상기 제2 절연층(112)은 상기 제1 상면(112T1)에 대응하는 볼록한 부분을 포함할 수 있다.
또한, 상기 제1 돌출 전극(135)과 제2 돌출 전극(145) 각각의 상면은 서로 다른 높이를 가질 수 있다. 예를 들어, 상기 제1 돌출 전극(135)의 상면(135T)은 상기 제2 돌출 전극(145)의 상면(145T)은 단차를 가질 수 있다. 예를 들어, 상기 제1 돌출 전극(135)의 상면(135T)은 상기 제2 돌출 전극(145)의 상면(145T)보다 높게 위치할 수 있다.
따라서, 상기 제1 돌출 전극(135) 및 제2 돌출 전극(145)이 단차를 가지는 것에 의해 제1 반도체 소자와 제2 반도체 소자의 배치 위치를 인식할 수 있고, 이를 통해 보다 정확한 위치에 상기 제1 및 제2 반도체 소자의 실장이 가능할 수 있다. 나아가, 실시 예는 상기 제1 돌출 전극(135)과 제2 돌출 전극(145) 상에 각각 배치되는 솔더와 같은 도전성 접속 부재의 볼륨을 서로 다르게 조절하는 것이 가능하다. 따라서, 실시 예는 보다 많은 볼륨이 필요한 도전성 접속 부재가 배치될 돌출 전극이 다른 돌출 전극보다 낮게 위치하도록 할 수 있다. 이는 상기 캐비티(C) 및 연결 부재(200)의 두께의 차이의 조절을 통해 가능할 수 있다. 이를 통해, 실시 예는 기판 상에 상기 반도체 소자가 더욱 안정적으로 결합되도록 할 수 있다. 따라서, 실시 예는 상기 반도체 소자가 원활히 동작되도록 할 수 있고, 나아가 상기 반도체 패키지가 적용되는 전자 제품 및/또는 서버 등의 동작 특성을 향상시킬 수 있다.
한편, 도 9를 참조하면, 상기 기판의 제1 절연층(111)과 상기 연결 부재(200) 사이에는 복수의 계면이 존재할 수 있다.
예를 들어, 상기 계면은 상기 기판의 제1 절연층(111)과 연결 부재(200)의 제1 절연층(201) 사이의 제1 계면(IS1)을 포함할 수 있다. 상기 계면은 상기 기판의 제1 절연층(111)과 연결 부재(200)의 제2 절연층(202) 사이의 제2 계면(IS2)을 포함할 수 있다. 상기 계면은 상기 기판의 제1 절연층(111)과 연결 부재(200)의 제3 절연층(201) 사이의 제3 계면(IS3)을 포함할 수 있다. 그리고, 상기 제1 내지 제3 계면(IS1, IS2, IS3)은 수직 방향으로 정렬되지 않고 단차를 가질 수 있다.
한편, 상기 연결 부재(200)의 제2 절연층(202)은 상기 기판의 제1 절연층(111)과 동일한 절연물질을 포함할 수 있다. 이 경우, 상기 제2 계면(IS2)의 구분이 어려울 수 있다.
이때, 상기 연결 부재(200)의 제2 절연층(202)에 포함된 필러(202F)는 상기 기판의 제1 절연층(111)에 포함된 필러(111F)와 다른 특성을 가질 수 있다.
예를 들어, 상기 제1 절연층(111)에 배치되는 전극부들은 연결 부재(200)에 배치되는 전극부 대비 미세 패턴이 요구되지 않을 수 있다. 따라서, 상기 제1 절연층(111)에 포함된 필러(111F)는 상기 기판의 강성 확보를 위하여 상대적으로 큰 직경을 가질 수 있다. 예를 들어, 상기 제1 절연층(111)에 포함된 필러(111F)는 1㎛ 내지 5㎛의 범위의 직경을 가질 수 있다.
이에 반하여, 상기 연결 부재(200)의 제2 절연층(202)은 스퍼터링 공정을 통해 미세한 전극부의 형성이 가능하도록 해야 한다. 따라서, 상기 연결 부재(200)의 제2 절연층(202)에 포함된 필러(202F)는 상대적으로 작은 직경을 가질 수 있다. 예를 들어, 상기 연결 부재(200)의 제2 절연층(202)에 포함된 필러(202F)는 0.2㎛ 내지 0.9㎛의 범위의 직경을 가질 수 있다. 따라서, 실시 예는 상기 연결 부재(200)의 제2 절연층(202)이 상기 기판의 제1 절연층(111)과 동일한 절연물질을 포함하더라도 상기 필러의 직경을 통해 이들 사이의 계면을 구분할 수 있다.
한편, 도 10을 참조하면, 상기 제1 돌출 전극(135) 및 제2 돌출 전극(145) 각각은 복수의 금속층을 포함할 수 있다.
예를 들어, 상기 제1 돌출 전극(135)는 상기 제1 전극부(130) 상에 배치되는 제1 금속층(135-1)을 포함할 수 있다. 또한, 상기 제1 돌출 전극(135)는 상기 제1 금속층(135-1) 상에 배치되는 제2 금속층(135-2)을 포함할 수 있다. 이때, 상기 제1 금속층(135-1)과 제2 금속층(135-2)은 서로 다른 금속물질을 포함할 수 있다.
바람직하게, 상기 제1 금속층(135-1)은 니켈을 포함할 수 있다. 그리고, 상기 제2 금속층(135-2)은 구리를 포함할 수 있다. 상기 제1 금속층(135-1)은 상기 제2 금속층(135-2)과 상기 제1 전극부(130) 사이의 결합력을 향상시킬 수 있다. 예를 들어, 상기 제1 전극부(130) 상에 상기 제2 금속층(135-2)을 바로 배치하는 경우, 상기 제1 전극부(130)의 산화가 발생할 수 있고, 이로 인해 상기 제1 전극부(130)와 상기 제2 금속층(135-2) 사이의 결합력이 저하될 수 있다. 따라서, 상기 제1 금속층(135-1)은 상기 제1 전극부(130)의 산화를 방지하면서 상기 제2 금속층(135-2)과 상기 제1 전극부(130) 사이의 결합력을 향상시키는 기능을 할 수 있다. 또한, 상기 제1 금속층(135-1)은 열적 스트레스에 의한 상기 제2 절연층(112)의 수축 및 팽창에 따라 상기 제1 돌출 전극(135)이 상기 제1 전극부(130)로부터 박리되는 것을 해결할 수 있다.
구체적으로, 상기 제1 금속층(135-1)이 니켈을 포함하는 경우, 상기 제1 전극부(130)와 상기 제2 금속층(135-2) 사이의 밀착력을 향상시킬 수 있다. 또한, 추후 솔더 등의 물질을 통해 상기 제1 전극부(130)와 전기적 결합을 이루는 경우, 상기 솔더가 상기 제1 전극부(130)로 확산되어 금속간 결합부(Inter-metallic Compound)를 형성할 수 있으며, 상기 금속간 결합부는 기계적, 전기적 신뢰성이 좋지 않은 문제가 있다. 특히, 상기 제2 금속층(135-2)이 구리로 이루어지는 경우 금속간 결합부가 형성되는 문제가 더 악화될 수 있는데, 니켈이 배치되는 경우 솔더의 확산을 방지하여 금속간 결합부가 형성되는 것을 방지할 수 있어, 반도체 패키지의 전기적, 기계적 신뢰성을 개선할 수 있다.
이때, 상기 제1 전극부(130)는 크레비스(130C)를 포함할 수 있다. 예를 들어, 상기 제1 전극부(130)의 상면에는 상기 제1 돌출 전극(135)과 수직으로 중첩되면서 상기 제1 전극부(130)의 하면을 향하여 오목한 크레비스(130C)를 포함할 수 있다. 상기 크레비스(130C)는 상기 제1 돌출 전극(135)의 제1 금속층(135-1)으로 채워질 수 있다. 이를 통해 상기 제1 전극부(130)와 상기 제1 돌출 전극(135) 사이의 접촉 면적을 증가시킬 수 있고, 이에 따른 결합력을 더욱 향상시킬 수 있다.
또한, 상제 제2 돌출 전극(145)도 제1 금속층(145-1) 및 제2 금속층(145-2)을 포함할 수 있다. 상기 제2 돌출 전극(145)의 제1 금속층(145-1)은 상기 제2 전극부(140) 상에 배치될 수 있다. 또한, 상기 제2 돌출 전극(145)의 제2 금속층(145-2)은 상기 제1 금속층(145-1) 상에 배치될 수 있다. 상기 제2 전극부(140)의 상면에는 크레비스(140C)가 구비될 수 있고, 상기 제2 돌출 전극(145)의 제1 금속층(145-1)은 상기 제2 전극부(140)의 크레비스(140C)를 채우며 구비될 수 있다.
한편, 도 11을 참조하면, 상기 캐비티(C)의 두께는 상기 연결 부재(200)의 두께와 다를 수 있다. 이를 통해, 상기 제1 절연층(111)의 제2 영역(112R2)의 상면과 상기 연결 부재(200)는 높이 차이(H1)를 가질 수 있다.
예를 들어, 상기 캐비티(C)의 두께는 상기 연결 부재(200)의 두께보다 클 수 있다. 이를 통해, 상기 제1 절연층(111)의 제2 영역(112R2)의 상면은 상기 연결 부재(200)의 상면보다 높이 차이(H1)만큼 높게 위치할 수 있다.
이에 따라, 상기 제1 절연층(111)의 상면은 단차를 가질 수 있다.
예를 들어, 상기 제1 절연층(111)의 상면은 상기 연결 부재(200)와 수직으로 중첩되는 제1 상면(110T1)을 포함할 수 있다. 또한, 상기 제1 절연층(111)의 상면은 상기 연결 부재(200)와 수직으로 중첩되지 않는 제2 상면(110T2)을 포함할 수 있다. 그리고, 상기 제1 절연층(111)의 제1 상면(110T1)과 상기 제2 상면(110T2)은 단차를 가질 수 있다. 예를 들어, 상기 제1 절연층(111)의 제1 상면(110T1)은 상기 제2 상면(110T2)보다 낮게 위치할 수 있다. 예를 들어, 상기 제1 절연층(111)은 상기 제1 상면(110T1)에 대응하는 오목한 부분을 포함할 수 있다.
한편, 상기 제1 절연층(111)에는 제1 전극부(130) 및 제2 전극부(140)가 배치될 수 있다. 그리고, 상기 제1 전극부(130)의 상면(130T) 및 제2 전극부(140)의 상면(140T)은 서로 다른 높이를 가질 수 있다. 예를 들어, 상기 제1 전극부(130)의 상면(130T)과 상기 제2 전극부(140)의 상면(140T)은 단차(H2)를 가질 수 있다. 예를 들어, 상기 제1 전극부(130)의 상면(130T)은 상기 제2 전극부(140)의 상면(140T)보다 상기 단차(H2)만큼 낮게 위치할 수 있다.
또한, 상기 기판의 제2 절연층(112)의 상면도 단차를 가질 수 있다.
예를 들어, 상기 제2 절연층(112)의 상면은 상기 연결 부재(200)와 수직으로 중첩되는 제1 상면(112T1)을 포함할 수 있다. 또한, 상기 제2 절연층(112)의 상면은 상기 연결 부재(200)와 수직으로 중첩되지 않는 제2 상면(112T2)을 포함할 수 있다. 그리고, 상기 제2 절연층(111)의 제1 상면(112T1)과 상기 제2 상면(112T2)은 단차를 가질 수 있다. 예를 들어, 상기 제2 절연층(112)의 제1 상면(112T1)은 상기 제2 상면(112T2)보다 낮게 위치할 수 있다. 예를 들어, 상기 제2 절연층(112)은 상기 제1 상면(112T1)에 대응하는 오목한 부분을 포함할 수 있다.
또한, 상기 제1 돌출 전극(135)과 제2 돌출 전극(145) 각각의 상면은 서로 다른 높이를 가질 수 있다. 예를 들어, 상기 제1 돌출 전극(135)의 상면(135T)은 상기 제2 돌출 전극(145)의 상면(145T)은 단차를 가질 수 있다. 예를 들어, 상기 제1 돌출 전극(135)의 상면(135T)은 상기 제2 돌출 전극(145)의 상면(145T)보다 낮게 위치할 수 있다.
한편, 도 12를 참조하면, 상기 캐비티(C)의 두께는 상기 연결 부재(200)의 두께와 동일할 수 있다. 이를 통해, 상기 제1 절연층(111)의 제2 영역(112R2)의 상면과 상기 연결 부재(200)는 서로 동일 평면 상에 위치할 수 있다.
이에 따라, 상기 제1 절연층(111)의 상면은 전체적으로 평탄할 수 있다.
한편, 상기 제1 절연층(111)에는 제1 전극부(130) 및 제2 전극부(140)가 배치될 수 있다. 그리고, 상기 제1 전극부(130)의 상면(130T) 및 제2 전극부(140)의 상면(140T)도 서로 동일한 높이를 가질 수 있다. 예를 들어, 상기 제1 전극부(130)의 상면(130T)과 상기 제2 전극부(140)의 상면(140T)은 서로 동일 평면 상에 위치할 수 있다.
또한, 상기 기판의 제2 절연층(112)의 상면도 전체적으로 평탄할 수 있다.
또한, 상기 제1 돌출 전극(135)과 제2 돌출 전극(145) 각각의 상면은 서로 동일한 높이를 가질 수 있다.
한편, 상술한 발명의 특징을 갖는 회로기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 회로기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (18)

  1. 절연 기판;
    상기 절연 기판 내에 매립된 연결 부재; 및
    상기 연결 부재의 일면에 배치된 절연 부재를 포함하고,
    상기 연결 부재는,
    제1 절연층; 및
    상기 제1 절연층 상에 배치된 제2 절연층을 포함하고,
    상기 제1 절연층, 상기 제2 절연층 및 상기 절연 부재는 서로 다른 절연 물질을 포함하고,
    상기 제1 절연층의 측면, 상기 제2 절연층의 측면 및 상기 절연 부재의 측면은 단차를 갖는,
    반도체 패키지.
  2. 제1항에 있어서,
    상기 연결 부재는 상기 제2 절연층 상에 배치된 제3 절연층을 더 포함하고,
    상기 제3 절연층은 상기 제1 및 제2 절연층 중 적어도 하나와 다른 절연 물질을 포함하며,
    상기 제3 절연층의 측면은 상기 제1 절연층의 측면, 상기 제2 절연층의 측면, 및 상기 절연 부재의 측면과 단차를 갖는,
    반도체 패키지.
  3. 제1항에 있어서,
    상기 연결 부재의 상기 제1 절연층의 수평 방향의 폭은 상기 제2 절연층의 수평 방향의 폭보다 큰,
    반도체 패키지.
  4. 제3항에 있어서,
    상기 절연 부재의 수평 방향의 폭은,
    상기 제1 절연층 및 상기 제2 절연층의 각각의 수평 방향의 폭보다 큰,
    반도체 패키지.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 연결 부재의 상기 제1 절연층은 폴리이미드를 포함하는,
    반도체 패키지.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 연결 부재의 상기 제2 절연층은, 필러를 포함하는 레진층을 포함하는,
    반도체 패키지.
  7. 제6항에 있어서,
    상기 절연 기판은 상기 연결 부재의 상기 제2 절연층과 다른 절연 물질을 포함하는,
    반도체 패키지.
  8. 제6항에 있어서,
    상기 절연 기판은 상기 연결 부재의 상기 제2 절연층과 동일한 절연 물질을 포함하고,
    상기 절연 기판에 구비된 필러의 직경은,
    상기 연결 부재의 상기 제2 절연층에 구비된 필러의 직경과 다른,
    반도체 패키지.
  9. 제8항에 있어서,
    상기 절연 기판에 구비된 필러의 직경은,
    상기 연결 부재의 상기 제2 절연층에 구비된 필러의 직경보다 큰,
    반도체 패키지.
  10. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 연결 부재의 최외측단부로부터 최내측단부까지의 수평 거리는 50㎛ 내재 70㎛의 범위를 만족하는,
    반도체 패키지.
  11. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 절연 기판은 수직 방향으로 단차를 가지는 부분을 포함하는,
    반도체 패키지.
  12. 제11항에 있어서,
    상기 절연 기판의 상면은,
    상기 연결 부재와 수직으로 중첩된 제1 상면과,
    상기 연결 부재와 수직으로 중첩되지 않는 제2 상면을 포함하고,
    상기 제1 상면의 높이는 상기 제2 상면의 높이와 다른,
    반도체 패키지.
  13. 제11항에 있어서,
    상기 절연 기판의 상면에서 일부 영역까지 관통하는 전극부를 포함하고,
    상기 전극부는,
    상기 연결 부재와 수직으로 중첩된 제1 전극부; 및
    상기 연결 부재와 수직으로 중첩되지 않는 제2 전극부를 포함하며,
    상기 제1 전극부의 상면은 상기 제2 전극부의 상면과 단차를 가지는,
    반도체 패키지.
  14. 제13항에 있어서,
    상기 절연 기판은 제1층; 및 상기 제1층 상의 제2층을 포함하고,
    상기 제1 전극부 및 제2 전극부는 상기 제1층의 상면에서 일부 영역까지 관통하며,
    상기 제1 전극부 상에 배치된 제1 돌출 전극; 및
    상기 제2 전극부 상에 배치된 제2 돌출 전극을 포함하는,
    반도체 패키지.
  15. 제14항에 있어서,
    상기 복수의 제1 돌출 전극은 제1군의 제1 돌출 전극 및 제2군의 제1 돌출 전극을 포함하고,
    상기 복수의 제2 돌출 전극은 제1군의 제2 돌출 전극 및 제2군의 제2 돌출 전극을 포함하며,
    상기 제1군의 제1 돌출 전극 및 상기 제1군의 제2 돌출 전극 상에 배치된 제1 반도체 소자; 및
    상기 제2군의 제2 돌출 전극 및 상기 제2군의 제2 돌출 전극 상에 배치된 제2 반도체 소자를 더 포함하는,
    반도체 패키지.
  16. 제15항에 있어서,
    상기 절연 기판 내에 매립된 적어도 하나의 제3 반도체 소자를 더 포함하고,
    상기 제3 반도체 소자는 상기 연결 부재와 수직으로 중첩되지 않는,
    반도체 패키지.
  17. 제14항에 있어서,
    상기 제1 및 제2 돌출 전극 각각은,
    제1 금속층; 및
    상기 제1 금속층 상에 배치되고, 상기 제1 금속층과 다른 금속 물질을 포함하는 제2 금속층을 포함하고,
    상기 제1 금속층은 상기 절연 기판의 하면을 향하여 볼록한 부분을 포함하는,
    반도체 패키지.
  18. 제15항에 기재된 반도체 패키지를 포함하고,
    상기 반도체 패키지는, 상기 절연 기판의 하면에 배치된 접속 전극을 더 포함하고,
    상기 접속 전극에 결합된 메인 보드를 포함하는,
    전자 디바이스.
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