WO2024072184A1 - 회로 기판 및 이를 포함하는 반도체 패키지 - Google Patents

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circuit board
electrode
connecting member
layer
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정원석
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엘지이노텍 주식회사
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    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other

Definitions

  • the embodiment relates to a circuit board, and in particular, to a circuit board with improved bonding strength with a connection member and a semiconductor package including the same.
  • a semiconductor package in which a plurality of semiconductor elements are arranged using a plurality of circuit boards.
  • Such a semiconductor package has a structure in which a plurality of semiconductor devices are connected to each other in the horizontal and/or vertical directions on a circuit board. Accordingly, the semiconductor package has the advantage of efficiently using the mounting area of the semiconductor device and enabling high-speed signal transmission through a short signal transmission path between the semiconductor devices.
  • the above semiconductor package is widely applied to mobile devices, etc.
  • semiconductor packages applied to products that provide the Internet of Things (IoT), self-driving cars, and high-performance servers have increased the number of semiconductor devices and/or the size of each semiconductor device due to the trend of high integration.
  • IoT Internet of Things
  • high-performance servers have increased the number of semiconductor devices and/or the size of each semiconductor device due to the trend of high integration.
  • the functional parts of devices are divided, the concept is expanding to semiconductor chiplets.
  • the interposer gradually increases the width or width of the circuit pattern from the semiconductor device to the semiconductor package in order to facilitate mutual communication between semiconductor devices and/or semiconductor chiplets, or to interconnect semiconductor devices and semiconductor package circuit boards. By functioning as a redistribution layer that increases the power, it can function to facilitate electrical signals between the semiconductor device and a semiconductor package circuit board with a circuit pattern that is relatively large compared to the circuit pattern of the semiconductor device.
  • a package circuit board and/or an interposer applied to a semiconductor package is provided with a connection member connected to a semiconductor element and/or a semiconductor chiplet.
  • the connecting member functions to horizontally connect a plurality of semiconductor devices and/or semiconductor chiplets. Accordingly, the connection member may be embedded in the package circuit board and/or the interposer.
  • the connecting member may be an inorganic bridge.
  • the inorganic bridge applied to a conventional semiconductor package may be a silicon bridge. Accordingly, the semiconductor package according to the prior art has limitations in reducing the size of the connecting member of the silicon bridge, and thereby has limitations in reducing the overall size of the semiconductor package.
  • silicon bridges have a problem with mechanical reliability. That is, the build-up insulating layer included in the package circuit board and/or the interposer includes an insulating material different from the connecting member of the silicon bridge. Through this, stress may be concentrated on the connecting member due to a difference in thermal characteristics between the build-up insulating layer of the prior art and the connecting member. Additionally, there is a problem of cracks occurring in the connecting member due to the concentrated stress.
  • An embodiment provides a circuit board with an embedded connection member and a semiconductor package including the same.
  • the embodiment provides a semiconductor package that can improve adhesion between the connection member and the build-up insulating layer.
  • the embodiment provides a semiconductor package in which a connecting member including a stepped portion in the horizontal direction is embedded.
  • the embodiment provides a semiconductor package in which a build-up insulating layer is provided with a step portion in a vertical direction.
  • the embodiment provides a semiconductor package in which an electrode portion is provided with a step portion in a vertical direction.
  • the embodiment provides a semiconductor package capable of recognizing the mounting positions of a plurality of semiconductor devices.
  • a circuit board includes a build-up insulating layer; A connecting member embedded in the build-up insulating layer; and an insulating member disposed on one surface of the connecting member, wherein the connecting member includes: a first insulating layer; and a second insulating layer disposed on the first insulating layer, wherein the first insulating layer, the second insulating layer, and the insulating member include different insulating materials, and a side of the first insulating layer, A side surface of the second insulating layer and a side surface of the insulating member have a step.
  • the connecting member further includes a third insulating layer disposed on the second insulating layer, and the third insulating layer includes an insulating material different from at least one of the first and second insulating layers,
  • the side surface of the third insulating layer has a level difference from the side surface of the first insulating layer, the side surface of the second insulating layer, and the side surface of the insulating member.
  • the horizontal width of the first insulating layer of the connecting member is greater than the horizontal width of the second insulating layer.
  • the horizontal width of the insulating member is larger than the respective horizontal widths of the first insulating layer and the second insulating layer.
  • the first insulating layer of the connecting member includes polyimide.
  • the second insulating layer of the connecting member includes a resin layer containing a filler.
  • the build-up insulating layer includes an insulating material different from the second insulating layer of the connecting member.
  • the build-up insulating layer includes the same insulating material as the second insulating layer of the connecting member, and the diameter of the filler provided in the build-up insulating layer is provided in the second insulating layer of the connecting member. It is different from the diameter of the filler.
  • the diameter of the filler provided in the build-up insulating layer is larger than the diameter of the filler provided in the second insulating layer of the connecting member.
  • the horizontal distance from the outermost end to the innermost end of the connecting member satisfies the range of 50 ⁇ m and 70 ⁇ m.
  • the build-up insulating layer includes a portion having a step in the vertical direction.
  • the upper surface of the build-up insulating layer includes a first upper surface that vertically overlaps the connecting member and a second upper surface that does not vertically overlap the connecting member, and the height of the first upper surface is higher than the second upper surface. is different from the height of
  • the electrode portion penetrating from the upper surface of the build-up insulating layer to a portion of the area, wherein the electrode portion includes: a first electrode portion vertically overlapping with the connection member; and a second electrode portion that does not vertically overlap the connecting member, wherein the upper surface of the first electrode portion has a step difference from the upper surface of the second electrode portion.
  • the build-up insulating layer is a first layer; and a second layer on the first layer, wherein the first electrode portion and the second electrode portion penetrate a portion of the upper surface of the first layer, and a first protruding electrode disposed on the first electrode portion. and a second protruding electrode disposed on the second electrode portion.
  • the plurality of first protruding electrodes include a first group of first protruding electrodes and a second group of first protruding electrodes
  • the plurality of second protruding electrodes include a first group of second protruding electrodes and a second group of protruding electrodes.
  • a first semiconductor element comprising a second group of protruding electrodes, the first semiconductor element disposed on the first group of first protruding electrodes and the first group of second protruding electrodes; and a second semiconductor element disposed on the second group of second protruding electrodes and the second group of second protruding electrodes.
  • the semiconductor package further includes at least one third semiconductor device embedded in the build-up insulating layer, and the third semiconductor device does not vertically overlap the connection member.
  • each of the first and second protruding electrodes includes: a first metal layer; and a second metal layer disposed on the first metal layer and including a metal material different from the first metal layer, wherein the first metal layer includes a convex portion toward a lower surface of the build-up insulating layer.
  • the semiconductor package of the embodiment may include a build-up insulating layer and a connection member buried in the build-up insulating layer.
  • the side surface of the connecting member may have a step.
  • the connecting member may include a plurality of insulating layers including different insulating materials. Additionally, side surfaces of the plurality of insulating layers may have steps. Additionally, the side surface of the connection member having the step may be in contact with the build-up insulating layer. Through this, the contact area between the build-up insulating layer and the connecting member can be improved. Through this, the problem of the connecting member being separated from the first insulating layer can be solved.
  • the connecting member may include an organic material having a thermal expansion coefficient similar to that of the build-up insulating layer.
  • the embodiment can minimize stress applied to the connecting member.
  • the embodiment can solve the problem of cracks occurring in the connecting member or peeling off the connecting member from the circuit board. Through this, the embodiment can improve the mechanical and electrical reliability of the semiconductor package.
  • the cost of the connecting member can be reduced by changing the first insulating layer of the connecting member to polyimide, which is cheaper than silicon.
  • the connecting member may be provided with via electrodes of small width.
  • the alignment state between the plurality of via electrodes provided in different layers has a great influence on the operating characteristics of the connecting member, the operating characteristics of the semiconductor package, and the operating characteristics of electronic products or servers to which the semiconductor package is applied. I can give it.
  • the polyimide may have transparent properties. Accordingly, the embodiment can improve the alignment of a plurality of via electrodes disposed on different layers. Through this, the operating characteristics of the connecting member, the operating characteristics of the semiconductor package, and the operating characteristics of electronic products or servers to which the semiconductor package is applied can be further improved.
  • the first insulating layer of the connecting member has a coefficient of thermal expansion similar to that of the build-up insulating layer, it is possible to allow the connecting member to flow together with the circuit board during thermal deformation of the circuit board. . Through this, the embodiment can solve the problem of cracks in the connecting member that may occur due to thermal deformation of the circuit board.
  • the connecting member may include a third insulating layer of solder resist. Additionally, the third insulating layer can be easily broken during the sawing process of the connecting member. Therefore, in the embodiment, the third insulating layer can be safely protected from the impact by making the width of the third insulating layer smaller than the width of the other insulating layer. Through this, the embodiment can further improve product reliability.
  • the top surface of the build-up insulating layer in the embodiment may have a step, and further, the top surfaces of the first protruding electrode and the second protruding electrode may also have a step.
  • the first protruding electrode and the second protruding electrode have a step, the arrangement positions of the first semiconductor device and the second semiconductor device can be recognized, and through this, the first and second semiconductor devices can be positioned at more accurate positions. Implementation may be possible.
  • the protruding electrode on which the conductive connection member that requires more volume is to be placed is positioned lower than the other protruding electrodes. This may be possible through adjustment of the difference in thickness of the cavity and the connecting member.
  • the embodiment can enable the semiconductor device to be more stably coupled to the circuit board. Accordingly, the embodiment can enable the semiconductor device to operate smoothly and further improve the operating characteristics of electronic products and/or servers to which the semiconductor package is applied.
  • each of the first and second protruding electrodes may include a first metal layer and a second metal layer.
  • the first metal layer may include nickel.
  • the second metal layer may include copper.
  • the first metal layer may improve bonding strength between the second metal layer and the electrode unit. For example, when the second metal layer is placed directly on the electrode portion, oxidation of the electrode portion may occur, which may reduce the bonding force between the electrode portion and the protruding electrode. Accordingly, the first metal layer may function to prevent oxidation of the first electrode portion and improve the bonding force between the second metal layer and the first electrode portion. Additionally, the first metal layer can prevent the protruding electrode from being separated from the electrode portion due to contraction and expansion of the second insulating layer due to thermal stress.
  • the first metal layer contains nickel
  • adhesion between the electrode portion and the protruding electrode can be improved.
  • an electrical connection is later made with a protruding electrode through a material such as solder
  • the solder may spread to the electrode portion to form an inter-metallic compound, and the inter-metallic compound may be used for mechanical and electrical purposes.
  • the second metal layer is made of copper
  • the problem of forming inter-metallic joints may become worse.
  • nickel is disposed, diffusion of solder can be prevented, thereby preventing the formation of inter-metallic joints in the semiconductor package.
  • the electrical and mechanical reliability can be improved.
  • FIG. 1A is a cross-sectional view showing a semiconductor package according to a first embodiment.
  • FIG. 1B is a cross-sectional view showing a semiconductor package according to a second embodiment.
  • Figure 1C is a cross-sectional view showing a semiconductor package according to a third embodiment.
  • Figure 1D is a cross-sectional view showing a semiconductor package according to a fourth embodiment.
  • Figure 1e is a cross-sectional view showing a semiconductor package according to a fifth embodiment.
  • Figure 2 is a cross-sectional view showing a circuit board according to the first embodiment.
  • Figure 3 is a cross-sectional view showing a circuit board according to a second embodiment.
  • FIG. 4 is a plan view of the circuit board of FIG. 2 viewed from above.
  • FIG. 5 is a cross-sectional view of a state in which a plurality of semiconductor devices are coupled to the circuit board of FIG. 3.
  • FIG. 6 is a cross-sectional view showing the detailed layer structure of the connecting member of FIG. 2.
  • FIG. 7 is a plan view of the connecting member of FIG. 6 viewed from above.
  • FIG. 8 is an enlarged cross-sectional view of one area of the circuit board of FIG. 3 according to the first embodiment.
  • FIG. 9 is a diagram for explaining the interface between the build-up insulating layer of FIG. 8 and the connection member.
  • Figure 10 is a cross-sectional view showing the detailed layer structure of the protruding electrode of the embodiment.
  • FIG. 11 is an enlarged cross-sectional view of one area of the circuit board of FIG. 3 according to the second embodiment.
  • FIG. 12 is an enlarged cross-sectional view of one area of the circuit board of FIG. 3 according to the third embodiment.
  • the electronic device includes a main board (not shown).
  • the main board may be physically and/or electrically connected to various components.
  • the main board may be connected to the semiconductor package of the embodiment.
  • Various semiconductor devices may be mounted on the semiconductor package.
  • the semiconductor device may include active devices and/or passive devices. Active devices may be semiconductor chips in the form of integrated circuits (ICs) in which hundreds to millions of devices are integrated into one chip.
  • Semiconductor devices may be logic chips, memory chips, etc.
  • the logic chip may be a central processor (CPU), a graphics processor (GPU), or the like.
  • the logic chip is an application processor (AP) chip that includes at least one of a central processor (CPU), graphics processor (GPU), digital signal processor, cryptographic processor, microprocessor, microcontroller, or an analog-digital chip. It could be a converter, an application-specific IC (ASIC), or a set of chips containing a specific combination of the ones listed so far.
  • AP application processor
  • the memory chip may be a stack memory such as HBM. Additionally, the memory chip may include memory chips such as volatile memory (eg, DRAM), non-volatile memory (eg, ROM), and flash memory.
  • volatile memory eg, DRAM
  • non-volatile memory eg, ROM
  • flash memory e.g., NAND
  • Chip Scale Package (CSP), Flip Chip-Chip Scale Package (FC-CSP), Flip Chip Ball Grid Array (FC-BGA), Package On Package (POP), and SIP ( System In Package), but is not limited to this.
  • CSP Chip Scale Package
  • FC-CSP Flip Chip-Chip Scale Package
  • FC-BGA Flip Chip Ball Grid Array
  • POP Package On Package
  • SIP System In Package
  • the electronic devices include smart phones, personal digital assistants, digital video cameras, digital still cameras, vehicles, high-performance servers, and network systems. ), computer, monitor, tablet, laptop, netbook, television, video game, smart watch, automotive It may be, etc. However, it is not limited to this, and of course, it can be any other electronic device that processes data.
  • the semiconductor package of the embodiment may have various package structures including a circuit board, which will be described later.
  • the circuit board may be a first circuit board described below.
  • the circuit board may be a second circuit board described below.
  • FIG. 1A is a cross-sectional view showing a semiconductor package according to a first embodiment
  • FIG. 1B is a cross-sectional view showing a semiconductor package according to a second embodiment
  • FIG. 1C is a cross-sectional view showing a semiconductor package according to a third embodiment
  • FIG. 1D is a cross-sectional view showing a semiconductor package according to a fourth embodiment
  • FIG. 1E is a cross-sectional view showing a semiconductor package according to a fifth embodiment.
  • the semiconductor package of the first embodiment may include a first circuit board 1100, a second circuit board 1200, and a semiconductor device 1300.
  • the first circuit board 1100 may refer to a package circuit board.
  • the first circuit board 1100 may provide a space where at least one external circuit board is coupled.
  • the external circuit board may refer to a second circuit board 1200 coupled to the first circuit board 1100.
  • the external circuit board may refer to a main board included in an electronic device coupled to the lower part of the first circuit board 1100.
  • the first circuit board 1100 may provide a space in which at least one semiconductor device is mounted.
  • the first circuit board 1100 may include at least one insulating layer and an electrode portion disposed on the at least one insulating layer.
  • a second circuit board 1200 may be placed on the first circuit board 1100.
  • the second circuit board 1200 may be an interposer.
  • the second circuit board 1200 may provide a space in which at least one semiconductor device is mounted.
  • the second circuit board 1200 may be connected to the at least one semiconductor device 1300.
  • the second circuit board 1200 may provide a space where the first semiconductor device 1310 and the second semiconductor device 1320 are mounted.
  • the second circuit board 1200 electrically connects the first semiconductor device 1310 and the second semiconductor device 1320, and connects the first and second semiconductor devices 1310 and 1320 with the first circuit.
  • the substrates 1100 may be electrically connected. That is, the second circuit board 1200 can function as a horizontal connection between a plurality of semiconductor devices and a vertical connection function between the semiconductor devices and the package circuit board.
  • FIG. 1A two semiconductor devices 1310 and 1320 are shown disposed on the second circuit board 1200, but the present invention is not limited thereto.
  • one semiconductor device may be disposed on the second circuit board 1200, and alternatively, three or more semiconductor devices may be disposed on the second circuit board 1200.
  • the second circuit board 1200 may be disposed between the at least one semiconductor device 1300 and the first circuit board 1100.
  • the second circuit board 1200 may be an active interposer that functions as a semiconductor device.
  • the semiconductor package of the embodiment may have a vertical stack structure on the first circuit board 1100 and function as a plurality of logic chips. Being able to have the functions of a logic chip may mean having the functions of an active element and a passive element. In the case of active devices, unlike passive devices, the current and voltage characteristics may not be linear, and in the case of active interposers, they may have the function of active devices.
  • the active interposer may function as a corresponding logic chip and perform a signal transmission function between the first circuit board 1100 and a second logic chip disposed on top of the active interposer.
  • the second circuit board 1200 may be a passive interposer.
  • the second circuit board 1200 may function as a signal relay between the semiconductor device 1300 and the first circuit board 1100, and may function as a passive element such as a resistor, capacitor, and inductor. You can have it.
  • the number of terminals of the semiconductor device 1300 is gradually increasing due to 5G, Internet of Things (IOT), increased image quality, increased communication speed, etc. That is, the number of terminals provided in the semiconductor device 1300 increases, and as a result, the width of the terminal or the gap between a plurality of terminals is reduced.
  • the first circuit board 1100 may be connected to the main board of the electronic device.
  • the second circuit board 1200 may be placed on the first circuit board 1100 and the semiconductor device 1300. And the second circuit board 1200 may include electrodes having a fine width and spacing corresponding to the terminals of the semiconductor device 1300.
  • the semiconductor device 1300 may be a logic chip, a memory chip, or the like.
  • the logic chip may be a central processor (CPU), a graphics processor (GPU), or the like.
  • the logic chip is an AP that includes at least one of a central processor (CPU), a graphics processor (GPU), a digital signal processor, a cryptographic processor, a microprocessor, and a microcontroller, or an analog-to-digital converter, an ASIC (application -specific IC), etc., or it may be a chip set containing a specific combination of those listed so far.
  • the memory chip may be a stack memory such as HBM.
  • the memory chip may include memory chips such as volatile memory (eg, DRAM), non-volatile memory (eg, ROM), and flash memory.
  • the semiconductor package of the first embodiment may include a connection part.
  • the semiconductor package may include a first connection portion 1410 disposed between the first circuit board 1100 and the second circuit board 1200.
  • the first connection part 1410 may connect the second circuit board 1200 to the first circuit board 1100 and electrically connect them.
  • the semiconductor package may include a second connection portion 1420 disposed between the second circuit board 1200 and the semiconductor device 1300.
  • the second connection part 1420 may couple the semiconductor device 1300 to the second circuit board 1200 and electrically connect them.
  • the semiconductor package may include a third connection portion 1430 disposed on the lower surface of the first circuit board 1100.
  • the third connection part 1430 can connect the first circuit board 1100 to the main board and electrically connect them.
  • the first connection part 1410, the second connection part 1420, and the third connection part 1430 electrically connect a plurality of components using at least one bonding method among wire bonding, solder bonding, and direct metal-to-metal bonding. You can connect with . That is, because the first connection part 1410, the second connection part 1420, and the third connection part 1430 have the function of electrically connecting a plurality of components, when direct bonding between metals is used, the semiconductor package is solder or It can be understood as an electrically connected part rather than a wire.
  • the wire bonding method may mean electrically connecting a plurality of components using conductors such as gold (Au). Additionally, the solder bonding method can electrically connect a plurality of components using a material containing at least one of Sn, Ag, and Cu.
  • the direct bonding method between metals may mean recrystallization by applying heat and pressure between a plurality of components without the absence of solder, wire, conductive adhesive, etc., thereby directly bonding the plurality of components. .
  • the direct bonding method between metals may refer to a bonding method using the second connection part 1420. In this case, the second connection portion 1420 may refer to a metal layer formed between a plurality of components through recrystallization.
  • first connection part 1410, the second connection part 1420, and the third connection part 1430 may be connected to a plurality of components using a thermal compression bonding method.
  • the thermocompression bonding method may refer to a method of directly bonding a plurality of components by applying heat and pressure to the first connection part 1410, the second connection part 1420, and the third connection part 1430.
  • the electrodes on which the first connection part 1410, the second connection part 1420, and the third connection part 1430 are disposed are corresponding to A protrusion may be provided that protrudes in an outward direction away from the insulating layer of the circuit board.
  • the protrusion may protrude outward from the first circuit board 1100 or the second circuit board 1200.
  • the protrusion may be referred to as a bump.
  • the protrusion may also be referred to as a post.
  • the protrusion may also be referred to as a pillar.
  • the protrusion may refer to an electrode of the second circuit board 1200 on which the second connection portion 1420 for coupling to the semiconductor device 1300 is disposed. That is, as the pitch of the terminals of the semiconductor device 1300 becomes finer, a short circuit may occur between the plurality of second connection portions 1420 respectively connected to the plurality of terminals of the semiconductor device 1300 by conductive adhesive such as solder. there is. Therefore, in the embodiment, thermal compression bonding may be performed to reduce the volume of the second connection portion 1420.
  • embodiments provide diffusion prevention that prevents the intermetallic compound (IMC) formed between a conductive adhesive such as solder and a protrusion from diffusing into the interposer and/or the circuit board.
  • IMC intermetallic compound
  • the electrode of the second circuit board 1200 on which the second connection part 1420 is disposed may include a protrusion.
  • the semiconductor package may include a connection member 1210.
  • the connecting member may be referred to as a bridge circuit board.
  • the connecting member 1210 may include a redistribution layer.
  • the connection member 1210 may function to electrically connect a plurality of semiconductor devices to each other horizontally.
  • the connection member 1210 may include a redistribution layer. Since the semiconductor package and the semiconductor device have a large difference in the width or width of the circuit pattern, a buffering role of the circuit pattern for electrical connection is required.
  • the buffering role may mean having an intermediate size between the width or width of the circuit pattern of the semiconductor package and the width or width of the circuit pattern of the semiconductor device, and the redistribution layer has the buffering function. It can be included.
  • the connecting member 1210 may be an organic bridge.
  • the connecting member 1210 may include an organic material.
  • the connecting member 1210 may include an organic circuit board containing an organic material instead of the silicon circuit board.
  • the connecting member 1210 may be embedded in the second circuit board 1200.
  • the second circuit board 1200 may include a cavity, and the connecting member 1210 may be disposed within the cavity of the second circuit board 1200.
  • the connecting member 1210 may horizontally connect a plurality of semiconductor devices disposed on the second circuit board 1200.
  • the semiconductor package of the second embodiment may include a second circuit board 1200 and a semiconductor device 1300. At this time, the semiconductor package of the second embodiment may have a structure in which the first circuit board 1100 is omitted compared to the semiconductor package of the first embodiment.
  • the second circuit board 1200 of the second embodiment can function as an interposer and a package circuit board.
  • the first connection portion 1410 disposed on the lower surface of the second circuit board 1200 may couple the second circuit board 1200 to the main board of the electronic device.
  • the semiconductor package of the third embodiment may include a first circuit board 1100 and a semiconductor device 1300.
  • the semiconductor package of the third embodiment may have a structure in which the second circuit board 1200 is omitted compared to the semiconductor package of the first embodiment.
  • the first circuit board 1100 of the third embodiment may function as a package circuit board and connect the semiconductor device 1300 and the main board.
  • the first circuit board 1100 may include a connecting member 1110 for connecting a plurality of semiconductor devices.
  • the connecting member 1110 may be an organic bridge connecting a plurality of semiconductor devices.
  • the semiconductor package of the fourth embodiment may further include a third semiconductor device 1330 compared to the semiconductor package of the third embodiment.
  • a fourth connection portion 1440 may be disposed on the lower surface of the first circuit board 1100.
  • a third semiconductor device 1330 may be disposed on the fourth connection portion 1400. That is, the semiconductor package of the fourth embodiment may have a structure in which semiconductor devices are mounted on the upper and lower sides, respectively.
  • the third semiconductor device 1330 may have a structure disposed on the lower surface of the second circuit board 1200 in the semiconductor package of FIG. 1B.
  • the semiconductor package of the fifth embodiment may include a first circuit board 1100.
  • First and second semiconductor devices 1310 and 1320 may be disposed on the first circuit board 1100.
  • a first connection portion 1410 may be disposed between the first circuit board 1100 and the first and second semiconductor devices 1310 and 1320.
  • a connecting member 1110 may be embedded in the first circuit board 1110.
  • the connecting member 1110 may horizontally connect the first and second semiconductor devices 1310 and 1320.
  • the first circuit board 1100 may include a conductive coupling portion 1450.
  • the conductive coupling portion 1450 may protrude further from the first circuit board 1100 toward the second semiconductor device 1320.
  • the conductive coupling portion 1450 may be referred to as a bump or, alternatively, may be referred to as a post.
  • the conductive coupling portion 1450 may be disposed to have a protruding structure on the electrode disposed on the uppermost side of the first circuit board 1100.
  • a third semiconductor device 1330 may be disposed on the conductive coupling portion 1450. At this time, the third semiconductor device 1330 may be connected to the first circuit board 1100 through the conductive coupling portion 1450. Additionally, a second connection portion 1420 may be disposed between the first and second semiconductor devices 1310 and 1320 and the third semiconductor device 1330.
  • the third semiconductor device 1330 may be electrically connected to the first and second semiconductor devices 1310 and 1320 through the second connection portion 1420.
  • the third semiconductor device 1330 is connected to the first circuit board 1100 through a conductive coupling portion 1450, and the first and second semiconductor devices 1310 and 1320 are connected to each other through the second connection portion 1420. ) can also be connected.
  • the third semiconductor device 1330 may receive a power signal and/or power through the conductive coupling portion 1450. Additionally, the third semiconductor device 1330 may exchange communication signals with the first and second semiconductor devices 1310 and 1320 through the second connection unit 1420.
  • the semiconductor package of the fifth embodiment provides sufficient power for driving the third semiconductor device 1330 by supplying a power signal and/or power to the third semiconductor device 1330 through the conductive coupling portion 1450.
  • smooth control of power operation may be possible.
  • the embodiment can improve the driving characteristics of the third semiconductor device 1330. That is, the embodiment can solve the problem of insufficient power provided to the third semiconductor device 1330. Furthermore, the embodiment may allow at least one of the power signal, power, and communication signal of the third semiconductor device 1330 to be provided through different paths through the conductive coupling portion 1450 and the second connection portion 1420. there is. Through this, the embodiment can solve the problem of loss of the communication signal caused by the power signal. For example, embodiments may minimize mutual interference between power signals and communication signals.
  • the third semiconductor device 1330 in the fifth embodiment may have a POP (Package On Package) structure in which a plurality of package circuit boards are stacked and may be disposed on the first circuit board 1100.
  • the third semiconductor device 1330 may be a memory package including a memory chip. And the memory package may be coupled to the conductive coupling portion 1450. At this time, the memory package may not be connected to the first and second semiconductor devices 1310 and 1320.
  • FIG. 2 is a cross-sectional view showing the circuit board according to the first embodiment
  • FIG. 3 is a cross-sectional view showing the circuit board according to the second embodiment
  • FIG. 4 is a plan view of the circuit board of FIG. 2 viewed from the top
  • FIG. 5 is a cross-sectional view showing the circuit board according to the first embodiment. It is a cross-sectional view of a state in which a plurality of semiconductor devices are coupled to the circuit board of FIG. 3
  • FIG. 6 is a cross-sectional view showing the detailed layer structure of the connecting member of FIG. 2
  • FIG. 7 is a plan view of the connecting member of FIG. 6 viewed from the top.
  • FIG. 8 is an enlarged cross-sectional view of a region of the circuit board of FIG.
  • FIG. 9 is a view for explaining the interface between the build-up insulating layer and the connection member of FIG. 8, and FIG. 10 is an implementation It is a cross-sectional view showing the detailed layer structure of an example protruding electrode, FIG. 11 is an enlarged cross-sectional view of a region of the circuit board of FIG. 3 according to the second embodiment, and FIG. 12 is a cross-sectional view of the circuit board of FIG. 3 according to the third embodiment. This is an enlarged cross-sectional view of one area.
  • FIGS. 2 and 3 may be distinguished depending on whether a protruding electrode is provided on the uppermost side of the circuit board.
  • the circuit board of FIG. 3 may include protruding electrodes 145 .
  • the circuit board in FIG. 2 may not have protruding electrodes.
  • the second insulating layer 112 of the circuit board of FIG. 2 may include an opening larger than the width of the first electrode portion 130 and the second electrode portion 140 through thinning of the second insulating layer 112. You can.
  • the circuit board of FIG. 2 can be combined with a semiconductor device through the opening, and thus can be stably combined with a semiconductor device even without the protruding electrode.
  • the circuit board according to the first embodiment may include a build-up insulating layer 110, an electrode portion, and a connection member 200.
  • the built-up insulating layer 110 may include a plurality of insulating layers built up along a vertical direction.
  • the build-up insulating layer 110 may include a first insulating layer 111, a second insulating layer 112, and a third insulating layer 113.
  • the first insulating layer 111 may constitute an inner layer of the build-up insulating layer.
  • the second insulating layer 112 may be disposed on the first insulating layer 111.
  • the second insulating layer 112 may refer to an insulating layer disposed on the uppermost side of the build-up insulating layer.
  • the third insulating layer 113 may be disposed below the first insulating layer 111.
  • the third insulating layer 113 may refer to an insulating layer disposed on the lowermost side of the build-up insulating layer.
  • the first insulating layer 111 of the circuit board may have a layer structure of at least one layer.
  • the first insulating layer 111 of the circuit board may have a plurality of stacked structures.
  • the laminated structure can be divided by the electrode portion.
  • the electrode unit may include a connection electrode 120 and a penetrating electrode 125.
  • the connection electrode 120 and the through electrode 125 may have different widths.
  • the stacked structure can be distinguished by the difference in width of the connecting electrode 120 and the through electrode 125.
  • the connection electrode 120 may have a width greater than that of the through electrode 125. Through this, the connecting electrode 120 and the penetrating electrode 125 can be distinguished from the electrode portion.
  • the connection electrode 120 may refer to a pad and/or trace of an electrode portion.
  • the through electrode 125 may refer to a via electrode connected to the connection electrode.
  • the through electrode 125 may be disposed between a plurality of connection electrodes 120 arranged in different layers.
  • the first insulating layer 111 of the circuit board in FIG. 2 is shown as having a 7-layer structure, but is not limited to this.
  • the first insulating layer 111 of the circuit board may have a number of layers of 6 or less, and may have a number of layers of 8 or more.
  • the interface between the plurality of insulating layers may not be distinguished.
  • the stacked structure can be divided into a connecting electrode 120 and a penetrating electrode 125 of the electrode part.
  • the first insulating layers of the plurality of layers may include the same insulating material, but are not limited thereto.
  • at least one first insulating layer among the plurality of first insulating layers may include an insulating material different from at least one other first insulating layer.
  • the first insulating layer 111 of the circuit board may be rigid or flexible.
  • the first insulating layer 111 of the circuit board may include glass or plastic.
  • the first insulating layer 111 of the circuit board may include chemically strengthened/semi-strengthened glass such as soda lime glass or aluminosilicate glass.
  • the first insulating layer 111 of the circuit board is reinforced with polyimide (PI), polyethylene terephthalate (PET), propylene glycol (PPG), polycarbonate (PC), etc. May contain soft plastic.
  • the first insulating layer 111 of the circuit board may include sapphire.
  • the first insulating layer 111 of the circuit board may include an optically isotropic film.
  • the first insulating layer 111 of the circuit board is made of Cyclic Olefin Copolymer (COC), Cyclic Olefin Polymer (COP), wide isotropic polycarbonate (PC), or wide isotropic polymethyl methacrylate (PMMA). It can be included.
  • the first insulating layer 111 of the circuit board may be formed of a material containing an inorganic filler and an insulating resin.
  • the first insulating layer 111 of the circuit board may have a structure in which an inorganic filler of silica or alumina is disposed on a thermosetting resin or thermoplastic resin.
  • the first insulating layer 111 may have a structure in which a plurality of different insulating materials are stacked, and an exemplary arrangement structure will be described in more detail as follows.
  • the first insulating layer 111 may include a first layer corresponding to a core layer including a reinforcing member.
  • the core layer may refer to an insulating layer that includes a reinforcing member and whose thickness in the vertical direction exceeds 30 ⁇ m.
  • the insulating layer may include a plurality of second layers that are respectively disposed above and below the core layer and do not include a reinforcing member.
  • the circuit board may be a core circuit board.
  • the reinforcing member may also be referred to as reinforcing fiber or glass fiber.
  • the reinforcing member may refer to a glass fiber material extending along the horizontal direction of the insulating layer, and may have a different meaning from inorganic fillers spaced apart from each other. That is, the reinforcing member of the first layer may have a different length or width along the horizontal direction than the filler of the second layer.
  • the reinforcing member of the first layer may have a structure extending long in one direction, but since the filler of the second layer has an arbitrary size and is distributed, the reinforcing member of the first layer and the second layer Fillers can be distinguished from one another.
  • the glass fibers may be extended to have a width greater than or equal to the width of the first layer.
  • having a width greater than the width of the first layer may mean that the glass fibers can be arranged in a bent shape in the horizontal direction.
  • the second layer contains a filler, the effect of preventing problems such as bending is not as great as the glass fiber of the first layer, so the reinforcing member is explained separately from the filler of the second layer.
  • the first insulating layer 111 of the circuit board may be a coreless circuit board that does not include a core layer.
  • the first insulating layer 111 of the circuit board may include an organic material that does not include a reinforcing member that has excellent processability, enables slimming of the circuit board, and allows miniaturization of electrode portions of the circuit board.
  • the first insulating layer 111 of the circuit board may use ABF (Ajinomoto Build-up Film), a product released by Ajinomoto, FR-4, BT (Bismaleimide Triazine), and PID ( Photo Imageable Dielectric resin), BT, etc. can be used.
  • the first insulating layer 111 may include a plurality of layers made of ABF.
  • the first insulating layer 111 of the circuit board is composed only of ABF and does not include a reinforcing member, the bending characteristics of the circuit board may be deteriorated. Accordingly, the first insulating layer 111 of the circuit board is composed of ABF (Ajinomoto Build-up Film), and at least one ABF among the plurality of ABFs constituting the first insulating layer of the circuit board may include a reinforcing member. You can.
  • ABF Ajinomoto Build-up Film
  • the first insulating layer 111 of the circuit board may include a first layer composed of a first ABF containing a resin and a filler. Additionally, the first insulating layer 111 of the circuit board may include a layer composed of a second ABF including the resin, filler, and reinforcing member. At this time, the reinforcing member included in the second ABF may include a GCP (Glass Core Primer) material, but is not limited thereto.
  • GCP Glass Core Primer
  • the layer that does not include the reinforcing member in the first insulating layer 111 of the circuit board may have a thickness ranging from 10 ⁇ m to 40 ⁇ m.
  • the layer that does not include the reinforcing member in the first insulating layer 111 of the circuit board may satisfy a thickness in the range of 15 ⁇ m to 35 ⁇ m. More preferably, the layer that does not include the reinforcing member in the first insulating layer 111 of the circuit board may satisfy a thickness in the range of 18 ⁇ m to 32 ⁇ m. If the thickness of the layer that does not include the reinforcing member in the first insulating layer 111 of the circuit board is less than 10 ⁇ m, the rigidity of the circuit board may be reduced.
  • the electrode portion of the circuit board may not be stably protected, which may reduce electrical reliability. there is.
  • the thickness of the layer not including the reinforcing member of the first insulating layer 111 of the circuit board exceeds 40 ⁇ m, the overall thickness of the circuit board increases, and the thickness of the semiconductor package increases accordingly. You can. Additionally, if the thickness of the layer of the first insulating layer 111 of the circuit board that does not include the reinforcing member exceeds 40 ⁇ m, it may be difficult to miniaturize the electrode portion of the circuit board.
  • the thickness may correspond to the distance in the vertical direction of the circuit board between the connection electrodes 120 disposed in different layers. That is, the thickness may mean the length from the top to the bottom of the circuit board, or from the bottom to the top, and may mean the length in the vertical direction of the circuit board.
  • the upper surface may mean the highest position of each component along the vertical direction
  • the lower surface may mean the lowest position of each component along the vertical direction. And their positions can be referred to as opposites to each other.
  • the upper surface of the first insulating layer 111 may have a step.
  • the first insulating layer 111 may include a convex portion.
  • the first insulating layer 111 may include a concave portion.
  • the first insulating layer 111 may have different heights between a top surface that vertically overlaps the connection member 200 and a top surface that does not vertically overlap the connection member 200 . This will be explained in more detail below.
  • the insulating layer of the circuit board may include a second insulating layer 112 and a third insulating layer 113.
  • the second insulating layer 112 and the third insulating layer 113 of the circuit board may be resist layers.
  • the second insulating layer 112 of the circuit board may be a first resist layer disposed on the uppermost side of the circuit board.
  • the third insulating layer 113 of the circuit board may be a second resist layer disposed on the lowermost side of the circuit board.
  • the resist layer may have the function of preventing the flow of solder during solder bonding by having low solder wettability characteristics, or may have the function of preventing moisture or contaminants from the outside from penetrating into the inside of the circuit board. .
  • the second insulating layer 112 of the circuit board may include the same insulating material as the first insulating layer 111 of the circuit board.
  • the first insulating layer 111 of the circuit board is composed of a plurality of layers
  • the first insulating layer closest to the second insulating layer 112 among the first insulating layers of the plurality of layers is the first insulating layer 112 of the circuit board.
  • It may include the same insulating material as the second insulating layer 112. In this case, it may be difficult to distinguish the interface between the first and second insulating layers 111 and 112 of the circuit board.
  • the first insulating layer of the circuit board ( 111) can distinguish the interface between the second insulating layers 112.
  • the third insulating layer 113 of the circuit board may include the same insulating material as the first insulating layer 111 of the circuit board.
  • the second insulating layer 112 and the third insulating layer 113 of the circuit board may function to protect the upper and lower surfaces of the first insulating layer 111 of the circuit board, respectively. Accordingly, the second insulating layer 112 and the third insulating layer 113 of the circuit board can be said to be protective layers.
  • the second insulating layer 112 may be referred to as an upper protective layer disposed on the first insulating layer 111 built up along the vertical direction
  • the third insulating layer 113 may be referred to as a lower protective layer. You can.
  • the second insulating layer 112 and the third insulating layer 113 of the circuit board may be a solder resist layer containing an organic polymer material.
  • the second insulating layer 112 and the third insulating layer 113 of the circuit board may include an epoxy acrylate-based resin.
  • the second insulating layer 112 and the third insulating layer 113 of the circuit board may include resin, hardener, photoinitiator, pigment, solvent, filler, additive, acrylic monomer, etc.
  • the embodiment is not limited to this, and the second insulating layer 112 and the third insulating layer 113 of the circuit board may be any one of a photo solder resist layer, a cover-lay, and a polymer material. Of course it is possible.
  • each of the second insulating layer 112 and the third insulating layer 113 of the circuit board may be 1 ⁇ m to 20 ⁇ m.
  • the thickness of each of the second insulating layer 112 and the third insulating layer 113 of the circuit board may be 1 ⁇ m to 15 ⁇ m.
  • the thickness of each of the second insulating layer 112 and the third insulating layer 113 of the circuit board may be 5 ⁇ m to 20 ⁇ m.
  • each of the second insulating layer 112 and the third insulating layer 113 of the circuit board exceeds 20 ⁇ m, the thickness of the semiconductor package increases, making it difficult to thin, or the first insulating layer 111 The stress applied to may increase. If the thickness of each of the second insulating layer 112 and the third insulating layer 113 of the circuit board is less than 1 ⁇ m, it may be difficult to stably protect the electrode portion included in the circuit board, thereby causing electrical reliability or physical reliability. This may deteriorate.
  • the upper surface of the second insulating layer 112 may have a step.
  • the second insulating layer 112 may include a convex portion.
  • the second insulating layer 112 may include a concave portion.
  • the second insulating layer 112 may have different heights between a top surface that vertically overlaps the connection member 200 and a top surface that does not vertically overlap the connection member 200 . This will be explained in more detail below.
  • the circuit board may include an electrode portion.
  • the electrode portion of the circuit board may be disposed within the first insulating layer 111 .
  • at least a portion of the electrode portion may be buried in the first insulating layer 111.
  • at least a portion of the electrode portion may be buried in the second insulating layer 112.
  • at least a portion of the electrode portion may be buried in the third insulating layer 113.
  • at least a portion of the electrode portion may protrude onto the second insulating layer 112.
  • at least a portion of the electrode portion may protrude below the third insulating layer 113.
  • the electrode unit may largely include a connection electrode 120 and a penetrating electrode 125.
  • the connection electrode 120 may be disposed adjacent to the upper or lower surface of each layer of the first insulating layer 111.
  • the penetrating electrode 125 may be connected to the connecting electrode 120.
  • the penetrating electrode 125 may penetrate at least a portion of each layer of the first insulating layer 111.
  • the connection electrode 120 may be called a pad or trace depending on its location and function.
  • the through electrode 125 may also be referred to as a via electrode.
  • the through electrodes 125 of the electrode portion are spaced apart from each other along the vertical direction, and connection electrodes 120 are respectively interposed between them. It can have a four-layer structure.
  • connection electrodes 120 of the circuit board may have an Embedded Trace Substrate (ETS) structure.
  • ETS Embedded Trace Substrate
  • the electrode disposed on the uppermost or lowermost side of the connection electrodes 120 may be disposed within a recess provided in the first insulating layer 111.
  • the ETS structure can also be called an embedded structure.
  • the ETS structure is advantageous for miniaturization compared to electrode parts having a general protruding structure. Accordingly, the embodiment allows the formation of the electrodes corresponding to the size and pitch of the terminals provided in the semiconductor device. Through this, the embodiment can improve circuit integration. Furthermore, the embodiment can minimize the transmission distance of the signal transmitted through the semiconductor device, thereby minimizing signal transmission loss.
  • connection electrode 120 may function to transmit signals in the horizontal direction in the first insulating layer 111. Additionally, the connection electrode 120 may function to connect the plurality of penetrating electrodes 125. The through electrode 125 may function to transmit signals in the vertical direction in the first insulating layer 111. For example, the penetrating electrode 125 may connect the connection electrodes 120 arranged in different layers along a vertical direction.
  • the electrode unit may include a plurality of electrode units depending on location.
  • the electrode unit may include a plurality of electrode units connected to the semiconductor device and/or the connection member 200.
  • the electrode unit may include a first electrode unit 130 and a second electrode unit 140.
  • the first electrode unit 130 and the second electrode unit 140 may be distinguished based on the position of the connection member 200 embedded in the first insulating layer 111.
  • the first electrode unit 130 and the second electrode unit 140 may penetrate a portion of the upper surface of the first insulating layer 111.
  • the first electrode portion 130 may vertically overlap the connection member 200 and penetrate a portion of the upper surface of the first insulating layer 111 .
  • the first electrode unit 130 may be an electrode that connects the semiconductor device and the connection member 200.
  • a portion of the first electrode portion 130 may be connected to a first semiconductor device, and the remaining portion may be connected to a second semiconductor device.
  • the first electrode portion 130 may be connected to the connecting member 200 to electrically connect the first and second semiconductor devices.
  • the second electrode portion 140 may penetrate a portion of the upper surface of the first insulating layer 111 without vertically overlapping the connecting member 200.
  • the second electrode unit 140 may be an electrode unit that overlaps the first electrode unit 130 horizontally.
  • the second electrode unit 140 may be an electrode connected to the semiconductor device.
  • the second electrode unit 140 may be an electrode unit connected to the same semiconductor device as the first electrode unit 130.
  • the second electrode portion 140 may not be directly electrically connected to the connecting member 200.
  • the second electrode unit may electrically connect the circuit board and the first semiconductor device and/or the second semiconductor device.
  • the first electrode unit 130 and the second electrode unit 140 may be disposed above the connection member 200 in the first insulating layer 111.
  • the first electrode portion 130 may refer to an electrode portion that overlaps the connecting member 200 in a vertical direction.
  • the second electrode portion 140 may refer to an electrode portion that overlaps the first electrode portion 130 in the horizontal direction but does not overlap the connecting member 200 in the vertical direction.
  • each of the first electrode unit 130 and the second electrode unit 140 may mean an electrode connected to a semiconductor device.
  • first and second semiconductor devices may be disposed on the circuit board of the embodiment, spaced apart from each other in the horizontal direction.
  • the first electrode portion 130 may refer to an electrode portion that vertically overlaps the connecting member 200 and is connected to the first and second semiconductor elements.
  • the second electrode portion 140 may refer to an electrode portion connected to at least one of the first and second semiconductor elements without overlapping the connecting member 200 in the vertical direction.
  • the first electrode unit 130 may penetrate a portion of the upper surface of the first insulating layer 111 in the area vertically overlapping with the connection member 200.
  • the first electrode unit 130 may be an electrode that directly connects the semiconductor device and the connection member.
  • the first electrode unit 130 may be an electrode that connects the connection member 200 and the first protruding electrode 135 connected to the semiconductor device.
  • the second electrode portion 140 may penetrate a portion of the upper surface of the first insulating layer 111 in a region that does not vertically overlap the connection member 200.
  • the second electrode unit 140 may be an electrode directly connected to the same semiconductor device as the first electrode unit 130.
  • the second electrode unit 140 may be an electrode connected to the second protruding electrode 145 connected to the semiconductor device.
  • the first protruding electrode 135 and the second protruding electrode 145 may be bumps.
  • the first protruding electrode 135 and the second protruding electrode 145 may be provided to facilitate easy coupling between the circuit board and the semiconductor device.
  • the first protruding electrode 135 and the second protruding electrode 145 may refer to electrodes on which a conductive adhesive is placed for bonding to a semiconductor device.
  • the first electrode unit 130 may be connected to the connecting member 200.
  • the first electrode unit 130 may be connected to the pad 310 provided on the connecting member 200.
  • the second electrode unit 140 may be connected to the connection member 200 or a connection electrode 143 that overlaps horizontally with the first electrode unit 130. At this time, the height of the top surface of the connection electrode 143 and the top surface of the pad 310 of the connection electrode 143 may be different from each other.
  • the lower surface of the first electrode unit 130 and the lower surface of the second electrode unit 140 may have different heights.
  • the lower surface of the first electrode unit 130 may be located lower than the lower surface of the second electrode unit 140.
  • the upper surface of the first electrode unit 130 may be located lower than the upper surface of the second electrode unit 140.
  • the lower surface of the first electrode unit 130 may be located lower than the lower surface of the second electrode unit 140.
  • the upper surface of the first electrode unit 130 may be positioned higher than the upper surface of the second electrode unit 140.
  • the electrode unit may include a third electrode unit 150.
  • the third electrode portion 150 may be embedded in the first insulating layer 111.
  • the third electrode unit 150 may penetrate a partial area inside the first insulating layer 111.
  • the third electrode unit 150 may be connected to a third semiconductor device 220 buried in the first insulating layer 111.
  • the third electrode unit 150 may vertically overlap the third semiconductor device 220.
  • the lower surface of the third electrode unit 150 may be connected to the terminal 225 of the third semiconductor device 220.
  • the third electrode portion 150 may function to electrically connect a circuit board and the terminal 225 of the buried third semiconductor device 220.
  • the electrode unit may include a fourth electrode unit 160.
  • the fourth electrode portion 160 may be embedded in the first insulating layer 111.
  • the fourth electrode unit 160 may penetrate a partial area inside the first insulating layer 111.
  • the fourth electrode portion 160 may be connected to the fourth semiconductor device 230 buried in the first insulating layer 111.
  • the fourth electrode unit 160 may vertically overlap the fourth semiconductor element 230.
  • the lower surface of the fourth electrode unit 160 may be connected to the terminal 235 of the fourth semiconductor device 230.
  • the fourth electrode portion 160 may function to electrically connect a circuit board and the terminal 235 of the embedded fourth semiconductor device 230.
  • the electrode unit may include a fifth electrode unit 170.
  • the fifth electrode portion 170 may vertically overlap the connection member 200.
  • the fifth electrode portion 170 may be embedded in the first insulating layer 111.
  • the fifth electrode portion 170 may be an electrode used to form an accommodating space for accommodating the connecting member 200 in the first insulating layer 111.
  • the fifth electrode unit 170 may be an etch stop electrode.
  • the fifth electrode unit 170 may be a laser blocking electrode.
  • the electrode unit may include a protruding electrode.
  • the electrode unit may include a first protruding electrode 135.
  • the first protruding electrode 135 may be provided on the first electrode portion 130.
  • the first protruding electrode 135 may protrude onto the second insulating layer 112 .
  • the electrode unit may include a second protruding electrode 145.
  • the second protruding electrode 145 may be provided on the second electrode portion 140.
  • the second protruding electrode 145 may protrude onto the second insulating layer 112 .
  • the first protruding electrode 135 and the second protruding electrode 145 may be referred to as bumps.
  • the first protruding electrode 135 and the second protruding electrode 145 may also be referred to as posts.
  • the first protruding electrode 135 and the second protruding electrode 145 may also be referred to as pillars.
  • the first protruding electrode 135 and the second protruding electrode 145 may refer to electrodes on which a conductive connection member for coupling to the semiconductor device is disposed. That is, as the pitch of the terminals of the semiconductor device becomes finer, a short circuit may occur between a plurality of conductive connection members each connected to a plurality of terminals of the semiconductor device by a conductive adhesive such as solder.
  • the embodiment may proceed with thermal compression bonding to reduce the volume of the conductive connection member. Accordingly, the embodiment is designed to ensure conformity, diffusion, and anti-diffusion ability to prevent intermetallic compounds (IMC) formed between conductive adhesives such as solder and protrusions from diffusing into the circuit board. It is provided with a first protruding electrode 135 and a second protruding electrode 145.
  • IMC intermetallic compounds
  • a connecting member 200 may be embedded in the first insulating layer 111.
  • the connecting member 200 may be an organic bridge.
  • the organic bridge may be a bridge including an organic insulating layer.
  • the organic bridge is embedded in the first insulating layer 111 and may function to connect a plurality of different semiconductor devices through it.
  • the organic bridge may be provided with electrodes that are denser or finer than the electrode portion of the circuit board, and through this, a plurality of semiconductor devices mounted on the circuit board can be horizontally connected.
  • the connecting member 200 may be embedded in the first insulating layer 111 .
  • at least a portion of the insulating layer constituting the connecting member 200 may include an insulating material different from the first insulating layer 111.
  • the connecting member 200 embedded in the first insulating layer 111 and at least a portion of the side surface can be distinguished from the first insulating layer 111.
  • a side surface of the connecting member 200 may have a step.
  • the connecting member 200 may be composed of multiple layers. Additionally, each of the plurality of layers of the connecting member 200 may have different widths. Accordingly, the connecting member 200 may have a structure in which a plurality of layers with different widths are stacked, and as a result, the side surface may have a step.
  • the connecting member 200 may include a plurality of insulating layers including different insulating materials. Additionally, side surfaces of the plurality of insulating layers may have steps. Also, the side surface of the connecting member 200 having the step may be in contact with the first insulating layer 111 . Through this, the contact area between the first insulating layer 111 and the connecting member 200 can be improved. Through this, the problem of the connecting member 200 being peeled off from the first insulating layer 111 can be solved.
  • the connecting member 200 may include an insulating member 180.
  • the insulating member 180 may be an adhesive member.
  • the insulating member 180 may be disposed between the fifth electrode portion 170 and the connecting member 200.
  • the insulating member 180 may have a different width from the connecting member 200.
  • the insulating member 180 may be larger than the width of the area having the largest outer width of the connecting member 200.
  • the insulating member 180 may be disposed on the fifth electrode portion 170.
  • the insulating member 180 may be smaller than the width of the fifth electrode portion 170. Accordingly, at least a portion of the upper surface of the fifth electrode portion 170 may contact the insulating member 180, and the remaining portion may contact the first insulating layer 111.
  • a plurality of semiconductor devices may be coupled to the circuit board.
  • a plurality of semiconductor devices may be combined on the circuit board.
  • a plurality of semiconductor devices may be embedded in the circuit board.
  • a plurality of semiconductor elements spaced apart from each other in the horizontal direction may be combined on the outside of the circuit board. Additionally, a plurality of semiconductor devices may be embedded in the first insulating layer 111 of the circuit board and spaced apart from each other in the horizontal direction.
  • the first insulating layer 111 may include a first receiving portion 110TH1 in which the third semiconductor device 220 is buried. Additionally, the third semiconductor device 220 may be buried in the first accommodating portion 110TH1. Additionally, the third semiconductor device 220 may be connected to the third electrode unit 150.
  • the third semiconductor device 220 may be an integrated passive device (IPD), but is not limited thereto.
  • the first insulating layer 111 may include a second receiving portion 110TH2 in which the fourth semiconductor device 230 is buried. Additionally, a fourth semiconductor device 230 may be buried in the second receiving portion 110TH2 of the first insulating layer 111. The fourth semiconductor device 230 may be connected to the fourth electrode portion 160.
  • the fourth semiconductor device 230 may be a multilayer ceramic capacitor (MLCC) or a Si-based capacitor, but is not limited thereto.
  • connecting member 200 the first electrode portion 130, the second electrode portion 140, the pad 210 of the connecting member 200, and the connecting electrode 143 according to the embodiment will be described in detail. It is explained as follows.
  • the first electrode unit 130 and the second electrode unit 140 may be divided into a plurality of groups.
  • each of the first electrode unit 130 and the second electrode unit 140 may be an electrode unit connected to a semiconductor device.
  • the semiconductor device may include first and second semiconductor devices 240 and 250.
  • each of the first electrode unit 130 and the second electrode unit 140 may mean an electrode connected to the first and second semiconductor devices.
  • first electrode unit 130 and the second electrode unit 140 may be distinguished from each other depending on their positions.
  • first electrode portion 130 may be an electrode portion that overlaps the connection member 200 in the vertical direction.
  • second electrode portion 140 may be an electrode portion that overlaps the first electrode portion 130 in the horizontal direction but does not overlap the connecting member 200 in the vertical direction.
  • Each of the first electrode unit 130 and the second electrode unit 140 may be divided into a plurality of groups.
  • the first electrode unit 130 may include a first group of first electrode units 130A and a second group of first electrode units 130B.
  • the first electrode portion 130A of the first group may refer to an electrode portion that overlaps the first semiconductor device 240 in the vertical direction.
  • the first electrode part 130A of the first group may mean an electrode part connected to the first semiconductor device 240.
  • the first electrode portion 130B of the second group may refer to an electrode portion that overlaps the second semiconductor element 250 in the vertical direction.
  • the first electrode part 120B of the second group may mean an electrode part connected to the second semiconductor device 250.
  • the second electrode unit 140 may include a first group of second electrode units 140A and a second group of second electrode units 140B.
  • the second electrode unit 140A of the first group may be disposed adjacent to the first electrode unit 130A of the first group.
  • the second electrode unit 140A of the first group may be disposed on one side of the first electrode unit 130A of the first group.
  • the second electrode portion 140A of the first group may overlap the first semiconductor device in a vertical direction.
  • the second electrode portion 140A of the first group may be connected to the first semiconductor device.
  • the second electrode portion 140B of the second group may be disposed adjacent to the first electrode portion 130B of the second group.
  • the second electrode unit 140B of the second group may be disposed on the other side of the first electrode unit 140B of the second group.
  • the second electrode portion 140B of the second group may overlap the second semiconductor device in a vertical direction.
  • the second electrode portion 140B of the second group may be connected to the first semiconductor device.
  • the first protruding electrode 135 includes a first protruding electrode of the first group disposed on the first electrode portion 130A of the first group, and a first protruding electrode of the first group disposed on the first electrode portion 130B of the second group. It may include a second group of first protruding electrodes disposed in .
  • the second protruding electrode 145 is disposed on the first group of second electrode portions 140A and the second group of second electrode portions 140B. It may include a second group of second protruding electrodes.
  • a conductive adhesive member 260 is provided on the first protruding electrode of the first group, the first protruding electrode of the second group, the second protruding electrode of the first group, and the second protruding electrode of the second group. can be placed.
  • the connecting member 200 may be an organic bridge.
  • the connecting member 200 may include an organic insulating layer.
  • the connecting member 200 may include a plurality of organic insulating layers.
  • the connecting member 200 may include a first insulating layer 201, a second insulating layer 202, and a third insulating layer 203.
  • the first insulating layer 201, the second insulating layer 202, and the third insulating layer 203 may include different insulating materials.
  • the embodiment is not limited to this.
  • the first insulating layer 201 may include an organic material.
  • the first insulating layer 201 may include a material different from the second insulating layer 202, but is not limited thereto.
  • the first insulating layer 201 may have properties that enable the formation of an electrode layer 206 of the connecting member 200 including a microelectrode pattern.
  • the first insulating layer 201 may include an insulating material that has excellent fairness and elasticity.
  • the first insulating layer 201 of the connecting member 200 may include polyimide (PI).
  • the connecting member of the prior art was an inorganic bridge, for example, a silicon bridge.
  • the silicon has a coefficient of thermal expansion that is significantly different from the coefficient of thermal expansion of the first insulating layer 111 of the circuit board, and accordingly, it may have the problem of easily generating cracks due to thermal stress.
  • organic bridges can have the advantage of lowering the overall price of the product because they can lower process costs or material costs compared to silicon bridges.
  • the first insulating layer 201 of the connection member 200 of the embodiment may include an organic material having a thermal expansion coefficient similar to that of the first insulating layer 111 of the circuit board.
  • the embodiment can minimize stress applied to the connecting member 200.
  • the embodiment can solve the problem of cracks occurring in the connecting member 200 or peeling off the connecting member 200 from the circuit board. Through this, the embodiment can improve the mechanical and electrical reliability of the semiconductor package.
  • the first insulating layer 201 of the connecting member 200 can be changed to polyimide, which is cheaper than silicon, thereby reducing the cost of the connecting member 200.
  • the connecting member 200 may be provided with via electrodes of small width.
  • the alignment state between the plurality of via electrodes provided in different layers depends on the operating characteristics of the connecting member 200, the operating characteristics of the semiconductor package, and the operating characteristics of electronic products or servers to which the semiconductor package is applied. It can have a big impact.
  • the polyimide may have transparent properties. Accordingly, the embodiment can improve the alignment of a plurality of via electrodes disposed on different layers. Through this, the operating characteristics of the connecting member 200, the operating characteristics of the semiconductor package, and the operating characteristics of electronic products or servers to which the semiconductor package is applied can be further improved.
  • the first insulating layer 201 may refer to an insulating layer disposed on the inner layer of the connecting member 200. Additionally, the overall characteristics of the connecting member 200 may be determined by the characteristics of the first insulating layer 201. At this time, the first insulating layer 201 may have a thermal expansion coefficient similar to that of the insulating layer of the circuit board and may have elasticity. As a result, the first insulating layer 201 of the connecting member 200 can flow together with the circuit board when the circuit board is thermally deformed. Through this, the embodiment can solve the problem of cracks in the connecting member 200 that may occur due to thermal deformation of the circuit board.
  • the first insulating layer 201 of the connecting member 200 includes polyimide (PI), so that the thickness of the connecting member 200 can be easily adjusted.
  • the embodiment can minimize the difference between the depth of the cavity C, which is an accommodating space for the connecting member 200 formed on the circuit board, and the thickness of the connecting member 200.
  • the embodiment can minimize the height difference between the first electrode portion 130 and the second electrode portion 140 and/or the height difference between the first protruding electrode 135 and the second protruding electrode 145. there is.
  • the embodiment can ensure that the semiconductor device is stably coupled to the first protruding electrode 135 and the second protruding electrode 145.
  • the connecting member 200 may include a second insulating layer 202 disposed on the first insulating layer 201.
  • the second insulating layer 202 may include an insulating material different from the first insulating layer 201, but is not limited thereto.
  • the second insulating layer 202 may include polyimide, which is the same insulating material as the first insulating layer 201.
  • the first insulating layer 201 may include the same insulating material as that of the second insulating layer 202 described below instead of the polyimide.
  • the second insulating layer 202 may include a photosensitive material.
  • the second insulating layer 202 may include a PID.
  • the second insulating layer 202 may be a PID in which a photosensitive material is formed into a resin layer and filler is dispersed within the resin layer.
  • the second insulating layer 202 may include the same insulating material as the first insulating layer 111 of the circuit board.
  • the second insulating layer 202 may include ABF, which is the same insulating material as the first insulating layer 111 of the circuit board.
  • the second insulating layer 202 may be disposed on both sides of the first insulating layer 201, respectively.
  • the connecting member 200 may include a third insulating layer 203 disposed on the second insulating layer 202.
  • the third insulating layer 203 may be a protective layer.
  • the third insulating layer 203 may be a solder resist layer.
  • the side surface of the connecting member 200 may have a step.
  • the first insulating layer 201, the second insulating layer 202, and the third insulating layer 203 of the connecting member 200 may have a step.
  • the horizontal width of the first insulating layer 201 of the connecting member 200 is the horizontal width of the second insulating layer 202 and the horizontal direction of the third insulating layer 203. It may be different from the width of .
  • the horizontal width of the first insulating layer 201 of the connecting member 200 is equal to the horizontal width of the second insulating layer 202 and the horizontal direction of the third insulating layer 203. It can be larger than the width of .
  • the elasticity and/or rigidity of the first insulating layer 201 can be the highest compared to the second insulating layer 202 and the third insulating layer 203. Therefore, in the embodiment, the width of the first insulating layer 201 of the connecting member 200 is the largest, so that the impact applied to the connecting member 200 can be absorbed by the first insulating layer 201. and thereby prevent it from being transmitted to the second insulating layer 202 and/or the third insulating layer 203.
  • the horizontal width of the second insulating layer 202 of the connecting member 200 may be different from the horizontal width of the third insulating layer 203.
  • the horizontal width of the second insulating layer 202 may be larger than the horizontal width of the third insulating layer 203.
  • the third insulating layer 203 may be a solder resist, and therefore cracks may easily occur from external impact.
  • the manufacturing process of the connecting member 200 may include a sawing process.
  • the sawing process may be a process of individually separating a plurality of connecting members.
  • the width of the third insulating layer 203 is smaller than the width of the first insulating layer 201 and the second insulating layer 202, so that the third insulating layer 203 is protected from the impact. to protect.
  • the horizontal distance W1 from the side end of the first insulating layer 201 of the connecting member 200 to the side end of the third insulating layer 203 may satisfy the range of 50 ⁇ m to 70 ⁇ m. If the horizontal distance W1 from the side end of the first insulating layer 201 of the connecting member 200 to the side end of the third insulating layer 203 is less than 50 ⁇ m, the third insulating layer in the sawing process An impact may be applied to 203, which may cause cracks to occur in the third insulating layer 203.
  • the connecting member 200 when the horizontal distance W1 from the side end of the first insulating layer 201 of the connecting member 200 to the side end of the third insulating layer 203 exceeds 70 ⁇ m, the connecting member 200 The included circuit layer may not be stably protected, or the area in which the circuit layer is not disposed in the connection member 200 may increase, and thus the circuit integration may decrease.
  • the side surfaces of the first insulating layer 201, the second insulating layer 202, and the third insulating layer 203 of the connecting member 200 may have a step difference from each other. Through this, the step on the side of the connecting member 200 can contact the insulating layer of the circuit board, and the contact area through this can be increased.
  • the third insulating layer 203 of the connecting member 200 may be attached to the insulating member 180.
  • the insulating member 180 may be different from the width of the connecting member 200 in the horizontal direction.
  • the width of the insulating member 180 may be larger than the width of the insulating member 180 of the connecting member 200.
  • the connecting member 200 may be provided with a circuit pattern.
  • the circuit pattern 206 may include a connection pattern 204 and a through pattern 205.
  • the connection circuit 204 and the via circuit 205 may correspond to the connection electrode and the through electrode of the circuit board, respectively.
  • connection pattern 204 and the through pattern 205 of the circuit pattern 206 may have a different size from the connection electrode and the through electrode of the circuit board.
  • connection pattern 204 and the penetration pattern 205 of the circuit pattern 206 of the connection member 200 may be finer than the connection electrode and the penetration electrode of the circuit board.
  • connection pattern 204 and the through pattern 205 of the circuit pattern 206 may each include a plurality of metal layers.
  • the plurality of metal layers may include a first metal layer and a second metal layer.
  • the first metal layer may be a metal layer formed through sputtering.
  • the first metal layer may be a seed layer.
  • the first metal layer may have a one-layer structure, or alternatively, it may have a two-layer structure.
  • the first metal layer may include only a first layer containing at least one of nickel (Ni) and chromium (Cr). Additionally, when the first metal layer has a two-layer structure, the first metal layer may further include a second layer containing copper (Cu) on the first layer.
  • the first metal layer will be described as including a first layer and a second layer. However, the embodiment is not limited to this.
  • the first layer of the first metal layer includes at least one of nickel (Ni) and chromium (Cr) formed through a sputtering process. Additionally, the second layer of the first metal layer may be formed by sputtering a metal containing copper (Cu) on the first layer of the first metal layer.
  • the first layer of the first metal layer may have a thickness of 0.01 ⁇ m to 0.15 ⁇ m.
  • the first layer of the first metal layer may have a thickness of 0.03 ⁇ m to 0.14 ⁇ m.
  • the first layer of the first metal layer may have a thickness of 0.05 ⁇ m to 0.12 ⁇ m. If the first layer of the first metal layer is smaller than 0.01 ⁇ m, the first metal layer may not function as a seed layer. Additionally, if the first layer of the first metal layer is smaller than 0.01 ⁇ m, adhesion between the first metal layer and the second metal layer may not be secured.
  • the line width and spacing of the connection pattern 204 of the connection member 200 may increase. For example, if the thickness of the first layer of the first metal layer is greater than 0.15 ⁇ m, it may be difficult to ultra-fine the connection pattern 204 of the connection member 200.
  • the second layer of the first metal layer may have a thickness of 0.1 ⁇ m to 0.35 ⁇ m.
  • the second layer of the first metal layer may have a thickness of 0.12 ⁇ m to 0.34 ⁇ m.
  • the second layer of the first metal layer may have a thickness of 0.15 ⁇ m to 0.33 ⁇ m.
  • the total thickness including the first and second layers of the first metal layer may be 0.5 ⁇ m or less.
  • the total thickness including the first and second layers of the first metal layer may be 0.4 ⁇ m or less. More preferably, the total thickness including the first and second layers of the first metal layer may be 0.3 ⁇ m or less. If the total thickness including the first and second layers of the first metal layer exceeds 0.5 ⁇ m, it may be difficult to miniaturize the connecting member 200.
  • the process of forming the connection pattern 204 of the connection member 200 includes a seed layer removal process of removing the first metal layer. At this time, as the thickness of the first metal layer increases, the amount of etching in the seed layer process increases, and accordingly, it may be difficult to refine the connection pattern 204 of the connection member 200.
  • the first metal layer in the embodiment is formed through a sputtering process, and the connection pattern 204 may be miniaturized.
  • the second metal layer may be an electrolytic plating layer formed by electrolytic plating the first metal layer as a seed layer.
  • the second metal layer may have a thickness ranging from 2 ⁇ m to 12 ⁇ m.
  • the second metal layer may have a thickness ranging from 3 ⁇ m to 11 ⁇ m.
  • the second metal layer may have a thickness ranging from 4 ⁇ m to 10 ⁇ m.
  • the second metal layer is less than 2 ⁇ m, the second metal layer is also etched during the seed layer etching process, making it difficult to properly implement the connection pattern 204. If the thickness of the second metal layer is greater than 12 ⁇ m, it may be difficult to miniaturize the connection pattern 204 of the connection member 200.
  • the thickness of the connection pattern 204 of the connection member 200 as described above may range from 3 ⁇ m to 13 ⁇ m.
  • the thickness of the connection pattern 204 of the connection member 200 having the layer structure described above may range from 4 ⁇ m to 12 ⁇ m.
  • the thickness of the connection pattern 204 of the connection member 200 may range from 5 ⁇ m to 11 ⁇ m. If the thickness of the connection pattern 204 of the connection member 200 is less than 5 ⁇ m, the resistance of the connection pattern 204 increases, and the electrical signal characteristics for communication with the first and second semiconductor devices may deteriorate. You can. If the thickness of the connection pattern 204 of the connection member 200 exceeds 11 ⁇ m, it may be difficult to implement the fine pattern required for the connection member 200.
  • connection pattern 204 may be an ultra-fine pattern.
  • the connection pattern 204 may have a line width of 5 ⁇ m or less.
  • the connection pattern 204 may have a line width of 3 ⁇ m or less.
  • the connection pattern 204 may have a line width of 2 ⁇ m or less.
  • the connection patterns 204 may have a gap of 5 ⁇ m or less.
  • the spacing may refer to the spacing between traces of the connection pattern 204 arranged on the same layer.
  • the connection pattern 204 may have a gap of 3 ⁇ m or less.
  • the connection pattern 204 may have an interval of 2 ⁇ m or less.
  • connection pattern 204 may have a line width of 1 ⁇ m to 5 ⁇ m.
  • the connection pattern 204 may have a line width ranging from 1.2 ⁇ m to 3 ⁇ m.
  • the connection pattern 204 may have a line width ranging from 1.5 ⁇ m to 2 ⁇ m. If the line width of the connection pattern 204 is less than 1 ⁇ m, the resistance of the connection pattern 204 increases, which may make normal communication with the processor chip difficult. If the line width of the connection pattern 204 is greater than 5 ⁇ m, it may be difficult to implement the connection member 200 for connecting a plurality of processor chips within a limited space. For example, if the line width of the connection pattern 204 is greater than 6 ⁇ m, it may be difficult to place all circuit patterns within a limited space.
  • the first insulating layer 111 of the circuit board may include a first region 112R1, a second region 112R2, and a third region 112R3 in the thickness direction.
  • the fifth electrode unit 170 may be disposed on the first region 112R1 of the first insulating layer 111.
  • the second region 112R2 of the first insulating layer 111 may refer to a region that horizontally overlaps the connection member 200.
  • the second region 112R2 of the first insulating layer 111 may include a cavity C.
  • the third region 112R3 of the first insulating layer 111 may mean a region that horizontally overlaps the first electrode portion 130 and the second electrode portion 140.
  • the first electrode portion 130 may be disposed on the pad 210 of the connection member 200.
  • the second electrode portion 140 may be disposed on the connection electrode 143 spaced apart in direction from the pad 210 of the connection member 200.
  • the second region 112R2 and the third region 112R3 of the first insulating layer 111 may include different materials. In this case, the interface between the cavity C of the second region 112R2 and the third region 112R3 may be distinguished.
  • the second region 112R2 and the third region 112R3 of the first insulating layer 111 may include the same material. In this case, the interface between the cavity C of the second region 112R2 and the third region 112R3 may not be distinguished.
  • the pad 210 of the connecting member 200 may be manufactured together with the connecting member 200 when manufacturing the connecting member 200. Additionally, the connection electrode 143 may be manufactured through a separate process from the pad 210 of the connection member 200. Accordingly, the pad 210 and the connection electrode 143 of the connection member 200 may have different thicknesses in the vertical direction.
  • the thickness of the cavity C may be different from the thickness of the connecting member 200.
  • the upper surface of the second region 112R2 of the first insulating layer 111 and the connecting member 200 may have a height difference H1.
  • the thickness of the cavity C may be smaller than the thickness of the connecting member 200.
  • the upper surface of the second region 112R2 of the first insulating layer 111 may be positioned lower than the upper surface of the connecting member 200 by the height difference H1.
  • the upper surface of the first insulating layer 111 may have a step.
  • the top surface of the first insulating layer 111 may include a first top surface 110T1 that vertically overlaps the connection member 200. Additionally, the top surface of the first insulating layer 111 may include a second top surface 110T2 that does not vertically overlap the connection member 200. Additionally, the first upper surface 110T1 and the second upper surface 110T2 of the first insulating layer 111 may have a step. For example, the first upper surface 110T1 of the first insulating layer 111 may be positioned higher than the second upper surface 110T2. For example, the first insulating layer 111 may include a convex portion corresponding to the first upper surface 110T1.
  • a first electrode unit 130 and a second electrode unit 140 may be disposed on the first insulating layer 111. Additionally, the upper surface 130T of the first electrode unit 130 and the upper surface 140T of the second electrode unit 140 may have different heights. For example, the upper surface 130T of the first electrode unit 130 and the upper surface 140T of the second electrode unit 140 may have a step H2. For example, the upper surface 130T of the first electrode unit 130 may be positioned higher than the upper surface 140T of the second electrode unit 140 by the level difference H2.
  • the top surface of the second insulating layer 112 of the circuit board may also have a step.
  • the top surface of the second insulating layer 112 may include a first top surface 112T1 that vertically overlaps the connection member 200.
  • the upper surface of the second insulating layer 112 may include a second upper surface 112T2 that does not vertically overlap the connecting member 200.
  • the first upper surface 112T1 and the second upper surface 112T2 of the second insulating layer 111 may have a step.
  • the first upper surface 112T1 of the second insulating layer 112 may be positioned higher than the second upper surface 112T2.
  • the second insulating layer 112 may include a convex portion corresponding to the first upper surface 112T1.
  • the upper surfaces of the first and second protruding electrodes 135 and 145 may have different heights.
  • the upper surface 135T of the first protruding electrode 135 and the upper surface 145T of the second protruding electrode 145 may have a step.
  • the top surface 135T of the first protruding electrode 135 may be positioned higher than the top surface 145T of the second protruding electrode 145.
  • the placement positions of the first semiconductor device and the second semiconductor device can be recognized, and through this, the device can be positioned at a more accurate position.
  • Mounting of the first and second semiconductor devices may be possible.
  • the protruding electrode on which the conductive connection member that requires more volume is to be placed is positioned lower than the other protruding electrodes. This may be possible through adjustment of the difference in thickness between the cavity (C) and the connecting member 200.
  • the embodiment can enable the semiconductor device to be more stably coupled to the circuit board. Accordingly, the embodiment can enable the semiconductor device to operate smoothly and further improve the operating characteristics of electronic products and/or servers to which the semiconductor package is applied.
  • a plurality of interfaces may exist between the first insulating layer 111 of the circuit board and the connecting member 200.
  • the interface may include a first interface IS1 between the first insulating layer 111 of the circuit board and the first insulating layer 201 of the connecting member 200.
  • the interface may include a second interface IS2 between the first insulating layer 111 of the circuit board and the second insulating layer 202 of the connecting member 200.
  • the interface may include a third interface IS3 between the first insulating layer 111 of the circuit board and the third insulating layer 201 of the connecting member 200.
  • the first to third interfaces IS1, IS2, and IS3 may not be aligned in the vertical direction and may have a step difference.
  • the second insulating layer 202 of the connecting member 200 may include the same insulating material as the first insulating layer 111 of the circuit board. In this case, it may be difficult to distinguish the second interface IS2.
  • the filler 202F included in the second insulating layer 202 of the connecting member 200 may have characteristics different from the filler 111F included in the first insulating layer 111 of the circuit board.
  • the electrode portions disposed on the first insulating layer 111 may not require a fine pattern compared to the electrode portions disposed on the connection member 200. Accordingly, the filler 111F included in the first insulating layer 111 may have a relatively large diameter to ensure the rigidity of the circuit board. For example, the filler 111F included in the first insulating layer 111 may have a diameter ranging from 1 ⁇ m to 5 ⁇ m.
  • the second insulating layer 202 of the connecting member 200 must enable the formation of a fine electrode portion through a sputtering process. Accordingly, the filler 202F included in the second insulating layer 202 of the connecting member 200 may have a relatively small diameter.
  • the filler 202F included in the second insulating layer 202 of the connecting member 200 may have a diameter ranging from 0.2 ⁇ m to 0.9 ⁇ m. Therefore, in the embodiment, even if the second insulating layer 202 of the connecting member 200 includes the same insulating material as the first insulating layer 111 of the circuit board, the interface between them can be distinguished through the diameter of the filler. You can.
  • each of the first protruding electrode 135 and the second protruding electrode 145 may include a plurality of metal layers.
  • the first protruding electrode 135 may include a first metal layer 135-1 disposed on the first electrode portion 130. Additionally, the first protruding electrode 135 may include a second metal layer 135-2 disposed on the first metal layer 135-1. At this time, the first metal layer 135-1 and the second metal layer 135-2 may include different metal materials.
  • the first metal layer 135-1 may include nickel.
  • the second metal layer 135-2 may include copper.
  • the first metal layer 135-1 may improve the bonding force between the second metal layer 135-2 and the first electrode portion 130.
  • the first metal layer 135-1 functions to prevent oxidation of the first electrode portion 130 and improve the bonding force between the second metal layer 135-2 and the first electrode portion 130. can do.
  • the first metal layer 135-1 causes the first protruding electrode 135 to peel off from the first electrode portion 130 as the second insulating layer 112 contracts and expands due to thermal stress. thing can be solved.
  • the first metal layer 135-1 includes nickel
  • adhesion between the first electrode portion 130 and the second metal layer 135-2 can be improved.
  • electrical connection is later made with the first electrode portion 130 through a material such as solder
  • the solder diffuses into the first electrode portion 130 to form an inter-metallic compound. This can be done, and the intermetallic joint has a problem of poor mechanical and electrical reliability.
  • the second metal layer 135-2 is made of copper, the problem of forming an intermetallic joint may become worse.
  • nickel it is necessary to prevent the formation of an intermetallic joint by preventing diffusion of solder. This can improve the electrical and mechanical reliability of the semiconductor package.
  • the first electrode unit 130 may include a crevice 130C.
  • the upper surface of the first electrode unit 130 may include a crevice 130C that vertically overlaps the first protruding electrode 135 and is concave toward the lower surface of the first electrode unit 130.
  • the crevice 130C may be filled with the first metal layer 135-1 of the first protruding electrode 135. Through this, the contact area between the first electrode portion 130 and the first protruding electrode 135 can be increased, and thus the bonding force can be further improved.
  • the upper second protruding electrode 145 may also include a first metal layer 145-1 and a second metal layer 145-2.
  • the first metal layer 145-1 of the second protruding electrode 145 may be disposed on the second electrode portion 140.
  • the second metal layer 145-2 of the second protruding electrode 145 may be disposed on the first metal layer 145-1.
  • a crevice 140C may be provided on the upper surface of the second electrode portion 140, and the first metal layer 145-1 of the second protruding electrode 145 may be provided with a crevice (140C) of the second electrode portion 140. It can be provided by filling 140C).
  • the thickness of the cavity C may be different from the thickness of the connecting member 200.
  • the upper surface of the second region 112R2 of the first insulating layer 111 and the connecting member 200 may have a height difference H1.
  • the thickness of the cavity C may be greater than the thickness of the connecting member 200.
  • the upper surface of the second region 112R2 of the first insulating layer 111 may be positioned higher than the upper surface of the connecting member 200 by the height difference H1.
  • the upper surface of the first insulating layer 111 may have a step.
  • the top surface of the first insulating layer 111 may include a first top surface 110T1 that vertically overlaps the connection member 200. Additionally, the top surface of the first insulating layer 111 may include a second top surface 110T2 that does not vertically overlap the connection member 200. Additionally, the first upper surface 110T1 and the second upper surface 110T2 of the first insulating layer 111 may have a step. For example, the first upper surface 110T1 of the first insulating layer 111 may be located lower than the second upper surface 110T2. For example, the first insulating layer 111 may include a concave portion corresponding to the first upper surface 110T1.
  • a first electrode unit 130 and a second electrode unit 140 may be disposed on the first insulating layer 111. Additionally, the upper surface 130T of the first electrode unit 130 and the upper surface 140T of the second electrode unit 140 may have different heights. For example, the upper surface 130T of the first electrode unit 130 and the upper surface 140T of the second electrode unit 140 may have a step H2. For example, the upper surface 130T of the first electrode unit 130 may be located lower than the upper surface 140T of the second electrode unit 140 by the level difference H2.
  • the top surface of the second insulating layer 112 of the circuit board may also have a step.
  • the top surface of the second insulating layer 112 may include a first top surface 112T1 that vertically overlaps the connection member 200.
  • the upper surface of the second insulating layer 112 may include a second upper surface 112T2 that does not vertically overlap the connecting member 200.
  • the first upper surface 112T1 and the second upper surface 112T2 of the second insulating layer 111 may have a step.
  • the first upper surface 112T1 of the second insulating layer 112 may be located lower than the second upper surface 112T2.
  • the second insulating layer 112 may include a concave portion corresponding to the first upper surface 112T1.
  • the upper surfaces of the first and second protruding electrodes 135 and 145 may have different heights.
  • the upper surface 135T of the first protruding electrode 135 and the upper surface 145T of the second protruding electrode 145 may have a step.
  • the top surface 135T of the first protruding electrode 135 may be located lower than the top surface 145T of the second protruding electrode 145.
  • the thickness of the cavity C may be the same as the thickness of the connecting member 200.
  • the upper surface of the second region 112R2 of the first insulating layer 111 and the connecting member 200 may be positioned on the same plane.
  • the top surface of the first insulating layer 111 may be entirely flat.
  • a first electrode unit 130 and a second electrode unit 140 may be disposed on the first insulating layer 111. Additionally, the top surface 130T of the first electrode unit 130 and the top surface 140T of the second electrode unit 140 may also have the same height. For example, the upper surface 130T of the first electrode unit 130 and the upper surface 140T of the second electrode unit 140 may be located on the same plane.
  • the top surface of the second insulating layer 112 of the circuit board may also be entirely flat.
  • the upper surfaces of the first and second protruding electrodes 135 and 145 may have the same height.
  • a circuit board having the characteristics of the above-described invention when used in IT devices such as smartphones, server computers, TVs, or home appliances, functions such as signal transmission or power supply can be stably performed.
  • a circuit board having the characteristics of the present invention when a circuit board having the characteristics of the present invention performs a semiconductor package function, it can safely protect the semiconductor chip from external moisture or contaminants, and can prevent problems with leakage current or electrical short circuits between terminals. It can solve the problem of electrical opening of the terminal supplying the semiconductor chip. Additionally, if it is responsible for the function of signal transmission, the noise problem can be solved. Through this, the circuit board having the characteristics of the above-described invention can maintain the stable function of IT devices or home appliances, so that the entire product and the circuit board to which the present invention is applied can achieve functional unity or technical interoperability with each other. .
  • a circuit board having the characteristics of the above-described invention is used in a transportation device such as a vehicle, it is possible to solve the problem of distortion of signals transmitted to the transportation device, or to safely protect the semiconductor chip that controls the transportation device from the outside,
  • the stability of the transportation device can be further improved by solving the problem of leakage current, electrical short-circuiting between terminals, or electrical opening of the terminal supplying the semiconductor chip. Accordingly, the transportation device and the circuit board to which the present invention is applied can achieve functional unity or technical interoperability with each other.

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Abstract

실시 예에 따른 회로 기판은 빌드업 절연층; 상기 빌드업 절연층 내에 매립된 연결 부재; 및 상기 연결 부재의 일면에 배치된 절연 부재를 포함하고, 상기 연결 부재는, 제1 절연층; 및 상기 제1 절연층 상에 배치된 제2 절연층을 포함하고, 상기 제1 절연층, 상기 제2 절연층 및 상기 절연 부재는 서로 다른 절연 물질을 포함하고, 상기 제1 절연층의 측면, 상기 제2 절연층의 측면 및 상기 절연 부재의 측면은 단차를 갖는다.

Description

회로 기판 및 이를 포함하는 반도체 패키지
실시 예는 회로 기판에 관한 것으로, 특히 연결 부재와의 결합력이 개선된 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
전기/전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 반도체 패키지 회로 기판에 더 많은 수의 반도체 소자를 배치하기 위한 기술들이 제안 및 연구되고 있다. 다만, 일반적인 반도체 패키지는 하나의 반도체 소자가 탑재되는 것을 기본으로 하기 때문에 원하는 성능을 얻는데 한계가 있다.
이에 따라, 최근에는 복수의 회로 기판을 이용하여 다수의 반도체 소자를 배치한 반도체 패키지가 제공되고 있다. 이러한 반도체 패키지는 복수의 반도체 소자가 회로 기판상에서 상호 수평 방향 및/또는 수직 방향으로 연결되는 구조를 가진다. 이에 따라, 상기 반도체 패키지는 반도체 소자의 실장 면적을 효율적으로 사용하고, 반도체 소자 사이의 짧은 신호 전송 패스를 통해 고속 신호의 전송 가능한 장점이 있다.
이러한 장점으로 인해, 상기와 같은 반도체 패키지는 모바일 기기 등에 많이 적용되고 있다.
또한, 사물 인터넷(IoT:Internet of Things)을 제공하는 제품, 자율 주행차 및 고성능 서버 등에 적용되는 반도체 패키지는 고집적화 추세에 따라 반도체 소자의 개수 및/또는 각각의 반도체 소자의 사이즈가 커지거나, 반도체 소자의 기능적인 부분이 분할되면서 반도체 칩렛(Chiplet)으로 그 개념이 확장되고 있다.
이에 따라, 반도체 소자 및/또는 반도체 칩렛(Chiplet) 간 상호 통신이 중요해지고 있고, 이에 따라, 반도체 패키지의 회로 기판과 반도체 소자 사이에 인터포저를 배치하는 추세이다.
인터포저는 반도체 소자 및/또는 반도체 칩렛(Chiplet) 간 상호 통신을 원활히 하거나, 또는 반도체 소자와 반도체 패키지 회로 기판을 상호 연결하기 위해 반도체 소자에서 반도체 패키지로 향할수록 회로 패턴의 폭이나 너비를 점진적으로 증가시키는 재배선층의 기능을 함으로써, 반도체 소자의 회로 패턴에 비해 상대적으로 큰 회로 패턴을 갖는 반도체 패키지 회로 기판과 반도체 소자 사이의 전기적 신호를 원활히 할 수 있는 기능을 할 수 있다.
한편, 반도체 패키지에 적용되는 패키지 회로 기판 및/또는 인터포저에는 반도체 소자 및/또는 반도체 칩렛(Chiplet)과 연결되는 연결 부재가 구비된다. 상기 연결 부재는 복수의 반도체 소자 및/또는 반도체 칩렛(Chiplet) 사이를 수평적으로 연결하는 기능을 한다. 이에 따라, 상기 패키지 회로 기판 및/또는 인터포저에는 상기 연결 부재가 매립될 수 있다.
이때, 상기 연결 부재는 무기물 브리지일 수 있다. 예를 들어, 종래 기술의 반도체 패키지에 적용되는 무기물 브리지는 실리콘 브리지일 수 있다. 이에 따라, 종래 기술에 따른 반도체 패키지는 상기 실리콘 브리지의 연결 부재의 사이즈를 줄이는데 한계가 있고, 이를 통해 반도체 패키지의 전체 사이즈를 줄이는데 한계가 있다.
또한, 실리콘 브리지는 기계적 신뢰성에 취약한 문제가 있다. 즉, 상기 패키지 회로 기판 및/또는 인터포저에 포함되는 빌드업 절연층은 상기 실리콘 브리지의 연결 부재와 다른 절연 물질을 포함한다. 이를 통해, 종래 기술의 빌드업 절연층과 상기 연결 부재 간의 열특성 차이로 인해 상기 연결 부재에 스트레스가 집중될 수 있다. 그리고 상기 집중된 스트레스에 의해 상기 연결 부재에 크랙이 발생하는 문제가 있다.
실시 예는 연결 부재가 매립된 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 연결 부재와 빌드업 절연층 사이의 밀착력을 향상시킬 수 있는 반도체 패키지를 제공한다.
또한, 실시 예는 수평방향으로의 단차 부분을 포함하는 연결 부재가 매립된 반도체 패키지를 제공한다.
또한, 실시 예는 빌드업 절연층에 수직 방향으로의 단차 부분이 구비된 반도체 패키지를 제공한다.
또한, 실시 예는 전극부에 수직 방향으로의 단차 부분이 구비된 반도체 패키지를 제공한다.
또한, 실시 예는 복수의 반도체 소자의 실장 위치의 인식이 가능한 반도체 패키지를 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 빌드업 절연층; 상기 빌드업 절연층 내에 매립된 연결 부재; 및 상기 연결 부재의 일면에 배치된 절연 부재를 포함하고, 상기 연결 부재는, 제1 절연층; 및 상기 제1 절연층 상에 배치된 제2 절연층을 포함하고, 상기 제1 절연층, 상기 제2 절연층 및 상기 절연 부재는 서로 다른 절연 물질을 포함하고, 상기 제1 절연층의 측면, 상기 제2 절연층의 측면 및 상기 절연 부재의 측면은 단차를 갖는다.
또한, 상기 연결 부재는 상기 제2 절연층 상에 배치된 제3 절연층을 더 포함하고, 상기 제3 절연층은 상기 제1 및 제2 절연층 중 적어도 하나와 다른 절연 물질을 포함하며, 상기 제3 절연층의 측면은 상기 제1 절연층의 측면, 상기 제2 절연층의 측면, 및 상기 절연 부재의 측면과 단차를 갖는다.
또한, 상기 연결 부재의 상기 제1 절연층의 수평 방향의 폭은 상기 제2 절연층의 수평 방향의 폭보다 크다.
또한, 상기 절연 부재의 수평 방향의 폭은, 상기 제1 절연층 및 상기 제2 절연층의 각각의 수평 방향의 폭보다 크다.
또한, 상기 연결 부재의 상기 제1 절연층은 폴리이미드를 포함한다.
또한, 상기 연결 부재의 상기 제2 절연층은, 필러를 포함하는 레진층을 포함한다.
또한, 상기 빌드업 절연층은 상기 연결 부재의 상기 제2 절연층과 다른 절연 물질을 포함한다.
또한, 상기 빌드업 절연층은 상기 연결 부재의 상기 제2 절연층과 동일한 절연 물질을 포함하고, 상기 빌드업 절연층에 구비된 필러의 직경은, 상기 연결 부재의 상기 제2 절연층에 구비된 필러의 직경과 다르다.
또한, 상기 빌드업 절연층에 구비된 필러의 직경은, 상기 연결 부재의 상기 제2 절연층에 구비된 필러의 직경보다 크다.
또한, 상기 연결 부재의 최외측단부로부터 최내측단부까지의 수평 거리는 50㎛ 내재 70㎛의 범위를 만족한다.
또한, 상기 빌드업 절연층은 수직 방향으로 단차를 가지는 부분을 포함한다.
또한, 상기 빌드업 절연층의 상면은, 상기 연결 부재와 수직으로 중첩된 제1 상면과, 상기 연결 부재와 수직으로 중첩되지 않는 제2 상면을 포함하고, 상기 제1 상면의 높이는 상기 제2 상면의 높이와 다르다.
또한, 상기 빌드업 절연층의 상면에서 일부 영역까지 관통하는 전극부를 포함하고, 상기 전극부는, 상기 연결 부재와 수직으로 중첩된 제1 전극부; 및 상기 연결 부재와 수직으로 중첩되지 않는 제2 전극부를 포함하며, 상기 제1 전극부의 상면은 상기 제2 전극부의 상면과 단차를 가진다.
또한, 상기 빌드업 절연층은 제1층; 및 상기 제1층 상의 제2층을 포함하고, 상기 제1 전극부 및 제2 전극부는 상기 제1층의 상면에서 일부 영역까지 관통하며, 상기 제1 전극부 상에 배치된 제1 돌출 전극; 및 상기 제2 전극부 상에 배치된 제2 돌출 전극을 포함한다.
또한, 상기 복수의 제1 돌출 전극은 제1군의 제1 돌출 전극 및 제2군의 제1 돌출 전극을 포함하고, 상기 복수의 제2 돌출 전극은 제1군의 제2 돌출 전극 및 제2군의 제2 돌출 전극을 포함하며, 상기 제1군의 제1 돌출 전극 및 상기 제1군의 제2 돌출 전극 상에 배치된 제1 반도체 소자; 및 상기 제2군의 제2 돌출 전극 및 상기 제2군의 제2 돌출 전극 상에 배치된 제2 반도체 소자를 더 포함한다.
또한, 상기 반도체 패키지는 상기 빌드업 절연층 내에 매립된 적어도 하나의 제3 반도체 소자를 더 포함하고, 상기 제3 반도체 소자는 상기 연결 부재와 수직으로 중첩되지 않는다.
또한, 상기 제1 및 제2 돌출 전극 각각은, 제1 금속층; 및 상기 제1 금속층 상에 배치되고, 상기 제1 금속층과는 다른 금속 물질을 포함하는 제2 금속층을 포함하고, 상기 제1 금속층은 상기 빌드업 절연층의 하면을 향하여 볼록한 부분을 포함한다.
실시 예의 반도체 패키지는 빌드업 절연층 및 상기 빌드업 절연층 내에 매립된 연결 부재를 포함할 수 있다. 그리고, 상기 연결 부재의 측면은 단차를 가질 수 있다. 예를 들어, 상기 연결 부재는 서로 다른 절연 물질을 포함하는 복수의 절연층을 포함할 수 있다. 그리고, 상기 복수의 절연층의 측면은 단차를 가질 수 있다. 그리고, 상기 연결 부재의 상기 단차를 가지는 측면은 상기 빌드업 절연층과 접촉할 수 있다. 이를 통해, 상기 빌드업 절연층과 상기 연결 부재 사이의 접촉 면적을 향상시킬 수 있다. 이를 통해, 상기 연결 부재가 상기 제1 절연층으로부터 박리되는 문제를 해결할 수 있다.
한편, 상기 연결 부재는 상기 빌드업 절연층과 유사한 열팽창 계수를 가진 유기물을 포함할 수 있다. 이를 통해, 실시 예는 상기 연결 부재에 가해지는 스트레스를 최소화할 수 있다. 나아가, 실시 예는 상기 연결 부재에 크랙이 발생하거나, 상기 연결 부재가 상기 회로 기판으로부터 박리되는 문제를 해결할 수 있다. 이를 통해, 실시 예는 반도체 패키지의 기계적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.
또한, 실시 예는 상기 연결 부재의 제1 절연층으로 실리콘 대비 저렴한 폴리이미드로 변경하여, 상기 연결 부재의 원가를 절감할 수 있다.
또한, 상기 연결 부재에는 작은 폭의 비아 전극들이 구비될 수 있다. 그리고, 서로 다른 층에 구비된 복수의 비아 전극들 사이의 정렬 상태는 상기 연결 부재의 동작 특성, 반도체 패키지의 동작 특성, 및 상기 반도체 패키지가 적용되는 전자 제품이나 서버 등의 동작 특성에 큰 영향을 줄 수 있다. 이때, 상기 폴리미이드는 투명한 특성을 가질 수 있다. 이에 따라, 실시 예는 서로 다른 층에 배치된 복수의 비아 전극들의 정렬 상태를 향상시킬 수 있다. 이를 통해, 상기 연결 부재의 동작 특성, 반도체 패키지의 동작 특성, 및 상기 반도체 패키지가 적용되는 전자 제품이나 서버 등의 동작 특성을 더욱 향상시킬 수 있다.
또한, 상기 연결 부재의 제1 절연층이 상기 빌드업 절연층과 유사한 열팽창계수를 가지는 것에 의해, 상기 회로 기판의 열 변형 시에, 상기 회로 기판과 함께 상기 연결 부재의 유동이 가능하도록 할 수 있다. 이를 통해, 실시 예는 상기 회로 기판의 열 변형에 따라 발생할 수 있는 상기 연결 부재의 크랙 문제를 해결할 수 있다.
한편, 상기 연결 부재는 솔더 레지스트의 제3 절연층을 포함할 수 있다. 또한, 상기 제3 절연층은 연결 부재의 소잉 공정에서 쉽게 깨질 수 있다. 따라서, 실시 예는 상기 제3 절연층의 폭이 다른 절연층의 폭보다 작도록 하여, 상기 충격으로부터 상기 제3 절연층을 안전하게 보호할 수 있다. 이를 통해, 실시 예는 제품 신뢰성을 더욱 향상시킬 수 있다.
한편, 실시 예의 빌드업 절연층의 상면은 단차를 가질 수 있고, 나아가 제1 돌출 전극 및 제2 돌출 전극의 상면도 단차를 가질 수 있다. 그리고, 상기 제1 돌출 전극 및 제2 돌출 전극이 단차를 가지는 것에 의해 제1 반도체 소자와 제2 반도체 소자의 배치 위치를 인식할 수 있고, 이를 통해 보다 정확한 위치에 상기 제1 및 제2 반도체 소자의 실장이 가능할 수 있다. 나아가, 실시 예는 상기 제1 돌출 전극과 제2 돌출 전극 상에 각각 배치되는 솔더와 같은 도전성 접속 부재의 볼륨을 서로 다르게 조절하는 것이 가능하다. 따라서, 실시 예는 보다 많은 볼륨이 필요한 도전성 접속 부재가 배치될 돌출 전극이 다른 돌출 전극보다 낮게 위치하도록 할 수 있다. 이는 상기 캐비티 및 연결 부재의 두께의 차이의 조절을 통해 가능할 수 있다. 이를 통해, 실시 예는 회로 기판 상에 상기 반도체 소자가 더욱 안정적으로 결합되도록 할 수 있다. 따라서, 실시 예는 상기 반도체 소자가 원활히 동작되도록 할 수 있고, 나아가 상기 반도체 패키지가 적용되는 전자 제품 및/또는 서버 등의 동작 특성을 향상시킬 수 있다.
또한, 상기 제1 돌출 전극 및 제2 돌출 전극 각각은 제1 금속층 및 제2 금속층을 포함할 수 있다. 상기 제1 금속층은 니켈을 포함할 수 있다. 그리고, 상기 제2 금속층은 구리를 포함할 수 있다. 상기 제1 금속층은 상기 제2 금속층과 상기 전극부 사이의 결합력을 향상시킬 수 있다. 예를 들어, 상기 전극부 상에 상기 제2 금속층을 바로 배치하는 경우, 상기 전극부의 산화가 발생할 수 있고, 이로 인해 상기 전극부와 상기 돌출 전극 사이의 결합력이 저하될 수 있다. 따라서, 상기 제1 금속층은 상기 제1 전극부의 산화를 방지하면서 상기 제2 금속층과 상기 제1 전극부 사이의 결합력을 향상시키는 기능을 할 수 있다. 또한, 상기 제1 금속층은 열적 스트레스에 의한 상기 제2 절연층의 수축 및 팽창에 따라 상기 돌출 전극이 상기 전극부로부터 박리되는 것을 해결할 수 있다.
구체적으로, 상기 제1 금속층이 니켈을 포함하는 경우, 상기 전극부와 돌출전극 사이의 밀착력을 향상시킬 수 있다. 또한, 추후 솔더 등의 물질을 통해 돌출 전극과 전기적 결합을 이루는 경우, 상기 솔더가 상기 전극부로 확산되어 금속간 결합부(Inter-metallic Compound)를 형성할 수 있으며, 상기 금속간 결합부는 기계적, 전기적 신뢰성이 좋지 않은 문제가 있다. 특히, 상기 제2 금속층이 구리로 이루어지는 경우 금속간 결합부가 형성되는 문제가 더 악화될 수 있는데, 니켈이 배치되는 경우 솔더의 확산을 방지하여 금속간 결합부가 형성되는 것을 방지할 수 있어, 반도체 패키지의 전기적, 기계적 신뢰성을 개선할 수 있다.
도 1a는 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1b는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1c는 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1d는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1e는 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 제1 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 3은 제2 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 4는 도 2의 회로 기판을 상측에서 바라본 평면도이다.
도 5는 도 3의 회로 기판에 복수의 반도체 소자가 결합된 상태의 단면도이다.
도 6은 도 2의 연결 부재의 상세 층 구조를 나타낸 단면도이다.
도 7은 도 6의 연결 부재를 상측에서 바라본 평면도이다.
도 8은 제1 실시 예에 따른 도 3의 회로 기판의 일 영역을 확대한 단면도이다.
도 9는 도 8의 빌드업 절연층과 연결 부재 사이의 계면을 설명하기 위한 도면이다.
도 10은 실시 예의 돌출 전극의 상세 층 구조를 나타낸 단면도이다.
도 11은 제2 실시 예에 따른 도 3의 회로 기판의 일 영역을 확대한 단면도이다.
도 12는 제3 실시 예에 따른 도 3의 회로 기판의 일 영역을 확대한 단면도이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.
-전자 디바이스-
실시 예의 설명에 앞서, 실시 예의 반도체 패키지가 적용되는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지에는 다양한 반도체 소자가 실장될 수 있다.
상기 반도체 소자는 능동소자 및/또는 수동소자를 포함할 수 있다. 능동소자는 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC) 형태의 반도체칩일 수 있다. 반도체 소자는 로직 칩, 메모리칩 등일 수 있다. 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 애플리케이션 프로세서(AP) 칩이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다.
메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
또한, 상기 전자 디바이스는 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 차량, 고성능 서버, 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
이하에서는 실시 예에 따른 회로 기판을 포함하는 반도체 패키지에 대해 설명하기로 한다. 실시 예의 반도체 패키지는 추후 설명될 회로 기판을 포함한 다양한 패키지 구조를 가질 수 있다.
그리고 일 실시 예에서의 상기 회로 기판은 이하에서 설명되는 제1 회로 기판일 수 있다.
또한, 다른 실시 예에서의 상기 회로 기판은 이하에서 설명되는 제2 회로 기판일 수 있다.
도 1a는 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1b는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1c는 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1d는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1e는 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1a를 참조하면, 제1 실시 예의 반도체 패키지는 제1 회로 기판(1100), 제2 회로 기판(1200) 및 반도체 소자(1300)를 포함할 수 있다.
상기 제1 회로 기판(1100)은 패키지 회로 기판을 의미할 수 있다.
예를 들어, 상기 제1 회로 기판(1100)은 적어도 하나의 외부 회로 기판이 결합되는 공간을 제공할 수 있다. 상기 외부 회로 기판은 상기 제1 회로 기판(1100) 상에 결합되는 제2 회로 기판(1200)을 의미할 수 있다. 또한, 상기 외부 회로 기판은 상기 제1 회로 기판(1100)의 하부에 결합되는 전자 디바이스에 포함된 메인 보드를 의미할 수 있다.
또한, 도면상에 도시하지는 않았지만, 상기 제1 회로 기판(1100)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다.
상기 제1 회로 기판(1100)은 적어도 하나의 절연층 및, 상기 적어도 하나의 절연층에 배치된 전극부를 포함할 수 있다.
상기 제1 회로 기판(1100) 상에는 제2 회로 기판(1200)이 배치될 수 있다.
상기 제2 회로 기판(1200)은 인터포저일 수 있다. 예를 들어, 상기 제2 회로 기판(1200)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다. 상기 제2 회로 기판(1200)은 상기 적어도 하나의 반도체 소자(1300)와 연결될 수 있다. 예를 들어, 제2 회로 기판(1200)은 제1 반도체 소자(1310) 및 제2 반도체 소자(1320)가 실장되는 공간을 제공할 수 있다. 상기 제2 회로 기판(1200)은 상기 제1 반도체 소자(1310)와 제2 반도체 소자(1320) 사이를 전기적으로 연결하면서, 상기 제1 및 제2 반도체 소자(1310, 1320)와 상기 제1 회로 기판(1100) 사이를 전기적으로 연결할 수 있다. 즉, 상기 제2 회로 기판(1200)은 복수의 반도체 소자 사이의 수평적 연결 기능 및 반도체 소자와 패키지 회로 기판 사이의 수직적 연결 기능을 할 수 있다.
도 1a에서는 상기 제2 회로 기판(1200) 상에 2개의 반도체 소자(1310, 1320)가 배치되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 회로 기판(1200) 상에는 1개의 반도체 소자가 배치될 수 있고, 이와 다르게 3개 이상의 반도체 소자가 배치될 수 있다.
제2 회로 기판(1200)은 상기 적어도 하나 이상의 반도체 소자(1300)와 상기 제1 회로 기판(1100) 사이에 배치될 수 있다.
일 실시 예에서, 상기 제2 회로 기판(1200)은 반도체 소자 기능을 하는 액티브 인터포저일 수 있다. 상기 제2 회로 기판(1200)이 반도체 소자 기능을 하는 경우, 실시 예의 반도체 패키지는 상기 제1 회로 기판(1100) 상에 수직 방향으로의 적층 구조를 가지고 복수의 로직 칩의 기능을 가질 수 있다. 로직 칩의 기능을 가질 수 있다는 것은, 능동 소자 및 수동 소자의 기능을 가질 수 있음을 의미할 수 있다. 능동 소자의 경우 수동 소자와 다르게 전류와 전압의 특성이 선형적이지 않을 수 있고, 액티브 인터포저의 경우 능동 소자의 기능을 가질 수 있다. 또한, 액티브 인터포저는 해당 로직 칩의 기능을 하면서, 이의 상부에 배치된 제2 로직 칩과 상기 제1 회로 기판(1100) 사이의 신호 전달 기능을 수행할 수 있다.
다른 실시 예에 따르면, 상기 제2 회로 기판(1200)은 패시브 인터포져일 수 있다. 예를 들어, 상기 제2 회로 기판(1200)은 상기 반도체 소자(1300)와 상기 제1 회로 기판(1100) 사이에서의 신호 중계 기능을 할 수 있고, 저항, 캐패시터, 인덕터 등의 패시브 소자 기능을 가질 수 있다. 예를 들어, 상기 반도체 소자(1300)는 5G, 사물인터넷(IOT, Internet of Things), 화질 증가, 통신 속도 증가 등의 이유로 단자의 개수가 점차 증가하고 있다. 즉 상기 반도체 소자(1300)에 구비되는 단자의 개수가 증가하고, 이에 의해 단자의 폭이나 복수의 단자들 사이의 간격이 감소하고 있다. 이때, 상기 제1 회로 기판(1100)은 전자 디바이스의 메인 보드와 연결될 수 있다. 이에 따라, 상기 제1 회로 기판(1100)에 구비된 전극들이 상기 반도체 소자(1300) 및 상기 메인 보드와 각각 연결되기 위한 폭 및 간격을 가지기 위해서는 상기 제1 회로 기판(1100)의 두께가 증가하거나, 상기 제1 회로 기판(1100)의 층 구조가 복잡해지는 문제가 있다. 따라서, 제1 실시 예는 상기 제1 회로 기판(1100)과 상기 반도체 소자(1300)에 제2 회로 기판(1200)을 배치할 수 있다. 그리고 상기 제2 회로 기판(1200)은 상기 반도체 소자(1300)의 단자에 대응하는 미세 폭 및 간격을 가지는 전극을 포함할 수 있다.
상기 반도체 소자(1300)는 로직 칩, 메모리칩 등일 수 있다. 상기 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 AP 이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다. 그리고 상기 메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 제1 실시 예의 반도체 패키지는 접속부를 포함할 수 있다.
예를 들어, 반도체 패키지는 제1 회로 기판(1100)과 상기 제2 회로 기판(1200) 사이에 배치되는 제1 접속부(1410)를 포함할 수 있다. 상기 제1 접속부(1410)는 상기 제1 회로 기판(1100)에 상기 제2 회로 기판(1200)을 결합시키면서 이들 사이를 전기적으로 연결할 수 있다.
예를 들어, 반도체 패키지는 제2 회로 기판(1200)과 반도체 소자(1300) 사이에 배치되는 제2 접속부(1420)를 포함할 수 있다. 상기 제2 접속부(1420)는 상기 제2 회로 기판(1200) 상에 상기 반도체 소자(1300)를 결합시키면서 이들 사이를 전기적으로 연결할 수 있다.
반도체 패키지는 제1 회로 기판(1100)의 하면에 배치된 제3 접속부(1430)를 포함할 수 있다. 상기 제3 접속부(1430)는 상기 제1 회로 기판(1100)을 메인 보드에 결합시키면서, 이들 사이를 전기적으로 연결할 수 있다.
이때, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 와이어 본딩, 솔더 본딩, 메탈 간 다이렉트 본딩 중 적어도 하나의 본딩 방식을 이용하여 복수의 구성 요소 사이를 전기적으로 연결할 수 있다. 즉, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 복수의 구성 요소를 전기적으로 연결하는 기능을 갖기 때문에, 메탈 간 다이렉트 본딩을 이용할 경우 반도체 패키지는 솔더나 와이어가 아닌, 전기적으로 연결되는 부분으로 이해될 수 있다.
상기 와이어 본딩 방식은 금(Au) 등의 도선을 이용하여 복수의 구성 요소 사이를 전기적으로 연결하는 것을 의미할 수 있다. 또한, 상기 솔더 본딩 방식은 Sn, Ag, Cu 중 적어도 하나를 포함하는 물질을 이용하여 복수의 구성요소 사이를 전기적으로 연결할 수 있다. 또한, 메탈 간 다이렉트 본딩 방식은 솔더, 와이어, 전도성 접착제 등의 부재 없이, 복수의 구성 요소 사이에 열과 압력을 인가하여 재결정화하고, 이를 통해 복수의 구성요소 사이를 직접 결합시키는 것을 의미할 수 있다. 그리고 메탈 간 다이렉트 본딩 방식은 상기 제2 접속부(1420)에 의한 본딩 방식을 의미할 수 있다. 이 경우, 상기 제2 접속부(1420)는 상기 재결정화에 의해 복수의 구성요소 사이에 형성되는 금속층을 의미할 수 있다.
구체적으로, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 열 압착(Thermal Compression) 본딩 방식에 의해 복수의 구성을 서로 결합시킬 수 있다. 상기 열 압착 본딩 방식은 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)에 열과 압력을 가하여 복수의 구성 사이를 직접 결합시키는 방식을 의미할 수 있다.
이때, 상기 제1 회로 기판(1100) 및 제2 회로 기판(1200) 중 적어도 하나에서, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)가 배치되는 전극에는 해당 회로 기판의 절연층으로부터 멀어지는 외측 방향으로 돌출된 돌출부가 구비될 수 있다. 상기 돌출부는 상기 제1 회로 기판(1100) 또는 제2 회로 기판(1200)에서 외측 방향을 향하여 돌출될 수 있다.
상기 돌출부는 범프(bump)라고 할 수 있다. 상기 돌출부는 포스트(post)라고도 할 수 있다. 상기 돌출부는 필라(pillar)라고도 할 수 있다. 바람직하게, 상기 돌출부는 제2 회로 기판(1200)의 전극 중 상기 반도체 소자(1300)와의 결합을 위한 제2 접속부(1420)가 배치된 전극을 의미할 수 있다. 즉, 상기 반도체 소자(1300)의 단자들의 피치가 미세화되면서, 솔더 등의 전도성 접착제에 의해 상기 반도체 소자(1300)의 복수의 단자와 각각 연결되는 복수의 제2 접속부(1420) 간의 단락이 발생할 수 있다. 따라서, 실시 예는 상기 제2 접속부(1420)의 볼륨을 줄이기 위해 열 압착 본딩(Thermal Compression Bonding)을 진행할 수 있다. 이에 따라, 실시 예는, 정합도, 확산력, 및 솔더 등의 전도성 접착제와 돌출부 사이에 형성되는 금속간 화합물(Inter Metallic Compound, IMC)이 인터포저 및/또는 회로 기판으로 확산되는 것을 방지하는 확산 방지력 확보를 위해 상기 제2 접속부(1420)가 배치되는 상기 제2 회로 기판(1200)의 전극에 돌출부가 포함되도록 할 수 있다
또한, 상기 반도체 패키지는 연결 부재(1210)를 포함할 수 있다.
상기 연결 부재는 브리지 회로 기판이라고 할 수 있다. 예를 들어, 상기 연결 부재(1210)는 재배선층을 포함할 수 있다. 연결 부재(1210)는 복수의 반도체 소자를 수평적으로 서로 전기적 연결을 하는 기능을 할 수 있다. 예시적으로, 일반적으로 반도체 소자가 가져야 할 면적이 너무 크기 때문에 상기 연결 부재(1210)는 재배선층을 포함할 수 있다. 반도체 패키지와 반도체 소자는 회로 패턴의 폭이나 너비 등이 서로 큰 차이를 가지기 때문에, 전기적 접속을 위한 회로 패턴의 완충 역할이 필요하다. 완충 역할은 반도체 패키지의 회로 패턴의 폭이나 너비 등의 크기와 반도체 소자의 회로 패턴의 폭이나 너비 등의 크기의 중간 크기를 갖도록 하는 것을 의미할 수 있고, 재배선층은 상기 완충 역할을 하는 기능을 포함할 수 있다.
실시 예에서, 상기 연결 부재(1210)는 유기물 브리지일 수 있다. 예를 들어, 상기 연결 부재(1210)는 유기물을 포함할 수 있다. 예를 들어, 상기 연결 부재(1210)는 상기 실리콘 회로 기판 대신에 유기물을 포함하는 유기 회로 기판을 포함할 수 있다. 상기 연결 부재(1210)는 상기 제2 회로 기판(1200) 내에 매립될 수 있다.
이를 위해, 상기 제2 회로 기판(1200)은 캐비티를 포함할 수 있고, 상기 연결 부재(1210)는 상기 제2 회로 기판(1200)의 상기 캐비티 내에 배치될 수 있다. 상기 연결 부재(1210)는 상기 제2 회로 기판(1200) 상에 배치되는 복수의 반도체 소자 사이를 수평적으로 연결할 수 있다.
도 1b를 참조하면, 제2 실시 예의 반도체 패키지는 제2 회로 기판(1200) 및 반도체 소자(1300)를 포함할 수 있다. 이때, 제2 실시 예의 반도체 패키지는 제1 실시 예의 반도체 패키지 대비 제1 회로 기판(1100)이 생략된 구조를 가질 수 있다.
즉, 제2 실시 예의 제2 회로 기판(1200)은 인터포저 기능을 하면서 패키지 회로 기판의 기능을 할 수 있다.
상기 제2 회로 기판(1200)의 하면에 배치된 제1 접속부(1410)는 전자 디바이스의 메인 보드에 상기 제2 회로 기판(1200)을 결합시킬 수 있다.
도 1c를 참조하면, 제3 실시 예의 반도체 패키지는 제1 회로 기판(1100) 및 반도체 소자(1300)를 포함할 수 있다.
이때, 제3 실시 예의 반도체 패키지는 제1 실시 예의 반도체 패키지 대비 제2 회로 기판(1200)이 생략된 구조를 가질 수 있다.
즉, 제3 실시 예의 제1 회로 기판(1100)은 패키지 회로 기판 기능을 하면서, 상기 반도체 소자(1300)와 메인 보드 사이를 연결하는 기능을 할 수 있다. 이를 위해, 제1 회로 기판(1100)에는 복수의 반도체 소자 사이를 연결하기 위한 연결 부재(1110)를 포함할 수 있다. 상기 연결 부재(1110)는 복수의 반도체 소자 사이를 연결하는 유기물 브리지일 수 있다.
도 1d를 참조하면, 제4 실시 예의 반도체 패키지는 제3 실시 예의 반도체 패키지 대비, 제3 반도체 소자(1330)를 더 포함할 수 있다.
이를 위해, 제1 회로 기판(1100)의 하면에는 제4 접속부(1440)가 배치될 수 있다.
그리고, 상기 제4 접속부(1400)에는 제3 반도체 소자(1330)가 배치될 수 있다. 즉, 제4 실시 예의 반도체 패키지는 상측 및 하측에 각각 반도체 소자가 실장되는 구조를 가질 수 있다.
이때, 상기 제3 반도체 소자(1330)는 도 1b의 반도체 패키지에서, 제2 회로 기판(1200)의 하면에 배치된 구조를 가질 수도 있을 것이다.
도 1e를 참조하면, 제5 실시 예의 반도체 패키지는 제1 회로 기판(1100)을 포함할 수 있다. 상기 제1 회로 기판(1100) 상에는 제1 및 제2 반도체 소자(1310, 1320)가 배치될 수 있다. 이를 위해, 상기 제1 회로 기판(1100)과 상기 제1 및 제2 반도체 소자(1310, 1320) 사이에는 제1 접속부(1410)가 배치될 수 있다.
그리고, 상기 제1 회로 기판(1110)에는 연결 부재(1110)가 매립될 수 있다. 상기 연결 부재(1110)는 상기 제1 및 제2 반도체 소자(1310, 1320)를 수평적으로 연결할 수 있다.
또한, 상기 제1 회로 기판(1100)은 도전성 결합부(1450)를 포함할 수 있다. 상기 도전성 결합부(1450)는 상기 제1 회로 기판(1100)에서 제2 반도체 소자(1320)를 향하여 더 돌출될 수 있다. 상기 도전성 결합부(1450)는 범프라고 할 수 있고, 이와 다르게 포스트라고도 할 수 있다. 상기 도전성 결합부(1450)는 상기 제1 회로 기판(1100)의 최상측에 배치된 전극 상에 돌출된 구조를 가지고 배치될 수 있다.
상기 도전성 결합부(1450) 상에는 제3 반도체 소자(1330)가 배치될 수 있다. 이때, 상기 제3 반도체 소자(1330)는 상기 도전성 결합부(1450)를 통해 상기 제1 회로 기판(1100)과 연결될 수 있다. 또한, 상기 제1 및 제2 반도체 소자(1310, 1320)와 상기 제3 반도체 소자(1330) 사이에는 제2 접속부(1420)가 배치될 수 있다.
이에 따라, 상기 제3 반도체 소자(1330)는 상기 제2 접속부(1420)를 통해 상기 제1 및 제2 반도체 소자(1310, 1320)와 전기적으로 연결될 수 있다.
즉, 제3 반도체 소자(1330)는 도전성 결합부(1450)을 통해 제1 회로 기판(1100)과 연결되면서, 상기 제2 접속부(1420)를 통해 상기 제1 및 제2 반도체 소자(1310, 1320)와도 연결될 수 있다.
이때, 상기 제3 반도체 소자(1330)는 상기 도전성 결합부(1450)을 통해 전원신호 및/또는 전력을 공급받을 수 있다. 또한, 상기 제3 반도체 소자(1330)는 상기 제2 접속부(1420)를 통해 상기 제1 및 제2 반도체 소자(1310, 1320)와 통신 신호를 주고받을 수 있다.
제5 실시 예의 반도체 패키지는 도전성 결합부(1450)를 통해 상기 제3 반도체 소자(1330)에 전원신호 및/또는 전력을 공급함으로써, 상기 제3 반도체 소자(1330)의 구동을 위한 충분한 전력의 제공이나, 전원 동작의 원활한 제어가 가능할 수 있다.
이에 따라, 실시 예는 상기 제3 반도체 소자(1330)의 구동 특성을 향상시킬 수 있다. 즉, 실시 예는 제3 반도체 소자(1330)에 제공되는 전력이 부족해지는 문제를 해결할 수 있다. 나아가, 실시 예는 상기 제3 반도체 소자(1330)의 전원 신호, 전력 및 통신 신호 중 적어도 하나가 상기 도전성 결합부(1450)와 제2 접속부(1420)를 통해 서로 다른 경로를 통해 제공되도록 할 수 있다. 이를 통해, 실시 예는 상기 전원 신호에 의해 상기 통신 신호의 손실이 발생하는 문제를 해결할 수 있다. 예를 들어, 실시 예는 전원 신호의 통신 신호 사이의 상호 간섭을 최소화할 수 있다.
한편, 제5 실시 예에서의 상기 제3 반도체 소자(1330)는 복수의 패키지 회로 기판이 적층된 형태인 POP(Package On Package) 구조를 가지고 제1 회로 기판(1100) 상에 배치될 수 있다. 예를 들어, 상기 제3 반도체 소자(1330)는 메모리 칩을 포함하는 메모리 패키지일 수 있다. 그리고 상기 메모리 패키지는 상기 도전성 결합부(1450) 상에 결합될 수 있다. 이때, 상기 메모리 패키지는 상기 제1 및 제2 반도체 소자(1310, 1320)와는 연결되지 않을 수 있다.
도 2는 제1 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 3은 제2 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 4는 도 2의 회로 기판을 상측에서 바라본 평면도이고, 도 5는 도 3의 회로 기판에 복수의 반도체 소자가 결합된 상태의 단면도이고, 도 6은 도 2의 연결 부재의 상세 층 구조를 나타낸 단면도이며, 도 7은 도 6의 연결 부재를 상측에서 바라본 평면도이고, 도 8은 제1 실시 예에 따른 도 3의 회로 기판의 일 영역을 확대한 단면도이며, 도 9는 도 8의 빌드업 절연층과 연결 부재 사이의 계면을 설명하기 위한 도면이고, 도 10은 실시 예의 돌출 전극의 상세 층 구조를 나타낸 단면도이고, 도 11은 제2 실시 예에 따른 도 3의 회로 기판의 일 영역을 확대한 단면도이며, 도 12는 제3 실시 예에 따른 도 3의 회로 기판의 일 영역을 확대한 단면도이다.
이하에서는 도 2 내지 12를 참조하여 실시 예에 따른 반도체 패키지를 구체적으로 설명하기로 한다.
실시 예를 설명하기 이전에, 도 2 및 도 3은 회로 기판의 최상측에서의 돌출 전극의 구비 여부에 따라 구분될 수 있다. 예를 들어, 도 3의 회로 기판은 돌출 전극(145)을 구비할 수 있다. 예를 들어, 도 2의 회로 기판은 돌출 전극을 구비하지 않을 수 있다. 그리고, 도 2의 회로 기판의 제2 절연층(112)은 제2 절연층(112)의 씨닝을 통해 제1 전극부(130) 및 제2 전극부(140)의 폭보다 큰 개구부를 포함할 수 있다. 그리고, 도 2의 회로 기판은 상기 개구부에서 반도체 소자와의 결합을 진행할 수 있고, 이에 의해 상기 돌출 전극을 구비하지 않아도 반도체 소자와 안정적으로 결합될 수 있다.
도 2 및 도 3을 참조하면, 제1 실시 예에 따른 회로 기판은 빌드업 절연층(110), 전극부, 연결 부재(200)를 포함할 수 있다. 상기 빌드업 절연층(110)은 수직 방향을 따라 빌드업된 복수의 절연층을 포함할 수 있다. 상기 빌드업 절연층(110)은 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)을 포함할 수 있다. 상기 제1 절연층(111)은 상기 빌드업 절연층의 내층을 구성할 수 있다. 상기 제2 절연층(112)은 상기 제1 절연층(111) 상에 배치될 수 있다. 예를 들어, 상기 제2 절연층(112)은 상기 빌드업 절연층의 최상측에 배치된 절연층을 의미할 수 있다. 제3 절연층(113)은 상기 제1 절연층(111) 아래에 배치될 수 있다. 예를 들어, 상기 제3 절연층(113)은 상기 빌드업 절연층의 최하측에 배치된 절연층을 의미할 수 있다.
상기 회로 기판의 상기 제1 절연층(111)은 적어도 1층 이상의 층 구조를 가질 수 있다. 바람직하게, 상기 회로 기판의 제1 절연층(111)은 복수의 적층 구조를 가질 수 있다. 적층 구조는 전극부에 의해 구분될 수 있다. 예를 들어, 전극부는 연결 전극(120) 및 관통 전극(125)을 포함할 수 있다. 상기 연결 전극(120) 및 상기 관통 전극(125)은 서로 다른 폭을 가질 수 있다. 그리고 상기 적층 구조는 상기 연결 전극(120) 및 상기 관통 전극(125)의 폭의 차이로 구분될 수 있다. 상기 연결 전극(120)은 상기 관통 전극(125)보다 큰 폭을 가질 수 있다. 이를 통해, 상기 전극부에서 상기 연결 전극(120)과 관통 전극(125)을 구분할 수 있다. 상기 연결 전극(120)은 전극부의 패드 및/또는 트레이스를 의미할 수 있다. 상기 관통 전극(125)은 상기 연결 전극과 연결되는 비아 전극을 의미할 수 있다. 상기 관통 전극(125)은 서로 다른 층에 배치된 복수의 연결 전극(120) 사이에 배치될 수 있다. 상술한 적층 구조를 통해 실시 예의 회로 기판은 적어도 하나의 반도체 소자, 및/또는 제2 회로 기판을 메인 보드와 전기적으로 효율적 연결할 수 있다.
이때, 도 2의 회로 기판의 제1 절연층(111)은 7층 구조를 가지는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 상기 회로 기판의 제1 절연층(111)은 6층 이하의 층수를 가질 수 있고, 8층 이상의 층수를 가질 수도 있을 것이다. 또한, 상기 회로 기판의 복수의 제1 절연층(111)이 서로 동일한 절연 물질을 포함하는 경우, 상기 복수의 절연층 사이의 계면은 구분되지 않을 수 있다. 이 경우, 상기 적층 구조는 상기 전극부의 연결 전극(120) 및 관통 전극((125)을 가지고 구분할 수 있다.
한편, 상기 회로 기판의 제1 절연층(111)이 복수의 층 구조를 가지는 경우, 상기 복수의 층의 제1 절연층은 서로 동일한 절연 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 복수의 층의 제1 절연층 중 적어도 하나의 제1 절연층은 적어도 다른 하나의 제1 절연층과는 다른 절연물질을 포함할 수 있다.
상기 회로 기판의 제1 절연층(111)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 회로 기판의 제1 절연층(111)은 유리 또는 플라스틱을 포함할 수 있다. 예를 들어, 상기 회로 기판의 제1 절연층(111)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함할 수 있다. 예를 들어, 회로 기판의 제1 절연층(111)은 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함할 수 있다. 예를 들어, 회로 기판의 제1 절연층(111)은 사파이어를 포함할 수 있다. 예를 들어, 회로 기판의 제1 절연층(111)은 광등방성 필름을 포함할 수 있다. 예를 들어, 회로 기판의 제1 절연층(111)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA)를 포함할 수 있다. 예를 들어, 상기 회로 기판의 제1 절연층(111)은 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 회로 기판의 제1 절연층(111)은 열경화성 수지 또는 열가소성 수지에 실리카 또는 알루미나의 무기 필러가 배치된 구조를 가질 수 있다.
상기 제1 절연층(111)은 서로 다른 복수의 절연 재료를 적층한 구조를 가질 수 있고, 예시적인 배치 구조에 대해 보다 구체적으로 설명하면 다음과 같다.
일 실시 예에서 제1 절연층(111)은 보강 부재를 포함하는 코어층에 대응하는 제1층을 포함할 수 있다. 여기에서, 코어층은 보강 부재를 포함하면서, 이의 수직 방향으로의 두께가 30㎛를 초과하는 절연층을 의미할 수 있다. 또한, 상기 절연층은 상기 코어층의 상부 및 하부에 각각 배치되고 보강 부재를 포함하지 않는 복수의 제2층을 포함할 수 있다. 이 경우, 상기 회로 기판은 코어회로 기판일 수 있다. 상기 보강 부재는 강화 섬유 또는 유리 섬유라고도 할 수 있다.
상기 보강 부재는 상기 절연층의 수평 방향을 따라 연장된 유리 섬유 (Glass fiber) 물질을 의미할 수 있고, 서로 이격된 무기물 필러와는 다른 의미를 가질 수 있다. 즉, 제1층의 보강 부재는 제2층의 필러와 수평 방향을 따라 서로 다른 길이나 너비를 가질 수 있다. 또한, 상기 제1층의 보강 부재는 일 방향을 따라 길게 연장된 구조를 가질 수 있으나, 제2층의 필러는 임의의 크기를 갖고 분산되어 배치되기 때문에 제1층의 보강 부재와 제2층의 필러는 서로 구분될 수 있다. 예시적으로, 유리 섬유는 제1층의 폭 이상의 폭을 갖도록 연장될 수 있다. 여기에서, 제1층의 폭 이상의 폭을 갖는 의미는 유리 섬유가 수평 방향으로 구부러진 형상을 가지고 배치될 수 있음을 의미할 수 있다. 또한, 제2층이 필러를 포함하더라도 제1층의 유리 섬유보다 휨 등의 문제를 방지하는 효과가 크지 않기 때문에, 보강 부재는 제2층의 필러와 구분하여 설명한다.
다른 실시 예에서, 상기 회로 기판의 제1 절연층(111)은 코어층을 포함하지 않는 코어리스 회로 기판일 수 있다. 예를 들어, 상기 회로 기판의 제1 절연층(111)은 우수한 가공성, 회로 기판의 슬림화가 가능하고, 상기 회로 기판의 전극부의 미세화가 가능한 보강 부재를 포함하지 않는 유기 물질을 포함할 수 있다. 예를 들어, 상기 회로 기판의 제1 절연층(111)은 예시적으로 아지노모토사에서 출시하는 제품인 ABF(Ajinomoto Build-up Film)을 이용할 수 있고, FR-4, BT(Bismaleimide Triazine), PID(Photo Imageable Dielectric resin), BT 등이 사용될 수 있다. 예를 들어, 상기 제1 절연층(111)은 ABF로 구성된 복수의 층들을 포함할 수 있다.
이때, 상기 회로 기판의 제1 절연층(111)이 보강 부재를 포함하지 않는 ABF로만 구성되는 경우, 상기 회로 기판의 휨 특성이 저하될 수 있다. 따라서, 상기 회로 기판의 제1 절연층(111)은 ABF(Ajinomoto Build-up Film)로 구성되면서, 상기 회로 기판의 제1 절연층을 구성하는 복수의 ABF 중 적어도 하나의 ABF에는 보강 부재가 포함될 수 있다.
예를 들어, 상기 회로 기판의 제1 절연층(111)은 수지 및 필러를 포함하는 제1 ABF로 구성된 제1층을 포함할 수 있다. 또한, 상기 회로 기판의 제1 절연층(111)은 상기 수지, 필러 및 보강 부재를 포함하는 제2 ABF로 구성된 층을 포함할 수 있다. 이때, 상기 제2 ABF에 포함된 보강 부재는 GCP(Glass Core Primer) 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
상기 회로 기판의 제1 절연층(111)에서 상기 보강 부재를 포함하지 않는 층은 10㎛ 내지 40㎛의 범위의 두께를 가질 수 있다. 바람직하게, 상기 회로 기판의 제1 절연층(111)에서 상기 보강 부재를 포함하지 않는 층은 15㎛ 내지 35㎛의 범위의 두께를 만족할 수 있다. 더욱 바람직하게, 상기 회로 기판의 제1 절연층(111)에서 상기 보강 부재를 포함하지 않는 층은 18㎛ 내지 32㎛의 범위의 두께를 만족할 수 있다. 상기 회로 기판의 제1 절연층(111)에서 상기 보강 부재를 포함하지 않는 층의 두께가 10㎛ 미만이면, 상기 회로 기판의 강성이 저하될 수 있다. 또한, 상기 회로 기판의 제1 절연층(111)에서 상기 보강 부재를 포함하지 않는 층의 두께가 10㎛ 미만이면, 상기 회로 기판의 전극부가 안정적으로 보호되지 못하고, 이에 의해 전기적 신뢰성이 저하될 수 있다. 또한, 상기 회로 기판의 제1 절연층(111)의 상기 보강 부재를 포함하지 않는 층의 두께가 40㎛를 초과하면, 상기 회로 기판의 전체적인 두께가 증가하고, 이에 따라 반도체 패키지의 두께가 증가할 수 있다. 또한, 상기 회로 기판의 제1 절연층(111)의 상기 보강 부재를 포함하지 않는 층의 두께가 40㎛를 초과하면, 상기 회로 기판의 전극부의 미세화가 어려울 수 있다.
상기 두께는 서로 다른 층에 배치된 연결 전극(120)들 사이의 회로 기판 수직 방향으로의 거리에 대응할 수 있다. 즉, 두께는 상기 회로 기판의 상면에서 하면을 향하는 방향, 또는 하면에서 상면을 향하는 방향으로의 길이를 의미할 수 있고, 회로 기판 수직 방향의 길이를 의미할 수 있다. 여기서, 상면은 각 구성요소에서 상기 수직 방향을 따라 가장 높은 위치를 의미할 수 있고, 하면은 각 구성요소에서 상기 수직 방향을 따라 가장 낮은 위치를 의미할 수 있다. 그리고 이의 위치는 서로 반대로 지칭될 수 있다.
상기 제1 절연층(111)의 상면은 단차를 가질 수 있다. 예를 들어, 상기 제1 절연층(111)은 볼록한 부분을 포함할 수 있다. 또는 상기 제1 절연층(111)은 오목한 부분을 포함할 수 있다. 예를 들어, 상기 제1 절연층(111)은 연결 부재(200)와 수직으로 중첩된 상면과 상기 연결 부재(200)와 수직으로 중첩되지 않는 상면이 서로 다른 높이를 가질 수 있다. 이에 대해서는 하기에서 더욱 상세히 설명하기로 한다.
또한, 회로 기판의 절연층은 제2 절연층(112) 및 제3 절연층(113)을 포함할 수 있다. 상기 회로 기판의 제2 절연층(112) 및 제3 절연층(113)은 레지스트층일 수 있다. 예를 들어, 상기 회로 기판의 제2 절연층(112)은 회로 기판의 최상측에 배치된 제1 레지스트층일 수 있다. 또한, 상기 회로 기판의 제3 절연층(113)은 회로 기판의 최하측에 배치된 제2 레지스트층일 수 있다. 레지스트층은 솔더의 젖음성이 낮은 특성을 가짐으로써 솔더 본딩 시 솔더의 흐름을 방지하는 기능을 가질 수도 있고, 또는 외부로부터의 습기나 오염 물질이 회로 기판 내부로 침투하는 것을 방지하는 기능을 가질 수 있다.
이때, 상기 회로 기판의 제2 절연층(112)은 상기 회로 기판의 제1 절연층(111)과 동일한 절연 물질을 포함할 수 있다. 예를 들어, 상기 회로 기판의 제1 절연층(111)이 복수의 층으로 구성된 경우, 상기 복수의 층의 제1 절연층 중 상기 제2 절연층(112)에 가장 인접한 제1 절연층은 상기 제2 절연층(112)과 동일한 절연물질을 포함할 수 있다. 이 경우, 상기 회로 기판의 제1 절연층(111)과 제2 절연층(112) 사이의 계면의 구분이 어려울 수 있다. 이 경우, 상기 회로 기판의 제1 절연층(111) 및 제2 절연층(112)에 배치된 전극부의 연결 전극(120) 및 관통 전극(125)을 이용하여 상기 회로 기판의 제1 절연층(111)가 제2 절연층(112) 사이의 계면을 구분할 수 있다.
이에 대응하게 상기 회로 기판의 제3 절연층(113)은 회로 기판의 제1 절연층(111)과 동일한 절연물질을 포함할 수 있다.
상기 회로 기판의 제2 절연층(112) 및 제3 절연층(113)은 상기 회로 기판의 제1 절연층(111)의 상면 및 하면 각각을 보호하는 기능을 할 수 있다. 이에 따라, 상기 회로 기판의 제2 절연층(112) 및 제3 절연층(113)은 보호층이라고 할 수 있다. 예시적으로 제2 절연층(112)은 수직 방향을 따라 빌드업된 제1 절연층(111) 상에 배치된 상부 보호층이라 할 수 있고, 제3 절연층(113)은 하부 보호층이라 할 수 있다.
상기 회로 기판의 제2 절연층(112) 및 제3 절연층(113)은 유기 고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 상기 회로 기판의 제2 절연층(112) 및 제3 절연층(113)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 상기 회로 기판의 제2 절연층(112) 및 제3 절연층(113)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 상기 회로 기판의 제2 절연층(112) 및 제3 절연층(113)은 포토 솔더 레지스트층, 커버-레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.
상기 회로 기판의 제2 절연층(112) 및 제3 절연층(113) 각각의 두께는 1㎛ 내지 20㎛일 수 있다. 상기 회로 기판의 제2 절연층(112) 및 제3 절연층(113) 각각의 두께는 1㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 회로 기판의 제2 절연층(112) 및 제3 절연층(113) 각각의 두께는 5㎛ 내지 20㎛일 수 있다.
상기 회로 기판의 제2 절연층(112) 및 제3 절연층(113) 각각의 두께가 20㎛ 초과인 경우, 반도체 패키지의 두께가 증가하여 박판화가 어려울 수 있고, 또는 제1 절연층(111)에 인가되는 응력이 커질 수 있다. 상기 회로 기판의 제2 절연층(112) 및 제3 절연층(113) 각각의 두께가 1㎛ 미만인 경우, 회로 기판에 포함된 전극부가 안정적으로 보호되기 어려울 수 있고, 이에 의해 전기적 신뢰성 또는 물리적 신뢰성이 저하될 수 있다.
한편, 상기 제2 절연층(112)의 상면은 단차를 가질 수 있다. 예를 들어, 상기 제2 절연층(112)은 볼록한 부분을 포함할 수 있다. 또는 상기 제2 절연층(112)은 오목한 부분을 포함할 수 있다. 예를 들어, 상기 제2 절연층(112)은 연결 부재(200)와 수직으로 중첩된 상면과 상기 연결 부재(200)와 수직으로 중첩되지 않는 상면이 서로 다른 높이를 가질 수 있다. 이에 대해서는 하기에서 더욱 상세히 설명하기로 한다.
상기 회로 기판은 전극부를 포함할 수 있다. 상기 회로 기판의 전극부는 상기 제1 절연층(111) 내에 배치될 수 있다. 예를 들어, 상기 전극부의 적어도 일부는 상기 제1 절연층(111) 내에 매립될 수 있다. 예를 들어, 상기 전극부의 적어도 일부는 제2 절연층(112) 내에 매립될 수 있다. 예를 들어, 상기 전극부의 적어도 일부는 제3 절연층(113) 내에 매립될 수 있다. 또한, 상기 전극부의 적어도 일부는 상기 제2 절연층(112) 상으로 돌출될 수 있다. 또한, 상기 전극부의 적어도 일부는 상기 제3 절연층(113) 하로 돌출될 수 있다.
상기 전극부는 크게 연결 전극(120) 및 관통 전극(125)을 포함할 수 있다. 상기 연결 전극(120)은 상기 제1 절연층(111)의 각 층의 상면 또는 하면에 인접하게 배치될 수 있다. 상기 관통 전극(125)은 상기 연결 전극(120)과 연결될 수 있다. 상기 관통 전극(125)은 상기 제1 절연층(111)의 각층의 적어도 일부를 관통할 수 있다. 이때, 상기 연결 전극(120)은 위치 및 기능에 따라 패드 또는 트레이스라고 할 수 있다. 또한, 상기 관통 전극(125)은 비아 전극이라고도 할 수 있다.
이때, 상기 회로 기판의 제1 절연층(111)이 7층 구조를 가지는 경우, 상기 전극부의 상기 관통 전극(125)은 수직 방향을 따라 서로 이격되면서 이들 사이에 각각 연결 전극(120)이 각각 개재된 4층 구조를 가질 수 있다.
한편, 상기 회로 기판의 연결 전극(120) 중 적어도 하나는 ETS(Embedded Trace Substrate) 구조를 가질 수 있다. 예를 들어, 상기 연결 전극(120) 중 최상측 또는 최하측에 배치된 전극은 제1 절연층(111)에 구비된 리세스 내에 배치될 수 있다. 상기 ETS 구조는 매립 구조라고도 할 수 있다. 상기 ETS 구조는 일반적인 돌출 구조를 가지는 전극부 대비 미세화에 유리하다. 이에 따라, 실시 예는 상기 반도체 소자에 구비된 단자들의 사이즈 및 피치에 대응하게 상기 전극들의 형성이 가능하도록 한다. 이를 통해 실시 예는 회로 집적도를 향상시킬 수 있다. 나아가, 실시 예는 상기 반도체 소자를 통해 전달되는 신호의 전송 거리를 최소화할 수 있고, 이를 통해 신호 전송 손실을 최소화할 수 있도록 한다.
상기 연결 전극(120)은 상기 제1 절연층(111)에서 수평 방향으로 신호를 전달하는 기능을 할 수 있다. 또한, 상기 연결 전극(120)은 복수의 관통 전극(125) 사이를 연결하는 기능을 할 수 있다. 상기 관통 전극(125)은 상기 제1 절연층(111)에서 수직 방향으로 신호를 전달하는 기능을 할 수 있다. 예를 들어, 상기 관통 전극(125)은 서로 다른 층에 배치된 연결 전극(120)들 사이를 수직 방향을 따라 연결할 수 있다.
상기 전극부는 위치에 따라 복수의 전극부를 포함할 수 있다. 예를 들어, 상기 전극부는 반도체 소자 및/또는 연결 부재(200)와 연결되는 복수의 전극부를 포함할 수 있다.
상기 전극부는 제1 전극부(130) 및 제2 전극부(140)를 포함할 수 있다. 상기 제1 전극부(130) 및 제2 전극부(140)는 상기 제1 절연층(111)에 매립된 연결 부재(200)의 위치를 기준으로 구분될 수 있다. 상기 제1 전극부(130) 및 제2 전극부(140)는 상기 제1 절연층(111)의 상면에서 일부 영역까지 관통할 수 있다.
상기 제1 전극부(130)는 상기 연결 부재(200)와 수직으로 중첩되면서 상기 제1 절연층(111)의 상면에서 일부 영역까지 관통할 수 있다. 예를 들어, 상기 제1 전극부(130)는 반도체 소자와 상기 연결 부재(200) 사이를 연결하는 전극일 수 있다. 상기 제1 전극부(130)의 일부는 제1 반도체 소자와 연결될 수 있고, 나머지 일부는 제2 반도체 소자와 연결될 수 있다. 그리고, 상기 제1 전극부(130)는 상기 연결 부재(200)에 연결되어 상기 제1 및 제2 반도체 소자 사이를 전기적으로 연결할 수 있다.
상기 제2 전극부(140)는 상기 연결 부재(200)와 수직으로 중첩되지 않으면서 상기 제1 절연층(111)의 상면에서 일부 영역까지 관통할 수 있다. 상기 제2 전극부(140)는 상기 제1 전극부(130)와 수평으로 중첩되는 전극부일 수 있다. 상기 제2 전극부(140)는 상기 반도체 소자와 연결되는 전극일 수 있다. 예를 들어, 상기 제2 전극부(140)는 상기 제1 전극부(130)와 동일한 반도체 소자에 연결된 전극부일 수 있다. 다만, 상기 제2 전극부(140)는 상기 제1 전극부(130)와는 다르게 상기 연결 부재(200)와는 전기적으로 직접 연결되지 않을 수 있다. 상기 제2 전극부는 회로 기판과 제1 반도체 소자 및/또는 제2 반도체 소자 사이를 전기적으로 연결할 수 있다.
상기 제1 전극부(130) 및 제2 전극부(140)는 상기 제1 절연층(111)에서 상기 연결 부재(200)보다 위에 배치될 수 있다. 상기 제1 전극부(130)는 상기 연결 부재(200)와 수직 방향으로 중첩된 전극부를 의미할 수 있다. 또한, 상기 제2 전극부(140)는 상기 제1 전극부(130)와 수평 방향으로 중첩되면서, 상기 연결 부재(200)와 수직 방향으로 중첩되지 않는 전극부를 의미할 수 있다.
그리고 상기 제1 전극부(130) 및 제2 전극부(140) 각각은 반도체 소자와 연결되는 전극을 의미할 수 있다. 예를 들어, 실시 예의 회로 기판 상에는 수평 방향으로 서로 이격되며 제1 및 제2 반도체 소자가 배치될 수 있다. 그리고 상기 제1 전극부(130)는 상기 연결 부재(200)와 수직으로 중첩되면서 상기 제1 및 제2 반도체 소자와 연결되는 전극부를 의미할 수 있다. 또한, 상기 제2 전극부(140)는 상기 연결 부재(200)와 수직 방향으로 중첩되지 않으면서 상기 제1 및 제2 반도체 소자 중 적어도 하나와 연결되는 전극부를 의미할 수 있다.
구체적으로, 상기 제1 전극부(130)는 상기 연결 부재(200)와 수직으로 중첩된 영역의 상기 제1 절연층(111)의 상면에서 일부 영역을 관통할 수 있다. 일 실시 예에서, 상기 제1 전극부(130)는 반도체 소자와 상기 연결 부재를 직접 연결하는 전극일 수 있다. 다른 실시 예에서 상기 제1 전극부(130)는 반도체 소자에 연결된 제1 돌출 전극(135)과 상기 연결 부재(200) 사이를 연결하는 전극일 수 있다.
상기 제2 전극부(140)는 상기 연결 부재(200)와 수직으로 중첩되지 않는 영역의 상기 제1 절연층(111)의 상면에서 일부 영역을 관통할 수 있다. 일 실시 예에서, 상기 제2 전극부(140)는 상기 제1 전극부(130)와 동일한 반도체 소자와 직접 연결되는 전극일 수 있다. 다른 실시 예에서 상기 제2 전극부(140)는 상기 반도체 소자에 연결된 제2 돌출 전극(145)와 연결되는 전극일 수 있다.
상기 제1 돌출 전극(135) 및 제2 돌출 전극(145)은 범프일 수 있다. 상기 제1 돌출 전극(135) 및 제2 돌출 전극(145)은 상기 회로 기판과 상기 반도체 소자 사이의 용이한 결합을 위해 제공될 수 있다. 상기 제1 돌출 전극(135) 및 제2 돌출 전극(145)은 반도체 소자와의 결합을 위해 도전성 접착제가 배치되는 전극을 의미할 수 있다.
상기 제1 전극부(130)는 상기 연결 부재(200)와 연결될 수 있다. 예를 들어, 상기 제1 전극부(130)는 상기 연결 부재(200)에 구비된 패드(310)와 연결될 수 있다.
또한, 상기 제2 전극부(140)는 상기 연결 부재(200) 또는 상기 제1 전극부(130)와 수평으로 중첩된 연결 전극(143)과 연결될 수 있다. 이때, 상기 연결 전극(143)의 상면과 상기 연결 전극(143)의 패드(310)의 상면의 높이는 서로 다를 수 있다.
이에 따라, 상기 제1 전극부(130)의 하면과 제2 전극부(140)의 하면은 서로 다른 높이를 가질 수 있다.
일 실시 예에서, 상기 제1 전극부(130)의 하면은 상기 제2 전극부(140)의 하면보다 낮게 위치할 수 있다. 이때, 상기 제1 전극부(130)의 상면은 상기 제2 전극부(140)의 상면보다 낮게 위치할 수 있다.
다른 실시 예에서, 상기 제1 전극부(130)의 하면은 상기 제2 전극부(140)의 하면보다 낮게 위치할 수 있다. 이때, 상기 제1 전극부(130)의 상면은 상기 제2 전극부(140)의 상면보다 높게 위치할 수 있다.
상기 전극부는 제3 전극부(150)를 포함할 수 있다. 상기 제3 전극부(150)는 상기 제1 절연층(111) 내에 매립될 수 있다. 예를 들어, 상기 제3 전극부(150)는 상기 제1 절연층(111) 내부의 일부 영역을 관통할 수 있다. 상기 제3 전극부(150)는 상기 제1 절연층(111) 내에 매립된 제3 반도체 소자(220)와 연결될 수 있다. 예를 들어, 상기 제3 전극부(150)는 상기 제3 반도체 소자(220)와 수직으로 중첩될 수 있다. 상기 제3 전극부(150)의 하면은 상기 제3 반도체 소자(220)의 단자(225)와 연결될 수 있다. 상기 제3 전극부(150)는 회로 기판과 상기 매립된 제3 반도체 소자(220)의 단자(225) 사이를 전기적으로 연결하는 기능을 할 수 있다.
상기 전극부는 제4 전극부(160)를 포함할 수 있다. 상기 제4 전극부(160)는 상기 제1 절연층(111) 내에 매립될 수 있다. 예를 들어, 상기 제4 전극부(160)는 상기 제1 절연층(111) 내부의 일부 영역을 관통할 수 있다. 상기 제4 전극부(160)는 상기 제1 절연층(111) 내에 매립된 제4 반도체 소자(230)와 연결될 수 있다. 예를 들어, 상기 제4 전극부(160)는 상기 제4 반도체 소자(230)와 수직으로 중첩될 수 있다. 상기 제4 전극부(160)의 하면은 상기 제4 반도체 소자(230)의 단자(235)와 연결될 수 있다. 상기 제4 전극부(160)는 회로 기판과 상기 매립된 제4 반도체 소자(230)의 단자(235) 사이를 전기적으로 연결하는 기능을 할 수 있다.
상기 전극부는 제5 전극부(170)를 포함할 수 있다. 상기 제5 전극부(170)는 연결 부재(200)와 수직으로 중첩될 수 있다. 상기 제5 전극부(170)는 제1 절연층(111) 내에 매립될 수 있다. 제5 전극부(170)는 상기 제1 절연층(111)에 상기 연결 부재(200)를 수용하기 위한 수용 공간을 형성하는데 사용한 전극일 수 있다. 예를 들어, 상기 제5 전극부(170)는 식각 저지 전극일 수 있다. 예를 들어, 상기 제5 전극부(170)는 레이저 저지 전극일 수 있다.
상기 전극부는 돌출 전극을 포함할 수 있다. 상기 전극부는 제1 돌출 전극(135)을 포함할 수 있다. 상기 제1 돌출 전극(135)은 상기 제1 전극부(130) 상에 구비될 수 있다. 상기 제1 돌출 전극(135)은 상기 제2 절연층(112) 상으로 돌출될 수 있다. 상기 제1 돌출 전극(135)은 상기 반도체 소자와 상기 회로 기판 사이의 결합성을 향상시킬 수 있다. 상기 제1 돌출 전극(135)이 상기 제2 절연층(112) 상으로 돌출된다는 것은 상기 제1 돌출 전극(135)의 상면이 상기 회로 기판의 다른 구성요소의 상면보다 높게 위치한다는 것을 의미할 수 있다. 예를 들어, 상기 제1 돌출 전극(135)의 상면이 상기 회로 기판에서 최상측에 위치한다는 것을 의미할 수 있다.
또한, 상기 전극부는 제2 돌출 전극(145)을 포함할 수 있다. 상기 제2 돌출 전극(145)은 상기 제2 전극부(140) 상에 구비될 수 있다. 상기 제2 돌출 전극(145)은 상기 제2 절연층(112) 상으로 돌출될 수 있다. 상기 제2 돌출 전극(145)은 상기 반도체 소자와 상기 회로 기판 사이의 결합성을 향상시킬 수 있다. 상기 제2 돌출 전극(145)이 상기 제2 절연층(112) 상으로 돌출된다는 것은 상기 제2 돌출 전극(145)의 상면이 상기 회로 기판의 다른 구성요소의 상면보다 높게 위치한다는 것을 의미할 수 있다. 예를 들어, 상기 제2 돌출 전극(145)의 상면이 상기 제1 돌출 전극(135)과 함께 상기 회로 기판에서 최상측에 위치한다는 것을 의미할 수 있다.
상기 제1 돌출 전극(135) 및 제2 돌출 전극(145)은 범프(bump)라고 할 수 있다. 상기 제1 돌출 전극(135) 및 제2 돌출 전극(145)은 포스트(post)라고도 할 수 있다. 상기 제1 돌출 전극(135) 및 제2 돌출 전극(145)은 필라(pillar)라고도 할 수 있다. 바람직하게, 상기 제1 돌출 전극(135) 및 제2 돌출 전극(145)은 상기 반도체 소자와의 결합을 위한 도전성 접속 부재가 배치되는 전극을 의미할 수 있다. 즉, 상기 반도체 소자의 단자들의 피치가 미세화되면서, 솔더 등의 전도성 접착제에 의해 상기 반도체 소자의 복수의 단자와 각각 연결되는 복수의 도전성 접속 부재 간의 단락이 발생할 수 있다. 따라서, 실시 예는 상기 도전성 접속 부재의 볼륨을 줄이기 위해 열 압착 본딩(Thermal Compression Bonding)을 진행할 수 있다. 이에 따라, 실시 예는, 정합도, 확산력, 및 솔더 등의 전도성 접착제와 돌출부 사이에 형성되는 금속간 화합물(Inter Metallic Compound, IMC)이 회로 기판으로 확산되는 것을 방지하는 확산 방지력 확보를 위해 상기 제1 돌출 전극(135) 및 제2 돌출 전극(145)을 구비하도록 한다.
상기 제1 절연층(111)에는 연결 부재(200)가 매립될 수 있다. 실시 예에서 상기 연결 부재(200)는 유기물 브리지일 수 있다. 예를 들어, 상기 유기물 브리지는 유기물 절연층을 포함하는 브리지일 수 있다. 상기 유기물 브리지는 상기 제1 절연층(111) 내에 매립되고 이를 통해 서로 다른 복수의 반도체 소자 사이를 연결하는 기능을 할 수 있다. 이를 위해, 유기물 브리지에는 상기 회로 기판의 전극부보다 고밀도 또는 미세한 전극이 구비될 수 있고, 이를 통해 상기 회로 기판 상에 실장되는 복수의 반도체 소자 사이를 수평적으로 연결할 수 있다.
상기 연결 부재(200)는 상기 제1 절연층(111) 내에 매립될 수 있다. 이때, 상기 연결 부재(200)를 구성하는 절연층의 적어도 일부는 상기 제1 절연층(111)과 다른 절연 물질을 포함할 수 있다. 이를 통해, 상기 제1 절연층(111) 내에 매립된 연결 부재(200)와 측면의 적어도 일부는 상기 제1 절연층(111)과 구분될 수 있다. 상기 연결 부재(200)의 측면은 단차를 가질 수 있다. 예를 들어, 상기 연결 부재(200)는 복수의 층으로 구성될 수 있다. 그리고, 상기 연결 부재(200)의 상기 복수의 층 각각은 서로 다른 폭을 가질 수 있다. 따라서, 상기 연결 부재(200)는 서로 다른 폭을 가진 복수의 층이 적층된 구조를 가질 수 있고, 이에 의해 측면이 단차를 가질 수 있다.
상기 연결 부재(200)는 서로 다른 절연 물질을 포함하는 복수의 절연층을 포함할 수 있다. 그리고, 상기 복수의 절연층의 측면은 단차를 가질 수 있다. 그리고, 상기 연결 부재(200)의 상기 단차를 가지는 측면은 상기 제1 절연층(111)과 접촉할 수 있다. 이를 통해, 상기 제1 절연층(111)과 상기 연결 부재(200) 사이의 접촉 면적을 향상시킬 수 있다. 이를 통해, 상기 연결 부재(200)가 상기 제1 절연층(111)으로부터 박리되는 문제를 해결할 수 있다.
한편, 상기 연결 부재(200)는 절연 부재(180)를 포함할 수 있다. 상기 절연 부재(180)는 접착 부재일 수 있다. 예를 들어, 상기 절연 부재(180)는 상기 제5 전극부(170)와 상기 연결 부재(200) 사이에 배치될 수 있다. 상기 절연 부재(180)는 상기 연결 부재(200)와 다른 폭을 가질 수 있다. 예를 들어, 상기 절연 부재(180)는 상기 연결 부재(200)의 외측 폭 중 가장 큰 폭을 가지는 영역의 폭보다 클 수 있다. 상기 절연 부재(180)는 상기 제5 전극부(170) 상에 배치될 수 있다. 상기 절연 부재(180)는 상기 제5 전극부(170)의 폭보다 작을 수 있다. 따라서, 상기 제5 전극부(170)의 상면의 적어도 일부는 상기 절연 부재(180)와 접촉하고, 나머지 일부는 상기 제1 절연층(111)과 접촉할 수 있다.
한편, 상기 회로 기판에는 복수의 반도체 소자가 결합될 수 있다.
예를 들어, 상기 회로 기판 상에는 복수의 반도체 소자가 결합될 수 있다. 예를 들어, 상기 회로 기판 내에는 복수의 반도체 소자가 매립될 수 있다.
구체적으로, 상기 회로 기판의 외부에는 수평 방향으로 상호 이격되는 복수의 반도체 소자가 결합될 수 있다. 또한, 상기 회로 기판의 제1 절연층(111) 내에는 수평 방향으로 상호 이격되며 복수의 반도체 소자가 매립될 수 있다.
예를 들어, 상기 제1 절연층(111)은 제3 반도체 소자(220)가 매립되는 제1 수용부(110TH1)를 포함할 수 있다. 그리고, 상기 제1 수용부(110TH1)에는 상기 제3 반도체 소자(220)가 매립될 수 있다. 또한, 상기 제3 반도체 소자(220)는 상기 제3 전극부(150)와 연결될 수 있다. 상기 제3 반도체 소자(220)는 집적 수동 소자(IPD: Integrated Passive Device)일 수 있으나 이에 한정되는 것은 아니다.
또한, 상기 제1 절연층(111)은 제4 반도체 소자(230)가 매립되는 제2 수용부(110TH2)를 포함할 수 있다. 또한, 상기 제1 절연층(111)의 상기 제2 수용부(110TH2)에는 제4 반도체 소자(230)가 매립될 수 있다. 상기 제4 반도체 소자(230)는 상기 제4 전극부(160)와 연결될 수 있다. 상기 제4 반도체 소자(230)는 상기 적층 세라믹 콘덴서(MLCC, Multi Layer Ceramic Condenser, Multi Layer Ceramic Capacitor) 또는 Si 기반의 콘덴서일 수 있으나, 이에 한정되는 것은 아니다.
이하에서는 실시 예에 따른 연결 부재(200), 제1 전극부(130), 제2 전극부(140), 연결 부재(200)의 패드(210) 및 연결 전극(143)의 상세 구조에 대해 구체적으로 설명한다.
도 4 및 도 5를 참조하면, 상기 제1 전극부(130) 및 제2 전극부(140)는 복수의 군으로 구분될 수 있다.
예를 들어, 상기 제1 전극부(130) 및 제2 전극부(140) 각각은 반도체 소자와 연결되는 전극부일 수 있다. 예를 들어, 상기 반도체 소자는 제1 및 제2 반도체 소자(240, 250)를 포함할 수 있다. 그리고 상기 제1 전극부(130) 및 상기 제2 전극부(140) 각각은 상기 제1 및 제2 반도체 소자와 연결되는 전극을 의미할 수 있다.
또한, 상기 제1 전극부(130) 및 제2 전극부(140)는 위치에 따라 서로 구분될 수 있다. 예를 들어, 상기 제1 전극부(130)는 연결 부재(200)와 수직 방향으로 중첩된 전극부일 수 있다. 또한, 상기 제2 전극부(140)는 상기 제1 전극부(130)와 수평 방향으로 중첩되면서 상기 연결 부재(200)와 수직 방향으로 중첩되지 않는 전극부일 수 있다.
상기 제1 전극부(130) 및 제2 전극부(140) 각각은 복수의 군으로 구분될 수 있다.
상기 제1 전극부(130)는 제1군의 제1 전극부(130A) 및 제2군의 제1 전극부(130B)를 포함할 수 있다. 상기 제1군의 제1 전극부(130A)는 상기 제1 반도체 소자(240)와 수직 방향으로 중첩되는 전극부를 의미할 수 있다. 예를 들어, 상기 제1군의 제1 전극부(130A)는 상기 제1 반도체 소자(240)와 연결되는 전극부를 의미할 수 있다. 상기 제2군의 제1 전극부(130B)는 상기 제2 반도체 소자(250)와 수직 방향으로 중첩되는 전극부를 의미할 수 있다. 예를 들어, 상기 제2군의 제1 전극부(120B)는 상기 제2 반도체 소자(250)와 연결되는 전극부를 의미할 수 있다.
상기 제2 전극부(140)는 제1군의 제2 전극부(140A) 및 제2군의 제2 전극부(140B)를 포함할 수 있다. 상기 제1군의 제2 전극부(140A)는 상기 제1군의 제1 전극부(130A)에 인접하게 배치될 수 있다. 예를 들어, 상기 제1군의 제2 전극부(140A)는 상기 제1군의 제1 전극부(130A)의 일측에 배치될 수 있다. 상기 제1군의 제2 전극부(140A)는 상기 제1 반도체 소자와 수직 방향을 중첩될 수 있다. 상기 제1군의 제2 전극부(140A)는 상기 제1 반도체 소자와 연결될 수 있다. 상기 제2군의 제2 전극부(140B)는 상기 제2군의 제1 전극부(130B)에 인접하게 배치될 수 있다. 예를 들어, 상기 제2군의 제2 전극부(140B)는 상기 제2군의 제1 전극부(140B)의 타측에 배치될 수 있다. 상기 제2군의 제2 전극부(140B)는 상기 제2 반도체 소자와 수직 방향을 중첩될 수 있다. 상기 제2군의 제2 전극부(140B)는 상기 제1 반도체 소자와 연결될 수 있다.
이에 대응하게, 상기 제1 돌출 전극(135)은 제1군의 제1 전극부(130A) 상에 배치되는 제1군의 제1 돌출 전극과, 제2군의 제1 전극부(130B) 상에 배치되는 제2군의 제1 돌출 전극을 포함할 수 있다.
또한, 상기 제2 돌출 전극(145)은 제1군의 제2 전극부(140A) 상에 배치되는 제1군의 제2 돌출 전극과, 제2군의 제2 전극부(140B) 상에 배치되는 제2군의 제2 돌출 전극을 포함할 수 있다.
그리고, 상기 제1군의 제1 돌출 전극, 상기 제2군의 제1 돌출 전극, 상기 제1군의 제2 돌출 전극, 및 상기 제2군의 제2 돌출 전극 상에는 도전성 접착 부재(260)가 배치될 수 있다.
한편, 도 6 및 도 7을 참조하면, 상기 연결 부재(200)는 유기물 브리지일 수 있다. 상기 연결 부재(200)는 유기물 절연층을 포함할 수 있다. 예를 들어, 상기 연결 부재(200)는 복수의 유기물 절연층을 포함할 수 있다.
상기 연결 부재(200)는 제1 절연층(201), 제2 절연층(202) 및 제3 절연층(203)을 포함할 수 있다.
그리고, 상기 제1 절연층(201), 제2 절연층(202) 및 제3 절연층(203)은 서로 다른 절연 물질을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 제1 절연층(201)은 유기 물질을 포함할 수 있다. 상기 제1 절연층(201)은 상기 제2 절연층(202)과 다른 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 절연층(201)은 미세 전극 패턴을 포함하는 상기 연결 부재(200)의 전극층(206)의 형성이 가능하도록 하는 특성을 가질 수 있다. 예를 들어, 상기 제1 절연층(201)은 공정성이 우수하고, 신축을 가진 절연물질을 포함할 수 있다. 예를 들어, 상기 연결 부재(200)의 제1 절연층(201)은 폴리이미드(PI)를 포함할 수 있다. 이때, 종래 기술의 연결 부재를 무기물 브리지, 예를 들어, 실리콘 브리지였다. 상기 실리콘은 상기 회로 기판의 제1 절연층(111)의 열팽창계수와 차이가 큰 열팽창계수를 가지며, 이에 따라 열적 스트레스에 의해 쉽게 크랙이 발생하는 문제를 가질 수 있다. 또한, 유기물 브리지는 실리콘 브리지에 비해 공정 단가 또는 재료비 등을 낮출 수 있어 제품의 전체적인 가격을 낮출 수 있는 장점을 가질 수 있다.
이와 다르게, 실시 예의 연결 부재(200)의 제1 절연층(201)은 상기 회로 기판의 제1 절연층(111)과 유사한 열팽창 계수를 가진 유기물을 포함할 수 있다. 이를 통해, 실시 예는 상기 연결 부재(200)에 가해지는 스트레스를 최소화할 수 있다. 나아가, 실시 예는 상기 연결 부재(200)에 크랙이 발생하거나, 상기 연결 부재(200)가 상기 회로 기판으로부터 박리되는 문제를 해결할 수 있다. 이를 통해, 실시 예는 반도체 패키지의 기계적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.
또한, 실시 예는 상기 연결 부재(200)의 제1 절연층(201)으로 실리콘 대비 저렴한 폴리이미드로 변경하여, 상기 연결 부재(200)의 원가를 절감할 수 있다.
또한, 상기 연결 부재(200)에는 작은 폭의 비아 전극들이 구비될 수 있다. 그리고, 서로 다른 층에 구비된 복수의 비아 전극들 사이의 정렬 상태는 상기 연결 부재(200)의 동작 특성, 반도체 패키지의 동작 특성, 및 상기 반도체 패키지가 적용되는 전자 제품이나 서버 등의 동작 특성에 큰 영향을 줄 수 있다. 이때, 상기 폴리미이드는 투명한 특성을 가질 수 있다. 이에 따라, 실시 예는 서로 다른 층에 배치된 복수의 비아 전극들의 정렬 상태를 향상시킬 수 있다. 이를 통해, 상기 연결 부재(200)의 동작 특성, 반도체 패키지의 동작 특성, 및 상기 반도체 패키지가 적용되는 전자 제품이나 서버 등의 동작 특성을 더욱 향상시킬 수 있다.
또한, 상기 제1 절연층(201)은 상기 연결 부재(200)에서 내층에 배치된 절연층을 의미할 수 있다. 그리고, 상기 제1 절연층(201)의 특성에 의해 연결 부재(200)의 전체 특성이 결정될 수 있다. 이때, 상기 제1 절연층(201)은 상기 회로 기판의 절연층과 유사한 열팽창계수를 가지면서 신축성을 가질 수 있다. 이에 의해, 상기 연결 부재(200)의 제1 절연층(201)은 상기 회로 기판의 열 변형 시에, 상기 회로 기판과 함께 유동할 수 있다. 이를 통해, 실시 예는 상기 회로 기판의 열 변형에 따라 발생할 수 있는 상기 연결 부재(200)의 크랙 문제를 해결할 수 있다.
또한, 실시 예는 상기 연결 부재(200)의 제1 절연층(201)이 폴리이미드(PI)를 포함하도록 함으로써, 상기 연결 부재(200)의 두께를 용이하게 조절할 수 있다. 이를 통해, 실시 예는 상기 회로 기판에 형성되는 상기 연결 부재(200)의 수용 공간인 캐비티(C)의 깊이와 상기 연결 부재(200)의 두께의 차이를 최소화할 수 있다. 이를 통해, 실시 예는 상기 제1 전극부(130)와 제2 전극부(140)의 높이 차이 및/또는 제1 돌출 전극(135)과 제2 돌출 전극(145)의 높이 차이를 최소화할 수 있다. 이를 통해, 실시 예는 상기 제1 돌출 전극(135)과 제2 돌출 전극(145) 상에 안정적으로 반도체 소자가 결합되도록 할 수 있다.
상기 연결 부재(200)는 상기 제1 절연층(201) 상에 배치되는 제2 절연층(202)을 포함할 수 있다. 상기 제2 절연층(202)은 상기 제1 절연층(201)과 다른 절연 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 절연층(202)은 상기 제1 절연층(201)과 동일한 절연 물질인 폴리 이미드를 포함할 수 있다. 예를 들어, 상기 제1 절연층(201)은 상기 폴리이미드 대신에 이하에서 설명되는 제2 절연층(202)의 절연 물질과 동일한 절연 물질을 포함할 수 있다.
상기 제2 절연층(202)은 감광성 물질을 포함할 수 있다. 예를 들어, 상기 제2 절연층(202)은 PID를 포함할 수 있다. 예를 들어, 상기 제2 절연층(202)은 감광성 물질을 레진층 및 상기 레진층 내에 필러가 분산된 PID일 수 있다.
다른 실시 예에서, 상기 제2 절연층(202)은 상기 회로 기판의 제1 절연층(111)과 동일한 절연 물질을 포함할 수 있다. 예를 들어, 상기 제2 절연층(202)은 상기 회로 기판의 제1 절연층(111)과 동일한 절연 물질인 ABF를 포함할 수 있다. 한편, 상기 제2 절연층(202)은 상기 제1 절연층(201)의 양측에 각각 배치될 수 있다.
또한, 상기 연결 부재(200)는 상기 제2 절연층(202) 상에 배치된 제3 절연층(203)을 포함할 수 있다. 상기 제3 절연층(203)은 보호층일 수 있다. 예를 들어, 상기 제3 절연층(203)은 솔더레지스트층일 수 있다.
이때, 상기 연결 부재(200)의 측면은 단차를 가질 수 있다. 예를 들어, 상기 연결 부재(200)의 제1 절연층(201), 제2 절연층(202) 및 제3 절연층(203)은 단차를 가질 수 있다.
예를 들어, 상기 연결 부재(200)의 제1 절연층(201)의 수평 방향으로의 폭은 상기 제2 절연층(202)의 수평 방향으로의 폭 및 제3 절연층(203)의 수평 방향으로의 폭과 다를 수 있다. 바람직하게, 상기 연결 부재(200)의 제1 절연층(201)의 수평 방향으로의 폭은 상기 제2 절연층(202)의 수평 방향으로의 폭 및 제3 절연층(203)의 수평 방향으로의 폭보다 클 수 있다.
즉, 상기 연결 부재(200)의 절연층들 중 상기 제2 절연층(202) 및 제3 절연층(203) 대비 상기 제1 절연층(201)의 신축성 및/또는 강성이 가장 높일 수 있다. 따라서, 실시 예는 상기 연결 부재(200)의 제1 절연층(201)의 폭이 가장 크도록 하여, 상기 연결 부재(200)에 가해지는 충격이 상기 제1 절연층(201)에서 흡수될 수 있도록 하고, 이를 통해 상기 제2 절연층(202) 및/또는 제3 절연층(203)으로 전달되지 않도록 할 수 있다.
또한, 상기 연결 부재(200)의 제2 절연층(202)의 수평 방향으로의 폭은 상기 제3 절연층(203)의 수평으로의 폭과 다를 수 있다. 상기 제2 절연층(202)의 수평 방향으로의 폭은 상기 제3 절연층(203)의 수평 방향으로의 폭보다 클 수 있다. 이때, 상기 제3 절연층(203)은 솔더 레지스트일 수 있으며, 이에 따라 외부의 충격으로부터 쉽게 크랙이 발생할 수 있다. 또한, 연결 부재(200)의 제조 공정에는 소잉 공정을 포함할 수 있다. 상기 소잉 공정은 복수 개의 연결 부재들을 개별적으로 분리하는 공정일 수 있다. 이때, 상기 소잉 공정에서 상기 제3 절연층(203)에 충격이 가해지는 경우, 상기 제3 절연층(203)에 크랙이 발생하는 문제가 있다. 따라서, 실시 예는 상기 제3 절연층(203)의 폭이 상기 제1 절연층(201) 및 제2 절연층(202)의 폭보다 작도록 하여, 상기 충격으로부터 상기 제3 절연층(203)을 보호할 수 있도록 한다.
구체적으로, 상기 연결 부재(200)의 제1 절연층(201)의 측단으로부터 상기 제3 절연층(203)의 측단까지의 수평 거리(W1)는 50㎛ 내지 70㎛의 범위를 만족할 수 있다. 상기 연결 부재(200)의 제1 절연층(201)의 측단으로부터 상기 제3 절연층(203)의 측단까지의 수평 거리(W1)가 50㎛보다 작으면, 상기 소잉 공정에서 상기 제3 절연층(203)에 충격이 가해질 수 있고, 이에 의해 상기 제3 절연층(203)에 크랙이 발생할 수 있다. 또한, 상기 연결 부재(200)의 제1 절연층(201)의 측단으로부터 상기 제3 절연층(203)의 측단까지의 수평 거리(W1)가 70㎛을 초과하면, 상기 연결 부재(200)에 포함된 회로층이 안정적으로 보호되지 않을 수 있고, 또는 상기 연결 부재(200)에 회로층이 배치되지 않는 영역이 증가할 수 있고, 이에 따른 회로 집적도가 저하될 수 있다.
이를 통해, 상기 연결 부재(200)의 제1 절연층(201), 제2 절연층(202) 및 제3 절연층(203)의 측면은 서로 단차를 가질 수 있다. 이를 통해, 상기 연결 부재(200)의 상기 측면의 단차는 상기 회로 기판의 절연층과 접촉할 수 있고, 이를 통한 접촉 면적을 증가시킬 수 있다.
이때, 상기 연결 부재(200)의 상기 제3 절연층(203)은 상기 절연 부재(180) 상에 부착될 수 있다. 이때, 상기 절연 부재(180)는 상기 연결 부재(200)의 수평 방향으로의 폭과 다를 수 있다. 예를 들어, 상기 절연 부재(180)의 폭은 상기 연결 부재(200)의 상기 절연 부재(180)의 폭보다 클 수 있다. 이를 통해, 실시 예는 상기 연결 부재(200)와 상기 절연 부재(180) 사이의 접합력을 더욱 향상시킬 수 있고, 나아가, 상기 회로 기판의 절연층과의 접합력도 향상시킬 수 있다.
한편, 상기 연결 부재(200)에는 회로 패턴이 구비될 수 있다. 상기 회로 패턴(206)은 연결 패턴(204) 및 관통 패턴(205)를 포함할 수 있다. 상기 연결 회로(204) 및 비아 회로(205)는 회로 기판의 연결 전극 및 관통 전극에 각각 대응할 수 있다.
상기 회로 패턴(206)의 연결 패턴(204) 및 관통 패턴(205) 각각은 회로 기판의 연결 전극 및 관통 전극과 다른 사이즈를 가질 수 있다. 예를 들어, 상기 연결 부재(200)의 회로 패턴(206)의 연결 패턴(204) 및 관통 패턴(205)은 상기 회로 기판의 연결 전극 및 관통 전극보다 미세할 수 있다.
상기 회로 패턴(206)의 연결 패턴(204) 및 관통 패턴(205)은 각각 복수의 금속층을 포함할 수 있다. 상기 복수의 금속층은 제1 금속층 및 제2 금속층을 포함할 수 있다.
상기 제1 금속층은 스퍼터링을 통해 형성된 금속층일 수 있다. 상기 제1 금속층은 시드층일 수 있다. 상기 제1 금속층은 1층 구조를 가질 수 있고, 이와 다르게 2층 구조를 가질 수 있다.
상기 제1 금속층이 1층 구조를 가지는 경우, 상기 제1 금속층은 니켈(Ni) 및 크롬(Cr) 중 적어도 하나를 포함하는 제1층만을 포함할 수 있다. 또한, 상기 제1 금속층이 2층 구조를 가지는 경우, 상기 제1 금속층은 상기 제1층 상에 구리(Cu)를 포함하는 제2층을 더 포함할 수 있다. 이하에서는 상기 제1 금속층이 제1층 및 제2층을 포함하는 것으로 하여 설명하기로 한다. 다만, 실시 예가 이에 한정되는 것은 아니다.
상기 제1 금속층의 제1층은 스퍼터링 공정을 통해 형성된 니켈(Ni) 및 크롬(Cr) 중 적어도 하나를 포함한다. 또한, 상기 제1 금속층의 제2층은 상기 제1 금속층의 제1층 상에 구리(Cu)를 포함하는 금속을 스퍼터링하여 형성될 수 있다.
상기 제1 금속층의 제1층은 0.01㎛ 내지 0.15㎛의 두께를 가질 수 있다. 예를 들어, 상기 제1 금속층의 제1층은 0.03㎛ 내지 0.14㎛의 두께를 가질 수 있다. 예를 들어, 상기 제1 금속층의 제1층은 0.05㎛ 내지 0.12㎛의 두께를 가질 수 있다. 상기 제1 금속층의 제1층이 0.01㎛보다 작으면, 상기 제1 금속층이 시드층으로 기능하지 못할 수 있다. 또한, 상기 제1 금속층의 제1층이 0.01㎛보다 작으면, 상기 제1 금속층과 제2 금속층 사이의 밀착력이 확보되지 않을 수 있다.
또한, 상기 제1 금속층의 제1층의 두께가 0.15㎛보다 크면, 상기 연결 부재(200)의 연결 패턴(204)의 선폭 및 간격이 증가할 수 있다. 예를 들어, 상기 제1 금속층의 제1층의 두께가 0.15㎛보다 크면, 상기 연결 부재(200)의 연결 패턴(204)초미세화가 어려울 수 있다.
상기 제1 금속층의 제2층은 0.1㎛ 내지 0.35㎛의 두께를 가질 수 있다. 예를 들어, 상기 제1 금속층의 제2층은 0.12㎛ 내지 0.34㎛의 두께를 가질 수 있다. 예를 들어, 상기 제1 금속층의 제2층은 0.15㎛ 내지 0.33㎛의 두께를 가질 수 있다.
한편, 상기 제1 금속층의 제1층 및 제2층을 포함하는 전체 두께는 0.5㎛ 이하일 수 있다. 바람직하게, 상기 제1 금속층의 제1층 및 제2층을 포함하는 전체 두께는 0.4㎛ 이하일 수 있다. 더욱 바람직하게, 상기 제1 금속층의 제1층 및 제2층을 포함하는 전체 두께는 0.3㎛ 이하일 수 있다. 상기 제1 금속층의 제1층 및 제2층을 포함하는 전체 두께가 0.5㎛를 초과하면, 상기 연결 부재(200)의 미세화가 어려울 수 있다. 구체적으로, 상기 연결 부재(200)의 연결 패턴(204)의 형성 공정에는, 상기 제1 금속층을 제거하는 시드층 제거 공정이 포함된다. 이때, 상기 제1 금속층의 두께가 증가할수록, 상기 시드층 공정에서의 에칭량이 증가하고, 이에 따른 상기 연결 부재(200)의 연결 패턴(204)의 미세화가 어려울 수 있다.
실시 예의 상기 제1 금속층은 스퍼터링 공정에 의해 형성되며, 상기 연결 패턴(204)의 미세화가 가능할 수 있다.
상기 제2 금속층은 상기 제1 금속층을 시드층으로 전해 도금하여 형성된 전해 도금층일 수 있다. 상기 제2 금속층은 2㎛ 내지 12㎛의 범위의 두께를 가질 수 있다. 상기 제2 금속층은 3㎛ 내지 11㎛의 범위의 두께를 가질 수 있다. 상기 제2 금속층은 4㎛ 내지 10㎛의 범위의 두께를 가질 수 있다.
상기 제2 금속층의 두께가 2㎛보다 작으면, 상기 시드층 에칭 공정에서, 상기 제2 금속층도 함께 에칭되어, 연결 패턴(204)의 정상적인 구현이 어려울 수 있다. 상기 제2 금속층의 두께가 12㎛보다 크면, 상기 연결 부재(200)의 연결 패턴(204)의 미세화가 어려울 수 있다.
상기와 같은 연결 부재(200)의 연결 패턴(204)의 두께는 3㎛ 내지 13㎛의 범위의 두께를 가질 수 있다. 상기와 같은 층 구조를 가지는 연결 부재(200)의 연결 패턴(204)의 두께는 4㎛ 내지 12㎛의 범위의 두께를 가질 수 있다. 연결 부재(200)의 연결 패턴(204)의 두께는 5㎛ 내지 11㎛의 범위의 두께를 가질 수 있다. 연결 부재(200)의 연결 패턴(204)의 두께가 5㎛보다 작으면, 상기 연결 패턴(204)의 저항이 증가하여 상기 제1 및 제2 반도체 소자와의 통신을 위한 전기적 신호 특성이 저하할 수 있다. 연결 부재(200)의 연결 패턴(204)의 두께가 11㎛를 초과하는 경우에는 상기 연결 부재(200)에서 요구되는 미세패턴을 구현하기 어려울 수 있다.
이에 따라, 상기 연결 패턴(204)은 초미세화 패턴일 수 있다. 예를 들어, 상기 연결 패턴(204)은 5㎛ 이하의 선폭을 가질 수 있다. 예를 들어, 연결 패턴(204)은 3㎛ 이하의 선폭을 가질 수 있다. 예를 들어, 연결 패턴(204)은 2㎛ 이하의 선폭을 가질 수 있다. 상기 연결 패턴(204)은 5㎛ 이하의 간격을 가질 수 있다. 상기 간격은 동일층에 배치된 연결 패턴(204)의 트레이스들 사이의 이격 간격을 의미할 수 있다. 예를 들어, 연결 패턴(204)은 3㎛ 이하의 간격을 가질 수 있다. 예를 들어, 연결 패턴(204)은 2㎛ 이하의 간격을 가질 수 있다.
바람직하게, 상기 연결 패턴(204)은 1㎛ 내지 5㎛의 선폭을 가질 수 있다. 상기 연결 패턴(204)은 1.2㎛ 내지 3㎛의 범위의 선폭을 가질 수 있다. 상기 연결 패턴(204)은 1.5㎛ 내지 2㎛의 범위의 선폭을 가질 수 있다. 상기 연결 패턴(204)의 선폭이 1㎛보다 작으면, 상기 연결 패턴(204)의 저항이 증가하고, 이에 따른 프로세서 칩과의 정상적인 통신이 어려울 수 있다. 상기 연결 패턴(204)의 선폭이 5㎛보다 크면, 제한된 공간 내에서 복수의 프로세서 칩 사이의 연결을 위한 연결 부재(200)를 구현하기 어려울 수 있다. 예를 들어, 상기 연결 패턴(204)의 선폭이 6㎛보다 크면, 제한된 공간 내에 모든 회로 패턴들을 배치하기 어려울 수 있다.
한편, 도 8을 참조하면, 회로 기판의 제1 절연층(111)은 두께 방향으로 제1 영역(112R1), 제2 영역(112R2) 및 제3 영역(112R3)을 포함할 수 있다.
제5 전극부(170)는 상기 제1 절연층(111)의 상기 제1 영역(112R1) 상에 배치될 수 있다. 상기 제1 절연층(111)의 제2 영역(112R2)은 연결 부재(200)와 수평으로 중첩되는 영역을 의미할 수 있다. 상기 제1 절연층(111)의 제2 영역(112R2)은 캐비티(C)를 포함할 수 있다. 상기 제1 절연층(111)의 제3 영역(112R3)은 제1 전극부(130) 및 제2 전극부(140)와 수평으로 중첩되는 영역을 의미할 수 있다.
상기 제1 전극부(130)는 연결 부재(200)의 패드(210) 상에 배치될 수 있다. 그리고 상기 제2 전극부(140)는 상기 연결 부재(200)의 패드(210)와 방향으로 이격된 연결 전극(143) 상에 배치될 수 있다.
상기 제1 절연층(111)의 제2 영역(112R2) 및 제3 영역(112R3)은 서로 다른 물질을 포함할 수 있다. 이 경우, 상기 제2 영역(112R2)의 캐비티(C)와 상기 제3 영역(112R3) 사이의 계면은 구분될 수 있다.
상기 제1 절연층(111)의 제2 영역(112R2) 및 제3 영역(112R3)은 서로 동일한 물질을 포함할 수 있다. 이 경우, 상기 제2 영역(112R2)의 캐비티(C)와 상기 제3 영역(112R3) 사이의 계면은 구분되지 않을 수 있다.
이때, 상기 연결 부재(200)의 패드(210)는 상기 연결 부재(200)의 제조 시에, 상기 연결 부재(200)와 함께 제조될 수 있다. 또한, 상기 연결 전극(143)은 상기 연결 부재(200)의 패드(210)와는 별개의 공정을 통해 제조될 수 있다. 따라서, 상기 연결 부재(200)의 패드(210)와 연결 전극(143)은 서로 다른 수직 방향으로의 두께를 가질 수 있다.
상기 캐비티(C)의 두께는 상기 연결 부재(200)의 두께와 다를 수 있다. 이를 통해, 상기 제1 절연층(111)의 제2 영역(112R2)의 상면과 상기 연결 부재(200)는 높이 차이(H1)를 가질 수 있다.
예를 들어, 상기 캐비티(C)의 두께는 상기 연결 부재(200)의 두께보다 작을 수 있다. 이를 통해, 상기 제1 절연층(111)의 제2 영역(112R2)의 상면은 상기 연결 부재(200)의 상면보다 높이 차이(H1)만큼 낮게 위치할 수 있다.
이에 따라, 상기 제1 절연층(111)의 상면은 단차를 가질 수 있다.
예를 들어, 상기 제1 절연층(111)의 상면은 상기 연결 부재(200)와 수직으로 중첩되는 제1 상면(110T1)을 포함할 수 있다. 또한, 상기 제1 절연층(111)의 상면은 상기 연결 부재(200)와 수직으로 중첩되지 않는 제2 상면(110T2)을 포함할 수 있다. 그리고, 상기 제1 절연층(111)의 제1 상면(110T1)과 상기 제2 상면(110T2)은 단차를 가질 수 있다. 예를 들어, 상기 제1 절연층(111)의 제1 상면(110T1)은 상기 제2 상면(110T2)보다 높게 위치할 수 있다. 예를 들어, 상기 제1 절연층(111)은 상기 제1 상면(110T1)에 대응하는 볼록한 부분을 포함할 수 있다.
한편, 상기 제1 절연층(111)에는 제1 전극부(130) 및 제2 전극부(140)가 배치될 수 있다. 그리고, 상기 제1 전극부(130)의 상면(130T) 및 제2 전극부(140)의 상면(140T)은 서로 다른 높이를 가질 수 있다. 예를 들어, 상기 제1 전극부(130)의 상면(130T)과 상기 제2 전극부(140)의 상면(140T)은 단차(H2)를 가질 수 있다. 예를 들어, 상기 제1 전극부(130)의 상면(130T)은 상기 제2 전극부(140)의 상면(140T)보다 상기 단차(H2)만큼 높게 위치할 수 있다.
또한, 상기 회로 기판의 제2 절연층(112)의 상면도 단차를 가질 수 있다.
예를 들어, 상기 제2 절연층(112)의 상면은 상기 연결 부재(200)와 수직으로 중첩되는 제1 상면(112T1)을 포함할 수 있다. 또한, 상기 제2 절연층(112)의 상면은 상기 연결 부재(200)와 수직으로 중첩되지 않는 제2 상면(112T2)을 포함할 수 있다. 그리고, 상기 제2 절연층(111)의 제1 상면(112T1)과 상기 제2 상면(112T2)은 단차를 가질 수 있다. 예를 들어, 상기 제2 절연층(112)의 제1 상면(112T1)은 상기 제2 상면(112T2)보다 높게 위치할 수 있다. 예를 들어, 상기 제2 절연층(112)은 상기 제1 상면(112T1)에 대응하는 볼록한 부분을 포함할 수 있다.
또한, 상기 제1 돌출 전극(135)과 제2 돌출 전극(145) 각각의 상면은 서로 다른 높이를 가질 수 있다. 예를 들어, 상기 제1 돌출 전극(135)의 상면(135T)은 상기 제2 돌출 전극(145)의 상면(145T)은 단차를 가질 수 있다. 예를 들어, 상기 제1 돌출 전극(135)의 상면(135T)은 상기 제2 돌출 전극(145)의 상면(145T)보다 높게 위치할 수 있다.
따라서, 상기 제1 돌출 전극(135) 및 제2 돌출 전극(145)이 단차를 가지는 것에 의해 제1 반도체 소자와 제2 반도체 소자의 배치 위치를 인식할 수 있고, 이를 통해 보다 정확한 위치에 상기 제1 및 제2 반도체 소자의 실장이 가능할 수 있다. 나아가, 실시 예는 상기 제1 돌출 전극(135)과 제2 돌출 전극(145) 상에 각각 배치되는 솔더와 같은 도전성 접속 부재의 볼륨을 서로 다르게 조절하는 것이 가능하다. 따라서, 실시 예는 보다 많은 볼륨이 필요한 도전성 접속 부재가 배치될 돌출 전극이 다른 돌출 전극보다 낮게 위치하도록 할 수 있다. 이는 상기 캐비티(C) 및 연결 부재(200)의 두께의 차이의 조절을 통해 가능할 수 있다. 이를 통해, 실시 예는 회로 기판 상에 상기 반도체 소자가 더욱 안정적으로 결합되도록 할 수 있다. 따라서, 실시 예는 상기 반도체 소자가 원활히 동작되도록 할 수 있고, 나아가 상기 반도체 패키지가 적용되는 전자 제품 및/또는 서버 등의 동작 특성을 향상시킬 수 있다.
한편, 도 9를 참조하면, 상기 회로 기판의 제1 절연층(111)과 상기 연결 부재(200) 사이에는 복수의 계면이 존재할 수 있다.
예를 들어, 상기 계면은 상기 회로 기판의 제1 절연층(111)과 연결 부재(200)의 제1 절연층(201) 사이의 제1 계면(IS1)을 포함할 수 있다. 상기 계면은 상기 회로 기판의 제1 절연층(111)과 연결 부재(200)의 제2 절연층(202) 사이의 제2 계면(IS2)을 포함할 수 있다. 상기 계면은 상기 회로 기판의 제1 절연층(111)과 연결 부재(200)의 제3 절연층(201) 사이의 제3 계면(IS3)을 포함할 수 있다. 그리고, 상기 제1 내지 제3 계면(IS1, IS2, IS3)은 수직 방향으로 정렬되지 않고 단차를 가질 수 있다.
한편, 상기 연결 부재(200)의 제2 절연층(202)은 상기 회로 기판의 제1 절연층(111)과 동일한 절연물질을 포함할 수 있다. 이 경우, 상기 제2 계면(IS2)의 구분이 어려울 수 있다.
이때, 상기 연결 부재(200)의 제2 절연층(202)에 포함된 필러(202F)는 상기 회로 기판의 제1 절연층(111)에 포함된 필러(111F)와 다른 특성을 가질 수 있다.
예를 들어, 상기 제1 절연층(111)에 배치되는 전극부들은 연결 부재(200)에 배치되는 전극부 대비 미세 패턴이 요구되지 않을 수 있다. 따라서, 상기 제1 절연층(111)에 포함된 필러(111F)는 상기 회로 기판의 강성 확보를 위하여 상대적으로 큰 직경을 가질 수 있다. 예를 들어, 상기 제1 절연층(111)에 포함된 필러(111F)는 1㎛ 내지 5㎛의 범위의 직경을 가질 수 있다.
이에 반하여, 상기 연결 부재(200)의 제2 절연층(202)은 스퍼터링 공정을 통해 미세한 전극부의 형성이 가능하도록 해야 한다. 따라서, 상기 연결 부재(200)의 제2 절연층(202)에 포함된 필러(202F)는 상대적으로 작은 직경을 가질 수 있다. 예를 들어, 상기 연결 부재(200)의 제2 절연층(202)에 포함된 필러(202F)는 0.2㎛ 내지 0.9㎛의 범위의 직경을 가질 수 있다. 따라서, 실시 예는 상기 연결 부재(200)의 제2 절연층(202)이 상기 회로 기판의 제1 절연층(111)과 동일한 절연물질을 포함하더라도 상기 필러의 직경을 통해 이들 사이의 계면을 구분할 수 있다.
한편, 도 10을 참조하면, 상기 제1 돌출 전극(135) 및 제2 돌출 전극(145) 각각은 복수의 금속층을 포함할 수 있다.
예를 들어, 상기 제1 돌출 전극(135)는 상기 제1 전극부(130) 상에 배치되는 제1 금속층(135-1)을 포함할 수 있다. 또한, 상기 제1 돌출 전극(135)는 상기 제1 금속층(135-1) 상에 배치되는 제2 금속층(135-2)을 포함할 수 있다. 이때, 상기 제1 금속층(135-1)과 제2 금속층(135-2)은 서로 다른 금속물질을 포함할 수 있다.
바람직하게, 상기 제1 금속층(135-1)은 니켈을 포함할 수 있다. 그리고, 상기 제2 금속층(135-2)은 구리를 포함할 수 있다. 상기 제1 금속층(135-1)은 상기 제2 금속층(135-2)과 상기 제1 전극부(130) 사이의 결합력을 향상시킬 수 있다. 예를 들어, 상기 제1 전극부(130) 상에 상기 제2 금속층(135-2)을 바로 배치하는 경우, 상기 제1 전극부(130)의 산화가 발생할 수 있고, 이로 인해 상기 제1 전극부(130)와 상기 제2 금속층(135-2) 사이의 결합력이 저하될 수 있다. 따라서, 상기 제1 금속층(135-1)은 상기 제1 전극부(130)의 산화를 방지하면서 상기 제2 금속층(135-2)과 상기 제1 전극부(130) 사이의 결합력을 향상시키는 기능을 할 수 있다. 또한, 상기 제1 금속층(135-1)은 열적 스트레스에 의한 상기 제2 절연층(112)의 수축 및 팽창에 따라 상기 제1 돌출 전극(135)이 상기 제1 전극부(130)로부터 박리되는 것을 해결할 수 있다.
구체적으로, 상기 제1 금속층(135-1)이 니켈을 포함하는 경우, 상기 제1 전극부(130)와 상기 제2 금속층(135-2) 사이의 밀착력을 향상시킬 수 있다. 또한, 추후 솔더 등의 물질을 통해 상기 제1 전극부(130)와 전기적 결합을 이루는 경우, 상기 솔더가 상기 제1 전극부(130)로 확산되어 금속간 결합부(Inter-metallic Compound)를 형성할 수 있으며, 상기 금속간 결합부는 기계적, 전기적 신뢰성이 좋지 않은 문제가 있다. 특히, 상기 제2 금속층(135-2)이 구리로 이루어지는 경우 금속간 결합부가 형성되는 문제가 더 악화될 수 있는데, 니켈이 배치되는 경우 솔더의 확산을 방지하여 금속간 결합부가 형성되는 것을 방지할 수 있어, 반도체 패키지의 전기적, 기계적 신뢰성을 개선할 수 있다.
이때, 상기 제1 전극부(130)는 크레비스(130C)를 포함할 수 있다. 예를 들어, 상기 제1 전극부(130)의 상면에는 상기 제1 돌출 전극(135)과 수직으로 중첩되면서 상기 제1 전극부(130)의 하면을 향하여 오목한 크레비스(130C)를 포함할 수 있다. 상기 크레비스(130C)는 상기 제1 돌출 전극(135)의 제1 금속층(135-1)으로 채워질 수 있다. 이를 통해 상기 제1 전극부(130)와 상기 제1 돌출 전극(135) 사이의 접촉 면적을 증가시킬 수 있고, 이에 따른 결합력을 더욱 향상시킬 수 있다.
또한, 상제 제2 돌출 전극(145)도 제1 금속층(145-1) 및 제2 금속층(145-2)을 포함할 수 있다. 상기 제2 돌출 전극(145)의 제1 금속층(145-1)은 상기 제2 전극부(140) 상에 배치될 수 있다. 또한, 상기 제2 돌출 전극(145)의 제2 금속층(145-2)은 상기 제1 금속층(145-1) 상에 배치될 수 있다. 상기 제2 전극부(140)의 상면에는 크레비스(140C)가 구비될 수 있고, 상기 제2 돌출 전극(145)의 제1 금속층(145-1)은 상기 제2 전극부(140)의 크레비스(140C)를 채우며 구비될 수 있다.
한편, 도 11을 참조하면, 상기 캐비티(C)의 두께는 상기 연결 부재(200)의 두께와 다를 수 있다. 이를 통해, 상기 제1 절연층(111)의 제2 영역(112R2)의 상면과 상기 연결 부재(200)는 높이 차이(H1)를 가질 수 있다.
예를 들어, 상기 캐비티(C)의 두께는 상기 연결 부재(200)의 두께보다 클 수 있다. 이를 통해, 상기 제1 절연층(111)의 제2 영역(112R2)의 상면은 상기 연결 부재(200)의 상면보다 높이 차이(H1)만큼 높게 위치할 수 있다.
이에 따라, 상기 제1 절연층(111)의 상면은 단차를 가질 수 있다.
예를 들어, 상기 제1 절연층(111)의 상면은 상기 연결 부재(200)와 수직으로 중첩되는 제1 상면(110T1)을 포함할 수 있다. 또한, 상기 제1 절연층(111)의 상면은 상기 연결 부재(200)와 수직으로 중첩되지 않는 제2 상면(110T2)을 포함할 수 있다. 그리고, 상기 제1 절연층(111)의 제1 상면(110T1)과 상기 제2 상면(110T2)은 단차를 가질 수 있다. 예를 들어, 상기 제1 절연층(111)의 제1 상면(110T1)은 상기 제2 상면(110T2)보다 낮게 위치할 수 있다. 예를 들어, 상기 제1 절연층(111)은 상기 제1 상면(110T1)에 대응하는 오목한 부분을 포함할 수 있다.
한편, 상기 제1 절연층(111)에는 제1 전극부(130) 및 제2 전극부(140)가 배치될 수 있다. 그리고, 상기 제1 전극부(130)의 상면(130T) 및 제2 전극부(140)의 상면(140T)은 서로 다른 높이를 가질 수 있다. 예를 들어, 상기 제1 전극부(130)의 상면(130T)과 상기 제2 전극부(140)의 상면(140T)은 단차(H2)를 가질 수 있다. 예를 들어, 상기 제1 전극부(130)의 상면(130T)은 상기 제2 전극부(140)의 상면(140T)보다 상기 단차(H2)만큼 낮게 위치할 수 있다.
또한, 상기 회로 기판의 제2 절연층(112)의 상면도 단차를 가질 수 있다.
예를 들어, 상기 제2 절연층(112)의 상면은 상기 연결 부재(200)와 수직으로 중첩되는 제1 상면(112T1)을 포함할 수 있다. 또한, 상기 제2 절연층(112)의 상면은 상기 연결 부재(200)와 수직으로 중첩되지 않는 제2 상면(112T2)을 포함할 수 있다. 그리고, 상기 제2 절연층(111)의 제1 상면(112T1)과 상기 제2 상면(112T2)은 단차를 가질 수 있다. 예를 들어, 상기 제2 절연층(112)의 제1 상면(112T1)은 상기 제2 상면(112T2)보다 낮게 위치할 수 있다. 예를 들어, 상기 제2 절연층(112)은 상기 제1 상면(112T1)에 대응하는 오목한 부분을 포함할 수 있다.
또한, 상기 제1 돌출 전극(135)과 제2 돌출 전극(145) 각각의 상면은 서로 다른 높이를 가질 수 있다. 예를 들어, 상기 제1 돌출 전극(135)의 상면(135T)은 상기 제2 돌출 전극(145)의 상면(145T)은 단차를 가질 수 있다. 예를 들어, 상기 제1 돌출 전극(135)의 상면(135T)은 상기 제2 돌출 전극(145)의 상면(145T)보다 낮게 위치할 수 있다.
한편, 도 12를 참조하면, 상기 캐비티(C)의 두께는 상기 연결 부재(200)의 두께와 동일할 수 있다. 이를 통해, 상기 제1 절연층(111)의 제2 영역(112R2)의 상면과 상기 연결 부재(200)는 서로 동일 평면 상에 위치할 수 있다.
이에 따라, 상기 제1 절연층(111)의 상면은 전체적으로 평탄할 수 있다.
한편, 상기 제1 절연층(111)에는 제1 전극부(130) 및 제2 전극부(140)가 배치될 수 있다. 그리고, 상기 제1 전극부(130)의 상면(130T) 및 제2 전극부(140)의 상면(140T)도 서로 동일한 높이를 가질 수 있다. 예를 들어, 상기 제1 전극부(130)의 상면(130T)과 상기 제2 전극부(140)의 상면(140T)은 서로 동일 평면 상에 위치할 수 있다.
또한, 상기 회로 기판의 제2 절연층(112)의 상면도 전체적으로 평탄할 수 있다.
또한, 상기 제1 돌출 전극(135)과 제2 돌출 전극(145) 각각의 상면은 서로 동일한 높이를 가질 수 있다.
한편, 상술한 발명의 특징을 갖는 회로회로 기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로회로 기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로회로 기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 회로회로 기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 회로회로 기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로회로 기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 빌드업 절연층;
    상기 빌드업 절연층 내에 매립된 연결 부재; 및
    상기 연결 부재의 일면에 배치된 절연 부재를 포함하고,
    상기 연결 부재는,
    제1 절연층; 및
    상기 제1 절연층 상에 배치된 제2 절연층을 포함하고,
    상기 제1 절연층, 상기 제2 절연층 및 상기 절연 부재는 서로 다른 절연 물질을 포함하고,
    상기 제1 절연층의 측면, 상기 제2 절연층의 측면 및 상기 절연 부재의 측면은 단차를 갖는,
    회로 기판.
  2. 제1항에 있어서,
    상기 연결 부재는 상기 제2 절연층 상에 배치된 제3 절연층을 더 포함하고,
    상기 제3 절연층은 상기 제1 및 제2 절연층 중 적어도 하나와 다른 절연 물질을 포함하며,
    상기 제3 절연층의 측면은 상기 제1 절연층의 측면, 상기 제2 절연층의 측면, 및 상기 절연 부재의 측면과 단차를 갖는,
    회로 기판.
  3. 제1항에 있어서,
    상기 연결 부재의 상기 제1 절연층의 수평 방향의 폭은 상기 제2 절연층의 수평 방향의 폭보다 큰,
    회로 기판.
  4. 제3항에 있어서,
    상기 절연 부재의 수평 방향의 폭은,
    상기 제1 절연층 및 상기 제2 절연층의 각각의 수평 방향의 폭보다 큰,
    회로 기판.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 연결 부재의 상기 제1 절연층은 폴리이미드를 포함하는,
    회로 기판.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 연결 부재의 상기 제2 절연층은, 필러를 포함하는 레진층을 포함하는,
    회로 기판.
  7. 제6항에 있어서,
    상기 빌드업 절연층은 상기 연결 부재의 상기 제2 절연층과 다른 절연 물질을 포함하는,
    회로 기판.
  8. 제6항에 있어서,
    상기 빌드업 절연층은 상기 연결 부재의 상기 제2 절연층과 동일한 절연 물질을 포함하고,
    상기 빌드업 절연층에 구비된 필러의 직경은,
    상기 연결 부재의 상기 제2 절연층에 구비된 필러의 직경과 다른,
    회로 기판.
  9. 제8항에 있어서,
    상기 빌드업 절연층에 구비된 필러의 직경은,
    상기 연결 부재의 상기 제2 절연층에 구비된 필러의 직경보다 큰,
    회로 기판.
  10. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 연결 부재의 최외측단부로부터 최내측단부까지의 수평 거리는 50㎛ 내재 70㎛의 범위를 만족하는,
    회로 기판.
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