WO2024058641A1 - 회로 기판 및 이를 포함하는 반도체 패키지 - Google Patents

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WO2024058641A1
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layer
circuit board
insulating layer
pad
conductive metal
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PCT/KR2023/014085
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김남헌
권나경
이지명
정원석
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엘지이노텍 주식회사
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
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    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components

Definitions

  • the embodiment relates to a semiconductor package, and in particular, to a circuit board having a bonding portion having a uniform height and a semiconductor package including the same.
  • a semiconductor package in which a plurality of semiconductor elements are arranged using a plurality of circuit boards.
  • Such a semiconductor package has a structure in which a plurality of semiconductor devices are connected to each other in the horizontal and/or vertical directions on a circuit board. Accordingly, the semiconductor package has the advantage of efficiently using the mounting area of the semiconductor device and enabling high-speed signal transmission through a short signal transmission path between the semiconductor devices.
  • semiconductor packages applied to products that provide the Internet of Things (IoT), self-driving cars, and high-performance servers have increased the number of semiconductor devices and/or the size of each semiconductor device due to the trend of high integration.
  • IoT Internet of Things
  • high-performance servers have increased the number of semiconductor devices and/or the size of each semiconductor device due to the trend of high integration.
  • the functional parts of devices are divided, the concept is expanding to semiconductor chiplets.
  • the interposer gradually increases the width or width of the circuit pattern from the semiconductor device to the semiconductor package in order to facilitate mutual communication between semiconductor devices and/or semiconductor chiplets, or to interconnect semiconductor devices and semiconductor package substrates. It can function as a redistribution layer. Through this, it is possible to function to facilitate electrical signals between the semiconductor device and the semiconductor package substrate, which has a circuit pattern that is relatively large compared to the circuit pattern of the semiconductor device.
  • the number of I/O terminals provided in semiconductor devices is also increasing. Accordingly, as the width and/or pitch of the I/O terminals provided in the semiconductor device are miniaturized, the electrical energy in which a plurality of connecting members contact each other is increased in the process of connecting the I/O terminals of the semiconductor device through a connecting member such as solder. A short circuit may occur. Therefore, as the density of terminals of semiconductor devices increases, a fine bonding process such as thermal compression bonding (hereinafter referred to as 'TC bonding') can be performed to reduce the amount of bonding members such as solder.
  • 'TC bonding' thermal compression bonding
  • the interposer and/or the semiconductor package substrate may be provided with a bonding portion to improve the degree of matching with the terminal of the semiconductor device.
  • the bonding unit may include a bonding unit that protrudes onto the interposer and/or the semiconductor package substrate, thereby reducing the volume of the coupling member and increasing the degree of matching with the terminal of the semiconductor device.
  • a difference in the current applied during the plating process occurs due to a process deviation in the plating process for forming the above-described bonding part and/or a difference in the horizontal width and/or area of the bottom surface of each of the plurality of bonding parts, which causes Due to this, the speed of the plating process may vary. Accordingly, height discrepancies may occur between the plurality of bonding parts. If there is a height discrepancy between the plurality of bonding parts, the semiconductor device may not be mounted stably, and the reliability of the electrical connection between the semiconductor device and the circuit board may decrease.
  • An embodiment provides a circuit board with improved adhesion between an insulating layer and an electrode portion and a semiconductor package including the same.
  • the embodiment provides a circuit board and a semiconductor package in which a uniform center line average surface roughness (Ra) is provided at the interface between the insulating layer and the electrode portion.
  • Ra center line average surface roughness
  • embodiments provide a circuit board with improved electrical reliability and a semiconductor package including the same.
  • the embodiment provides a circuit board in which the chemical copper plating layer of the electrode portion and the reinforcing member in the insulating layer do not contact each other, and a semiconductor package including the same.
  • the embodiment provides a circuit board with a minimized height difference between a plurality of bonding parts and a semiconductor package including the same.
  • a circuit board includes an insulating layer; a pad portion disposed on the insulating layer; a conductive metal portion disposed on the pad portion; a protective layer disposed on the conductive metal portion; and a bonding portion that penetrates at least a portion of the protective layer and is electrically connected to the conductive metal portion, wherein the pad portion is inclined so as to widen in a horizontal direction along a vertical direction from the upper surface of the pad portion to the lower surface of the insulating layer.
  • the photo includes a first part and a second part extending from the first part and having an inclination different from that of the first part, and the conductive metal part is disposed to cover at least a portion of a side surface of the first part.
  • the bonding portion includes a protrusion disposed on the protective layer, and a penetrating portion extending from the protrusion to penetrate at least a portion of the protective layer and electrically connected to the conductive metal portion.
  • the insulating layer includes a reinforcing member, and at least a portion of a side surface of the first portion of the pad portion does not overlap the reinforcing member of the insulating layer along a horizontal direction.
  • a recess is provided on the upper surface of the insulating layer, and the first portion of the pad portion is disposed within the recess.
  • the conductive metal portion includes a metal material different from the metal material of at least one of the pad portion and the bonding portion.
  • a side surface of the first portion of the pad portion has a curved surface.
  • the penetrating portion does not overlap the curved surface in a vertical direction.
  • the horizontal width of the protrusion is smaller than the width of the second portion of the pad portion.
  • the conductive metal portion includes a contact portion that contacts the upper surface of the first portion of the pad portion, and an extension portion that extends from the contact portion and does not overlap along a vertical direction with the upper surface of the first portion.
  • extension portion overlaps the curved surface in a vertical direction.
  • extension portion is bent from the contact portion toward the upper surface of the insulating layer and overlaps the side surface of the first portion of the pad portion in a horizontal direction.
  • the extension portion includes an upper surface, an inner surface facing the side surface of the first part of the pad portion, an outer surface opposite to the inner surface, and a bottom surface between the inner surface and the outer surface, and The top surface and the outer surface are in contact with the protective layer.
  • the bottom surface of the extension portion does not contact the side surface of the first portion of the pad portion.
  • the bottom surface of the extension portion is in contact with the protective layer.
  • the inner surface of the extension portion contacts the side surface of the first portion of the pad portion.
  • the inner surface of the extension portion contacts the protective layer without contacting the side surface of the first portion of the pad portion.
  • extension portion does not overlap the side surface of the first portion of the pad portion in the horizontal direction.
  • the bottom surface of the extension portion contacts the side surface of the first portion of the pad portion.
  • the width of the penetrating portion is smaller than the horizontal width of the conductive metal portion.
  • the width of the penetrating portion is smaller than the width of the upper surface of the first portion of the pad portion.
  • the vertical length of the penetrating portion is greater than the vertical length of the pad portion.
  • the vertical length of the penetrating portion is smaller than the vertical length of the pad portion.
  • the circuit board further includes a connection circuit pattern portion that overlaps the second portion of the pad portion in a horizontal direction and does not overlap the pad portion in a vertical direction, and the connection circuit pattern portion is a portion of the second portion of the pad portion. does not overlap in the horizontal direction.
  • the insulating layer includes a first layer including a reinforcing member; and a second layer provided on the first layer and not including a reinforcing member, wherein at least a portion of the pad portion overlaps the second layer in a horizontal direction.
  • a recess is provided on the upper surface of the insulating layer, and each of the first and second parts of the pad portion is disposed within the recess.
  • the conductive metal portion includes a first region disposed on the pad portion and a second region extending from the first region between the side surface of the first portion of the pad portion and the inner wall of the recess.
  • the second area of the conductive metal portion horizontally overlaps at least a portion of each of the first layer, the second layer, and the pad portion.
  • the recess includes: a first part provided in the first layer of the insulating layer; and a second part provided on the second layer of the insulating layer and connected to the first part.
  • the top surface of the pad portion is located lower than the top surface of the second layer of the insulating layer.
  • a side surface of the first portion of the pad portion overlaps the recess and the inner wall in a horizontal direction and is spaced apart from the inner wall of the recess.
  • a side surface of the second portion of the pad portion contacts the inner wall of the recess.
  • the conductive metal portion is provided between the side surface of the first portion of the pad portion and the inner wall of the recess.
  • the conductive metal portion includes a portion that protrudes onto the second layer of the insulating layer, and at least a portion of the protruding portion of the conductive metal portion contacts an upper surface of the second layer of the insulating layer.
  • the reinforcing member is a filler provided in an organic resin
  • the second layer of the insulating layer is a pure resin layer containing no filler.
  • a first surface roughness is provided to the upper surface of the second layer of the insulating layer, and a second surface roughness different from the first surface roughness is provided to the interface between the first layer and the second layer of the insulating layer. do.
  • the interface is given a second surface roughness corresponding to the particle size of the filler provided in the first layer of the insulating layer.
  • the first surface roughness is a center line average surface roughness (Ra) in the range of 0.2 ⁇ m to 1.5 ⁇ m.
  • the inner wall of the recess has a third surface roughness that is smaller than the first surface roughness.
  • the deviation of the center line average surface roughness of each line on the upper surface of the second layer of the insulating layer is smaller than the deviation of the average surface roughness of the center line of each line at the interface between the first layer and the second layer.
  • the first layer of the insulating layer is provided with fillers of different particle sizes, and the center line average surface roughness of the upper surface of the second layer is smaller than the average value of the particle sizes of the fillers.
  • the circuit board of the embodiment can minimize the height difference between the plurality of bonding parts connected to the coupling member.
  • the circuit board of the embodiment may include a pad portion.
  • the pad portion may include a first part embedded in the insulating layer and a second part provided on the first part and protruding onto the insulating layer.
  • the circuit board may include a first portion of the plurality of pad portions and a connection circuit pattern portion corresponding to a trace that overlaps in the horizontal direction.
  • the second part of the pad part may be a seed layer for forming the first part of the pad part and the connection circuit pattern part by electroplating.
  • the copper foil layer used as a seed layer is completely removed. Accordingly, the thickness of the bonding portion provided on the pad portion of the existing circuit board may increase. As a result, in the existing circuit board, there may be a difference in height between a plurality of bonding parts spaced apart from each other in the horizontal direction. Therefore, when combining a semiconductor device on a bonding portion, the semiconductor device may not be stably placed on the bonding portion of the existing circuit board due to the height difference between the plurality of bonding portions, but may be combined in a tilted state in a specific direction. .
  • the embodiment may not remove a portion of the area where the bonding portion is to be placed among the copper foil layers used as the seed layer, and through this, the pad portion may be provided with a second portion that is a portion of the copper foil layer that was not removed as described above.
  • the upper surface of the second pad portion may refer to the upper surface of the copper foil layer that is first disposed on the carrier member during the substrate manufacturing process. Accordingly, the upper surface of the second portion of the pad portion may be flat. Furthermore, the upper surfaces of the second portions of the plurality of pad portions may be positioned on the same plane. Accordingly, the embodiment can form a plurality of bonding parts with uniform thickness and/or height by disposing the bonding part on the second part of the pad part.
  • the embodiment may reduce the thickness of the bonding portion by the thickness of the second portion of the pad portion. Accordingly, the embodiment can solve the problem that the thickness difference between a plurality of bonding parts increases in proportion to the thickness of the bonding parts. By this, the embodiment can minimize the height difference between the plurality of bonding parts. Accordingly, the embodiment can stably arrange semiconductor devices on a plurality of bonding parts. Furthermore, the embodiment may increase the thickness of the bonding portion by the thickness of the second portion of the pad portion compared to the thickness of the existing bonding portion. Furthermore, in the embodiment, by forming the bonding part using a pad part with a uniform height, the thickness difference between the plurality of bonding parts can be minimized even if the thickness of the bonding part is increased.
  • the embodiment can secure the height of the bonding portion where semiconductor devices can be stably coupled, and thus improve the overall physical and/or electrical characteristics of the semiconductor package. Accordingly, the operation of semiconductor devices can be performed smoothly, and further, the operation of servers and electronic products can be performed smoothly.
  • the bonding portion may include a penetrating portion penetrating at least a portion of the protective layer from the upper surface of the protective layer, and a bonding portion disposed on the penetrating portion and protruding onto the protective layer.
  • the second portion of the pad portion may include a side surface having a curvature.
  • the penetrating portion of the bonding portion may overlap the curvature of the pad portion in a vertical direction. Accordingly, in the embodiment, when forming the penetration part of the bonding part, the penetration part may be disposed to be biased to one side on the pad part. Through this, the embodiment can increase the gap between a plurality of adjacent penetrating parts, and further between a plurality of bonding parts adjacent to each other. In an embodiment, by increasing the distance between bonding parts, the amount of coupling members disposed on the bonding parts can be increased, and thus the bonding strength between the semiconductor device and the substrate can be improved.
  • the conductive metal portion of the bonding portion may include a contact portion that overlaps in a perpendicular direction with the upper surface of the pad portion, and an extension portion that overlaps in a perpendicular direction with the side surface of the pad portion having a curvature.
  • the extension portion may be bent from the contact portion in a bending direction corresponding to the curvature of the side surface of the pad portion.
  • the inner surface of the extension portion of the conductive metal portion may not be in contact with the side surface of the pad portion.
  • a certain separation space can be provided between the side surface of the pad part and the inner surface of the extension part.
  • the protective layer may be provided to fill the space.
  • the separation space can function as an anchor that improves the bonding force with the protective layer.
  • the embodiment can improve the adhesion between the insulating layer and the protective layer and the adhesion between the protective layer and the bonding portion.
  • the insulating layer in another embodiment may include a first layer including a reinforcing member and a second layer on the first layer.
  • the first layer of the insulating layer may include a reinforcing member such as a filler, and the second layer may not include a reinforcing member and may be, for example, a pure resin layer.
  • the embodiment can improve the electrical characteristics of the electrode portion while ensuring adhesion between the insulating layer and the circuit layer.
  • the insulating layer of the comparative example includes only a first layer provided with reinforcing members as a whole, and accordingly, a problem occurs in which the reinforcing members provided in the first layer contact the circuit layer.
  • the circuit layer When the circuit layer is in contact with the filler, adhesion may decrease at the contact portion, and the transmission loss of the signal transmitted through the circuit layer may increase due to the physical properties of the reinforcing member, thereby deteriorating electrical characteristics. Additionally, if the content of the reinforcing member provided in the insulating layer is reduced to solve this problem, the rigidity of the circuit board may be reduced. If the rigidity of the circuit board decreases, a reliability problem may occur in which the circuit board bends significantly in a specific direction.
  • the embodiment allows the insulating layer to be divided into a first layer and a second layer, thereby ensuring adhesion between the electrode portion and the insulating layer and improving the electrical characteristics of the electrode portion.
  • the first layer of the insulating layer may be composed of an organic material containing reinforcing elements. Through this, the first layer can secure the rigidity of the insulating layer and enable stable placement of the electrode portion on the insulating layer.
  • the second layer of insulating layer may be provided on the first layer of insulating layer.
  • the second layer of the insulating layer may not include a reinforcing member, and the electrode portion may be disposed on the second layer of the insulating layer.
  • the electrode portion may be in contact with the second layer of the insulating layer.
  • the second layer of the insulating layer may not be provided with a reinforcing member, and as a result, the electrode portion may not be in contact with the reinforcing member. Therefore, the embodiment can improve the adhesion between the electrode portion and the insulating layer. Furthermore, the embodiment can improve the electrical characteristics of the electrode portion.
  • the electrode portion of the embodiment includes a lower wiring electrode, and the lower wiring electrode may include a first metal layer of the chemical copper plating layer.
  • the insulating layer includes a third layer below the first layer, and the third layer of the insulating layer may not include a reinforcing member.
  • a certain level of center line average surface roughness (Ra) may be provided to the lower surface of the third layer. Accordingly, the embodiment can improve the adhesion between the first metal layer and the insulating layer of the lower wiring electrode.
  • the first metal layer of the embodiment does not contact the first layer of the insulating layer. That is, the first metal layer does not contact the reinforcing member provided in the first layer of the insulating layer.
  • the embodiment can solve the problem that the adhesion between the first metal layer and the insulating layer is reduced by the reinforcing member. Furthermore, the embodiment can prevent the transmission loss of a signal flowing through the first metal layer from increasing by the reinforcing member. Through this, the embodiment can improve the physical reliability and electrical reliability of the circuit board.
  • the insulating layer includes a first layer and a second layer, so that uniform surface roughness can be provided to the upper surface of the second layer.
  • the embodiment can ensure that the conductive metal portion and/or the bonding portion have a uniform thickness.
  • the conductive metal portion and/or the bonding portion are disposed on the second layer of the insulating layer provided with uniform surface roughness, so that the conductive metal portion and/or the bonding portion spaced apart from each other in the horizontal direction have a uniform thickness. You can have it.
  • the embodiment can ensure that the semiconductor device is stably coupled to the conductive metal portion and/or the bonding portion. Accordingly, the embodiment can improve the operating characteristics of semiconductor devices and products containing them.
  • FIG. 1A is a cross-sectional view showing a semiconductor package according to a first embodiment.
  • 1B is a cross-sectional view showing a semiconductor package according to a second embodiment.
  • Figure 1C is a cross-sectional view showing a semiconductor package according to a third embodiment.
  • Figure 1D is a cross-sectional view showing a semiconductor package according to a fourth embodiment.
  • Figure 1e is a cross-sectional view showing a semiconductor package according to a fifth embodiment.
  • Figure 1f is a cross-sectional view showing a semiconductor package according to a sixth embodiment.
  • Figure 1g is a cross-sectional view showing a semiconductor package according to a seventh embodiment.
  • Figure 2 is a cross-sectional view showing a circuit board according to the first embodiment.
  • FIG. 3 is a plan view of the first electrode provided on the uppermost side of the first insulating layer of FIG. 2.
  • Figures 4 and 5 are enlarged views of a portion of the circuit board provided in Figure 2.
  • FIG. 6 is an enlarged view showing a first modified example of the circuit board of FIG. 2.
  • FIG. 7 is an enlarged view showing a second modified example of the circuit board of FIG. 2.
  • FIG. 8 is an enlarged view showing a third modified example of the circuit board of FIG. 2.
  • FIG. 9 is an enlarged view showing a fourth modified example of the circuit board of FIG. 2.
  • FIG. 10 is an enlarged view showing a fifth modified example of the circuit board of FIG. 2.
  • FIG. 11 is an enlarged view showing a sixth modified example of the circuit board of FIG. 2.
  • Figures 12 to 23 are cross-sectional views showing the manufacturing method of the circuit board shown in Figure 2 in process order.
  • Figure 24 is a cross-sectional view showing a circuit board according to the second embodiment.
  • FIG. 25 is an optical microscope photograph showing the interface of an insulating layer provided on the circuit board of the embodiment of FIG. 24.
  • FIG. 26 is a cross-sectional view showing a state before the conductive metal portion is disposed in one region of FIG. 24.
  • FIG. 27 is a view showing a state after the conductive metal portion in FIG. 26 is disposed.
  • FIG. 28 is a diagram showing the detailed layer structure of the lower wiring electrode in the circuit board of FIG. 24.
  • Figure 29 is a cross-sectional view showing a circuit board according to the third embodiment.
  • Figure 30 is a cross-sectional view showing a circuit board according to the fourth embodiment.
  • Figure 31 is a cross-sectional view showing a circuit board according to the fifth embodiment.
  • the technical idea of the present invention is not limited to some of the described embodiments, but may be implemented in various different forms, and as long as it is within the scope of the technical idea of the present invention, one or more of the components may be optionally used between the embodiments. It can be used by combining and replacing.
  • top or bottom refers not only to cases where two components are in direct contact with each other, but also to one component. This also includes cases where another component described above is formed or placed between two components.
  • top (above) or bottom (bottom) it may include not only the upward direction but also the downward direction based on one component.
  • the electronic device includes a main board (not shown).
  • the main board may be physically and/or electrically connected to various components.
  • the main board may be connected to the semiconductor package of the embodiment.
  • Various semiconductor devices can be mounted on a semiconductor package.
  • Semiconductor devices may include active devices and/or passive devices. Active devices may be semiconductor chips in the form of integrated circuits (ICs) in which hundreds to millions of devices are integrated into one chip.
  • Semiconductor devices may be logic chips, memory chips, etc.
  • the logic chip may be a central processor (CPU), a graphics processor (GPU), or the like.
  • the logic chip is an application processor (AP) chip that includes at least one of a central processor (CPU), graphics processor (GPU), digital signal processor, cryptographic processor, microprocessor, microcontroller, or an analog-digital chip. It could be a converter, an application-specific IC (ASIC), or a set of chips containing a specific combination of the ones listed so far.
  • AP application processor
  • the memory chip may be a stack memory such as HBM. Additionally, the memory chip may include memory chips such as volatile memory (eg, DRAM), non-volatile memory (eg, ROM), and flash memory.
  • volatile memory eg, DRAM
  • non-volatile memory eg, ROM
  • flash memory e.g., NAND
  • Chip Scale Package (CSP), Flip Chip-Chip Scale Package (FC-CSP), Flip Chip Ball Grid Array (FC-BGA), Package On Package (POP), and SIP ( System In Package), but is not limited to this.
  • CSP Chip Scale Package
  • FC-CSP Flip Chip-Chip Scale Package
  • FC-BGA Flip Chip Ball Grid Array
  • POP Package On Package
  • SIP System In Package
  • electronic devices include smart phones, personal digital assistants, digital video cameras, digital still cameras, vehicles, high-performance servers, and network systems.
  • computer monitor, tablet, laptop, netbook, television, video game, smart watch, automotive, etc. You can. However, it is not limited to this, and of course, it can be any other electronic device that processes data.
  • the semiconductor package of the embodiment may have various package structures including a circuit board, which will be described later.
  • FIG. 1A is a cross-sectional view showing a semiconductor package according to a first embodiment
  • FIG. 1B is a cross-sectional view showing a semiconductor package according to a second embodiment
  • FIG. 1C is a cross-sectional view showing a semiconductor package according to a third embodiment
  • FIG. 1D is a cross-sectional view showing a semiconductor package according to a fourth embodiment
  • FIG. 1E is a cross-sectional view showing a semiconductor package according to a fifth embodiment
  • FIG. 1F is a cross-sectional view showing a semiconductor package according to a sixth embodiment
  • FIG. 1G is a cross-sectional view showing a semiconductor package according to a sixth embodiment.
  • This is a cross-sectional view showing a semiconductor package according to Example 7.
  • the semiconductor package of the first embodiment may include a first circuit board 10, a second circuit board 20, and a semiconductor device 30.
  • the first circuit board 10 may refer to a semiconductor package substrate.
  • the first circuit board 10 may provide a space where at least one external circuit board is coupled.
  • the external circuit board may refer to a second circuit board 20 coupled to the first circuit board 10.
  • the external circuit board may refer to a main board included in an electronic device coupled to the lower part of the first circuit board 10.
  • the first circuit board 10 may provide a space in which at least one semiconductor device is mounted.
  • the first circuit board 10 may include at least one insulating layer, a circuit pattern layer disposed on the at least one insulating layer, and a through electrode penetrating the at least one insulating layer.
  • a second circuit board 20 may be placed on the first circuit board 10 .
  • the second circuit board 20 may be an interposer.
  • the second circuit board 20 may provide a space in which at least one semiconductor device is mounted.
  • the second circuit board 20 may be connected to at least one semiconductor device 30.
  • the second circuit board 20 may provide a space where the first semiconductor device 31 and the second semiconductor device 32 are mounted.
  • the second circuit board 20 electrically connects the first semiconductor element 31 and the second semiconductor element 32, and connects the first and second semiconductor elements 31 and 32 and the first circuit board 10. can be electrically connected. That is, the second circuit board 20 can function as a horizontal connection between a plurality of semiconductor devices and a vertical connection between the semiconductor devices and the package circuit board.
  • FIG. 1A two semiconductor devices 31 and 32 are shown disposed on the second circuit board 20, but the present invention is not limited thereto.
  • one semiconductor device may be disposed on the second circuit board 20, and alternatively, three or more semiconductor devices may be disposed on the second circuit board 20.
  • the second circuit board 20 may be disposed between at least one semiconductor device 30 and the first circuit board 10 .
  • the second circuit board 20 may be an active interposer that functions as a semiconductor device.
  • the semiconductor package of the embodiment may have a vertical stack structure on the first circuit board 10 and function as a plurality of logic chips. Being able to have the functions of a logic chip may mean having the functions of an active element and a passive element. In the case of active devices, unlike passive devices, the current and voltage characteristics may not be linear, and in the case of active interposers, they may have the function of active devices.
  • the active interposer may function as a corresponding logic chip and perform a signal transmission function between the first circuit board 10 and a second logic chip disposed on top of the active interposer.
  • the second circuit board 20 may be a passive interposer.
  • the second circuit board 20 may function as a signal relay between the semiconductor element 30 and the first circuit board 10, and may have passive element functions such as a resistor, capacitor, and inductor.
  • the number of terminals of the semiconductor device 30 is gradually increasing due to 5G, Internet of Things (IOT), increased image quality, increased communication speed, etc. That is, the number of terminals provided in the semiconductor device 30 increases, and as a result, the width of the terminal or the gap between a plurality of terminals is reduced.
  • the first circuit board 10 is connected to the main board of the electronic device.
  • the second circuit board 20 is placed on the first circuit board 10 and the semiconductor device 30. Additionally, the second circuit board 20 may include electrodes having a fine width and spacing corresponding to the terminals of the semiconductor device 30 .
  • the semiconductor package includes a first coupling member 41 disposed between the first circuit board 10 and the second circuit board 20.
  • the first coupling member 41 couples the second circuit board 20 to the first circuit board 10 and electrically connects them.
  • the semiconductor package may include a second coupling member 42 disposed between the second circuit board 20 and the semiconductor device 30.
  • the second coupling member 42 may couple the semiconductor elements 30 to the second circuit board 20 and electrically connect them.
  • the semiconductor package includes a third coupling member 43 disposed on the lower surface of the first circuit board 10.
  • the third coupling member 43 can couple the first circuit board 10 to the main board and electrically connect them.
  • the first coupling member 41, the second coupling member 42, and the third coupling member 43 are connected between a plurality of components using at least one bonding method among wire bonding, solder bonding, and direct metal-to-metal bonding. can be electrically connected. That is, because the first coupling member 41, the second coupling member 42, and the third coupling member 43 have the function of electrically connecting a plurality of components, when direct bonding between metals is used, the semiconductor package It can be understood as a part that is electrically connected, rather than solder or wire.
  • the wire bonding method may mean electrically connecting a plurality of components using conductors such as gold (Au). Additionally, the solder bonding method can electrically connect a plurality of components using a material containing at least one of Sn, Ag, and Cu.
  • the direct bonding method between metals may mean recrystallization by applying heat and pressure between a plurality of components without the absence of solder, wire, conductive adhesive, etc., thereby directly bonding the plurality of components. .
  • the direct bonding method between metals may mean a bonding method using the second coupling member 42. In this case, the second coupling member 42 may refer to a metal layer formed between a plurality of components through recrystallization.
  • first coupling member 41, the second coupling member 42, and the third coupling member 43 may couple a plurality of components to each other using a TC (Thermal Compression) bonding method.
  • TC bonding may refer to a method of directly bonding a plurality of components by applying heat and pressure to the first coupling member 41, the second coupling member 42, and the third coupling member 43.
  • a bonding portion may be disposed.
  • the bonding portion may protrude outward from the first circuit board 10 or the second circuit board 20 .
  • the bonding portion may be referred to as a bump, post, or pillar.
  • the bonding unit may refer to an electrode on which a second coupling member 42 for coupling to the semiconductor device 30 is disposed among the electrodes of the second circuit board 20 . That is, as the pitch of the terminals of the semiconductor device 30 becomes finer, a conductive adhesive such as solder may cause a short circuit between the plurality of second coupling members 42 respectively connected to the plurality of terminals of the semiconductor device 30.
  • thermal compression bonding may be performed to reduce the volume of the second coupling member 42, and the intermetallic compound (
  • a bonding portion is included in the electrode of the second circuit board 20 on which the second coupling member 42 is disposed.
  • the semiconductor package of the second embodiment may be different from the semiconductor package of the first embodiment in that the connection member 21 is disposed on the second circuit board 20.
  • the connecting member 21 is not limited to this and can also connect semiconductor devices with other functions, such as semiconductor devices and memories.
  • the connecting member 21 may include a redistribution layer.
  • the connection member 21 may function to electrically connect a plurality of semiconductor devices to each other horizontally.
  • the connection member 21 may include a redistribution layer. Since the semiconductor package and the semiconductor device have a large difference in the width or width of the circuit pattern, a buffering role of the circuit pattern for electrical connection is required.
  • the buffering role may mean having an intermediate size between the width or width of the circuit pattern of the semiconductor package and the width or width of the circuit pattern of the semiconductor device, and the redistribution layer includes a buffering function. can do.
  • the connecting member 21 may include a silicon material and may include a silicon circuit board and a redistribution layer disposed on the silicon circuit board.
  • the connecting member 21 may include an organic material.
  • the connecting member 21 includes an organic circuit board containing an organic material instead of a silicon circuit board.
  • the connecting member 21 may be embedded in the second circuit board 20, but is not limited thereto.
  • the connecting member 21 may be disposed on the second circuit board 20 to have a protruding structure.
  • the second circuit board 20 may include a cavity, and the connecting member 21 may be disposed within the cavity of the second circuit board 20 .
  • the connecting member 21 may horizontally connect a plurality of semiconductor devices disposed on the second circuit board 20 .
  • the semiconductor package of the third embodiment may include a second circuit board 20 and a semiconductor device 30. At this time, the semiconductor package of the third embodiment has a structure in which the first circuit board 10 is removed compared to the semiconductor package of the second embodiment.
  • the second circuit board 20 of the third embodiment can function as an interposer and as a package circuit board.
  • the first coupling member 41 disposed on the lower surface of the second circuit board 20 may couple the second circuit board 20 to the main board of the electronic device.
  • the semiconductor package of the fourth embodiment may include a first circuit board 10 and a semiconductor device 30.
  • the semiconductor package of the fourth embodiment has a structure in which the second circuit board 20 is removed compared to the semiconductor package of the second embodiment.
  • the first circuit board 10 of the fourth embodiment may function as a package circuit board and connect the semiconductor device 30 and the main board.
  • the first circuit board 10 may include a connecting member 11 for connecting a plurality of semiconductor devices.
  • the connecting member 11 may be a silicon bridge or an organic bridge that connects a plurality of semiconductor devices.
  • the semiconductor package of the fifth embodiment further includes a third semiconductor element 1330 compared to the semiconductor package of the fourth embodiment.
  • a fourth coupling member 44 may be disposed on the lower surface of the first circuit board 10 . Additionally, a third semiconductor element 33 may be disposed on the fourth coupling member 44 . That is, the semiconductor package of the fifth embodiment may have a structure in which semiconductor devices are mounted on the upper and lower sides, respectively.
  • the third semiconductor element 33 may have a structure disposed on the lower surface of the second circuit board 20 in the semiconductor package of FIG. 1C.
  • the semiconductor package of the sixth embodiment includes a first circuit board 10.
  • a first semiconductor device 31 may be disposed on the first circuit board 10 .
  • a first coupling member 41 may be disposed between the first circuit board 10 and the first semiconductor element 31.
  • the first circuit board 10 may include a conductive coupling portion 45.
  • the conductive coupling portion 45 may protrude further from the first circuit board 10 toward the second semiconductor device 32 .
  • the conductive coupling portion 45 may be referred to as a bump or, alternatively, may be referred to as a post.
  • the conductive coupling portion 45 may be disposed with a protruding structure on the electrode disposed on the uppermost side of the first circuit board 10 .
  • a second semiconductor element 32 may be disposed on the conductive coupling portion 45. At this time, the second semiconductor element 32 may be connected to the first circuit board 10 through the conductive coupling portion 45. Additionally, a second coupling member 42 may be disposed on the first semiconductor device 31 and the second semiconductor device 32 .
  • the second semiconductor device 32 may be electrically connected to the first semiconductor device 31 through the second coupling member 42 .
  • the second semiconductor device 32 may be connected to the first circuit board 10 through the conductive coupling portion 45 and may also be connected to the first semiconductor device 31 through the second coupling member 42 .
  • the second semiconductor element 32 may receive a power signal and/or power through the conductive coupling portion 45. Additionally, the second semiconductor device 32 may exchange communication signals with the first semiconductor device 31 through the second coupling member 42 .
  • the semiconductor package of the sixth embodiment provides sufficient power for driving the second semiconductor device 32 by providing a power signal and/or power to the second semiconductor device 32 through the conductive coupling portion 45. Smooth control of power operation is possible.
  • the embodiment can improve the driving characteristics of the second semiconductor device 32. That is, the embodiment can solve the problem of insufficient power provided to the second semiconductor device 32. Furthermore, the embodiment allows at least one of the power signal, power, and communication signal of the second semiconductor device 32 to be provided through different paths through the conductive coupling portion 45 and the second coupling member 42. Through this, the embodiment can solve the problem of loss of communication signals caused by power signals. For example, embodiments may minimize mutual interference between power signals and communication signals.
  • the second semiconductor device 32 in the sixth embodiment may have a POP (Package On Package) structure in which a plurality of package circuit boards are stacked and may be disposed on the first circuit board 10.
  • the second semiconductor device 32 may be a memory package including a memory chip. And the memory package can be coupled to the conductive coupling portion 45. At this time, the memory package may not be connected to the first semiconductor device 31.
  • the semiconductor package in the sixth embodiment may include a molding member 46.
  • the molding member 46 may be disposed between the first circuit board 10 and the second semiconductor device 32 .
  • the molding member 46 may mold the first coupling member 41, the second coupling member 42, the first semiconductor element 31, and the conductive coupling portion 45.
  • the semiconductor package of the seventh embodiment includes a first circuit board 10, a first coupling member 41, a first coupling member 41, a semiconductor device 30, and a third coupling member 43. may include.
  • the semiconductor package of the seventh embodiment differs from the semiconductor package of the fourth embodiment in that the connecting member 11 is removed and the first circuit board 10 includes a plurality of circuit board layers.
  • the first circuit board 10 may include a plurality of circuit board layers.
  • the first circuit board 10 may include a first circuit board layer 10A corresponding to the package circuit board and a second circuit board layer 10B corresponding to the connecting member.
  • the semiconductor package of the seventh embodiment includes a first circuit board layer 10A and a first circuit board layer 10A in which the first circuit board (package circuit board 10) and the second circuit board (interposer 20) shown in FIG. 1A are integrally formed. It may include two circuit board layers (10B).
  • the material of the insulating layer of the second circuit board layer 10B may be different from the material of the insulating layer of the first circuit board layer 10A.
  • the material of the insulating layer of the second circuit board layer 10B may include a photocurable material.
  • the second circuit board layer 10B may be a photo imageable dielectric (PID).
  • the electrode can be miniaturized.
  • an insulating layer of a photo-curable material is sequentially stacked on the first circuit board layer 10A, and a micronized electrode is formed on the insulating layer of the photo-curable material, thereby forming a second circuit board layer.
  • the second circuit board 10B may include a redistribution layer function including miniaturized electrodes and may include a function of horizontally connecting a plurality of semiconductor devices 31 and 32.
  • FIG. 2 is a cross-sectional view showing a circuit board according to the first embodiment
  • FIG. 3 is a plan view of the first electrode provided on the uppermost side of the insulating layer in FIG. 2
  • FIGS. 4 and 5 are circuit boards provided in FIG. 2.
  • FIG. 6 is an enlarged view showing a first modified example of the circuit board of FIG. 2
  • FIG. 7 is an enlarged view showing a second modified example of the circuit board of FIG. 2
  • FIG. 8 is an enlarged view showing a third modified example of the circuit board of FIG. 2
  • FIG. 9 is an enlarged view showing a fourth modified example of the circuit board of FIG. 2
  • FIG. 10 is an enlarged view showing a fifth modified example of the circuit board of FIG. 2.
  • FIG. 11 is an enlarged view showing a sixth modified example of the circuit board of FIG. 2.
  • the circuit board 100 may include an insulating substrate 110 .
  • the insulating substrate 110 may refer to a layer including an insulating material among the components of the circuit board 100, for example, the insulating layer 111, the first protective layer 112, and the second protective layer. It may include a layer 113.
  • the insulating layer 111 may be provided for interlayer insulation between the wiring electrode 120 and the via electrode 130.
  • the first protective layer 112 may be a compensation part protective layer disposed on the insulating layer 111, and the second protective layer 112 may be a lower protective layer disposed under the insulating layer 111.
  • the first protective layer 112 and the second protective layer 113 may include a material different from the insulating layer 111 and, for example, may include solder resist.
  • the insulating layer 111 may have a structure in which a plurality of layers are stacked along the vertical direction.
  • the circuit board 100 may have a two-layer structure based on the number of layers of the insulating layer 111, but is not limited to this.
  • the circuit board 100 in one embodiment may have less than two layers based on the number of layers of the insulating layer 111.
  • the circuit board 100 in another embodiment may have three or more layers based on the number of layers of the insulating layer 111.
  • the circuit board 100 of the embodiment may have 5 or more layers, 7 or more layers, or 9 or more layers based on the number of layers of the insulating layer 111.
  • the plurality of insulating layers 111 may include the same insulating material, but are not limited thereto.
  • at least one of the plurality of insulating layers 111 may include an insulating material different from at least the other one.
  • the insulating layer 111 is disposed for vertical insulation between wiring electrodes, which will be described later.
  • a thermosetting insulating material containing an inorganic filler in a resin may be used as the insulating layer 111, and for example, Ajinomoto's Ajinomoto Build-up Film (ABF) may be used.
  • ABSF Ajinomoto's Ajinomoto Build-up Film
  • the embodiment is not limited to this, and a photo-curable insulating material (Photo Imageable Dielectric, PID) may be used to form a fine pattern.
  • a first protective layer 112 may be disposed on the upper surface of the insulating layer 111, and a second protective layer 113 may be disposed on the lower surface of the insulating layer 111.
  • the first protective layer 112 may protect the upper surface of the wiring electrode 120 and/or the insulating layer 111, which will be described later, from external moisture or contaminants. Additionally, when a semiconductor device is disposed on the circuit board 100 using a material such as solder, the first protective layer 112 functions to prevent short circuits between solders due to low wettability with the solder.
  • the first protective layer 112 may be made of a photo-curable insulating material, and for example, solder resist may be used. However, the embodiment is not limited to this, and the first protective layer 112 may include a thermosetting insulating material that is the same insulating material as the insulating layer 111.
  • the first protective layer 112 may be made of the same insulating material as the insulating layer 111, and may be provided as Ajinomoto Build-up Film (ABF), for example.
  • ABSF Ajinomoto Build-up Film
  • the circuit board 100 may include an electrode portion 150.
  • the electrode unit 150 may be disposed on the insulating substrate 110 .
  • the electrode unit 150 may penetrate the insulating substrate 110.
  • a portion of the electrode portion 150 may be disposed within the insulating substrate 110, and at least a remaining portion may protrude above or below the surface of the insulating substrate 110.
  • the electrode unit 150 may include a plurality of electrodes depending on location or function.
  • the electrode unit 150 may include a wire electrode 120 and a via electrode 130.
  • the wiring electrode 120 may be disposed on the surface of the insulating layer 111.
  • the wiring electrode 120 may be disposed on the upper and/or lower surface of the insulating layer 111.
  • the wiring electrode 120 when the insulating layer 111 includes a first insulating layer and a second insulating layer, the wiring electrode 120 includes the first wiring layers disposed on the upper surface of the first insulating layer, the first insulating layer, and It may include second wiring layers provided between the second insulating layers and third wiring layers disposed on the lower surface of the second insulating layer.
  • the via electrode 130 may connect the wiring electrodes 120 disposed on different layers along the vertical direction of the circuit board 100 .
  • the via electrodes 130 may be spaced apart from each other along the vertical direction and may be respectively disposed in the insulating layer 111 having a three-layer structure.
  • One of the plurality of wiring electrodes 120 disposed on different layers may have an embedded trace substrate (ETS) structure.
  • the wiring electrode 120 disposed on the uppermost side of the circuit board 100 may have an ETS structure.
  • the fact that the wire electrode 120 has an ETS structure may mean that at least a portion of the wire electrode 120 disposed on the uppermost side is buried in the insulating layer 111. That is, the buried structure may mean that at least a portion of the wiring electrode 120 overlaps the insulating layer 111 in the horizontal direction.
  • the buried structure may mean that the lower surface and/or the upper surface of the wiring electrode 120 are located closer to the lower surface of the insulating layer 111 than the upper surface of the insulating layer 111.
  • the buried structure means that the lower surface and/or the upper surface of the wiring electrode 120 are located closer to the lower surface of the second protective layer 113 located below the insulating layer 111 than the upper surface of the insulating layer 111. It can mean.
  • the ETS structure is advantageous for miniaturization compared to wiring electrodes with a general protruding structure. Accordingly, the embodiment allows the formation of wiring electrodes corresponding to the size and pitch of terminals provided in the semiconductor device. Through this, the embodiment can improve circuit integration. Furthermore, the embodiment can minimize the transmission distance of a signal transmitted through a semiconductor device, thereby minimizing signal transmission loss. especially,
  • the wiring electrode 120 may include a pad portion 120P and a connection circuit pattern portion 120T depending on location and/or function.
  • the pad portion 120P may refer to a wiring electrode that vertically overlaps the bonding portion 140 among the wiring electrodes 120 disposed on the uppermost side of the circuit board 100.
  • the pad portion 120P may refer to a wiring electrode that directly contacts the bonding portion 140.
  • connection circuit pattern portion 120T may refer to the remaining electrodes of the wiring electrodes 120 excluding the pad portion 120P.
  • the connection circuit pattern portion 120T may refer to an electrode that electrically connects the plurality of pad portions 120P.
  • connection circuit pattern portion 120T may refer to a trace connecting a plurality of pad portions 120P.
  • the pad portion 120P may be divided into a plurality of parts.
  • the pad portion 120P may include a first portion 121 that overlaps the connection circuit pattern portion 120T in the horizontal direction.
  • the first part 121 of the pad part 120P may be buried in the insulating layer 111.
  • the side surface of the first part 121 of the pad part 120P may be covered with an insulating layer 111.
  • the pad portion 120P may include a second portion 122 provided on the first portion 121.
  • the second portion 122 of the pad portion 120P may refer to a portion disposed on the insulating layer 111 among the entire area of the pad portion 120P.
  • the first part 121 and the second part 122 of the pad part 120P may be formed through a plurality of separate processes.
  • the second part 122 of the pad part 120P may be a copper foil layer.
  • the second part 122 of the pad part 120P may be a seed layer for electroplating the first part 121 of the pad part 120P and the connection circuit pattern part 120T. That is, the first portion 121 of the pad portion 120P and the connection circuit pattern portion 120T may be an electrolytic plating layer formed by electrolytically plating the second portion 122 of the pad portion 120P as a seed layer.
  • the copper foil layer used as a seed layer in the existing circuit board is completely removed. Accordingly, the thickness of the bonding portion provided on the electrode of the existing circuit board may increase. As a result, in the existing circuit board, there may be a difference in height between a plurality of bonding parts spaced apart from each other in the horizontal direction. Therefore, when combining a semiconductor device on a bonding portion, the semiconductor device may not be stably placed on the bonding portion of the existing circuit board due to a height difference in the bonding portion, but may be combined in a state that is tilted in a specific direction.
  • the embodiment may not remove a portion of the area where the bonding portion 140 is to be placed among the copper foil layer used as the seed layer.
  • the portion of the copper foil layer described above that is not removed may constitute the second portion 122 of the pad portion 120P.
  • the top surface of the second part 122 of the pad portion 120P may refer to the top surface of the copper foil layer that is first disposed on the carrier member during the substrate manufacturing process. Accordingly, the upper surface of the second part 122 of the pad part 120P may be flat. Furthermore, the upper surfaces of the second parts 122 of the plurality of pad parts 120P may be positioned on the same plane.
  • a plurality of bonding portions 140 can be formed with a uniform thickness. Furthermore, the embodiment may reduce the thickness of the bonding portion 140 by the thickness of the second portion 122 of the pad portion 120P. Accordingly, the embodiment can solve the problem of the thickness deviation increasing in proportion to the thickness of the bonding portion 140. By this, the embodiment can minimize the height difference between the plurality of bonding parts 140. Accordingly, the embodiment can stably place semiconductor devices on the plurality of bonding parts 140. Furthermore, the embodiment may increase the thickness of the bonding portion 140 by an amount equal to the thickness of the second portion 122 of the pad portion 120P compared to the thickness of the existing bonding portion.
  • the embodiment can secure the height of the bonding portion where semiconductor devices can be stably coupled, and thus improve the overall physical and/or electrical characteristics of the semiconductor package. Accordingly, the operation of semiconductor devices can be performed smoothly, and further, the operation of servers or electronic products can be performed smoothly.
  • the first part 121 and the second part 122 of the pad part 120P may include the same metal material. Accordingly, it may be difficult to distinguish the interface between the first part 121 and the second part 122 of the pad part 120P. Accordingly, the first part 121 and the second part 122 of the pad part 120P may have a structure formed integrally with each other. However, the embodiment is not limited to this. If it is possible to distinguish the interface between the first part 121 and the second part 122 of the pad part 120P, the pad part 120P is divided into two parts including the first part 121 and the second part 122. It may have a layered structure.
  • the pad portion 120P may include an area whose width changes in the vertical direction.
  • the pad portion 120P may include an area whose width increases from the upper surface to the lower surface.
  • the first part 121 and the second part 122 of the pad part 120P may have different vertical cross-sectional shapes.
  • the first portion 121 of the pad portion 120P may be formed through an electrolytic plating process.
  • the second portion 122 of the pad portion 120P may be formed through an etching process.
  • the second portion 122 of the pad portion 120P may be formed through a dry etching and/or wet etching process.
  • the interface between the first part 121 and the second part 122 of the pad part 120P may be difficult to distinguish, but distinction may be possible based on the shape of the side surface of the pad part 120P.
  • the pad portion 120P may include a side surface 122S formed by etching and having a curvature and/or slope along the vertical direction. And a side surface 122S having a curvature may be provided in the second part 122. Also, the side surface of the first part 121 may not have a curvature.
  • having curvature may mean having a slope that changes the width (e.g., increases or decreases) along the vertical direction, while not having curvature may mean having little change in width along the vertical direction. It can mean something.
  • the pad portion 120P may include a first side adjacent to the lower surface and having a first slope.
  • the first side may refer to the side of the first part 121 of the pad part 120P.
  • the first slope of the first side may be perpendicular to the upper surface of the pad portion 120P.
  • the internal angle between the first side and the top surface of the pad portion 120P may range from 85 degrees to 95 degrees.
  • the pad portion 120P may include a second side 122S adjacent to the upper surface and having a second slope different from the first slope.
  • the second side may refer to the side surface 122S of the second part 122 of the pad part 120P.
  • the second side 122S may be a curved surface having a specific curvature and/or inclination along the vertical direction.
  • the second side surface 122S may have a curvature corresponding to the etching process conditions of the copper foil layer used to electrolytically plate the first portion 121 of the pad portion 120P.
  • the pad portion 120P may have a different width from the connection circuit pattern portion 120T. Width may mean a horizontal distance in a horizontal direction perpendicular to the vertical direction of the circuit board 100. Preferably, the width of the pad portion 120P may mean the horizontal distance in the horizontal direction in the area having the largest width among the entire vertical areas of the pad portion 120P. Additionally, the width of the connection circuit pattern portion 120T may refer to the horizontal distance in the horizontal direction in the area having the largest width among the entire vertical areas of the connection circuit pattern portion 120T.
  • the width of the pad portion 120P may refer to the width of the first portion 121 of the pad portion 120P.
  • the width of the pad portion 120P may mean the width of the lower surface of the pad portion 120P.
  • planar shape of the pad portion 120P may be circular. In another embodiment, the planar shape of the pad portion 120P may be oval. And, when the planar shape of the pad portion 120P is circular, the width of the pad portion 120P may mean the diameter of the pad portion 120P. Additionally, when the planar shape of the pad portion 120P is oval, the width of the pad portion 120P may mean the diameter of the pad portion 120P in the long axis direction.
  • the width W1 of the pad portion 120P may range from 40 ⁇ m to 70 ⁇ m.
  • the width W1 of the pad portion 120P may range from 42 ⁇ m to 68 ⁇ m. More preferably, the width W1 of the pad portion 120P may range from 45 ⁇ m to 65 ⁇ m. If the width W1 of the pad portion 120P is less than 40 ⁇ m, electrical connectivity with the chip mounted on the circuit board may be reduced. If the width W1 of the pad portion 120P is less than 40 ⁇ m, the allowable current of a signal transmitted through the pad portion 120P may decrease. And when the allowable current decreases, signal transmission characteristics may deteriorate.
  • width W1 of the pad portion 120P exceeds 70 ⁇ m, it may be difficult to place all pad portions connected to the terminals of the semiconductor device within a limited space. If the width W1 of the pad portion 120P exceeds 70 ⁇ m, the volume of the circuit board and the volume of the semiconductor package may increase.
  • the width W2 of the connection circuit pattern portion 120T may range from 2 ⁇ m to 20 ⁇ m.
  • the width W2 of the connection circuit pattern portion 120T may range from 2.2 ⁇ m to 18 ⁇ m. More preferably, the width W2 of the connection circuit pattern portion 120T may range from 2.5 ⁇ m to 15 ⁇ m.
  • the width W2 of the connection circuit pattern portion 120T is less than 2 ⁇ m, the signal resistance of the connection circuit pattern portion 120T increases, which may make normal communication with a chip placed on the circuit board difficult.
  • the width W2 of the connection circuit pattern portion 120T is less than 2 ⁇ m, not only is it difficult to implement, but a reliability problem may occur in which the connection circuit pattern portion 120T easily collapses during the manufacturing process.
  • the width W2 of the connection circuit pattern portion 120T exceeds 20 ⁇ m, it may be difficult to place all of the connection circuit pattern portions 120T connected to the pad portion 120P within a limited space. If the width W2 of the connection circuit pattern portion 120T exceeds 20 ⁇ m, the volume of the circuit board and the semiconductor package may increase, and thus thinning may be difficult.
  • the electrode unit 150 may include a bonding unit 140.
  • the bonding portion 140 may be disposed on the wiring electrode 120 .
  • the bonding portion 140 may be disposed on the pad portion 120P of the wiring electrode 120.
  • the bonding portion 140 may include a conductive metal portion 141 disposed on the pad portion 120P and a bonding portion 142 disposed on the conductive metal portion 141.
  • the conductive metal portion 141 may be disposed on the pad portion 120P.
  • the conductive metal portion 141 may be disposed on the second portion 122 of the pad portion 120P.
  • the conductive metal portion 141 may include a metal material different from the metal material constituting the pad portion 120P.
  • the conductive metal portion 141 may include a first metal material constituting the pad portion 120P and a second metal material capable of selective etching.
  • the fact that the first metal material and the second metal material can be selectively etched may mean that the second metal material is not etched when the etching process is performed with an etching solution capable of etching the first metal material. there is.
  • the width of the conductive metal portion 141 may be greater than the width W3 of the top surface of the pad portion 120P.
  • the width of the conductive metal portion 141 may refer to the horizontal distance from the left end to the right end of the conductive metal portion 141.
  • the width of the conductive metal portion 141 may refer to the length of the upper surface of the conductive metal portion 141.
  • the width of the conductive metal portion 141 may satisfy a range of 110% to 180% of the width W3 of the upper surface of the pad portion 120P.
  • the width of the conductive metal portion 141 may satisfy a range of 112% to 170% of the width W3 of the upper surface of the pad portion 120P.
  • the width of the conductive metal portion 141 may satisfy a range of 115% to 150% of the width W3 of the upper surface of the pad portion 120P. If the width of the conductive metal portion 141 is less than 110% of the width W3 of the upper surface of the pad portion 120P, the fairness in the process of forming the second portion 122 of the pad portion 120P through the etching process is low. may deteriorate. For example, if the width of the conductive metal portion 141 is less than 110% of the width W3 of the upper surface of the pad portion 120P, the pad portion 120P may not have a certain thickness, and the structure of the embodiment accordingly The effect achieved may be minimal.
  • the width of the conductive metal portion 141 is less than 110% of the width W3 of the top surface of the pad portion 120P, the width W3 of the top surface of the pad portion 120P may be excessively small.
  • the vertical cross section of the second portion 122 of the pad portion 120P may have a shape close to a triangle, whereby the pad portion ( The joint portion 142 of the bonding portion 140 may not be stably placed on 120P.
  • the width of the conductive metal portion 141 exceeds 180% of the width W3 of the upper surface of the pad portion 120P, the upper surface of the pad portion 120P and the entire area of the conductive metal portion 141 The width of areas that do not overlap vertically may increase.
  • the conductive metal portion 141 is connected to the connection circuit pattern portion 120T adjacent to the pad portion 120P. ) or it may come into contact with another pad, which may cause an electrical short circuit.
  • the pad portion 120P of the second portion 122 of the pad portion 120P A problem may occur in which part of the area that does not vertically overlap with the first part 121 is not removed by etching. As a result, as at least a portion of the second portion 122 is not etched, an electrical short problem may occur due to electrical connection between the adjacent pad portion 120P and the connection circuit pattern portion 120T or a plurality of adjacent pad portions. You can.
  • the conductive metal portion 141 may be divided into a plurality of parts.
  • the conductive metal portion 141 may include a contact portion 141-1 that contacts the upper surface of the pad portion 120P.
  • the contact portion 141-1 of the conductive metal portion 141 may vertically overlap the upper surface of the pad portion 120P.
  • the embodiment can enable the junction part 142 to be stably coupled to the conductive metal part 141.
  • the conductive metal portion 141 may include a metal material that increases the bonding force between the pad portion 120P and the joint portion 142. Through this, the problem of the joint portion 142 being separated from the pad portion 120P can be solved.
  • the conductive metal portion 141 may include an extension portion 141-2 extending outward from the contact portion 141-1 of the pad portion 120P.
  • the extension portion 141-2 of the conductive metal portion 141 may not overlap the upper surface of the pad portion 120P in the vertical direction.
  • the extension portion 141-2 of the conductive metal portion 141 may overlap the side surface 122S of the pad portion 120P in the vertical direction.
  • the extension portion 141-2 of the conductive metal portion 141 may overlap the curved side surface 122S of the pad portion 120P in a vertical direction. Since the side surface 122S of the pad portion 120P has a curvature, the area of the upper surface of the pad portion 120P may decrease depending on the curvature.
  • the extension portion 141-2 of the conductive metal portion 141 overlaps the curved side surface 122S in the vertical direction, thereby improving the contact area with the junction portion 142.
  • the embodiment can further improve the bonding force between the joint portion 142 and the pad portion 120P.
  • the extension portion 141-2 of the conductive metal portion 141 may be bent with a curvature corresponding to the curvature of the side surface 122S of the pad portion 120P.
  • the extension part 141-2 can minimize the difference between the width of the upper surface and the lower surface of the second part 122 of the pad part 120P. Accordingly, the embodiment can prevent a decrease in signal characteristics caused by the difference in width between the upper and lower surfaces of the second part 122. Through this, the embodiment can further improve the operational reliability of the semiconductor package.
  • the extension portion 141-2 of the conductive metal portion 141 may be provided to surround the side surface 122S of the pad portion 120P.
  • the extension portion 141-2 has an inner surface 141-2S1 facing the side 122S of the pad portion 120P, and an outer surface 141-2S2 opposite to the inner surface 141-2S1.
  • the extension portion 141-2 may include.
  • the extension portion 141-2 may include a bottom surface 141-2L between the inner surface 141-2S1 and the outer surface 141-2S2.
  • the inner surface 141-2S1 of the extension part 141-2 may contact the side surface 122S of the pad part 120P having a curvature.
  • the entire area of the inner surface 141-2S1 may be in contact with the side surface 122S of the pad portion 120P.
  • the outer surface 141-2S2 of the extension portion 141-2 may be covered with the first protective layer 112.
  • the outer surface 141-2S2 of the extension portion 141-2 may directly contact the first protective layer 112.
  • the bottom surface 141-2L of the extension portion 141-2 may not be in contact with the side surface 122S of the pad portion 120P.
  • the bottom surface 141-2L of the extension portion 141-2 may contact the first protective layer 112.
  • the outer surface (141-2S2) and the bottom surface (141-2L) of the extension portion 141-2 of the conductive metal portion 141 of the first embodiment are in contact with the first protective layer 112, and the extension portion 141- 2), the inner surface (141-2S1) may be in contact with the side surface (122S) of the pad portion (120P) having a curvature.
  • the contact area between the electrode part 150 and the first protective layer 112 can be increased by the extension part 141-2 of the conductive metal part 141, and the electrode part 150 and the corresponding Adhesion between the first protective layers 112 can be improved.
  • the bonding portion 140 may include a junction portion 142 disposed on the conductive metal portion 141 .
  • the junction portion 142 may include a penetrating portion 142-1 disposed on the conductive metal portion 141 and a protrusion 142-2 disposed on the penetrating portion 142-1. Accordingly, the bonding portion 140 may have a structure in which the conductive metal portion 141, the penetrating portion 142-1, and the protruding portion 142-2 are stacked along the vertical direction.
  • the penetrating portion 142-1 may penetrate at least a portion of the first protective layer 112.
  • the second part 122, the conductive metal part 141, and the penetrating part 142-1 of the pad part 120P may be penetrating electrodes that penetrate the first protective layer 112.
  • the penetrating portion 142-1 may be a part of a penetrating electrode that penetrates the first protective layer 112.
  • the width W4 of the penetrating portion 142-1 may be smaller than the width of the conductive metal portion 141.
  • the width of the conductive metal portion 141 may mean the length in the horizontal direction including the contact portion 141-1 and the extension portion 141-2 of the conductive metal portion 141.
  • the contact portion 141-1 of the conductive metal portion 141 may refer to a portion that vertically overlaps the upper surface of the pad portion 120P, and the extension portion 141-2 of the conductive metal portion 141 may refer to the pad portion. It may refer to a portion that does not overlap perpendicularly with the top surface of (120P) but overlaps perpendicularly with the side surface (122S) having a curvature. Through this, the boundary between the contact portion 141-1 and the extension portion 141-2 of the conductive metal portion 141 can be distinguished.
  • the width W4 of the penetrating portion 142-1 may be smaller than the width of the contact portion 141-1 of the conductive metal portion 141. If the width W4 of the penetrating portion 142-1 is larger than the width of the conductive metal portion 141, a height discrepancy may occur between the plurality of joint portions 142. For example, when the width W4 of the penetrating portion 142-1 is larger than the width of the conductive metal portion 141, the thickness deviation and/or height deviation between the plurality of bonding parts spaced apart from each other may increase, As a result, bondability with semiconductor devices may be reduced. In addition, when the width W4 of the penetrating portion 142-1 is larger than the width of the conductive metal portion 141, the gap between a plurality of adjacent penetrating portions becomes smaller, thereby increasing signal interference between them. Signal transmission loss may increase accordingly.
  • the width W4 of the penetrating portion 142-1 may be smaller than the width W3 of the pad portion 120P.
  • the width W4 of the penetrating portion 142-1 may be smaller than the width W3 of the upper surface of the second portion 122 of the pad portion 120P.
  • the height deviation of the joint portion 142 may increase.
  • the width W4 of the penetrating portion 142-1 is larger than the width W3 of the pad portion 120P, the thickness deviation and/or height deviation between the plurality of bonding parts spaced apart from each other will increase. This may result in reduced bonding properties with semiconductor devices.
  • the width W4 of the through portion 142-1 is larger than the width W3 of the pad portion 120P, the gap between a plurality of adjacent through portions becomes smaller, resulting in mutual signal interference. As this increases, signal transmission loss may increase.
  • the joint portion 142 may include a protrusion 142-2 disposed on the penetrating portion 142-1.
  • the penetrating portion 142-1 and the protruding portion 142-2 may be formed integrally with each other.
  • the penetration portion 142-1 may refer to an area that overlaps the first protective layer 112 in the horizontal direction, and the protrusion 142-2 does not overlap the first protective layer 112 in the horizontal direction. It may mean an area that is not covered.
  • the protrusion 142-2 may refer to a portion that protrudes above the top surface of the first protective layer 112.
  • the protrusion 142-2 may refer to a portion that is combined with a conductive adhesive such as solder.
  • the width W5 of the protrusion 142-2 may be smaller than the width W1 of the lower surface of the pad portion 120P. Specifically, the width W5 of the protrusion 142-2 may be smaller than the width W1 of the lower surface of the first portion 121 of the pad portion 120P.
  • the width W5 of the protrusion 142-2 is larger than the width W1 of the lower surface of the pad portion 120P, the gap between the plurality of bonding parts spaced apart from each other may become smaller. Also, when the gap between a plurality of bonding parts becomes small, an electrical circuit short circuit problem may occur as solders disposed on adjacent bonding parts are connected to each other.
  • the vertical length (H1) of the pad portion (120P) of the embodiment may be different from the vertical length (H2) of the through portion (142-1).
  • the vertical length H1 of the pad portion 120P may be greater than the vertical length H2 of the penetrating portion 142-1. That is, in the embodiment, by providing the pad portion 120P with the second portion 122, the vertical length H2 of the penetrating portion 142-1 can be reduced by the vertical length of the second portion 122. Accordingly, in the embodiment, the vertical length H2 of the penetrating portion 142-1 may be smaller than the vertical length H1 of the pad portion 120P. Also, since the vertical length H2 of the penetrating portion 142-1 is smaller than the vertical length H1 of the pad portion 120P, the vertical lengths of each of the plurality of bonding portions can be uniformly adjusted.
  • the vertical length (H1) of the pad portion (120P) of the embodiment may be different from the vertical length (H2) of the through portion (142-1A) of the joint portion (142).
  • the vertical length H1 of the pad portion 120P may be smaller than the vertical length H2′ of the penetrating portion 142-1A. That is, in the embodiment, the flatness of the upper surface of the pad portion 120P can be improved by providing the pad portion 120P with the second portion 122. Therefore, in the embodiment, even if the penetrating portion 142-1A is formed with a vertical length (H2') greater than the vertical length (H1) of the pad portion (120P), the vertical lengths of each of the plurality of bonding portions are uniform. You can fit it. That is, in the embodiment, the pad portion 120P includes the second portion 122, so that even if the vertical length H2 of the penetrating portion 142-1A increases, the height between the plurality of joint portions 142 Deviations can be minimized.
  • the wiring electrode 120, via electrode 130, and junction 142 are gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper (Cu), and zinc (Zn). ) may be formed of at least one metal material selected from among.
  • the wiring electrode 120, via electrode 130, and junction 142 are made of gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), and copper ( It may be formed of a paste or solder paste containing at least one metal material selected from Cu) and zinc (Zn).
  • the wiring electrode 120, the via electrode 130, and the junction 142 may be formed of copper (Cu), which has high electrical conductivity and is relatively inexpensive.
  • the conductive metal portion 141 may include a metal material different from that of the wiring electrode 120, the via electrode 130, and the junction portion 142.
  • the conductive metal part 141 of the electrode part 150 may include a metal material different from the metal material of the wiring electrode 120.
  • the conductive metal portion 141 may include a metal material different from the metal material constituting the wiring electrode 120, including nickel (Ni), palladium (Pd), gold (Au), and titanium (Ti).
  • the second portion 122 of the pad portion 120P of the electrode portion 150 may include copper, and may be etched using an etchant such as H 2 SO 4 in the etching process.
  • the conductive metal portion 141 may include a metal material that is not etched by an etchant such as H 2 SO 4 .
  • an etchant such as H 2 SO 4 .
  • the adhesion between the pad portion 120P and the joint portion 142 can be improved, thereby increasing the bonding force between the pad portion 120P and the joint portion 142. You can.
  • the via electrode 130 of the electrode unit 150 can be formed by filling the inside of a through hole provided in the insulating substrate 110 with a conductive material.
  • the through hole may be formed by any one of mechanical, laser, and chemical processing. When a through hole is formed by machining, methods such as milling, drilling, and routing can be used. Additionally, when the through hole is formed by laser processing, UV or CO 2 laser methods can be used. Additionally, when the through hole is formed by chemical processing, chemicals containing aminosilanes, ketones, etc. can be used.
  • the substrate may have a different structure of the bonding portion 140B compared to the previously described embodiment.
  • the bonding portion 140 of the previous embodiment includes a conductive metal portion 141 and a joining portion 142, and the penetrating portion 142-1 has a side 122S having a curved surface of the pad portion 120P in the vertical direction. did not overlap with . In other words, the penetration portion 142-1 in the previous embodiment entirely overlapped the upper surface of the pad portion 120P in the vertical direction.
  • the bonding portion 140 may include a conductive metal portion 141 and a junction portion 142B. Additionally, the conductive metal portion 141 may include a contact portion 141-1 and an extension portion 141-2. Additionally, the joint portion 142B may include a penetrating portion 142-1B and a protruding portion 142-2.
  • the penetrating portion 142-1B may be disposed to be biased to one side on the conductive metal portion 141.
  • the horizontal central axis of the penetrating portion 142-1B may be offset from the horizontal central axis of the conductive metal portion 141.
  • the conductive metal portion 141 includes a contact portion 141-1 and an extension portion 141-2, and the extension portion 141-2 increases the width of the conductive metal portion 141 to the pad portion 120P. This may be because it is larger than the width of the upper surface of .
  • the penetrating portion 142-1B when forming the penetrating portion 142-1B, the penetrating portion 142-1B may be disposed to be biased to one side on the pad portion 120P.
  • the penetrating portion 142-1B may include a portion that overlaps the curved side surface 122S of the pad portion 120P in the vertical direction.
  • the penetrating portion 142-1B includes a first portion vertically overlapping with the upper surface of the pad portion 120P, and a second portion vertically overlapping with the curved side 122S of the pad portion 120P. It may contain 2 parts.
  • the embodiment can increase the gap between the plurality of adjacent penetrating parts 142-1B, and further between the plurality of joint parts 142B adjacent to each other. And, in the embodiment, by increasing the gap between the joints 142B, the amount of conductive adhesive disposed on the joint 142B can be increased, thereby improving the bonding strength between the semiconductor device and the substrate. there is.
  • the embodiment may include a bonding portion 140C.
  • the bonding portion 140C may include a conductive metal portion 141C and a junction portion 142.
  • the conductive metal portion 141C may include a contact portion 141-1 that vertically overlaps the upper surface of the pad portion 120P. Additionally, the conductive metal portion 141C may include an extension portion 141-2C bent and extending downward from the contact portion 141-1. At this time, the inner surface of the extension portion 141-2 of the previous embodiment may be in overall contact with the curved side surface 122S of the pad portion 120P.
  • the inner surface of the extension portion 141-2C may partially contact the curved side surface 122S of the pad portion 120P.
  • the extension portion 141-2C may be bent in a bending direction corresponding to the curvature of the side surface 122S of the pad portion 120P.
  • the curvature of the inner surface of the extension portion 141-2C may be different from the curvature of the side surface 122S of the pad portion 120P.
  • the inner surface of the extension portion 141-2C includes a first portion in contact with the side surface 122S of the pad portion 120P having a curvature, and a second portion spaced apart from the side surface 122S of the pad portion 120P. may include.
  • a certain space may be provided between the second portion of the inner surface of the extension portion 141-2C and the side surface 122S of the pad portion 120P.
  • the first protective layer 112 may be provided to fill the space.
  • the separation space may function as an anchor that improves the bonding force with the first protective layer 112.
  • the inner surface of the extension portion 141-2C may include only the second portion.
  • the inner surface of the extension portion 141-2C may not entirely contact the curved side surface 122S of the pad portion 120P.
  • the inner surface of the extension portion 141-2C may entirely contact the first protective layer 112.
  • the embodiment may include a bonding portion 140D.
  • the bonding portion 140D may include a conductive metal portion 141D and a junction portion 142.
  • the conductive metal portion 141D may include a contact portion 141-1 that vertically overlaps the upper surface of the pad portion 120P.
  • the conductive metal portion 141D may include an extension portion 141-2D bent and extending downward from the contact portion 141-1.
  • the inner surface of the extension portion 141-2D may not entirely contact the curved side surface 122S of the pad portion 120P.
  • the extension portion 141-2D may be bent in a bending direction different from the curvature of the side surface 122S of the pad portion 120P.
  • the curvature of the inner surface of the extension portion 141-2D may be different from the curvature of the side surface 122S of the pad portion 120P. Accordingly, the inner surface of the extension portion 141-2C may not contact the side surface 122S of the pad portion 120P having a curvature. At this time, the bottom of the extension portion 141-2D may not be in contact with the side surface 122S of the pad portion 120P. For example, the inner surface, outer surface, and bottom surface of the extension portion 141-2D may all contact the first protective layer 112.
  • the embodiment may include a bonding portion 140E.
  • the bonding portion 140E may include a conductive metal portion 141E and a junction portion 142.
  • the conductive metal portion 141E may include a contact portion 141-1 that vertically overlaps the upper surface of the pad portion 120P. Additionally, the conductive metal portion 141E may include an extension portion 141-2E bent and extending downward from the contact portion 141-1. The inner surface of the extension portion 141-2E may not entirely contact the curved side surface 122S of the pad portion 120P. For example, the extension portion 141-2E may be bent in a bending direction different from the curvature of the side surface 122S of the pad portion 120P. However, the curvature of the inner surface of the extension portion 141-2E may be different from the curvature of the side surface 122S of the pad portion 120P.
  • the inner surface of the extension portion 141-2E may not contact the side surface 122S of the pad portion 120P having a curvature. Additionally, the bottom surface of the extension portion 141-2E may contact the curvature side surface 122S of the pad portion 120P. That is, depending on the length of the extension portion 141-2E in the horizontal direction, the bottom surface corresponding to the end of the extension portion 141-2E may contact the side surface 122S of the pad portion 120P.
  • the embodiment may include a bonding portion 140F.
  • the bonding portion 140F may include a conductive metal portion 141F and a junction portion 142.
  • the conductive metal portion 141F may include a contact portion 141-1 that vertically overlaps the upper surface of the pad portion 120P. Additionally, the conductive metal portion 141F may include an extension portion 141-2F bent and extending downward from the contact portion 141-1. The extension portion 141-2F may not overlap the side surface 122S of the pad portion 120P in the horizontal direction. For example, the extension portion 141-2F may extend from the contact portion 141-1 in a horizontal direction rather than a downward direction. That is, the extension portion 141-2F may overlap the side surface 122S of the pad portion 120P in the vertical direction but may not overlap the side surface 122S in the horizontal direction.
  • the circuit board of the above-described embodiment can minimize the height difference between the plurality of bonding parts connected to the coupling member.
  • the circuit board of the embodiment may include a pad portion.
  • the pad portion may include a first part embedded in the insulating layer and a second part provided on the first part and protruding onto the insulating layer.
  • the circuit board may include a first portion of the plurality of pad portions and a connection circuit pattern portion corresponding to a trace that overlaps in the horizontal direction.
  • the second part of the pad part may be a seed layer for forming the first part of the pad part and the connection circuit pattern part by electroplating.
  • the copper foil layer used as a seed layer is completely removed. Accordingly, the thickness of the bonding portion provided on the pad portion of the existing circuit board may increase. As a result, in the existing circuit board, there may be a difference in height between a plurality of bonding parts spaced apart from each other in the horizontal direction. Therefore, when combining a semiconductor device on a bonding portion, the semiconductor device may not be stably placed on the bonding portion of the existing circuit board due to the height difference between the plurality of bonding portions, but may be combined in a tilted state in a specific direction. .
  • the embodiment may not remove a portion of the area where the bonding portion is to be placed among the copper foil layers used as the seed layer, and through this, the pad portion may be provided with a second portion that is a portion of the copper foil layer that was not removed as described above.
  • the upper surface of the second pad portion may refer to the upper surface of the copper foil layer that is first disposed on the carrier member during the substrate manufacturing process. Accordingly, the upper surface of the second portion of the pad portion may be flat. Furthermore, the upper surfaces of the second portions of the plurality of pad portions may be positioned on the same plane. Accordingly, the embodiment can form a plurality of bonding parts with uniform thickness and/or height by disposing the bonding part on the second part of the pad part.
  • the embodiment may reduce the thickness of the bonding portion by the thickness of the second portion of the pad portion. Accordingly, the embodiment can solve the problem that the thickness difference between a plurality of bonding parts increases in proportion to the thickness of the bonding parts. By this, the embodiment can minimize the height difference between the plurality of bonding parts. Accordingly, the embodiment can stably arrange semiconductor devices on a plurality of bonding parts. Furthermore, the embodiment may increase the thickness of the bonding portion by the thickness of the second portion of the pad portion compared to the thickness of the existing bonding portion. Furthermore, in the embodiment, by forming the bonding part using a pad part with a uniform height, the thickness difference between the plurality of bonding parts can be minimized even if the thickness of the bonding part is increased.
  • the embodiment can secure the height of the bonding portion where semiconductor devices can be stably coupled, and thus improve the overall physical and/or electrical characteristics of the semiconductor package. Accordingly, the operation of semiconductor devices can be performed smoothly, and further, the operation of servers and electronic products can be performed smoothly.
  • the bonding portion may include a penetrating portion penetrating at least a portion of the protective layer from the upper surface of the protective layer, and a bonding portion disposed on the penetrating portion and protruding onto the protective layer.
  • the second portion of the pad portion may include a side surface having a curvature.
  • the penetrating portion of the bonding portion may overlap the curvature of the pad portion in a vertical direction. Accordingly, in the embodiment, when forming the penetration part of the bonding part, the penetration part may be disposed to be biased to one side on the pad part. Through this, the embodiment can increase the gap between a plurality of adjacent penetrating parts, and further between a plurality of bonding parts adjacent to each other. In an embodiment, by increasing the distance between bonding parts, the amount of coupling members disposed on the bonding parts can be increased, and thus the bonding strength between the semiconductor device and the substrate can be improved.
  • the conductive metal portion of the bonding portion may include a contact portion that overlaps in a perpendicular direction with the upper surface of the pad portion, and an extension portion that overlaps in a perpendicular direction with the side surface of the pad portion having a curvature.
  • the extension portion may be bent from the contact portion in a bending direction corresponding to the curvature of the side surface of the pad portion.
  • the inner surface of the extension portion of the conductive metal portion may not be in contact with the side surface of the pad portion.
  • a certain separation space can be provided between the side surface of the pad part and the inner surface of the extension part.
  • the protective layer may be provided to fill the space.
  • the separation space can function as an anchor that improves the bonding force with the protective layer.
  • the embodiment can improve the adhesion between the insulating layer and the protective layer and the adhesion between the protective layer and the bonding portion.
  • Figures 12 to 23 are cross-sectional views showing the manufacturing method of the circuit board shown in Figure 2 in process order.
  • an embodiment may prepare a carrier board.
  • the embodiment may prepare a carrier board in which a carrier insulating layer (CB1) and a metal layer (CB2) are disposed on at least one surface of the carrier insulating layer (CB1).
  • the metal layer CB2 may be disposed on only one of the first and second surfaces of the carrier insulating layer CB1, or may be disposed on both surfaces.
  • the metal layer CB2 is disposed only on one side of the carrier insulating layer CB1, and accordingly, the circuit board manufacturing process can be performed only on one side.
  • the metal layer CB2 may be disposed on both sides of the carrier insulating layer CB1, and thus a process of simultaneously manufacturing a plurality of circuit boards can be performed on both sides of the carrier board.
  • the metal layer (CB2) may be formed by electroless plating on the carrier insulating layer (CB1).
  • the carrier insulating layer (CB1) and the metal layer (CB2) may be copper clad laminate (CCL). That is, the metal layer CB2 may be a copper foil layer.
  • the metal layer CB2 may be a copper foil.
  • the metal layer CB2 may be an electroless plating layer formed on the carrier insulating layer CB1. That is, the metal layer CB2 may be the metal layer formed first in the circuit board manufacturing process.
  • the metal layer CB2 may form the second part 122 of the pad part 120P among the wiring electrodes 120.
  • the metal layer CB2 may be a seed layer for electroplating the first portion 121 of the pad portion 120P and the connection circuit pattern portion 120T.
  • the metal layer CB2 may have a certain thickness.
  • the metal layer CB2 may be composed of one layer or may be composed of at least two or more layers. Through this, the thickness of the second part 122 of the pad part 120P can be secured.
  • the metal layer (CB2) consists of two or more layers, one layer may be a copper foil layer, and the other layer may be an electroless plating layer.
  • a process of forming the wiring electrode 120 under the metal layer CB2 may be performed.
  • a process of forming the first portion 121 of the pad portion 120P and the connection circuit pattern portion 120T may be performed by performing electrolytic plating using the metal layer CB2 as a seed layer.
  • a mask M1 including an open area corresponding to the area where the first portion 121 of the pad portion 120P and the connection circuit pattern portion 120T are to be disposed may be disposed under the metal layer CB2.
  • a hardening process of heat treating the mask M1 may be additionally performed before the electrolytic plating process of the first part 121 of the pad part 120P and the connection circuit pattern part 120T.
  • a process of curing the mask M1 may be performed after the exposure and development process of the mask M1. Curing of the mask M1 may include curing using ultraviolet rays and curing using infrared rays.
  • the mask M1 may be cured using ultraviolet rays in the range of 5 mV to 100 mV.
  • the mask M1 may be subjected to infrared heat curing.
  • the adhesion between the metal layer CB2 and the mask M1 can be improved by additionally performing a process of curing the mask M1. Accordingly, in the embodiment, the first part 121 and the connection circuit pattern part 120T of the pad part 120P can be miniaturized by improving the adhesion between the mask M1 and the metal layer CB2.
  • the embodiment may remove the mask M1. Thereafter, the embodiment may proceed with a process of pre-treating the first portion 121 and the connection circuit pattern portion 120T of the pad portion 120P. For example, in an embodiment, a process may be performed to provide surface roughness of a certain level or more to the surfaces of the first part 121 and the connection circuit pattern part 120T of the pad part 120P. For example, in the embodiment, each side and bottom surface of the first part 121 and the connection circuit pattern part 120T of the pad part 120P have a 10-point average surface roughness (Rz) in the range between 0.01 ⁇ m and 0.5 ⁇ m. ) can be made to have. Thereafter, the embodiment may form the insulating layer 111 under the metal layer (CB2).
  • CB2 metal layer
  • the embodiment may proceed with a process of forming a through hole (TH) in the insulating layer 111.
  • the through hole (TH) may be formed by laser processing, but is not limited thereto.
  • the embodiment may proceed with a process of forming the wiring electrode 120 and the via electrode 130 on the insulating layer 111.
  • the embodiment may proceed with a process of stacking an additional build-up layer under the insulating layer 111.
  • the embodiment may proceed with a process of laminating the second layer of the insulating layer 111 under the first layer of the insulating layer 111.
  • the embodiment may repeat the processes of FIGS. 15 and 16 to form the wiring electrode 120 and the via electrode 130 in the second layer of the insulating layer 111.
  • the embodiment may proceed with a process of removing the carrier board from the circuit board manufactured as above.
  • a process may be performed to separate the carrier insulating layer (CB1) and the metal layer (CB2) from each other on the carrier board. Accordingly, in the circuit board of the embodiment, the metal layer CB2 included in the carrier board remains on the outermost side.
  • the embodiment may proceed with a process of forming the conductive metal portion 141 on the upper surface of the metal layer CB2.
  • the conductive metal portion 141 may be disposed in an area of the metal layer CB2 of the carrier board that vertically overlaps the wiring electrode 120 of the pad portion 120P.
  • the conductive metal portion 141 may be formed of a metal material that has a selective etching property with respect to the metal layer CB2 of the carrier board.
  • the embodiment involves a process of forming the second part 122 of the pad part 120P by removing the metal layer CB2 of the carrier board using the conductive metal part 141. You can proceed.
  • the side surface of the second part 122 may include a side surface having a curvature.
  • at least a portion of the conductive metal portion 141 may not vertically overlap the upper surface of the second portion 122 due to etching of the second portion 122 . That is, the conductive metal portion 141 may include a contact portion 141-1 and an extension portion 141-2.
  • the extension portion 141-2 may entirely contact the side surface of the second portion 122 of the pad portion 120P, which has a curvature depending on the etching characteristics.
  • the present invention is not limited to this, and the extension portion 141-2 may have a shape shown in any one of FIGS. 8 to 11.
  • the embodiment may proceed with a process of forming the first protective layer 112 and the second protective layer 113 on the upper and lower surfaces of the insulating layer 111, respectively.
  • the embodiment may proceed with a process of forming an opening 112TH that vertically overlaps the contact portion 141-1 of the conductive metal portion 141 in the first protective layer 112. . Additionally, the embodiment may proceed with a process of forming at least one opening 113TH in the second protective layer 113.
  • the embodiment may proceed with a process of forming a junction 142 in the opening 112TH of the first protective layer 112.
  • the junction 142 may include a penetrating portion 142-1 that fills the opening 112TH of the first protective layer 112 and a protrusion 142-2 disposed on the first protective layer 112. there is.
  • FIG. 24 is a cross-sectional view showing a circuit board according to the second embodiment
  • FIG. 25 is an optical micrograph showing the interface of an insulating layer provided on the circuit board according to the embodiment of FIG. 24,
  • FIG. 26 is a conductive view in one area of FIG. 24. It is a cross-sectional view showing the state before placing the metal portion
  • FIG. 27 is a view showing the state after the conductive metal portion is disposed in FIG. 26, and
  • FIG. 28 is a view showing the detailed layer structure of the lower wiring electrode in the circuit board of FIG. 24.
  • FIG. 29 is a cross-sectional view showing a circuit board according to a third embodiment
  • FIG. 30 is a cross-sectional view showing a circuit board according to a fourth embodiment
  • FIG. 31 is a cross-sectional view showing a circuit board according to a fifth embodiment.
  • the circuit board 1000 may include an insulating layer 1110, an electrode portion 1120, a first protective layer 1130, and a second protective layer 1140.
  • the electrode unit 1120 may include a first wire electrode 1121, a second wire electrode 1122, and a via electrode 1123.
  • the first wiring electrode 1121 may refer to an electrode disposed on the lower surface of one layer of insulating layer
  • the second wiring electrode 1122 may refer to an electrode disposed on the upper surface of one layer of insulating layer.
  • the electrode portion 1120 may include a conductive metal portion 1124 disposed on the second wiring electrode 1122.
  • the 24 may represent a single layer of insulating layer 1110, and the insulating layer 1110 may have a plurality of stacked structures along the vertical direction.
  • the first wiring electrode 1121 refers to an electrode disposed on the lower surface of the lowest insulating layer among the plurality of insulating layers
  • the second wiring electrode 1122 refers to the electrode disposed on the uppermost insulating layer among the plurality of insulating layers. It may refer to electrodes placed on the upper surface.
  • the insulating layer 1110 may include a plurality of layers based on one via electrode 1123.
  • the insulating layer 1110 may include a first layer 1111 and a second layer 1112.
  • the first layer 1111 and the second layer 1112 of the insulating layer 1110 may include different insulating materials.
  • the first layer 1111 of the insulating layer 1110 may include a reinforcing member.
  • the reinforcing member may refer to a filler. That is, the reinforcing member may refer to an inorganic filler and may have a different meaning from the glass fiber material that may extend along the horizontal direction of the insulating layer 1110.
  • the first layer 1111 of the insulating layer 1110 may include an organic material including a filler.
  • the first layer 1111 of the insulating layer 1110 may use Ajinomoto Build-up Film (ABF), a product released by Ajinomoto, or Photo Imageable Dielectric Resin (PID).
  • the second layer 1112 of the insulating layer 1110 may be disposed on the first layer 1111 of the insulating layer 1110.
  • the second layer 1112 of the insulating layer 1110 may have a thickness smaller than that of the first layer 1111 and may be disposed on the first layer 1111.
  • the second layer 1112 of the insulating layer 1110 may include an insulating material different from the insulating material provided in the first layer 1111.
  • the second layer 1112 of the insulating layer 1110 may not include a reinforcing member.
  • the second layer 1112 of the insulating layer 1110 may include pure polymer.
  • the insulating layer in the comparative example included only the first layer.
  • the physical and electrical reliability of the circuit board may be reduced.
  • a reinforcing member may be provided in the first layer of the insulating layer.
  • surface treatment may be performed to ensure adhesion between the electrode unit and the first layer of the insulating layer. The surface treatment may be etching the surface of the first layer of the insulating layer. At this time, when the surface of the first layer of the insulating layer is etched, the filler provided in the first layer of the insulating layer may be exposed to the outside.
  • the filler exposed to the outside may act as a factor that reduces the electrical and physical reliability of the circuit board.
  • the seed layer when forming a seed layer by performing chemical copper plating on the first layer of the insulating layer, the seed layer may be in contact with the resin of the first layer of the insulating layer and the filler of the first layer, respectively.
  • the adhesion between the seed layer and the filler may appear low. That is, when the contact area between the seed layer and the filler increases or the contact area between the seed layer and the resin decreases, the adhesion between the seed layer and the insulating layer may decrease.
  • leakage current or board impedance may change due to changes in capacitance, resistance, inductance, etc., which may reduce electrical reliability.
  • the content of filler provided in the insulating layer can be reduced.
  • the rigidity of the substrate may correspondingly decrease.
  • a reliability problem may occur in which the substrate is greatly bent in a specific direction.
  • the electrode portion is in contact with the filler, the transmission loss of the signal transmitted through the electrode portion may increase due to the physical properties of the filler, and thus the electrical characteristics may deteriorate.
  • the embodiment ensures adhesion between the insulating layer 1110 and the electrode portion 1120 while improving the electrical characteristics of the electrode portion 1120.
  • the insulating layer 1110 is the first layer. (1111) and a second layer (1112) on the first layer (1111).
  • the first layer 1111 of the insulating layer 1110 may be composed of an organic material including a reinforcing member.
  • the reinforcing member may mean a filler.
  • the first layer 1111 can secure the rigidity of the insulating layer 1110 and enable the electrode portion 1120 to be stably placed on the insulating layer 1110.
  • the second layer 1112 of the insulating layer 1110 may be provided on the first layer 1111 of the insulating layer 1110.
  • the second layer 1112 of the insulating layer 1110 may not include a reinforcing member. Also, at least a portion of the electrode portion 1120 may be disposed on the second layer 1112 of the insulating layer 1110. For example, at least a portion of the electrode portion 1120 may contact the second layer 1112 of the insulating layer 1110. At this time, the second layer 1112 of the insulating layer 1110 may not be provided with a reinforcing member. As a result, the electrode portion 1120 may not contact the reinforcing member. Therefore, the embodiment can improve the adhesion between the electrode unit 1120 and the insulating layer 1110. Furthermore, the embodiment can improve the electrical characteristics of the electrode unit 1120.
  • a third layer 1113 may be provided under the first layer 1111 of the insulating layer 1110.
  • the third layer 1113 may include the same material as the second layer 1112.
  • the third layer 1113 may include an organic material that does not include a reinforcing member.
  • the third layer 1113 may be pure polymer without reinforcing members.
  • the third layer 1113 of the insulating layer 1110 may include the same insulating material as the second layer 1112, and thus may also be referred to as the “second layer.”
  • one of the plurality of insulating layers may include a first layer 1111, a second layer 1112, and a third layer 1113 of the insulating layer 1110. You can.
  • one of the plurality of insulating layers may include a first layer 1111 and a second layer 1112 of the insulating layer 1110.
  • one of the plurality of insulating layers may include a first layer 1111 and a third layer 1113 of the insulating layer 1110.
  • the first layer 1111 of the insulating layer 1110 may have a thickness ranging from 20 ⁇ m to 40 ⁇ m.
  • the first layer 1111 of the insulating layer 1110 may satisfy a thickness ranging from 22 ⁇ m to 38 ⁇ m. More preferably, the first layer 1111 of the insulating layer 1110 may satisfy a thickness ranging from 25 ⁇ m to 35 ⁇ m. If the thickness of the first layer 1111 is less than 20 ⁇ m, the rigidity of the circuit board 1000 may be reduced. Additionally, if the thickness of the first layer 1111 is less than 20 ⁇ m, the electrode portion 1120 may not be stably placed, which may reduce the electrical reliability of the substrate.
  • the thickness of the first layer 1111 of the insulating layer 1110 exceeds 40 ⁇ m, the overall thickness of the circuit board 1000 increases, and accordingly, the thickness of the semiconductor package may increase. Additionally, if the thickness of the first layer 1111 of the insulating layer 1110 exceeds 40 ⁇ m, it may be difficult to miniaturize the electrode portion 1120 of the circuit board 1000.
  • the second layer 1112 of the insulating layer 1110 may have a thickness smaller than that of the first layer 1111.
  • the second layer 1112 of the insulating layer 1110 may have a thickness ranging from 1 ⁇ m to 5 ⁇ m.
  • the second layer 1112 of the insulating layer 1110 may have a thickness ranging from 1.2 ⁇ m to 4 ⁇ m.
  • the second layer 1112 of the insulating layer 1110 may satisfy the range of 1.5 ⁇ m to 3 ⁇ m.
  • the thickness of the second layer 1112 of the insulating layer 1110 may satisfy a range of 2% to 25% of the thickness of the first layer 1111 of the insulating layer 1110.
  • the thickness of the second layer 1112 of the insulating layer 1110 may satisfy a range of 3% to 18% of the thickness of the first layer 1111 of the insulating layer 1110. More preferably, the thickness of the second layer 1112 of the insulating layer 1110 may satisfy a range of 4% to 12% of the thickness of the first layer 1111 of the insulating layer 1110.
  • the thickness of the second layer 1112 of the insulating layer 1110 is less than 1 ⁇ m or less than 2% of the thickness of the first layer 1111, a uniform layer is formed on the upper surface of the second layer 1112 of the insulating layer 1110. It may be difficult to give centerline average surface roughness (Ra).
  • the thickness of the second layer 1112 of the insulating layer 1110 is less than 1 ⁇ m or less than 2% of the thickness of the first layer 1111, the filler provided in the first layer 1111 of the insulating layer 1110 It may be exposed on the second layer 1112. As a result, the electrode portion 1120 and the filler of the first layer 1111 may contact each other, resulting in reduced adhesion or decreased electrical characteristics of the electrode portion 1120.
  • the thickness of the second layer 1112 of the insulating layer 1110 exceeds 5 ⁇ m or exceeds 25% of the thickness of the first layer 1111, the thickness of the insulating layer 1110 increases, and thus the circuit The thickness of the substrate may increase.
  • the thickness may correspond to the distance of each layer of the insulating layer 1110 in the vertical direction of the substrate. That is, the thickness may refer to the length from the top to the bottom of the circuit board 1000, or from the bottom to the top, and may refer to the length in the vertical direction of the substrate.
  • the upper surface may mean the highest position in each component along the vertical direction
  • the lower surface may mean the lowest position in each component along the vertical direction. And their positions can be referred to as opposites to each other.
  • the first layer 1111 of the insulating layer 1110 is provided with a filler, and the second layer 1112 of the insulating layer 1110 is not provided with a filler, so that the first layer 1111 and the second layer 1112 ) It may be possible to distinguish the interface between.
  • the refractive index of the filler may be higher than that of general epoxy or acrylic resin. This may result in a difference in refractive index, and thus it is possible to distinguish the interface between the first layer 1111 containing the filler and the second layer 1112 not containing the filler.
  • the image colors of the first layer 1111 and the second layer 1112 of the insulating layer 1110 may appear different. There is, and it may be possible to distinguish the interface accordingly.
  • the first layer 1111 of the insulating layer 1110 may be provided with a certain level of filler.
  • the first layer 1111 of the insulating layer 1110 may include a resin 1111P and a reinforcing member 1111F.
  • the reinforcing member 1111F may refer to a filler.
  • the reinforcing member 1111F may be provided in a certain amount or more in the first layer 1111.
  • the content of the reinforcing member 1111F in the first layer 1111 of the insulating layer 1110 may satisfy the range of 60% by weight to 85% by weight. If the content of the first layer 1111 of the insulating layer 1110 is less than 60% by weight, the rigidity of the insulating layer 1110 may decrease.
  • the signal transmission characteristics at the via electrode 1123 penetrating the first layer 1111 deteriorate. It can be.
  • the embodiment since the insulating layer 1110 includes the second layer 1112 on the first layer 1111, even if the filler content in the first layer 1111 is increased, the electrode portion 1120 and the filler are The problem of contact with each other can be solved. Accordingly, the embodiment can improve the rigidity of the circuit board 1000 and the electrical characteristics of the electrode portion 1120 accordingly.
  • the surface of the insulating layer 1110 may be given a certain level of center line average surface roughness (Ra).
  • the insulating layer 1110 may include an interface 1112B between the first layer 1111 and the second layer 1112. Additionally, the insulating layer 1110 may include the top surface 1112U of the second layer 1112.
  • the centerline average surface roughness (Ra) of the interface 1112B may be different from the centerline average surface roughness (Ra) of the upper surface 1112U.
  • the deviation of the centerline average surface roughness (Ra) values for each line on the interface 1112B may be greater than the deviation of the centerline average surface roughness (Ra) for each line on the upper surface 1112U.
  • the embodiment can provide a center line average surface roughness (Ra) that is uniform and has no deviation to the second layer 1112 of the insulating layer 1110.
  • Ra center line average surface roughness
  • a uniform center line average surface roughness (Ra) can be provided to the upper surface 1112U of the second layer 1112 of the insulating layer 1110.
  • the interface 1112B between the first layer 1111 and the second layer 1112 of the insulating layer 1110 has a center line average surface roughness (Ra) by the reinforcing member 1111F included in the first layer 1111. ) can be given.
  • the particle size of the reinforcing member 1111F provided in the first layer 1111 of the insulating layer 1110 may have different particle sizes. That is, fillers with various particle sizes may be disposed in the first layer 1111 of the insulating layer 1110. Accordingly, the center line average surface roughness (Ra) of the interface 1112B between the first layer 1111 and the second layer 1112 of the insulating layer 1110 may vary for each line.
  • the center line average surface roughness (Ra) of the upper surface 1112U of the second layer 1112 may satisfy the range of 0.2 ⁇ m to 1.5 ⁇ m.
  • the center line average surface roughness (Ra) of the upper surface 1112U of the second layer 1112 may satisfy the range of 0.25 ⁇ m to 1.3 ⁇ m. More preferably, the center line average surface roughness (Ra) of the upper surface 1112U of the second layer 1112 may satisfy the range of 0.3 ⁇ m to 1.25 ⁇ m. If the center line average surface roughness (Ra) of the upper surface 1112U of the second layer 1112 is less than 0.2 ⁇ m, adhesion between the electrode portion 1120 and the upper surface 1112U of the second layer 1112 may not be secured.
  • a physical reliability problem may occur in which the electrode portion 1120 is separated from the insulating layer 1110.
  • the center line average surface roughness (Ra) of the upper surface 1112U of the second layer 1112 exceeds 1.5 ⁇ m
  • transmission loss of a signal flowing through the electrode unit 1120 may increase.
  • the center line average surface roughness (Ra) of the upper surface 1112U of the second layer 1112 exceeds 1.5 ⁇ m
  • the length of the surface may be increased, and the transmission distance of the signal flowing along the expression may also increase through this. You can.
  • signal transmission loss may increase.
  • the center line average surface roughness (Ra) of the upper surface 1112U of the second layer 1112 may be directly related to the reliability of the server or electronic product and thus may have technical interoperability or functional integrity.
  • the center line average surface roughness (Ra) of the upper surface 1112U of the second layer 1112 may be smaller than the particle size of the fillers of the reinforcing member 1111F provided in the first layer 1111.
  • the particle size of the fillers may have various sizes.
  • the average value of the particle sizes of the fillers may be greater than the center line average surface roughness (Ra) of the upper surface 1112U of the second layer 1112.
  • the lower surface of the third layer 1113 of the insulating layer 1110 may have a center line average surface roughness (Ra) corresponding to the center line average surface roughness (Ra) of the upper surface 1112U of the second layer 1112.
  • the center line average surface roughness (Ra) can be expressed as the height of the unevenness.
  • first irregularities may be provided at the interface between the first layer 1111 and the second layer 1112 of the insulating layer 1110.
  • second irregularities may be provided on the upper surface of the second layer 1112 of the insulating layer 1110.
  • the height of the first irregularities may be different from the height of the second irregularities.
  • the deviation in the heights of the first irregularities may be greater than the deviation in the heights of the second irregularities.
  • the height of the second irregularities may be uniform.
  • the insulating layer 1110 may include a recess 1110R in which at least a portion of the electrode portion 1120 is disposed.
  • the recess 1110R may be provided concavely from the upper surface of the insulating layer 1110 toward the lower surface.
  • the recess 1110R may be a space where the second wiring electrode 1122 of the electrode unit 1120 is disposed.
  • the recess 1110R may be provided in the first layer 1111 and the second layer 1112 of the insulating layer 1110. At this time, the recess 1110R may penetrate the second layer 1112 of the insulating layer 1110 while not penetrating the first layer 1111.
  • the recess 1110R is connected to the first part 1111R provided in the first layer 1111 of the insulating layer 1110 and the first part 1111R provided in the second layer 1112. It may include a second part (1112R).
  • the first part 1111R may be provided in the form of a groove that does not penetrate the first layer 1111 of the insulating layer 1110.
  • the second part 1112R may be provided in the form of a through hole penetrating the second layer 1112 of the insulating layer 1110.
  • the first wire electrode 1121 and the second wire electrode 1122 may have different vertical cross-sectional shapes.
  • the second wiring electrode 1122 is provided on the uppermost side of the circuit board 1000 and may function as an electrode to which an interposer or a semiconductor device is connected.
  • the second wiring electrode 1122 may refer to the wiring electrode 120 on the circuit board described with reference to FIG. 2 .
  • a conductive metal portion 1124 may be disposed on the second wiring electrode 1122. At this time, the conductive metal portion 1124 in the second embodiment may be formed in a different way from the conductive metal portion in the first embodiment, and thus may have a different structure from the conductive metal portion in the first embodiment.
  • the recess 1110R of the insulating layer 1110 may include a portion filled with the second wiring electrode 1122 and a portion filled with the conductive metal portion 1124.
  • the second wiring electrode 1122 may include a plurality of outer surfaces.
  • the second wiring electrode 1122 may include a top surface 1122U, a side surface 1122S, and a bottom surface.
  • the upper surface of the second wiring electrode 1122 and the lower surface of the second wiring electrode 1122 may have different widths.
  • the upper surface of the second wiring electrode 1122 may have a smaller width than the lower surface of the second wiring electrode 1122. This may be because a portion of the top and side surfaces of the second wiring electrode 1122 were etched and removed during the etching process of the second wiring electrode 1122 to expand the contact area with the conductive metal portion 1124.
  • the upper surface 1122U of the second wiring electrode 1122 may not be in contact with the insulating layer 1110.
  • the upper surface 1122U of the second wiring electrode 1122 may not be in contact with the first layer 1111 and the second layer 1112 of the insulating layer 1110.
  • the top surface 1122U of the second wiring electrode 1122 may be located lower than the top surface of the insulating layer 1110.
  • the top surface 1122U of the second wiring electrode 1122 may be located lower than the top surface 1112U of the second layer 1112 of the insulating layer 1110.
  • the upper surface 1122U of the second wiring electrode 1122 may be located lower than the uppermost second irregularity among the second irregularities provided on the upper surface 1112U of the second layer 1112.
  • the side surface 1122S of the second wiring electrode 1122 may include a plurality of slopes.
  • the side surface 1122S of the second wiring electrode 1122 is adjacent to the upper surface 1122U of the second wiring electrode 1122 and has a first slope 1122S1 whose width increases toward the lower surface of the second wiring electrode 1122. It can be included.
  • the side surface 1122S of the second wiring electrode 1122 is adjacent to the lower surface of the second wiring electrode 1122 and may include a second slope 1122S2 that is different from the first slope 1122S1.
  • the second inclination of the side surface 1122S of the second wiring electrode 1122 may be a change in width toward the top surface of the second wiring electrode 1122, but is not limited thereto.
  • the second slope 1122S2 of the side surface 1122S of the second wiring electrode 1122 may not horizontally overlap the second layer 1112 of the insulating layer 1110.
  • the second slope 1122S2 of the side surface 1122S of the second wiring electrode 1122 may contact the first layer 1111.
  • the second slope 1122S2 of the side surface 1122S of the second wiring electrode 1122 may contact the inner wall of the first part 1111R of the recess 1110R provided in the first layer 1111. You can.
  • the first slope 1122S1 of the side surface 1122S of the second wiring electrode 1122 has a first portion horizontally overlapping with the first layer 1111 and a second portion horizontally overlapping with the second layer 1112. may include.
  • the first slope 1122S1 of the side surface 1122S of the second wiring electrode 1122 may not contact the insulating layer 1110.
  • the first slope 1122S1 of the side surface 1122S of the second wiring electrode 1122 is formed on the inner wall of the first part 1111R of the recess 1110R provided in the first layer 1111 and the second The recess 1110R provided in the layer 1112 may be spaced apart from the inner wall of the second part 1112R in the horizontal direction.
  • the second wiring electrode 1122 may fill only a portion of the recess 1110R rather than the entire recess 1110R. This means that the manufacturing process of the second wiring electrode 1122 includes a process of surface treating the second wiring electrode 1122, and in the surface treatment process, a portion of the outer surface of the second wiring electrode 1122 is removed by etching. You can. Accordingly, the second wiring electrode 1122 may include a crevice spaced apart from the inner wall of the recess 1110R.
  • the conductive metal portion 1124 is disposed on the second wiring electrode 1122.
  • the second wiring electrode 1122 has a pad portion, and the conductive metal portion 1124 is disposed on the pad portion.
  • the conductive metal portion 1124 may include a different metal from the second wiring electrode 1122.
  • the conductive metal portion 1124 may include a metal material to improve bonding strength between the second wiring electrode 1122 and the connection member.
  • the conductive metal portion 1124 may include a metal material to improve bonding strength between the second wiring electrode 1122 and the bonding portion.
  • the conductive metal portion 1124 may include nickel. Also, when the conductive metal portion 1124 includes nickel, the adhesion between the second wiring electrode 1122 and the bonding portion can be increased.
  • the conductive metal portion 1124 may include a metal other than nickel.
  • the conductive metal portion 1124 may include gold.
  • the conductive metal portion 1124 may include palladium.
  • the conductive metal portion 1124 may protrude above the top surface of the insulating layer 1110.
  • at least a portion of the conductive metal portion 1124 may be provided in the recess 1110R of the insulating layer 1110, and the remaining portion may protrude onto the insulating layer 1110. Therefore, when combining a semiconductor package and an electronic device through thermocompression (TC) bonding in the future, there is an advantage in that TC bonding can be processed smoothly by securing consistency and diffusion.
  • TC thermocompression
  • the conductive metal portion 1124 may be provided to surround the second wiring electrode 1122 in the recess 1110R.
  • the first slope 1122S1 of the top surface 1122U and the side surface 1122S of the second wiring electrode 1122 may not contact the insulating layer 1110.
  • the conductive metal portion 1124 includes a portion disposed in the recess 1110R, and the portion disposed in the recess 1110R corresponds to the top surface 1122U and the side surface 1122S of the second wiring electrode 1122. It may be provided to cover the first slope (1122S1).
  • the conductive metal portion 1124 may include a buried portion disposed in the recess 1110R. Additionally, the buried portion of the conductive metal portion 1124 may include a portion in contact with the insulating layer 1110. The buried portion of the conductive metal portion 1124 is a portion 1124S2 in contact with the inner wall of the first part 1111R of the recess 1110R, and a portion 1124S2 in contact with the inner wall of the second part 1112R of the recess 1110R. It may include a portion 1124S3.
  • the buried portion of the conductive metal portion 1124 may include a portion in contact with the second wiring electrode 1122.
  • the buried portion of the conductive metal portion 1124 may include a portion 124S4 that contacts the first slope 1122S1 of the top and side surfaces 112U of the second wiring electrode 1122.
  • the conductive metal portion 1124 may include a protruding portion that protrudes onto the insulating layer 1110.
  • the protruding portion of the conductive metal portion 1124 may include a portion in contact with the insulating layer 1110.
  • the protruding portion of the conductive metal portion 1124 may include a portion 1124S1 that contacts the upper surface 1112U of the second layer 1112 of the insulating layer 1110. That is, the protruding portion of the conductive metal portion 1124 may be provided to extend in the horizontal direction on the second wiring electrode 1122. Accordingly, a portion of the protruding portion of the conductive metal portion 1124 may vertically overlap the second wiring electrode 1122, and the remaining portion may not vertically overlap the second wiring electrode 1122. Additionally, the lower surface 1124S1 of the portion that does not vertically overlap the second wiring electrode 1122 may contact the upper surface 1112U of the second layer 1112 of the insulating layer 1110.
  • the conductive metal portion 1124 may include an upper surface 1124U that protrudes onto the insulating layer 1110.
  • the upper surface 1124U of the conductive metal portion 1124 may include a convex portion in a direction away from the upper surface of the insulating layer 1110.
  • At least a portion of the conductive metal portion 1124 is provided in the recess 1110R of the insulating layer 1110. Accordingly, the embodiment may increase the contact area between the conductive metal portion 1124 and the second wiring electrode 1122. Through this, the embodiment can improve the adhesion between the conductive metal portion 1124 and the second wiring electrode 1122. Accordingly, the embodiment can improve physical reliability between the conductive metal portion 1124 and the second wiring electrode 1122.
  • the conductive metal portion 1124 has a structure that surrounds the outer surface of the second wiring electrode 1122, signal transmission is facilitated between the conductive metal portion 1124 and the second wiring electrode 1122. This can be done, and the electrical characteristics can be improved accordingly. Additionally, the embodiment may make the thickness of the plurality of conductive metal parts 1124 spaced apart in the horizontal direction uniform. Specifically, the conductive metal portion 1124 may be disposed on the second layer of the insulating layer. At this time, the second layer of the insulating layer may be a pure resin layer that does not include reinforcing members such as fillers. Accordingly, uniform surface roughness can be provided to the surface of the second layer.
  • a plurality of conductive metal parts may be disposed on the second layer of the insulating layer provided with uniform surface roughness.
  • the embodiment can ensure that the plurality of conductive metal parts have a uniform thickness.
  • the plurality of bonding portions can have a uniform thickness.
  • the embodiment can ensure that the semiconductor device is stably coupled to the conductive metal portion or bonding portion. Accordingly, the embodiment can enable semiconductor devices to operate stably and smoothly, and thereby improve the operating characteristics of servers or electronic products.
  • the first wire electrode 1121 and the second wire electrode 1122 may have different layer structures.
  • the second wiring electrode 1122 may have a layer structure that does not include a seed layer.
  • the first wiring electrode 1121 may have a multi-layer structure including a seed layer.
  • the first wiring electrode 1121 may include a first metal layer 1121-1 disposed under the third layer 1113 of the insulating layer 1110.
  • the first metal layer 1121-1 may be an electroless plating layer.
  • the first metal layer 1121-1 may be a chemical copper plating layer.
  • the first wiring electrode 1121 may include a second metal layer 1121-2 disposed below the first metal layer 1121-1.
  • the second metal layer 1121-2 may be an electrolytic plating layer obtained by electroplating the first metal layer 1121-1 as a seed layer. At this time, a certain level of center line average surface roughness (Ra) may be provided to the lower surface of the third layer 1113 in contact with the first metal layer 1121-1.
  • Ra center line average surface roughness
  • the embodiment can improve the adhesion between the first metal layer 1121-1 and the insulating layer 1110 of the first wiring electrode 1121.
  • the first metal layer 1121-1 of the embodiment does not contact the first layer 1111 of the insulating layer 1110. That is, the first metal layer 1121-1 does not contact the reinforcing member 1111F provided in the first layer 1111 of the insulating layer 1110.
  • the embodiment can solve the problem that the adhesion between the first metal layer 1121-1 and the insulating layer 1110 is reduced by the reinforcing member 1111F.
  • the embodiment can prevent the transmission loss of a signal flowing through the first metal layer 1121-1 from increasing by the reinforcing member 1111F. Through this, the embodiment can improve the physical reliability and electrical reliability of the circuit board. Accordingly, the operation of semiconductor devices can be performed smoothly, and further, the operation of servers or electronic products can be performed smoothly.
  • the width of the conductive metal portion 1124 may range from 40 ⁇ m to 70 ⁇ m. If the width of the conductive metal portion 1124 is less than 40 ⁇ m, the width of the conductive metal portion 1124 may be too small and a problem of collapsing during thermocompression bonding may occur. Additionally, if the width of the conductive metal portion 1124 is greater than 70 ⁇ m, it may be difficult to correspond to the fine pitch of the terminal of the semiconductor device or the electrode of the interposer.
  • the electrode unit 1120 may further include a bonding unit 1125.
  • the bonding portion 1125 may protrude from the conductive metal portion 1124 in a direction away from the circuit board 1000 .
  • the embodiment shows that the bonding portion 1125 is disposed on the upper side of the circuit board 1000, but the present invention is not limited thereto.
  • the bonding portion 1125 may also be disposed on the lower side of the circuit board 1000.
  • the bonding portion 1125 may protrude above the upper surface of the first protective layer 1130.
  • the conductive metal portion 1124 may be positioned lower than the top surface of the first protective layer 1130.
  • the bonding part 1125 can be used to provide ease of fine bonding process.
  • the electrode portion 1120 of the circuit board of the embodiment may include a conductive metal portion 1124 that protrudes above the top surface of the first protective layer 1130.
  • the top surface of the conductive metal portion 1124 of the second embodiment may be located lower than the top surface of the first protective layer 1130.
  • the upper surface of the conductive metal portion 1124 of the third embodiment is located lower than the upper surface of the first protective layer 1130, and the bonding portion 1125 may be disposed on the conductive metal portion 1124.
  • the conductive metal portion 1124 of the fourth embodiment may be provided to fill a portion of the recess 1110R and the opening of the first protective layer 1130. Through this, the conductive metal portion 1124 may have a structure that protrudes above the top surface of the first protective layer 1130.
  • the circuit board of the embodiment may be a core board.
  • the insulating layer of the circuit board may include the first insulating layer 1211 of the core layer.
  • the first insulating layer 1211 may be provided with a reinforcing member such as glass fiber.
  • the insulating layer may include a second insulating layer 1212 provided on the first insulating layer 1211 and a third insulating layer 1213 provided under the first insulating layer 1211.
  • the second insulating layer 1212 may have a structure in which a plurality of layers are stacked along the vertical direction.
  • the second insulating layer 1212 may be built up with a plurality of layers on the first insulating layer 1211, and each built up layer is the first insulating layer 1110 described in reference 24.
  • the third insulating layer 1213 may also have a structure corresponding to the second insulating layer 1212.
  • the electrode unit 1220 may be disposed within the insulating layer. At this time, the electrode unit 1220 may be disposed in the second insulating layer 1212 and the third insulating layer 1213.
  • Each of the second insulating layer 1212 and the third insulating layer 1213 includes a first layer including a reinforcing member and a second layer not including a reinforcing member as described above, through which the electrode portion 1220 and the The electrical characteristics of the electrode unit 1220 can be improved while ensuring adhesion.
  • a circuit board having the characteristics of the above-described invention when used in IT devices such as smartphones, server computers, TVs, or home appliances, functions such as signal transmission or power supply can be stably performed.
  • a circuit board having the characteristics of the present invention when a circuit board having the characteristics of the present invention performs a semiconductor package function, it can safely protect the semiconductor chip from external moisture or contaminants, and can prevent problems such as leakage current or electrical short circuits between terminals. Alternatively, the problem of electrical opening of the terminal supplying the semiconductor chip can be solved. Additionally, if it is responsible for the function of signal transmission, the noise problem can be solved.
  • the circuit board having the characteristics of the above-described invention can maintain the stable function of IT devices or home appliances, so that the entire product and the circuit board to which the present invention is applied can achieve functional unity or technical interoperability with each other.
  • a circuit board having the characteristics of the above-mentioned invention is used in a transportation device such as a vehicle, it is possible to solve the problem of distortion of signals transmitted to the transportation device, or to safely protect the semiconductor chip that controls the transportation device from the outside and prevent leakage.
  • the stability of the transport device can be further improved by solving the problem of electrical short-circuiting between currents or terminals, or the problem of electrical opening of the terminal supplying the semiconductor chip. Accordingly, the transportation device and the circuit board to which the present invention is applied can achieve functional unity or technical interoperability with each other.

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Abstract

실시 예에 따른 회로 기판은 절연층; 상기 절연층 상에 배치된 패드부; 상기 패드부 상에 배치된 도전 금속부; 상기 도전 금속부 상에 배치된 보호층; 및 상기 보호층의 적어도 일부를 관통하여 상기 도전 금속부와 전기적으로 연결된 본딩부를 포함하고, 상기 패드부는 상기 패드부의 상면에서 상기 절연층의 하면을 향하는 수직 방향을 따라 수평 방향의 폭이 넓어지도록 경사진 제1부와, 상기 제1부로부터 연장되고 상기 제1부의 경사와 상이한 경사를 갖는 제2부를 포함하고, 상기 도전 금속부는 상기 제1부의 측면의 적어도 일부를 덮으며 배치된다.

Description

회로 기판 및 이를 포함하는 반도체 패키지
실시 예는 반도체 패키지에 관한 것으로, 특히 균일한 높이를 가지는 본딩부를 구비한 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
전기/전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 반도체 패키지 기판에 더 많은 수의 반도체 소자를 배치하기 위한 기술들이 제안 및 연구되고 있다. 다만, 일반적인 반도체 패키지는 하나의 반도체 소자가 탑재되는 것을 기본으로 하기 때문에 원하는 성능을 얻는데 한계가 있다.
이에 따라, 최근에는 복수의 회로 기판을 이용하여 다수의 반도체 소자를 배치한 반도체 패키지가 제공되고 있다. 이러한 반도체 패키지는 복수의 반도체 소자가 회로 기판 상에서 상호 수평 방향 및/또는 수직 방향으로 연결되는 구조를 가진다. 이에 따라, 반도체 패키지는 반도체 소자의 실장 면적을 효율적으로 사용하고, 반도체 소자 사이의 짧은 신호 전송 패스를 통해 고속 신호의 전송 가능한 장점이 있다.
또한, 사물 인터넷(IoT:Internet of Things)을 제공하는 제품, 자율 주행차 및 고성능 서버 등에 적용되는 반도체 패키지는 고집적화 추세에 따라 반도체 소자의 개수 및/또는 각각의 반도체 소자의 사이즈가 커지거나, 반도체 소자의 기능적인 부분이 분할되면서 반도체 칩렛(Chiplet)으로 그 개념이 확장되고 있다.
이에 따라, 반도체 소자 및/또는 반도체 칩렛(Chiplet) 간 상호 통신이 중요해지고 있고, 이에 따라, 전자 디바이스의 메인 보드와 연결되는 반도체 패키지 기판과 반도체 소자 사이에 인터포저를 배치하는 추세이다.
인터포저는 반도체 소자 및/또는 반도체 칩렛(Chiplet) 간 상호 통신을 원활히 하거나, 또는 반도체 소자와 반도체 패키지 기판을 상호 연결하기 위해 반도체 소자에서 반도체 패키지로 향할수록 회로 패턴의 폭이나 너비를 점진적으로 증가시키는 재배선층의 기능을 할 수 있다. 이를 통해, 반도체 소자의 회로 패턴에 비해 상대적으로 큰 회로 패턴을 갖는 반도체 패키지 기판과 반도체 소자 사이의 전기적 신호를 원활히 할 수 있는 기능을 할 수 있다.
한편, 최근에는 반도체 소자에서 제공하는 기능이 증가하고, 반도체 소자의 성능이 향상되면서 반도체 소자에 구비되는 I/O 단자의 개수도 증가하고 있다. 이에 따라, 반도체 소자에 구비되는 I/O 단자들의 폭 및/또는 피치가 미세화되면서, 솔더 등의 결합 부재를 통해 반도체 소자의 I/O 단자들을 연결하는 공정에서 복수의 결합 부재가 서로 접촉하는 전기적 단락이 발생할 수 있다. 따라서, 반도체 소자의 단자의 밀도가 증가함에 따라 솔더 등의 결합 부재의 사용량을 줄이기 위해 열 압착 본딩(Thermal Compression Bonding, 이하 'TC 본딩') 등의 미세 본딩 공정을 진행할 수 있다. 그리고 미세 본딩 공정을 진행하는 경우, 인터포저 및/또는 반도체 패키지 기판은 반도체 소자의 단자와 정합도를 개선하기 위해 본딩부를 구비할 수 있다. 본딩부는 인터포저 및/또는 반도체 패키지 기판 상으로 돌출된 본딩부를 구비하여, 결합 부재의 볼륨을 줄이면서 반도체 소자의 단자와의 정합도를 높이는 기능을 할 수 있다.
이때, 상술한 본딩부를 형성하는 도금 공정에서의 공정 편차 및/또는 복수의 본딩부 각각의 저면의 수평 방향의 폭 및/또는 넓이의 차이로 인해 도금 공정 시 인가되는 전류의 차이가 발생하고, 이로 인해 도금 공정 속도가 달라질 수 있다. 따라서, 복수의 본딩부 간의 높이 편차가 발생할 수 있다. 복수의 본딩부 간의 높이 편차가 발생할 경우, 반도체 소자가 안정적으로 실장되지 못할 수 있고, 반도체 소자와 회로 기판 간의 전기적 접속 신뢰성이 저하될 수 있다.
실시 예는 절연층과 전극부 간의 밀착력이 개선된 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 절연층과 전극부 간의 계면에 균일한 중심선 평균 표면 거칠기(Ra)가 부여된 회로 기판 및 반도체 패키지를 제공한다.
또한, 실시 예는 전기적 신뢰성이 향상된 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 전극부의 화학동도금층과 절연층 내의 보강 부재가 서로 접촉하지 않도록 한 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 복수의 본딩부 간의 높이 편차가 최소화된 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 절연층; 상기 절연층 상에 배치된 패드부; 상기 패드부 상에 배치된 도전 금속부; 상기 도전 금속부 상에 배치된 보호층; 및 상기 보호층의 적어도 일부를 관통하여 상기 도전 금속부와 전기적으로 연결된 본딩부를 포함하고, 상기 패드부는 상기 패드부의 상면에서 상기 절연층의 하면을 향하는 수직 방향을 따라 수평 방향의 폭이 넓어지도록 경사진 제1부와, 상기 제1부로부터 연장되고 상기 제1부의 경사와 상이한 경사를 갖는 제2부를 포함하고, 상기 도전 금속부는 상기 제1부의 측면의 적어도 일부를 덮으며 배치된다.
또한, 상기 본딩부는 상기 보호층 상에 배치된 돌출부, 및 상기 돌출부로부터 연장되어 상기 보호층의 적어도 일부를 관통하여 상기 도전 금속부와 전기적으로 연결된 관통부를 포함한다.
또한, 상기 절연층은 보강 부재를 구비하고, 상기 패드부의 상기 제1부의 측면의 적어도 일부는 상기 절연층의 상기 보강 부재와 수평 방향을 따라 중첩되지 않는다.
또한, 상기 절연층의 상면에는 리세스가 구비되고, 상기 패드부의 상기 제1부는 상기 리세스 내에 배치된다.
또한, 상기 도전 금속부는 상기 패드부 및 상기 본딩부 중 적어도 하나의 금속 물질과 상이한 금속 물질을 포함한다.
또한, 상기 패드부의 상기 제1부의 측면을 곡면을 갖는다.
또한, 상기 관통부는 상기 곡면과 수직 방향을 따라 중첩되지 않는다.
또한, 상기 돌출부의 수평 방향의 폭은 상기 패드부의 상기 제2부의 폭보다 작다.
또한, 상기 도전 금속부는 상기 패드부의 제1부의 상면과 접촉하는 접촉부와, 상기 접촉부로부터 연장되어 상기 제1부의 상면과 수직 방향을 따라 중첩되지 않는 연장부를 포함한다.
또한, 상기 연장부는 상기 곡면과 수직 방향을 따라 중첩된다.
또한, 상기 연장부는, 상기 접촉부로부터 상기 절연층의 상면을 향하여 절곡되고 상기 패드부의 상기 제1부의 측면과 수평 방향으로 중첩된다.
또한, 상기 연장부는, 상면, 상기 패드부의 상기 제1부의 측면과 마주보는 내측면, 상기 내측면과 반대되는 외측면, 및 상기 내측면과 상기 외측면 사이의 저면을 포함하고, 상기 연장부의 상기 상면 및 상기 외측면은 상기 보호층과 접촉한다.
또한, 상기 연장부의 상기 저면은 상기 패드부의 상기 제1부의 측면과 접촉하지 않는다.
또한, 상기 연장부의 상기 저면은 상기 보호층과 접촉한다.
또한, 상기 연장부의 상기 내측면은 상기 패드부의 상기 제1부의 측면과 접촉한다.
또한, 상기 연장부의 상기 내측면의 적어도 일부는 상기 패드부의 상기 제1부의 측면과 접촉하지 않고 상기 보호층과 접촉한다.
또한, 상기 연장부는 상기 패드부의 상기 제1부의 측면과 수평 방향으로 중첩되지 않는다.
또한, 상기 연장부의 상기 저면은 상기 패드부의 상기 제1부의 측면과 접촉한다.
또한, 상기 관통부의 폭은 상기 도전 금속부의 수평 방향의 폭보다 작다.
또한, 상기 관통부의 폭은 상기 패드부의 상기 제1부의 상면의 폭보다 작다.
또한, 상기 관통부의 수직 길이는 상기 패드부의 수직 길이보다 크다.
또한, 상기 관통부의 수직 길이는 상기 패드부의 수직 길이보다 작다.
또한, 상기 회로 기판은 상기 패드부의 상기 제2부와 수평 방향으로 중첩되고, 상기 패드부와 수직 방향으로 중첩되지 않는 연결 회로 패턴부를 더 포함하고, 상기 연결 회로 패턴부는 상기 패드부의 상기 제2부와 수평 방향으로 중첩되지 않는다.
또한, 상기 절연층은 보강 부재를 포함하는 제1층; 및 상기 제1층 상에 구비되고, 보강 부재를 포함하지 않는 제2층을 포함하고, 상기 패드부의 적어도 일부는 상기 제2층과 수평 방향으로 중첩된다.
또한, 상기 절연층의 상면에는 리세스가 구비되고, 상기 패드부의 상기 제1부 및 제2부 각각은 상기 리세스 내에 배치된다.
또한, 상기 도전 금속부는 상기 패드부 상에 배치된 제1 영역과, 상기 제1 영역으로부터 상기 패드부의 상기 제1부의 측면과 상기 리세스의 내벽 사이로 연장되는 제2 영역을 포함한다.
또한, 상기 도전 금속부의 상기 제2 영역은 상기 제1층, 상기 제2층, 및 상기 패드부 각각의 적어도 일부와 수평 방향으로 중첩된다.
또한, 상기 리세스는, 상기 절연층의 제1층에 구비된 제1 파트; 및 상기 절연층의 상기 제2층에 구비되고 상기 제1 파트와 연결되는 제2 파트를 포함한다.
또한, 상기 패드부의 상면은 상기 절연층의 상기 제2층의 상면보다 낮게 위치한다.
또한, 상기 패드부의 상기 제1부의 측면은 상기 리세스와 내벽과 수평 방향으로 중첩되고 상기 리세스의 내벽과 이격된다.
또한, 상기 패드부의 상기 제2부의 측면은 상기 리세스의 내벽과 접촉한다.
또한, 상기 도전 금속부는, 상기 패드부의 상기 제1부의 측면과 상기 리세스의 내벽 사이에 구비된다.
또한, 상기 도전 금속부는 상기 절연층의 제2층 상으로 돌출되는 부분을 포함하고, 상기 도전 금속부의 돌출된 부분의 적어도 일부는 상기 절연층의 상기 제2층의 상면과 접촉한다.
또한, 상기 보강 부재는 유기물의 레진 내에 구비된 필러이고, 상기 절연층의 상기 제2층은 필러를 포함하지 않는 순수 레진층이다.
또한, 상기 절연층의 상기 제2층의 상면에는 제1 표면 거칠기가 부여되고, 상기 절연층의 상기 제1층과 상기 제2층 사이의 계면에는 제1 표면 거칠기와 다른 제2 표면 거칠기가 부여된다.
또한, 상기 계면에는 상기 절연층의 상기 제1층에 구비된 필러의 입자 크기에 대응하는 제2 표면 거칠기가 부여된다.
또한, 상기 제1 표면 거칠기는 0.2㎛ 내지 1.5㎛의 범위의 중심선 평균 표면 거칠기(Ra)이다.
또한, 상기 리세스의 내벽은 제1 표면 거칠기보다 작은 제3 표면 거칠기를 가진다.
또한, 상기 절연층의 상기 제2층의 상면에서의 라인별 중심선 평균 표면 거칠기의 편차는, 상기 제1층과 상기 제2층 사이의 계면에서의 라인별 중심선 평균 표면 거칠기의 편차보다 작다.
또한, 상기 절연층의 제1층에는 서로 다른 입자 크기의 필러들이 구비되고, 상기 제2층의 상면의 중심선 평균 표면 거칠기의 값은 필러들의 입자 크기의 평균 값보다 작다.
실시 예의 회로 기판은 결합 부재와 연결되는 복수의 본딩부 간의 높이 편차를 최소화할 수 있다. 구체적으로, 실시 예의 회로 기판은 패드부를 포함할 수 있다. 패드부는 절연층에 매립된 제1부 및 제1부 상에 구비되고 절연층 상으로 돌출된 제2부를 포함할 수 있다. 또한, 회로 기판은 복수의 패드부의 제1부와 수평 방향으로 중첩된 트레이스에 대응한 연결 회로 패턴부를 포함할 수 있다. 이때, 패드부의 제2부는 패드부의 제1부 및 연결 회로 패턴부를 전해 도금으로 형성하기 위한 시드층일 수 있다.
구체적으로, 기존의 회로 기판은 시드층으로 사용된 동박층을 전체적으로 제거하고 있다. 이에 따라, 기존의 회로 기판은 패드부 상에 구비되는 본딩부의 두께가 증가할 수 있다. 이에 의해, 기존의 회로 기판은 수평 방향으로 상호 이격된 복수의 본딩부들 사이의 높이에 편차가 발생할 수 있다. 따라서, 본딩부 상에 반도체 소자를 결합할 시, 기존의 회로 기판은 복수의 본딩부 간의 높이 차이로 인해 반도체 소자가 본딩부 상에 안정적으로 배치되지 않고 특정 방향으로 기울어진 상태로 결합될 수 있다. 이에 반하여, 실시 예는 시드층으로 사용된 동박층 중 본딩부가 배치될 영역의 일부를 제거하지 않을 수 있고, 이를 통해 패드부가 상술한 제거되지 않은 동박층의 일부인 제2부를 구비하도록 할 수 있다. 이때, 패드부의 제2부의 상면은 기판의 제조 공정 중에서 캐리어 부재 상에 가장 먼저 배치된 동박층의 상면을 의미할 수 있다. 이에 따라, 패드부의 제2부의 상면은 평탄할 수 있다. 나아가, 복수의 패드부의 제2부의 상면은 서로 동일 평면 상에 위치할 수 있다. 따라서, 실시 예는 패드부의 제2부 상에 본딩부를 배치함으로써, 복수의 본딩부를 균일한 두께 및/또는 높이로 형성할 수 있다. 나아가, 실시 예는 패드부의 제2부의 두께만큼 본딩부의 두께를 줄일 수 있다. 이에 따라, 실시 예는 본딩부의 두께에 비례하여 복수의 본딩부들 간의 두께 편차가 증가하는 문제를 해결할 수 있다. 이에 의해, 실시 예는 복수의 본딩부들 사이의 높이 편차를 최소화할 수 있다. 따라서, 실시 예는 복수의 본딩부 상에 반도체 소자를 안정적으로 배치할 수 있다. 나아가, 실시 예는 기존의 본딩부의 두께 대비 패드부의 제2부가 가지는 두께만큼 본딩부의 두께를 증가시킬 수 있다. 나아가, 실시 예는 균일한 높이를 가진 패드부를 이용하여 본딩부를 형성하는 것에 의해, 본딩부의 두께를 증가시켜도 복수의 본딩부들 간의 두께 편차를 최소화할 수 있다.
이에 따라, 실시 예는 반도체 소자가 안정적으로 결합될 수 있는 본딩부의 높이를 확보할 수 있고, 이에 따른 반도체 패키지의 전체적인 물리적 특성 및/또는 전기적 특성을 향상시킬 수 있다. 이에 따라, 반도체 소자의 동작을 원활히 이루어지도록 할 수 있고, 나아가 서버나 전자 제품의 동작이 원활히 이루어지도록 할 수 있다.
또한, 본딩부는 보호층의 상면으로부터 보호층의 적어도 일부 영역을 관통하는 관통부와, 관통부 상에 배치되고 보호층 상으로 돌출된 접합부를 포함할 수 있다. 패드부의 제2부는 곡률을 가지는 측면을 포함할 수 있다. 본딩부의 관통부는 패드부의 곡률을 갖는 측면과 수직 방향으로 중첩될 수 있다. 따라서, 실시 예는 본딩부의 관통부를 형성할 시, 관통부가 패드부 상에서 일측으로 치우쳐 배치되도록 할 수 있다. 이를 통해, 실시 예는 서로 인접한 복수의 관통부들 사이, 나아가 서로 인접한 복수의 본딩부들 사이의 간격을 증가시킬 수 있다. 실시 예는 본딩부들 사이의 간격이 증가되는 것에 의해, 본딩부 상에 배치되는 결합 부재의 양을 증가시킬 수 있고, 이에 따라 반도체 소자와 기판 사이의 결합력을 향상시킬 수 있다.
또한, 본딩부의 도전 금속부는 패드부의 상면과 수직 방향으로 중첩되는 접촉부와, 곡률을 갖는 패드부의 측면과 수직 방향으로 중첩되는 연장부를 포함할 수 있다. 연장부는 접촉부로부터 패드부의 측면이 갖는 곡률에 대응하는 절곡 방향으로 절곡될 수 있다. 이를 통해 실시 예는 연장부를 이용하여 보호층과 패드부 간의 접촉 면적을 증가시킬 수 있고, 이를 통해 보호층과 패드부 간의 결합력을 개선할 수 있다.
또한, 도전 금속부의 연장부의 내측면의 적어도 일부는 패드부의 측면과 접촉하지 않을 수 있다. 이를 통해 패드부의 측면과 연장부의 내측면 사이에는 일정 이격 공간이 구비될 수 있다. 이때, 보호층은 이격 공간을 채우며 구비될 수 있다. 이때, 이격 공간은 보호층과의 결합력을 향상시키는 앵커로 기능할 수 있다. 이를 통해, 실시 예는 절연층과 보호층 사이의 밀착력 및 보호층과 본딩부 사이의 밀착력을 개선할 수 있다.
다른 실시 예의 절연층은 보강 부재를 포함하는 제1층 및 제1층 상의 제2층을 포함할 수 있다. 절연층의 제1층은 필러와 같은 보강 부재를 포함할 수 있고, 제2층은 보강 부재를 포함하지 않을 수 있고, 일례로 순수 레진층일 수 있다. 이를 통해, 실시 예는 절연층과 회로층 사이의 밀착력을 확보하면서 전극부의 전기적 특성을 향상시킬 수 있다. 구체적으로, 비교 예의 절연층은 전체적으로 보강 부재가 구비된 제1층만을 포함하고, 이에 따라 제1층에 구비된 보강 부재가 회로층과 접촉하는 문제가 발생한다. 회로층과 필러와 접촉하는 경우, 해당 접촉 부분에서 밀착력의 저하가 발생하고, 보강 부재가 가지는 물성에 의해 회로층을 통해 전달되는 신호의 전송 손실이 증가하여 전기적 특성이 저하될 수 있다. 또한, 이를 해결하기 위해 절연층에 구비된 보강 부재의 함량을 줄이는 경우, 회로 기판의 강성이 저하될 수 있다. 회로 기판의 강성이 저하되는 경우, 회로 기판이 특정 방향으로 크게 휘어지는 신뢰성 문제가 발생할 수 있다.
따라서, 실시 예는 절연층이 제1층 및 제2층으로 구분되도록 하여, 전극부와 절연층 간의 밀착력을 확보하면서 전극부의 전기적 특성을 향상시킬 수 있도록 한다. 이를 위해, 절연층의 제1층은 보강 부재를 포함하는 유기 물질로 구성될 수 있다. 이를 통해, 제1층은 절연층의 강성을 확보하면서 절연층 상에 안정적으로 전극부의 배치가 가능하도록 할 수 있다. 절연층의 제2층은 절연층의 제1층 상에 구비될 수 있다. 절연층의 제2층은 보강 부재를 포함하지 않을 수 있고, 전극부는 절연층의 제2층 상에 배치될 수 있다. 일례로, 전극부는 절연층의 제2층과 접촉할 수 있다. 이때, 절연층의 제2층에는 보강 부재가 구비되지 않을 수 있고, 이에 의해, 전극부는 보강 부재와 접촉하지 않을 수 있다. 따라서, 실시 예는 전극부와 절연층 사이의 밀착력을 향상시킬 수 있다. 나아가, 실시 예는 전극부의 전기적 특성을 향상시킬 수 있다.
또한, 실시 예의 전극부는 하부 배선 전극을 포함하고, 하부 배선 전극는 화학동도금층의 제1 금속층을 포함할 수 있다. 이때, 절연층은 제1층 아래의 제3층을 포함하며, 절연층의 제3층은 보강 부재를 포함하지 않을 수 있다. 그리고 제3층의 하면에는 하면에 일정 수준의 중심선 평균 표면 거칠기(Ra)가 부여될 수 있다. 이에 따라, 실시 예는 하부 배선 전극의 제1 금속층과 절연층 사이의 밀착력을 향상시킬 수 있다. 이때, 실시 예의 제1 금속층은 절연층의 제1층과 접촉하지 않는다. 즉, 제1 금속층은 절연층의 제1층에 구비된 보강 부재와 접촉하지 않는다. 이를 통해, 실시 예는 보강 부재에 의해 제1 금속층과 절연층 사이의 밀착력이 저하되는 문제를 해결할 수 있다. 나아가, 실시 예는 보강 부재에 의해 제1 금속층을 통해 흐르는 신호의 전송 손실이 증가하는 것을 방지할 수 있다. 이를 통해, 실시 예는 회로 기판의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.
또한, 실시 예는 절연층이 제1층 및 제2층을 포함하도록 하여 제2층의 상면에 균일한 표면 거칠기를 부여할 수 있다. 이를 통해, 실시 예는 도전 금속부 및/또는 본딩부가 균일한 두께를 가지도록 할 수 있다. 구체적으로, 실시 예는 균일한 표면 거칠기가 부여된 절연층의 제2층 상에 도전 금속부 및/또는 본딩부가 배치되는 것에 의해 수평 방향으로 상호 이격된 도전 금속부 및/또는 본딩부가 균일한 두께를 가지도록 할 수 있다. 이를 통해, 실시 예는 도전 금속부 및/또는 본딩부 상에 반도체 소자가 안정적으로 결합되도록 할 수 있다. 따라서, 실시 예는 반도체 소자 및 이를 포함하는 제품의 동작 특성을 향상시킬 수 있다.
도 1a는 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1b는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1c는 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1d는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1e는 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1f는 제6 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1g는 제7 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 제1 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 3은 도 2의 제1 절연층의 최상측에 구비된 제1 전극의 평면도이다.
도 4 및 도 5는 도 2에 구비된 회로 기판의 일부 영역을 확대한 확대도이다.
도 6은 도 2의 회로 기판의 제1 변형 예를 나타낸 확대도이다.
도 7은 도 2의 회로 기판의 제2 변형 예를 나타낸 확대도이다.
도 8은 도 2의 회로 기판의 제3 변형 예를 나타낸 확대도이다.
도 9는 도 2의 회로 기판의 제4 변형 예를 나타낸 확대도이다.
도 10은 도 2의 회로 기판의 제5 변형 예를 나타낸 확대도이다.
도 11은 도 2의 회로 기판의 제6 변형 예를 나타낸 확대도이다.
도 12 내지 23은 도 2에 도시된 회로 기판의 제조 방법을 공정 순으로 나타낸 단면도이다.
도 24는 제2 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 25는 도 24의 실시 예의 회로 기판에 구비된 절연층의 계면을 보여주는 광학 현미경 사진이다.
도 26은 도 24의 일 영역에서 도전 금속부를 배치하기 전의 상태를 나타낸 단면도이다.
도 27은 도 26에서 도전 금속부가 배치된 이후의 상태를 나타낸 도면이다.
도 28은 도 24의 회로 기판에서 하부 배선 전극의 상세 층 구조를 보여주는 도면이다.
도 29는 제3 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 30은 제4 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 31은 제5 실시 예에 따른 회로 기판을 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들 간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C 중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우 뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
-전자 디바이스-
실시 예의 설명에 앞서, 실시 예의 반도체 패키지가 적용되는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 반도체 패키지에는 다양한 반도체 소자가 실장될 수 있다.
반도체 소자는 능동소자 및/또는 수동소자를 포함할 수 있다. 능동소자는 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC) 형태의 반도체칩일 수 있다. 반도체 소자는 로직 칩, 메모리칩 등일 수 있다. 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 애플리케이션 프로세서(AP) 칩이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다.
메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
또한, 전자 디바이스는 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 차량, 고성능 서버, 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
이하에서는 실시 예에 따른 회로 기판을 포함하는 반도체 패키지에 대해 설명하기로 한다. 실시 예의 반도체 패키지는 추후 설명될 회로 기판을 포함한 다양한 패키지 구조를 가질 수 있다.
도 1a는 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1b는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1c는 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1d는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1e는 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1f는 제6 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1g는 제7 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1a를 참조하면, 제1 실시 예의 반도체 패키지는 제1 회로 기판(10), 제2 회로 기판(20) 및 반도체 소자(30)를 포함할 수 있다.
제1 회로 기판(10)은 반도체 패키지 기판을 의미할 수 있다.
예를 들어, 제1 회로 기판(10)은 적어도 하나의 외부 회로 기판이 결합되는 공간을 제공할 수 있다. 외부 회로 기판은 제1 회로 기판(10) 상에 결합되는 제2 회로 기판(20)을 의미할 수 있다. 또한, 외부 회로 기판은 제1 회로 기판(10)의 하부에 결합되는 전자 디바이스에 포함된 메인 보드를 의미할 수 있다.
또한, 도면상에 도시하지는 않았지만, 제1 회로 기판(10)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다.
제1 회로 기판(10)은 적어도 하나의 절연층, 적어도 하나의 절연층에 배치된 회로 패턴층, 및 적어도 하나의 절연층을 관통하는 관통 전극을 포함할 수 있다.
제1 회로 기판(10) 상에는 제2 회로 기판(20)이 배치될 수 있다.
제2 회로 기판(20)은 인터포저일 수 있다. 예를 들어, 제2 회로 기판(20)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다. 제2 회로 기판(20)은 적어도 하나의 반도체 소자(30)와 연결될 수 있다. 예를 들어, 제2 회로 기판(20)은 제1 반도체 소자(31) 및 제2 반도체 소자(32)가 실장되는 공간을 제공할 수 있다. 제2 회로 기판(20)은 제1 반도체 소자(31)와 제2 반도체 소자(32) 사이를 전기적으로 연결하면서, 제1 및 제2 반도체 소자(31, 32)와 제1 회로 기판(10) 사이를 전기적으로 연결할 수 있다. 즉, 제2 회로 기판(20)은 복수의 반도체 소자 사이의 수평적 연결 기능 및 반도체 소자와 패키지 회로 기판 사이의 수직적 연결 기능을 할 수 있다.
도 1a에서는 제2 회로 기판(20) 상에 2개의 반도체 소자(31, 32)가 배치되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 제2 회로 기판(20) 상에는 1개의 반도체 소자가 배치될 수 있고, 이와 다르게 3개 이상의 반도체 소자가 배치될 수 있다.
제2 회로 기판(20)은 적어도 하나 이상의 반도체 소자(30)와 제1 회로 기판(10) 사이에 배치될 수 있다.
일 실시 예에서, 제2 회로 기판(20)은 반도체 소자 기능을 하는 액티브 인터포저일 수 있다. 제2 회로 기판(20)이 반도체 소자 기능을 하는 경우, 실시 예의 반도체 패키지는 제1 회로 기판(10) 상에 수직 방향으로의 적층 구조를 가지고 복수의 로직 칩의 기능을 가질 수 있다. 로직 칩의 기능을 가질 수 있다는 것은, 능동 소자 및 수동 소자의 기능을 가질 수 있음을 의미할 수 있다. 능동 소자의 경우 수동 소자와 다르게 전류와 전압의 특성이 선형적이지 않을 수 있고, 액티브 인터포저의 경우 능동 소자의 기능을 가질 수 있다. 또한, 액티브 인터포저는 해당 로직 칩의 기능을 하면서, 이의 상부에 배치된 제2 로직 칩과 제1 회로 기판(10) 사이의 신호 전달 기능을 수행할 수 있다.
다른 실시 예에 따르면, 제2 회로 기판(20)은 패시브 인터포져일 수 있다. 예를 들어, 제2 회로 기판(20)은 반도체 소자(30)와 제1 회로 기판(10) 사이에서의 신호 중계 기능을 할 수 있고, 저항, 캐패시터, 인덕터 등의 패시브 소자 기능을 가질 수 있다. 예를 들어, 반도체 소자(30)는 5G, 사물인터넷(IOT, Internet of Things), 화질 증가, 통신 속도 증가 등의 이유로 단자의 개수가 점차 증가하고 있다. 즉 반도체 소자(30)에 구비되는 단자의 개수가 증가하고, 이에 의해 단자의 폭이나 복수의 단자들 사이의 간격이 감소하고 있다. 이때, 제1 회로 기판(10)은 전자 디바이스의 메인 보드와 연결된다. 이에 따라, 제1 회로 기판(10)에 구비된 전극들이 반도체 소자(30) 및 메인 보드와 각각 연결되기 위한 폭 및 간격을 가지기 위해서는 제1 회로 기판(10)의 두께가 증가하거나, 제1 회로 기판(10)의 층 구조가 복잡해지는 문제가 있다. 따라서, 제1 실시 예는 제1 회로 기판(10)과 반도체 소자(30)에 제2 회로 기판(20)을 배치한다. 그리고 제2 회로 기판(20)은 반도체 소자(30)의 단자에 대응하는 미세 폭 및 간격을 가지는 전극을 포함할 수 있다.
반도체 패키지는 제1 회로 기판(10)과 제2 회로 기판(20) 사이에 배치되는 제1 결합 부재(41)를 포함한다. 제1 결합 부재(41)는 제1 회로 기판(10)에 제2 회로 기판(20)을 결합시키면서 이들 사이를 전기적으로 연결한다.
반도체 패키지는 제2 회로 기판(20)과 반도체 소자(30) 사이에 배치되는 제2 결합 부재(42)를 포함할 수 있다. 제2 결합 부재(42)는 제2 회로 기판(20) 상에 반도체 소자(30)를 결합시키면서 이들 사이를 전기적으로 연결할 수 있다.
반도체 패키지는 제1 회로 기판(10)의 하면에 배치된 제3 결합 부재(43)를 포함한다. 제3 결합 부재(43)는 제1 회로 기판(10)을 메인 보드에 결합시키면서, 이들 사이를 전기적으로 연결할 수 있다.
이때, 제1 결합 부재(41), 제2 결합 부재(42) 및 제3 결합 부재(43)는 와이어 본딩, 솔더 본딩, 메탈 간 다이렉트 본딩 중 적어도 하나의 본딩 방식을 이용하여 복수의 구성 요소 사이를 전기적으로 연결할 수 있다. 즉, 제1 결합 부재(41), 제2 결합 부재(42) 및 제3 결합 부재(43)는 복수의 구성 요소를 전기적으로 연결하는 기능을 갖기 때문에, 메탈 간 다이렉트 본딩을 이용할 경우 반도체 패키지는 솔더나 와이어가 아닌, 전기적으로 연결되는 부분으로 이해될 수 있다.
와이어 본딩 방식은 금(Au) 등의 도선을 이용하여 복수의 구성 요소 사이를 전기적으로 연결하는 것을 의미할 수 있다. 또한, 솔더 본딩 방식은 Sn, Ag, Cu 중 적어도 하나를 포함하는 물질을 이용하여 복수의 구성요소 사이를 전기적으로 연결할 수 있다. 또한, 메탈 간 다이렉트 본딩 방식은 솔더, 와이어, 전도성 접착제 등의 부재 없이, 복수의 구성 요소 사이에 열과 압력을 인가하여 재결정화하고, 이를 통해 복수의 구성요소 사이를 직접 결합시키는 것을 의미할 수 있다. 그리고, 메탈 간 다이렉트 본딩 방식은 제2 결합 부재(42)에 의한 본딩 방식을 의미할 수 있다. 이 경우, 제2 결합 부재(42)는 재결정화에 의해 복수의 구성요소 사이에 형성되는 금속층을 의미할 수 있다.
구체적으로, 제1 결합 부재(41), 제2 결합 부재(42) 및 제3 결합 부재(43)는 TC(Thermal Compression) 본딩 방식에 의해 복수의 구성을 서로 결합시킬 수 있다. TC 본딩은 제1 결합 부재(41), 제2 결합 부재(42) 및 제3 결합 부재(43)에 열과 압력을 가하여 복수의 구성 사이를 직접 결합시키는 방식을 의미할 수 있다.
이때, 제1 회로 기판(10) 및 제2 회로 기판(20) 중 적어도 하나에서, 제1 결합 부재(41), 제2 결합 부재(42) 및 제3 결합 부재(43)가 배치되는 전극에는 본딩부가 배치될 수 있다. 본딩부는 제1 회로 기판(10) 또는 제2 회로 기판(20)에서 외측 방향을 향하여 돌출될 수 있다.
본딩부는 범프(bump), 또는 포스트(post), 또는 필라(pillar)라 칭할 수 있다. 바람직하게, 본딩부는 제2 회로 기판(20)의 전극 중 반도체 소자(30)와의 결합을 위한 제2 결합 부재(42)가 배치된 전극을 의미할 수 있다. 즉, 반도체 소자(30)의 단자들의 피치가 미세화되면서, 솔더 등의 전도성 접착제가 반도체 소자(30)의 복수의 단자와 각각 연결되는 복수의 제2 결합 부재(42) 간의 단락이 발생할 수 있다. 따라서, 실시 예는 제2 결합 부재(42)의 볼륨을 줄이기 위해 열압착 본딩(Thermal Compression Bonding)을 진행할 수 있고, 정합도와 확산력, 솔더 등의 전도성 접착제와 본딩부 사이에 형성되는 금속간 화합물(Inter Metallic Compound, IMC)이 인터포저 및/또는 회로 기판으로 확산되는 것을 방지하는 확산 방지력 확보를 위해 제2 결합 부재(42)가 배치되는 제2 회로 기판(20)의 전극에 본딩부가 포함되도록 할 수 있다
도 1b를 참조하면, 제2 실시 예의 반도체 패키지는 제2 회로 기판(20)에 연결 부재(21)가 배치되는 점에서 제1 실시 예의 반도체 패키지와 상이할 수 있다. 최근, 반도체 소자가 처리해야 하는 신호의 수가 증가함에 따라 반도체 소자의 크기가 대면적화되는 추세에 있는데, 이러한 반도체 소자의 대면적화는 반도체 소자의 수율을 낮추는 문제가 된다. 따라서, 반도체 소자의 패턴의 크기나 기능적인 부분을 분할하여 칩렛을 회로 기판 상에 배치하고 이들을 전기적으로 연결하는 기능을 가진 연결 부재(21)를 회로 기판 내에 매립하고 있는 추세에 있다. 다만, 연결 부재(21)는 이에 한정되지 않고 반도체 소자와 메모리 등 다른 기능을 갖는 반도체 소자 간의 연결도 할 수 있다. 예를 들어, 연결 부재(21)는 재배선층을 포함할 수 있다. 연결 부재(21)는 복수의 반도체 소자를 수평적으로 서로 전기적 연결을 하는 기능을 할 수 있다. 예시적으로, 일반적으로 반도체 소자가 가져야 할 면적이 너무 크기 때문에 연결 부재(21)는 재배선층을 포함할 수 있다. 반도체 패키지와 반도체 소자는 회로 패턴의 폭이나 너비 등이 서로 큰 차이를 가지기 때문에, 전기적 접속을 위한 회로 패턴의 완충 역할이 필요하다. 완충 역할은 반도체 패키지의 회로 패턴의 폭이나 너비 등의 크기와 반도체 소자의 회로 패턴의 폭이나 너비 등의 크기의 중간 크기를 갖도록 하는 것을 의미할 수 있고, 재배선층은 완충 역할을 하는 기능을 포함할 수 있다.
일 실시 예에서, 연결 부재(21)는 실리콘 물질을 포함할 수 있고, 실리콘 회로 기판과 실리콘 회로 기판 상에 배치되는 재배선층을 포함할 수 있다.
다른 실시 예에서, 연결 부재(21)는 유기물질을 포함할 수 있다. 예를 들어, 연결 부재(21)는 실리콘 회로 기판 대신에 유기물을 포함하는 유기 회로 기판을 포함한다.
연결 부재(21)는 제2 회로 기판(20) 내에 매립될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 연결 부재(21)는 제2 회로 기판(20) 상에 돌출되는 구조를 가지고 배치될 수 있다. 또한, 제2 회로 기판(20)은 캐비티를 포함할 수 있고, 연결 부재(21)는 제2 회로 기판(20)의 캐비티 내에 배치될 수 있다. 연결 부재(21)는 제2 회로 기판(20) 상에 배치되는 복수의 반도체 소자 사이를 수평적으로 연결할 수 있다.
도 1c를 참조하면, 제3 실시 예의 반도체 패키지는 제2 회로 기판(20) 및 반도체 소자(30)를 포함할 수 있다. 이때, 제3 실시 예의 반도체 패키지는 제2 실시 예의 반도체 패키지 대비 제1 회로 기판(10)이 제거된 구조를 가진다.
즉, 제3 실시 예의 제2 회로 기판(20)은 인터포저 기능을 하면서 패키지 회로 기판의 기능을 할 수 있다.
제2 회로 기판(20)의 하면에 배치된 제1 결합 부재(41)는 전자 디바이스의 메인 보드에 제2 회로 기판(20)을 결합시킬 수 있다.
도 1d를 참조하면, 제4 실시 예의 반도체 패키지는 제1 회로 기판(10) 및 반도체 소자(30)를 포함할 수 있다.
이때, 제4 실시 예의 반도체 패키지는 제2 실시 예의 반도체 패키지 대비 제2 회로 기판(20)이 제거된 구조를 가진다.
즉, 제4 실시 예의 제1 회로 기판(10)은 패키지 회로 기판 기능을 하면서, 반도체 소자(30)와 메인 보드 사이를 연결하는 기능을 할 수 있다. 이를 위해, 제1 회로 기판(10)에는 복수의 반도체 소자 사이를 연결하기 위한 연결 부재(11)를 포함할 수 있다. 연결 부재(11)는 복수의 반도체 소자 사이를 연결하는 실리콘 브리지 또는 유기물 브리지일 수 있다.
도 1e를 참조하면, 제5 실시 예의 반도체 패키지는 제4 실시 예의 반도체 패키지 대비, 제3 반도체 소자(1330)를 더 포함한다.
이를 위해, 제1 회로 기판(10)의 하면에는 제4 결합 부재(44)가 배치될 수 있다. 그리고, 제4 결합 부재(44)에는 제3 반도체 소자(33)가 배치될 수 있다. 즉, 제5 실시 예의 반도체 패키지는 상측 및 하측에 각각 반도체 소자가 실장되는 구조를 가질 수 있다.
이때, 제3 반도체 소자(33)는 도 1c의 반도체 패키지에서, 제2 회로 기판(20)의 하면에 배치된 구조를 가질 수도 있을 것이다.
도 1f를 참조하면, 제6 실시 예의 반도체 패키지는 제1 회로 기판(10)을 포함한다.
제1 회로 기판(10) 상에는 제1 반도체 소자(31)가 배치될 수 있다. 이를 위해, 제1 회로 기판(10)과 제1 반도체 소자(31) 사이에는 제1 결합 부재(41)가 배치될 수 있다.
또한, 제1 회로 기판(10)은 도전성 결합부(45)를 포함할 수 있다. 도전성 결합부(45)는 제1 회로 기판(10)에서 제2 반도체 소자(32)를 향하여 더 돌출될 수 있다. 도전성 결합부(45)는 범프라고 할 수 있고, 이와 다르게 포스트라고도 할 수 있다. 도전성 결합부(45)는 제1 회로 기판(10)의 최상측에 배치된 전극 상에 돌출된 구조를 가지고 배치될 수 있다.
도전성 결합부(45) 상에는 제2 반도체 소자(32)가 배치될 수 있다. 이때, 제2 반도체 소자(32)는 도전성 결합부(45)를 통해 제1 회로 기판(10)과 연결될 수 있다. 또한, 제1 반도체 소자(31)와 제2 반도체 소자(32) 상에는 제2 결합 부재(42)가 배치될 수 있다.
이에 따라, 제2 반도체 소자(32)는 제2 결합 부재(42)를 통해 제1 반도체 소자(31)와 전기적으로 연결될 수 있다.
즉, 제2 반도체 소자(32)는 도전성 결합부(45)를 통해 제1 회로 기판(10)과 연결되면서, 제2 결합 부재(42)를 통해 제1 반도체 소자(31)와도 연결될 수 있다.
이때, 제2 반도체 소자(32)는 도전성 결합부(45)를 통해 전원신호 및/또는 전력을 제공받을 수 있다. 또한, 제2 반도체 소자(32)는 제2 결합 부재(42)를 통해 제1 반도체 소자(31)와 통신 신호를 주고받을 수 있다.
제6 실시 예의 반도체 패키지는 도전성 결합부(45)를 통해 제2 반도체 소자(32)에 전원신호 및/또는 전력을 제공함으로써, 제2 반도체 소자(32)의 구동을 위한 충분한 전력의 제공이나, 전원 동작의 원활한 제어가 가능하다.
이에 따라, 실시 예는 제2 반도체 소자(32)의 구동 특성을 향상시킬 수 있다. 즉, 실시 예는 제2 반도체 소자(32)에 제공되는 전력이 부족해지는 문제를 해결할 수 있다. 나아가, 실시 예는 제2 반도체 소자(32)의 전원 신호, 전력 및 통신 신호 중 적어도 하나가 도전성 결합부(45)와 제2 결합 부재(42)를 통해 서로 다른 경로를 통해 제공되도록 한다. 이를 통해, 실시 예는 전원 신호에 의해 통신 신호의 손실이 발생하는 문제를 해결할 수 있다. 예를 들어, 실시 예는 전원 신호의 통신 신호 사이의 상호 간섭을 최소화할 수 있다.
한편, 제6 실시 예에서의 제2 반도체 소자(32)는 복수의 패키지 회로 기판이 적층된 형태인 POP(Package On Package) 구조를 가지고 제1 회로 기판(10) 상에 배치될 수 있다. 예를 들어, 제2 반도체 소자(32)는 메모리 칩을 포함하는 메모리 패키지일 수 있다. 그리고 메모리 패키지는 도전성 결합부(45) 상에 결합될 수 있다. 이때, 메모리 패키지는 제1 반도체 소자(31)와는 연결되지 않을 수 있다.
한편, 제6 실시 예에서의 반도체 패키지는 몰딩 부재(46)를 포함할 수 있다. 몰딩 부재(46)는 제1 회로 기판(10)과 제2 반도체 소자(32) 사이에 배치될 수 있다. 예를 들어, 몰딩 부재(46)는 제1 결합 부재(41), 제2 결합 부재(42), 제1 반도체 소자(31) 및 도전성 결합부(45)를 몰딩할 수 있다.
도 1g를 참조하면, 제7 실시 예의 반도체 패키지는 제1 회로 기판(10), 제1 결합 부재(41), 제1 결합 부재(41), 반도체 소자(30) 및 제3 결합 부재(43)를 포함할 수 있다. 이때, 제7 실시 예의 반도체 패키지는 제4 실시 예의 반도체 패키지 대비 연결 부재(11)이 제거되면서, 제1 회로 기판(10)이 복수의 회로 기판층을 포함하는 것에서 차이가 있다.
제1 회로 기판(10)은 복수의 회로 기판층을 포함할 수 있다. 예를 들어, 제1 회로 기판(10)은 패키지 회로 기판에 대응하는 제1 회로 기판층(10A)과 연결 부재에 대응되는 제2 회로 기판층(10B)을 포함할 수 있다.
다시 말해서, 제7 실시 예의 반도체 패키지는 도 1a에 개시된 제1 회로 기판(패키지 회로 기판, 10)과 제2 회로 기판(인터포저, 20)가 일체로 형성된 제1 회로 기판층(10A) 및 제2 회로 기판층(10B)을 포함할 수 있다. 제2 회로 기판층(10B)의 절연층의 물질은 제1 회로 기판층(10A)의 절연층의 물질과 다를 수 있다. 예를 들어, 제2 회로 기판층(10B)의 절연층의 물질은 광 경화성 물질을 포함할 수 있다. 예를 들어, 제2 회로 기판층(10B)은 PID(Photo Imageable Dielectric)일 수 있다. 그리고, 제2 회로 기판층(10B)은 광 경화성 물질을 포함함에 따라 전극의 미세화가 가능하다. 따라서, 제7 실시 예는 제1 회로 기판층(10A) 상에 광 경화성 물질의 절연층을 순차적으로 적층하고, 광 경화성 물질의 절연층 상에 미세화된 전극을 형성하는 것에 의해 제2 회로 기판층(10B)을 형성할 수 있다. 이를 통해 제2 회로 기판(10B)은 미세화된 전극을 포함하는 재배선층 기능을 포함할 수 있고, 복수의 반도체 소자(31, 32)를 수평적으로 연결하는 기능을 포함할 수 있다.
이하에서는 실시 예의 회로 기판에 대해 설명한다.
이하, 첨부된 도면을 참조하여 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다.
도 2는 제1 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 3은 도 2의 절연층의 최상측에 구비된 제1 전극의 평면도이며, 도 4 및 도 5는 도 2에 구비된 회로 기판의 일부 영역을 확대한 확대도이고, 도 6은 도 2의 회로 기판의 제1 변형 예를 나타낸 확대도이고, 도 7은 도 2의 회로 기판의 제2 변형 예를 나타낸 확대도이고, 도 8은 도 2의 회로 기판의 제3 변형 예를 나타낸 확대도이고, 도 9는 도 2의 회로 기판의 제4 변형 예를 나타낸 확대도이고, 도 10은 도 2의 회로 기판의 제5 변형 예를 나타낸 확대도이고, 도 11은 도 2의 회로 기판의 제6 변형 예를 나타낸 확대도이다.
이하에서는 도 2 내지 11을 참조하여 실시 예의 기판을 구체적으로 설명하기로 한다.
도 2를 참조하면, 회로 기판(100)은 절연 기판(110)을 포함할 수 있다. 구체적으로, 절연 기판(110)은 회로 기판(100)의 구성요소들 중에서 절연 물질을 구비하는 층을 지칭할 수 있고, 일례로 절연층(111), 제1 보호층(112) 및 제2 보호층(113)을 포함할 수 있다.
절연층(111)은 배선 전극(120) 및 비아 전극(130)의 층간 절연을 위해 구비되는 츨일 수 있다. 제1 보호층(112)은 절연층(111) 상에 배치된 보상부 보호층이고, 제2 보호층(112)은 절연층(111) 하에 배치된 하부 보호층일 수 있다. 제1 보호층(112) 및 제2 보호층(113)은 절연층(111)과 다른 물질을 포함할 수 있고, 일 례로, 솔더 레지스트를 포함할 수 있다.
절연층(111)은 수직 방향을 따라 복수의 층이 적층된 구조를 가질 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 회로 기판(100)은 절연층(111)의 층수를 기준으로 2층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다. 일 실시 예의 회로 기판(100)은 절연층(111)의 층수를 기준으로 2층 미만의 층수를 가질 수 있다. 다른 실시 예의 회로 기판(100)은 절연층(111)의 층수를 기준으로 3층 이상의 층수를 가질 수 있다. 바람직하게, 실시 예의 회로 기판(100)은 절연층(111)의 층수를 기준으로 5층 이상, 또는 7층 이상 또는 9층 이상의 층수를 가질 수 있다.
절연층(111)이 복수의 층 구조를 가지는 경우, 복수의 절연층(111)은 서로 동일한 절연물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 복수의 절연층(111) 중 적어도 하나는 적어도 다른 하나와 다른 절연물질을 포함할 수 있다.
절연층(111)은 후술할 배선 전극 간의 수직 방향의 절연을 위해 배치된다. 예시적으로, 절연층(111)으로 수지 내에 무기물 필러가 함유된 열경화성 절연 물질이 이용될 수 있고, 일례로 아지노모토 사의 ABF(Ajinomoto Build-up Film)가 이용될 수 있다. 다만, 실시 예는 이에 한정되지 않고, 미세한 패턴을 형성하기 위한 광 경화성 절연 물질 (Photo Image able Dielectric, PID)이 이용될 수 있다.
절연층(111)의 상면에는 제1 보호층(112)이 배치되고, 절연층(111)의 하면에는 제2 보호층(113)이 배치될 수 있다.
제1 보호층(112)은 외부의 습기나 오염물질로부터 후술할 배선 전극(120) 및/또는 절연층(111)의 상면을 보호할 수 있다. 또한, 회로 기판(100) 상에 반도체 소자가 솔더 등의 물질로 배치되는 경우, 제1 보호층(112)은 솔더와의 낮은 젖음성에 의하여 솔더 간 단락을 방지하는 기능을 한다. 제1 보호층(112)은 광 경화성 절연 물질이 이용될 수 있고, 예시적으로 솔더 레지스트가 이용될 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 제1 보호층(112)은 절연층(111)과 동일한 절연 물질인 열 경화성 절연 물질을 구비할 수 있다. 제1 보호층(112)은 절연층(111)과 동일한 절연 물질을 구비할 수 있고, 일례로, 아지노모토 사의 ABF(Ajinomoto Build-up Film)로 제공될 수 있다.
회로 기판(100)은 전극부(150)를 포함할 수 있다.
전극부(150)는 절연 기판(110)에 배치될 수 있다. 예를 들어, 전극부(150)는 절연 기판(110)을 관통할 수 있다. 예를 들어, 전극부(150)의 일부는 절연 기판(110) 내에 배치될 수 있고, 적어도 나머지 일부는 절연 기판(110)의 표면 위 또는 아래로 돌출될 수 있다.
전극부(150)는 위치 또는 기능에 따라 복수의 전극을 포함할 수 있다.
예를 들어, 전극부(150)는 배선 전극(120) 및 비아 전극(130)을 포함할 수 있다. 배선 전극(120)은 절연층(111)의 표면에 배치될 수 있다. 예를 들어, 배선 전극(120)은 절연층(111)의 상면 및/또는 하면에 배치될 수 있다. 예를 들어, 절연층(111)이 제1 절연층 및 제2 절연층을 포함하는 경우, 배선 전극(120)은 제1 절연층의 상면에 배치된 제1 배선층들과, 제1 절연층과 제2 절연층 사이에 구비된 제2 배선층들과, 제2 절연층의 하면에 배치된 제3 배선층들을 포함할 수 있다.
비아 전극(130)은 서로 다른 층에 배치된 배선 전극(120)들 사이를 회로 기판(100)의 수직 방향을 따라 연결할 수 있다. 예를 들어, 절연층(111)이 3층 구조를 가지는 경우, 비아 전극(130)은 수직 방향을 따라 상호 이격되며 3층 구조의 절연층(111)에 각각 배치될 수 있다.
서로 다른 층에 배치된 복수의 배선 전극(120) 중 어느 하나는 ETS(Embedded Trace Substrate) 구조를 가질 수 있다. 예를 들어, 회로 기판(100)의 최상측에 배치된 배선 전극(120)은 ETS 구조를 가질 수 있다. 여기에서, 배선 전극(120)이 ETS 구조를 가진다는 의미는, 최상측에 배치된 배선 전극(120)의 적어도 일부가 절연층(111) 내에 매립된 매립 구조를 가진다는 것을 의미할 수 있다. 즉, 매립 구조는 배선 전극(120)의 적어도 일부가 수평 방향으로 절연층(111)과 중첩되는 것을 의미할 수 있다. 일 예로, 매립 구조는 절연층(111)의 상면보다 배선 전극(120)의 하면 및/또는 상면이 절연층(111)의 하면에 더 인접하게 위치하는 것을 의미할 수 있다. 또한, 매립 구조는 절연층(111)의 하부에 위치한 제2 보호층(113)의 하면에 배선 전극(120)의 하면 및/또는 상면이 절연층(111)의 상면보다 더 인접하게 위치하는 것을 의미할 수 있다.
ETS 구조는 일반적인 돌출 구조를 가지는 배선 전극 대비 미세화에 유리하다. 이에 따라, 실시 예는 반도체 소자에 구비된 단자들의 사이즈 및 피치에 대응하게 배선 전극들의 형성이 가능하도록 한다. 이를 통해 실시 예는 회로 집적도를 향상시킬 수 있다. 나아가, 실시 예는 반도체 소자를 통해 전달되는 신호의 전송 거리를 최소화할 수 있고, 이를 통해 신호 전송 손실을 최소화할 수 있도록 한다. 특히,
배선 전극(120)은 위치 및/또는 기능에 따라 패드부(120P) 및 연결 회로 패턴부(120T)를 포함할 수 있다.
패드부(120P)는 회로 기판(100)의 최상측에 배치된 배선 전극(120) 중에서 본딩부(140)와 수직으로 중첩되는 배선 전극을 의미할 수 있다. 예를 들어, 패드부(120P)는 본딩부(140)와 직접 접촉하는 배선 전극을 의미할 수 있다.
연결 회로 패턴부(120T)는 배선 전극(120) 중에서 패드부(120P)를 제외한 나머지 전극을 의미할 수 있다. 예를 들어, 연결 회로 패턴부(120T)는 복수의 패드부(120P)들 사이를 전기적으로 연결하는 전극을 의미할 수 있다. 예를 들어, 연결 회로 패턴부(120T)는 복수의 패드부(120P)들 사이를 연결하는 트레이스를 의미할 수 있다.
패드부(120P)는 복수의 파트로 구분될 수 있다. 예를 들어, 패드부(120P)는 연결 회로 패턴부(120T)와 수평 방향으로 중첩되는 제1부(121)를 포함할 수 있다. 패드부(120P)의 제1부(121)는 절연층(111)에 매립될 수 있다. 예를 들어, 패드부(120P)의 제1부(121)는 측면이 절연층(111)으로 덮일 수 있다. 패드부(120P)는 제1부(121) 상에 구비된 제2부(122)를 포함할 수 있다. 패드부(120P)의 제2부(122)는 패드부(120P)의 전체 영역 중 절연층(111) 상에 배치된 부분을 의미할 수 있다.
이때, 패드부(120P)의 제1부(121)와 제2부(122)는 서로 구분된 복수의 공정을 통해 형성될 수 있다. 예를 들어, 패드부(120P)의 제2부(122)는 동박층일 수 있다. 예를 들어, 패드부(120P)의 제2부(122)는 패드부(120P)의 제1부(121) 및 연결 회로 패턴부(120T)를 전해 도금하기 위한 시드층일 수 있다. 즉, 패드부(120P)의 제1부(121) 및 연결 회로 패턴부(120T)는 패드부(120P)의 제2부(122)를 시드층으로 전해 도금하여 형성된 전해 도금층일 수 있다.
이때, 기존의 회로 기판은 시드층으로 사용된 동박층을 전체적으로 제거하고 있다. 이에 따라, 기존의 회로 기판은 전극 상에 구비되는 본딩부의 두께가 증가할 수 있다. 이에 의해, 기존의 회로 기판은 수평 방향으로 상호 이격된 복수의 본딩부들 사이의 높이에 편차가 발생할 수 있다. 따라서, 본딩부 상에 반도체 소자를 결합할 시, 기존의 회로 기판은 본딩부의 높이 차이로 인해 반도체 소자가 본딩부 상에 안정적으로 배치되지 않고 특정 방향으로 기울어진 상태로 결합될 수 있다.
이에 반하여, 실시 예는 시드층으로 사용된 동박층 중 본딩부(140)가 배치될 영역의 일부를 제거하지 않을 수 있다. 그리고, 상술한 동박층의 제거되지 않은 부분은 패드부(120P)의 제2부(122)를 구성할 수 있다. 패드부(120P)의 제2부(122)의 상면은 기판의 제조 공정 중에서 캐리어 부재 상에 가장 먼저 배치된 동박층의 상면을 의미할 수 있다. 이에 따라, 패드부(120P)의 제2부(122)의 상면은 평탄할 수 있다. 나아가, 복수의 패드부(120P)의 제2부(122)의 상면은 서로 동일 평면 상에 위치할 수 있다. 따라서, 실시 예는 패드부(120P)의 제2부(122) 상에 본딩부(140)를 배치함으로써, 복수의 본딩부(140)를 균일한 두께로 형성할 수 있다. 나아가, 실시 예는 패드부(120P)의 제2부(122)의 두께만큼 본딩부(140)의 두께를 줄일 수 있다. 이에 따라, 실시 예는 본딩부(140)의 두께에 비례하여 두께 편차가 증가하는 문제를 해결할 수 있다. 이에 의해, 실시 예는 복수의 본딩부(140)들 사이의 높이 편차를 최소화할 수 있다. 따라서, 실시 예는 복수의 본딩부(140) 상에 반도체 소자를 안정적으로 배치할 수 있다. 나아가, 실시 예는 기존의 본딩부의 두께 대비 패드부(120P)의 제2부(122)가 가지는 두께만큼 본딩부(140)의 두께를 증가시킬 수 있다. 이에 따라, 실시 예는 반도체 소자가 안정적으로 결합될 수 있는 본딩부의 높이를 확보할 수 있고, 이에 따른 반도체 패키지의 전체적인 물리적 특성 및/또는 전기적 특성을 향상시킬 수 있다. 이에 따라, 반도체 소자의 동작을 원활히 이루어지도록 할 수 있고, 나아가 서버나 전자 제품의 동작이 원활히 이루어지도록 할 수 있다.
패드부(120P)의 제1부(121)와 제2부(122)는 서로 동일한 금속 물질을 포함할 수 있다. 이에 따라, 패드부(120P)의 제1부(121)와 제2부(122)의 계면은 구분이 어려울 수 있다. 따라서, 패드부(120P)의 제1부(121) 및 제2부(122)가 서로 일체로 형성된 구조를 가질 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 패드부(120P)의 제1부(121) 및 제2부(122)의 계면의 구분이 가능할 경우, 패드부(120P)는 제1부(121) 및 제2부(122)를 포함하는 2층 구조를 가질 수 있을 것이다.
패드부(120P)는 수직 방향으로 폭이 변화하는 영역을 포함할 수 있다. 패드부(120P)는 상면에서 하면을 향하여 폭이 증가하는 영역을 포함할 수 있다. 구체적으로, 패드부(120P)의 제1부(121) 및 제2부(122)는 서로 다른 수직 단면 형상을 가질 수 있다. 패드부(120P)의 제1부(121)는 전해 도금 공정에 의해 형성될 수 있다. 그리고, 패드부(120P)의 제2부(122)는 에칭 공정에 형성될 수 있다. 예를 들어, 패드부(120P)의 제2부(122)는 드라이 에칭 및/또는 습식 에칭 공정에 의해 형성될 수 있다. 패드부(120P)의 제1부(121) 및 제2부(122)의 계면은 구분이 어려울 수 있으나, 패드부(120P)의 측면의 형상에 기초하여 이의 구분이 가능할 수 있다. 예를 들어, 패드부(120P)는 에칭에 의해 형성되는 수직 방향을 따라 곡률 및/또는 경사를 가진 측면(122S)을 포함할 수 있다. 그리고 곡률을 갖는 측면(122S)은 제2부(122)에 구비될 수 있다. 그리고, 제1부(121)의 측면은 곡률을 가지지 않을 수 있다. 이를 통해 실시 예는 곡률을 갖는 측면(122S)을 통해 패드부(120P)의 제1부(121) 및 제2부(122)를 구분할 수 있다. 여기에서, 곡률을 갖는다는 것은 수직 방향을 따라 폭이 변화(예를 들어, 증가 또는 감소)하는 경사를 가진다는 것을 의미할 수 있고, 곡률을 갖지 않는다는 것은 수직 방향을 따라 폭의 변화가 거의 없는 것을 의미할 수 있다.
패드부(120P)는 하면에 인접하고 제1 경사를 갖는 제1 측면을 포함할 수 있다. 제1 측면은 패드부(120P)의 제1부(121)의 측면을 의미할 수 있다. 제1 측면의 제1 경사는 패드부(120P)의 상면에 대해 수직할 수 있다. 예를 들어, 제1 측면과 패드부(120P)의 상면 사이의 내각은 85도 내지 95도 사이의 범위를 가질 수 있다. 또한, 패드부(120P)는 상면에 인접하고 제1 경사와 다른 제2 경사를 갖는 제2 측면(122S)을 포함할 수 있다. 제2 측면은 패드부(120P)의 제2부(122)의 측면(122S)을 의미할 수 있다. 제2 측면(122S)은 수직 방향을 따라 특정 곡률 및/또는 경사를 갖는 곡면일 수 있다. 제2 측면(122S)은 패드부(120P)의 제1부(121)를 전해 도금하는데 사용한 동박층의 에칭 공정 조건에 대응하는 곡률을 가질 수 있다. 패드부(120P)는 연결 회로 패턴부(120T)와 다른 폭을 가질 수 있다. 폭은 회로 기판(100)의 수직 방향과 수직한 수평 방향으로의 수평 거리를 의미할 수 있다. 바람직하게, 패드부(120P)의 폭은 패드부(120P)의 수직 방향으로의 전체 영역 중 가장 큰 폭을 가지는 영역에서의 수평 방향으로의 수평 거리를 의미할 수 있다. 그리고, 연결 회로 패턴부(120T)의 폭은 연결 회로 패턴부(120T)의 수직 방향으로의 전체 영역 중 가장 큰 폭을 가지는 영역에서의 수평 방향으로의 수평 거리를 의미할 수 있다.
패드부(120P)의 폭은 패드부(120P)의 제1부(121)의 폭을 의미할 수 있다. 예를 들어, 패드부(120P)의 폭은 패드부(120P)의 하면의 폭을 의미할 수 있다.
나아가, 패드부(120P)의 평면 형상은 원형 형상일 수 있다. 다른 실시 예에서 패드부(120P)의 평면 형상은 타원형 형상일 수 있다. 그리고, 패드부(120P)의 평면 형상이 원형 형상인 경우, 패드부(120P)의 폭은 패드부(120P)의 직경을 의미할 수 있다. 또한, 패드부(120P)의 평면 형상이 타원형 형상인 경우, 패드부(120P)의 폭은 패드부(120P)의 장축 방향으로의 직경을 의미할 수 있다.
도 3을 참조하면, 패드부(120P)의 폭(W1)은 40㎛ 내지 70㎛의 범위를 가질 수 있다. 바람직하게, 패드부(120P)의 폭(W1)은 42㎛ 내지 68㎛의 범위를 가질 수 있다. 더욱 바람직하게, 패드부(120P)의 폭(W1)은 45㎛ 내지 65㎛의 범위를 가질 수 있다. 패드부(120P)의 폭(W1)이 40㎛ 미만이면, 회로 기판상에 실장되는 칩과의 전기적 연결성이 저하될 수 있다. 패드부(120P)의 폭(W1)이 40㎛ 미만이면, 패드부(120P)를 통해 전달되는 신호의 허용 전류가 감소할 수 있다. 그리고 허용 전류가 감소하는 경우, 신호 전달 특성이 저하될 수 있다. 패드부(120P)의 폭(W1)이 70㎛를 초과하면, 제한된 공간 내에서 반도체 소자의 단자들과 각각 연결되는 모든 패드부를 배치하기 어려울 수 있다. 패드부(120P)의 폭(W1)이 70㎛를 초과하면, 회로 기판의 부피 및 반도체 패키지의 부피가 증가할 수 있다.
한편, 연결 회로 패턴부(120T)의 폭(W2)은 2㎛ 내지 20㎛의 범위를 가질 수 있다. 바람직하게, 연결 회로 패턴부(120T)의 폭(W2)은 2.2㎛ 내지 18㎛의 범위를 가질 수 있다. 더욱 바람직하게, 연결 회로 패턴부(120T)의 폭(W2)은 2.5㎛ 내지 15㎛의 범위를 가질 수 있다.
연결 회로 패턴부(120T)의 폭(W2)이 2㎛ 미만이면, 연결 회로 패턴부(120T)의 신호 저항이 증가하고, 이에 따른 회로 기판에 배치되는 칩과의 정상적인 통신이 어려울 수 있다. 또한, 연결 회로 패턴부(120T)의 폭(W2)이 2㎛ 미만이면, 이의 구현이 어려울 뿐 아니라, 제조 공정에서 연결 회로 패턴부(120T)가 쉽게 무너지는 신뢰성 문제가 발생할 수 있다. 또한, 연결 회로 패턴부(120T)의 폭(W2)이 20㎛를 초과하면, 제한된 공간 내에 패드부(120P)와 연결되는 연결 회로 패턴부(120T)를 모두 배치하기 어려울 수 있다. 연결 회로 패턴부(120T)의 폭(W2)이 20㎛를 초과하면, 회로 기판 및 반도체 패키지의 부피가 증가할 수 있고, 이에 따른 박판화가 어려울 수 있다.
전극부(150)는 본딩부(140)를 포함할 수 있다. 본딩부(140)는 배선 전극(120) 상에 배치될 수 있다. 바람직하게, 본딩부(140)는 배선 전극(120)의 패드부(120P) 상에 배치될 수 있다.
본딩부(140)는 패드부(120P) 상에 배치된 도전 금속부(141) 및 도전 금속부(141) 상에 배치된 접합부(142)를 포함할 수 있다.
도전 금속부(141)는 패드부(120P) 상에 배치될 수 있다. 도전 금속부(141)는 패드부(120P)의 제2부(122) 상에 배치될 수 있다. 도전 금속부(141)는 패드부(120P)를 구성하는 금속 물질과는 다른 금속 물질을 포함할 수 있다. 예를 들어, 도전 금속부(141)는 패드부(120P)를 구성하는 제1 금속 물질과 선택적 에칭이 가능한 제2 금속 물질을 포함할 수 있다. 이때, 제1 금속 물질과 제2 금속 물질이 선택적 에칭이 가능하다는 의미는, 제1 금속 물질을 에칭할 수 있는 에칭액으로 에칭 공정을 진행하는 경우에 제2 금속 물질은 에칭되지 않음을 의미할 수 있다.
도 4를 참조하면, 도전 금속부(141)의 폭은 패드부(120P)의 상면의 폭(W3)보다 클 수 있다. 도전 금속부(141)의 폭은 도전 금속부(141)의 좌측 단부에서 우측 단부까지의 수평 거리를 의미할 수 있다. 도전 금속부(141)의 폭은 도전 금속부(141)의 상면의 길이를 의미할 수 있다. 도전 금속부(141)의 폭은 패드부(120P)의 상면의 폭(W3)의 110% 내지 180%의 범위를 만족할 수 있다. 바람직하게, 도전 금속부(141)의 폭은 패드부(120P)의 상면의 폭(W3)의 112% 내지 170%의 범위를 만족할 수 있다. 더욱 바람직하게, 도전 금속부(141)의 폭은 패드부(120P)의 상면의 폭(W3)의 115% 내지 150%의 범위를 만족할 수 있다. 도전 금속부(141)의 폭이 패드부(120P)의 상면의 폭(W3)의 110% 미만이면, 에칭 공정으로 패드부(120P)의 제2부(122)를 형성하는 공정에서의 공정성이 저하될 수 있다. 예를 들어, 도전 금속부(141)의 폭이 패드부(120P)의 상면의 폭(W3)의 110% 미만이면, 패드부(120P)가 일정 두께를 가지지 못할 수 있고, 이에 따른 실시 예의 구조에 의해 달성되는 효과가 미비할 수 있다. 예를 들어, 도전 금속부(141)의 폭이 패드부(120P)의 상면의 폭(W3)의 110% 미만이면, 패드부(120P)의 상면의 폭(W3)이 지나치게 작아질 수 있다. 그리고, 패드부(120P)의 상면의 폭(W3)이 지나치게 작아지는 경우, 패드부(120P)의 제2부(122)의 수직 단면이 삼각형이 가까운 형상을 가질 수 있고, 이에 의해 패드부(120P) 상에 본딩부(140)의 접합부(142)가 안정적으로 배치되지 못할 수 있다. 또한, 도전 금속부(141)의 폭이 패드부(120P)의 상면의 폭(W3)의 180%의 범위를 초과하면, 도전 금속부(141)의 전체 영역 중 패드부(120P)의 상면과 수직으로 중첩되지 않는 영역의 폭이 증가할 수 있다. 그리고, 패드부(120P)의 상면과 수직으로 중첩되지 않는 도전 금속부(141)의 영역의 폭이 증가하는 경우, 도전 금속부(141)이 패드부(120P)와 인접한 연결 회로 패턴부(120T) 또는 다른 패드부와 접촉할 수 있고, 이에 의한 전기적 쇼트 문제가 발생할 수 있다. 또한, 도전 금속부(141)의 폭이 패드부(120P)의 상면의 폭(W3)의 180%의 범위를 초과하면, 패드부(120P)의 제2부(122) 중 패드부(120P)의 제1부(121)와 수직으로 중첩되지 않는 영역의 일부가 에칭으로 제거되지 않는 문제가 발생할 수 있다. 이에 의해, 제2부(122)의 적어도 일부가 에칭되지 않음에 따라 인접한 패드부(120P)와 연결 회로 패턴부(120T) 또는 인접한 복수의 패드부들 사이가 전기적으로 연결됨에 따른 전기적 쇼트 문제가 발생할 수 있다.
도전 금속부(141)는 복수의 파트로 구분될 수 있다. 도전 금속부(141)는 패드부(120P)의 상면과 접촉하는 접촉부(141-1)를 포함할 수 있다. 도전 금속부(141)의 접촉부(141-1)는 패드부(120P)의 상면과 수직으로 중첩될 수 있다. 이를 통해, 실시 예는 도전 금속부(141) 상에 접합부(142)가 안정적으로 결합될 수 있도록 할 수 있다. 구체적으로, 도전 금속부(141)는 패드부(120P)와 접합부(142) 사이의 결합력을 높이는 금속 물질을 포함할 수 있다. 이를 통해, 접합부(142)가 패드부(120P)로부터 박리되는 문제를 해결할 수 있다.
도전 금속부(141)는 패드부(120P)의 접촉부(141-1)로부터 외측 방향으로 연장되는 연장부(141-2)를 포함할 수 있다. 도전 금속부(141)의 연장부(141-2)는 패드부(120P)의 상면과 수직 방향으로 중첩되지 않을 수 있다. 도전 금속부(141)의 연장부(141-2)는 패드부(120P)의 측면(122S)과 수직 방향으로 중첩될 수 있다. 바람직하게, 도전 금속부(141)의 연장부(141-2)는 패드부(120P)의 곡률을 갖는 측면(122S)과 수직 방향으로 중첩될 수 있다. 패드부(120P)의 측면(122S)이 곡률을 가지는 것에 의해, 곡률에 따라 패드부(120P)의 상면의 면적이 감소할 수 있다. 이때, 도전 금속부(141)의 연장부(141-2)는 곡률을 가지는 측면(122S)과 수직 방향으로 중첩됨에 따라 접합부(142)와의 접촉 면적을 향상시킬 수 있다. 이를 통해, 실시 예는 접합부(142)와 패드부(120P) 사이의 결합력을 더욱 향상시킬 수 있다.
이때, 도전 금속부(141)의 연장부(141-2)는 패드부(120P)의 측면(122S)이 가지는 곡률에 대응하는 곡률을 가지고 절곡될 수 있다. 이를 통해, 연장부(141-2)는 패드부(120P)의 제2부(122)의 상면의 폭과 하면의 폭의 차이를 최소화할 수 있다. 이에 따라, 실시 예는 제2부(122)의 상면과 하면의 폭의 차이로 인해 발생하는 신호 특성 저감을 방지할 수 있다. 이를 통해, 실시 예는 반도체 패키지의 동작 신뢰성을 더욱 향상시킬 수 있다.
따라서, 도전 금속부(141)의 연장부(141-2)는 패드부(120P)의 측면(122S)의 주위를 둘러싸며 구비될 수 있다. 예를 들어, 연장부(141-2)는 패드부(120P)의 측면(122S)과 마주보는 내측면(141-2S1)과, 내측면(141-2S1)과 반대되는 외측면(141-2S2)를 포함할 수 있다. 또한, 연장부(141-2)는 내측면(141-2S1)과 외측면(141-2S2) 사이의 저면(141-2L)을 포함할 수 있다. 이를 통해, 실시 예는 도전 금속부(141)의 연장부(141-2)가 접촉부(141-1)로부터 분리되는 문제를 해결할 수 있다. 나아가, 실시 예는 도전 금속부(141)의 연장부(141-2)가 접촉부(141-1)로부터 분리되더라도, 이와 인접한 다른 전극부와 접촉하는 것을 방지할 수 있다. 이를 통해, 실시 예는 반도체 패키지의 전기적 신뢰성을 더욱 향상시킬 수 있다.
이때, 연장부(141-2)의 내측면(141-2S1)은 곡률을 갖는 패드부(120P)의 측면(122S)과 접촉할 수 있다. 예를 들어, 내측면(141-2S1)의 전체 영역은 패드부(120P)의 측면(122S)과 접촉할 수 있다.
또한, 연장부(141-2)의 외측면(141-2S2)은 제1 보호층(112)으로 덮일 수 있다. 예를 들어, 연장부(141-2)의 외측면(141-2S2)은 제1 보호층(112)과 직접 접촉할 수 있다. 연장부(141-2)의 저면(141-2L)은 패드부(120P)의 측면(122S)과 접촉하지 않을 수 있다. 예를 들어, 연장부(141-2)의 저면(141-2L)은 제1 보호층(112)과 접촉할 수 있다. 제1 실시 예의 도전 금속부(141)의 연장부(141-2)의 외측면(141-2S2) 및 저면(141-2L)은 제1 보호층(112)과 접촉하고, 연장부(141-2)의 내측면(141-2S1)은 곡률을 갖는 패드부(120P)의 측면(122S)과 접촉할 수 있다. 이에 의해, 도전 금속부(141)의 연장부(141-2)에 의해 전극부(150)와 제1 보호층(112) 사이의 접촉 면적을 증가시킬 수 있고, 이에 따른 전극부(150)와 제1 보호층(112) 사이의 밀착력을 향상시킬 수 있다.
본딩부(140)는 도전 금속부(141) 상에 배치된 접합부(142)를 포함할 수 있다. 접합부(142)는 도전 금속부(141) 상에 배치된 관통부(142-1) 및 관통부(142-1) 상에 배치된 돌출부(142-2)를 포함할 수 있다. 따라서, 본딩부(140)는 도전 금속부(141), 관통부(142-1) 및 돌출부(142-2)가 수직 방향을 따라 적층된 구조를 가질 수 있다.
관통부(142-1)는 제1 보호층(112)의 적어도 일부를 관통할 수 있다. 예를 들어, 패드부(120P)의 제2부(122), 도전 금속부(141), 및 관통부(142-1)는 제1 보호층(112)을 관통하는 관통 전극일 수 있다. 그리고 관통부(142-1)는 제1 보호층(112)을 관통하는 관통 전극의 일부일 수 있다.
관통부(142-1)의 폭(W4)은 도전 금속부(141)의 폭보다 작을 수 있다. 이때, 도전 금속부(141)의 폭은 도전 금속부(141)의 접촉부(141-1) 및 연장부(141-2)를 포함하는 수평 방향으로의 길이를 의미할 수 있다. 도전 금속부(141)의 접촉부(141-1)는 패드부(120P)의 상면과 수직으로 중첩되는 부분을 의미할 수 있고, 도전 금속부(141)의 연장부(141-2)는 패드부(120P)의 상면과 수직으로 중첩되지 않으면서 곡률을 갖는 측면(122S)과 수직으로 중첩되는 부분을 의미할 수 있다. 이를 통해, 도전 금속부(141)의 접촉부(141-1)와 연장부(141-2) 사이의 경계를 구분할 수 있다.
관통부(142-1)의 폭(W4)은 도전 금속부(141)의 접촉부(141-1)의 폭보다 작을 수 있다. 관통부(142-1)의 폭(W4)이 도전 금속부(141)의 폭보다 클 경우, 복수의 접합부(142) 간의 높이 편차가 발생할 수 있다. 예를 들어, 관통부(142-1)의 폭(W4)이 도전 금속부(141)의 폭보다 클 경우, 서로 이격된 복수의 본딩부들 사이의 두께 편차 및/또는 높이 편차가 커질 수 있고, 이에 따른 반도체 소자와의 결합성이 저하될 수 있다. 또한, 관통부(142-1)의 폭(W4)이 도전 금속부(141)의 폭보다 클 경우, 서로 이웃하는 복수의 관통부들 사이의 간격이 작아지고, 이에 따라 상호 간의 신호 간섭이 커짐에 따른 신호 전송 손실이 증가할 수 있다.
관통부(142-1)의 폭(W4)은 패드부(120P)의 상의 폭(W3)보다 작을 수 있다. 예를 들어, 관통부(142-1)의 폭(W4)은 패드부(120P)의 제2부(122)의 상면의 폭(W3)보다 작을 수 있다. 관통부(142-1)의 폭(W4)이 패드부(120P)의 상의 폭(W3)보다 클 경우, 접합부(142)의 높이 편차가 증가할 수 있다. 예를 들어, 관통부(142-1)의 폭(W4)이 패드부(120P)의 상의 폭(W3)보다 클 경우, 서로 이격된 복수의 본딩부들 사이의 두께 편차 및/또는 높이 편차가 커질 수 있고, 이에 따른 반도체 소자와의 결합성이 저하될 수 있다. 또한, 관통부(142-1)의 폭(W4)이 패드부(120P)의 상의 폭(W3)보다 클 경우, 서로 이웃하는 복수의 관통부들 사이의 간격이 작아지고, 이에 따라 상호 간의 신호 간섭이 커짐에 따른 신호 전송 손실이 증가할 수 있다.
접합부(142)는 관통부(142-1) 상에 배치된 돌출부(142-2)를 포함할 수 있다. 관통부(142-1)와 돌출부(142-2)는 서로 일체로 형성될 수 있다. 그리고, 관통부(142-1)는 제1 보호층(112)과 수평 방향으로 중첩된 영역을 의미할 수 있고, 돌출부(142-2)는 제1 보호층(112)과 수평 방향으로 중첩되지 않는 영역을 의미할 수 있다. 예를 들어, 돌출부(142-2)는 제1 보호층(112)의 상면 위로 돌출된 부분을 의미할 수 있다. 돌출부(142-2)는 솔더와 같은 전도성 접착제와 결합되는 부분을 의미할 수 있다. 돌출부(142-2)의 폭(W5)은 패드부(120P)의 하면의 폭(W1)보다 작을 수 있다. 구체적으로, 돌출부(142-2)의 폭(W5)은 패드부(120P)의 제1부(121)의 하면의 폭(W1)보다 작을 수 있다. 돌출부(142-2)의 폭(W5)이 패드부(120P)의 하면의 폭(W1)보다 클 경우, 서로 이격된 복수의 본딩부들 사이의 간격이 작아질 수 있다. 그리고, 복수의 본딩부들 사이의 간격이 작아질 경우, 서로 인접한 본딩부 상에 배치되는 솔더들 사이가 서로 연결됨에 따른 전기적 회로 쇼트 문제가 발생할 수 있다.
도 5의 실시 예에 따르면, 실시 예의 패드부(120P)의 수직 길이(H1)는 관통부(142-1)의 수직 길이(H2)와 다를 수 있다. 일 실시 예에서, 패드부(120P)의 수직 길이(H1)는 관통부(142-1)의 수직 길이(H2)보다 클 수 있다. 즉, 실시 예는 패드부(120P)가 제2부(122)를 구비하는 것에 의해 제2부(122)의 수직 길이만큼 관통부(142-1)의 수직 길이(H2)를 줄일 수 있다. 이에 의해, 실시 예는 관통부(142-1)의 수직 길이(H2)가 패드부(120P)의 수직 길이(H1)보다 작도록 할 수 있다. 그리고, 관통부(142-1)의 수직 길이(H2)가 패드부(120P)의 수직 길이(H1)보다 작은 것에 의해, 복수의 본딩부들의 각각의 수직 길이를 균일하게 맞출 수 있다.
도 6의 실시 예에 따르면, 실시 예의 패드부(120P)의 수직 길이(H1)는 접합부(142)의 관통부(142-1A)의 수직 길이(H2)와 다를 수 있다.
일 실시 예에서, 패드부(120P)의 수직 길이(H1)는 관통부(142-1A)의 수직 길이(H2')보다 작을 수 있다. 즉, 실시 예는 패드부(120P)가 제2부(122)를 구비하는 것에 의해 패드부(120P)의 상면의 평탄도를 향상시킬 수 있다. 따라서, 실시 예는 패드부(120P)의 수직 길이(H1)보다 큰 수직 길이(H2')를 가진 관통부(142-1A)를 형성하여도, 복수의 본딩부들의 각각의 수직 길이를 균일하게 맞출 수 있다. 즉, 실시 예는 패드부(120P)가 제2부(122)를 포함하는 것에 의해, 관통부(142-1A)의 수직 길이(H2)가 증가하여도 복수의 접합부(142)들 사이의 높이 편차를 최소화할 수 있다.
배선 전극(120), 비아 전극(130) 및 접합부(142)는 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한, 배선 전극(120), 비아 전극(130) 및 접합부(142)는 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 배선 전극(120), 비아 전극(130) 및 접합부(142)는 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
도전 금속부(141)는 배선 전극(120), 비아 전극(130), 및 접합부(142)와 다른 금속물질을 포함할 수 있다. 바람직하게, 전극부(150)의 도전 금속부(141)는 배선 전극(120)의 금속 물질과 다른 금속 물질을 포함할 수 있다. 일 예로, 도전 금속부(141)는 니켈(Ni), 팔라듐(Pd), 금(Au) 및 티타늄(Ti) 중에서 배선 전극(120)을 구성하는 금속 물질과 다른 금속 물질을 포함할 수 있다. 예를 들어, 전극부(150)의 패드부(120P)의 제2부(122)는 구리를 포함할 수 있고, 에칭 공정에서 H2SO4와 같은 에칭액으로 에칭이 진행될 수 있다. 도전 금속부(141)는 H2SO4와 같은 에칭액으로부터 에칭이 되지 않는 금속 물질을 포함할 수 있다. 도전 금속부(141)이 니켈을 포함하는 경우, 패드부(120P)와 접합부(142) 사이의 밀착력을 향상시킬 수 있고, 이에 의해 패드부(120P)와 접합부(142) 사이의 결합력을 증가시킬 수 있다.
전극부(150)의 비아 전극(130)은 절연 기판(110)에 구비되는 관통 홀 내부를 전도성 물질로 충진하여 형성할 수 있다. 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있다. 또한, 관통 홀이 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있다. 또한, 관통 홀이 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용할 수 있다.
이하에서는 설명된 기판의 구조를 중심으로 이의 다른 실시 예의 구조에 대해 설명하기로 한다. 이하의 실시 예의 기판에서, 이전에 설명된 기판의 구조와 실질적으로 동일한 부분에 대해서는 이의 상세한 설명을 생략하기로 한다.
한편, 도 7을 참조하면, 기판은 이전에 설명된 실시 예 대비 본딩부(140B)의 구조가 상이할 수 있다.
즉, 이전 실시 예의 본딩부(140)는 도전 금속부(141) 및 접합부(142)를 포함하고, 관통부(142-1)는 수직 방향으로 패드부(120P)의 곡면을 갖는 측면(122S)과 중첩되지 않았다. 다시 말해서, 이전 실시 예에의 관통부(142-1)는 패드부(120P)의 상면과 수직 방향으로 전체적으로 중첩되었다.
다른 실시 예에서의, 본딩부(140)는 도전 금속부(141) 및 접합부(142B)를 포함할 수 있다. 그리고, 도전 금속부(141)는 접촉부(141-1) 및 연장부(141-2)를 포함할 수 있다. 그리고, 접합부(142B)는 관통부(142-1B) 및 돌출부(142-2)를 포함할 수 있다.
이때, 관통부(142-1B)는 도전 금속부(141) 상에서 일측으로 치우쳐 배치될 수 있다. 예시적으로, 관통부(142-1B)의 수평 방향으로의 중심축은 도전 금속부(141)의 수평 방향으로의 중심축과 어긋날 수 있다. 이는, 도전 금속부(141)이 접촉부(141-1) 및 연장부(141-2)를 포함하며, 연장부(141-2)에 의해 도전 금속부(141)의 폭이 패드부(120P)의 상면의 폭보다 크기 때문일 수 있다.
따라서, 실시 예는 관통부(142-1B)를 형성할 시, 관통부(142-1B)가 패드부(120P) 상에서 일측으로 치우쳐 배치되도록 할 수 있다. 이에 의해, 관통부(142-1B)는 수직 방향으로 패드부(120P)의 곡면을 갖는 측면(122S)과 중첩되는 부분을 포함할 수 있다. 예를 들어, 관통부(142-1B)는 패드부(120P)의 상면과 수직 방향으로 중첩되는 제1 부분과, 패드부(120P)의 곡면을 갖는 측면(122S)과 수직 방향으로 중첩되는 제2 부분을 포함할 수 있다.
이를 통해, 실시 예는 서로 인접한 복수의 관통부(142-1B)들 사이, 나아가 서로 인접한 복수의 접합부(142B)들 사이의 간격을 증가시킬 수 있다. 그리고, 실시 예는 접합부(142B)들 사이의 간격이 증가되는 것에 의해, 접합부(142B) 상에 배치되는 도전성 접착제의 양을 증가시킬 수 있고, 이에 따라 반도체 소자와 기판 사이의 결합력을 향상시킬 수 있다.
한편, 도 8을 참조하면, 실시 예는 본딩부(140C)를 포함할 수 있다. 본딩부(140C)는 도전 금속부(141C) 및 접합부(142)를 포함할 수 있다.
도전 금속부(141C)는 패드부(120P)의 상면과 수직으로 중첩된 접촉부(141-1)를 포함할 수 있다. 또한, 도전 금속부(141C)은 접촉부(141-1)로부터 하측 방향으로 절곡 연장되는 연장부(141-2C)를 포함할 수 있다. 이때, 이전 실시 예의 연장부(141-2)의 내측면은 전체적으로 패드부(120P)의 곡면을 갖는 측면(122S)과 접촉할 수 있다.
이와 다르게, 연장부(141-2C)의 내측면은 부분적으로 패드부(120P)의 곡률을 갖는 측면(122S)과 접촉할 수 있다. 예를 들어, 연장부(141-2C)는 패드부(120P)의 측면(122S)이 갖는 곡률에 대응하는 절곡 방향으로 절곡될 수 있다. 다만, 연장부(141-2C)의 내측면의 곡률은 패드부(120P)의 측면(122S)의 곡률과 다를 수 있다. 따라서, 연장부(141-2C)의 내측면은 곡률을 갖는 패드부(120P)의 측면(122S)과 접촉하는 제1 부분과, 패드부(120P)의 측면(122S)과 이격되는 제2 부분을 포함할 수 있다. 그리고, 연장부(141-2C)의 내측면의 제2 부분과 패드부(120P)의 측면(122S) 사이에는 일정 이격 공간이 구비될 수 있다. 이때, 제1 보호층(112)은 이격 공간을 채우며 구비될 수 있다. 이때, 이격 공간은 제1 보호층(112)과의 결합력을 향상시키는 앵커로 기능할 수 있다. 이를 통해, 실시 예는 절연층(111)과 제1 보호층(112) 사이의 밀착력 및 제1 보호층(112)과 본딩부(140C) 사이의 밀착력을 증가시킬 수 있다.
한편, 이의 변형 예로, 연장부(141-2C)의 내측면은 제2 부분만을 포함할 수 있다. 예를 들어, 연장부(141-2C)의 내측면은 전체적으로 패드부(120P)의 곡면을 갖는 측면(122S)과 접촉하지 않을 수 있다. 예를 들어, 연장부(141-2C)의 내측면은 전체적으로 제1 보호층(112)과 접촉할 수 있다.
도 9의 실시 예에 따르면, 실시 예는 본딩부(140D)를 포함할 수 있다. 본딩부(140D)는 도전 금속부(141D) 및 접합부(142)를 포함할 수 있다. 도전 금속부(141D)은 패드부(120P)의 상면과 수직으로 중첩된 접촉부(141-1)를 포함할 수 있다. 또한, 도전 금속부(141D)은 접촉부(141-1)로부터 하측 방향으로 절곡 연장되는 연장부(141-2D)를 포함할 수 있다. 연장부(141-2D)의 내측면은 전체적으로 패드부(120P)의 곡률을 갖는 측면(122S)과 접촉하지 않을 수 있다. 예를 들어, 연장부(141-2D)는 패드부(120P)의 측면(122S)이 갖는 곡률과 다른 방향의 절곡 방향으로 절곡될 수 있다. 다만, 연장부(141-2D)의 내측면의 곡률은 패드부(120P)의 측면(122S)의 곡률과 다를 수 있다. 따라서, 연장부(141-2C)의 내측면은 곡률을 갖는 패드부(120P)의 측면(122S)과 접촉하지 않을 수 있다. 이때, 연장부(141-2D)의 저면도 패드부(120P)의 측면(122S)과 접촉하지 않을 수 있다. 예를 들어, 연장부(141-2D)의 내측면, 외측면 및 저면은 모두 제1 보호층(112)과 접촉할 수 있다.
도 10의 실시 예에 따르면, 실시 예는 본딩부(140E)를 포함할 수 있다. 본딩부(140E)는 도전 금속부(141E) 및 접합부(142)를 포함할 수 있다.
도전 금속부(141E)는 패드부(120P)의 상면과 수직으로 중첩된 접촉부(141-1)를 포함할 수 있다. 또한, 도전 금속부(141E)은 접촉부(141-1)로부터 하측 방향으로 절곡 연장되는 연장부(141-2E)를 포함할 수 있다. 연장부(141-2E)의 내측면은 전체적으로 패드부(120P)의 곡률을 갖는 측면(122S)과 접촉하지 않을 수 있다. 예를 들어, 연장부(141-2E)는 패드부(120P)의 측면(122S)이 갖는 곡률과 다른 방향의 절곡 방향으로 절곡될 수 있다. 다만, 연장부(141-2E)의 내측면의 곡률은 패드부(120P)의 측면(122S)의 곡률과 다를 수 있다. 따라서, 연장부(141-2E)의 내측면은 곡률을 갖는 패드부(120P)의 측면(122S)과 접촉하지 않을 수 있다. 또한, 연장부(141-2E)의 저면은 패드부(120P)의 곡률을 갖는 측면(122S)과 접촉할 수 있다. 즉, 연장부(141-2E)의 수평 방향으로의 길이에 따라 연장부(141-2E)의 단부에 대응하는 저면은 패드부(120P)의 측면(122S)과 접촉할 수 있다.
도 11의 실시 예에 따르면, 실시 예는 본딩부(140F)를 포함할 수 있다. 본딩부(140F)는 도전 금속부(141F) 및 접합부(142)를 포함할 수 있다.
도전 금속부(141F)은 패드부(120P)의 상면과 수직으로 중첩된 접촉부(141-1)를 포함할 수 있다. 또한, 도전 금속부(141F)는 접촉부(141-1)로부터 하측 방향으로 절곡 연장되는 연장부(141-2F)를 포함할 수 있다. 연장부(141-2F)는 패드부(120P)의 측면(122S)과 수평 방향으로 중첩되지 않을 수 있다. 예를 들어, 연장부(141-2F)는 접촉부(141-1)로부터 하측 방향이 아닌 수평 방향으로 연장될 수 있다. 즉, 연장부(141-2F)는 패드부(120P)의 측면(122S)과 수직 방향으로 중첩되면서 수평 방향으로 중첩되지 않을 수 있다.
상술한 일 실시 예의 실시 예의 회로 기판은 결합 부재와 연결되는 복수의 본딩부 간의 높이 편차를 최소화할 수 있다. 구체적으로, 실시 예의 회로 기판은 패드부를 포함할 수 있다. 패드부는 절연층에 매립된 제1부 및 제1부 상에 구비되고 절연층 상으로 돌출된 제2부를 포함할 수 있다. 또한, 회로 기판은 복수의 패드부의 제1부와 수평 방향으로 중첩된 트레이스에 대응한 연결 회로 패턴부를 포함할 수 있다. 이때, 패드부의 제2부는 패드부의 제1부 및 연결 회로 패턴부를 전해 도금으로 형성하기 위한 시드층일 수 있다.
구체적으로, 기존의 회로 기판은 시드층으로 사용된 동박층을 전체적으로 제거하고 있다. 이에 따라, 기존의 회로 기판은 패드부 상에 구비되는 본딩부의 두께가 증가할 수 있다. 이에 의해, 기존의 회로 기판은 수평 방향으로 상호 이격된 복수의 본딩부들 사이의 높이에 편차가 발생할 수 있다. 따라서, 본딩부 상에 반도체 소자를 결합할 시, 기존의 회로 기판은 복수의 본딩부 간의 높이 차이로 인해 반도체 소자가 본딩부 상에 안정적으로 배치되지 않고 특정 방향으로 기울어진 상태로 결합될 수 있다. 이에 반하여, 실시 예는 시드층으로 사용된 동박층 중 본딩부가 배치될 영역의 일부를 제거하지 않을 수 있고, 이를 통해 패드부가 상술한 제거되지 않은 동박층의 일부인 제2부를 구비하도록 할 수 있다. 이때, 패드부의 제2부의 상면은 기판의 제조 공정 중에서 캐리어 부재 상에 가장 먼저 배치된 동박층의 상면을 의미할 수 있다. 이에 따라, 패드부의 제2부의 상면은 평탄할 수 있다. 나아가, 복수의 패드부의 제2부의 상면은 서로 동일 평면 상에 위치할 수 있다. 따라서, 실시 예는 패드부의 제2부 상에 본딩부를 배치함으로써, 복수의 본딩부를 균일한 두께 및/또는 높이로 형성할 수 있다. 나아가, 실시 예는 패드부의 제2부의 두께만큼 본딩부의 두께를 줄일 수 있다. 이에 따라, 실시 예는 본딩부의 두께에 비례하여 복수의 본딩부들 간의 두께 편차가 증가하는 문제를 해결할 수 있다. 이에 의해, 실시 예는 복수의 본딩부들 사이의 높이 편차를 최소화할 수 있다. 따라서, 실시 예는 복수의 본딩부 상에 반도체 소자를 안정적으로 배치할 수 있다. 나아가, 실시 예는 기존의 본딩부의 두께 대비 패드부의 제2부가 가지는 두께만큼 본딩부의 두께를 증가시킬 수 있다. 나아가, 실시 예는 균일한 높이를 가진 패드부를 이용하여 본딩부를 형성하는 것에 의해, 본딩부의 두께를 증가시켜도 복수의 본딩부들 간의 두께 편차를 최소화할 수 있다.
이에 따라, 실시 예는 반도체 소자가 안정적으로 결합될 수 있는 본딩부의 높이를 확보할 수 있고, 이에 따른 반도체 패키지의 전체적인 물리적 특성 및/또는 전기적 특성을 향상시킬 수 있다. 이에 따라, 반도체 소자의 동작을 원활히 이루어지도록 할 수 있고, 나아가 서버나 전자 제품의 동작이 원활히 이루어지도록 할 수 있다.
또한, 본딩부는 보호층의 상면으로부터 보호층의 적어도 일부 영역을 관통하는 관통부와, 관통부 상에 배치되고 보호층 상으로 돌출된 접합부를 포함할 수 있다. 패드부의 제2부는 곡률을 가지는 측면을 포함할 수 있다. 본딩부의 관통부는 패드부의 곡률을 갖는 측면과 수직 방향으로 중첩될 수 있다. 따라서, 실시 예는 본딩부의 관통부를 형성할 시, 관통부가 패드부 상에서 일측으로 치우쳐 배치되도록 할 수 있다. 이를 통해, 실시 예는 서로 인접한 복수의 관통부들 사이, 나아가 서로 인접한 복수의 본딩부들 사이의 간격을 증가시킬 수 있다. 실시 예는 본딩부들 사이의 간격이 증가되는 것에 의해, 본딩부 상에 배치되는 결합 부재의 양을 증가시킬 수 있고, 이에 따라 반도체 소자와 기판 사이의 결합력을 향상시킬 수 있다.
또한, 본딩부의 도전 금속부는 패드부의 상면과 수직 방향으로 중첩되는 접촉부와, 곡률을 갖는 패드부의 측면과 수직 방향으로 중첩되는 연장부를 포함할 수 있다. 연장부는 접촉부로부터 패드부의 측면이 갖는 곡률에 대응하는 절곡 방향으로 절곡될 수 있다. 이를 통해 실시 예는 연장부를 이용하여 보호층과 패드부 간의 접촉 면적을 증가시킬 수 있고, 이를 통해 보호층과 패드부 간의 결합력을 개선할 수 있다.
또한, 도전 금속부의 연장부의 내측면의 적어도 일부는 패드부의 측면과 접촉하지 않을 수 있다. 이를 통해 패드부의 측면과 연장부의 내측면 사이에는 일정 이격 공간이 구비될 수 있다. 이때, 보호층은 이격 공간을 채우며 구비될 수 있다. 이때, 이격 공간은 보호층과의 결합력을 향상시키는 앵커로 기능할 수 있다. 이를 통해, 실시 예는 절연층과 보호층 사이의 밀착력 및 보호층과 본딩부 사이의 밀착력을 개선할 수 있다.
도 12 내지 23은 도 2에 도시된 회로 기판의 제조 방법을 공정 순으로 나타낸 단면도이다.
도 12를 참조하면, 실시 예는 캐리어 보드를 준비할 수 있다. 예를 들어, 실시 예는 캐리어 절연층(CB1) 및 캐리어 절연층(CB1)의 적어도 일면에 금속층(CB2)이 배치된 캐리어 보드를 준비할 수 있다. 이때, 금속층(CB2)은 캐리어 절연층(CB1)의 제1면 및 제2면 중 어느 하나의 면에만 배치될 수 있고, 이와 다르게 양면에 모두 배치될 수 있다. 예를 들어, 금속층(CB2)은 캐리어 절연층(CB1)의 일면에만 배치되고, 그에 따라 일면에서만 회로 기판의 제조 공정을 진행할 수 있다. 다른 실시 예에서, 금속층(CB2)은 캐리어 절연층(CB1)의 양면에 모두 배치될 수 있고, 그에 따라 캐리어 보드의 양면에서 복수의 회로 기판을 동시에 제조하는 공정을 진행할 수 있다.
금속층(CB2)은 캐리어 절연층(CB1)에 무전해 도금을 하여 형성될 수 있다. 이와 다르게, 캐리어 절연층(CB1) 및 금속층(CB2)은 CCL(Copper Clad Laminate)일 수 있다. 즉, 금속층(CB2)은 동박층일 수 있다. 예를 들어, 금속층(CB2)은 구리 포일일 수 있다. 예를 들어, 금속층(CB2)은 캐리어 절연층(CB1) 상에 형성된 무전해 도금층일 수 있다. 즉, 금속층(CB2)은 회로 기판의 제조 공정에서, 가장 먼저 형성된 금속층일 수 있다. 금속층(CB2)은 배선 전극(120) 중에서 패드부(120P)의 제2부(122)를 구성할 수 있다. 금속층(CB2)은 패드부(120P)의 제1부(121) 및 연결 회로 패턴부(120T)를 전해 도금으로 도금하기 위한 시드층일 수 있다. 금속층(CB2)은 일정 두께를 가질 수 있다. 금속층(CB2)은 1층으로 구성될 수 있고, 적어도 2개 이상의 층으로 구성될 수 있다. 이를 통해, 패드부(120P)의 제2부(122)의 두께를 확보할 수 있다. 금속층(CB2)이 2개 이상의 층으로 구성된 경우, 이 중 1층은 동박층일 수 있고, 다른 하나의 1층은 무전해 도금층일 수 있다.
다음으로, 도 13을 참조하면, 실시 예에서는 금속층(CB2) 하에 배선 전극(120)을 형성하는 공정을 진행할 수 있다. 바람직하게, 실시 예는 금속층(CB2)을 시드층으로 전해 도금을 진행하여 패드부(120P)의 제1부(121) 및 연결 회로 패턴부(120T)를 형성하는 공정을 진행할 수 있다. 이를 위해, 금속층(CB2) 하에는 패드부(120P)의 제1부(121) 및 연결 회로 패턴부(120T)가 배치될 영역에 대응하는 오픈 영역을 포함하는 마스크(M1)가 배치될 수 있다.
이때, 실시 예에서는 패드부(120P)의 제1부(121) 및 연결 회로 패턴부(120T)의 전해 도금 공정 이전에 마스크(M1)를 열처리하는 경화 공정을 추가로 진행할 수 있다. 예를 들어, 실시 예에서는 마스크(M1)의 노광 및 현상 공정 이후에 마스크(M1)를 경화시키는 공정을 진행할 수 있다. 마스크(M1)의 경화는, 자외선을 이용한 경화와 적외선을 이용한 경화를 포함할 수 있다. 예를 들어, 실시 예에서는 마스크(M1)를 5mV 내지 100mV 사이의 범위의 자외선을 이용하여 경화시킬 수 있다. 이와 다르게, 실시 예에서는 마스크(M1)를 적외선 열 경화(curing)할 수 있다. 상기와 같이, 실시 예에서는 마스크(M1)를 경화하는 공정을 추가로 진행함으로써, 금속층(CB2)과 마스크(M1) 사이의 접합력을 향상시킬 수 있다. 이에 따라, 실시 예에서는 마스크(M1)와 금속층(CB2)의 접합력 향상에 따라, 패드부(120P)의 제1부(121) 및 연결 회로 패턴부(120T)의 미세화가 가능하다.
다음으로, 도 14를 참조하면, 실시 예는 마스크(M1)를 제거할 수 있다. 이후, 실시 예는 패드부(120P)의 제1부(121) 및 연결 회로 패턴부(120T)를 전처리하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 패드부(120P)의 제1부(121) 및 연결 회로 패턴부(120T)의 표면에 일정 수준 이상의 표면 거칠기를 부여하는 공정을 진행할 수 있다. 예를 들어, 실시 예는 패드부(120P)의 제1부(121) 및 연결 회로 패턴부(120T)의 각각의 측면과 하면이 0.01㎛ 내지 0.5㎛ 사이의 범위의 10점 평균 표면 거칠기(Rz)를 가지도록 할 수 있다. 이후, 실시 예는 금속층(CB2) 하에 절연층(111)을 형성할 수 있다.
다음으로, 도 15를 참조하면 실시 예는 절연층(111)에 관통 홀(TH)을 형성하는 공정을 진행할 수 있다. 관통 홀(TH)은 레이저 가공에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다.
다음으로, 도 16을 참조하면, 실시 예는 절연층(111)에 배선 전극(120) 및 비아 전극(130)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 17을 참조하면, 실시 예는 절연층(111) 하에 추가 빌드업층을 적층하는 공정을 진행할 수 있다. 예를 들어, 실시 예는 절연층(111)의 제1층 아래에 절연층(111)의 제2층을 적층하는 공정을 진행할 수 있다. 이후, 실시 예는 도 15 및 16의 공정을 반복 진행하여, 절연층(111)의 제2층에 배선 전극(120) 및 비아 전극(130)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 18을 참조하면, 실시 예는 상기와 같이 제조된 회로 기판에서, 캐리어 보드를 제거하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 캐리어 보드에서, 캐리어 절연층(CB1)과 금속층(CB2)을 서로 분리하는 공정을 진행할 수 있다. 이에 따라, 실시 예의 회로 기판에서, 최외측에는 캐리어 보드에 포함된 금속층(CB2)이 남아 있게 된다.
다음으로, 도 19를 참조하면, 실시 예는 금속층(CB2)의 상면에 도전 금속부(141)를 형성하는 공정을 진행할 수 있다. 도전 금속부(141)는 캐리어 보드의 금속층(CB2) 중 패드부(120P)의 배선 전극(120)과 수직으로 중첩되는 영역에 배치될 수 있다. 이때, 도전 금속부(141)는 캐리어 보드의 금속층(CB2)과는 선택적 식각성을 가진 금속 물질로 형성될 수 있다.
다음으로, 도 20을 참조하면, 실시 예는 도전 금속부(141)를 이용하여 캐리어 보드의 금속층(CB2)을 애칭으로 제거하여 패드부(120P)의 제2부(122)를 형성하는 공정을 진행할 수 있다. 이때, 에칭 특성에 따라 제2부(122)의 측면은 곡률을 갖는 측면을 포함할 수 있다. 그리고, 도전 금속부(141)는 제2부(122)의 에칭에 의해 적어도 일부가 제2부(122)의 상면과 수직으로 중첩되지 않을 수 있다. 즉, 도전 금속부(141)는 접촉부(141-1) 및 연장부(141-2)를 포함할 수 있다. 연장부(141-2)는 에칭 특성에 따라 곡률을 갖는 패드부(120P)의 제2부(122)의 측면과 전체적으로 접촉할 수 있다. 다만, 이에 한정되지 않으며, 연장부(141-2)는 도 8 내지 11 중 어느 하나에 도시된 형상을 가질 수도 있을 것이다.
다음으로, 도 21을 참조하면, 실시 예는 절연층(111)의 상면 및 하면에 각각 제1 보호층(112) 및 제2 보호층(113)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 22를 참조하면, 실시 예는 제1 보호층(112)에 도전 금속부(141)의 접촉부(141-1)와 수직으로 중첩되는 개구(112TH)를 형성하는 공정을 진행할 수 있다. 또한, 실시 예는 제2 보호층(113)에 적어도 하나의 개구(113TH)를 형성하는 공정을 진행할 수 있다.
다음으로, 도 23을 참조하면, 실시 예는 제1 보호층(112)의 개구(112TH)에 접합부(142)를 형성하는 공정을 진행할 수 있다. 이때, 접합부(142)는 제1 보호층(112)의 개구(112TH)를 채우는 관통부(142-1) 및 제1 보호층(112) 상에 배치되는 돌출부(142-2)를 포함할 수 있다.
도 24는 제2 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 25는 도 24의 실시 예의 회로 기판에 구비된 절연층의 계면을 보여주는 광학 현미경 사진이고, 도 26은 도 24의 일 영역에서 도전 금속부를 배치하기 전의 상태를 나타낸 단면도이고, 도 27은 도 26에서 도전 금속부가 배치된 이후의 상태를 나타낸 도면이고, 도 28은 도 24의 회로 기판에서 하부 배선 전극의 상세 층 구조를 보여주는 도면이고, 도 29는 제3 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 30은 제4 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 31은 제5 실시 예에 따른 회로 기판을 나타낸 단면도이다.
이하에서는 도 24 내지 9를 참조하여 실시 예에 따른 회로 기판을 구체적으로 설명한다.
도 24를 참조하면, 회로 기판(1000)은 절연층(1110), 전극부(1120), 제1 보호층(1130), 및 제2 보호층(1140)을 포함할 수 있다. 전극부(1120)는 제1 배선 전극(1121), 제2 배선 전극(1122) 및 비아 전극(1123)을 포함할 수 있다. 제1 배선 전극(1121)은 한 층의 절연층의 하면에 배치된 전극을 의미할 수 있고, 제2 배선 전극(1122)은 한 층의 절연층의 상면에 배치된 전극을 의미할 수 있다. 또한, 전극부(1120)는 제2 배선 전극(1122) 상에 배치된 도전 금속부(1124)를 포함할 수 있다. 도 24에서의 회로 기판(1000)은 설명의 편의를 위해 1층의 절연층(1110)을 나타낸 것일 수 있고, 절연층(1110)은 수직 방향을 따라 복수의 적층 구조를 가질 수 있다. 이 경우, 제1 배선 전극(1121)은 복수의 절연층들 중 최하층의 절연층의 하면에 배치된 전극을 의미하고, 제2 배선 전극(1122)은 복수의 절연층들 중 최상층의 절연층의 상면에 배치된 전극을 의미할 수 있다.
절연층(1110)은 하나의 비아 전극(1123)을 기준으로 복수의 층을 포함할 수 있다. 예를 들어, 절연층(1110)은 제1층(1111) 및 제2층(1112)을 포함할 수 있다. 절연층(1110)의 제1층(1111)과 제2층(1112)은 서로 다른 절연물질을 포함할 수 있다. 예를 들어, 절연층(1110)의 제1층(1111)은 보강 부재를 포함할 수 있다. 보강 부재는 필러를 의미할 수 있다. 즉, 보강 부재는 무기물의 필러를 의미할 수 있고, 절연층(1110)의 수평 방향을 따라 연장될 수 있는 유리 섬유 (Glass fiber) 물질과는 다른 의미를 가질 수 있다. 절연층(1110)의 제1층(1111)은 필러를 포함하는 유기물질을 포함할 수 있다. 일 예로, 절연층(1110)의 제1층(1111)은 아지노모토사에서 출시하는 제품인 ABF(Ajinomoto Build-up Film)을 이용할 수 있고, 또는 PID(Photo Imageable Dielectric resin)가 이용될 수 있다. 절연층(1110)의 제2층(1112)은 절연층(1110)의 제1층(1111) 상에 배치될 수 있다. 절연층(1110)의 제2층(1112)은 제1층(1111)보다 작은 두께를 가지면서 제1층(1111) 상에 배치될 수 있다. 예를 들어, 절연층(1110)의 제2층(1112)은 제1층(1111)에 구비된 절연물질과는 다른 절연물질을 포함할 수 있다. 바람직하게, 절연층(1110)의 제2층(1112)은 보강 부재를 포함하지 않을 수 있다. 예를 들어, 절연층(1110)의 제2층(1112)은 순수 폴리머를 포함할 수 있다.
예를 들어, 비교 예의 절연층은 제1층만을 포함하였다. 이때, 절연층이 제1층만을 포함하는 경우, 회로 기판의 물리적 신뢰성 및 전기적 신뢰성이 저하될 수 있다. 구체적으로, 절연층의 제1층에는 보강 부재가 구비될 수 있다. 그리고, 절연층 상에 전극부를 배치하는 경우, 전극부와 절연층의 제1층 사이의 밀착력을 확보하기 위한 표면 처리가 진행될 수 있다. 표면 처리는 절연층의 제1층의 표면을 에칭하는 것일 수 있다. 이때, 절연층의 제1층의 표면을 에칭하는 경우, 절연층의 제1층 내에 구비된 필러가 외측으로 노출될 수 있다. 그리고, 외측으로 노출된 필러는 회로 기판의 전기적 신뢰성 및 물리적 신뢰성을 저하시키는 요인으로 작용할 수 있다. 예를 들어, 절연층의 제1층 상에 화학동도금을 진행하여 시드층을 형성하는 경우, 시드층은 절연층의 제1층의 레진 및 제1층의 필러와 각각 접촉할 수 있다. 그리고, 시드층의 특성에 따라 시드층과 필러 사이의 밀착력이 낮게 나타날 수 있다. 즉, 시드층와 필러의 접촉 면적이 증가하거나 시드층과 레진 사이의 접촉 면적이 감소하는 경우, 시드층과 절연층 사이의 밀착력은 저하될 수 있다. 또한, 이에 따라 캐패시턴스, 저항, 인덕턴스 등의 변화로 인해 누설 전류나 기판의 임피던스가 변할 수 있어, 전기적인 신뢰성도 저하될 수 있다. 이를 해결하기 위해, 절연층에 구비된 필러의 함량을 줄일 수 있다. 그러나, 필러의 함량이 줄어드는 경우, 이에 대응하게 기판의 강성이 저하될 수 있다. 그리고, 기판의 강성이 저하되는 경우, 기판이 특정 방향으로 크게 휘어지는 신뢰성 문제가 발생할 수 있다. 또한, 전극부가 필러와 접촉하는 경우, 필러가 가지는 물성에 의해 전극부를 통해 전달되는 신호의 전송 손실이 증가할 수 있고, 이에 따른 전기적 특성이 저하될 수 있다.
따라서, 실시 예는 절연층(1110)과 전극부(1120) 사이의 밀착력을 확보하면서, 전극부(1120)의 전기적 특성을 향상시킬 수 있도록 하며, 이를 위해, 절연층(1110)은 제1층(1111) 및 제1층(1111) 상의 제2층(1112)을 포함할 수 있다. 절연층(1110)의 제1층(1111)은 보강 부재를 포함하는 유기 물질로 구성될 수 있다. 일 예로, 보강 부재는 필러를 의미할 수 있다. 이를 통해, 제1층(1111)은 절연층(1110)의 강성을 확보하면서 절연층(1110) 상에 안정적으로 전극부(1120)의 배치가 가능하도록 할 수 있다. 절연층(1110)의 제2층(1112)은 절연층(1110)의 제1층(1111) 상에 구비될 수 있다. 절연층(1110)의 제2층(1112)은 보강 부재를 포함하지 않을 수 있다. 그리고, 전극부(1120)의 적어도 일부는 절연층(1110)의 제2층(1112) 상에 배치될 수 있다. 예를 들어, 전극부(1120)의 적어도 일부는 절연층(1110)의 제2층(1112)과 접촉할 수 있다. 이때, 절연층(1110)의 제2층(1112)에는 보강 부재가 구비되지 않을 수 있다. 이에 의해, 전극부(1120)는 보강 부재와 접촉하지 않을 수 있다. 따라서, 실시 예는 전극부(1120)와 절연층(1110) 사이의 밀착력을 향상시킬 수 있다. 나아가, 실시 예는 전극부(1120)의 전기적 특성을 향상시킬 수 있다.
절연층(1110)의 제1층(1111) 하에는 제3층(1113)이 구비될 수 있다. 제3층(1113)은 제2층(1112)과 동일한 물질을 포함할 수 있다. 제3층(1113)은 보강 부재를 포함하지 않는 유기물질을 포함할 수 있다. 제3층(1113)은 보강 부재를 포함하지 않은 순수 폴리머일 수 있다. 이때, 절연층(1110)의 제3층(1113)은 제2층(1112)과 동일한 절연물질을 포함할 수 있고, 이에 의해 "제2층"이라고도 할 수 있다. 예를 들어, 기판이 복수의 적층구조를 가지는 경우, 복수의 절연층 중 하나는 절연층(1110)의 제1층(1111), 제2층(1112) 및 제3층(1113)을 포함할 수 있다. 예를 들어, 기판이 복수의 적층구조를 가지는 경우, 복수의 절연층 중 하나는 절연층(1110)의 제1층(1111) 및 제2층(1112)을 포함할 수 있다. 예를 들어, 기판이 복수의 적층구조를 가지는 경우, 복수의 절연층 중 하나는 절연층(1110)의 제1층(1111) 및 제3층(1113)을 포함할 수 있다.
절연층(1110)의 제1층(1111)은 20㎛ 내지 40㎛의 범위의 두께를 가질 수 있다. 바람직하게, 절연층(1110)의 제1층(1111)은 22㎛ 내지 38㎛의 범위의 두께를 만족할 수 있다. 더욱 바람직하게, 절연층(1110)의 제1층(1111)은 25㎛ 내지 35㎛의 범위의 두께를 만족할 수 있다. 제1층(1111)의 두께가 20㎛ 미만이면, 회로 기판(1000)의 강성이 저하될 수 있다. 또한, 제1층(1111)의 두께가 20㎛ 미만이면, 전극부(1120)가 안정적으로 배치되지 못할 수 있고, 이에 의해 기판의 전기적 신뢰성이 저하될 수 있다. 또한, 절연층(1110)의 제1층(1111)의 두께가 40㎛를 초과하면, 회로 기판(1000)의 전체적인 두께가 증가하고, 이에 따라 반도체 패키지의 두께가 증가할 수 있다. 또한, 절연층(1110)의 제1층(1111)의 두께가 40㎛를 초과하면, 회로 기판(1000)의 전극부(1120)의 미세화가 어려울 수 있다.
절연층(1110)의 제2층(1112)은 제1층(1111)보다 작은 두께를 가질 수 있다. 예를 들어, 절연층(1110)의 제2층(1112)은 1㎛ 내지 5㎛의 범위의 두께를 가질 수 있다. 바람직하게, 절연층(1110)의 제2층(1112)은 1.2㎛ 내지 4㎛의 범위의 두께를 가질 수 있다. 더욱 바람직하게, 절연층(1110)의 제2층(1112)은 1.5㎛ 내지 3㎛의 범위를 만족할 수 있다. 바람직하게, 절연층(1110)의 제2층(1112)의 두께는 절연층(1110)의 제1층(1111)의 두께의 2% 내지 25%의 범위를 만족할 수 있다. 바람직하게, 절연층(1110)의 제2층(1112)의 두께는 절연층(1110)의 제1층(1111)의 두께의 3% 내지 18%의 범위를 만족할 수 있다. 더욱 바람직하게, 절연층(1110)의 제2층(1112)의 두께는 절연층(1110)의 제1층(1111)의 두께의 4% 내지 12%의 범위를 만족할 수 있다. 절연층(1110)의 제2층(1112)의 두께가 1㎛ 미만 또는 제1층(1111)의 두께의 2% 미만일 경우, 절연층(1110)의 제2층(1112)의 상면에 균일한 중심선 평균 표면 거칠기(Ra)를 부여하기 어려울 수 있다. 절연층(1110)의 제2층(1112)의 두께가 1㎛ 미만 또는 제1층(1111)의 두께의 2% 미만일 경우, 절연층(1110)의 제1층(1111)에 구비된 필러가 제2층(1112) 상으로 노출될 수 있다. 이에 의해 전극부(1120)와 제1층(1111)의 필러가 서로 접촉하는 것에 의해 밀착력이 저하되거나, 전극부(1120)의 전기적 특성이 저하될 수 있다. 또한, 절연층(1110)의 제2층(1112)의 두께가 5㎛ 초과 또는 제1층(1111)의 두께의 25% 초과일 경우, 절연층(1110)의 두께가 증가하고, 이에 따라 회로 기판의 두께가 증가할 수 있다.
여기에서, 두께는 절연층(1110)의 각 층의 기판 수직 방향으로의 거리에 대응할 수 있다. 즉, 두께는 회로 기판(1000)의 상면에서 하면을 향하는 방향, 또는 하면에서 상면을 향하는 방향으로의 길이를 의미할 수 있고, 기판 수직 방향의 길이를 의미할 수 있다. 여기서, 상면은 각 구성요소에서 수직 방향을 따라 가장 높은 위치를 의미할 수 있고, 하면은 각 구성요소에서 수직 방향을 따라 가장 낮은 위치를 의미할 수 있다. 그리고 이의 위치는 서로 반대로 지칭될 수 있다.
절연층(1110)의 제1층(1111)에는 필러가 구비되고, 절연층(1110)의 제2층(1112)에는 필러가 구비되지 않음으로써, 제1층(1111)과 제2층(1112) 사이의 계면의 구분이 가능할 수 있다. 구체적으로, 필러의 굴절율은 일반 에폭시나 아크릴 레진보다 높을 수 있다. 이에 의한 굴절율 차이가 발생할 수 있고, 이에 따라 필러를 포함하는 제1층(1111)과 필러를 포함하지 않는 제2층(1112) 사이의 계면의 구분이 가능하다. 예를 들어, 도 25에 도시된 바와 같이, 전자를 반사, 굴절시켜 이미지를 획득하는 경우, 절연층(1110)의 제1층(1111)과 제2층(1112)의 이미지 색상이 다르게 나타날 수 있고, 이에 따른 계면의 구분이 가능할 수 있다.
절연층(1110)의 제1층(1111)에는 일정 수준 이상의 필러가 구비될 수 있다. 예를 들어, 절연층(1110)의 제1층(1111)은 레진(1111P) 및 보강 부재(1111F)를 포함할 수 있다. 보강 부재(1111F)는 필러를 의미할 수 있다. 보강 부재(1111F)는 제1층(1111)에서 일정 함량 이상으로 구비될 수 있다. 절연층(1110)의 제1층(1111)에서의 보강 부재(1111F)의 함량은 60 중량% 내지 85 중량%의 범위를 만족할 수 있다. 절연층(1110)의 제1층(1111)의 함량이 60 중량% 미만이면, 절연층(1110)의 강성이 저하될 수 있다. 절연층(1110)의 제1층(1111)에서의 보강 부재(1111F)의 함량이 85 중량%를 초과하면, 제1층(1111)을 관통하는 비아 전극(1123)에서의 신호 전달 특성이 저하될 수 있다.
이때, 종래에는 절연층(1110)의 제1층(1111)에 60 중량%를 초과하는 보강 부재(1111F)가 배치되는 경우, 보강 부재(1111F)가 절연층(1110)의 상측 또는 하측으로 노출되고, 이에 의해 전극부(1120)와 보강 부재(1111F)가 서로 접촉하였다.
이에 반하여, 실시 예는 절연층(1110)이 제1층(1111) 상의 제2층(1112)을 포함하기 때문에, 제1층(1111) 내의 필러 함량을 증가시켜도 전극부(1120)와 필러가 서로 접촉하는 문제를 해결할 수 있다. 따라서, 실시 예는 회로 기판(1000)의 강성을 향상시키면서, 이에 따른 전극부(1120)의 전기적 특성을 향상시킬 수 있다.
절연층(1110)의 표면에는 일정 수준의 중심선 평균 표면 거칠기(Ra)가 부여될 수 있다. 예를 들어, 절연층(1110)은 제1층(1111) 제2층(1112) 사이의 계면(1112B)을 포함할 수 있다. 또한, 절연층(1110)은 제2층(1112)의 상면(1112U)을 포함할 수 있다. 계면(1112B)의 중심선 평균 표면 거칠기(Ra)는 상면(1112U)의 중심선 평균 표면 거칠기(Ra)와 다를 수 있다. 계면(1112B)에서의 라인별 중심선 평균 표면 거칠기(Ra) 값들의 편차는 상면(1112U)에서의 라인별 중심선 평균 표면 거칠기(Ra)의 편차보다 클 수 있다.
즉, 실시 예는 절연층(1110)의 제2층(1112)에 균일하면서 편차가 없는 중심선 평균 표면 거칠기(Ra)를 부여할 수 있다. 이는, 절연층(1110)의 제2층(1112) 상에 일정 수준의 표면 거칠기가 부여된 금속층(미도시)을 부착하는 것에 의해 금속층에 부여된 표면 거칠기를 절연층(1110)의 제2층(1112)에 전사하기 때문일 수 있다. 이를 통해 절연층(1110)의 제2층(1112)의 상면(1112U)에는 균일한 중심선 평균 표면 거칠기(Ra)가 부여될 수 있다. 다만, 절연층(1110)의 제1층(1111)과 제2층(1112) 사이의 계면(1112B)은 제1층(1111)에 포함된 보강 부재(1111F)에 의해 중심선 평균 표면 거칠기(Ra)가 부여될 수 있다. 이때, 절연층(1110)의 제1층(1111)에 구비된 보강 부재(1111F)의 입자 크기는 서로 다른 입자 크기를 가질 수 있다. 즉, 절연층(1110)의 제1층(1111)에는 다양한 입자 크기를 가진 필러들이 배치될 수 있다. 이에 의해, 절연층(1110)의 제1층(1111)과 제2층(1112) 사이의 계면(1112B)의 중심선 평균 표면 거칠기(Ra)는 라인별로 편차를 가질 수 있다.
제2층(1112)의 상면(1112U)의 중심선 평균 표면 거칠기(Ra)는 0.2㎛ 내지 1.5㎛의 범위를 만족할 수 있다. 바람직하게, 제2층(1112)의 상면(1112U)의 중심선 평균 표면 거칠기(Ra)는 0.25㎛ 내지 1.3㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 제2층(1112)의 상면(1112U)의 중심선 평균 표면 거칠기(Ra)는 0.3㎛ 내지 1.25㎛의 범위를 만족할 수 있다. 제2층(1112)의 상면(1112U)의 중심선 평균 표면 거칠기(Ra)가 0.2㎛ 미만이면, 전극부(1120)와 제2층(1112)의 상면(1112U) 사이의 밀착력이 확보되지 않을 수 있고, 이에 의해 전극부(1120)가 절연층(1110)으로부터 박리되는 물리적 신뢰성 문제가 발생할 수 있다. 제2층(1112)의 상면(1112U)의 중심선 평균 표면 거칠기(Ra)가 1.5㎛를 초과하면, 전극부(1120)를 통해 흐르는 신호의 전송 손실이 증가할 수 있다. 예를 들어, 흐르는 신호의 주파수가 증가할수록, 신호는 전극부(1120)의 표면을 따라 흐르는 현상의 표피 효과(skin effect)가 발생한다. 이때, 제2층(1112)의 상면(1112U)의 중심선 평균 표면 거칠기(Ra)가 1.5㎛를 초과하면, 이의 표면의 길이가 길어질 수 있고, 이를 통해 표현을 따라 흐르는 신호의 전송 거리도 증가할 수 있다. 그리고, 신호의 전송 거리가 증가하는 경우, 이에 의한 신호 전송 손실이 증가할 수 있다. 이에 따라, 반도체 소자의 동작을 원활히 하기 어려울 수 있고, 서버나 전자 제품의 동작이 원활히 이루어지기 어려울 수 있다. 즉, 제2층(1112)의 상면(1112U)의 중심선 평균 표면 거칠기(Ra)는 서버나 전자 제품의 신뢰성과 직결될 수 있어 기술적 연동성 또는 기능적 일체성을 가질 수 있다.
제2층(1112)의 상면(1112U)의 중심선 평균 표면 거칠기(Ra)는 제1층(1111)에 구비된 보강 부재(1111F)의 필러들의 입자 크기보다 작을 수 있다. 바람직하게, 필러들의 입자 크기는 다양한 크기를 가지를 가질 수 있다. 이때, 필러들의 입자 크기들의 평균 값은 제2층(1112)의 상면(1112U)의 중심선 평균 표면 거칠기(Ra)보다 클 수 있다. 이를 통해, 제2층(1112)의 상면(1112U)에 배치되는 전극부(1120)와 절연층(1110) 사이의 밀착력을 확보하면서, 전극부(1120)를 통해 흐르는 신호의 전송 손실을 줄여 신호 특성을 향상시킬 수 있다.
절연층(1110)의 제3층(1113)의 하면은 제2층(1112)의 상면(1112U)이 가지는 중심선 평균 표면 거칠기(Ra)에 대응하는 중심선 평균 표면 거칠기(Ra)를 가질 수 있다.
여기에서, 중심선 평균 표면 거칠기(Ra)는 요철의 높이로 표현될 수 있다. 예를 들어, 절연층(1110)의 제1층(1111)과 제2층(1112) 사이의 계면에는 제1 요철들이 구비될 수 있다. 그리고, 절연층(1110)의 제2층(1112)의 상면에는 제2 요철들이 구비될 수 있다. 그리고, 제1 요철들의 높이와 제2 요철들의 높이는 다를 수 있다. 또한, 제1요철들의 높이들의 편차는 제2요철들의 높이의 편차보다 클 수 있다. 바람직하게, 제2 요철들의 높이는 균일할 수 있다.
한편, 도 26를 참조하면, 절연층(1110)은 전극부(1120)의 적어도 일부가 배치되는 리세스(1110R)를 포함할 수 있다. 리세스(1110R)는 절연층(1110)의 상면에서 하면을 향하여 오목하게 구비될 수 있다. 리세스(1110R)는 전극부(1120)의 제2 배선 전극(1122)이 배치되는 공간일 수 있다.
리세스(1110R)는 절연층(1110)의 제1층(1111) 및 제2층(1112)에 구비될 수 있다. 이때, 리세스(1110R)는 절연층(1110)의 제2층(1112)을 관통하면서 제1층(1111)을 비관통할 수 있다. 예를 들어, 리세스(1110R)는 절연층(1110)의 제1층(1111)에 구비된 제1 파트(1111R) 및 제1 파트(1111R)와 연결되면서 제2층(1112)에 구비된 제2 파트(1112R)를 포함할 수 있다. 제1 파트(1111R)는 절연층(1110)의 제1층(1111)을 비관통하는 홈 형태로 제공될 수 있다. 제2 파트(1112R)는 절연층(1110)의 제2층(1112)을 관통하는 관통 홀 형태로 제공될 수 있다.
제1 배선 전극(1121)과 제2 배선 전극(1122)은 서로 다른 수직 단면 형상을 가질 수 있다. 예를 들어, 제2 배선 전극(1122)은 회로 기판(1000)의 최상측에 구비되고 인터포저나 반도체 소자가 연결되는 전극으로 기능할 수 있다. 제2 배선 전극(1122)은 도 2를 참조하여 설명된 회로 기판에서의 배선 전극(120)을 의미할 수 있다. 제2 배선 전극(1122) 상에는 도전 금속부(1124)가 배치될 수 있다. 이때, 제2 실시 예에서의 도전 금속부(1124)는 제1 실시 예의 도전 금속부와는 다른 방법으로 형성될 수 있고, 이를 통해 제1 실시 예의 도전 금속부와는 다른 구조를 가질 수 있다. 이때, 제2 배선 전극(1122)과 도전 금속부(1124) 사이의 결합력을 향상시키기 위해, 도전 금속부(1124)를 에칭하는 공정을 진행할 수 있다. 이에 따라, 절연층(1110)의 리세스(1110R)는 제2 배선 전극(1122)으로 채워지는 부분과, 도전 금속부(1124)로 채워지는 부분을 포함할 수 있다.
제2 배선 전극(1122)은 복수의 외면을 포함할 수 있다. 제2 배선 전극(1122)은 상면(1122U), 측면(1122S) 및 하면을 포함할 수 있다. 제2 배선 전극(1122)의 상면과 제2 배선 전극(1122)의 하면은 서로 다른 폭을 가질 수 있다. 예를 들어, 제2 배선 전극(1122)의 상면은 제2 배선 전극(1122)의 하면보다 작은 폭을 가질 수 있다. 이는, 도전 금속부(1124)와의 접촉 면적을 넓히기 위한 제2 배선 전극(1122)의 에칭 공정에서 제2 배선 전극(1122)의 상면 및 측면의 일부가 에칭되어 제거됐기 때문일 수 있다. 제2 배선 전극(1122)의 상면(1122U)은 절연층(1110)과 접촉하지 않을 수 있다. 제2 배선 전극(1122)의 상면(1122U)은 절연층(1110)의 제1층(1111) 및 제2층(1112)과 접촉하지 않을 수 있다. 제2 배선 전극(1122)의 상면(1122U)은 절연층(1110)의 상면보다 낮게 위치할 수 있다. 바람직하게, 제2 배선 전극(1122)의 상면(1122U)은 절연층(1110)의 제2층(1112)의 상면(1112U)보다 낮게 위치할 수 있다. 예를 들어, 제2 배선 전극(1122)의 상면(1122U)은 제2층(1112)의 상면(1112U)에 구비된 제2요철들 중 최상단의 제2 요철보다 낮게 위치할 수 있다. 제2 배선 전극(1122)의 측면(1122S)은 복수의 경사를 포함할 수 있다.
제2 배선 전극(1122)의 측면(1122S)은 제2 배선 전극(1122)의 상면(1122U)에 인접하고 제2 배선 전극(1122)의 하면을 향하여 폭이 증가하는 제1 경사(1122S1)를 포함할 수 있다. 제2 배선 전극(1122)의 측면(1122S)은 제2 배선 전극(1122)의 하면에 인접하고 제1 경사(1122S1)와 다른 제2 경사(1122S2)를 포함할 수 있다. 제2 배선 전극(1122)의 측면(1122S)의 제2 경사는 제2 배선 전극(1122)의 상면을 향하여 폭의 변화가 경사일 수 있으나, 이에 한정되는 것은 아니다. 제2 배선 전극(1122)의 측면(1122S)의 제2 경사(1122S2)는 절연층(1110)의 제2층(1112)과 수평으로 중첩되지 않을 수 있다. 제2 배선 전극(1122)의 측면(1122S)의 제2 경사(1122S2)는 제1층(1111)과 접촉할 수 있다. 예를 들어, 제2 배선 전극(1122)의 측면(1122S)의 제2 경사(1122S2)는 제1층(1111)에 구비된 리세스(1110R)의 제1 파트(1111R)의 내벽과 접촉할 수 있다.
제2 배선 전극(1122)의 측면(1122S)의 제1 경사(1122S1)는 제1층(1111)과 수평으로 중첩되는 제1 부분과, 제2층(1112)과 수평으로 중첩되는 제2 부분을 포함할 수 있다. 제2 배선 전극(1122)의 측면(1122S)의 제1 경사(1122S1)는 절연층(1110)과 접촉하지 않을 수 있다. 예를 들어, 제2 배선 전극(1122)의 측면(1122S)의 제1 경사(1122S1)는 제1층(1111)에 구비된 리세스(1110R)의 제1 파트(1111R)의 내벽 및 제2층(1112)에 구비된 리세스(1110R)의 제2 파트(1112R)의 내벽과 수평 방향으로 이격될 수 있다. 제2 배선 전극(1122)은 리세스(1110R)를 전체적으로 채우지 않고 일부만을 채울 수 있다. 이는, 제2 배선 전극(1122)의 제조 공정은 제2 배선 전극(1122)을 표면 처리하는 공정을 포함하고, 표면 처리 공정에서 제2 배선 전극(1122)의 외표면의 일부가 에칭으로 제거될 수 있다. 따라서, 제2 배선 전극(1122)은 리세스(1110R)의 내벽과 이격되는 크레비스를 포함할 수 있다.
도전 금속부(1124)는 제2 배선 전극(1122) 상에 배치된다. 바람직하게, 제2 배선 전극(1122)은 패드부를 구비하며, 도전 금속부(1124)는 패드부 상에 배치된다. 도전 금속부(1124)는 제2 배선 전극(1122)과는 다른 금속을 포함할 수 있다. 도전 금속부(1124)는 제2 배선 전극(1122)과 접속 부재 사이의 접합력을 향상시키기 위한 금속 물질을 포함할 수 있다. 또한, 도전 금속부(1124)는 제2 배선 전극(1122)과 본딩부 사이의 접합력을 향상시키기 위한 금속 물질을 포함할 수 있다. 일 예로, 도전 금속부(1124)는 니켈을 포함할 수 있다. 그리고, 도전 금속부(1124)가 니켈을 포함하는 경우, 제2 배선 전극(1122)과 본딩부 사이의 밀착력을 상승시킬 수 있다. 또한, 추후 솔더 등의 물질을 통해 제2 배선 전극(1122)과 전기적 결합을 이루는 경우, 솔더가 제2 배선 전극(1122)으로 확산되어 금속간 결합부(Inter-metallic Compound)를 형성할 수 있으며, 금속간 결합부는 기계적, 전기적 신뢰성이 좋지 않은 문제가 있다. 특히, 제2 배선 전극(1122)이 구리로 이루어지는 경우 금속간 결합부가 형성되는 문제가 더 악화될 수 있는데, 니켈이 배치되는 경우 솔더의 확산을 방지하여 금속간 결합부가 형성되는 것을 방지할 수 있어, 반도체 패키지의 전기적, 기계적 신뢰성을 개선할 수 있다. 도전 금속부(1124)는 니켈 이외의 다른 금속을 포함할 수 있다. 예를 들어, 도전 금속부(1124)는 금을 포함할 수 있다. 예를 들어, 도전 금속부(1124)는 팔라듐을 포함할 수 있다.
도전 금속부(1124)는 절연층(1110)의 상면 위로 돌출될 수 있다. 예를 들어, 도전 금속부(1124)의 적어도 일부는 절연층(1110)의 리세스(1110R)에 구비될 수 있고, 나머지 일부는 절연층(1110) 상으로 돌출될 수 있다. 따라서 추후 열 압착(TC) 본딩을 통해 반도체 패키지와 전자소자를 결합하는 경우, 정합성 및 확산력을 확보하여 TC 본딩을 원활하게 공정할 수 있는 장점이 있다.
도전 금속부(1124)는 리세스(1110R)에서 제2 배선 전극(1122)을 감싸며 구비될 수 있다. 예를 들어, 제2 배선 전극(1122)의 상면(1122U) 및 측면(1122S)의 제1 경사(1122S1)는 절연층(1110)과 접촉하지 않을 수 있다. 이에 따라, 도전 금속부(1124)는 리세스(1110R)에 배치된 부분을 포함하고, 리세스(1110R)에 배치된 부분은 제2 배선 전극(1122)의 상면(1122U) 및 측면(1122S)의 제1 경사(1122S1)를 덮으며 구비될 수 있다.
구체적으로, 도 27를 참조하면, 도전 금속부(1124)는 리세스(1110R)에 배치된 매립 부분을 포함할 수 있다. 그리고, 도전 금속부(1124)의 매립 부분은 절연층(1110)과 접촉하는 부분을 포함할 수 있다. 도전 금속부(1124)의 매립 부분은 리세스(1110R)의 제1 파트(1111R)의 내벽과 접촉하는 부분(1124S2), 및 리세스(1110R)의 제2 파트(1112R)의 내벽과 접촉하는 부분(1124S3)을 포함할 수 있다.
또한, 도전 금속부(1124)의 매립 부분은 제2 배선 전극(1122)과 접촉하는 부분을 포함할 수 있다. 구체적으로, 도전 금속부(1124)의 매립 부분은 제2 배선 전극(1122)의 상면 및 측면(112U)의 제1 경사(1122S1)와 접촉하는 부분(124S4)을 포함할 수 있다.
또한, 도전 금속부(1124)는 절연층(1110) 상으로 돌출된 돌출 부분을 포함할 수 있다. 도전 금속부(1124)의 돌출 부분은 절연층(1110)과 접촉하는 부분을 포함할 수 있다. 구체적으로, 도전 금속부(1124)의 돌출 부분은 절연층(1110)의 제2층(1112)의 상면(1112U)과 접촉하는 부분(1124S1)을 포함할 수 있다. 즉, 도전 금속부(1124)의 돌출된 부분은 제2 배선 전극(1122) 상에서 수평 방향으로 확장되어 구비될 수 있다. 따라서, 도전 금속부(1124)의 돌출된 부분의 일부는 제2 배선 전극(1122)과 수직으로 중첩될 수 있고, 나머지 일부는 제2 배선 전극(1122)과 수직으로 중첩되지 않을 수 있다. 그리고, 제2 배선 전극(1122)과 수직으로 중첩되지 않는 부분의 하면(1124S1)은 절연층(1110)의 제2층(1112)의 상면(1112U)과 접촉할 수 있다.
도전 금속부(1124)는 절연층(1110) 상으로 돌출되는 상면(1124U)을 포함할 수 있다. 도전 금속부(1124)의 상면(1124U)은 절연층(1110)의 상면으로부터 멀어지는 방향으로 볼록한 부분을 포함할 수 있다. 도전 금속부(1124)의 적어도 일부는 절연층(1110)의 리세스(1110R) 내에 구비된다. 따라서, 실시 예는 도전 금속부(1124)와 제2 배선 전극(1122) 사이의 접촉 면적을 증가시킬 수 있다. 이를 통해, 실시 예는 도전 금속부(1124)와 제2 배선 전극(1122) 사이의 밀착력을 향상시킬 수 있다. 이에 따라, 실시 예는 도전 금속부(1124)와 제2 배선 전극(1122) 사이의 물리적 신뢰성을 향상시킬 수 있다. 나아가, 실시 예는 도전 금속부(1124)가 제2 배선 전극(1122)의 외면을 감싸는 구조를 가지기 때문에, 도전 금속부(1124)와 제2 배선 전극(1122) 사이에서 신호 전달이 원활히 이루어지도록 할 수 있고, 이에 따른 전기적 특성을 향상시킬 수 있다. 또한, 실시 예는 수평 방향으로 이격된 복수의 도전 금속부(1124)의 두께를 균일하게 할 수 있다. 구체적으로, 도전 금속부(1124)는 절연층의 제2층 상에 배치될 수 있다. 이때, 절연층의 제2층은 필러와 같은 보강 부재를 포함하지 않는 순수 레진층일 수 있다. 이에 따라, 제2층의 표면에는 균일한 표면 조도가 부여될 수 있다. 그리고, 복수의 도전 금속부들은 균일한 표면 조도가 부여된 절연층의 제2층 상에 배치될 수 있다. 이를 통해, 실시 예는 복수의 도전 금속부들이 균일한 두께를 가지도록 할 수 있다. 또한, 도전 금속부 상에 본딩부가 추가로 배치되는 경우, 복수의 본딩부들이 균일한 두께를 가지도록 할 수 있다. 이를 통해, 실시 예는 도전 금속부 또는 본딩부 상에 반도체 소자가 안정적으로 결합되도록 할 수 있다. 따라서, 실시 예는 반도체 소자가 안정적이고 원활하게 동작하도록 할 수 있고, 이를 통해 서버나 전자 제품의 동작 특성을 향상시킬 수 있다.
도 28을 참조하면, 제1 배선 전극(1121)과 제2 배선 전극(1122)은 서로 다른 층 구조를 가질 수 있다. 제2 배선 전극(1122)은 시드층을 포함하지 않는 층 구조를 가질 수 있다. 이와 다르게, 제1 배선 전극(1121)은 시드층을 포함하는 복수의 층 구조를 가질 수 있다.
예를 들어, 제1 배선 전극(1121)은 절연층(1110)의 제3층(1113) 하에 배치된 제1 금속층(1121-1)을 포함할 수 있다. 제1 금속층(1121-1)은 무전해 도금층일 수 있다. 제1 금속층(1121-1)은 화학동도금층일 수 있다. 그리고, 제1 배선 전극(1121)은 제1 금속층(1121-1) 아래에 배치되는 제2 금속층(1121-2)을 포함할 수 있다. 제2 금속층(1121-2)은 제1 금속층(1121-1)을 시드층으로 전해 도금한 전해 도금층일 수 있다. 이때, 제1 금속층(1121-1)과 접촉하는 제3층(1113)의 하면에 일정 수준의 중심선 평균 표면 거칠기(Ra)가 부여될 수 있다. 이에 따라, 실시 예는 제1 배선 전극(1121)의 제1 금속층(1121-1)과 절연층(1110) 사이의 밀착력을 향상시킬 수 있다. 이때, 실시 예의 제1 금속층(1121-1)은 절연층(1110)의 제1층(1111)과 접촉하지 않는다. 즉, 제1 금속층(1121-1)은 절연층(1110)의 제1층(1111)에 구비된 보강 부재(1111F)와 접촉하지 않는다. 이를 통해, 실시 예는 보강 부재(1111F)에 의해 제1 금속층(1121-1)과 절연층(1110) 사이의 밀착력이 저하되는 문제를 해결할 수 있다. 나아가, 실시 예는 보강 부재(1111F)에 의해 제1 금속층(1121-1)을 통해 흐르는 신호의 전송 손실이 증가하는 것을 방지할 수 있다. 이를 통해, 실시 예는 회로 기판의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다. 이에 따라, 반도체 소자의 동작을 원활히 이루어지도록 할 수 있고, 나아가 서버나 전자 제품의 동작이 원활히 이루어지도록 할 수 있다.
또한, 전극부(1120)에 도전 금속부(1124)가 포함되는 경우, 도전 금속부(1124)의 폭은 40㎛ 내지 70㎛ 사이의 범위를 가질 수 있다. 도전 금속부(1124)의 폭이 40㎛보다 작은 경우, 도전 금속부(1124)의 폭이 지나치게 작아 열 압착 본딩 시에 무너지는 문제가 발생할 수 있다. 또한, 도전 금속부(1124)의 폭이 70㎛보다 크면, 반도체 소자의 단자 또는 인터포저의 전극의 미세 피치에 대응되기 어려운 문제를 가질 수 있다.
도 29를 참조하면, 전극부(1120)는 본딩부(1125)를 더 포함할 수 있다.
본딩부(1125)는 도전 금속부(1124) 상에서 회로 기판(1000)으로부터 멀어지는 방향으로 돌출될 수 있다. 이때, 실시 예는 본딩부(1125)이 회로 기판(1000)의 상측에 배치되는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 본딩부(1125)는 회로 기판(1000)의 하측에도 배치될 수 있을 것이다. 이때, 본딩부(1125)는 제1 보호층(1130)의 상면 위로 돌출될 수 있다. 그리고, 도전 금속부(1124)는 제1 보호층(1130)의 상면보다 낮게 위치할 수 있다. 본딩부(1125)를 이용하여 미세 본딩 공정에서의 용이성을 제공할 수 있다.
도 30을 참조하면, 실시 예의 회로 기판의 전극부(1120)는 제1 보호층(1130)의 상면 위로 돌출된 구조의 도전 금속부(1124)를 포함할 수 있다. 예를 들어, 제2 실시 예의 도전 금속부(1124)의 상면은 제1 보호층(1130)의 상면보다 낮게 위치할 수 있다. 그리고, 제3 실시 예의 도전 금속부(1124)의 상면은 제1 보호층(1130)의 상면보다 낮게 위치하면서, 본딩부(1125)는 도전 금속부(1124) 상에 배치될 수 잇다.
이와 다르게, 제4 실시 예의 도전 금속부(1124)는 리세스(1110R)의 일부를 채우면서 제1 보호층(1130)의 개구를 채우며 구비될 수 있다. 이를 통해, 도전 금속부(1124)는 제1 보호층(1130)의 상면 위로 돌출된 구조를 가질 수 있다.
도 31을 참조하면, 실시 예의 회로 기판은 코어기판일 수 있다.
예를 들어, 회로 기판의 절연층은 코어층의 제1 절연층(1211)을 포함할 수 있다. 제1 절연층(1211)에는 유리 섬유와 같은 보강 부재가 구비될 수 있다. 절연층은 제1 절연층(1211) 상에 구비된 제2 절연층(1212) 및 제1 절연층(1211) 하에 구비된 제3 절연층(1213)을 포함할 수 있다. 제2 절연층(1212)은 수직 방향을 따라 복수의 층이 적층된 구조를 가질 수 있다. 예시적으로, 제2 절연층(1212)은 제1 절연층(1211) 상에 복수의 층을 가지고 빌드업 될 수 있고, 빌드업된 각각의 층은 24에서 설명된 절연층(1110)의 제1층(1111) 및 제2층(1112)을 포함할 수 있다. 또한 제3 절연층(1213)도 제2 절연층(1212)에 대응하는 구조를 가질 수 있다. 전극부(1220)는 절연층 내에 배치될 수 있다. 이때, 전극부(1220)는 제2 절연층(1212) 및 제3 절연층(1213) 내에 배치될 수 있다.
제2 절연층(1212) 및 제3 절연층(1213) 각각은 상기와 같이 보강 부재를 포함하는 제1층과 보강 부재를 포함하지 않는 제2층을 포함하며, 이를 통해 전극부(1220)와의 밀착력을 확보하면서 전극부(1220)의 전기적 특성을 향상시킬 수 있다.
한편, 상술한 발명의 특징을 갖는 회로기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 회로기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 절연층;
    상기 절연층 상에 배치된 패드부;
    상기 패드부 상에 배치된 도전 금속부;
    상기 도전 금속부 상에 배치된 보호층; 및
    상기 보호층의 적어도 일부를 관통하여 상기 도전 금속부와 전기적으로 연결된 본딩부를 포함하고,
    상기 패드부는 상기 패드부의 상면에서 상기 절연층의 하면을 향하는 수직 방향을 따라 수평 방향의 폭이 넓어지도록 경사진 제1부와, 상기 제1부로부터 연장되고 상기 제1부의 경사와 상이한 경사를 갖는 제2부를 포함하고,
    상기 도전 금속부는 상기 제1부의 측면의 적어도 일부를 덮으며 배치된, 회로 기판.
  2. 제1항에 있어서,
    상기 본딩부는 상기 보호층 상에 배치된 돌출부, 및 상기 돌출부로부터 연장되어 상기 보호층의 적어도 일부를 관통하여 상기 도전 금속부와 전기적으로 연결된 관통부를 포함하는, 회로 기판.
  3. 제1항에 있어서,
    상기 절연층은 보강 부재를 구비하고,
    상기 패드부의 상기 제1부의 측면의 적어도 일부는 상기 절연층의 상기 보강 부재와 수평 방향을 따라 중첩되지 않는, 회로 기판.
  4. 제1항에 있어서,
    상기 절연층의 상면에는 리세스가 구비되고,
    상기 패드부의 상기 제1부는 상기 리세스 내에 배치된, 회로 기판.
  5. 제1항에 있어서,
    상기 도전 금속부는 상기 패드부 및 상기 본딩부 중 적어도 하나의 금속 물질과 상이한 금속 물질을 포함하는, 회로 기판.
  6. 제2항에 있어서,
    상기 패드부의 상기 제1부의 측면을 곡면을 갖는, 회로 기판.
  7. 제1항에 있어서,
    상기 관통부는 상기 곡면과 수직 방향을 따라 중첩되지 않는, 회로 기판.
  8. 제7항에 있어서,
    상기 돌출부의 수평 방향의 폭은 상기 패드부의 상기 제2부의 폭보다 작은, 회로 기판.
  9. 제7항에 있어서,
    상기 도전 금속부는 상기 패드부의 제1부의 상면과 접촉하는 접촉부와, 상기 접촉부로부터 연장되어 상기 제1부의 상면과 수직 방향을 따라 중첩되지 않는 연장부를 포함하는 회로 기판.
  10. 제9항에 있어서,
    상기 연장부는 상기 곡면과 수직 방향을 따라 중첩된, 회로 기판.
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