WO2024085687A1 - 회로 기판 및 이를 포함하는 반도체 패키지 - Google Patents

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WO2024085687A1
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open area
width
protective layer
circuit board
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PCT/KR2023/016272
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임세훈
명세호
윤남규
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엘지이노텍 주식회사
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Definitions

  • the embodiment relates to a circuit board and a semiconductor package including the same.
  • a printed circuit board is a laminated structure in which insulating layers and conductor layers are alternately laminated, and the conductor layers can be formed into a circuit pattern by patterning.
  • Such a printed circuit board protects the circuit formed on the outermost side of the laminate, prevents oxidation of the conductor layer, and uses a solder resist (solder resist) that serves as an insulator when making electrical connections with chips mounted on the printed circuit board or other boards.
  • solder resist solder resist
  • connection means such as solder or bumps are combined to form an opening area (SRO: Solder Resist Opening) that becomes an electrical connection path.
  • SRO Solder Resist Opening
  • I/O Input/Output
  • the bump pitch of the opening area refers to the center distance between adjacent opening areas.
  • the opening area (SRO) of the solder resist includes a Solder Mask Defined type (SMD) type and a Non-Solder Mask Defined Type (NSMD) type.
  • the SMD type is characterized in that the width of the opening area (SRO) is smaller than the width of the pad exposed through the opening area (SRO). Accordingly, in the SMD type, at least a portion of the upper surface of the pad is exposed to the solder resist. is covered by
  • the NSMD type is characterized in that the width of the opening area (SRO) is larger than the width of the pad exposed through the opening area (SRO). Accordingly, in the NSMD type, the solder resist is in constant contact with the pad. They are arranged at intervals, and thus have a structure in which both the top and side surfaces of the pad are exposed.
  • post bumps may be placed within the open areas of the SMD type solder resist.
  • the impact may be transmitted entirely to the post bump, which causes cracks to occur in the post bump.
  • Embodiments provide a circuit board with a new structure and a semiconductor package including the same.
  • embodiments provide a circuit board with improved mechanical and physical reliability and a semiconductor package including the same.
  • the embodiment provides a circuit board including a protective layer with an open area of a new design and a semiconductor package including the same.
  • the circuit board of the embodiment includes an insulating layer; a first pad disposed on the insulating layer; and a protective layer disposed on the insulating layer and including a first open area vertically overlapping with the first pad, wherein the horizontal width of the first open area is in the horizontal direction of the first pad. is smaller than the width, and the inner wall forming the first open area of the protective layer includes a first inner wall and a second inner wall having a step along the horizontal direction.
  • the first open area of the protective layer includes a first part forming the first inner wall; and a second part that protrudes from the first part toward a side of the first pad and forms the second inner wall.
  • the second part of the first open area includes a plurality of sub-parts that protrude in a direction away from the first part at positions spaced apart from each other.
  • planar shape of the second part has a circular or oval shape.
  • planar shape of the first part has at least one of circular, oval, square, triangular, and polygonal shapes.
  • planar shape of the first part and the planar shape of the second part have different planar shapes.
  • first inner wall and the second inner wall do not vertically overlap the edge of the upper surface of the first pad.
  • the circuit board further includes a first bump disposed on the first pad vertically overlapping the first open area, and a lower surface of the first bump is a plane corresponding to the planar shape of the first open area. It has a shape.
  • the horizontal width of the area having the maximum width in the first open area satisfies the range of 70% to 90% of the horizontal width of the first pad.
  • the horizontal width of the first part of the first open area satisfies a range of 30% to 70% of the horizontal width of the first pad
  • the second part of the first open area The horizontal width of satisfies a range of 5% to 30% of the horizontal width of the first pad.
  • the circuit board further includes a second pad spaced apart from the first pad in a horizontal direction
  • the protective layer further includes a second open area vertically overlapping with the second pad, and the second open area The planar shape of the area is different from the planar shape of the first open area.
  • the horizontal width of the second pad is smaller than the horizontal width of the first pad, and the horizontal width of the second open area is smaller than the horizontal width of the second pad.
  • the inner wall of the first open area has a step in the horizontal direction
  • the inner wall of the second open area has no step in the horizontal direction
  • the circuit board according to the embodiment includes an insulating layer; a first pad disposed on the insulating layer; a second pad disposed on the insulating layer and horizontally spaced apart from the first pad; and a protective layer disposed on the insulating layer and including a first open area vertically overlapping the first pad and a second open area vertically overlapping the second pad, wherein the second open area
  • the planar shape of is different from the planar shape of the first open area.
  • the horizontal width of the second pad is smaller than the horizontal width of the first pad, and the horizontal width of the second open area is smaller than the horizontal width of the second pad.
  • the inner wall of the first open area has a step in the horizontal direction
  • the inner wall of the second open area has no step in the horizontal direction
  • a semiconductor package includes an insulating layer; a first circuit layer disposed on the insulating layer and including a first pad; a protective layer disposed on the first insulating layer and including a first open area vertically overlapping the first pad; a first bump disposed on the first pad vertically overlapping the first open area; a first connection portion disposed on the first bump; and a first semiconductor device or a first external substrate coupled to the first connection part, wherein the horizontal width of the first open area is smaller than the horizontal width of the first pad, and the protective layer includes:
  • the first open area includes a first inner wall and a second inner wall having a step along the horizontal direction, and the second inner wall protrudes further from the first inner wall toward a side surface of the first pad.
  • a circuit board includes a first insulating layer; a first circuit layer disposed on the first insulating layer and including a first pad; and a first protective layer disposed on the first insulating layer and including a first open area vertically overlapping the first pad, wherein the horizontal width of the first open area is that of the first pad. It is smaller than the width in the horizontal direction, and the first open area of the first protective layer includes: a first part vertically overlapping with the upper surface of the first pad; and a second part connected to the first part and protruding from the first part in a direction toward the side of the first pad.
  • the second part of the first open area includes a plurality of sub-parts that are respectively provided at different positions of the first part and protrude in a direction away from the first part.
  • the first open area of the first protective layer includes a first inner wall corresponding to the first part and a second inner wall corresponding to the second part, and the first inner wall and the second inner wall are horizontal. There is a step in the direction.
  • planar shape of the second part has a circular or oval shape.
  • planar shape of the first part has at least one of circular, oval, square, triangular, and polygonal shapes.
  • each of the first part and the second part of the first open area does not vertically overlap an edge of the upper surface of the first pad.
  • the circuit board further includes a first bump disposed on the first pad vertically overlapping the first open area, and a lower surface of the first bump is a plane corresponding to the planar shape of the first open area. It has a shape.
  • the horizontal width of the area having the maximum width in the first open area satisfies the range of 70% to 90% of the horizontal width of the first pad.
  • the horizontal width of the first part of the first open area satisfies a range of 30% to 70% of the horizontal width of the first pad
  • the second part of the first open area The horizontal width of satisfies a range of 5% to 30% of the horizontal width of the first pad.
  • the first circuit layer further includes a second pad spaced apart from the first pad in a horizontal direction
  • the first protective layer further includes a second open area vertically overlapping with the second pad, The planar shape of the second open area is different from the planar shape of the first open area.
  • the horizontal width of the second pad is smaller than the horizontal width of the first pad, and the horizontal width of the second open area is smaller than the horizontal width of the second pad.
  • the inner wall of the first open area has a step in the horizontal direction
  • the inner wall of the second open area has no step in the horizontal direction
  • the circuit board according to the embodiment includes a first insulating layer; a first pad disposed on the first insulating layer; a second pad disposed on the first insulating layer and spaced apart from the first pad in a horizontal direction; and a first protective layer disposed on the first insulating layer and including a first open area vertically overlapping the first pad and a second open area vertically overlapping the second pad, The planar shape of the second open area is different from the planar shape of the first open area.
  • the horizontal width of the second pad is smaller than the horizontal width of the first pad, and the horizontal width of the second open area is smaller than the horizontal width of the second pad.
  • the inner wall of the first open area has a step in the horizontal direction
  • the inner wall of the second open area has no step in the horizontal direction
  • a semiconductor package includes a first insulating layer; a first circuit layer disposed on the first insulating layer and including a first pad; a first protective layer disposed on the first insulating layer and including a first open area vertically overlapping the first pad; a first bump disposed on the first pad vertically overlapping the first open area; a first connection portion disposed on the first bump; and a first semiconductor device or a first external substrate coupled on the first connection part, wherein the horizontal width of the first open area is smaller than the horizontal width of the first pad, and the first protective layer
  • the first open area includes: a first part vertically overlapping with the upper surface of the first pad; and a second part connected to the first part and protruding from the first part in a direction toward a side of the first pad, wherein the inner wall of the first part of the first open area and the second part The inner wall of has a step in the horizontal direction.
  • the semiconductor package may include a second insulating layer disposed under the first insulating layer; a third pad disposed under the second insulating layer; and a second protective layer disposed under the second insulating layer and including a third open area vertically overlapping with the third pad, wherein the planar shape of the third open area is the plane of the first open area. Corresponds to the shape.
  • connection portion disposed under the third pad; and a second semiconductor element or a second external substrate disposed under the second connection part.
  • FIG. 1 is a cross-sectional view showing a circuit board according to a first embodiment.
  • Figure 2 is a cross-sectional view showing a circuit board according to a second embodiment.
  • FIG. 3 is a plan view of the circuit board of FIG. 2 with the first bump removed.
  • FIG. 4 is a plan view of the circuit board of FIG. 2 with the first bump disposed.
  • 5A and 5B are diagrams for explaining the first open area of the first protective layer according to an embodiment.
  • Figure 6 is a diagram for explaining a second open area of the first protective layer according to an embodiment.
  • Figure 7 is an enlarged view of the first open area provided on the 1-1 pad of the embodiment.
  • Figure 8 is an enlarged view of the first open area provided on the 1-2 pad of the embodiment.
  • Figure 10 is a diagram showing a semiconductor package according to the first embodiment.
  • Figure 11 is a diagram showing a semiconductor package according to a second embodiment.
  • Figure 12 is a diagram showing a semiconductor package according to a third embodiment.
  • Figure 13 is a diagram showing a semiconductor package according to a fourth embodiment.
  • the technical idea of the present invention is not limited to some of the described embodiments, but may be implemented in various different forms, and as long as it is within the scope of the technical idea of the present invention, one or more of the components may be optionally used between the embodiments. It can be used by combining and replacing.
  • top or bottom means not only when two components are in direct contact with each other, but also when two components are in direct contact with each other. This also includes cases where another component described above is formed or placed between two components.
  • top (above) or bottom (bottom) it may include not only the upward direction but also the downward direction based on one component.
  • the electronic device includes a main board (not shown).
  • the main board may be physically and/or electrically connected to various components.
  • the main board may be connected to the semiconductor package of the embodiment.
  • Various semiconductor devices may be mounted on the semiconductor package.
  • the semiconductor device may include active devices and/or passive devices. Active devices may be semiconductor chips in the form of integrated circuits (ICs) in which hundreds to millions of devices are integrated into one chip.
  • Semiconductor devices may be logic chips, memory chips, etc.
  • the logic chip may be a central processor (CPU), a graphics processor (GPU), etc.
  • the logic chip is an application processor (AP) chip that includes at least one of a central processor (CPU), graphics processor (GPU), digital signal processor, cryptographic processor, microprocessor, microcontroller, or an analog-digital chip. It could be a converter, an application-specific IC (ASIC), or a set of chips containing a specific combination of the ones listed so far.
  • AP application processor
  • the memory chip may be a stack memory such as HBM. Additionally, the memory chip may include memory chips such as volatile memory (eg, DRAM), non-volatile memory (eg, ROM), and flash memory.
  • volatile memory eg, DRAM
  • non-volatile memory eg, ROM
  • flash memory e.g., NAND
  • Chip Scale Package (CSP), Flip Chip-Chip Scale Package (FC-CSP), Flip Chip Ball Grid Array (FC-BGA), Package On Package (POP), and SIP ( System In Package), but is not limited to this.
  • CSP Chip Scale Package
  • FC-CSP Flip Chip-Chip Scale Package
  • FC-BGA Flip Chip Ball Grid Array
  • POP Package On Package
  • SIP System In Package
  • the electronic devices include smart phones, personal digital assistants, digital video cameras, digital still cameras, vehicles, high-performance servers, and network systems. ), computer, monitor, tablet, laptop, netbook, television, video game, smart watch, automotive It may be, etc. However, it is not limited to this, and of course, it can be any other electronic device that processes data.
  • FIG. 1 is a cross-sectional view showing a circuit board according to a first embodiment
  • FIG. 2 is a cross-sectional view showing a circuit board according to a second embodiment.
  • the circuit board may include bumps for coupling to semiconductor devices and/or external substrates.
  • the bump may be disposed on only one side of the circuit board.
  • the semiconductor device and/or external substrate on one side of the circuit board may be electrically coupled through the bump, and the semiconductor device and/or external substrate on the other side of the circuit board may be They can be electrically connected through connecting members such as solder without bumps.
  • semiconductor devices and/or external substrates on one side and the other side of the circuit board may be electrically coupled through the bump.
  • the circuit board 100 may allow at least one semiconductor device to be combined. Additionally, the circuit board 100 of the embodiment can be coupled to an external board.
  • the external substrate in one embodiment may refer to a substrate provided in an electronic device.
  • the external substrate may refer to the main board of an electronic device.
  • the main board may refer to a motherboard of an electronic device.
  • the external substrate may mean a separate package.
  • the external board when the circuit board is applied to a POP (Package On Package) structure, the external board may be a package board to which separate semiconductor devices are combined.
  • the separate semiconductor device may mean a memory device
  • the package substrate may be a memory substrate including the memory device, or may be an interposer connecting the memory substrate and the circuit board.
  • the number of semiconductor devices mounted on the circuit board 100 may be one, or alternatively, there may be two or more semiconductor devices.
  • one processor chip may be mounted on the circuit board 100.
  • at least two processor chips performing different functions may be mounted on the circuit board 100.
  • one processor chip and one memory chip may be mounted on the circuit board 100.
  • at least two processor chips and at least one memory chip that perform different functions may be mounted on the circuit board 100.
  • the circuit board 100 may include an insulating layer 110.
  • the insulating layer 110 may have a plurality of stacked structures.
  • the insulating layer 110 may have a three-layer structure, but is not limited thereto.
  • the circuit board 100 of the embodiment may be a core board.
  • the circuit board 100 may include a core layer.
  • the insulating layer 110 of the circuit board 100 of the embodiment may include a third insulating layer 113 corresponding to the core layer.
  • the circuit board 100 may have a structure in which a plurality of insulating layers having a mutually symmetrical structure are stacked on top and bottom of the third insulating layer 113 .
  • the embodiment is not limited to this.
  • a plurality of insulating layers having an asymmetric structure may be disposed on the upper and lower portions of the third insulating layer 113 as the center.
  • the circuit board 100 of the embodiment is a core board, and accordingly, the third insulating layer 113 is a core layer.
  • the embodiment is not limited to this.
  • the circuit board 100 of the embodiment may be a coreless board that does not include a core layer.
  • the structural feature of the circuit board 100 of the embodiment is the circuit layer of the outermost layer of the circuit board 100 and the bumps disposed on the circuit layer. And hereinafter, the description will focus on the structure of the outermost circuit layer and bump of the circuit board 100 of the embodiment.
  • the structures of the outermost circuit layers 120 and 130 and the bumps 180 and 190 of the circuit board 100 described below can be applied to a core board and, differently, to a coreless board. .
  • one of the outermost circuit layers 120 and 130 may have a structure embedded in the insulating layer 110.
  • the circuit board of the embodiment may have an Embedded Trace Substrate (ETS) structure.
  • the bumps 180 and 190 of the embodiment may be disposed on the outermost circuit layers 120 and 130 having an ETS structure.
  • the insulating layer 110 may include a first insulating layer 111, which is a first outermost insulating layer.
  • the first insulating layer 111 may refer to an insulating layer disposed on the uppermost side among a plurality of insulating layers.
  • the insulating layer 110 may include a second insulating layer 112, which is the second outermost insulating layer.
  • the second insulating layer 112 may refer to an insulating layer disposed on the lowest side among a plurality of insulating layers.
  • the insulating layer 110 may include a third insulating layer 113 disposed between the first insulating layer 111 and the second insulating layer 112.
  • the third insulating layer 113 may be an inner insulating layer.
  • the third insulating layer 113 may refer to an inner insulating layer disposed on an inner layer among the plurality of insulating layers of the circuit board 100.
  • the third insulating layer 113 is shown in the drawing as having a one-layer structure, it is not limited thereto.
  • the third insulating layer 113 may have a multilayer structure.
  • the circuit board 100 may have a layer structure of four or more layers.
  • the third insulating layer 113 corresponding to the inner insulating layer of the circuit board 100 may have a plurality of layer structure based on the total number of layers of the circuit board 100.
  • the plurality of layers of the third insulating layer 113 may include different insulating materials, but is not limited thereto.
  • the first insulating layer 111 may be disposed on the third insulating layer 113.
  • the first insulating layer 111 may be disposed on the third insulating layer 113.
  • the first insulating layer 111 may provide a mounting area where a chip is mounted, or a coupling area where an external substrate is joined.
  • the second insulating layer 112 may be disposed on the lower surface of the third insulating layer 113.
  • the second insulating layer 112 may refer to the second outermost insulating layer in the insulating layer 110 of the circuit board 100.
  • the second insulating layer 112 may represent an insulating layer disposed on the lowermost side of the insulating layer 110 of the circuit board 100.
  • the first insulating layer 111 and the second insulating layer 112 may be rigid or flexible.
  • the first insulating layer 111 and the second insulating layer 112 may include glass or plastic.
  • the first insulating layer 111 and the second insulating layer 112 may include chemically strengthened/semi-strengthened glass such as soda lime glass or aluminosilicate glass.
  • the first insulating layer 111 and the second insulating layer 112 may be made of polyimide (PI), polyethylene terephthalate (PET), propylene glycol (PPG), or polycarbonate (PC). It may include reinforced or soft plastics, etc.
  • the first insulating layer 111 and the second insulating layer 112 may include sapphire.
  • first insulating layer 111 and the second insulating layer 112 may include an optically isotropic film.
  • the first insulating layer 111 and the second insulating layer 112 are made of COC (Cyclic Olefin Copolymer), COP (Cyclic Olefin Polymer), wide isotropic polycarbonate (polycarbonate, PC), or wide isotropic polymethylmethacrylate. It may include rate (PMMA), etc.
  • the first insulating layer 111 and the second insulating layer 112 may be formed of an insulating material containing an inorganic filler and an insulating resin.
  • the first insulating layer 111 and the second insulating layer 112 may include a structure in which an inorganic filler such as silica or alumina is dispersed in a thermosetting resin such as an epoxy resin or a thermoplastic resin such as polyimide. there is.
  • the first insulating layer 111 and the second insulating layer 112 are ABF (Ajinomoto Build-up Film), FR-4, BT (Bismaleimide Triazine), PID (Photo Imageable Dielectric resin), BT, etc. may include.
  • first insulating layer 111 and the second insulating layer 112 may have a partially curved surface and be curved. That is, the first insulating layer 111 and the second insulating layer 112 may be partially flat and partially curved and curved. In detail, the first insulating layer 111 and the second insulating layer 112 may have curved ends and may be curved, or may have surfaces with random curvature and may be curved.
  • Each of the first insulating layer 111 and the second insulating layer 112 may have a thickness ranging from 10 ⁇ m to 60 ⁇ m.
  • each of the first insulating layer 111 and the second insulating layer 112 may have a thickness ranging from 12 ⁇ m to 50 ⁇ m. More preferably, each of the first and second insulating layers 111 and 112 may have a thickness of 15 ⁇ m to 40 ⁇ m.
  • the circuit layer included in the circuit board 100 may not be stably protected.
  • the thickness of the circuit board 100 may increase, thereby increasing the thickness of the semiconductor package. You can. Additionally, when the thickness of the first insulating layer 111 or the second insulating layer 112 exceeds 60 ⁇ m, the thickness of the circuit layer and the thickness of the through electrode may increase correspondingly. In addition, when the thickness of the circuit layer and the thickness of the through electrode increase, it is difficult to implement miniaturization, and the degree of circuit integration may decrease, and the signal transmission distance may increase, resulting in increased signal transmission loss.
  • the circuit board 100 of the embodiment includes a circuit layer disposed on the insulating layer 110.
  • the circuit board 100 may include a first circuit layer 120 disposed on the top of the first insulating layer 111.
  • the circuit board 100 may include a second circuit layer 130 disposed on the lower surface of the second insulating layer 112.
  • the circuit board 100 may include a third circuit layer 140 disposed between the lower surface of the first insulating layer 111 and the upper surface of the third insulating layer 113.
  • the circuit board 100 may include a fourth circuit layer 150 disposed between the upper surface of the second insulating layer 112 and the lower surface of the third insulating layer 113.
  • the first circuit layer 120, the second circuit layer 130, the third circuit layer 140, and the fourth circuit layer 150 are formed using an additive process, which is a typical printed circuit board manufacturing process. This is possible using the Subtractive Process, MSAP (Modified Semi Additive Process), and SAP (Semi Additive Process) methods, and detailed descriptions are omitted here.
  • the first circuit layer 120 may refer to a circuit layer disposed on the first outermost layer of the circuit board 100.
  • the second circuit layer 130 may refer to a circuit layer disposed on the second outermost layer of the circuit board 100.
  • the first circuit layer 120 may have a structure that protrudes above the top surface of the first insulating layer 111. Additionally, the second circuit layer 130 may have a structure that protrudes below the lower surface of the second insulating layer 112.
  • the embodiment is not limited to this.
  • one of the first circuit layer 120 and the second circuit layer 130 may have a structure embedded in the surface of the insulating layer. .
  • the first circuit layer 120 may be divided into a plurality of circuit patterns according to function.
  • the first circuit layer 120 may include a plurality of pads.
  • the first circuit layer 120 may include a first pad 121 and a second pad 122. Additionally, the first circuit layer 120 may include traces 121-3. The trace 121-3 may not be an essential component.
  • the circuit layer disposed on the uppermost side of the circuit board may include a trace 121-3, and at least one of the first pad 121 and the second pad 122 is It can be electrically connected to at least another one through the trace 121-3.
  • the circuit layer disposed on the uppermost side of the circuit board may not have traces 121-3.
  • the first pad 121 and the second pad 122 may not be directly connected to each other on the first insulating layer 111.
  • the first pad 121 and the second pad 122 may be connected to the first through electrode 161, and may be electrically connected to each other through this.
  • the first pad 121 may be provided in plural numbers. Preferably, a plurality of first pads 121 may be provided in locations that are physically spaced apart from each other.
  • the second pad 122 may be provided in plural numbers. Preferably, a plurality of second pads 122 may be provided in locations that are physically spaced apart from each other.
  • the first pad 121 may function as a pad for electrically coupling to an external substrate (eg, an interposer or another package substrate) on the circuit board 100. In another embodiment, the first pad 121 may function as a pad for electrically coupling to a semiconductor device.
  • an external substrate eg, an interposer or another package substrate
  • the first pad 121 may function as a pad for electrically coupling to a semiconductor device.
  • the second pad 122 may function as a pad for electrical connection to a semiconductor device.
  • the first circuit layer 120 may include a trace connected to at least one of the first pad 121 and the second pad 122.
  • the first pad 121 and the second pad 122 may have different widths.
  • the planar areas of the first pad 121 and the second pad 122 may be different.
  • the plane area may mean the area of the top surface of each pad.
  • each of the first pad 121 and the second pad 122 may be a pad that is electrically coupled to a semiconductor device.
  • the width of the terminal provided in the semiconductor device coupled to the first pad 121 and/or the gap between the plurality of terminals is the width of the terminal provided in the semiconductor device coupled to the second pad 122 and /Or it may be different from the spacing between a plurality of terminals.
  • the width of the terminal provided in the semiconductor device coupled to the first pad 121 and/or the gap between the plurality of terminals is the terminal provided in the semiconductor device coupled to the second pad 122. It may be larger than the width and/or the spacing between the plurality of terminals.
  • the first pad 121 may be a pad electrically coupled to an external substrate
  • the second pad 122 may be a pad electrically coupled to a semiconductor device.
  • the width of the external pad provided on the external substrate coupled to the first pad 121 and/or the gap between the plurality of external pads is determined by the width of the terminal provided on the semiconductor device coupled to the second pad 122.
  • the width and/or spacing between the plurality of terminals may be different.
  • the width of the external pad provided on the external substrate coupled to the first pad 121 and/or the gap between the plurality of external pads is determined by the terminal provided on the semiconductor device coupled to the second pad 122. It may be larger than the width and/or the spacing between a plurality of terminals.
  • the planar area of the first pad 121 may be larger than the planar area of the second pad 122.
  • the planar area of the first pad 121 may be 1.2 times or more than the planar area of the second pad 122.
  • the planar area of the first pad 121 may be 1.5 times or more than the planar area of the second pad 122.
  • the planar area of the first pad 121 may be more than twice the planar area of the second pad 122.
  • the planar area of the first pad 121 may range from 1.2 to 5 times the planar area of the second pad 122.
  • the planar area of the first pad 121 may be 1.5 to 4 times the planar area of the second pad 122. More preferably, the planar area of the first pad 121 may be 2 to 3.5 times the planar area of the second pad 122.
  • planar area of the first pad 121 is less than 1.2 times the planar area of the second pad 122, a semiconductor device or an external substrate may not be stably coupled to the first pad 121.
  • the circuit board and semiconductor package are improved in proportion to the planar area of the first pad 121. Heat dissipation performance may deteriorate.
  • the heat dissipation characteristics of the semiconductor device or external substrate mounted on the circuit board 100 are may decrease, and as a result, the operating speed of the semiconductor device may decrease or the operating reliability may decrease.
  • the planar area of the first pad 121 exceeds 5 times the planar area of the second pad 122, the time required to form the first pad 121 increases, and the resulting circuit The product yield of the substrate may decrease. Additionally, if the planar area of the first pad 121 exceeds 5 times the planar area of the second pad 122, the flatness of the first pad 121 may be reduced. For example, if the planar area of the first pad 121 exceeds 5 times the planar area of the second pad 122, the height difference between regions of the upper surface of the first pad 121 may increase. , Furthermore, the flatness of the first bump 181 disposed on the first pad 121 may decrease.
  • the flatness of the first pad 121 or the first bump 181 decreases or the height difference between regions increases, a process to adjust the flatness of the first pad 121 is required, and accordingly The manufacturing process can become complicated.
  • the planar area of the first pad 121 exceeds 5 times the planar area of the second pad 122, the flatness of the first bump 181 disposed on the first pad 121 A grinding process must be performed to match, or the time for performing the grinding process may increase.
  • the planar area of the first pad 121 exceeds 5 times the planar area of the second pad 122, the circuit integration by the first pad 121 may be reduced, thereby reducing the circuit
  • the volume of substrates and semiconductor packages can increase.
  • the planar area can also be expressed as a width in the horizontal direction.
  • the horizontal width of the first pad 121 may be greater than the horizontal width of the second pad 122.
  • the first pad 121 and the second pad 122 may have a circular shape, and the width in the horizontal direction is the same as that of the circular shape of the first pad 121 and the second pad 122, respectively. It can mean diameter.
  • the first pad 121 and the second pad 122 may have an oval shape, and the width in the horizontal direction is that of the circular shape of the first pad 121 and the second pad 122, respectively. It may refer to the diameter in the major axis direction or the minor axis direction.
  • first pad 122 and the second pad 122 may have a rectangular shape, and the width in the horizontal direction is the width of each of the rectangular first pad 121 and the second pad 122. It may mean any one of a horizontal distance in the horizontal direction, a horizontal distance in the vertical direction, and a horizontal distance in the diagonal direction.
  • the second circuit layer 130 may include a third pad 131 and a fourth pad 132.
  • the second circuit layer 130 is shown in the drawing as including only the third pad 131 and the fourth pad 132, but is not limited thereto.
  • the third pad 131 may be provided in plural numbers. Preferably, a plurality of third pads 131 may be provided at locations physically spaced apart from each other.
  • the fourth pad 132 may be provided in plural numbers. Preferably, a plurality of fourth pads 132 may be provided at locations physically spaced apart from each other.
  • the third pad 131 of the second circuit layer 130 may be a pad electrically coupled to an external substrate or a pad electrically coupled to a semiconductor device.
  • the fourth pad 132 may be a pad that is electrically coupled to a semiconductor device.
  • the third pad 131 may have a structure corresponding to the structure of the first pad 121
  • the fourth pad 132 may have a structure corresponding to the structure of the second pad 122. You can have it. Accordingly, detailed descriptions of the third pad 131 and the fourth pad 132 will be omitted.
  • the first circuit layer 120, second circuit layer 130, third circuit layer 140, and fourth circuit layer 150 are made of gold (Au), silver (Ag), platinum (Pt), and titanium ( It may be formed of at least one metal material selected from Ti), tin (Sn), copper (Cu), and zinc (Zn).
  • the first circuit layer 120, the second circuit layer 130, the third circuit layer 140, and the fourth circuit layer 150 are made of gold (Au), silver (Ag), and platinum, which have excellent bonding properties. It may be formed of a paste or solder paste containing at least one metal material selected from (Pt), titanium (Ti), tin (Sn), copper (Cu), and zinc (Zn).
  • the first circuit layer 120, the second circuit layer 130, the third circuit layer 140, and the fourth circuit layer 150 may be formed of copper (Cu), which is relatively inexpensive.
  • the first circuit layer 120 and the second circuit layer 130 may have a thickness ranging from 5 ⁇ m to 20 ⁇ m.
  • the first circuit layer 120 and the second circuit layer 130 may have a thickness ranging from 6 ⁇ m to 17 ⁇ m.
  • the first circuit layer 120 and the second circuit layer 130 may have a thickness ranging from 7 ⁇ m to 13 ⁇ m.
  • the thickness of the first circuit layer 120 and the second circuit layer 130 is less than 5 ⁇ m, resistance may increase. If the thickness of the first circuit layer 120 and the second circuit layer 130 exceeds 20 ⁇ m, it is difficult to miniaturize the circuit, and the degree of circuit integration may decrease accordingly.
  • the circuit board may include a penetrating electrode that penetrates at least a portion of the insulating layer 110.
  • the first insulating layer 111 may be provided with a first through electrode 161.
  • the second insulating layer 112 may be provided with a second through electrode 162.
  • the third insulating layer 113 may be provided with a third through electrode 163.
  • the first through electrode 161 may electrically connect the first circuit layer 120 and the third circuit layer 140 along the vertical direction.
  • the second through electrode 162 may electrically connect the second circuit layer 130 and the fourth circuit layer 150 along the vertical direction.
  • the third through electrode 163 may electrically connect the third circuit layer 140 and the fourth circuit layer 150 along the vertical direction.
  • the first through electrodes 161 may be provided in plural numbers and spaced apart from each other along the horizontal direction. At least one of the first through electrodes 161 may vertically overlap the first pad 121. Additionally, at least another one of the first through electrodes 161 may vertically overlap the second pad 122.
  • the first through electrode 161 vertically overlapping with the first pad 121 and the first through electrode 161 vertically overlapping with the second pad 122 have different widths in the horizontal direction. You can have it.
  • the horizontal width of the first through electrode 161 vertically overlapping with the first pad 121 is the width of the first through electrode 161 vertically overlapping with the second pad 122. It can be larger than the width in the horizontal direction.
  • the second through electrodes 162 may be provided in plural numbers and spaced apart from each other along the horizontal direction. At least one of the second through electrodes 162 may vertically overlap the third pad 131. Additionally, at least another one of the second through electrodes 162 may vertically overlap the fourth pad 132.
  • the second through electrode 162 vertically overlapping with the third pad 131 and the second through electrode 162 vertically overlapping with the fourth pad 132 have different widths in the horizontal direction. You can have it.
  • the width in the horizontal direction of the second through electrode 162 vertically overlapping with the third pad 131 is the width of the second through electrode 162 vertically overlapping with the fourth pad 132. It can be larger than the width in the horizontal direction.
  • the embodiment may adjust the horizontal width of each penetrating electrode based on the horizontal width of each pad. Through this, the embodiment can minimize the difference between the width of the through electrode and the width of the pad, and minimize signal transmission loss that may occur as the difference in width increases. Through this, the embodiment can further improve the electrical characteristics of the circuit board and the semiconductor package including the same.
  • the first through electrode 161, the second through electrode 162, and the third through electrode 163 may be formed by filling the inside of a through hole penetrating each insulating layer with a conductive material.
  • the through hole may be formed by any one of mechanical, laser, and chemical processing.
  • the through hole may be formed through machining methods such as milling, drilling, and routing. Additionally, the through hole may use a UV or CO 2 laser method. Additionally, the first through hole may be formed using a chemical processing method using chemicals including minosilane, ketones, etc.
  • the inside of the through hole is made of any one metal material selected from copper (Cu), silver (Ag), tin (Sn), gold (Au), nickel (Ni), and palladium (Pd).
  • the first through electrode 161, the second through electrode 162, and the third through electrode 163 can be formed.
  • the filling of the conductive material can be performed using any one of electroless plating, electrolytic plating, screen printing, sputtering, evaporation, ink jetting, and dispensing, or a combination thereof. there is.
  • the circuit board 100 of the embodiment includes a bump portion disposed on a pad.
  • the circuit board 100 of the embodiment may include a first bump 180 disposed on the first circuit layer 120.
  • the first bump 180 may be disposed on the first pad 121 of the first circuit layer 120.
  • the first bump 180 may be a post bump.
  • the first bump 180 may be provided to improve electrical coupling with a semiconductor device and/or an external substrate.
  • the embodiment can proceed with thermal compression bonding to reduce the volume of the conductive adhesive.
  • the first bump 180 is not provided on the substrate, it may be difficult to reduce the volume of the conductive adhesive. This may be because the height of the electrode on which the conductive adhesive is disposed is located lower than the upper surface of the first protective layer 170, and thus the volume of the conductive adhesive increases by the difference between the height of the electrode and the height of the insulating layer.
  • the embodiment is designed to secure the matching with the terminal of the semiconductor device and the diffusion prevention force to prevent the intermetallic compound (IMC) formed between the conductive adhesive and the electrode portion from diffusing into the substrate.
  • IMC intermetallic compound
  • a first bump 180 protruding onto the first protective layer 170 may be provided.
  • a second bump 190 may be provided on the lower surface of the second circuit layer 130.
  • the second bump 190 may be provided on the lower surface of the third pad 131 of the second circuit layer 130.
  • the second bump 190 may have a structure corresponding to the first bump 180, and therefore detailed description thereof will be omitted.
  • the first bump 180 and the second bump 190 may each have a certain level of thickness in the vertical direction.
  • the thickness of each of the first bump 180 and the second bump 190 in the vertical direction may be within the range of 75 ⁇ m to 210 ⁇ m.
  • the thickness of each of the first bump 180 and the second bump 190 in the vertical direction may satisfy the range of 80 ⁇ m to 200 ⁇ m.
  • the thickness of each of the first bump 180 and the second bump 190 in the vertical direction may satisfy the range of 90 ⁇ m to 180 ⁇ m.
  • the vertical thickness of the first bump 180 and the second bump 190 is less than 75 ⁇ m, an external substrate and/or a semiconductor device is formed on the first bump 180 and the second bump 190. It may not be combined stably. Accordingly, the operating characteristics of the external substrate and/or semiconductor device may deteriorate. If the vertical thickness of the first bump 180 and the second bump 190 is less than 75 ⁇ m, it may not be possible to reduce the volume of the conductive adhesive such as solder, and the resulting physical damage due to diffusion of the intermetallic compound may not occur. Reliability and/or electrical reliability issues may occur.
  • the rigidity of the bump may decrease, and thus the semiconductor device and/or the external substrate may be bonded. In this state, reliability problems such as collapse may occur.
  • the vertical thickness of the first bump 180 and the second bump 190 exceeds 210 ⁇ m, the thickness of the circuit board 100 and the thickness of the semiconductor package may increase.
  • the circuit board 100 of the embodiment may include a protective layer.
  • the first protective layer 170 may be disposed on the first insulating layer 111.
  • the first protective layer 170 may include at least one open area.
  • the first protective layer 170 may include a plurality of open areas.
  • the first protective layer 170 may include a first open area 171 that overlaps the first pad 121 in the vertical direction.
  • the first open area 171 of the first protective layer 170 may open a portion of the upper surface of the first pad 121.
  • the first protective layer 170 may cover at least a portion of the upper surface of the first pad 121, and a first open area 171 that partially opens the upper surface of the first pad 121. ) may include.
  • the first open area 171 of the first protective layer 170 may expose a portion of the upper surface of the first pad 121 where the first bump 180 will be placed. Accordingly, the first open area 171 of the first protective layer 170 may be filled with the first bump 180.
  • the first protective layer 170 may include a second open area 172 that vertically overlaps the second pad 122.
  • the second open area 172 of the first protective layer 170 may open a portion of the upper surface of the second pad 122.
  • the second open area 172 of the first protective layer 170 may cover at least a portion of the top surface of the second pad 122, and may partially cover the top surface of the second pad 122. It may include a second open area 172 that opens.
  • each of the first open area 171 and the second open area 172 of the first protective layer 170 may be of a solder mask defined type (SMD) type.
  • SMD solder mask defined type
  • the planar area of the first open area 171 of the first protective layer 170 may be different from the planar area of the second open area 172.
  • the planar shape of the first open area 171 of the first protective layer 170 may be different from the planar shape of the second open area 172.
  • the planar shape of the first open area 171 of the first protective layer 170 may have a snowflake shape including a plurality of protruding portions spaced apart from each other. Accordingly, the horizontal distance between the side of the first pad 121 and the inner wall of the first open area 171 of the first protective layer 170 is different along the circumference of the upper surface of the first pad 121. It can have horizontal distance. For example, the horizontal distance from the protruding portion of the first open area 171 of the first protective layer 170 is greater than the protruding portion of the first open area 171 of the first protective layer 170. It may be less than the horizontal distance at the segment.
  • the planar shape of the second open area 172 of the first protective layer 170 may be different from the planar shape of the first open area 171 of the first protective layer 170.
  • the planar shape of the second open area 172 of the first protective layer 170 may not include the protruding portion compared to the planar shape of the first open area 171 .
  • the planar shape of the second open area 172 may be one of a square shape, a circular shape, an elliptical shape, and a polygonal shape.
  • a second protective layer 175 may be disposed under the second insulating layer 112.
  • the second protective layer 175 may include a third open area 176 and a fourth open area 177.
  • the third open area 176 of the second protective layer 175 may have a planar shape corresponding to the first open area 171 of the first protective layer 170.
  • the fourth open area 177 of the second protective layer 175 may have a planar shape corresponding to the second open area 172 of the first protective layer 170.
  • the second protective layer 175 includes a third open area 176 and a fourth open area 177, it is not limited thereto.
  • the second protective layer 175 may include only the third open area 176, only the fourth open area 177, and the third open area 176 according to the embodiment. and the fourth open area 177.
  • the first protective layer 170 and the second protective layer 175 may include an insulating material.
  • the first protective layer 170 and the second protective layer 175 may include various materials that can be applied and then heated to protect the surfaces of the insulating layer and the circuit layer.
  • the first protective layer 170 and the second protective layer 175 may be a solder resist layer containing an organic polymer material.
  • the first protective layer 170 and the second protective layer 175 may include an epoxy acrylate-based resin.
  • the first protective layer 170 and the second protective layer 175 may include resin, curing agent, photoinitiator, pigment, solvent, filler, additive, acrylic monomer, etc.
  • the embodiment is not limited to this, and the first protective layer 170 and the second protective layer 175 may be any one of a photo solder resist layer, a cover-lay, and a polymer material. am.
  • the first protective layer 170 and the second protective layer 175 may have a thickness of 1 ⁇ m to 20 ⁇ m.
  • the first protective layer 170 and the second protective layer 175 may have a thickness of 1 ⁇ m to 15 ⁇ m.
  • the first protective layer 170 and the second protective layer 175 may have a thickness of 5 ⁇ m to 20 ⁇ m.
  • the thickness of the first protective layer 170 and the second protective layer 175 exceeds 20 ⁇ m, the overall thickness of the circuit board and the semiconductor package may increase.
  • the third open area 176 and the fourth open area 177 provided in the second protective layer 175 are the first open area 171 and the second open area provided in the first protective layer 170. It can correspond to the open area 172. Therefore, hereinafter, the first open area 171 and the second open area provided in the first protective layer 170 along with the first pad 121 and the second pad 122 of the first circuit layer 120 will be described. The area 172 will now be described.
  • FIG. 3 is a plan view of the circuit board of FIG. 2 with the first bump removed
  • FIG. 4 is a plan view of the circuit board of FIG. 2 with the first bump disposed
  • FIGS. 5A and 5B are diagrams according to an embodiment.
  • Figure 6 is a diagram for explaining the first open area of the first protective layer
  • Figure 6 is a diagram for explaining the second open area of the first protective layer according to the embodiment
  • Figure 7 is a diagram on the 1-1 pad of the embodiment.
  • 8 is an enlarged view of the first open area provided on the first and second pads according to the embodiment
  • FIG. 9 is an enlarged view of the first open area provided on the first and second pads according to the embodiment.
  • This is a modified example of .
  • a first circuit layer 120 may be disposed on the first insulating layer 111 .
  • the first circuit layer 120 may include a first pad 121 and a second pad 122. At this time, although not shown in the drawing, the first circuit layer 120 may include a trace connected to at least one of the first pad 121 and the second pad 122.
  • a first protective layer 170 may be disposed on the first insulating layer 111.
  • the first protective layer 170 may include a first open area 171 and a second open area 172.
  • the first protective layer 170 may include a first region (R1) and a second region (R2).
  • the first region R1 may refer to an edge region of the first protective layer 170, but is not limited thereto.
  • the first region R1 may refer to a region of the first protective layer 170 that vertically overlaps the first pad 121 of the first circuit layer 120.
  • the second region R2 may refer to the central region of the first protective layer 170, but is not limited thereto.
  • the second region R2 may refer to a region of the first protective layer 170 that vertically overlaps the second pad 122 of the first circuit layer 120.
  • first open area 171 may be provided in the first area R1 of the first protective layer 170.
  • second open area 172 may be provided in the second area R2 of the first protective layer 170.
  • first pad 121 and the second pad 122 of the first circuit layer 120 are each connected to the first open area 171 and the second open area 172 of the first protective layer 170. and can overlap in the vertical direction.
  • the first pad 121 may overlap the first open area 171 of the first protective layer 170 in the vertical direction.
  • the upper surface of the first pad 121 may partially overlap the first open area 171 of the first protective layer 170 in the vertical direction.
  • the upper surface of the first pad 121 may include a portion covered with the first protective layer 170 and a portion exposed by overlapping in the vertical direction with the first open area 171. there is.
  • the edge of the upper surface of the first pad 121 may not vertically overlap the first open area 171 of the first protective layer 170.
  • the edge of the upper surface of the first pad 121 may be covered with the first protective layer 170. Accordingly, the first open area 171 of the first protective layer 170 partially exposes an area spaced apart from the edge of the upper surface of the first pad 121. You can.
  • the second pad 122 may overlap the second open area 172 of the first protective layer 170 in the vertical direction.
  • the upper surface of the second pad 122 may partially overlap the second open area 172 of the first protective layer 170 in the vertical direction.
  • the upper surface of the second pad 122 may include a portion covered with the first protective layer 170 and a portion exposed by overlapping in the vertical direction with the second open area 172. there is.
  • the edge of the upper surface of the second pad 122 may not vertically overlap the second open area 172 of the first protective layer 170.
  • the edge of the upper surface of the second pad 122 may be covered with the first protective layer 170. Accordingly, the second open area 172 of the first protective layer 170 partially exposes an area spaced apart from the edge of the upper surface of the second pad 122. You can.
  • the horizontal width of the first pad 121 may be within the range of 70 ⁇ m to 110 ⁇ m. Preferably, the horizontal width of the first pad 121 may be within the range of 75 ⁇ m to 105 ⁇ m. More preferably, the horizontal width of the first pad 121 may be within the range of 80 ⁇ m to 100 ⁇ m. If the width of the first pad 121 in the horizontal direction is less than 70 ⁇ m, the contact area between the first pad 121 and the first bump 180 may decrease, resulting in physical bonding between the first pad 121 and the first bump 180. Reliability may decrease.
  • the first bump 180 may not be stably placed on the first pad 121, and further, the first bump 180 may not be stably disposed on the first pad 121.
  • a semiconductor device and/or an external substrate may not be stably placed on (180).
  • the horizontal width of the first pad 121 is greater than 110 ⁇ m, the space occupied by the first pad 121 may increase, and thus the area of the circuit board and semiconductor package may increase. For example, if the horizontal width of the first pad 121 is greater than 110 ⁇ m, it may not be possible to place all of the first pads 121 within a limited space, and thus the circuit integration may be reduced. .
  • the horizontal width of the second pad 122 may be smaller than the horizontal width of the first pad 121.
  • the horizontal width of the second pad 122 may be within the range of 20 ⁇ m to 70 ⁇ m.
  • the width of the second pad 122 in the horizontal direction may be within the range of 25 ⁇ m to 65 ⁇ m. More preferably, the width of the second pad 122 in the horizontal direction may be within the range of 30 ⁇ m to 60 ⁇ m. If the width of the second pad 122 in the horizontal direction is less than 20 ⁇ m, a semiconductor device may not be stably placed on the second pad 122. For example, if the width of the second pad 122 in the horizontal direction is less than 20 ⁇ m, the reliability of the electrical connection with the semiconductor device may decrease.
  • the width of the second pad 122 in the horizontal direction is greater than 70 ⁇ m, it may not be possible to place all of the second pads 122 within a limited space. If the horizontal width of the second pad 122 is greater than 70 ⁇ m, the gap between the plurality of second pads connected to the terminal of the semiconductor device may increase, and the signal transmission distance may increase accordingly. . When the signal transmission distance increases, signal transmission loss may increase in proportion to the signal transmission distance, and thus electrical reliability may deteriorate. For example, if the horizontal width of the second pad 122 is greater than 70 ⁇ m, the operating characteristics of the semiconductor device may deteriorate.
  • planar shapes of the first pad 121 and the second pad 122 may be the same or different from each other.
  • the first pad 121 may include a 1-1 pad 121-1 having a first planar shape.
  • the 1-1 pad 121-1 may have a circular or elliptical planar shape.
  • the first pad 121 may include a 1-2 pad 121-2 having a second planar shape.
  • the 1-2 pad 121-2 may have a square planar shape.
  • the second pad 122 may include a 2-1 pad 122-1 having a first planar shape.
  • the 2-1 pad 122-1 may have a circular or elliptical planar shape.
  • the second pad 122 may include a 2-2 pad 122-2 having a second planar shape.
  • the 2-2 pad 122-2 may have a square planar shape.
  • the 1-1 pad 121-1 may be selectively connected to the trace 121-3. Additionally, the 1-2 pad 121-2 may be selectively connected to the trace 121-3. Additionally, the second pad 122 may be selectively connected to the trace 121-3.
  • first open area 171 of the first protective layer 170 may have a planar shape different from that of the first pad 121. Additionally, the first open area 171 of the first protective layer 170 may have a planar shape different from that of the second pad 122. Additionally, the first open area 171 of the first protective layer 170 may have a planar shape different from the planar shape of the second open area 172 of the first protective layer 170.
  • Each of the 1-1 pad 121-1 and the 1-2 pad 121-2 of the first pad 121 is perpendicular to the first open area 171 of the first protective layer 170. May overlap.
  • each of the 1-1 pad 121-1 and the 1-2 pad 121-2 of the first pad 121 is connected to the first open area 171 of the first protective layer 170. ) can partially overlap vertically.
  • Each of the 1-1 pad 121-1 and the 1-2 pad 121-2 of the first pad 121 is perpendicular to the first open area 171 of the first protective layer 170. It may include a non-overlapping area that does not overlap and an overlapping area that vertically overlaps the first open area 171.
  • the 1-1 pad 121-1 of the first pad 121 may include a first portion 121a1 covered with the first protective layer 170.
  • the first portion 121a1 of the 1-1 pad 121-1 of the first pad 121 does not vertically overlap the first open area 171 of the first protective layer 170. It may not be possible.
  • the first portion 121a1 of the 1-1 pad 121-1 of the first pad 121 may be provided along the edge of the upper surface of the 1-1 pad 121-1. That is, the edge portion of the upper surface of the 1-1 pad (121-1) corresponding to the first portion (121a1) of the 1-1 pad (121-1) includes the first protective layer 170. may be entirely covered and may not vertically overlap the first open area 171.
  • the 1-1 pad 121-1 of the first pad 121 has a second portion 121b1 that vertically overlaps the first open area 171 of the first protective layer 170. It can be included.
  • the 1-2 pad 121-2 of the first pad 121 may include a first portion 121a2 covered with the first protective layer 170.
  • the first portion 121a2 of the 1-2 pad 121-2 of the first pad 121 does not vertically overlap the first open area 171 of the first protective layer 170. It may not be possible.
  • the first portion 121a2 of the 1-2 pad 121-2 of the first pad 121 may be provided along the edge of the upper surface of the 1-2 pad 121-2. That is, the edge portion of the upper surface of the 1-2 pad (121-2) corresponding to the first portion (121a2) of the 1-2 pad (121-2) includes the first protective layer 170. may be entirely covered and may not vertically overlap the first open area 171.
  • the 1-2 pad 121-2 of the first pad 121 has a second portion 121b2 that vertically overlaps the first open area 171 of the first protective layer 170. It can be included.
  • the second pad 122 may include a first portion 122a covered with the first protective layer 170.
  • the first portion 122a of the second pad 122 may not vertically overlap the second open area 172 of the first protective layer 170.
  • the first portion 122a of the second pad 122 may be provided along the edge of the upper surface of the second pad 122. That is, the edge portion of the upper surface of the second pad 122 corresponding to the first portion 122a of the second pad 122 may be entirely covered with the first protective layer 170, and the second pad 122 may be completely covered with the first protective layer 170. It may not overlap vertically with the open area 172.
  • the second pad 122 may include a second portion 122b that vertically overlaps the second open area 172 of the first protective layer 170.
  • the first bump 180 may be disposed on the first pad 121.
  • the first bump 180 is the first portion 121a1 and 121a2 of each of the 1-1 pad 121-1 and the 1-2 pad 121-2 of the first pad 121.
  • the first bump 180 may be disposed in the first open area 171 of the first protective layer 170.
  • the first bump 180 may include a portion disposed in the first open area 171 of the first protective layer 170.
  • the planar shape of the first bump 180 may correspond to the planar shape of the first open area 171 of the first protective layer 170.
  • the planar shape of the lower surface of the first bump 180 may correspond to the planar shape of the first open area 171 of the first protective layer 170.
  • the lower surface of the first bump 180 may have a planar shape including a plurality of protruding portions spaced apart from each other.
  • the lower surface of the first bump 180 may have a snowflake shape.
  • planar shapes of the first open area 171 and the second open area 172 will be described in more detail as follows.
  • each of the 1-1 pad 121-1 and the 1-2 pad 121-2 of the first pad 121 may have different planar shapes.
  • the 1-1 pad 121-1 and the 1-2 pad 121-2 may not be directly connected to the trace 121-3.
  • the 1-1 pad 121-1 and the 1-2 pad 121-2 in FIG. 5A may refer to pads not connected to the trace 121-3.
  • the planar shape of the 1-1 pad 121-1 of the first pad 121 may be circular. Additionally, referring to (B) of FIG. 5A, the planar shape of the 1-2 pad 121-2 of the first pad 121 may be square.
  • the first protective layer 170 may include a first open area 171 that vertically overlaps the 1-1 pad 121-1 and the 1-2 pad 121-2, respectively. there is.
  • the planar shape of the first open area vertically overlapping with the 1-1 pad 121-1 may be the same as the planar shape of the first open area vertically overlapping with the 1-2 pad 121-2. You can.
  • the embodiment is not limited to this, and the planar shape of the first open area vertically overlapped with the 1-1 pad (121-1) is vertically overlapped with the 1-2 pad (121-2). It may be different from the planar shape of the first open area.
  • the planar shape of the first open area vertically overlapping the 1-2 pad 121-2 may be as shown in (B) of FIG. 5.
  • the planar shape of the first open area vertically overlapping the 1-1 pad 121-1 may be as shown in FIG. 9.
  • the first open area 171 may include a first part 171-1 and a second part 171-2, which will be described below.
  • the inner surface forming the first open area 171 may include a first inner surface and a second inner surface having a step along the horizontal direction. Additionally, the first inner surface may refer to the inner surface of the first part 171-1, and the second inner surface may refer to the inner surface of the second part 171-2.
  • the first part 171-1 of the first open area 171 may follow the shape of the pad that overlaps perpendicularly thereto.
  • the first part 171-1 of the first open area vertically overlapping the 1-1 pad 121-1 corresponds to the planar shape of the 1-1 pad 121-1. It may have a circular shape.
  • the first part 171-1 of the first open area vertically overlapping the 1-2 pad 121-2 is square to correspond to the planar shape of the 1-2 pad 121-2. It can have a shape.
  • the first part 171-1 and the second part 171-2 of the first open area 171 may be connected to each other. That is, the second part 171-2 of the first open area 171 may be a portion that protrudes outward from the first part 171-1.
  • the second part 171-2 of the first open area 171 is a portion that protrudes or extends from the first part 171-1 toward the perimeter of the upper surface of the first pad 121. It can be.
  • the second part 171-2 of the first open area 171 may be provided in plural numbers.
  • the first open area 171 includes a first part 171-1 and a plurality of second parts 171-2 that protrude outward from the first part 171-1 and are spaced apart from each other. ) may include.
  • the horizontal distance between the side of the first pad 121 and the inner wall of the first open area 171 of the first protective layer 170 is the first The pad 121 may have different horizontal distances along the circumference of the upper surface.
  • the horizontal distance D1 from the second part 171-2 of the first open area 171 of the first protective layer 170 is the first open area 171 of the first protective layer 170. 1 It may be smaller than the horizontal distance D2 from the first part 171-1 of the open area 171.
  • the first inner wall of the first part 171-1 and the second inner wall of the second part 171-2 of the first open area 171 may have a step in the horizontal direction.
  • first inner wall of the first part 171-1 of the first open area 171 may be located further inside than the second inner wall of the second part 171-2.
  • second inner wall of the second part 171-2 of the first open area 171 may be located further outside than the first inner wall of the first part 171-2.
  • the fact that the first inner wall and the second inner wall have a step means that the entire inner wall of the first open area 171 has an outer portion located relatively outside and a protruding surface protruding inward from the outer portion. It may mean including the medial part.
  • the 1-1 pad 121-1 and the 1-2 pad 121-2 may be connected to the trace 121-3.
  • the trace 121-3 may not vertically overlap the first open area 171 of the first protective layer 170.
  • the trace 121-3 is connected to the side of the 1-1 pad 121-1 and/or the 1-2 pad 121-2.
  • the 1-1 pad (121-1) and the 1-2 pad (121-2) adjacent to the sides of the 1-1 pad (121-1) and the 1-2 pad (121-2) The edge area of the upper surface may not vertically overlap the first open area 171 of the first protective layer 170. Accordingly, the trace 121-3 may not vertically overlap the first open area 171 of the first protective layer 170.
  • the horizontal distance D3 between one side and the other side of the trace 121-3 is the width of the 1-1 pad 121-1 and the 1-2 pad 121-2 and the first protection It may be determined by the width of the open area 171 of the layer 170.
  • the horizontal distance D3 between one side and the other side of the trace 121-3 may mean the width D3 of the trace 121-3 in the horizontal direction. This will be explained in more detail below.
  • the inner wall of the second open area 172 of the first protective layer 170 may not have a step in the horizontal direction.
  • the second open area 172 of the first protective layer 170 may not include a protruding portion of the first open area 171.
  • the second open area 172 of the first protective layer 170 is connected to the 2-1 pad 122-1 of the second pad 122. It may include a 2-1 open area 172-1 that overlaps vertically.
  • the planar shape of the 2-1 pad 122-1 of the second pad 122 may have a circular shape.
  • the planar shape of the 2-1 open area 172-1 may have a circular shape corresponding to the planar shape of the 2-1 pad 122-1 of the second pad 122. .
  • the second open area 172 of the first protective layer 170 is connected to the 2-2 pad 122-2 of the second pad 122. It may include a 2-2 open area 172-2 that overlaps vertically.
  • the planar shape of the 2-2 pad 122-2 of the second pad 122 may have a square shape.
  • the planar shape of the 2-2 open area 172-2 may have a square shape corresponding to the planar shape of the 2-2 pad 122-2 of the second pad 122. .
  • the inner walls of the 2-1 open area 172-1 and the 2-2 open area 172-2 of the first protective layer 170 may not have a step in the horizontal direction.
  • the 2-1 open area 172-1 and the 2-2 open area 172-2 of the first protective layer 170 are the second open area 171 in the first open area 171.
  • Part (171-2) may not be included.
  • the 2-1 open area 172-1 and the 2-2 open area 172-2 of the first protective layer 170 are the first open area 171. It may contain only part (171-1).
  • bumps may not be disposed on the second pad 122.
  • the second pad 122 may have a relatively smaller width than the first pad 121. Accordingly, even if the inner wall of the second open area 172 vertically overlapping the second pad 122 does not have a step in the horizontal direction, it may not affect the bondability with the semiconductor device or the bondability with the bump.
  • the first bump 180 may be disposed on the first pad 121. Therefore, the first open area 171 vertically overlapping the first pad 121 may affect the reliability of the connection with the first bump 180 and the reliability of the connection with the external substrate and/or semiconductor device. there is.
  • the coupling reliability between the first bump 180 and the first pad 121 may be reduced.
  • the impact can be transmitted simultaneously to the entire area of the first bump 180, resulting in Cracks may occur in the first bump 180.
  • the inner wall of the first open area 171 in the embodiment may have a step in the horizontal direction.
  • the inner wall of the first open area 171 has a step, so the impact can be transmitted only to the area located relatively outside of the entire area of the first bump 180. And, the impact may not be transmitted to an area located relatively inside.
  • the inner wall of the first open area 171 may have a step, and the impact generated on the first bump 180 may be dispersed based on the step.
  • the embodiment can improve the mechanical reliability and/or electrical reliability of the first bump 180, and thereby improve the mechanical reliability and/or electrical reliability between other circuit boards and semiconductor devices and/or external substrates. You can do it.
  • the first open area 171 may include a first part 171-1 and a second part 171-2 protruding outward from the first part 171-1.
  • the inner wall of the first open area 171 may have a step in the horizontal direction according to the first part 171-1 and the second part 171-2. Accordingly, the embodiment can disperse the physical impact applied to the first bump 180 based on the step of the inner wall of the first open area 171. That is, in the embodiment, the resistance of the first bump 180 to mechanical stress can be increased as the inner wall of the first open area 171 has a step in the horizontal direction, and through this, the circuit board and the circuit board including the same can be increased. The mechanical and/or physical reliability of the semiconductor package can be improved.
  • the first open area 171 may include a first part 171-1 and a second part 171-2.
  • a plurality of second parts 171-2 may be provided at positions spaced apart from each other.
  • the first part 171-1 of the first open area 171 may have a square shape.
  • the second part 171-2 may protrude outward from each of the four corners of the first part 171-1.
  • the second part 171-2 includes first to fourth sub-parts 171-2a, 171-2b, and 171 respectively protruding outward at different positions of the first part 171-1. -2c, 171-2d).
  • the total width of the first open area 171, the width of the first part 171-1, and the width of the second part 171-2 are based on the width of the first pad 121. can be decided.
  • the width W1 of the first pad 121 has already been described above, detailed description thereof will be omitted.
  • the width W1 is the diameter of the 1-1 pad 121-1. It can mean.
  • the width W1 is the horizontal of the 1-2 pad 121-2. It can mean width in one direction.
  • the first open area 171 may have a second width W2.
  • the second width W2 may refer to the width of the area having the largest width in the entire area of the first open area 171.
  • the second width W2 may mean the width between each end of two sub-parts facing each other of the second part 171-2.
  • the second width W2 of the first open area 171 may mean the maximum width of the first open area 171.
  • the maximum width W2 of the first open area 171 may satisfy a range of 70% to 95% of the width W1 of the first pad 121.
  • the maximum width W2 of the first open area 171 may satisfy a range of 72% to 92% of the width W1 of the first pad 121.
  • the maximum width W2 of the first open area 171 may satisfy a range of 75% to 90% of the width W1 of the first pad 121.
  • the maximum width W2 of the first open area 171 is less than 70% of the width W1 of the first pad 121, the first pad exposed through the first open area 171 ( 121), the area of the upper surface may be reduced.
  • the contact area between the first pad 121 and the first bump 180 may decrease, and accordingly the first pad 121 A problem may occur in which the bump 180 is separated from the first pad 121.
  • the maximum width W2 of the first open area 171 is less than 70% of the width W1 of the first pad 121, the first bump 180 and the first pad 121 The difference in width may increase, and signal transmission loss may increase due to this.
  • the maximum width W2 of the first open area 171 exceeds 95% of the width W1 of the first pad 121
  • at least a portion of the edge of the upper surface of the first pad 121 may be exposed through the first open area 171.
  • the process of forming the first open area 171 Due to a process error in , at least a portion of the side surface of the first pad 121 may not be covered with the first protective layer 170, and mechanical reliability and/or electrical reliability problems may occur accordingly.
  • the width W3 of the first part 171-1 of the first open area 171 may satisfy a range of 30% to 70% of the width W1 of the first pad 121. .
  • the width W3 of the first part 171-1 of the first open area 171 may satisfy the range of 32% to 68% of the width W1 of the first pad 121.
  • the width W3 of the first part 171-1 of the first open area 171 may satisfy a range of 35% to 65% of the width W1 of the first pad 121. You can.
  • the width W3 of the first part 171-1 of the first open area 171 is less than 30% of the width W1 of the first pad 121, the first bump 180 and the The contact area between the first pads 121 is reduced, and mechanical reliability and/or physical reliability problems may occur accordingly.
  • the width W3 of the first part 171-1 of the first open area 171 is less than 30% of the width W1 of the first pad 121, the first open area 171 1
  • the bump 180 may be provided with an area where the width is rapidly reduced, and as a result, a crack may occur in the first bump 180.
  • the width W3 of the first part 171-1 of the first open area 171 exceeds 70% of the width W1 of the first pad 121, the first open area 171 )
  • the horizontal length of the step may be reduced, and accordingly, the dispersion effect of mechanical stress due to the step structure of the embodiment may be insufficient.
  • each width W4 of the second part 171-2 of the first open area 171 satisfies a range of 5% to 30% of the width W1 of the first pad 121. You can.
  • the width W4 of each second part 171-2 of the first open area 171 ranges from 8% to 27% of the width W1 of the first pad 121. can be satisfied.
  • each width W4 of the second part 171-2 of the first open area 171 ranges from 10% to 20% of the width W1 of the first pad 121. can be satisfied.
  • each width W4 of the second part 171-2 of the first open area 171 is less than 5% of the width W1 of the first pad 121, the second part 171-2 The horizontal length of the step of the first open area 171 due to -2) may be reduced, and as a result, the effect of dispersing mechanical stress due to the step structure of the embodiment may be insufficient. If the width W4 of each second part 171-2 of the first open area 171 exceeds 30% of the width W1 of the first pad 121, the The second part 171-2 may vertically overlap the edge of the upper surface of the first pad 121.
  • each second part 171-2 of the first open area 171 exceeds 30% of the width W1 of the first pad 121
  • the width W3 of the first part 171-1 may be reduced, and as a result, mechanical reliability and/or physical reliability between the first pad 121 and the first bump 180 may be reduced.
  • first part 171-1 may have a square shape and the second part 171-2 may have a circular shape, they are not limited thereto.
  • each of the first part 171-1 and the second part 171-2 may have a circular shape, and the first part 171-1 may be opened by controlling the width between them.
  • the inner wall of the area 171 may have a step in the horizontal direction.
  • the inner wall of the second part 171-2 is located outside the first part 171-1, and may be the part to which external mechanical stress is first transmitted.
  • the second part 171-2 has a square shape with edges rather than a circular curve, stress may be concentrated on the edge portion, which may result in dispersion of mechanical stress due to the step. Effectiveness may be reduced. Therefore, it is preferable that the planar shape of the second part 171-2 has a circular shape, and the first part 171-1 has various shapes such as circular, oval, square, triangular, and polygonal shapes. Allow it to be transformed into .
  • the trace 121-3 may be determined by the width of the first open area 171 of the first protective layer 170.
  • the width of the first open area 171 of the first protective layer 170 is based on the width D3 of the trace 121-3. can be decided.
  • the width D3 of the trace 121-3 may be smaller than the width W3 of the first part 171-1 of the first open area 171.
  • the width D3 of the trace 121-3 is greater than the width W3 of the first part 171-1 of the first open area 171, compared to the width of the first pad 121
  • the ratio of the width of the trace 121-3 may be significantly increased, and accordingly, transmission loss of signals transmitted through the first pad 121 and the trace 121-3 may increase.
  • the width of the trace 121-3 is greater than the width W3 of the first part 171-1 of the first open area 171, the trace is formed on the first insulating layer 111.
  • the area occupied by (121-3) may increase, which may make it difficult to thin the circuit board.
  • the width D3 of the trace 121-3 may be smaller or larger than the width W4 of the second part 171-2 of the first open area 171.
  • the width D3 of the trace 121-3 may be 50% or more of the width W4 of the second part 171-2 of the first open area 171.
  • the width D3 of the trace 121-3 may be 55% or more of the width W4 of the second part 171-2 of the first open area 171.
  • the width D3 of the trace 121-3 may be 60% or more of the width W4 of the second part 171-2 of the first open area 171.
  • the width of the trace 121-3 may be significantly small compared to the width, and signal transmission loss may increase due to the difference in width between the first pad 121 and the trace 121-3.
  • the width D3 of the trace 121-3 is less than 50% of the width W4 of the second part 171-2 of the first open area 171
  • the first protective layer 170 The area occupied by the second part 171-2 in the first open area 171 may increase, and accordingly, at least a portion of the border area of the upper surface of the first pad 121 is protected by the first protection area. A problem of vertical overlap with the first open area 171 of the layer 170 may occur.
  • the width D3 of the trace 121-3 is less than 50% of the width W4 of the second part 171-2 of the first open area 171, the first open area 171
  • the width (W4) of the second part (171-2) may be larger than the width (W3) of the first part (171-1), which may result in an exposed area of the upper surface of the first pad (121). may decrease.
  • the semiconductor device may not be stably coupled to the first pad 121, and as a result, the semiconductor device may not operate stably or the operating characteristics of the semiconductor device may deteriorate. It can be.
  • the width W4 of the second part 171-2 of the first open area 171 of the first protective layer 170 is 5 ⁇ m to 10 ⁇ m
  • the trace 121-3 may be greater than 2.5 ⁇ m to 5 ⁇ m.
  • the width D3 of the trace 121-3 is the width W3 of the first part 171-1 of the first open area 171 and the width W1 of the first pad 121. ) may be greater than 1/3 of the difference value of 1/2 of the difference value.
  • the width D3 of the trace 121-3 is the first part 171- of the first open area 171 of the first protective layer 170 from the side of the first pad 121. It may be greater than 1/3 of the horizontal distance (D2) to the inner wall of 1).
  • the width D3 of the trace 121-3 extends from the side of the first pad 121 to the inner wall of the first part 171-1 of the first open area 171 of the first protective layer 170.
  • the planar area of the first pad 121 vertically overlapping the first open area 171 may deviate from the reference range.
  • the planar area of the first pad 121 exceeds the reference range, the border area of the upper surface of the first pad 121 is exposed from the first open area 171, thereby causing electrical and/or electrical problems. Alternatively, physical reliability problems may occur.
  • the planar area of the first pad 121 is smaller than the reference range, the contact area between the first pad 121 and solder, which is a conductive adhesive, may decrease, and thus the first pad 121 The bonding strength between the and semiconductor devices may decrease.
  • the circuit board of the embodiment may include a first protective layer including a first pad and a first open area vertically overlapping the first pad.
  • An inner wall of the first open area of the first protective layer may have a step along the horizontal direction.
  • the first open area of the first protective layer may include a first part and a second part protruding outward from the first part.
  • the second part may be provided in plural numbers and each may protrude from a different position of the first part.
  • the first open area of the first protective layer may include an inner wall of the first part and an inner wall of the second part, and the inner wall of the first part and the inner wall of the second part may have a step in the horizontal direction. .
  • the embodiment can improve the coupling reliability between the first pad and the first bump, and further improve the coupling reliability with an external substrate and/or a semiconductor device.
  • the coupling reliability between the first bump and the first pad may be reduced.
  • the impact may be simultaneously transmitted to the entire area of the first bump as the inner wall of the first open area does not have a step, which may cause a crack in the first bump. This can happen.
  • the inner wall of the first open area in the embodiment may have a step in the horizontal direction. Accordingly, when an impact occurs from the outside, the inner wall of the first open area has a step, so that the impact can be transmitted only to the area located relatively outside of the entire area of the first bump, and to the relatively inside area. The impact may not be transmitted to the area where it is located.
  • the inner wall of the first open area may have a step, and the impact generated on the first bump may be dispersed based on the step.
  • the embodiment can improve the mechanical reliability and/or electrical reliability of the first bump, and thus improve the mechanical reliability and/or electrical reliability between other circuit boards and semiconductor devices and/or external substrates. .
  • FIG. 10 is a diagram showing a semiconductor package according to a first embodiment
  • FIG. 11 is a diagram showing a semiconductor package according to a second embodiment
  • FIG. 12 is a diagram showing a semiconductor package according to a third embodiment
  • FIG. 13 is a diagram showing a semiconductor package according to the fourth embodiment.
  • a semiconductor package includes a circuit board.
  • the semiconductor package may include a first connection portion 210 disposed on the second pad 122 of the first circuit layer 120 of the circuit board.
  • the first connection part 210 may have a spherical shape.
  • the cross-section of the first connection part 210 may include a circular shape or a semicircular shape.
  • the cross-section of the first connection portion 210 may include a partially or entirely rounded shape.
  • the cross-sectional shape of the first connection part 210 may be flat on one side and may have a curved surface on the other side.
  • the semiconductor package may include a first semiconductor device 220 disposed on the first connection portion 210.
  • the first semiconductor device 220 includes a terminal 225.
  • the terminal 225 of the first semiconductor device 220 may be electrically coupled to the second pad 122 through the first connection portion 210.
  • the first semiconductor device 220 may include a logic chip.
  • the first semiconductor device 220 may include an application processor chip.
  • the first semiconductor device 220 may include an analog-to-digital converter or an application-specific IC (ASIC).
  • the first semiconductor device 220 may include a memory chip.
  • the memory chip may be a stack memory such as HBM.
  • memory chips may include volatile memory (eg, DRAM), non-volatile memory (eg, ROM), flash memory, etc.
  • the first semiconductor device 220 includes a drive IC chip, a diode chip, a power IC chip, a touch sensor IC chip, a multi layer ceramic condenser (MLCC) chip, a ball grid array (BGA) chip, and a chip. It may include at least one of the condensers.
  • MLCC multi layer ceramic condenser
  • BGA ball grid array
  • the semiconductor package may include a second connection portion 230 disposed on the first bump 180.
  • At least one second semiconductor device 240 may be disposed on the second connection portion 230.
  • the terminal 245 of the at least one second semiconductor device 240 may be electrically coupled to the first bump 180 through the second connection portion 230.
  • the semiconductor package may further include a first molding member 250.
  • the first molding member 250 may mold the first semiconductor device 220 and the second semiconductor device 240. Additionally, the first molding member 250 may mold the first bump 180.
  • the first molding member 250 may have a low dielectric constant to increase heat dissipation characteristics.
  • the dielectric constant (Dk) of the first molding member 250 may be 0.2 to 10.
  • the dielectric constant (Dk) of the first molding member 250 may be 0.5 to 8.
  • the dielectric constant (Dk) of the first molding member 250 may be 0.8 to 5. Accordingly, in the embodiment, the first molding member 250 has a low dielectric constant to improve the heat dissipation characteristics of the first and second semiconductor devices.
  • the semiconductor package may include a third connection portion 260.
  • the second bump 190 may not be provided on the lower surface of the second circuit layer 130 of the semiconductor package.
  • the third connection part 260 can also function as the second bump 190.
  • a first external substrate 300 may be coupled under the third connection part 260.
  • the first external substrate 300 may include at least one external pad 310 and an external protective layer 320 including an open area that vertically overlaps the external pad 310.
  • the first external substrate 300 may be the main board of an electronic device.
  • the first external substrate 300 may be a separate package.
  • the first external substrate 300 may be a memory package.
  • the first external substrate 300 may be an interposer connected to a memory substrate on which a memory element is disposed.
  • the first external substrate 300 may be a memory substrate.
  • the semiconductor package may include a second molding member 250 disposed between the circuit board and the first external substrate 300.
  • the second molding member 250 may mold the third connection portion 260.
  • the semiconductor package of the second embodiment has a second external substrate 330 coupled to the second connection portion 230 instead of at least one second semiconductor element. It can be.
  • the second external substrate 330 may include at least one external pad 335, and the external pad 335 is electrically coupled to the first bump 180 through the second connection part 230. It can be.
  • the semiconductor package of the third embodiment may include a second bump 190 disposed under the second circuit layer 130 compared to the semiconductor package of the first embodiment. Additionally, the third connection part 260 may be disposed under the second bump 190. At this time, at least one third semiconductor device 280 may be coupled to the third connection part 260. For example, the terminal 285 of the at least one third semiconductor device 280 may be electrically coupled to the second bump 190 through the third connection portion 260. Meanwhile, the first external substrate 300 may be coupled to the third connection portion 260 instead of the third semiconductor device 280.
  • the semiconductor package of the fourth embodiment may have a structure in which at least one third semiconductor element and a first external substrate are all combined.
  • the external pad 310 of the first external substrate 300 may be coupled to the third connection part 260 disposed under the second bump 190.
  • the semiconductor package may include a fourth connection portion 290 disposed under the fourth pad 132 of the second circuit layer 130.
  • the terminal 285 of at least one third semiconductor device 280 may be coupled to the fourth connection portion 290.
  • a circuit board having the characteristics of the above-described invention when used in IT devices such as smartphones, server computers, TVs, or home appliances, functions such as signal transmission or power supply can be stably performed.
  • a circuit board having the characteristics of the present invention when a circuit board having the characteristics of the present invention performs a semiconductor package function, it can safely protect the semiconductor chip from external moisture or contaminants, and can prevent problems such as leakage current or electrical short circuits between terminals. Alternatively, the problem of electrical opening of the terminal supplying the semiconductor chip can be solved. Additionally, if it is responsible for the function of signal transmission, the noise problem can be solved.
  • the circuit board having the characteristics of the above-described invention can maintain the stable function of IT devices or home appliances, so that the entire product and the circuit board to which the present invention is applied can achieve functional unity or technical interoperability with each other.
  • a circuit board having the characteristics of the above-described invention is used in a transportation device such as a vehicle, it is possible to solve the problem of distortion of signals transmitted to the transportation device, or to safely protect the semiconductor chip that controls the transportation device from the outside and prevent leakage.
  • the stability of the transport device can be further improved by solving the problem of electrical short-circuiting between currents or terminals, or the problem of electrical opening of the terminal supplying the semiconductor chip. Accordingly, the transportation device and the circuit board to which the present invention is applied can achieve functional unity or technical interoperability with each other.

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Abstract

실시 예의 회로 기판은 절연층; 상기 절연층 상에 배치된 제1 패드; 및, 상기 절연층 상에 배치되고, 상기 제1 패드와 수직으로 중첩된 제1 오픈 영역을 포함하는 보호층을 포함하고, 상기 제1 오픈 영역의 수평 방향의 폭은 상기 제1 패드의 수평 방향의 폭보다 작고, 상기 보호층의 상기 제1 오픈 영역을 형성하는 내벽은 수평 방향을 따라 단차를 가진 제1 내벽 및 제2 내벽을 구비한다.

Description

회로 기판 및 이를 포함하는 반도체 패키지
실시 예는 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
일반적으로, 인쇄회로기판(PCB : Printed Circuit Board)은 절연층과 도체층이 교대로 적층된 적층 구조체이고, 도체층은 패터닝에 의해 회로 패턴으로 형성될 수 있다.
이와 같은 인쇄회로기판은 적층체의 최외측에 형성된 회로를 보호하고, 도체층의 산화를 방지함과 아울러 인쇄회로기판 상에 실장되는 칩 또는 다른 기판과의 전기적 접속시 절연 역할을 하는 솔더 레지스트(SR)가 구비된다.
통상의 솔더 레지스트는 솔더 또는 범프 등의 접속수단이 결합되어 전기적 연결 통로가 되는 오프닝 영역(SRO: Solder Resist Opening)이 형성되고, 솔더 레지스트의 오프닝 영역은 인쇄회로기판이 고성능, 고밀도화됨에 따라 I/O(Input/Output) 성능이 향상됨에 의해서 더 많은 수의 오프닝 영역이 요구되며, 이에 의해서 오프닝 영역의 작은 범프 피치(bump pitch)가 요구된다. 이때, 오프닝 영역의 범프 피치는 솔더 레지스트 오프닝 영역의 범프 피치는 인접한 오프닝 영역 간의 센터 거리를 의미한다
한편, 상기 솔더 레지스트의 오프닝 영역(SRO)은 SMD(Solder Mask Defined type) 타입과, NSMD(Non-Solder Mask Defined Type) 타입을 포함한다.
상기 SMD 타입은 상기 오프닝 영역(SRO)의 폭이, 상기 오프닝 영역(SRO)을 통해 노출되는 패드의 폭보다 작은 것을 특징으로 하며, 이에 따라 SMD 타입에서 패드의 상면의 적어도 일부는 상기 솔더 레지스트에 의해 덮이게 된다.
또한 ,NSMD 타입은 상기 오프닝 영역(SRO)의 폭이 상기 오프닝 영역(SRO)을 통해 노출되는 패드의 폭보다 큰 것을 특징으로 하여, 이에 따라, 상기 NSMD 타입에서, 상기 솔더 레지스트는 상기 패드와 일정 간격 이격되어 배치되며, 이에 따라 상기 패드의 상면 및 측면이 모두 노출되는 구조를 가진다.
그러나, 상기 SMD 타입의 경우, 메인 보드에 반도체 패키지가 결합된 후, 솔더 볼의 결합력에 대한 솔더 볼 조인트 신뢰성(Solder ball Joint Reliability) 테스트시 상기 오프닝 영역(SRO)을 통해 노출된 패드로부터 상기 솔더 볼이 분리되는 문제점이 있다.
또한, SMD 타입의 솔더 레지스트의 오픈 영역 내에 포스트 범프가 배치될 수 있다. 그러나, 종래의 반도체 패키지에서는 외부로부터 충격 발생 시에 상기 포스트 범프에 전체적으로 상기 충격이 전달될 수 있고, 이로 인해 상기 포스트 범프에 크랙이 발생하는 문제가 있다.
실시 예는 새로운 구조의 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 기계적 신뢰성 및 물리적 신뢰성이 향상된 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 새로운 디자인의 오픈 영역을 구비한 보호층을 포함하는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예의 회로 기판은 절연층; 상기 절연층 상에 배치된 제1 패드; 및, 상기 절연층 상에 배치되고, 상기 제1 패드와 수직으로 중첩된 제1 오픈 영역을 포함하는 보호층을 포함하고, 상기 제1 오픈 영역의 수평 방향의 폭은 상기 제1 패드의 수평 방향의 폭보다 작고, 상기 보호층의 상기 제1 오픈 영역을 형성하는 내벽은 수평 방향을 따라 단차를 가진 제1 내벽 및 제2 내벽을 구비한다.
또한, 상기 보호층의 상기 제1 오픈 영역은, 상기 제1 내벽을 형성하는 제1 파트; 및 상기 제1 파트로부터 상기 제1 패드의 측면을 향하여 돌출되고 상기 제2 내벽을 형성하는 제2 파트를 포함한다.
또한, 상기 제1 오픈 영역의 상기 제2 파트는 서로 이격된 위치에서 상기 제1 파트로부터 멀어지는 방향으로 돌출된 복수의 서브 파트를 포함한다.
또한, 상기 제2 파트의 평면 형상은 원형 또는 타원형 형상을 가진다.
또한, 상기 제1 파트의 평면 형상은, 원형, 타원형, 사각형, 삼각형, 및 다각 형상 중 적어도 하나의 형상을 가진다.
또한, 상기 제1 파트의 평면 형상과 상기 제2 파트의 평면 형상은 서로 다른 평면 형상을 가진다.
또한, 상기 제1 내벽 및 상기 제2 내벽은 상기 제1 패드의 상면의 테두리와 수직으로 중첩되지 않는다.
또한, 상기 회로기판은 상기 제1 오픈 영역과 수직으로 중첩된 제1 패드 상에 배치된 제1 범프를 더 포함하고, 상기 제1 범프의 하면은 상기 제1 오픈 영역의 평면 형상에 대응하는 평면 형상을 가진다.
또한, 상기 제1 오픈 영역에서 최대 폭을 가지는 영역의 수평 방향의 폭은, 상기 제1 패드의 수평 방향의 폭은 70% 내지 90%의 범위를 만족한다.
또한, 상기 제1 오픈 영역의 상기 제1 파트의 수평 방향의 폭은, 상기 제1 패드의 수평 방향의 폭의 30% 내지 70%의 범위를 만족하고, 상기 제1 오픈 영역의 상기 제2 파트의 수평 방향의 폭은, 상기 제1 패드의 수평 방향의 폭의 5% 내지 30%의 범위를 만족한다.
또한, 상기 회로 기판은 상기 제1 패드와 수평 방향으로 이격된 제2 패드를 더 포함하고, 상기 보호층은 상기 제2 패드와 수직으로 중첩된 제2 오픈 영역을 더 포함하며, 상기 제2 오픈 영역의 평면 형상은 상기 제1 오픈 영역의 평면 형상과 다르다.
또한, 상기 제2 패드의 수평 방향의 폭은 상기 제1 패드의 수평 방향의 폭보다 작고, 상기 제2 오픈 영역의 수평 방향의 폭은 상기 제2 패드의 수평 방향의 폭보다 작다.
또한, 상기 제1 오픈 영역의 내벽은 수평 방향으로 단차를 가지고, 상기 제2 오픈 영역의 내벽은 수평 방향으로 단차를 가지지 않는다.
한편, 실시 예에 따른 회로 기판은 절연층; 상기 절연층 상에 배치된 제1 패드; 상기 절연층 상에 배치되고, 상기 제1 패드와 수평 방향으로 이격된 제2 패드; 및 상기 절연층 상에 배치되고, 상기 제1 패드와 수직으로 중첩된 제1 오픈 영역 및 상기 제2 패드와 수직으로 중첩된 제2 오픈 영역을 포함하는 보호층을 포함하고, 상기 제2 오픈 영역의 평면 형상은 상기 제1 오픈 영역의 평면 형상과 다르다.
또한, 상기 제2 패드의 수평 방향의 폭은 상기 제1 패드의 수평 방향의 폭보다 작고, 상기 제2 오픈 영역의 수평 방향의 폭은 상기 제2 패드의 수평 방향의 폭보다 작다.
또한, 상기 제1 오픈 영역의 내벽은 수평 방향으로 단차를 가지고, 상기 제2 오픈 영역의 내벽은 수평 방향으로 단차를 가지지 않는다.
한편, 실시 예에 따른 반도체 패키지는 절연층; 상기 절연층 상에 배치되고, 제1 패드를 포함하는 제1 회로층; 상기 제1 절연층 상에 배치되고, 상기 제1 패드와 수직으로 중첩된 제1 오픈 영역을 포함하는 보호층; 상기 제1 오픈 영역과 수직으로 중첩된 상기 제1 패드 상에 배치된 제1 범프; 상기 제1 범프 상에 배치된 제1 접속부; 및 상기 제1 접속부 상에 결합된 제1 반도체 소자 또는 제1 외부 기판을 포함하고, 상기 제1 오픈 영역의 수평 방향의 폭은 상기 제1 패드의 수평 방향의 폭보다 작고, 상기 보호층의 상기 제1 오픈 영역은, 수평 방향을 따라 단차를 가진 제1 내벽 및 제2 내벽을 포함한고, 상기 제2 내벽은 상기 제1내벽으로부터 상기 제1 패드의 측면을 향하여 더 돌출된다.
실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층 상에 배치되고, 제1 패드를 포함하는 제1 회로층; 상기 제1 절연층 상에 배치되고, 상기 제1 패드와 수직으로 중첩된 제1 오픈 영역을 포함하는 제1 보호층을 포함하고, 상기 제1 오픈 영역의 수평 방향의 폭은 상기 제1 패드의 수평 방향의 폭보다 작고, 상기 제1 보호층의 상기 제1 오픈 영역은, 상기 제1 패드의 상면과 수직으로 중첩된 제1 파트; 및 상기 제1 파트와 연결되고, 상기 제1 파트로부터 상기 제1 패드의 측면을 향하는 방향으로 돌출된 제2 파트를 포함한다.
또한, 상기 제1 오픈 영역의 상기 제2 파트는, 상기 제1 파트의 서로 다른 위치에 각각 구비되고, 상기 제1 파트로부터 멀어지는 방향으로 돌출된 복수의 서브 파트를 포함한다.
또한, 상기 제1 보호층의 상기 제1 오픈 영역은 상기 제1 파트에 대응하는 제1 내벽 및 상기 제2 파트에 대응하는 제2 내벽을 포함하고, 상기 제1 내벽과 상기 제2 내벽은 수평 방향으로 단차를 가진다.
또한, 상기 제2 파트의 평면 형상은 원형 또는 타원형 형상을 가진다.
또한, 상기 제1 파트의 평면 형상은, 원형, 타원형, 사각형, 삼각형, 및 다각 형상 중 적어도 하나의 형상을 가진다.
또한, 상기 제1 오픈 영역의 상기 제1 파트 및 제2 파트 각각은, 상기 제1 패드의 상면의 테두리와 수직으로 중첩되지 않는다.
또한, 상기 회로 기판은 상기 제1 오픈 영역과 수직으로 중첩된 제1 패드 상에 배치된 제1 범프를 더 포함하고, 상기 제1 범프의 하면은 상기 제1 오픈 영역의 평면 형상에 대응하는 평면 형상을 가진다.
또한, 상기 제1 오픈 영역에서 최대 폭을 가지는 영역의 수평 방향의 폭은, 상기 제1 패드의 수평 방향의 폭은 70% 내지 90%의 범위를 만족한다.
또한, 상기 제1 오픈 영역의 상기 제1 파트의 수평 방향의 폭은, 상기 제1 패드의 수평 방향의 폭의 30% 내지 70%의 범위를 만족하고, 상기 제1 오픈 영역의 상기 제2 파트의 수평 방향의 폭은, 상기 제1 패드의 수평 방향의 폭의 5% 내지 30%의 범위를 만족한다.
또한, 상기 제1 회로층은 상기 제1 패드와 수평 방향으로 이격된 제2 패드를 더 포함하고, 상기 제1 보호층은 상기 제2 패드와 수직으로 중첩된 제2 오픈 영역을 더 포함하며, 상기 제2 오픈 영역의 평면 형상은 상기 제1 오픈 영역의 평면 형상과 다르다.
또한, 상기 제2 패드의 수평 방향의 폭은 상기 제1 패드의 수평 방향의 폭보다 작고, 상기 제2 오픈 영역의 수평 방향의 폭은 상기 제2 패드의 수평 방향의 폭보다 작다.
또한, 상기 제1 오픈 영역의 내벽은 수평 방향으로 단차를 가지고, 상기 제2 오픈 영역의 내벽은 수평 방향으로 단차를 가지지 않는다.
한편, 실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층 상에 배치된 제1 패드; 상기 제1 절연층 상에 배치되고, 상기 제1 패드와 수평 방향으로 이격된 제2 패드; 및 상기 제1 절연층 상에 배치되고, 상기 제1 패드와 수직으로 중첩된 제1 오픈 영역 및 상기 제2 패드와 수직으로 중첩된 제2 오픈 영역을 포함하는 제1 보호층을 포함하고, 상기 제2 오픈 영역의 평면 형상은 상기 제1 오픈 영역의 평면 형상과 다르다.
또한, 상기 제2 패드의 수평 방향의 폭은 상기 제1 패드의 수평 방향의 폭보다 작고, 상기 제2 오픈 영역의 수평 방향의 폭은 상기 제2 패드의 수평 방향의 폭보다 작다.
또한, 상기 제1 오픈 영역의 내벽은 수평 방향으로 단차를 가지고, 상기 제2 오픈 영역의 내벽은 수평 방향으로 단차를 가지지 않는다.
한편, 실시 예에 따른 반도체 패키지는 제1 절연층; 상기 제1 절연층 상에 배치되고, 제1 패드를 포함하는 제1 회로층; 상기 제1 절연층 상에 배치되고, 상기 제1 패드와 수직으로 중첩된 제1 오픈 영역을 포함하는 제1 보호층; 상기 제1 오픈 영역과 수직으로 중첩된 상기 제1 패드 상에 배치된 제1 범프; 상기 제1 범프 상에 배치된 제1 접속부; 및 상기 제1 접속부 상에 결합된 제1 반도체 소자 또는 제1 외부 기판을 포함하고, 상기 제1 오픈 영역의 수평 방향의 폭은 상기 제1 패드의 수평 방향의 폭보다 작고, 상기 제1 보호층의 상기 제1 오픈 영역은, 상기 제1 패드의 상면과 수직으로 중첩된 제1 파트; 및 상기 제1 파트와 연결되고, 상기 제1 파트로부터 상기 제1 패드의 측면을 향하는 방향으로 돌출된 제2 파트를 포함하고, 상기 제1 오픈 영역의 상기 제1 파트의 내벽과 상기 제2 파트의 내벽은 수평 방향으로 단차를 가진다.
또한, 상기 반도체 패키지는 상기 제1 절연층 하에 배치된 제2 절연층; 상기 제2 절연층 하에 배치된 제3 패드; 및 상기 제2 절연층 하에 배치되고, 상기 제3 패드와 수직으로 중첩된 제3 오픈 영역을 포함하는 제2 보호층을 포함하고, 상기 제3 오픈 영역의 평면 형상은 상기 제1 오픈 영역의 평면 형상에 대응한다.
또한, 상기 제3 패드 하에 배치된 제2 접속부; 및 상기 제2 접속부 하에 배치된 제2 반도체 소자 또는 제2 외부 기판을 더 포함한다.
도 1은 제1 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 2는 제2 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 3은 도 2의 회로 기판에서 제1 범프가 제거된 상태의 평면도이다.
도 4는 도 2의 회로 기판에서 제1 범프가 배치된 상태의 평면도이다.
도 5a 및 도 5b는 실시 예에 따른 제1 보호층의 제1 오픈 영역을 설명하기 위한 도면이다.
도 6은 실시 예에 따른 제1 보호층의 제2 오픈 영역을 설명하기 위한 도면이다.
도 7은 실시 예의 제1-1 패드 상에 구비된 제1 오픈 영역을 확대한 확대도이다.
도 8은 실시 예의 제1-2 패드 상에 구비된 제1 오픈 영역을 확대한 확대도이다.
도 9는 실시 예에 따른 제1 오픈 영역의 변형 예이다.
도 9는 실시 예에 따른 제1 오픈 영역의 변형 예이다.
도 10은 제1 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 11은 제2 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 12는 제3 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 13은 제4 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우 뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
-전자 디바이스-
실시 예의 설명에 앞서, 실시 예의 반도체 패키지가 적용되는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지에는 다양한 반도체 소자가 실장될 수 있다.
상기 반도체 소자는 능동소자 및/또는 수동소자를 포함할 수 있다. 능동소자는 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC) 형태의 반도체칩일 수 있다. 반도체 소자는 로직 칩, 메모리칩 등일 수 있다. 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 애플리케이션 프로세서(AP) 칩이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다.
메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
또한, 상기 전자 디바이스는 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 차량, 고성능 서버, 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 1은 제1 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 2는 제2 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 1 및 도 2를 비교하면, 회로 기판은 반도체 소자 및/또는 외부 기판과의 결합을 위한 범프를 포함할 수 있다. 이때, 도 1은 회로 기판의 일측에만 상기 범프가 배치될 수 있다.
도 1의 제1실시 예에 따르면, 상기 회로 기판의 일측에서의 반도체 소자 및/또는 외부 기판은 상기 범프를 통해 전기적으로 결합될 수 있고, 상기 회로 기판의 타측에서의 반도체 소자 및/또는 외부 기판은 범프 없이 솔더와 같은 접속 부재를 통해 전기적으로 결합될 수 있다.
도 2의 제2 실시 예에 따르면, 상기 회로 기판의 일측 타측 각각에서의 반도체 소자 및/또는 외부 기판은 상기 범프를 통해 전기적으로 결합될 수 있다.
이하에서는 도 2를 참조하여 실시 예에 따른 회로 기판의 전체적인 구조에 대해 설명한다.
도 2를 참조하면, 회로 기판(100)은 적어도 1개의 반도체 소자가 결합되도록 할 수 있다. 또한, 실시 예의 회로 기판(100)은 외부 기판이 결합되도록 할 수 있다.
일 실시 예에서의 상기 외부 기판은 전자 디바이스에 구비된 기판을 의미할 수 있다. 예를 들어, 상기 외부 기판은 전자 디바이스의 메인 보드를 의미할 수 있다. 예를 들어, 상기 메인 보드는 전자 디바이스의 마더 보드를 의미할 수 있다.
다른 실시 예에서의 상기 외부 기판은 별도의 패키지를 의미할 수 있다. 예를 들어, 상기 회로 기판이 POP(Package On Package) 구조에 적용되는 경우, 상기 외부 기판은 별도의 반도체 소자가 결합된 패키지 기판일 수 있다. 예를 들어, 상기 별도의 반도체 소자는 메모리 소자를 의미할 수 있고, 상기 패키지 기판은 상기 메모리 소자를 포함하는 메모리 기판이거나, 상기 메모리 기판과 상기 회로 기판 사이를 연결하는 인터포저일 수 있다.
또한, 상기 회로 기판(100)에 실장되는 반도체 소자는 1개일 수 있으며, 이와 다르게 2개 이상일 수 있다. 예를 들어, 회로 기판(100)에는 1개의 프로세서 칩이 실장될 수 있다. 예를 들어, 회로 기판(100)에는 서로 다른 기능을 하는 적어도 2개의 프로세서 칩이 실장될 수 있다. 예를 들어, 회로 기판(100)에는 1개의 프로세서 칩과 함께 1개의 메모리 칩이 실장될 수 있다. 예를 들어, 회로 기판(100)에는 서로 다른 기능을 하는 적어도 2개의 프로세서 칩과 적어도 1개의 메모리 칩이 실장될 수 있다.
회로 기판(100)은 절연층(110)을 포함할 수 있다.
상기 절연층(110)은 복수의 적층 구조를 가질 수 있다. 예를 들어, 도면에 도시된 바와 같이 상기 절연층(110)은 3층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
이때, 실시 예의 회로 기판(100)은 코어 기판일 수 있다. 예를 들어, 회로 기판(100)은 코어층을 포함할 수 있다. 예를 들어, 실시 예의 회로 기판(100)의 절연층(110)은 코어층에 대응하는 제3 절연층(113)을 포함할 수 있다.
예를 들어, 회로 기판(100)은 제3 절연층(113)을 중심으로 이의 상부 및 하부에 상호 대칭 구조를 가지는 복수의 절연층이 적층된 구조를 가질 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 제3 절연층(113)을 중심으로 이의 상부 및 하부에는 서로 비대칭 구조를 가지며 복수의 절연층이 배치될 수도 있을 것이다.
이하에서는 실시 예의 회로 기판(100)이 코어 기판이고, 이에 따라 상기 제3 절연층(113)이 코어층인 것으로 하여 설명한다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 실시 예의 회로 기판(100)은 코어층을 포함하지 않는 코어리스 기판일 수 있다. 실시 예의 회로 기판(100)에서의 구조적 특징은 회로 기판(100)의 최외층의 회로층 및 상기 회로층 상에 배치되는 범프에 있다. 그리고 이하에서는 실시 예의 회로 기판(100)의 최외층의 회로층 및 범프의 구조를 중심으로 설명하기로 한다.
이에 따라, 이하에서 설명되는 회로 기판(100)의 최외층의 회로층(120, 130) 및 범프(180, 190)의 구조는 코어 기판에 적용될 수 있고, 이와 다르게 코어리스 기판에 적용될 수 있을 것이다.
나아가, 상기 최외층의 회로층(120, 130) 중 어느 하나는 절연층(110)에 매립된 구조를 가질 수 있다. 예를 들어, 실시 예의 회로 기판은 ETS(Embedded Trace Substrate) 구조를 가질 수 있다. 그리고, 실시 예의 범프(180, 190)는 ETS 구조를 가지는 최외층의 회로층(120, 130) 상에 배치될 수도 있을 것이다.
상기 절연층(110)은 제1 최외층의 절연층인 제1 절연층(111)을 포함할 수 있다. 예를 들어, 상기 제1 절연층(111)은 복수의 절연층 중 최상측에 배치된 절연층을 의미할 수 있다. 또한, 절연층(110)은 제2 최외층의 절연층인 제2 절연층(112)을 포함할 수 있다. 예를 들어, 상기 제2 절연층(112)은 복수의 절연층 중 최하측에 배치된 절연층을 의미할 수 있다.
또한, 절연층(110)은 상기 제1 절연층(111)과 제2 절연층(112) 사이에 배치된 제3 절연층(113)을 포함할 수 있다. 상기 제3 절연층(113)은 내측 절연층일 수 있다.
상기 제3 절연층(113)은 상기 회로 기판(100)의 복수의 절연층 중 내층에 배치된 내층 절연층을 의미할 수 있다.
이때, 도면상에서 상기 제3 절연층(113)이 1층 구조를 가지는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제3 절연층(113)은 다층 구조를 가질 수 있다. 예를 들어, 상기 회로 기판(100)은 4층 이상의 층 구조를 가질 수 있다. 이때, 상기 회로 기판(100)의 내층 절연층에 대응하는 제3 절연층(113)은 상기 회로 기판(100)의 전체 층수를 기준으로 복수의 층 구조를 가질 수 있다. 상기 제3 절연층(113)이 복수의 층 구조를 가지는 경우, 상기 제3 절연층(113)의 복수의 층은 서로 다른 절연 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 절연층(111)은 상기 제3 절연층(113) 상에 배치될 수 있다. 예를 들어, 상기 제1 절연층(111)은 상기 제3 절연층(113)의 상면에 배치될 수 있다.
상기 제1 절연층(111)은 칩이 실장되는 실장 영역을 제공하거나, 외부 기판이 결합되는 결합 영역을 제공할 수 있다.
상기 제2 절연층(112)은 상기 제3 절연층(113)의 하면에 배치될 수 있다. 상기 제2 절연층(112)은 회로 기판(100)의 절연층(110)에서 제2 최외층의 절연층을 의미할 수 있다. 예를 들어, 상기 제2 절연층(112)은 회로 기판(100)의 절연층(110)에서 최하측에 배치된 절연층을 나타낸 것일 수 있다.
상기 제1 절연층(111) 및 제2 절연층(112)은 리지드(rigid) 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 제1 절연층(111) 및 제2 절연층(112)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 제1 절연층(111) 및 제2 절연층(112)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함할 수 있다. 또는, 상기 제1 절연층(111) 및 제2 절연층(112)은 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함할 수 있다. 또는 상기 제1 절연층(111) 및 제2 절연층(112)은 사파이어를 포함할 수 있다.
또한, 상기 제1 절연층(111) 및 제2 절연층(112)은 광등방성 필름을 포함할 수 있다. 일례로, 상기 제1 절연층(111) 및 제2 절연층(112)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.
또한, 상기 제1 절연층(111) 및 제2 절연층(112)은 무기 필러 및 절연 수지를 포함하는 절연 물질로 형성될 수 있다. 예를 들어, 상기 제1 절연층(111) 및 제2 절연층(112)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지 내에 실리카, 알루미나 등의 무기 필러가 분산된 구조를 포함할 수 있다. 예를 들어, 상기 제1 절연층(111) 및 제2 절연층(112)은 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imageable Dielectric resin), BT 등을 포함할 수 있다.
또한, 제1 절연층(111) 및 제2 절연층(112)은 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 제1 절연층(111) 및 제2 절연층(112)은 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 제1 절연층(111) 및 제2 절연층(112)은 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.
상기 제1 절연층(111) 및 제2 절연층(112) 각각은 10㎛ 내지 60㎛의 범위의 두께를 가질 수 있다. 바람직하게, 상기 제1 절연층(111) 및 제2 절연층(112) 각각은 12㎛ 내지 50㎛의 범위의 두께를 가질 수 있다. 더욱 바람직하게, 상기 제1 절연층(111) 및 제2 절연층(112) 각각은 15㎛ 내지 40㎛의 두께를 가질 수 있다.
상기 제1 절연층(111) 또는 제2 절연층(112)의 두께가 10㎛ 미만이면, 회로 기판(100)에 포함된 회로층이 안정적으로 보호되지 않을 수 있다.
또한, 상기 제1 절연층(111) 또는 제2 절연층(112)의 두께가 60㎛를 초과하면, 상기 회로 기판(100)의 두께가 증가할 수 있고, 이에 의해 반도체 패키지의 두께가 증가할 수 있다. 또한, 상기 제1 절연층(111) 또는 제2 절연층(112)의 두께가 60㎛를 초과하면, 이에 대응하게 회로층의 두께 및 관통 전극의 두께가 증가할 수 있다. 그리고 상기 회로층의 두께 및 관통 전극의 두께가 증가하는 경우, 미세화 구현이 어려워 회로 집적도가 감소할 수 있고, 신호 전송 거리가 증가하여 신호 전송 손실이 증가할 수 있다.
실시 예의 회로 기판(100)은 절연층(110)에 배치된 회로층을 포함한다.
예를 들어, 회로 기판(100)은 제1 절연층(111)의 상면에 배치된 제1 회로층(120)을 포함할 수 있다.
예를 들어, 회로 기판(100)은 제2 절연층(112)의 하면에 배치된 제2 회로층(130)을 포함할 수 있다.
또한, 회로 기판(100)은 제1 절연층(111)의 하면 및 제3 절연층(113)의 상면 사이에 배치된 제3 회로층(140)을 포함할 수 있다.
예를 들어, 회로 기판(100)은 제2 절연층(112)의 상면 및 제3 절연층(113)의 하면 사이에 배치된 제4 회로층(150)을 포함할 수 있다.
상기 제1 회로층(120), 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
상기 제1 회로층(120)은 회로 기판(100)의 제1 최외층에 배치된 회로층을 의미할 수 있다. 그리고, 제2 회로층(130)은 회로 기판(100)의 제2 최외층에 배치된 회로층을 의미할 수 있다.
상기 제1 회로층(120)은 제1 절연층(111)의 상면 위로 돌출된 구조를 가질 수 있다. 또한, 상기 제2 회로층(130)은 상기 제2 절연층(112)의 하면 아래로 돌출된 구조를 가질 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 실시 예의 회로 기판(100)이 ETS 구조를 가지는 경우, 상기 제1 회로층(120) 및 제2 회로층(130) 중 어느 하나는 절연층의 표면 내에 매립된 구조를 가질 수 있다.
상기 제1 회로층(120)은 기능에 따라 복수의 회로 패턴으로 구분될 수 있다.
예를 들어, 상기 제1 회로층(120)은 복수의 패드를 포함할 수 있다.
예를 들어, 상기 제1 회로층(120)은 제1 패드(121) 및 제2 패드(122)를 포함할 수 있다. 또한, 상기 제1 회로층(120)은 트레이스(121-3)를 포함할 수 있다. 상기 트레이스(121-3)는 필수 구성요소는 아닐 수 있다.
예를 들어, 일 실시 예에서의 회로 기판의 최상측에 배치된 회로층은 트레이스(121-3)를 포함할 수 있고, 상기 제1 패드(121) 및 제2 패드(122) 중 적어도 하나는 상기 트레이스(121-3)를 통해 적어도 다른 하나와 전기적으로 연결될 수 있다.
다른 실시 예에서, 상기 회로 기판의 최상측에 배치된 회로층은 트레이스(121-3)를 구비하지 않을 수 있다. 이 경우, 상기 제1 패드(121) 및 제2 패드(122)는 상기 제1 절연층(111) 상에서 서로 직접 연결되지 않을 수 있다. 예를 들어, 상기 제1 패드(121) 및 제2 패드(122)는 제1 관통 전극(161)과 연결될 수 있고, 이를 통해 서로 전기적으로 연결될 수 있다.
상기 제1 패드(121)는 복수 개로 구비될 수 있다. 바람직하게, 상기 제1 패드(121)는 물리적으로 서로 이격된 위치에 복수 개 구비될 수 있다.
상기 제2 패드(122)는 복수 개로 구비될 수 있다. 바람직하게, 상기 제2 패드(122)는 물리적으로 서로 이격된 위치에 복수 개 구비될 수 있다.
일 실시 예에서, 상기 제1 패드(121)는 회로 기판(100) 상에 외부 기판(예를 들어, 인터포져 또는 다른 패키지 기판)과 전기적으로 결합하기 위한 패드로 기능할 수 있다. 다른 실시 예에서, 상기 제1 패드(121)는 반도체 소자와 전기적으로 결합하기 위한 패드로 기능할 수 있다.
상기 제2 패드(122)는 반도체 소자와 전기적으로 결합하기 위한 패드로 기능할 수 있다.
또한, 상기 제1 회로층(120)은 상기 제1 패드(121) 및 제2 패드(122) 중 적어도 하나와 연결되는 트레이스를 포함할 수 있다.
상기 제1 패드(121) 및 상기 제2 패드(122)는 서로 다른 폭을 가질 수 있다. 예를 들어, 상기 제1 패드(121) 및 제2 패드(122)의 각각의 평면 면적은 서로 다를 수 있다. 여기에서 평면 면적은 각각의 패드의 상면의 면적을 의미할 수 있다.
일 실시 예에서, 상기 제1 패드(121) 및 제2 패드(122) 각각은 반도체 소자와 전기적으로 결합되는 패드일 수 있다. 이때, 상기 제1 패드(121)에 결합되는 반도체 소자에 구비된 단자의 폭 및/또는 복수의 단자들 사이의 간격은 상기 제2 패드(122)에 결합되는 반도체 소자에 구비된 단자의 폭 및/또는 복수의 단자들 사이의 간격과 다를 수 있다. 바람직하게, 이때, 상기 제1 패드(121)에 결합되는 반도체 소자에 구비된 단자의 폭 및/또는 복수의 단자들 사이의 간격은 상기 제2 패드(122)에 결합되는 반도체 소자에 구비된 단자의 폭 및/또는 복수의 단자들 사이의 간격보다 클 수 있다.
다른 실시 예에서, 상기 제1 패드(121)는 외부 기판과 전기적으로 결합되는 패드이고, 제2 패드(122)는 반도체 소자와 전기적으로 결합되는 패드일 수 있다. 이때, 상기 제1 패드(121)에 결합되는 외부 기판에 구비된 외부 패드의 폭 및/또는 복수의 외부 패드들 사이의 간격은 상기 제2 패드(122)에 결합되는 반도체 소자에 구비된 단자의 폭 및/또는 복수의 단자들 사이의 간격과 다를 수 있다. 바람직하게, 상기 제1 패드(121)에 결합되는 외부 기판에 구비된 외부 패드의 폭 및/또는 복수의 외부 패드들 사이의 간격은 상기 제2 패드(122)에 결합되는 반도체 소자에 구비된 단자의 폭 및/또는 복수의 단자들 사이의 간격보다 클 수 있다.
이에 따라, 상기 제1 패드(121)의 평면 면적은 상기 제2 패드(122)의 평면 면적보다 클 수 있다. 예를 들어, 상기 제1 패드(121)의 평면 면적은 상기 제2 패드(122)의 평면 면적의 1.2배 이상일 수 있다. 예를 들어, 상기 제1 패드(121)의 평면 면적은 상기 제2 패드(122)의 평면 면적의 1.5배 이상일 수 있다. 예를 들어, 상기 제1 패드(121)의 평면 면적은 상기 제2 패드(122)의 평면 면적의 2배 이상일 수 있다.
구체적으로, 상기 제1 패드(121)의 평면 면적은 상기 제2 패드(122)의 평면 면적의 1.2배 내지 5배의 범위를 가질 수 있다. 바람직하게, 상기 제1 패드(121)의 평면 면적은 상기 제2 패드(122)의 평면 면적의 1.5배 내지 4배의 범위를 가질 수 있다. 더욱 바람직하게, 상기 제1 패드(121)의 평면 면적은 상기 제2 패드(122)의 평면 면적의 2배 내지 3.5배의 범위를 가질 수 있다.
상기 제1 패드(121)의 평면 면적이 상기 제2 패드(122)의 평면 면적의 1.2배 미만이면, 상기 제1 패드(121) 상에 반도체 소자 또는 외부 기판이 안정적으로 결합되지 못할 수 있다. 또한, 상기 제1 패드(121)의 평면 면적이 상기 제2 패드(122)의 평면 면적의 1.2배 미만이면, 상기 제1 패드(121)의 평면 면적에 비례하여 향상되는 회로 기판 및 반도체 패키지의 방열 성능이 저하될 수 있다. 예를 들어, 상기 제1 패드(121)의 평면 면적이 상기 제2 패드(122)의 평면 면적의 1.2배 미만이면, 상기 회로 기판(100) 상에 실장된 반도체 소자 또는 외부 기판의 방열 특성이 저하되고, 이에 의해 상기 반도체 소자의 동작 속도가 감소하거나, 동작 신뢰성이 저하될 수 있다.
한편, 상기 제1 패드(121)의 평면 면적이 상기 제2 패드(122)의 평면 면적의 5배를 초과하면, 상기 제1 패드(121)를 형성하는데 소요되는 시간이 증가하고, 이에 따른 회로 기판의 제품 수율이 감소할 수 있다. 또한, 상기 제1 패드(121)의 평면 면적이 상기 제2 패드(122)의 평면 면적의 5배를 초과하면, 상기 제1 패드(121)의 평탄도가 저하될 수 있다. 예를 들어, 상기 제1 패드(121)의 평면 면적이 상기 제2 패드(122)의 평면 면적의 5배를 초과하면, 상기 제1 패드(121)의 상면의 영역별 높이 차이가 커질 수 있고, 나아가 상기 제1 패드(121) 상에 배치되는 제1 범프(181)의 평탄도가 저하될 수 있다. 그리고 상기 제1 패드(121) 또는 제1 범프(181)의 평탄도가 저하되거나, 상기 영역별 높이 차이가 커지는 경우, 상기 제1 패드(121)의 평탄도를 맞추는 공정이 필요하고, 이에 따른 제조 공정이 복잡해질 수 있다. 또한, 상기 제1 패드(121)의 평면 면적이 상기 제2 패드(122)의 평면 면적의 5배를 초과하면, 상기 제1 패드(121) 상에 배치되는 제1 범프(181)의 평탄도를 맞추기 위한 그라인딩 공정이 필수적으로 진행되어야 하거나, 상기 그라인딩 공정을 진행하는 시간이 증가할 수 있다. 또한, 상기 제1 패드(121)의 평면 면적이 상기 제2 패드(122)의 평면 면적의 5배를 초과하면, 상기 제1 패드(121)에 의한 회로 집적도가 저하될 수 있고, 이에 의해 회로 기판 및 반도체 패키지의 볼륨이 커질 수 있다.
한편, 상기 평면 면적은 수평 방향으로의 폭으로도 표현할 수 있다. 예를 들어, 상기 제1 패드(121)의 수평 방향으로의 폭은 상기 제2 패드(122)의 수평 방향으로의 폭보다 클 수 있다. 이때, 상기 제1 패드(121) 및 제2 패드(122)는 원형 형상을 가질 수 있고, 상기 수평 방향으로의 폭은 상기 원형 형상의 제1 패드(121) 및 제2 패드(122) 각각의 직경을 의미할 수 있다. 이때, 상기 제1 패드(121) 및 제2 패드(122)는 타원형 형상을 가질 수 있고, 상기 수평 방향으로의 폭은 상기 원형 형상의 제1 패드(121) 및 제2 패드(122) 각각의 장축 방향 또는 단축 방향으로의 직경을 의미할 수 있다. 또한, 상기 제1 패드(122) 및 제2 패드(122)는 사각형 형상을 가질 수 있고, 상기 수평 방향으로의 폭은 상기 사각형 형상의 제1 패드(121) 및 제2 패드(122) 각각의 가로 방향으로의 수평 거리, 세로 방향으로의 수평 거리 및 대각 방향으로의 수평 거리 중 어느 하나를 의미할 수 있다.
예를 들어, 상기 제2 회로층(130)은 제3 패드(131) 및 제4 패드(132)를 포함할 수 있다. 이때, 도면상에는 상기 제2 회로층(130)이 제3 패드(131) 및 제4 패드(132)만을 포함하는 것으로 도시하였으나, 이에 한정되지는 않는다.
상기 제3 패드(131)는 복수 개 구비될 수 있다. 바람직하게, 상기 제3 패드(131)는 물리적으로 서로 이격된 위치에서 복수 개 구비될 수 있다.
상기 제4 패드(132)는 복수 개 구비될 수 있다. 바람직하게, 상기 제4 패드(132)는 물리적으로 서로 이격된 위치에서 복수 개 구비될 수 있다.
한편, 상기 제2 회로층(130)의 제3 패드(131)는 외부 기판과 전기적으로 결합되는 패드이거나, 반도체 소자와 전기적으로 결합되는 패드일 수 있다. 또한, 상기 제4 패드(132)는 반도체 소자와 전기적으로 결합되는 패드일 수 있다.
이때, 상기 제3 패드(131)는 상기 제1 패드(121)의 구조에 대응하는 구조를 가질 수 있고, 상기 제4 패드(132)는 상기 제2 패드(122)의 구조에 대응하는 구조를 가질 수 있다. 이에 따라, 상기 제3 패드(131) 및 상기 제4 패드(132)의 구체적인 설명은 생략하기로 한다.
상기 제1 회로층(120), 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한, 상기 제1 회로층(120), 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로층(120), 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)은 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
한편, 상기 제1 회로층(120) 및 제2 회로층(130)은 5㎛ 내지 20㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 회로층(120) 및 제2 회로층(130)은 6㎛ 내지 17㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로층(120) 및 제2 회로층(130)은 7㎛ 내지 13㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로층(120) 및 제2 회로층(130)의 두께가 5㎛ 미만인 경우에는 저항이 증가할 수 있다. 상기 제1 회로층(120) 및 제2 회로층(130)의 두께가 20㎛를 초과하는 경우에는 회로 미세화가 어렵고, 이에 따른 회로 집적도가 감소할 수 있다.
한편, 회로 기판은 절연층(110)의 적어도 일부 영역을 관통하는 관통 전극을 포함할 수 있다.
예를 들어, 상기 제1 절연층(111)에는 제1 관통 전극(161)이 구비될 수 있다. 예를 들어, 제2 절연층(112)에는 제2 관통 전극(162)이 구비될 수 있다. 예를 들어, 상기 제3 절연층(113)에는 제3 관통 전극(163)이 구비될 수 있다.
상기 제1 관통 전극(161)은 상기 제1 회로층(120)과 제3 회로층(140) 사이를 수직 방향을 따라 전기적으로 연결할 수 있다.
상기 제2 관통 전극(162)은 상기 제2 회로층(130)과 제4 회로층(150) 사이를 수직 방향을 따라 전기적으로 연결할 수 있다.
상기 제3 관통 전극(163)은 상기 제3 회로층(140)과 제4 회로층(150) 사이를 수직 방향을 따라 전기적으로 연결할 수 있다.
상기 제1 관통 전극(161)은 수평 방향을 따라 서로 이격되며 복수 개 구비될 수 있다. 상기 제1 관통 전극(161) 중 적어도 하나는 상기 제1 패드(121)와 수직으로 중첩될 수 있다. 또한, 상기 제1 관통 전극(161) 중 적어도 다른 하나는 상기 제2 패드(122)와 수직으로 중첩될 수 있다.
이때, 상기 제1 패드(121)와 수직으로 중첩된 제1 관통 전극(161) 및 상기 제2 패드(122)와 수직으로 중첩된 제1 관통 전극(161)은 서로 다른 수평 방향으로의 폭을 가질 수 있다. 예를 들어, 상기 제1 패드(121)와 수직으로 중첩된 제1 관통 전극(161)의 수평 방향으로의 폭은 상기 제2 패드(122)와 수직으로 중첩된 제1 관통 전극(161)의 수평 방향으로의 폭보다 클 수 있다.
또한, 상기 제2 관통 전극(162)은 수평 방향을 따라 서로 이격되며 복수 개 구비될 수 있다. 상기 제2 관통 전극(162) 중 적어도 하나는 상기 제3 패드(131)와 수직으로 중첩될 수 있다. 또한, 상기 제2 관통 전극(162) 중 적어도 다른 하나는 상기 제4 패드(132)와 수직으로 중첩될 수 있다.
이때, 상기 제3 패드(131)와 수직으로 중첩된 제2 관통 전극(162) 및 상기 제4 패드(132)와 수직으로 중첩된 제2 관통 전극(162)은 서로 다른 수평 방향으로의 폭을 가질 수 있다. 예를 들어, 상기 제3 패드(131)와 수직으로 중첩된 제2 관통 전극(162)의 수평 방향으로의 폭은 상기 제4 패드(132)와 수직으로 중첩된 제2 관통 전극(162)의 수평 방향으로의 폭보다 클 수 있다.
따라서, 실시 예는 각각의 패드가 가지는 수평 방향으로의 폭을 기준으로 각각의 관통 전극이 가지는 수평 방향으로의 폭을 조절할 수 있다. 이를 통해, 실시 예는 상기 관통 전극의 폭과 상기 패드의 폭의 차이를 최소화할 수 있고, 상기 폭의 차이가 커짐에 따라 발생할 수 있는 신호 전송 손실을 최소화할 수 있다. 이를 통해, 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 전기적 특성을 더욱 향상시킬 수 있다.
상기 제1 관통 전극(161), 제2 관통 전극(162) 및 제3 관통 전극(163)은 각각의 절연층을 관통하는 관통 홀의 내부를 전도성 물질로 충진하여 형성할 수 있다. 상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀은 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 기계 가공 방식으로 형성될 수 있다. 또한, 상기 관통 홀은 UV나 CO2 레이저 방식을 사용할 수 있다. 또한, 상기 제1 관통 홀은 미노실란, 케톤류 등을 포함하는 약품을 이용한 화학 가공 방식을 사용할 수 있다.
상기 관통 홀이 형성되면, 상기 관통 홀 내부를 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 금속 물질로 충진하여 상기 제1 관통 전극(161), 제2 관통 전극(162) 및 제3 관통 전극(163)을 형성할 수 있다. 이때, 상기 전도성 물질의 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
실시 예의 회로 기판(100)은 패드 상에 배치된 범프부를 포함한다.
구체적으로, 실시 예의 회로 기판(100)은 제1 회로층(120) 상에 배치된 제1 범프(180)를 포함할 수 있다. 상기 제1 범프(180)는 상기 제1 회로층(120)의 제1 패드(121) 상에 배치될 수 있다. 상기 제1 범프(180)는 포스트 범프일 수 있다. 상기 제1 범프(180)는 반도체 소자 및/또는 외부 기판과의 전기적 결합성을 향상시키기 위해 구비될 수 있다.
즉, 기판 상에 결합되는 반도체 소자의 단자의 폭 및 단자들의 피치가 미세화됨에 따라, 솔더 등의 전도성 접착제에 의해 상기 반도체 소자를 실장하는 경우, 상기 전도성 접착제의 확산이 이루어질 수 있고, 이로 인해 복수의 전도성 접착제가 서로 연결되는 문제가 발생할 수 있다. 이를 통해, 실시 예는 상기 전도성 접착제의 볼륨을 줄이기 위해 열 압착 본딩(Thermal Compression Bonding)을 진행할 수 있다. 이때, 상기 제1 범프(180)가 기판에 구비되지 않는 경우, 상기 전도성 접착제의 볼륨을 줄이기 어려울 수 있다. 이는, 상기 전도성 접착제가 배치되는 전극의 높이가 제1 보호층(170)의 상면보다 낮게 위치하고, 이에 따라 상기 전극의 높이와 절연층의 높이 차이만큼 상기 전도성 접착제의 볼륨이 커지기 때문일 수 있다.
따라서, 실시 예는 상기 반도체 소자의 단자와의 정합도 및 상기 전도성 접착제와 전극부 사이에 형성되는 금속간 화합물(Inter Metallic Compound, IMC)이 기판으로 확산되는 것을 방지하는 확산 방지력 확보를 위해 상기 제1 보호층(170) 상으로 돌출되는 제1 범프(180)를 구비할 수 있다.
한편, 상기 제2 회로층(130)의 하면에는 제2 범프(190)가 구비될 수 있다. 예를 들어, 상기 제2 범프(190)는 상기 제2 회로층(130)의 제3 패드(131)의 하면에 구비될 수 있다. 상기 제2 범프(190)는 상기 제1 범프(180)에 대응하는 구조를 가질 수 있으며, 이에 따라 이에 대한 상세한 설명은 생략하기로 한다.
상기 제1 범프(180) 및 제2 범프(190)는 각각 일정 수준의 수직 방향으로의 두께를 가질 수 있다. 상기 제1 범프(180) 및 제2 범프(190)의 각각의 수직 방향으로의 두께는 75㎛ 내지 210㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1 범프(180) 및 제2 범프(190)의 각각의 수직 방향으로의 두께는 80㎛ 내지 200㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1 범프(180) 및 제2 범프(190)의 각각의 수직 방향으로의 두께는 90㎛ 내지 180㎛의 범위를 만족할 수 있다.
상기 제1 범프(180) 및 제2 범프(190)의 수직 방향으로의 두께가 75㎛ 미만이면, 상기 제1 범프(180) 및 제2 범프(190) 상에 외부 기판 및/또는 반도체 소자가 안정적으로 결합되지 못할 수 있다. 이에 따라, 상기 외부 기판 및/또는 반도체 소자의 동작 특성이 저하될 수 있다. 상기 제1 범프(180) 및 제2 범프(190)의 수직 방향으로의 두께가 75㎛ 미만이면, 상기 솔더와 같은 전도성 접착제의 볼륨을 줄이지 못할 수 있고, 이에 따른 금속간 화합물의 확산에 따른 물리적 신뢰성 및/또는 전기적 신뢰성 문제가 발생할 수 있다. 또한, 상기 제1 범프(180) 및 제2 범프(190)의 수직 방향으로의 두께가 210㎛를 초과하면, 범프의 강성이 저하될 수 있고, 이에 따라 상기 반도체 소자 및/또는 외부 기판이 결합된 상태에서 무너짐과 같은 신뢰성 문제가 발생할 수 있다. 상기 제1 범프(180) 및 제2 범프(190)의 수직 방향으로의 두께가 210㎛를 초과하면, 회로 기판(100)의 두께 및 반도체 패키지의 두께가 증가할 수 있다.
실시 예의 회로 기판(100)은 보호층을 포함할 수 있다.
구체적으로, 제1 절연층(111) 상에는 제1 보호층(170)이 배치될 수 있다. 상기 제1 보호층(170)은 적어도 하나의 오픈 영역을 포함할 수 있다. 바람직하게, 상기 제1 보호층(170)은 복수의 오픈 영역을 포함할 수 있다.
상기 제1 보호층(170)은 상기 제1 패드(121)와 수직 방향으로 중첩되는 제1 오픈 영역(171)을 포함할 수 있다. 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)은 상기 제1 패드(121)의 상면의 일부를 오픈할 수 있다. 예를 들어, 상기 제1 보호층(170)은 상기 제1 패드(121)의 상면의 적어도 일부를 덮을 수 있고, 상기 제1 패드(121)의 상면을 부분적으로 오픈하는 제1 오픈 영역(171)을 포함할 수 있다. 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)은 상기 제1 패드(121)의 상면 중 제1 범프(180)가 배치될 부분을 노출할 수 있다. 이에 따라, 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)은 상기 제1 범프(180)로 채워질 수 있다.
상기 제1 보호층(170)은 상기 제2 패드(122)와 수직으로 중첩되는 제2 오픈 영역(172)을 포함할 수 있다. 상기 제1 보호층(170)의 상기 제2 오픈 영역(172)은 상기 제2 패드(122)의 상면의 일부를 오픈할 수 있다. 예를 들어, 상기 제1 보호층(170)의 상기 제2 오픈 영역(172)은 상기 제2 패드(122)의 상면의 적어도 일부를 덮을 수 있고, 상기 제2 패드(122)의 상면을 부분적으로 오픈하는 제2 오픈 영역(172)을 포함할 수 있다.
구체적으로, 상기 제1 보호층(170)의 상기 제1 오픈 영역(171) 및 제2 오픈 영역(172) 각각은 SMD(Solder Mask Defined type) 타입으로 구비될 수 있다.
상기 제1 보호층(170)의 상기 제1 오픈 영역(171)의 평면 면적은 상기 제2 오픈 영역(172)의 평면 면적과 다를 수 있다. 바람직하게, 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)의 평면 형상은 상기 제2 오픈 영역(172)의 평면 형상과 다를 수 있다.
예를 들어, 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)의 평면 형상은 서로 이격된 복수의 돌출 부분을 포함하는 눈꽃 형상을 가질 수 있다. 이에 따라, 상기 제1 패드(121)의 측면으로부터 상기 제1 보호층(170)의 제1 오픈 영역(171)의 내벽 사이의 수평 거리는 상기 제1 패드(121)의 상면의 둘레를 따라 서로 다른 수평 거리를 가질 수 있다. 예를 들어, 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)의 돌출 부분에서의 수평 거리는 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)의 돌출 부분 이외의 부분에서의 수평 거리보다 작을 수 있다.
상기 제1 보호층(170)의 상기 제2 오픈 영역(172)의 평면 형상은 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)의 평면 형상과 다를 수 있다. 예를 들어, 상기 제1 보호층(170)의 상기 제2 오픈 영역(172)의 평면 형상은 상기 제1 오픈 영역(171)의 평면 형상에서 상기 돌출 부분을 구비하지 않을 수 있다. 예를 들어, 상기 제2 오픈 영역(172)의 평면 형상은 사각 형상, 원형 형상, 타원 형상 및 다각 형상 중 어느 하나일 수 있다.
한편, 상기 제2 절연층(112) 하에는 제2 보호층(175)이 배치될 수 있다. 상기 제2 보호층(175)은 제3 오픈 영역(176) 및 제4 오픈 영역(177)을 포함할 수 있다. 상기 제2 보호층(175)의 제3 오픈 영역(176)은 상기 제1 보호층(170)의 제1 오픈 영역(171)에 대응하는 평면 형상을 가질 수 있다. 또한, 상기 제2 보호층(175)의 제4 오픈 영역(177)은 상기 제1 보호층(170)의 제2 오픈 영역(172)에 대응하는 평면 형상을 가질 수 있다.
한편, 상기 제2 보호층(175)이 제3 오픈 영역(176) 및 제4 오픈 영역(177)을 포함한다고 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 보호층(175)은 실시 예에 따른 제3 오픈 영역(176)만을 포함할 수 있고, 제4 오픈 영역(177)만을 포함할 수 있으며, 제3 오픈 영역(176) 및 제4 오픈 영역(177)을 모두 포함할 수도 있을 것이다.
상기 제1 보호층(170) 및 제2 보호층(175)은 절연성 물질을 포함할 수 있다. 상기 제1 보호층(170) 및 제2 보호층(175)은 절연층과 회로층의 표면을 보호하기 위해 도포된 후 가열하여 경화될 수 있는 다양한 물질을 포함할 수 있다.
상기 제1 보호층(170) 및 제2 보호층(175)은 유기 고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 상기 제1 보호층(170) 및 제2 보호층(175)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 상기 제1 보호층(170) 및 제2 보호층(175)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 상기 제1 보호층(170) 및 제2 보호층(175)은 포토 솔더 레지스트층, 커버레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.
상기 제1 보호층(170) 및 제2 보호층(175)의 두께는 1㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(170) 및 제2 보호층(175)의 두께는 1㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 제1 보호층(170) 및 제2 보호층(175)의 두께는 5㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(170) 및 제2 보호층(175)의 두께가 20㎛를 초과하는 경우, 회로 기판 및 반도체 패키지의 전체적인 두께가 증가할 수 있다.
이하에서는 실시 예에 따른 제1 보호층(170) 및 제2 보호층(175)에 각각 구비된 오픈 영역에 대해 설명하기로 한다.
다만, 상기 제2 보호층(175)에 구비된 제3 오픈 영역(176) 및 제4 오픈 영역(177)은 상기 제1 보호층(170)에 구비된 제1 오픈 영역(171) 및 제2 오픈 영역(172)에 대응할 수 있다. 따라서, 이하에서는 상기 제1 회로층(120)의 제1 패드(121) 및 제2 패드(122)와 함께 상기 제1 보호층(170)에 구비되는 제1 오픈 영역(171) 및 제2 오픈 영역(172)에 대해 설명하기로 한다.
도 3은 도 2의 회로 기판에서 제1 범프가 제거된 상태의 평면도이고, 도 4는 도 2의 회로 기판에서 제1 범프가 배치된 상태의 평면도이며, 도 5a 및 도 5b는 실시 예에 따른 제1 보호층의 제1 오픈 영역을 설명하기 위한 도면이고, 도 6은 실시 예에 따른 제1 보호층의 제2 오픈 영역을 설명하기 위한 도면이며, 도 7은 실시 예의 제1-1 패드 상에 구비된 제1 오픈 영역을 확대한 확대도이고, 도 8은 실시 예의 제1-2 패드 상에 구비된 제1 오픈 영역을 확대한 확대도이며, 도 9는 실시 예에 따른 제1 오픈 영역의 변형 예이다.
이하에서는 도 3 내지 9를 참조하여, 실시 예의 제1 보호층(170)에 구비된 제1 오픈 영역(171) 및 제2 오픈 영역(172)에 대해 구체적으로 설명하기로 한다.
도 3 및 도 4를 참조하면, 제1 절연층(111) 상에는 제1 회로층(120)이 배치될 수 있다.
상기 제1 회로층(120)은 제1 패드(121) 및 제2 패드(122)를 포함할 수 있다. 이때, 도면에는 도시하지 않았지만, 상기 제1 회로층(120)은 상기 제1 패드(121) 및 제2 패드(122) 중 적어도 하나와 연결되는 트레이스를 포함할 수 있다.
또한, 상기 제1 절연층(111) 상에는 제1 보호층(170)이 배치될 수 있다. 이때, 상기 제1 보호층(170)은 제1 오픈 영역(171) 및 제2 오픈 영역(172)을 포함할 수 있다.
이때, 상기 제1 보호층(170)은 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 상기 제1 영역(R1)은 제1 보호층(170)의 가장자리 영역을 의미할 수 있으나, 이에 한정되는 것은 아니다. 상기 제1 영역(R1)은 상기 제1 보호층(170)에서 제1 회로층(120)의 제1 패드(121)와 수직으로 중첩되는 영역을 의미할 수 있다. 상기 제2 영역(R2)은 상기 제1 보호층(170)의 중앙 영역을 의미할 수 있으나, 이에 한정되는 것은 아니다. 상기 제2 영역(R2)은 상기 제1 보호층(170)에서 상기 제1 회로층(120)의 제2 패드(122)와 수직으로 중첩되는 영역을 의미할 수 있다.
그리고 상기 제1 오픈 영역(171)은 상기 제1 보호층(170)의 상기 제1 영역(R1)에 구비될 수 있다. 또한, 상기 제2 오픈 영역(172)은 상기 제1 보호층(170)의 제2 영역(R2)에 구비될 수 있다.
한편, 상기 제1 회로층(120)의 제1 패드(121) 및 제2 패드(122) 각각은 상기 제1 보호층(170)의 제1 오픈 영역(171) 및 제2 오픈 영역(172)과 수직 방향으로 중첩될 수 있다.
예를 들어, 상기 제1 패드(121)는 상기 제1 보호층(170)의 제1 오픈 영역(171)과 수직 방향으로 중첩될 수 있다. 이때, 상기 제1 패드(121)의 상면은 상기 제1 보호층(170)의 제1 오픈 영역(171)과 부분적으로 수직 방향으로 중첩될 수 있다. 예를 들어, 상기 제1 패드(121)의 상면은 상기 제1 보호층(170)으로 덮이는 부분과, 상기 제1 오픈 영역(171)과 수직 방향으로 중첩되어 노출되는 부분을 포함할 수 있다.
이때, 상기 제1 패드(121)의 상면의 테두리는 상기 제1 보호층(170)의 제1 오픈 영역(171)과 수직으로 중첩되지 않을 수 있다. 바람직하게, 상기 제1 패드(121)의 상면의 테두리는 상기 제1 보호층(170)으로 덮일 수 있다. 따라서, 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)은 상기 제1 패드(121)의 상면 중 상기 제1 패드(121)의 상면의 테두리로부터 이격된 영역을 부분적으로 노출할 수 있다.
예를 들어, 상기 제2 패드(122)는 상기 제1 보호층(170)의 제2 오픈 영역(172)과 수직 방향으로 중첩될 수 있다. 이때, 상기 제2 패드(122)의 상면은 상기 제1 보호층(170)의 제2 오픈 영역(172)과 부분적으로 수직 방향으로 중첩될 수 있다. 예를 들어, 상기 제2 패드(122)의 상면은 상기 제1 보호층(170)으로 덮이는 부분과, 상기 제2 오픈 영역(172)과 수직 방향으로 중첩되어 노출되는 부분을 포함할 수 있다.
또한, 상기 제2 패드(122)의 상면의 테두리는 상기 제1 보호층(170)의 제2 오픈 영역(172)과 수직으로 중첩되지 않을 수 있다. 바람직하게, 상기 제2 패드(122)의 상면의 테두리는 상기 제1 보호층(170)으로 덮일 수 있다. 따라서, 상기 제1 보호층(170)의 상기 제2 오픈 영역(172)은 상기 제2 패드(122)의 상면 중 상기 제2 패드(122)의 상면의 테두리로부터 이격된 영역을 부분적으로 노출할 수 있다.
상기 제1 패드(121)의 수평 방향으로의 폭은 70㎛ 내지 110㎛의 범위를 만족할 수 있다. 바람직하게, 상기 제1 패드(121)의 수평 방향으로의 폭은 75㎛ 내지 105㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제1 패드(121)의 수평 방향으로의 폭은 80㎛ 내지 100㎛의 범위를 만족할 수 있다. 상기 제1 패드(121)의 수평 방향으로의 폭이 70㎛보다 작으면, 상기 제1 패드(121)와 제1 범프(180) 사이의 접촉 면적이 감소할 수 있고, 이에 따른 상호 간의 물리적 접합 신뢰성이 저하될 수 있다. 상기 제1 패드(121)의 수평 방향으로의 폭이 70㎛보다 작으면, 상기 제1 패드(121) 상에 상기 제1 범프(180)가 안정적으로 배치되지 못할 수 있고, 나아가 상기 제1 범프(180) 상에 반도체 소자 및/또는 외부 기판이 안정적으로 배치되지 못할 수 있다.
상기 제1 패드(121)의 수평 방향으로의 폭이 110㎛보다 크면, 상기 제1 패드(121)가 차지하는 공간이 증가할 수 있고, 이에 따른 회로 기판 및 반도체 패키지의 면적이 증가할 수 있다. 예를 들어, 상기 제1 패드(121)의 수평 방향으로의 폭이 110㎛보다 크면, 제한된 공간 내에 상기 제1 패드(121)를 모두 배치하지 못할 수 있고, 이에 따른 회로 집적도가 저하될 수 있다.
상기 제2 패드(122)의 수평 방향으로의 폭은 상기 제1 패드(121)의 수평 방향으로의 폭보다 작을 수 있다. 예를 들어, 상기 제2 패드(122)의 수평 방향으로의 폭은 20㎛ 내지 70㎛의 범위를 만족할 수 있다. 바람직하게, 상기 제2 패드(122)의 수평 방향으로의 폭은 25㎛ 내지 65㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제2 패드(122)의 수평 방향으로의 폭은 30㎛ 내지 60㎛의 범위를 만족할 수 있다. 상기 제2 패드(122)의 수평 방향으로의 폭이 20㎛보다 작으면, 상기 제2 패드(122) 상에 반도체 소자를 안정적으로 배치하지 못할 수 있다. 예를 들어, 상기 제2 패드(122)의 수평 방향으로의 폭이 20㎛보다 작으면, 상기 반도체 소자와의 전기적 연결 신뢰성이 저하될 수 있다. 상기 제2 패드(122)의 수평 방향으로의 폭이 70㎛보다 크면, 제한된 공간 내에 상기 제2 패드(122)를 모두 배치하지 못할 수 있다. 상기 제2 패드(122)의 수평 방향으로의 폭이 70㎛보다 크면, 반도체 소자의 단자와 연결되는 복수의 제2 패드들 사이의 간격이 커질 수 있고, 이에 따른 신호 전송 거리가 증가할 수 있다. 상기 신호 전송 거리가 증가하는 경우, 상기 신호 전송 거리에 비례하여 신호 전송 손실이 증가할 수 있고, 이에 따른 전기적 신뢰성이 저하될 수 있다. 예를 들어, 상기 제2 패드(122)의 수평 방향으로의 폭이 70㎛보다 크면, 반도체 소자의 동작 특성이 저하될 수 있다.
한편, 상기 제1 패드(121) 및 제2 패드(122)의 평면 형상은 서로 동일할 수 있고, 이와 다르게 서로 다를 수 있다.
예를 들어, 상기 제1 패드(121)는 제1 평면 형상을 가지는 제1-1 패드(121-1)를 포함할 수 있다. 예를 들어, 상기 제1-1 패드(121-1)는 원형 또는 타원 형상의 평면 형상을 가질 수 있다.
또한, 상기 제1 패드(121)는 제2 평면 형상을 가지는 제1-2 패드(121-2)를 포함할 수 있다. 예를 들어, 상기 제1-2 패드(121-2)는 사각 형상의 평면 형상을 가질 수 있다.
또한, 상기 제2 패드(122)는 제1 평면 형상을 가지는 제2-1 패드(122-1)를 포함할 수 있다. 예를 들어, 상기 제2-1 패드(122-1)는 원형 또는 타원 형상의 평면 형상을 가질 수 있다.
또한, 상기 제2 패드(122)는 제2 평면 형상을 가지는 제2-2 패드(122-2)를 포함할 수 있다. 예를 들어, 상기 제2-2 패드(122-2)는 사각 형상의 평면 형상을 가질 수 있다.
또한, 상기 제1-1 패드(121-1)는 트레이스(121-3)와 선택적으로 연결될 수 있다. 또한, 상기 제1-2 패드(121-2)는 트레이스(121-3)와 선택적으로 연결될 수 있다. 또한, 상기 제2 패드(122)는 트레이스(121-3)와 선택적으로 연결될 수 있다.
한편, 상기 제1 보호층(170)의 제1 오픈 영역(171)은 상기 제1 패드(121)의 평면 형상과 다른 평면 형상을 가질 수 있다. 또한, 상기 제1 보호층(170)의 제1 오픈 영역(171)은 상기 제2 패드(122)의 평면 형상과 다른 평면 형상을 가질 수 있다. 또한, 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)은 상기 제1 보호층(170)의 제2 오픈 영역(172)의 평면 형상과 다른 평면 형상을 가질 수 있다.
상기 제1 패드(121)의 제1-1 패드(121-1) 및 제1-2 패드(121-2) 각각은 상기 제1 보호층(170)의 제1 오픈 영역(171)과 수직으로 중첩될 수 있다. 예를 들어, 상기 제1 패드(121)의 제1-1 패드(121-1) 및 제1-2 패드(121-2) 각각은 상기 제1 보호층(170)의 제1 오픈 영역(171)과 부분적으로 수직으로 중첩될 수 있다.
상기 제1 패드(121)의 제1-1 패드(121-1) 및 제1-2 패드(121-2) 각각은 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)과 수직으로 중첩되지 않는 비중첩 영역 및 상기 제1 오픈 영역(171)과 수직으로 중첩되는 중첩 영역을 포함할 수 있다.
예를 들어, 상기 제1 패드(121)의 상기 제1-1 패드(121-1)는 상기 제1 보호층(170)으로 덮이는 제1 부분(121a1)을 포함할 수 있다. 상기 제1 패드(121)의 상기 제1-1 패드(121-1)의 상기 제1 부분(121a1)은 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)과 수직으로 중첩되지 않을 수 있다. 상기 제1 패드(121)의 상기 제1-1 패드(121-1)의 상기 제1 부분(121a1)은 상기 제1-1 패드(121-1)의 상면의 테두리를 따라 구비될 수 있다. 즉, 상기 제1-1 패드(121-1)의 상기 제1 부분(121a1)에 대응하는 상기 제1-1 패드(121-1)의 상면의 테두리 부분은 상기 제1 보호층(170)을 통해 전체적으로 덮일 수 있고 상기 제1 오픈 영역(171)과 수직으로 중첩되지 않을 수 있다.
또한, 상기 제1 패드(121)의 상기 제1-1 패드(121-1)는 상기 제1 보호층(170)의 제1 오픈 영역(171)과 수직으로 중첩되는 제2 부분(121b1)을 포함할 수 있다.
또한, 상기 제1 패드(121)의 상기 제1-2 패드(121-2)는 상기 제1 보호층(170)으로 덮이는 제1 부분(121a2)을 포함할 수 있다. 상기 제1 패드(121)의 상기 제1-2 패드(121-2)의 상기 제1 부분(121a2)은 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)과 수직으로 중첩되지 않을 수 있다. 상기 제1 패드(121)의 상기 제1-2 패드(121-2)의 상기 제1 부분(121a2)은 상기 제1-2 패드(121-2)의 상면의 테두리를 따라 구비될 수 있다. 즉, 상기 제1-2 패드(121-2)의 상기 제1 부분(121a2)에 대응하는 상기 제1-2 패드(121-2)의 상면의 테두리 부분은 상기 제1 보호층(170)을 통해 전체적으로 덮일 수 있고 상기 제1 오픈 영역(171)과 수직으로 중첩되지 않을 수 있다.
또한, 상기 제1 패드(121)의 상기 제1-2 패드(121-2)는 상기 제1 보호층(170)의 제1 오픈 영역(171)과 수직으로 중첩되는 제2 부분(121b2)을 포함할 수 있다.
또한, 상기 제2 패드(122)는 상기 제1 보호층(170)으로 덮이는 제1 부분(122a)을 포함할 수 있다. 상기 제2 패드(122)의 상기 제1 부분(122a)은 상기 제1 보호층(170)의 제2 오픈 영역(172)과 수직으로 중첩되지 않을 수 있다. 상기 제2 패드(122)의 상기 제1 부분(122a)은 상기 제2 패드(122)의 상면의 테두리를 따라 구비될 수 있다. 즉, 상기 제2 패드(122)의 상기 제1 부분(122a)에 대응하는 상기 제2 패드(122)의 상면의 테두리 부분은 상기 제1 보호층(170)을 통해 전체적으로 덮일 수 있고 상기 제2 오픈 영역(172)과 수직으로 중첩되지 않을 수 있다.
또한, 상기 제2 패드(122)는 상기 제1 보호층(170)의 제2 오픈 영역(172)과 수직으로 중첩되는 제2 부분(122b)을 포함할 수 있다.
한편, 상기 제1 범프(180)는 상기 제1 패드(121) 상에 배치될 수 있다. 예를 들어, 상기 제1 범프(180)는 상기 제1 패드(121)의 제1-1 패드(121-1) 및 제1-2 패드(121-2) 각각의 제1 부분(121a1, 121a2) 상에 배치될 수 있다. 예를 들어, 상기 제1 범프(180)는 상기 제1 보호층(170)의 상기 제1 오픈 영역(171) 내에 배치될 수 있다. 바람직하게, 상기 제1 범프(180)는 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)에 배치된 부분을 포함할 수 있다. 상기 제1 범프(180)의 평면 형상은 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)의 평면 형상에 대응할 수 있다. 예를 들어, 상기 제1 범프(180)의 하면의 평면 형상은 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)의 평면 형상에 대응할 수 있다. 예를 들어, 상기 제1 범프(180)의 하면은 상호 이격된 복수의 돌출 부분을 포함하는 평면 형상을 가질 수 있다. 예를 들어, 상기 제1 범프(180)의 하면은 눈꽃 형상을 가질 수 있다.
상기 제1 오픈 영역(171) 및 제2 오픈 영역(172)의 평면 형상에 대해 보다 구체적으로 설명하면 다음과 같다.
도 5a를 참조하면, 제1 패드(121)의 제1-1 패드(121-1) 및 제1-2 패드(121-2) 각각은 서로 다른 평면 형상을 가질 수 있다. 이때, 상기 제1-1 패드(121-1) 및 제1-2 패드(121-2)는 트레이스(121-3)와 직접 연결되지 않을 수 있다. 예를 들어, 도 5a의 상기 제1-1 패드(121-1) 및 제1-2 패드(121-2)는 트레이스(121-3)와 연결되지 않은 패드를 의미할 수 있다.
도 5a의 (A)를 참조하면, 상기 제1 패드(121)의 제1-1 패드(121-1)의 평면 형상은 원형 형상일 수 있다. 또한, 도 5a의 (B)를 참조하면, 상기 제1 패드(121)의 제1-2 패드(121-2)의 평면 형상은 사각 형상일 수 있다.
이때, 상기 제1 보호층(170)은 상기 제1-1 패드(121-1) 및 제1-2 패드(121-2)와 각각 수직으로 중첩되는 제1 오픈 영역(171)을 포함할 수 있다. 상기 제1-1 패드(121-1)와 수직으로 중첩된 제1 오픈 영역의 평면 형상은 상기 제1-2 패드(121-2)와 수직으로 중첩된 제1 오픈 영역의 평면 형상과 동일할 수 있다.
다만, 실시 예는 이에 한정되지 않으며, 상기 제1-1 패드(121-1)와 수직으로 중첩된 제1 오픈 영역의 평면 형상은 상기 제1-2 패드(121-2)와 수직으로 중첩된 제1 오픈 영역의 평면 형상과 다를 수 있다. 예를 들어, 상기 제1-2 패드(121-2)와 수직으로 중첩된 제1 오픈 영역의 평면 형상은 도 5의 (B)에 도시된 바와 같을 수 있다. 상기 제1-1 패드(121-1)와 수직으로 중첩된 제1 오픈 영역의 평면 형상은 도 9에 도시된 바와 같을 수 있다. 예를 들어, 상기 제1 오픈 영역(171)은 이하에서 설명되는 제1 파트(171-1) 및 제2 파트(171-2)를 포함할 수 있다. 예를 들어, 상기 제1 오픈 영역(171)을 형성하는 내측면은 수평 방향을 따라 단차를 가진 제1 내측면 및 제2 내측면을 구비할 수 있다. 그리고, 제1 내측면은 제1 파트(171-1)의 내측면을 의미할 수 있고, 제2 내측면은 제2 파트(171-2)의 내측면을 의미할 수 있다.
그리고 상기 제1 오픈 영역(171)의 상기 제1 파트(171-1)는 이와 수직으로 중첩된 패드의 형상을 따라갈 수 있다. 예를 들어, 상기 제1-1 패드(121-1)와 수직으로 중첩된 제1 오픈 영역의 제1 파트(171-1)는 상기 제1-1 패드(121-1)의 평면 형상에 대응하게 원형 형상을 가질 수 있다. 또한, 상기 제1-2 패드(121-2)와 수직으로 중첩된 제1 오픈 영역의 제1 파트(171-1)는 상기 제1-2 패드(121-2)의 평면 형상에 대응하게 사각 형상을 가질 수 있다.
한편, 상기 제1 오픈 영역(171)의 상기 제1 파트(171-1) 및 제2 파트(171-2)는 서로 연결될 수 있다. 즉, 상기 제1 오픈 영역(171)의 상기 제2 파트(171-2)는 상기 제1 파트(171-1)로부터 외측 방향으로 돌출된 부분일 수 있다. 예를 들어, 상기 제1 오픈 영역(171)의 제2 파트(171-2)는 상기 제1 파트(171-1)로부터 상기 제1 패드(121)의 상면의 둘레를 향하여 돌출 또는 확장된 부분일 수 있다. 상기 제1 오픈 영역(171)의 제2 파트(171-2)는 복수 개로 구비될 수 있다. 예를 들어, 상기 제1 오픈 영역(171)은 제1 파트(171-1) 및 상기 제1 파트(171-1)로부터 외측 방향을 향하여 돌출되며 서로 이격된 복수의 제2 파트(171-2)를 포함할 수 있다.
따라서, 도 5a의 (A) 및 (B)를 참조하면, 제1 패드(121)의 측면으로부터 상기 제1 보호층(170)의 제1 오픈 영역(171)의 내벽 사이의 수평 거리는 상기 제1 패드(121)의 상면의 둘레를 따라 서로 다른 수평 거리를 가질 수 있다. 예를 들어, 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)의 상기 제2 파트(171-2)에서의 수평 거리(D1)는 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)의 상기 제1 파트(171-1)에서의 수평 거리(D2)보다 작을 수 있다. 예를 들어, 상기 제1 오픈 영역(171)의 제1 파트(171-1)의 제1 내벽 및 제2 파트(171-2)의 제2 내벽은 수평 방향으로 단차를 가질 수 있다. 예를 들어, 상기 제1 오픈 영역(171)의 상기 제1 파트(171-1)의 제1 내벽은 상기 제2 파트(171-2)의 제2 내벽보다 더 내측에 위치할 수 있다. 이와 반대로, 상기 제1 오픈 영역(171)의 상기 제2 파트(171-2)의 제2 내벽은 상기 제1 파트(171-2)의 제1 내벽보다 더 외측에 위치할 수 있다. 여기에서, 상기 제1 내벽 및 제2 내벽이 단차를 가진다는 것은, 상기 제1 오픈 영역(171)의 전체 내벽이 상대적으로 외측에 위치한 외측 부분, 및 상기 외측 부분으로부터 내측으로 돌출되는 돌출 면의 내측 부분을 포함하는 것을 의미할 수 있다.
한편, 도 5b를 참조하면, 상기 제1-1 패드(121-1) 및 제1-2 패드(121-2)는 트레이스(121-3)와 연결될 수 있다.
상기 트레이스(121-3)는 상기 제1 보호층(170)의 제1 오픈 영역(171)과 수직으로 중첩되지 않을 수 있다. 구체적으로, 상기 트레이스(121-3)는 상기 제1-1 패드(121-1) 및/또는 제1-2 패드(121-2)의 측부에 연결된다. 이때, 상기 제1-1 패드(121-1) 및 제1-2 패드(121-2)의 측부에 인접한 제1-1 패드(121-1) 및 제1-2 패드(121-2)의 상면의 테두리 영역은 상기 제1 보호층(170)의 제1 오픈 영역(171)과 수직으로 중첩되지 않을 수 있다. 이에 따라, 상기 트레이스(121-3)도 상기 제1 보호층(170)의 제1 오픈 영역(171)과 수직으로 중첩되지 않을 수 있다.
상기 트레이스(121-3)의 일측면과 타측면 사이의 수평 거리(D3)는 상기 제1-1 패드(121-1) 및 제1-2 패드(121-2)의 폭 및 상기 제1 보호층(170)의 오픈 영역(171)의 폭에 의해 결정될 수 있다. 상기 트레이스(121-3)의 일측면과 타측면 사이의 수평 거리(D3)는 상기 트레이스(121-3)의 수평 방향으로의 폭(D3)을 의미할 수 있다. 이에 대해서는 하기에서 더욱 상세히 설명하기로 한다.
한편, 도 6을 참조하면, 상기 제1 보호층(170)의 제2 오픈 영역(172)의 내벽은 수평 방향으로 단차를 가지지 않을 수 있다. 예를 들어, 상기 제1 보호층(170)의 상기 제2 오픈 영역(172)은 상기 제1 오픈 영역(171)에서의 돌출 부분을 포함하지 않을 수 있다.
예를 들어, 도 6의 (A)를 참조하면, 상기 제1 보호층(170)의 제2 오픈 영역(172)은 상기 제2 패드(122)의 제2-1 패드(122-1)와 수직으로 중첩되는 제2-1 오픈 영역(172-1)을 포함할 수 있다. 상기 제2 패드(122)의 제2-1 패드(122-1)의 평면 형상은 원형 형상을 가질 수 있다. 이에 대응하게, 상기 제2-1 오픈 영역(172-1)의 평면 형상은 상기 제2 패드(122)의 제2-1 패드(122-1)의 평면 형상에 대응하게 원형 형상을 가질 수 있다.
예를 들어, 도 6의 (B)를 참조하면, 상기 제1 보호층(170)의 제2 오픈 영역(172)은 상기 제2 패드(122)의 제2-2 패드(122-2)와 수직으로 중첩되는 제2-2 오픈 영역(172-2)을 포함할 수 있다. 상기 제2 패드(122)의 제2-2 패드(122-2)의 평면 형상은 사각 형상을 가질 수 있다. 이에 대응하게, 상기 제2-2 오픈 영역(172-2)의 평면 형상은 상기 제2 패드(122)의 제2-2 패드(122-2)의 평면 형상에 대응하게 사각 형상을 가질 수 있다.
이때, 상기 제1 보호층(170)의 상기 제2-1 오픈 영역(172-1) 및 제2-2 오픈 영역(172-2)의 내벽은 수평 방향으로 단차를 가지지 않을 수 있다. 예를 들어, 상기 제1 보호층(170)의 상기 제2-1 오픈 영역(172-1) 및 제2-2 오픈 영역(172-2)은 상기 제1 오픈 영역(171)에서의 제2 파트(171-2)를 포함하지 않을 수 있다. 예를 들어, 상기 제1 보호층(170)의 상기 제2-1 오픈 영역(172-1) 및 제2-2 오픈 영역(172-2)은 상기 제1 오픈 영역(171)에서의 제1 파트(171-1)만을 포함할 수 있다.
즉, 상기 제2 패드(122) 상에는 범프가 배치되지 않을 수 있다. 또한, 상기 제2 패드(122)는 상기 제1 패드(121)보다 상대적으로 작은 폭을 가질 수 있다. 따라서, 상기 제2 패드(122)와 수직으로 중첩된 제2 오픈 영역(172)의 내벽이 수평 방향으로 단차를 가지지 않아도 반도체 소자와의 결합성 또는 범프와의 결합성에 영향을 주지 않을 수 있다.
다만, 상기 제1 패드(121) 상에는 상기 제1 범프(180)가 배치될 수 있다. 따라서, 상기 제1 패드(121)와 수직으로 중첩된 제1 오픈 영역(171)은 상기 제1 범프(180)와의 결합 신뢰성과, 외부 기판 및/또는 반도체 소자와의 결합 신뢰성에 영향을 줄 수 있다.
예를 들어, 상기 제1 오픈 영역(171)의 내벽이 수평 방향으로 단차를 가지지 않는 경우, 상기 제1 범프(180)와 상기 제1 패드(121) 사이의 결합 신뢰성이 저하될 수 있다. 예를 들어, 외부로부터 충격이 발생하면, 상기 제1 오픈 영역(171)의 내벽이 단차를 가지지 않음에 따라 상기 제1 범프(180)의 전체 영역에 동시에 상기 충격이 전달될 수 있고, 이로 인해 상기 제1 범프(180)에 크랙이 발생할 수 있다.
이와 다르게, 실시 예의 상기 제1 오픈 영역(171)의 내벽은 수평 방향으로 단차를 가질 수 있다. 이에 의해, 외부로부터 충격이 발생하면, 상기 제1 오픈 영역(171)의 내벽이 단차를 가짐에 따라 상기 제1 범프(180)의 전체 영역 중 상대적으로 외측에 위치한 영역에만 상기 충격이 전달될 수 있고, 상대적으로 내측에 위치한 영역에는 상기 충격이 전달되지 않을 수 있다. 예를 들어, 실시 예는 상기 제1 오픈 영역(171)의 내벽이 단차를 가지도록 하고, 상기 단차를 토대로 상기 제1 범프(180)에 발생하는 충격을 분산시킬 수 있다. 이를 통해, 실시 예는 상기 제1 범프(180)의 기계적 신뢰성 및/또는 전기적 신뢰성을 향상시킬 수 있고, 이에 다른 회로 기판과 반도체 소자 및/또는 외부 기판 사이의 기계적 신뢰성 및/또는 전기적 신뢰성을 향상시킬 수 있다.
이를 정리하면, 상기 제1 오픈 영역(171)은 제1 파트(171-1) 및 상기 제1 파트(171-1)로부터 외측으로 돌출된 제2 파트(171-2)를 포함할 수 있다. 그리고, 상기 제1 오픈 영역(171)의 내벽은 상기 제1 파트(171-1) 및 제2 파트(171-2)에 따라 수평 방향으로 단차를 가질 수 있다. 따라서, 실시 예는 상기 제1 오픈 영역(171)의 내벽이 가지는 단차를 토대로 상기 제1 범프(180)에 가해지는 물리적 충격을 분산시킬 수 있다. 즉, 실시 예는 상기 제1 오픈 영역(171)의 내벽이 수평 방향으로 단차를 가짐에 따라 기계적 스트레스에 대한 상기 제1 범프(180)의 저항성을 높일 수 있고, 이를 통해 회로 기판 및 이를 포함하는 반도체 패키지의 기계적 및/또는 물리적 신뢰성을 향상시킬 수 있다.
한편, 도 7 및 도 8을 참조하면, 상기 제1 오픈 영역(171)은 제1 파트(171-1) 및 제2 파트(171-2)를 포함할 수 있다. 상기 제2 파트(171-2)는 서로 이격된 위치에 복수 개 구비될 수 있다.
상기 제1 오픈 영역(171)의 상기 제1 파트(171-1)는 사각 형상을 가질 수 있다. 상기 제2 파트(171-2)는 상기 제1 파트(171-1)의 4개의 모서리 부분 각각에서 외측으로 돌출될 수 있다.
예를 들어, 상기 제2 파트(171-2)는 상기 제1 파트(171-1)의 서로 다른 위치에서 외측으로 각각 돌출된 제1 내지 제4 서브 파트(171-2a, 171-2b, 171-2c, 171-2d)를 포함할 수 있다.
이때, 상기 제1 오픈 영역(171)의 전체 폭, 상기 제1 파트(171-1)의 폭 및 상기 제2 파트(171-2)의 폭은 상기 제1 패드(121)의 폭을 기준으로 결정될 수 있다.
상기 제1 패드(121)의 폭(W1)은 상기에서 이미 설명하였으므로, 이의 상세한 설명은 생략한다. 예를 들어, 상기 제1 패드(121)가 도 7의 제1-1 패드(121-1)와 같은 원형 형상일 경우, 상기 폭(W1)은 제1-1 패드(121-1)의 직경을 의미할 수 있다. 예를 들어, 상기 제1 패드(121)가 도 8의 제1-2 패드(121-2)와 같은 사각 형상일 경우, 상기 폭(W1)은 제1-2 패드(121-2)의 수평 방향으로의 폭을 의미할 수 있다.
상기 제1 오픈 영역(171)은 제2 폭(W2)을 가질 수 있다. 상기 제2 폭(W2)은 상기 제1 오픈 영역(171)의 전체 영역에서 가장 큰 폭을 가지는 영역의 폭을 의미할 수 있다. 예를 들어, 상기 제2 폭(W2)은 상기 제2 파트(171-2)의 서로 마주보는 2개의 서브 파트의 각 단부 사이의 폭을 의미할 수 있다.
따라서, 상기 제1 오픈 영역(171)의 제2 폭(W2)은 상기 제1 오픈 영역(171)의 최대 폭을 의미할 수 있다.
상기 제1 오픈 영역(171)의 최대 폭(W2)은 상기 제1 패드(121)의 폭(W1)의 70% 내지 95%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 오픈 영역(171)의 최대 폭(W2)은 상기 제1 패드(121)의 폭(W1)의 72% 내지 92%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 오픈 영역(171)의 최대 폭(W2)은 상기 제1 패드(121)의 폭(W1)의 75% 내지 90%의 범위를 만족할 수 있다.
상기 제1 오픈 영역(171)의 최대 폭(W2)이 상기 제1 패드(121)의 폭(W1)의 70% 미만이면, 상기 제1 오픈 영역(171)을 통해 노출되는 상기 제1 패드(121)의 상면의 면적이 감소할 수 있다. 그리고, 상기 노출되는 상기 제1 패드(121)의 상면의 면적이 감소하는 경우, 상기 제1 패드(121)와 제1 범프(180) 사이의 접촉 면적이 감소할 수 있고, 이에 따른 상기 제1 범프(180)가 상기 제1 패드(121)로부터 박리되는 문제가 발생할 수 있다. 또한, 상기 제1 오픈 영역(171)의 최대 폭(W2)이 상기 제1 패드(121)의 폭(W1)의 70% 미만이면, 상기 제1 범프(180)와 상기 제1 패드(121) 사이의 폭의 차이가 커질 수 있고, 이로 인한 신호 전송 손실이 증가할 수 있다. 또한, 상기 제1 오픈 영역(171)의 최대 폭(W2)이 상기 제1 패드(121)의 폭(W1)의 95%를 초과하면, 상기 제1 패드(121)의 상면의 테두리 중 적어도 일부가 상기 제1 오픈 영역(171)을 통해 노출될 수 있다. 예를 들어, 상기 제1 오픈 영역(171)의 최대 폭(W2)이 상기 제1 패드(121)의 폭(W1)의 95%를 초과하면, 상기 제1 오픈 영역(171)을 형성하는 공정에서의 공정 오차로 인해 상기 제1 패드(121)의 측면의 적어도 일부가 상기 제1 보호층(170)으로 덮이지 않을 수 있고, 이에 따른 기계적 신뢰성 및/또는 전기적 신뢰성 문제가 발생할 수 있다.
한편, 상기 제1 오픈 영역(171)의 상기 제1 파트(171-1)의 폭(W3)은 상기 제1 패드(121)의 폭(W1)의 30% 내지 70%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 오픈 영역(171)의 상기 제1 파트(171-1)의 폭(W3)은 상기 제1 패드(121)의 폭(W1)의 32% 내지 68%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 오픈 영역(171)의 상기 제1 파트(171-1)의 폭(W3)은 상기 제1 패드(121)의 폭(W1)의 35% 내지 65%의 범위를 만족할 수 있다.
상기 제1 오픈 영역(171)의 제1 파트(171-1)의 폭(W3)이 상기 제1 패드(121)의 폭(W1)의 30% 미만이면, 상기 제1 범프(180)와 상기 제1 패드(121) 사이의 접촉 면적이 감소하고, 이에 따른 기계적 신뢰성 및/또는 물리적 신뢰성 문제가 발생할 수 있다. 예를 들어, 상기 제1 상기 제1 오픈 영역(171)의 제1 파트(171-1)의 폭(W3)이 상기 제1 패드(121)의 폭(W1)의 30% 미만이면, 상기 제1 범프(180)에 폭이 급격히 감소하는 영역이 구비될 수 있고, 이에 따른 상기 제1 범프(180)에 크랙이 발생할 수 있다.
상기 제1 오픈 영역(171)의 상기 제1 파트(171-1)의 폭(W3)이 상기 제1 패드(121)의 폭(W1)의 70%를 초과하면, 상기 제1 오픈 영역(171)의 단차의 수평 길이가 감소할 수 있고, 이에 따른 실시 예의 단차 구조에 의한 기계적 스트레스의 분산 효과가 미비할 수 있다.
한편, 상기 제1 오픈 영역(171)의 상기 제2 파트(171-2)의 각각의 폭(W4)은 상기 제1 패드(121)의 폭(W1)의 5% 내지 30%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 오픈 영역(171)의 상기 제2 파트(171-2)의 각각의 폭(W4)은 상기 제1 패드(121)의 폭(W1)의 8% 내지 27%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 오픈 영역(171)의 상기 제2 파트(171-2)의 각각의 폭(W4)은 상기 제1 패드(121)의 폭(W1)의 10% 내지 20%의 범위를 만족할 수 있다.
상기 제1 오픈 영역(171)의 상기 제2 파트(171-2)의 각각의 폭(W4)이 상기 제1 패드(121)의 폭(W1)의 5% 미만이면, 상기 제2 파트(171-2)에 의한 상기 제1 오픈 영역(171)의 단차의 수평 길이가 감소할 수 있고, 이에 의해 실시 예의 단차 구조에 의한 기계적 스트레스의 분산 효과가 미비할 수 있다. 상기 제1 오픈 영역(171)의 상기 제2 파트(171-2)의 각각의 폭(W4)이 상기 제1 패드(121)의 폭(W1)의 30%를 초과하면, 공정 오차로 인해 상기 제2 파트(171-2)가 상기 제1 패드(121)의 상면의 테두리와 수직으로 중첩될 수 있다. 또한, 상기 제1 오픈 영역(171)의 상기 제2 파트(171-2)의 각각의 폭(W4)이 상기 제1 패드(121)의 폭(W1)의 30%를 초과하면, 이에 대응하게 상기 제1 파트(171-1)의 폭(W3)이 감소할 수 있고, 이를 통해 상기 제1 패드(121)와 제1 범프(180) 사이의 기계적 신뢰성 및/또는 물리적 신뢰성이 저하될 수 있다.
한편, 상기 제1 파트(171-1)는 사각 형상을 가질 수 있고, 제2 파트(171-2)는 원형 형상을 가질 수 있다고 설명하였으나, 이에 한정되지 않는다. 예를 들어, 도 9를 참조하면, 상기 제1 파트(171-1) 및 상기 제2 파트(171-2) 각각은 원형 형상을 가질 수 있고, 이들 사이의 폭의 제어를 통해 상기 제1 오픈 영역(171)의 내벽이 수평 방향으로 단차를 가지도록 할 수 있다.
다만, 상기 제2 파트(171-2)의 내벽은 상기 제1 파트(171-1)보다 외측에 위치하며, 외부의 기계적 스트레스가 가장 먼저 전달되는 부분일 수 있다. 이때, 상기 제2 파트(171-2)가 평면 형상이 곡선의 원형이 아닌 에지를 가지는 사각 형상을 가지는 경우, 상기 에지 부분에 스트레스가 집중될 수 있고, 이로 인해 상기 단차에 의한 기계적 스트레스의 분산 효과가 저하될 수 있다. 따라서, 상기 제2 파트(171-2)의 평면 형상은 원형 형상을 가지도록 하는 것이 바람직하며, 상기 제1 파트(171-1)는 원형, 타원형, 사각형, 삼각형, 및 다각 형상 등의 다양한 형상으로 변형될 수 있도록 한다.
한편, 상기 제1 회로층(120)에 트레이스(121-3)가 구비되고, 이에 따라 상기 제1 패드(121)가 상기 트레이스(121-3)와 연결되는 경우, 상기 트레이스(121-3)의 폭(D3)은 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)의 폭에 의해 결정될 수 있다. 이와 반대로, 상기 트레이스(121-3)가 구비되는 경우, 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)의 폭은 상기 트레이스(121-3)의 폭(D3)을 기준으로 결정될 수 있다.
상기 트레이스(121-3)의 폭(D3)은 상기 제1 오픈 영역(171)의 상기 제1 파트(171-1)의 폭(W3)보다 작을 수 있다. 상기 트레이스(121-3)의 폭(D3)이 상기 제1 오픈 영역(171)의 상기 제1 파트(171-1)의 폭(W3)보다 클 경우, 상기 제1 패드(121)의 폭 대비 상기 트레이스(121-3)의 폭의 비율이 상당히 커질 수 있고, 이에 따라 상기 제1 패드(121) 및 상기 트레이스(121-3)를 통해 전달되는 신호의 전송 손실이 증가할 수 있다. 나아가, 상기 트레이스(121-3)의 폭이 상기 제1 오픈 영역(171)의 상기 제1 파트(171-1)의 폭(W3)보다 클 경우, 상기 제1 절연층(111) 상에서 상기 트레이스(121-3)가 차지하는 면적이 증가할 수 있고, 이를 통해 회로 기판이 박형화가 어려울 수 있다.
상기 트레이스(121-3)의 폭(D3)은 상기 제1 오픈 영역(171)의 상기 제2 파트(171-2)의 폭(W4)보다 작을 수 있거나 클 수 있다. 예를 들어, 상기 트레이스(121-3)의 폭(D3)은 상기 제1 오픈 영역(171)의 상기 제2 파트(171-2)의 폭(W4)의 50% 이상일 수 있다. 예를 들어, 상기 트레이스(121-3)의 폭(D3)은 상기 제1 오픈 영역(171)의 상기 제2 파트(171-2)의 폭(W4)의 55% 이상일 수 있다. 예를 들어, 상기 트레이스(121-3)의 폭(D3)은 상기 제1 오픈 영역(171)의 상기 제2 파트(171-2)의 폭(W4)의 60% 이상일 수 있다. 상기 트레이스(121-3)의 폭(D3)이 상기 제1 오픈 영역(171)의 상기 제2 파트(171-2)의 폭(W4)의 50% 미만일 경우, 상기 제1 패드(121)의 폭 대비 상기 트레이스(121-3)의 폭이 상당히 작을 수 있고, 상기 제1 패드(121)와 트레이스(121-3)의 폭의 차이로 인한 신호 전송 손실이 증가할 수 있다. 상기 트레이스(121-3)의 폭(D3)이 상기 제1 오픈 영역(171)의 상기 제2 파트(171-2)의 폭(W4)의 50% 미만일 경우, 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)에서 상기 제2 파트(171-2)가 차지하는 면적이 증가할 수 있고, 이에 따라 상기 제1 패드(121)의 상면의 테두리 영역의 적어도 일부가 상기 제1 보호층(170)의 제1 오픈 영역(171)과 수직으로 중첩되는 문제가 발생할 수 있다. 상기 트레이스(121-3)의 폭(D3)이 상기 제1 오픈 영역(171)의 상기 제2 파트(171-2)의 폭(W4)의 50% 미만일 경우, 상기 제1 오픈 영역(171)의 상기 제1 파트(171-1)의 폭(W3)보다 상기 제2 파트(171-2)의 폭(W4)이 커질 수 있고, 이로 인해 상기 제1 패드(121)의 상면의 노출 면적이 감소할 수 있다. 그리고, 상기 노출 면적이 감소하는 경우, 상기 제1 패드(121) 상에 반도체 소자를 안정적으로 결합하지 못할 수 있고, 이에 따라 상기 반도체 소자가 안정적으로 동작하지 못하거나 상기 반도체 소자의 동작 특성이 저하될 수 있다. 예를 들어, 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)의 제2 파트(171-2)의 폭(W4)이 5㎛ 내지 10㎛일 경우, 상기 트레이스(121-3)의 폭(D3)은 2.5㎛ 내지 5㎛보다 클 수 있다.
한편, 상기 트레이스(121-3)의 폭(D3)은 상기 제1 오픈 영역(171)의 상기 제1 파트(171-1)의 폭(W3)과 상기 제1 패드(121)의 폭(W1)의 차이 값의 1/2 값의 1/3보다 클 수 있다. 예를 들어, 상기 트레이스(121-3)의 폭(D3)은 상기 제1 패드(121)의 측면으로부터 상기 제1 보호층(170)의 제1 오픈 영역(171)의 제1 파트(171-1)의 내벽까지의 수평 거리(D2)의 1/3보다 클 수 있다. 상기 트레이스(121-3)의 폭(D3)이 상기 제1 패드(121)의 측면으로부터 상기 제1 보호층(170)의 제1 오픈 영역(171)의 제1 파트(171-1)의 내벽까지의 수평 거리(D2)의 1/3보다 작을 경우, 상기 제1 오픈 영역(171)과 수직으로 중첩되는 상기 제1 패드(121)의 평면 면적이 기준 범위를 벗어날 수 있다. 예를 들어, 상기 제1 패드(121)의 평면 면적이 기준 범위를 초과하는 경우, 상기 제1 패드(121)의 상면의 테두리 영역이 상기 제1 오픈 영역(171)으로부터 노출됨에 따른 전기적 및/또는 물리적 신뢰성 문제가 발생할 수 있다. 또한, 상기 제1 패드(121)의 평면 면적이 기준 범위보다 작을 경우, 상기 제1 패드(121)와 전도성 접착제인 솔더와의 접촉 면적이 감소할 수 있고, 이에 따른 상기 제1 패드(121)와 반도체 소자 사이의 결합력이 저하될 수 있다.
실시 예의 회로 기판은 제1 패드 및 상기 제1 패드와 수직으로 중첩된 제1 오픈 영역을 포함하는 제1 보호층을 포함할 수 있다. 상기 제1 보호층의 상기 제1 오픈 영역의 내벽은 수평 방향을 따라 단차를 가질 수 있다. 예를 들어, 상기 제1 보호층의 제1 오픈 영역은 제1 파트 및 상기 제1 파트에서 외측 방향을 향하여 돌출된 제2 파트를 포함할 수 있다. 상기 제2 파트는 복수 개 구비될 수 있고 상기 제1 파트의 서로 다른 위치에서 각각 돌출될 수 있다. 상기 제1 보호층의 제1 오픈 영역은 상기 제1 파트의 내벽 및 제2 파트의 내벽을 포함할 수 있고, 상기 제1 파트의 내벽과 제2 파트의 내벽은 수평 방향으로 단차를 가질 수 있다.
이를 통해, 실시 예는 제1 패드와 제1 범프의 결합 신뢰성을 향상시킬 수 있고, 나아가 외부 기판 및/또는 반도체 소자와의 결합 신뢰성을 향상시킬 수 있다.
예를 들어, 상기 제1 오픈 영역의 내벽이 수평 방향으로 단차를 가지지 않는 경우, 상기 제1 범프와 상기 제1 패드 사이의 결합 신뢰성이 저하될 수 있다. 예를 들어, 외부로부터 충격이 발생하면, 상기 제1 오픈 영역의 내벽이 단차를 가지지 않음에 따라 상기 제1 범프의 전체 영역에 동시에 상기 충격이 전달될 수 있고, 이로 인해 상기 제1 범프에 크랙이 발생할 수 있다.
이와 다르게, 실시 예의 상기 제1 오픈 영역의 내벽은 수평 방향으로 단차를 가질 수 있다. 이에 의해, 외부로부터 충격이 발생하면, 상기 제1 오픈 영역의 내벽이 단차를 가짐에 따라 상기 제1 범프의 전체 영역 중 상대적으로 외측에 위치한 영역에만 상기 충격이 전달될 수 있고, 상대적으로 내측에 위치한 영역에는 상기 충격이 전달되지 않을 수 있다. 예를 들어, 실시 예는 상기 제1 오픈 영역의 내벽이 단차를 가지도록 하고, 상기 단차를 토대로 상기 제1 범프에 발생하는 충격을 분산시킬 수 있다. 이를 통해, 실시 예는 상기 제1 범프의 기계적 신뢰성 및/또는 전기적 신뢰성을 향상시킬 수 있고, 이에 다른 회로 기판과 반도체 소자 및/또는 외부 기판 사이의 기계적 신뢰성 및/또는 전기적 신뢰성을 향상시킬 수 있다.
- 반도체 패키지 -
이하에서는 실시 예에 따른 반도체 패키지에 대해 설명하기로 한다.
도 10은 제1 실시 예에 따른 반도체 패키지를 나타낸 도면이고, 도 11은 제2 실시 예에 따른 반도체 패키지를 나타낸 도면이며, 도 12는 제3 실시 예에 따른 반도체 패키지를 나타낸 도면이고, 도 13은 제4 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 10을 참조하면, 반도체 패키지는 회로 기판을 포함한다.
또한, 반도체 패키지는 회로 기판의 제1 회로층(120)의 제2 패드(122) 상에 배치된 제1 접속부(210)를 포함할 수 있다.
상기 제1 접속부(210)는 구형 형상을 포함할 수 있다. 예를 들어, 제1 접속부(210)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(210)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 예를 들어, 제1 접속부(210)의 단면 형상은 일 측면에서 평면이고, 다른 일측면에서 곡면을 가질 수 있다.
반도체 패키지는 상기 제1 접속부(210) 상에 배치되는 제1 반도체 소자(220)를 포함할 수 있다. 상기 제1 반도체 소자(220)는 단자(225)를 포함한다. 상기 제1 반도체 소자(220)의 단자(225)는 상기 제1 접속부(210)를 통해 상기 제2 패드(122)에 전기적으로 결합될 수 있다. 상기 제1 반도체 소자(220)는, 로직 칩을 포함할 수 있다. 예를 들어, 상기 제1 반도체 소자(220)는 애플리케이션 프로세서 칩을 포함할 수 있다. 예를 들어, 상기 제1 반도체 소자(220)는 아날로그-디지털 컨버터 또는 ASIC(application-specific IC)을 포함할 수 있다. 예를 들어, 상기 제1 반도체 소자(220)는 메모리 칩을 포함할 수 있다. 상기 메모리 칩은 HBM 등의 스택 메모리일 수 있다. 예를 들어, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등을 포함할 수 있다. 또한, 상기 제1 반도체 소자(220)는 구동 IC 칩(Drive IC chip), 다이오드 칩, 전원 IC 칩, 터치 센서 IC 칩, MLCC(Multi layer ceramic condenser) 칩, BGA(Ball Grid Array) 칩, 칩 콘덴서 중 적어도 하나를 포함할 수 있다.
또한, 반도체 패키지는 상기 제1 범프(180) 상에 배치되는 제2 접속부(230)를 포함할 수 있다. 상기 제2 접속부(230) 상에는 적어도 하나의 제2 반도체 소자(240)가 배치될 수 있다. 예를 들어, 상기 적어도 하나의 제2 반도체 소자(240)의 단자(245)는 상기 제2 접속부(230)를 통해 상기 제1 범프(180)에 전기적으로 결합될 수 있다.
또한, 반도체 패키지는 제1 몰딩 부재(250)를 더 포함할 수 있다. 상기 제1 몰딩 부재(250)는 상기 제1 반도체 소자(220) 및 제2 반도체 소자(240)를 몰딩할 수 있다. 또한, 상기 제1 몰딩 부재(250)는 상기 제1 범프(180)를 몰딩할 수 있다.
상기 제1 몰딩 부재(250)는 방열 특성을 높이기 위해, 저유전율을 가질 수 있다. 예를 들어, 상기 제1 몰딩 부재(250)의 유전율(Dk)은 0.2 내지 10일 수 있다. 예를 들어, 상기 제1 몰딩 부재(250)의 유전율(Dk)은 0.5 내지 8일 수 있다. 예를 들어, 상기 제1 몰딩 부재(250)의 유전율(Dk)은 0.8 내지 5일 수 있다. 이에 따라, 실시 예에서는 상기 제1 몰딩 부재(250)가 저유전율을 가지도록 하여, 상기 제1 및 제2 반도체 소자의 방열 특성을 높일 수 있도록 한다.
한편, 반도체 패키지는 제3 접속부(260)를 포함할 수 있다. 이때, 상기 반도체 패키지의 제2 회로층(130)의 하면에는 제2 범프(190)가 구비되지 않을 수 있다. 그리고, 상기 제3 접속부(260)는 상기 제2 범프(190)의 기능까지 할 수 있다.
상기 제3 접속부(260) 하에는 제1 외부 기판(300)이 결합될 수 있다. 상기 제1 외부 기판(300)은 적어도 하나의 외부 패드(310) 및 상기 외부 패드(310)와 수직으로 중첩되는 오픈 영역을 포함하는 외부 보호층(320)을 포함할 수 있다. 상기 제1 외부 기판(300)은 전자 디바이스의 메인 보드일 수 있다. 다른 실시 예에서의 상기 제1 외부 기판(300)은 별개의 패키지일 수 있다. 예를 들어, 제1 외부 기판(300)은 메모리 패키지일 수 있다. 예를 들어, 상기 제1 외부 기판(300)은 메모리 소자가 배치된 메모리 기판과 연결되는 인터포저일 수 있다. 이와 다르게 상기 제1 외부 기판(300)은 메모리 기판일 수 있다.
또한, 반도체 패키지는 상기 회로 기판과 상기 제1 외부 기판(300) 사이에 배치되는 제2 몰딩 부재(250)를 포함할 수 있다. 상기 제2 몰딩 부재(250)는 상기 제3 접속부(260)를 몰딩할 수 있다.
한편, 도 11을 참조하면, 제2 실시 예의 반도체 패키지는 상기 제1 실시 예의 반도체 패키지 대비 상기 제2 접속부(230) 상에 적어도 하나의 제2 반도체 소자 대신에 제2 외부 기판(330)이 결합될 수 있다. 상기 제2 외부 기판(330)은 적어도 하나의 외부 패드(335)를 포함할 수 있고, 상기 외부 패드(335)는 상기 제2 접속부(230)를 통해 상기 제1 범프(180)에 전기적으로 결합될 수 있다.
한편, 도 12를 참조하면, 제3 실시 예의 반도체 패키지는 상기 제1 실시 예의 반도체 패키지 대비, 상기 제2 회로층(130) 하에 배치된 제2 범프(190)를 포함할 수 있다. 그리고, 상기 제3 접속부(260)는 상기 제2 범프(190) 하에 배치될 수 있다.이때, 상기 제3 접속부(260)에는 적어도 하나의 제3 반도체 소자(280)가 결합될 수 있다. 예를 들어, 상기 적어도 하나의 제3 반도체 소자(280)의 단자(285)는 상기 제3 접속부(260)를 통해 상기 제2 범프(190)에 전기적으로 결합될 수 있다. 한편, 상기 제3 접속부(260)에는 상기 제3 반도체 소자(280) 대신에 제1 외부 기판(300)이 결합될 수도 있을 것이다.
한편, 도 13을 참조하면, 제4 실시 예의 반도체 패키지는 상기 제3 실시 예의 반도체 패키지 대비 적어도 하나의 제3 반도체 소자 및 제1 외부 기판이 모두 결합된 구조를 가질 수 있다.
예를 들어, 반도체 패키지는 상기 제2 범프(190) 하에 배치된 제3 접속부(260)에 제1 외부 기판(300)의 외부 패드(310)가 결합될 수 있다. 또한, 반도체 패키지는 상기 제2 회로층(130)의 제4 패드(132) 하에 배치된 제4 접속부(290)를 포함할 수 있다. 상기 제4 접속부(290)에는 적어도 하나의 제3 반도체 소자(280)의 단자(285)가 결합될 수 있다.
한편, 상술한 발명의 특징을 갖는 회로기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 회로기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 절연층;
    상기 절연층 상에 배치된 제1 패드; 및,
    상기 절연층 상에 배치되고, 상기 제1 패드와 수직으로 중첩된 제1 오픈 영역을 포함하는 보호층을 포함하고,
    상기 제1 오픈 영역의 수평 방향의 폭은 상기 제1 패드의 수평 방향의 폭보다 작고,
    상기 보호층의 상기 제1 오픈 영역을 형성하는 내벽은 수평 방향을 따라 단차를 가진 제1 내벽 및 제2 내벽을 구비한, 회로 기판.
  2. 제1항에 있어서,
    상기 보호층의 상기 제1 오픈 영역은, 상기 제1 내벽을 형성하는 제1 파트; 및 상기 제1 파트로부터 상기 제1 패드의 측면을 향하여 돌출되고 상기 제2 내벽을 형성하는 제2 파트를 포함한, 회로 기판.
  3. 제2항에 있어서,
    상기 제1 오픈 영역의 상기 제2 파트는 서로 이격된 위치에서 상기 제1 파트로부터 멀어지는 방향으로 돌출된 복수의 서브 파트를 포함하는, 회로 기판,
  4. 제2항에 있어서,
    상기 제2 파트의 평면 형상은 원형 또는 타원형 형상을 가지는, 회로 기판.
  5. 제4항에 있어서,
    상기 제1 파트의 평면 형상은, 원형, 타원형, 사각형, 삼각형, 및 다각 형상 중 적어도 하나의 형상을 가지는, 회로 기판.
  6. 제4항에 있어서,
    상기 제1 파트의 평면 형상과 상기 제2 파트의 평면 형상은 서로 다른 평면 형상을 가진, 회로 기판.
  7. 제1항에 있어서,
    상기 제1 내벽 및 상기 제2 내벽은 상기 제1 패드의 상면의 테두리와 수직으로 중첩되지 않는, 회로 기판.
  8. 제1항에 있어서,
    상기 제1 오픈 영역과 수직으로 중첩된 제1 패드 상에 배치된 제1 범프를 더 포함하고,
    상기 제1 범프의 하면은 상기 제1 오픈 영역의 평면 형상에 대응하는 평면 형상을 가지는, 회로 기판.
  9. 제1항에 있어서,
    상기 제1 오픈 영역에서 최대 폭을 가지는 영역의 수평 방향의 폭은,
    상기 제1 패드의 수평 방향의 폭은 70% 내지 90%의 범위를 만족하는, 회로 기판.
  10. 제9항에 있어서,
    상기 제1 오픈 영역의 상기 제1 파트의 수평 방향의 폭은,
    상기 제1 패드의 수평 방향의 폭의 30% 내지 70%의 범위를 만족하고,
    상기 제1 오픈 영역의 상기 제2 파트의 수평 방향의 폭은,
    상기 제1 패드의 수평 방향의 폭의 5% 내지 30%의 범위를 만족하는, 회로 기판.
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