WO2024019601A1 - 회로 기판 및 이를 포함하는 반도체 패키지 - Google Patents

회로 기판 및 이를 포함하는 반도체 패키지 Download PDF

Info

Publication number
WO2024019601A1
WO2024019601A1 PCT/KR2023/010645 KR2023010645W WO2024019601A1 WO 2024019601 A1 WO2024019601 A1 WO 2024019601A1 KR 2023010645 W KR2023010645 W KR 2023010645W WO 2024019601 A1 WO2024019601 A1 WO 2024019601A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
circuit board
insulating layer
disposed
pad
Prior art date
Application number
PCT/KR2023/010645
Other languages
English (en)
French (fr)
Inventor
남일식
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Publication of WO2024019601A1 publication Critical patent/WO2024019601A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB

Definitions

  • the embodiment relates to a circuit board and a semiconductor package including the same.
  • a semiconductor package has a structure in which a semiconductor chip is attached to a circuit board.
  • a semiconductor package may be provided by integrating a plurality of packages with different elements attached into one. These semiconductor packages have the advantage of being able to transmit high-speed signals through a short path as multiple devices are implemented in one package. Accordingly, semiconductor packages are being widely applied to mobile devices.
  • Flip chip packaging is a process of bonding and packaging a semiconductor chip and a circuit board by fusing solder bumps to the connection pattern of the semiconductor chip or circuit board without using additional connecting members such as wires when attaching an electronic device such as a semiconductor chip to a circuit board. This is the way to do it.
  • Korean Patent Publication No. 10-2013-0027870 proposes a structure including a post with improved reliability.
  • Embodiments provide a circuit board with a new structure and a semiconductor package including the same.
  • the embodiment provides a circuit board capable of reducing the spacing or pitch between a plurality of posts and a semiconductor package including the same.
  • the embodiment provides a circuit board capable of improving circuit integration and a semiconductor package including the same.
  • embodiments provide a circuit board with improved physical and/or electrical connection reliability between posts and pads and a semiconductor package including the same.
  • a circuit board includes an insulating layer; a protective member disposed on the insulating layer; and a plurality of posts disposed along the circumference of the protection member on the insulating layer, wherein the protection member includes an upper surface, a lower surface, and a side surface disposed between the upper surface and the lower surface, and the lower surface of the protective member is
  • the upper surface of the insulating layer faces each other, the side surfaces of the plurality of posts face the side surfaces of the protection member, and the side surfaces of the protection member include protrusions protruding between the plurality of posts.
  • the side surface of the protection member includes a first side extending in a first direction, a second side extending in the first direction and spaced apart from the first side, and a second side extending in a second direction perpendicular to the first direction. a third side and a fourth side extending in the second direction and spaced apart from the third side, and protruding surfaces of the protection member are provided on the first side and the third side.
  • the third side has a first side having a first separation distance from the plurality of posts along the first direction, a second side having a second separation distance smaller than the first distance, and the first side being separated from the plurality of posts. It has a third side with a third separation distance greater than the distance.
  • the separation distance between the fourth side and the plurality of posts along the first direction is uniform.
  • the second side of the protective member includes a concave surface that is concave toward the first side of the protective member.
  • the protection member includes a plurality of through holes, and the width of the plurality of through holes is smaller than the width of the post.
  • the circuit board is disposed on the insulating layer and includes an outer protective member having a through hole, and the post and the protective member are disposed within the through hole of the outer protective member.
  • the circuit board further includes a surface treatment layer disposed on the post.
  • the circuit board includes a plurality of pads disposed between the insulating layer and the protective member, the width of the plurality of through holes of the protective member is smaller than the width of the plurality of pads, and the width of the post is smaller than the width of the plurality of pads. is smaller than the width of
  • the circuit board further includes a surface treatment layer disposed in each of the plurality of through holes of the protection member, and a surface treatment layer disposed in each of the plurality of through holes of the protection member and a surface treatment disposed on the post.
  • the layers are made of the same material.
  • the protective member and the outer protective member constitute an upper protective layer provided on the upper surface of the insulating layer.
  • the outer protection member is provided along the edge of the upper surface of the substrate.
  • the protection member is provided inside the outer protection member with a spaced area in the horizontal direction therebetween.
  • the spacing area between the inner surface of the outer protective member and the outer surface of the protective member includes a first spacing area having a first width along the horizontal direction and a second spacing area having a second width different from the first width. 2 Contains a separation area.
  • the spacing area is provided as a closed loop along the outer surface of the protection member.
  • the outer surface of the protective member includes a protruding surface that protrudes toward the inner surface of the outer protective member.
  • the protruding surface of the protection member is provided in the second spaced area, and the first width is greater than the second width.
  • the outer surface of the protection member includes a concave surface that is concave toward the inside of the protection member.
  • the concave surface of the protection member is provided in the first spaced area, and the first width is greater than the second width.
  • the protruding surface of the protective member has a first protruding surface that protrudes with a first protruding width toward the inner surface of the outer protective member, and a first protruding surface that protrudes toward the inner surface of the outer protective member and is larger than the first protruding width. It includes a second protruding surface that protrudes with a second protrusion width.
  • the inner surface of the outer protection member includes a first inner surface, a second inner surface facing the first inner surface, a third inner surface disposed between the first inner surface and the second inner surface, and facing each other. It includes an inner surface and a fourth inner surface, and the outer surface of the protection member includes a first outer surface adjacent to the first inner surface, a second outer surface adjacent to the second inner surface, and a third inner surface adjacent to the third inner surface. a third outer surface and a fourth outer surface adjacent to the fourth inner surface, wherein a spaced area between the first inner surface of the outer protection member and the first outer surface of the protective member comprises the first and It includes a second separation area.
  • the gap between the plurality of pads provided between the insulating layer and the post is smaller than the width of each of the plurality of pads.
  • a circuit board includes an insulating layer and a protective layer disposed on the insulating layer.
  • the protective layer may be referred to as a protective member provided in a partial area of the upper surface of the insulating layer.
  • the circuit board includes a plurality of posts arranged along the perimeter of the protection member on the insulating layer.
  • the protective member includes an upper surface, a lower surface, and a side surface disposed between the upper surface and the lower surface, the lower surface of the protective member faces the upper surface of the insulating layer, and the side surfaces of the plurality of posts are of the protective member.
  • the side surfaces face each other, and the side surface of the protection member includes a protrusion protruding between the plurality of posts.
  • the outer surface of the protection member may have a step in the horizontal direction along the circumference.
  • the protection member may include a protruding surface or a concave surface that protrudes toward the post.
  • the protruding and concave surfaces can be designed based on the positions of the posts.
  • the protruding surface may protrude toward an area between a plurality of pads.
  • the outer surface of the protective member of the embodiment may be located a certain distance further inward than the outer surface of the insulating layer.
  • the embodiment can improve the bending characteristics of the circuit board by using the protruding surface of the outer surface of the protective member. That is, the protective member may be the uppermost insulating layer provided on the circuit board.
  • the process of forming the protective member includes exposure, development, and curing processes. And in the process of exposing, developing, and curing the protective member, stress is applied to the circuit board, and as a result, the side end of the circuit board may bend in an upward or downward direction.
  • the embodiment may allow the outer surface of the protective member to be positioned further inside than the outer surface of the insulating layer, thereby minimizing stress due to expansion and/or contraction due to the heat cycle. Therefore, the embodiment can improve the bending characteristics of the circuit board and the semiconductor package including the same, and further improve product reliability. In addition, the embodiment can minimize the stress acting on the interface between each component of the circuit board, including the interface between the insulating layer and the protective member, the interface between the pad and the protective member, etc., and thereby prevent issues such as cracks. It can reliably protect circuit boards and semiconductor packages.
  • the circuit board further includes an outer protection member provided outside the protection member.
  • the outer protective member is provided along the edge of the upper surface of the insulating layer, and the protective member is provided inside the outer protective member with a spaced area in between.
  • the separation area between the inner surface of the outer protection member and the outer surface of the protection member includes a first separation area having a first width along the horizontal direction and a second separation area having a second width different from the first width.
  • the embodiment allows the first and second spaced apart regions to include first and second spaced areas of different widths along the periphery of the inner surface of the outer protective member and the outer surface of the protective member, respectively.
  • the first width may be larger than the second width.
  • pads with relatively high integration are provided in the protection member adjacent to the first spacing area with the first width
  • pads with relatively low integration are provided within the protection member adjacent to the second spacing area with the second width. make sure pads are provided.
  • the embodiment can provide the first and protective members including the first and second separation regions through the arrangement design of the pads, thereby improving the electrical reliability and/or mechanical reliability of the semiconductor package.
  • the embodiment can reduce the signal transmission distance through control of circuit integration and improve signal transmission characteristics by minimizing signal transmission loss.
  • a plurality of first pads are disposed in the spaced area between the protective member and the outer protective member. At this time, the first pads do not contact the protective layer (protective member and outer protective member). Exemplarily, the plurality of first pads do not contact each of the first and protective members.
  • the embodiment can solve the problem of limitations in the size of SRO (Solder Resister Open) that can be formed on the protective layer in the separation area. Accordingly, the embodiment may reduce the width of the first pads disposed in the separation area. Furthermore, the embodiment may improve circuit integration of the first pads in the separation area.
  • the embodiment has a structure in which a protective layer is not disposed between the plurality of first pads in the spaced area. Accordingly, the gap between adjacent first pads can be reduced. Furthermore, the embodiment may make the gap between adjacent first pads smaller than the width of the first pads. Through this, the embodiment can increase the density of the first pads in the separation area. Accordingly, the embodiment can reduce the area of the circuit board and the semiconductor package including the same.
  • a post is placed on the first pad.
  • the seed layer of the post is not disposed between the post and the pad.
  • the post of the embodiment is in direct contact with the first pad.
  • the post is electrolytically plated using the seed layer used to electrolytically plate the first pad. Therefore, the embodiment has a structure in which a chemical copper plating layer is not disposed between the first pad and the post. Accordingly, in the embodiment, the first pad and the post are electrolytically plated through the same seed layer, thereby improving physical and electrical connectivity between the first pad and the post. This is because the contact between electrolytic copper plating is better than between chemical copper plating and electrolytic plating. Furthermore, the embodiment can solve signal transmission loss caused by the chemical copper plating layer and thus improve signal transmission characteristics.
  • the embodiment can solve the problem of dents in the lower end of the post caused by etching the chemical copper plating layer. Through this, the embodiment can ensure that the upper and lower surfaces of the post have substantially the same width. Therefore, the embodiment can solve the dendrite problem caused by electromigration caused by the difference in width between the upper and lower surfaces of the post, thereby further improving the electrical and/or physical properties of the post. You can do it.
  • the embodiment may omit the chemical copper plating layer forming process and the chemical copper plating layer etching process for forming the post. Through this, the embodiment can simplify the manufacturing process of the circuit board. Therefore, the embodiment can improve process yield.
  • FIG. 1 is a cross-sectional view showing a circuit board according to a comparative example.
  • Figure 2 is a cross-sectional view showing a circuit board according to the first embodiment.
  • FIG. 3 is a plan view of the circuit board with the first protective layer and posts of FIG. 2 removed.
  • FIG. 4 is a plan view of the first protective layer of FIG. 2.
  • Figure 5 is a plan view of the circuit board of Figure 2.
  • FIG. 6 is a cross-sectional view showing the detailed layer structure of the first through electrode, first circuit layer, and post of FIG. 2.
  • Figure 7 is a cross-sectional view showing a circuit board according to a second embodiment.
  • Figure 8 is an enlarged view of a portion of Figure 7.
  • Figure 9 is a diagram showing a semiconductor package according to the first embodiment.
  • Figure 10 is a cross-sectional view showing a circuit board according to a third embodiment.
  • Figure 11 is a cross-sectional view showing a semiconductor package according to a second embodiment.
  • Figure 12 is a cross-sectional view showing a circuit board according to the fourth embodiment.
  • FIG. 13 is a plan view of the circuit board of FIG. 12 viewed from above.
  • FIG. 14 is an enlarged view of an area of the circuit board of FIG. 12.
  • FIGS. 15 to 28 are diagrams for explaining the manufacturing method of the circuit board of the first embodiment shown in FIG. 2 in process order.
  • the terms used in the embodiments of the present invention are for describing the embodiments and are not intended to limit the present invention.
  • the singular may also include the plural unless specifically stated in the phrase, and when described as “and at least one (or more than one) of B and C,” it can be combined with A, B, and C. It can contain one or more of all possible combinations.
  • first, second, A, B, (a), and (b) may be used. These terms are only used to distinguish the component from other components, and are not limited to the essence, sequence, or order of the component.
  • a component when a component is described as being 'connected', 'coupled' or 'connected' to another component, the component is not only directly connected, coupled or connected to the other component, but also is connected to the other component. It may also include cases where other components are 'connected', 'coupled', or 'connected' by another component between them.
  • “above” or “below” refers not only to cases where two components are in direct contact with each other, but also to one This also includes cases where another component described above is formed or placed between two components.
  • top (above) or bottom (bottom), it can include the meaning of not only the upward direction but also the downward direction based on one component.
  • FIG. 1 is a cross-sectional view showing a circuit board according to a comparative example.
  • the circuit board includes an insulating layer 10.
  • the first circuit pattern 20 is disposed on the upper surface of the insulating layer 10, and the second circuit pattern 30 is disposed on the lower surface of the insulating layer 10.
  • the first circuit pattern 20 includes a pad.
  • the circuit board of the comparative example includes a penetrating electrode that penetrates the insulating layer 10.
  • a protective layer 50 having an opening overlapping in a vertical direction with the upper surface of the pad of the first circuit pattern 20 is disposed on the upper surface of the insulating layer 10.
  • a post 70 is disposed on the pad of the first circuit pattern 20.
  • the post 70 has a certain height or thickness and protrudes on the pad of the first circuit pattern 20. Accordingly, the post 70 has a height or thickness of at least 80 ⁇ m. As a result, it is difficult to form the post 70 using electroless plating.
  • a seed layer 60 for electroplating the post 70 is disposed between the bump 70 and the pad of the first circuit pattern 20.
  • the seed layer 60 is a chemical copper plating layer.
  • the seed layer 60 is disposed on the upper surface of the pad of the first circuit pattern 20 and the inner wall of the protective layer 50, respectively.
  • the comparative example has a structure in which the seed layer 60 is disposed between the post 70 and the pad of the first circuit pattern 20. Accordingly, the comparative example had the problem that an additional process of forming the seed layer 60 had to be performed, resulting in a complicated manufacturing process or an increase in manufacturing time.
  • the circuit board of the comparative example has a structure in which the seed layer 60 is disposed between the pad and the post 70, whereby the bump layer has a porous microstructure.
  • the porous structure has a low density of metal, and accordingly, there is a problem of cracks occurring in the porous seed layer 60 due to external impact or other physical forces.
  • the post 70 is destroyed due to the occurrence of the crack, which drastically reduces product reliability and durability.
  • the seed layer 60 is additionally disposed between the pad and the post 70, which increases loss during signal transmission and thereby deteriorates signal transmission characteristics.
  • the electronic device includes a main board (not shown).
  • the main board may be physically and/or electrically connected to various components.
  • the main board may be connected to the semiconductor package of the embodiment.
  • Various chips may be mounted on the semiconductor package.
  • the semiconductor package may include various devices or chips.
  • the device or chip may include memory chips such as volatile memory (e.g., DRAM), non-volatile memory (e.g., ROM), flash memory, a central processor (e.g., CPU), a graphics processor (e.g., GPU), and digital signals.
  • It may include application processor chips such as processors, cryptographic processors, microprocessors, and microcontrollers, and logic chips such as analog-to-digital converters and application-specific ICs (ASICs).
  • ASICs application-specific ICs
  • the device or chip may include active devices and passive devices.
  • the active device refers to a device that actively utilizes the nonlinear part of signal characteristics.
  • a passive device refers to a device that does not use nonlinear signal characteristics even though both linear and nonlinear signal characteristics exist.
  • active devices may include transistors and IC semiconductor devices, and passive devices may include condensers, resistors, and inductors.
  • the passive element may increase the signal processing speed of the semiconductor chip, which is the active element, or may perform a filtering function.
  • the chip may be a wireless communication chip that can be used for Wi-Fi or 5G communication.
  • Chip Scale Package (CSP), Flip Chip-Chip Scale Package (FC-CSP), Flip Chip Ball Grid Array (FC-BGA), Package On Package (POP), and SIP ( System In Package), but is not limited to this.
  • CSP Chip Scale Package
  • FC-CSP Flip Chip-Chip Scale Package
  • FC-BGA Flip Chip Ball Grid Array
  • POP Package On Package
  • SIP System In Package
  • the electronic device includes a smart phone, a personal digital assistant, a digital video camera, a digital still camera, a network system, and a computer. ), monitor, tablet, laptop, netbook, television, video game, smart watch, automotive, etc.
  • a smart phone a personal digital assistant
  • a digital video camera a digital still camera
  • a network system a network system
  • a computer a computer.
  • monitor tablet, laptop, netbook, television, video game, smart watch, automotive, etc.
  • it is not limited to this, and of course, it can be any other electronic device that processes data.
  • Figure 2 is a cross-sectional view showing a circuit board according to the first embodiment. Below, the overall structure of the circuit board of the first embodiment will be described with reference to FIG. 2.
  • the circuit board 100 allows at least one chip to be attached. Additionally, the circuit board 100 of the embodiment can be attached to the main board of an electronic device.
  • the mainboard may refer to a motherboard of an electronic device.
  • the circuit board 100 may be connected to at least one chip and a mother board to form a first package.
  • the first package including the circuit board 100 of the embodiment may be combined with the second package.
  • the second package may be a memory package.
  • the circuit board 100 may be combined with a memory board of the second package.
  • the circuit board may be coupled to an interposer coupled to the memory board.
  • the circuit board 100 includes an insulating layer 110.
  • the insulating layer 110 may include multiple layers. In one embodiment, the insulating layer 110 may have a three-layer structure, but is not limited thereto. At this time, the insulating layer 110 may be referred to as a support substrate that supports the circuit board 100, and accordingly may be referred to as a 'substrate'.
  • the circuit board 100 may be a core board.
  • the circuit board 100 may include a core layer.
  • the insulating layer 110 of the circuit board 100 of the embodiment may include a third insulating layer 113 corresponding to a core layer including reinforcing fibers.
  • the circuit board 100 may have a structure in which at least one insulating layer is stacked on the top and bottom of the third insulating layer 113 with the third insulating layer 113 interposed therebetween.
  • the insulating layer laminated on top and the insulating layer laminated on the bottom of the third insulating layer 113 may have a symmetrical structure.
  • the insulating layer laminated on top and the insulating layer laminated on the bottom of the third insulating layer 113 may have an asymmetric structure.
  • the circuit board 100 of the embodiment is a core board, and accordingly, the third insulating layer 113 is a core layer.
  • the embodiment is not limited to this.
  • the circuit board 100 in another embodiment may be a coreless board that does not include a core layer.
  • the structural features of the circuit board of the embodiment lie in the opening of the protective layer and the outermost circuit layer and posts disposed in the opening of the protective layer.
  • the protective layer, circuit layer, and post described below can be applied to the coreless substrate.
  • at least one of the outermost circuit layers of the embodiment may have an Embedded Trace Substrate (ETS) structure embedded in the surface of the insulating layer 110.
  • ETS Embedded Trace Substrate
  • the insulating layer (or substrate) 110 of the circuit board 100 of the embodiment may include a first insulating layer 111, a second insulating layer 112, and a third insulating layer 113.
  • the third insulating layer 113 may refer to an inner insulating layer disposed on the inside among a plurality of insulating layers.
  • the third insulating layer 113 may be disposed between the first insulating layer 111 and the second insulating layer 112.
  • the third insulating layer 113 may include prepreg.
  • the third insulating layer 113 may include reinforcing fibers.
  • the first insulating layer 111 may be disposed on the third insulating layer 113.
  • the first insulating layer 111 may be disposed on the upper surface of the third insulating layer 113.
  • the first insulating layer 111 may refer to the first outermost insulating layer in the insulating layer 110 of the circuit board 100.
  • the first insulating layer 111 may refer to an insulating layer disposed on the uppermost side of the insulating layer 110 of the circuit board 100.
  • the first insulating layer 111 may provide a mounting area where at least one chip is mounted, or may provide a first coupling area where a first external substrate is coupled.
  • the first external board may be the main board of an electronic device.
  • the second insulating layer 112 may be disposed under the third insulating layer 113.
  • the second insulating layer 112 may refer to the second outermost insulating layer in the insulating layer 110 of the circuit board 100.
  • the second insulating layer 112 may refer to an insulating layer disposed on the lowermost side of the insulating layer 110 of the circuit board 100.
  • the second insulating layer 112 may provide a mounting area where at least one chip is mounted, or a second coupling area where a second external substrate is connected.
  • the second external substrate may be a memory substrate or an interposer.
  • the first insulating layer 111 and the second insulating layer 112 may be rigid or flexible.
  • the first insulating layer 111 and the second insulating layer 112 may include glass or plastic.
  • the first insulating layer 111 and the second insulating layer 112 may include chemically strengthened/semi-strengthened glass such as soda lime glass or aluminosilicate glass.
  • the first insulating layer 111 and the second insulating layer 112 may be made of polyimide (PI), polyethylene terephthalate (PET), propylene glycol (PPG), or polycarbonate (PC). It may include reinforced or soft plastics, etc.
  • the first insulating layer 111 and the second insulating layer 112 may include sapphire.
  • first insulating layer 111 and the second insulating layer 112 may include an optically isotropic film.
  • the first insulating layer 111 and the second insulating layer 112 are made of COC (Cyclic Olefin Copolymer), COP (Cyclic Olefin Polymer), wide isotropic polycarbonate (polycarbonate, PC), or wide isotropic polymethylmethacrylate. It may include rate (PMMA), etc.
  • the first insulating layer 111 and the second insulating layer 112 may be formed of a material containing an inorganic filler and an insulating resin.
  • the first insulating layer 111 and the second insulating layer 112 may include a structure in which an inorganic filler such as silica or alumina is dispersed in a thermosetting resin such as an epoxy resin or a thermoplastic resin such as polyimide. there is.
  • the first insulating layer 111 and the second insulating layer 112 are ABF (Ajinomoto Build-up Film), FR-4, BT (Bismaleimide Triazine), PID (Photo Imagable Dielectric resin), BT, etc. may include.
  • Each of the first insulating layer 111 and the second insulating layer 112 may have a thickness ranging from 10 ⁇ m to 60 ⁇ m.
  • each of the first insulating layer 111 and the second insulating layer 112 may have a thickness ranging from 12 ⁇ m to 50 ⁇ m. More preferably, each of the first and second insulating layers 111 and 112 may have a thickness of 15 ⁇ m to 40 ⁇ m.
  • the thickness of the first insulating layer 111 or the second insulating layer 112 is less than 10 ⁇ m, the circuit layer included in the circuit board 100 may not be stably protected.
  • the thickness of the circuit board 100 may increase, thereby increasing the thickness of the semiconductor package. You can.
  • the thickness of the first insulating layer 111 or the second insulating layer 112 exceeds 60 ⁇ m, the thickness of the circuit layer and the thickness of the through electrode may increase correspondingly.
  • the thickness of the circuit layer and the thickness of the through electrode increases, it is difficult to implement miniaturization, and the degree of circuit integration may decrease. Furthermore, signal transmission loss may increase as the signal transmission distance increases.
  • the first insulating layer 111 may be divided into a plurality of regions in each direction.
  • the first insulating layer 111 may include a first region R1 adjacent to the perimeter 111a of the first insulating layer 111.
  • the perimeter 111a of the first insulating layer 111 may mean the perimeter of the upper surface of the first insulating layer 111.
  • the perimeter 111a of the first insulating layer 111 may mean an edge of the upper surface of the first insulating layer 111 adjacent to the side of the first insulating layer 111.
  • the first insulating layer 111 may include a second region (R2) other than the first region (R1).
  • the perimeter 111a of the first insulating layer 111 may refer to the outermost part of the top surface of the first insulating layer 111 closest to the side of the first insulating layer 111.
  • the first region R1 may correspond to the first opening of the protective layer, which will be described later, and may further correspond to a spaced area between the outer protective member and the protective member in another embodiment.
  • the second region R2 may refer to an area farther from the perimeter 111a of the first insulating layer 111 than the first region R1.
  • the first region R1 of the first insulating layer 111 may be formed along the circumferential direction of the first insulating layer 111.
  • the second region R2 of the first insulating layer 111 may refer to an inner region of the first region R1 formed along the circumferential direction.
  • the first region (R1) of the first insulating layer 111 may mean an outer region of the top surface of the first insulating layer 111
  • the second region (R2) may mean the outer region of the upper surface of the first insulating layer 111. 1 It may refer to the inner area of the upper surface of the first insulating layer 111 excluding the area R1.
  • first region (R1) and the second region (R2) have been described as being the first region (R1) and the second region (R2) of the first insulating layer 111, but are not limited thereto.
  • first region R1 and the second region R2 may refer to the first region R1 and the second region R2 of the circuit board 100.
  • the circuit board 100 of the embodiment includes a circuit layer disposed on the surface of the insulating layer 110.
  • the circuit board 100 may include a first circuit layer 120 disposed on the top of the first insulating layer 111.
  • the circuit board 100 may include a second circuit layer 130 disposed on the lower surface of the second insulating layer 112.
  • the circuit board 100 may include a third circuit layer 140 disposed between the lower surface of the first insulating layer 111 and the upper surface of the third insulating layer 113.
  • the circuit board 100 may include a fourth circuit layer 150 disposed between the upper surface of the second insulating layer 112 and the lower surface of the third insulating layer 113.
  • the first circuit layer 120, the second circuit layer 130, the third circuit layer 140, and the fourth circuit layer 150 are formed using an additive process, which is a typical printed circuit board manufacturing process. This is possible using the Subtractive Process, MSAP (Modified Semi Additive Process), and SAP (Semi Additive Process) methods, and detailed descriptions are omitted here.
  • the first circuit layer 120 may refer to a circuit layer disposed on the first outermost layer of the circuit board 100.
  • the second circuit layer 130 may refer to a circuit layer disposed on the second outermost layer of the circuit board 100.
  • the first circuit layer 120 may include a plurality of pads disposed on the first insulating layer 111.
  • the first circuit layer 120 may include a first pad 121 disposed on the first region R1 of the first insulating layer 111. Additionally, the first circuit layer 120 may include a second pad 122 disposed on the second region R2 of the first insulating layer 111. The second pad 122 may be spaced farther apart from the perimeter 111a of the first insulating layer 111 than the first pad 121 .
  • the first pad 121 may perform a first function
  • the second pad 122 may perform a second function different from the first function
  • the first function of the first pad 121 may mean a function for coupling a first external board to the circuit board 100. Additionally, the second function of the second pad 122 may mean a function for mounting a chip on the circuit board 100.
  • the first circuit layer 120 may further include traces.
  • the traces of the first circuit layer 120 may be disposed on the first region R1 and the second region R2 of the first insulating layer 111.
  • the traces of the first circuit layer 120 may connect between a plurality of first pads, between a plurality of second pads, or between the first pad 121 and the second pad 122.
  • the planar area of the first pad 121 may be different from the planar area of the second pad 122.
  • the diameter of the first pad 121 in the first horizontal direction may be different from the diameter of the second pad 122 in the first horizontal direction.
  • the width of the first pad 121 may be different from the width of the second pad 122.
  • the first pad 121 is a pad for coupling to a first external board
  • the second pad 122 is a pad for mounting a chip.
  • the pads provided on the first external substrate may have a larger width or spacing than the terminals of the chip.
  • the planar area and diameter or width in the first horizontal direction of the first pad 121 may be larger than the planar area and diameter or width in the first horizontal direction of the second pad 122.
  • the first pad 121 may be disposed in the first region R1 and may not contact the protective layer of the circuit board 100 .
  • the side and top surfaces of the first pad 121 may not be in contact with the protective layer. This will be explained in more detail below.
  • the second pad 122 may be disposed in the second region R2 and contact the protective layer of the circuit board 100.
  • the protective layer of the circuit board 100 For example, at least a portion of the side and top surface of the second pad 122 may be in contact with a protective layer.
  • the second circuit layer 130 may also include a plurality of pads.
  • the pad of the second circuit layer 130 of the circuit board 100 of the first embodiment may include only a pad for mounting a chip, but is not limited thereto.
  • the first circuit layer 120, the second circuit layer 130, the third circuit layer 140, and the fourth circuit layer 150 are made of gold (Au), silver (Ag), platinum (Pt), It may be formed of at least one metal material selected from titanium (Ti), tin (Sn), copper (Cu), and zinc (Zn).
  • the first circuit layer 120, the second circuit layer 130, the third circuit layer 140, and the fourth circuit layer 150 are made of gold (Au), silver (Ag), and platinum, which have excellent bonding properties. It may be formed of a paste or solder paste containing at least one metal material selected from (Pt), titanium (Ti), tin (Sn), copper (Cu), and zinc (Zn).
  • the first circuit layer 120, the second circuit layer 130, the third circuit layer 140, and the fourth circuit layer 150 may be formed of copper (Cu), which is relatively inexpensive.
  • the first circuit layer 120 and the second circuit layer 130 may have a thickness ranging from 5 ⁇ m to 30 ⁇ m.
  • the first circuit layer 120 and the second circuit layer 130 may have a thickness ranging from 6 ⁇ m to 25 ⁇ m.
  • the first circuit layer 120 and the second circuit layer 130 may have a thickness ranging from 7 ⁇ m to 20 ⁇ m. If the thickness of the first circuit layer 120 and the second circuit layer 130 is less than 5 ⁇ m, resistance and signal transmission loss may increase. If the thickness of the first circuit layer 120 and the second circuit layer 130 exceeds 30 ⁇ m, miniaturization is difficult, and the degree of circuit integration may decrease accordingly.
  • the circuit board 100 of the embodiment may include a post 190.
  • the post 190 may be disposed on the first circuit layer 120.
  • the post 190 may be disposed on the first pad 121 of the first circuit layer 120.
  • the post 190 may have a diameter or width smaller than the diameter or width of the first pad 121. Accordingly, a portion of the first pad 121 may vertically overlap the post 190, and the remaining portion of the first pad 121 may not vertically overlap the post 190.
  • the post 190 may not contact the first protective layer 170 described below.
  • the post 190 may be disposed within the first opening 171 of the first protective layer 170.
  • the first pad 121 of the first circuit layer 120 may also be disposed within the first opening 171 of the first protective layer 170.
  • the first protective layer 170 in the first embodiment may have a structure that includes only the “protection member” in other embodiments described below. Accordingly, the first opening 170 of the first protective layer 170 may correspond to the spaced area between the 'outer protective member' and the protective member, which will be described below.
  • the post 190 may be placed at a certain height on the first pad 121.
  • the height may refer to the vertical distance from the upper surface to the lower surface of the post 190.
  • the height of the post 190 may be greater than 100 ⁇ m, greater than 120 ⁇ m, greater than 140 ⁇ m, greater than 160 ⁇ m, or greater than 200 ⁇ m.
  • the height of the post 190 may be within the range of 100 ⁇ m to 220 ⁇ m.
  • the height of the post 190 may satisfy the range of 110 ⁇ m to 215 ⁇ m. More preferably, the height of the post 190 may satisfy the range of 115 ⁇ m to 210 ⁇ m.
  • the first external substrate may not be stably coupled to the post 190. If the height of the post 190 is less than 100 ⁇ m, the distance between the first external board and the circuit board 100 is reduced, and thus signal transmission characteristics may be deteriorated due to mutual signal interference. Additionally, if the height of the post 190 exceeds 220 ⁇ m, the rigidity of the post 190 may decrease. In addition, if the rigidity of the post 190 is reduced, physical reliability problems such as collapse may occur during the bonding process with the first external substrate. If the height of the post 190 exceeds 220 ⁇ m, the thickness of the circuit board 100 and the thickness of the semiconductor package may increase.
  • the circuit board 100 of the embodiment may include a through electrode.
  • the penetrating electrode may penetrate the insulating layer 110.
  • the circuit board 100 may include a first through electrode 161 that penetrates the first insulating layer 111. Additionally, the circuit board 100 may include a second through electrode 162 that penetrates the second insulating layer 112 . Additionally, the circuit board 100 may include a third through electrode 163 that penetrates the third insulating layer 113.
  • the first through electrode 161, the second through electrode 162, and the third through electrode 163 may be disposed in a through hole penetrating at least one insulating layer.
  • the first through electrode 161, the second through electrode 162, and the third through electrode 163 can be formed by filling the through holes with a conductive material.
  • the through hole may be formed by any one of mechanical, laser, and chemical processing.
  • the through hole may be formed through machining methods such as milling, drilling, and routing. Additionally, the through hole may use a UV or CO 2 laser method. Additionally, the first through hole may be formed using a chemical processing method using chemicals including minosilane, ketones, etc.
  • the first through electrode 161 may be formed in plural numbers spaced apart in the horizontal direction within the first insulating layer 111.
  • the first through electrode 161 may overlap the first circuit layer 120 in the vertical direction.
  • the first through electrode 161 may vertically overlap at least one of the first pad 121 and the second pad 122.
  • the first through electrode 161 may include a first electrode part that vertically overlaps the first pad 121 and a second electrode part that vertically overlaps the second pad 122. You can.
  • the first electrode part and the second electrode part of the first through electrode 161 may have different widths.
  • each of the first electrode part and the second electrode part of the first through electrode 161 may have an inclination in which the width decreases from the upper surface to the lower surface.
  • the upper surface of the first electrode part of the first through electrode 161 may have a larger width than the upper surface of the second electrode part of the first through electrode 161.
  • the first electrode part of the first through electrode 161 is a first pad 121 having a relatively larger width than the second pad 122 connected to the second electrode part of the first through electrode 161. is connected to Accordingly, the first electrode part of the first through electrode 161 may have a larger width than the second electrode part.
  • the embodiment can improve circuit integration by varying the widths of a plurality of electrode parts spaced apart from each other in the horizontal direction within the same layer.
  • the second electrode part of the first through electrode 161 is connected to the second pad 122 that is connected to the chip. Additionally, the second electrode part has a relatively small width, thereby reducing the width and pitch of the second pad 122.
  • the embodiment can improve circuit integration in the second region R2 disposed on the second pad 122.
  • the first electrode part has a relatively large width. Accordingly, the embodiment can improve the transfer characteristics of heat generated in the circuit board 100 through the first electrode part. Through this, the embodiment can improve the heat dissipation characteristics of the circuit board 100 and the semiconductor package including it.
  • the circuit board 100 of the embodiment includes a protective layer.
  • the first protective layer 170 is disposed on the upper surface of the first insulating layer 111.
  • the first protective layer 170 includes an opening.
  • the opening may be defined as a 'through hole' penetrating the upper and lower surfaces of the first protective layer 170.
  • the opening 171 is an 'unplaced area' where the first protective layer 170 is not disposed on the upper surface of the first insulating layer 111 and/or the upper surface of the first circuit layer 120. It can also be defined as an ‘open area’.
  • the opening of the first protective layer 170 may be defined as a separation area.
  • the first protective layer 170 of the first embodiment has a structure that includes only the protective member of the protective layer of another embodiment, and accordingly, the spaced area is between the outer side of the insulating layer and the outer side of the first protective layer 170. It may mean a separation area of .
  • the first protective layer 170 of the first embodiment may be referred to as a 'protection member'.
  • the top surface of the first insulating layer 111 and/or the top surface of the first circuit layer 120 in the area vertically overlapping the opening of the first protective layer 170 is directed to the top of the circuit board 100. may be exposed.
  • the first protective layer 170 may include a first opening 171 and a second opening 172.
  • the first opening 171 of the first protective layer 170 may be provided on the first region R1. Additionally, the second opening 172 of the first protective layer 170 may be provided on the second region R2 of the first protective layer 170.
  • the number of first openings 171 and second openings 172 may be different.
  • the first opening 171 may be one.
  • the first protective layer 170 may include one first opening 171 that vertically overlaps the plurality of first pads 121 in common. Additionally, the first opening 171 may vertically overlap the post 190 disposed on the first pad 121. Meanwhile, the number of second openings 172 may be plural.
  • the first protective layer 170 may include a plurality of second openings 172 that vertically overlap each of the plurality of second pads 122.
  • the first opening 171 of the first protective layer 170 may vertically overlap the first region R1 as a whole. That is, the first opening 171 of the first protective layer 170 is located on the top surface of the first insulating layer 111 and the top surface and side surface of the first circuit layer 120 in the first region R1. can be opened entirely. Accordingly, the first opening 171 may substantially mean an undisposed area where the first protective layer 170 is not disposed on the first insulating layer 111 and the first circuit layer 120. . Also, the first opening 171 may not be connected to the plurality of second openings 172.
  • the second opening 172 of the first protective layer 170 may partially vertically overlap the second region R2. That is, the second opening 172 of the first protective layer 170 is connected to the upper surface of the first insulating layer 111 and the upper surface of the first circuit layer 120 in the second region R2. May partially overlap vertically.
  • the first area R1 may include a first sub-area that vertically overlaps the plurality of first pads. And the first protective layer 170 does not vertically overlap the first sub-region.
  • the first opening 171 of the first protective layer 170 vertically overlaps the first sub-region.
  • the first area R1 may include a second sub-area corresponding to an area between a plurality of adjacent first pads. Additionally, the first protective layer 170 does not vertically overlap the second sub-region. In other words, the first opening 171 of the first protective layer 170 vertically overlaps the second sub-region.
  • the first opening 171 of the first protective layer 170 of the embodiment vertically overlaps the first region R1, and the second opening 172 overlaps the second region R2. May partially overlap vertically.
  • the circuit board 100 may further include a second protective layer 180 disposed on the lower surface of the second insulating layer 112.
  • the second protective layer 180 may include at least one opening.
  • the second protective layer 180 may include an opening that vertically overlaps at least a portion of the second circuit layer 130.
  • the opening of the second protective layer 180 may completely or partially vertically overlap a pad of the second circuit layer 130 connected to the chip.
  • the first protective layer 170 and the second protective layer 180 may include an insulating material.
  • the first protective layer 170 and the second protective layer 180 may include various materials that can be applied and then heated to protect the surfaces of the insulating layer and the circuit layer.
  • the first protective layer 170 and the second protective layer 180 may be solder resist layers containing an organic polymer material.
  • the first protective layer 170 and the second protective layer 180 may include an epoxy acrylate-based resin.
  • the first protective layer 170 and the second protective layer 180 may include resin, curing agent, photoinitiator, pigment, solvent, filler, additive, acrylic monomer, etc.
  • the embodiment is not limited to this, and the first protective layer 170 and the second protective layer 180 may be any one of a photo solder resist layer, a cover-lay, and a polymer material. am.
  • the first protective layer 170 and the second protective layer 180 may have a thickness of 1 ⁇ m to 20 ⁇ m.
  • the first protective layer 170 and the second protective layer 180 may have a thickness of 1 ⁇ m to 15 ⁇ m.
  • the first protective layer 170 and the second protective layer 180 may have a thickness of 5 ⁇ m to 20 ⁇ m.
  • the thickness of the first protective layer 170 and the second protective layer 180 exceeds 20 ⁇ m, the overall thickness of the circuit board and the semiconductor package may increase.
  • FIG. 3 is a top view of the circuit board with the first protective layer and posts of FIG. 2 removed
  • FIG. 4 is a top view of the first protective layer of FIG. 2
  • FIG. 5 is a top view of the circuit board of FIG. 2
  • FIG. 6 is a cross-sectional view showing the detailed layer structure of the first through electrode, first circuit layer, and post of FIG. 2.
  • the first insulating layer 111 may include a first region (R1) and a second region (R2).
  • the first region R1 of the first insulating layer 111 may be an area adjacent to the perimeter 111a of the first insulating layer 111.
  • the first region R1 of the first insulating layer 111 may be an outer region of the upper surface of the first insulating layer 111.
  • the first region R1 may be adjacent to the perimeter 111a of the first insulating layer 111 and may be provided in the circumferential direction of the first insulating layer 111 .
  • the first region R1 may be adjacent to the perimeter 111a of the first insulating layer 111 and may have a closed loop shape corresponding to the perimeter 111a.
  • the embodiment is not limited to this.
  • the first region R1 may have an open loop shape including only a portion of the circumferential region in the circumferential direction.
  • a plurality of first pads 121 may be disposed on the first region R1 of the first insulating layer 111.
  • the plurality of first pads 121 may be arranged along the circumferential direction of the first insulating layer 111 in the first region R1 of the first insulating layer 111 .
  • a plurality of second pads 122 may be disposed on the second region R2 of the first insulating layer 111.
  • the plurality of second pads 122 may be horizontally spaced apart from the first pad 121 and may be selectively disposed in the second region R2 of the first insulating layer 111 .
  • traces of the first circuit layer 120 may be disposed on the second region R2 of the first insulating layer 111.
  • the traces of the first circuit layer 120 may electrically connect a plurality of second pads disposed on the second region R2.
  • the traces of the first circuit layer 120 may not be disposed on the first region R1 of the first insulating layer 111. Specifically, only a plurality of first pads 121 may be disposed on the first region R1 of the first insulating layer 111. In addition, the first pad 121 can be electrically connected to other circuit layers of the circuit board 100 through the first through electrode 161. However, the embodiment is not limited to this. For example, traces of the first circuit layer 120 may also be placed in the first region R1.
  • the first pad 121 may have a first width W1. Additionally, the second pad 122 may have the second width W2. At this time, the first width W1 may be different from the second width W2.
  • the first width W1 may correspond to a pad provided on a first external board (preferably, a main board of an electronic device) coupled to the circuit board 100.
  • the second width W2 may correspond to the width of the terminal provided on the chip.
  • the pad provided on the first external substrate has a relatively larger width than the width of the terminal of the chip. Accordingly, the first width W1 of the first pad 121 may be larger than the second width W2 of the second pad 122.
  • the first width W1 of the first pad 121 may be 25 ⁇ m to 85 ⁇ m.
  • the first width W1 of the first pad 121 may be 30 ⁇ m to 80 ⁇ m. More preferably, the first width W1 of the first pad 121 may be 32 ⁇ m to 75 ⁇ m.
  • first width W1 of the first pad 121 is less than 25 ⁇ m, bonding properties with the first external substrate may be reduced. If the first width W1 of the first pad 121 is less than 25 ⁇ m, the width W3 of the post 190 disposed on the first pad 121 may correspondingly decrease. . And when the width W3 of the post 190 decreases, the height H1 of the post 190 that can be formed may correspondingly decrease. Additionally, if the first width W1 of the first pad 121 is less than 25 ⁇ m, the heat dissipation characteristics of the circuit board 100 may be deteriorated.
  • the number of first pads 121 that can be placed on the first region R1 may decrease.
  • the first width W1 of the first pad 121 exceeds 85 ⁇ m
  • circuit integration in the first region R1 may decrease. Accordingly, the area of the circuit board 100 may increase in order to place all of the first pads connected to the first external substrate in the first region R1.
  • the first pad 121 may have a circular planar shape. And when the planar shape of the first pad 121 is circular, the first width W1 may mean the diameter of the first pad 121.
  • the planar shape of the first pad 121 may be square or rectangular. And when the planar shape of the first pad 121 is square or rectangular, the first width W1 of the first pad 121 is the width in the width direction of the first pad 121 and the length direction. It can mean the smaller width among the widths.
  • the planar shape of the first pad 121 may be oval. Also, when the planar shape of the first pad 121 is oval, the first width W1 of the first pad 121 may mean the diameter of the oval in the minor axis direction.
  • the plurality of first pads may be spaced apart with a first gap D1.
  • the first spacing D1 may mean the minimum spacing between two adjacent first pads among the plurality of first pads disposed in the first region R1.
  • the first gap D1 may have a range corresponding to the first width W1 of one first pad 121 .
  • the first gap D1 may be smaller than the first width W1 of one first pad 121.
  • the first gap D1 between the plurality of first pads may satisfy a range of 20% to 90% of the first width W1 of the first pad 121.
  • the first gap D1 between the plurality of first pads may satisfy a range of 23% to 88% of the first width W1 of the first pad 121.
  • the first gap D1 between the plurality of first pads may satisfy a range of 25% to 85% of the first width W1 of the first pad 121.
  • the process capability in the process of manufacturing the circuit board 100 is reduced. Accordingly, a circuit short may occur where the plurality of first pads 121 are connected to each other, and as a result, the electrical reliability of the circuit board 100 may deteriorate.
  • the first gap D1 between the plurality of first pads is less than 20% of the first width W1 of the first pad 121, the light transmitted through the plurality of first pads 121 Interference may occur between signals. Additionally, when the interference occurs, signal transmission loss increases, and thus signal transmission characteristics may deteriorate.
  • the effect of improving circuit integration may be minimal.
  • the gap between the plurality of first pads exceeded 95% of the first width of the first pad.
  • the first protective layer of the comparative example included a plurality of first openings that partially vertically overlapped with the first region.
  • the first opening of the first protective layer of the comparative example was provided to correspond to the number of the first pads.
  • the plurality of first openings of the first protective layer of the comparative example had a structure in which they vertically overlapped the plurality of first pads in a 1:1 ratio. Accordingly, in the comparative example, considering process capabilities and process errors in the process of forming the plurality of first openings in the first protective layer, the first width of the plurality of first pads and the plurality of first pads The first spacing between them was determined.
  • the first protective layer 170 of the circuit board of the embodiment includes a first opening 171 that entirely opens the first region R1.
  • the configuration of completely opening the first region (R1) is referred to as the first opening 171 of the first protective layer 170, but in reality, the first protective layer 170 is the first region ( It can be placed only in the second area (R2) excluding R1). That is, the first protective layer 170 may be selectively disposed only in the second region R2 while not being disposed in the first region R1.
  • the embodiment does not need to consider process capabilities and process errors in the process of forming the plurality of first openings in the first protective layer 170.
  • the embodiment can reduce the first width W1 of the first pad 121 and the first gap D1 between the plurality of first pads compared to the comparative example.
  • the first width W1 of the first pad 121 is the width of the pad provided on the main board corresponding to the first external board and the width W3 of the post 190 corresponding thereto. It is decided based on Therefore, in the embodiment, it is possible to reduce the first width W1 of the first pad 121, but instead of reducing the first width W1 of the first pad 121, the plurality of first widths W1 are reduced. Try to reduce the first gap D1 between the pads. Through this, the embodiment can improve circuit integration while maintaining the width of the existing first pad 121.
  • the second width W2 of the second pad 122 may be smaller than the first width W1 of the first pad 121.
  • the second width W2 of the second pad 122 may be 15 ⁇ m to 50 ⁇ m.
  • the second width W2 of the second pad 122 may be 18 ⁇ m to 45 ⁇ m. More preferably, the second width W2 of the second pad 122 may be 20 ⁇ m to 40 ⁇ m.
  • the second width W2 of the second pad 122 is less than 15 ⁇ m, the resistance of the signal transmitted through the second pad 122 increases, which may increase signal transmission loss. If the second width W2 of the second pad 122 exceeds 50 ⁇ m, circuit integration may decrease. And if the circuit integration decreases, it may not be possible to place all the second pads connected to the terminals of the chip within a limited space. Additionally, if the second width W2 of the second pad 122 exceeds 50 ⁇ m, the gap between the plurality of second pads connected to the terminal of the chip may also increase. At this time, the second pads include at least two second pads connected to each other. And when the interval increases, the signal transmission distance between the at least two second pads increases, which may increase signal transmission loss. As a result, signal transmission characteristics may deteriorate.
  • the first protective layer 170 is partially disposed on the first insulating layer 111. Specifically, the first protective layer 170 is disposed on the second region R2 of the first insulating layer 111. That is, the first protective layer 170 is not disposed on the first region R1 of the first insulating layer 111.
  • the first protective layer 170 may include a first opening 171 that entirely opens the first region R1 and may be selectively disposed only in the second region R2. Accordingly, the first opening 171 may be said to be an open area or an undisposed area of the first protective layer 170. Additionally, the first protective layer 170 is not disposed in the area between the plurality of first pads. That is, the first protective layer 170 completely opens the first region R1. As a result, a structure can be obtained in which the first protective layer 170 is not disposed between the plurality of first pads.
  • first protective layer 170 may include a second opening 172 that vertically overlaps the second pad 122 in the second region R2.
  • the planar area of the first opening 171 of the first protective layer 170 may be different from the planar area of the second opening 172 of the first protective layer 170.
  • the planar area of the first opening 171 of the first protective layer 170 may be larger than the planar area of the second opening 172.
  • a plurality of second openings 172 may be provided in the first protective layer 170 that vertically overlap the second region R2. At this time, providing a plurality of openings may mean that the plurality of openings are not connected to each other but are spaced apart in the horizontal direction.
  • the first opening 171 consists of one piece.
  • the fact that there is only one first opening 171 may mean that the first protective layer 170 does not exist in the area that vertically overlaps the first area R1.
  • the outer surface of the first protective layer 170 may be located inside the perimeter 111a of the first insulating layer 111. Specifically, the outer surface of the first protective layer 170 may be located inside the outer surface of the first insulating layer 111 by the width of the first region R1.
  • the bending characteristics of the circuit board can be improved as the outer surface of the first protective layer 170 is located inside the outer surface of the first insulating layer 111. That is, the first protective layer 170 is an insulating layer of the outermost layer of the circuit board 100. Additionally, the process of forming the first protective layer 170 includes processes of exposing, developing, and curing the first protective layer 170. In the process of exposing, developing, and curing the first protective layer 170, stress is applied to the circuit board, and as a result, the side end of the circuit board may bend upward or downward. At this time, in the embodiment, the applied stress can be minimized as the outer surface of the first protective layer 170 is located inside the outer surface of the first insulating layer 111. Thereby, the embodiment can improve the bending characteristics of the circuit board and the semiconductor package including the same, and further improve product reliability.
  • the outer surface of the first protective layer 170 may have a step in the horizontal direction along the circumference.
  • the outer surface of the first protective layer 170 may include a first portion 170a.
  • the outer surface of the first protective layer 170 may include a second part 170b corresponding to a concave surface concave inward with respect to the first part 170a.
  • the outer surface of the first protective layer 170 may include a third portion 170c that is convex or protrudes outward from the first portion 170a.
  • the spacing area between the outer side of the substrate and the outer surface of the first protective layer 170 may include a first spacing region having a first width and a second spacing region having a second width different from the first width. You can.
  • the first width may be larger than the second width, and the first separation area may refer to the width in the horizontal direction between the outside of the substrate and the second portion 170b corresponding to the concave surface of the first protective layer 170. there is. Additionally, the second separation area may refer to the width in the horizontal direction between the outside of the substrate and the third portion 170c corresponding to the convex surface of the first protective layer 170.
  • the first part 170a, the second part 170b, and the third part 170c of the first protective layer 170 are the positions of the first pads located adjacent to the first protective layer 170. It can be designed based on .
  • the second portion 170b of the first protective layer 170 may overlap the first pad adjacent to the first protective layer 170 in the length or width direction.
  • the third portion 170c of the first protective layer 170 has an area and length between the plurality of first pads disposed adjacent to the first protective layer 170. They can overlap directionally or widthwise.
  • the outer surface of the protective layer 170 includes not only the first part 170a but also a second part 170b and a third part 170c, so that the first region R1 ) can improve the design freedom for placement of the first pads.
  • the embodiment can further improve the integration of the first pads in the first region R1.
  • the post 190 may be provided around the outer surface of the first protective layer 170.
  • the first protective layer 170 includes an upper surface, a lower surface, and a side surface disposed between the upper surface and the lower surface.
  • the lower surface of the first protective layer 170 may face the upper surface of the insulating layer (for example, the uppermost insulating layer).
  • the plurality of posts 190 may be connected to the first protective layer 170.
  • the side surfaces of the first protective layer 170 may face each other. Additionally, the side surfaces of the first protective layer 170 may include protrusions that protrude between the plurality of posts.
  • the side of the first protective layer 170 includes a first side extending in the first direction, a second side extending in the first direction and spaced apart from the first side, and a side perpendicular to the first direction. It may include a third side extending in a second direction, and a fourth side extending in the second direction and spaced apart from the third side. At this time, the protruding surface of the first protective layer 170 may be provided on the first side and the third side.
  • the third side of the first protective layer 170 is a first side having a first separation distance between the plurality of posts and the first direction, and a second side having a second separation distance smaller than the first distance. It may have a surface, and a third surface having a third separation distance greater than the first separation distance. This is because the first part 170a, the second part 170b, and the third part 170c on the third side of the first protective layer 170 may all be provided.
  • the separation distance between the fourth side of the first protective layer 170 and the plurality of posts along the first direction may be uniform. This may be a design that takes into account the direction in which the circuit board is bent, and may prevent protrusions and concave surfaces from being provided on at least one side of the first protective layer 170.
  • the second side of the first protective layer 170 may include a concave surface that is concave toward the first side of the first protective layer 170.
  • the post 190 is disposed on the first pad 121 located on the first region R1.
  • the post 190 may have a third width W3 that is smaller than the first width W1 of the first pad 121.
  • the post 190 may be disposed on the first pad 121 that is entirely open through the first opening 171 of the first protective layer 170.
  • the embodiment can form the post 190 by using a separate dry film as a mask rather than using the opening of the first protective layer 170 as a mask.
  • the dry film can form a smaller-sized opening and have a greater thickness than the solder resist.
  • the embodiment can enable the post 190 to have a smaller width than the first pad 121.
  • the post 190 can be formed by using the seed layer used for electrolytic plating of the first pad 121. Through this, there is no seed layer for electroplating the post 190 between the first pad 121 and the post 190 in the embodiment. And in the embodiment, by removing a separate seed layer for electrolytic plating of the post 190, the post 190 can be formed considering only the opening size of the dry film. Through this, the embodiment can make the third width W3 of the post 190 smaller than the first width W1 of the first pad 121.
  • the third width W3 of the post 190 may satisfy a range of 60% to 95% of the first width W1 of the first pad 121.
  • the third width W3 of the post 190 may satisfy a range of 65% to 92% of the first width W1 of the first pad 121.
  • the third width W3 of the post 190 may satisfy a range of 70% to 90% of the first width W1 of the first pad 121.
  • the third width W3 of the post 190 is smaller than 60% of the first width W1 of the first pad 121, the heat dissipation characteristics of the circuit board may deteriorate. If the third width W3 of the post 190 is smaller than 60% of the first width W1 of the first pad 121, the first external board may not be stably placed on the circuit board. . If the third width W3 of the post 190 is smaller than 60% of the first width W1 of the first pad 121, the height H1 of the post 190 is formed above a certain level. You may not be able to do it.
  • the post 190 may be formed due to a process error in the process of forming the post 190.
  • (190) may have a larger width than the first pad (121). In this case, a circuit short problem may occur where two neighboring posts 190 are connected to each other. That is, as the gap between two neighboring posts 190 decreases, electrical reliability problems may occur.
  • the post 190 is disposed on the first pad 121 with a width smaller than the width of the first pad 121 . And, the post 190 is disposed on the first pad 121 with a certain height H1.
  • the height H1 may refer to the vertical distance from the upper surface to the lower surface of the post 190.
  • the height H1 of the post 190 may be greater than 100 ⁇ m, greater than 120 ⁇ m, greater than 140 ⁇ m, greater than 160 ⁇ m, or greater than 200 ⁇ m.
  • the height H1 of the post 190 may satisfy the range of 100 ⁇ m to 220 ⁇ m.
  • the height H1 of the post 190 may satisfy the range of 110 ⁇ m to 215 ⁇ m. More preferably, the height of the post 190 may satisfy the range of 115 ⁇ m to 210 ⁇ m.
  • the first external substrate may not be stably coupled to the post 190. If the height H1 of the post 190 is less than 100 ⁇ m, the distance between the first external board and the circuit board 100 decreases, and thus signal transmission characteristics may deteriorate due to mutual signal interference. there is. Additionally, if the height H1 of the post 190 exceeds 220 ⁇ m, the rigidity of the post 190 may decrease. Additionally, if the rigidity of the post 190 is reduced, physical reliability problems such as collapse may occur during the bonding process with the first external substrate. If the height H1 of the post 190 exceeds 220 ⁇ m, the thickness of the circuit board 100 and the thickness of the semiconductor package may increase.
  • the post 190 is composed of one metal layer. Specifically, the post 190 may not include an electroless plating layer such as a chemical copper plating layer, but may include only an electrolytic plating layer.
  • the first circuit layer 120 is composed of at least two metal layers.
  • the first pad 121 and the second pad 122 of the first circuit layer 120 may have the same layer structure.
  • the first through electrode 161 may include two metal layers corresponding to the first circuit layer 120.
  • each of the first pad 121 and the second pad 122 of the first circuit layer 120 may include a first metal layer 120-1 and a second metal layer 120-2.
  • the first through electrode 161 includes a third metal layer 161-1 and a second metal layer 120-2 corresponding to the first metal layer 120-1 of the first circuit layer 120. It may include a fourth metal layer 161-2 corresponding to .
  • the first metal layer 120-1 and the third metal layer 161-1 substantially represent one layer, and may be divided according to the arrangement position.
  • the second metal layer 120-2 and the fourth metal layer 161-2 also substantially represent one metal layer, and may be divided according to the arrangement position.
  • the first metal layer 120-1 may substantially have two layers.
  • the first metal layer 120-1 may be two metal layers including the same metal layer as the third metal layer 161-1 on copper foil (Cu foil).
  • the first metal layer 120-1 may be one layer of copper foil (Cu foil).
  • the first metal layer 120-1 of the first circuit layer 120 may be a seed layer.
  • the first metal layer 120-1 of the first circuit layer 120 may be a chemical copper plating layer.
  • the first metal layer 120-1 of the first circuit layer 120 may be a copper foil layer.
  • the first metal layer 120-1 of the first circuit layer 120 may include both the copper foil layer and the chemical copper plating layer.
  • the thickness of the first metal layer 120-1 of the first circuit layer 120 may be within the range of 1.0 ⁇ m to 3.0 ⁇ m.
  • the thickness of the first metal layer 120-1 of the first circuit layer 120 may satisfy the range of 1.2 ⁇ m to 2.8 ⁇ m. More preferably, the thickness of the first metal layer 120-1 of the first circuit layer 120 may satisfy the range of 1.5 ⁇ m to 2.5 ⁇ m.
  • the first metal layer 120-1 of the first circuit layer 120 may not function as a seed layer. You can. If the thickness of the first metal layer 120-1 of the first circuit layer 120 is less than 1.0 ⁇ m, a first metal layer 120-1 of uniform thickness is formed on the upper surface of the first insulating layer 110. Can be difficult to form.
  • the process time for forming the first metal layer 120-1 of the first circuit layer 120 increases, and the yield may decrease accordingly.
  • the first metal layer 120-1 in the forming process of the first circuit layer 120 may increase the etching time.
  • the thickness of the first metal layer 120-1 of the first circuit layer 120 exceeds 3.0 ⁇ m, when the first metal layer 120-1 of the first circuit layer 120 is etched, Deformation of the second metal layer 120-2 of the first circuit layer 120 may occur.
  • the deformation of the second metal layer 120-2 of the first circuit pattern layer 120 is such that the side of the second metal layer 120-2 is also etched when the first metal layer 120-1 is etched. This may mean that the difference between the width of the upper surface and the lower surface of the second metal layer 120-2 increases.
  • the thickness of the first metal layer 120-1 of the first circuit layer 120 exceeds 3.0 ⁇ m, the etching amount in the etching process of the first metal layer 120-1 increases, and accordingly, the etching amount of the first metal layer 120-1 increases.
  • the depth of the depression (eg, undercut) formed on the side of the first metal layer 120-1 and the side of the second metal layer 120-2 may increase.
  • the difference between the width of the first metal layer 120-1 and the width of the second metal layer 120-2 increases. It can get bigger. And when the difference between the width of the first metal layer 120-1 and the width of the second metal layer 120-2 increases, electrical characteristics may deteriorate due to increased signal transmission loss. In addition, when the difference between the width of the first metal layer 120-1 and the width of the second metal layer 120-2 increases, dendrites may be formed by electron migration, and thus As a result, the electrical properties and/or physical properties of the first circuit pattern layer 120 may be deteriorated.
  • the second metal layer 120-2 of the first circuit layer 120 may be an electrolytic plating layer obtained by electrolytically plating the first metal layer 120-1 as a seed layer.
  • the second metal layer 120-2 of the first circuit layer 120 may be formed on the first metal layer 120-1 to have a certain thickness.
  • the second metal layer 120-2 of the first circuit layer 120 may include the same metal as the first metal layer 120-1 of the first circuit layer 120, but is not limited thereto.
  • the first metal layer 120-1 and the second metal layer 120-2 of the first circuit layer 120 may each include copper.
  • the thickness of the second metal layer 120-2 of the first circuit layer 120 may correspond to a value obtained by subtracting the thickness of the first metal layer 120-1 from the thickness range of the first circuit layer 120. there is. Additionally, since the thickness range of the first circuit layer 120 has already been described above, its description is omitted.
  • the post 190 may be formed by electroplating the first metal layer 120-1 as a seed layer on the second metal layer 120-2 of the first circuit layer 120.
  • the post 190 may include only the third metal layer.
  • the third metal layer may be formed with a certain height H1 on the second metal layer 120-2 by performing electrolytic plating using the first metal layer 120-1 as a seed layer. That is, the lower surface of the third metal layer directly contacts the upper surface of the second metal layer 120-2.
  • the top surface of the third metal layer is located higher than the top surface of the first protective layer 170. This may mean that the post 190 does not include a seed layer between the second metal layer 120-2 and the third metal layer.
  • FIG. 7 is a cross-sectional view showing a circuit board according to a second embodiment
  • FIG. 8 is an enlarged view of a portion of FIG. 7 .
  • the circuit board of the second embodiment may be different from the circuit board of FIG. 2 in that a surface treatment layer is disposed.
  • description of parts that are substantially the same as the circuit board of FIG. 2 will be omitted.
  • the circuit board of the second embodiment may include a surface treatment layer.
  • the circuit board may include a first surface treatment layer 210.
  • the first surface treatment layer 210 may be disposed on the first pad 121 and the post 190.
  • the first protective layer 170 is not disposed in the area where the first pad 121 and the post 190 are disposed. Accordingly, the first surface treatment layer 210 may entirely cover the exposed surfaces of the first pad 121 and the post 190.
  • the first surface treatment layer 210 may be divided into a plurality of parts.
  • the first surface treatment layer 210 includes a first part 210-1 disposed on the side of the first pad 121, and a second portion disposed on the upper surface of the first pad 121. It may include 120-2, a third part 210-3 disposed on the side of the post 190, and a fourth portion 210-4 disposed on the upper surface of the post 190.
  • the circuit board may include a second surface treatment layer 220.
  • the second surface treatment layer 220 may be disposed on the second pad 122 .
  • the second surface treatment layer 220 may be disposed on the upper surface of the second pad 122 opened through the second opening 172 of the first protective layer 170.
  • the circuit board may include a third surface treatment layer 230.
  • the third surface treatment layer 230 may be disposed under the pad of the second circuit layer 130.
  • the third surface treatment layer 230 may be disposed on the lower surface of the pad of the second circuit layer 130 that is open through the opening of the second protective layer 180.
  • the first surface treatment layer 210, the second surface treatment layer 220, and the third surface treatment layer 230 may be OSP (Organic Solderability Preservative) layers.
  • the first surface treatment layer 210, the second surface treatment layer 220, and the third surface treatment layer 230 may be an organic coating layer coated with an organic material such as benzimidazole.
  • the embodiment is not limited to this.
  • the first surface treatment layer 210, the second surface treatment layer 220, and the third surface treatment layer 230 may be plating layers.
  • the first surface treatment layer 210, the second surface treatment layer 220, and the third surface treatment layer 230 are one of a nickel (Ni) plating layer, a palladium (Pd) plating layer, and a gold (Au) plating layer. It may contain at least one or more.
  • Figure 9 is a diagram showing a semiconductor package according to the first embodiment.
  • the semiconductor package includes the circuit board 100 of FIG. 2 .
  • the semiconductor package of the first embodiment may have a structure in which a plurality of chips are connected to a circuit board 100 and a first external substrate.
  • the circuit board 100 includes the first pad 121 and the second pad 122 of the first circuit layer 120. And, a post 190 is disposed on the first pad 121.
  • the semiconductor package includes a first connection portion 310 disposed on the second pad 122.
  • the first connection part 310 may have a hexahedral shape.
  • the cross-section of the first connection part 310 may have a square shape.
  • the cross section of the first connection part 310 may include a rectangle or square.
  • the first connection part 310 may have a spherical shape.
  • the cross-section of the first connection part 310 may include a circular shape or a semicircular shape.
  • the cross-section of the first connection portion 310 may include a partially or entirely rounded shape.
  • the cross-sectional shape of the first connection part 310 may be flat on one side and curved on the other side.
  • the first connection part 310 may be a solder ball, but is not limited thereto.
  • the semiconductor package may include a first chip 320 disposed on the first connection part 310.
  • the first chip 320 may include a terminal 325.
  • the terminal 325 of the first chip 320 may be electrically connected to the second pad 122 through the first connection portion 310.
  • the semiconductor package may include a second connection portion 330 disposed under the first group of pads of the second circuit layer 130. Additionally, a second chip 340 may be mounted on the second connection unit 330. The second chip 340 may include a terminal 345. The terminal 345 of the second chip 340 may be electrically connected to the pads of the first group through the second connection portion 330.
  • the semiconductor package may include a third connection portion 350 disposed under the second group of pads of the second circuit layer 130. Additionally, a third chip 360 may be mounted on the third connection unit 350. The third chip 360 may include a terminal 365. The terminal 365 of the third chip 360 may be electrically connected to the pads of the second group through the third connection portion 350.
  • the semiconductor package may include a fourth connection portion 370 disposed under the third group of pads of the second circuit layer 130. Additionally, a fourth chip 380 may be mounted on the fourth connection unit 370. The fourth chip 380 may include a terminal 385. The terminal 385 of the fourth chip 380 may be electrically connected to the third group of pads through the fourth connection portion 370.
  • At least one of the first chip 320, second chip 340, third chip 360, and fourth chip 380 may include a logic chip.
  • at least one of the first chip 320, the second chip 340, the third chip 360, and the fourth chip 380 may include an application processor chip.
  • at least one of the first chip 320, the second chip 340, the third chip 360, and the fourth chip 380 includes an analog-to-digital converter or an application-specific IC (ASIC). can do.
  • ASIC application-specific IC
  • at least one of the first chip 320, the second chip 340, the third chip 360, and the fourth chip 380 may include a memory chip.
  • the memory chip may be a stack memory such as HBM.
  • memory chips may include volatile memory (eg, DRAM), non-volatile memory (eg, ROM), flash memory, etc.
  • at least one of the first chip 320, the second chip 340, the third chip 360, and the fourth chip 380 is a drive IC chip, a diode chip, a power IC chip, It may include at least one of a touch sensor IC chip, a multi layer ceramic condenser (MLCC) chip, a ball grid array (BGA) chip, and a chip condenser.
  • MLCC multi layer ceramic condenser
  • BGA ball grid array
  • at least one of the first chip 320, second chip 340, third chip 360, and fourth chip 380 may be an active device, and at least the other one may be a passive device. there is.
  • the semiconductor package may include a first molding layer 390.
  • the first molding layer 390 may mold the first chip 320 and the post 190. At this time, the first protective layer 170 is not disposed in the first region R1 of the first insulating layer 111. Accordingly, the first molding layer 390 may mold the first region R1 of the first insulating layer 111. For example, the first molding layer 390 may mold the upper surface of the first region R1 of the first insulating layer 111. For example, according to this, at least a portion of the upper surface of the first region R1 of the first insulating layer 111 may directly contact the first molding layer 390. Additionally, the first molding layer 390 may mold the first pad 121 disposed in the first region R1 and the post 190 disposed on the first pad 121.
  • the top and side surfaces of the first pad 121 may directly contact the first molding layer 390.
  • the side surface of the post 190 may directly contact the first molding layer 390.
  • the first molding layer 390 is formed on the upper surface of the first region R1 of the first insulating layer 111 and the first surface treatment layer 210.
  • the surface treatment layer 210 can be molded.
  • the first molding layer 390 may include an open area.
  • the first molding layer 390 may include a first open area that opens the top surface of the post 190.
  • the first molding layer 390 may include a second open area that opens the top surface of the first chip 320.
  • the first open area and the second open area have the same height as the top surface of the first chip 320 when the first molding layer 390 is formed. And it can be formed by grinding the upper surface of the post 190.
  • the first molding layer 390 may mold the entire upper surface of the first chip 320 and, accordingly, may include only a first open area that opens the upper surface of the post 190.
  • the semiconductor package may include a second molding layer 395.
  • the second molding layer 395 may be disposed on the lower surface of the second insulating layer 112.
  • the second molding layer 395 may mold the second chip 340, the third chip 360, and the fourth chip 380.
  • the first molding layer 390 and the second molding layer 395 may be EMC (Epoxy Mold Compound), but are not limited thereto.
  • the first molding layer 390 and the second molding layer 395 may have a low dielectric constant to increase heat dissipation characteristics.
  • the dielectric constant (Dk) of the first molding layer 390 and the second molding layer 395 may be 0.2 to 10.
  • the dielectric constant (Dk) of the first molding layer 390 and the second molding layer 395 may be 0.5 to 8.
  • the dielectric constant (Dk) of the first molding layer 390 and the second molding layer 395 may be 0.8 to 5.
  • the first molding layer 390 and the second molding layer 395 have a low dielectric constant, so that the heat generated from the first to fourth chips 320, 340, 360, and 380 is reduced. It can be released to the outside efficiently.
  • the semiconductor package may include a fifth connection portion 410.
  • the fifth connection part 410 may be disposed on the upper surface of the post 190 opened through the first open area of the first molding layer 390.
  • the semiconductor package may include a first external substrate 420 disposed on the fifth connection part 410.
  • the first external board 420 may be a main board.
  • the first external substrate 420 may be a motherboard of an electronic device.
  • Figure 10 is a cross-sectional view showing a circuit board according to a third embodiment.
  • the circuit board 100A of the third embodiment may be different from the circuit board 100 of FIG. 2 in that the circuit board 100A has a vertically symmetrical structure.
  • description of parts that are substantially the same as the circuit board of FIG. 2 will be omitted.
  • the circuit board 100A may have a first protective layer 170 including a first opening 171 and a second opening 172 disposed on the first insulating layer 111 . Also, the first post 190 may be disposed on the first pad 121 of the first circuit layer 120.
  • the circuit board 100A has a second protective layer 180a and a second post 195 disposed on the lower side of the circuit board 100A, corresponding to the first protective layer 170 and the first post 190. You can.
  • the second insulating layer 112 may also include a first region (R1) and a second region (R2). Additionally, the second protective layer 180a may include a third opening 181 that entirely opens the first region R1. Additionally, the second protective layer 180a may include a fourth opening 182 that partially opens the second region R2. That is, the second protective layer 180a may have a structure corresponding to the first protective layer 170. At this time, although it is said that the first and second regions of the first and second insulating layers 111 and 112 overlap each other in the vertical direction, the present invention is not limited to this. For example, the first area in the first insulating layer and the first area in the second insulating layer may have different areas.
  • the second circuit layer 130 may include a third pad disposed under the first region (R1) and a fourth pad disposed under the second region (R2) of the second insulating layer 112. Additionally, the third pad of the second circuit layer 130 may have a structure corresponding to the first pad 121 of the first circuit layer 120. The fourth pad of the second circuit layer 130 may have a structure corresponding to the second pad 122 of the first circuit layer 120.
  • a second post 195 is disposed under the third pad of the second circuit layer 130.
  • the second post 195 may have a structure corresponding to the first post 190. Since the first post 190 has already been described in the previous embodiment, its description will be omitted.
  • posts may be disposed on both sides of the board.
  • the circuit board 100A of the third embodiment can be applied to a PoP structure.
  • Figure 11 is a cross-sectional view showing a semiconductor package according to a second embodiment.
  • the semiconductor package according to the second embodiment may have a structure in which a second external substrate 520 is additionally disposed on the semiconductor package of the first embodiment.
  • a sixth connection portion 510 may be disposed on the lower surface of the second post 195 of the circuit board 100A.
  • the second molding layer 395 may include a third open area that opens the lower surface of the second post 195.
  • a second external substrate 520 may be coupled to the sixth connection portion 510.
  • the second external substrate 520 may be a memory package.
  • the second external substrate 520 includes a memory substrate 521, a memory chip 522 attached to the memory substrate 521, and a connection between the memory substrate 521 and the memory chip 522. It may include a connecting member 543.
  • the embodiment is not limited to this, and the second external substrate 520 may be an interposer disposed between the memory package and the second post 195.
  • FIG. 12 is a cross-sectional view showing the circuit board according to the fourth embodiment
  • FIG. 13 is a top view of the circuit board of FIG. 12
  • FIG. 14 is an enlarged view of a region of the circuit board of FIG. 12.
  • the circuit board 100B of the fourth embodiment is different from the circuit board 100 of FIG. 2 in that the first protective layer of the circuit board 100B includes a reinforcement pattern. There is.
  • description of parts that are substantially the same as the circuit board of FIG. 2 will be omitted.
  • the first protective layer 170 is not entirely disposed in the first region R1 including the perimeter 111a of the upper surface of the first insulating layer 111. That is, the first protective layer 170 of the circuit board of the first embodiment has a first opening 171 that entirely opens the first region R1 including the perimeter 111a of the upper surface of the first insulating layer 111. ) was included.
  • the first protective layer 170B in the fourth embodiment may include a plurality of protective members.
  • the first protective layer 170B may include an outer protective member 170B1.
  • the outer protective member 170B1 of the first protective layer 170B may be disposed in a peripheral area or edge area adjacent to the upper surface 111a of the first insulating layer 111.
  • the first insulating layer 111 may further include a third region (R3) in addition to the first region (R1) and the second region (R2).
  • the third region R3 includes the perimeter 111a of the upper surface of the first insulating layer 111 in the first region R1 of the first embodiment, and the peripheral area or border area adjacent to the perimeter 111a. It can mean. That is, the first protective layer 170B includes an outer protective member 170B1 disposed in the third region R3 adjacent to the perimeter 111a while completely opening the first region R1. The first protective layer 170B may be disposed in an edge area of the upper surface of the first insulating layer 111 along the circumferential direction of the first insulating layer 111 . That is, the outer protective member 170B1 of the first protective layer 170B may have a closed loop shape including an open area that entirely opens the first region R1 and the second region R2.
  • the outer protective member 170B1 of the first protective layer 170B may also be referred to as a reinforcing member that improves the rigidity of the circuit board 100B.
  • the outer protective member 170B1 of the first protective layer 170B is formed by adjusting the sawing line in the sawing process of separating the substrate strip into units during the process of manufacturing the circuit board of the embodiment. You can.
  • the protective member 170B2 of the first protective layer 170B may be disposed on the second region R2 of the first insulating layer 111.
  • the protective member 170B2 of the first protective layer 170B corresponds to the first protective layer 170 of the first embodiment. Accordingly, detailed description thereof will be omitted.
  • the outer protection member 170B1 may be spaced apart from the protection member 170B2 in the horizontal direction with the first opening 171 therebetween.
  • the first opening 171 can be said to be a spaced area between the inner surface of the outer protective member 170B1 and the outer surface of the protective member 170B2.
  • the first opening 171 can also be called a space separating the outer protection member 170B1 and the protection member 170B2.
  • the outer protection member 170B1 may be arranged in a closed loop shape along the circumferential direction of the first insulating layer 111. Accordingly, the first opening 171 may be provided in a closed loop shape between the inner surface of the outer protective member 170B1 and the outer surface of the protective member 170B2.
  • the outer surface of the protection member 170B2 includes an outwardly protruding portion and an inwardly concave portion as described in the previous embodiment. Accordingly, the horizontal width of the first opening 171 may include different widths along the outer surface of the protection member 170B2.
  • the outer protective member 170B1 is provided along the edge of the upper surface of the substrate corresponding to the insulating layer, and the protective member 170B2 is provided on the inside of the outer protective member 170B1 with the spaced area in between. do.
  • the spaced area between the inner surface of the outer protective member 170B1 and the outer surface of the protective member 170B2 includes a first spaced area having a first width along the horizontal direction and a space different from the first width. It may include a second spaced area having a second width. This may be due to a concave surface and/or a convex surface provided on the outer surface of the protection member 170B2. Additionally, the spaced area is provided as a closed loop along the outer surface of the protection member 170B2.
  • the outer surface of the protection member 170B2 includes a protruding surface that protrudes toward the inner surface of the outer protection member 170B1. Additionally, the protruding surface of the protection member 170B2 may be provided in the second spaced area, and the first width may be greater than the second width.
  • the protruding surface of the protective member 170B2 has a first protruding width and protrudes toward the inner surface of the outer protective member 170B1, and the inner surface of the outer protective member 170B1. It may include a second protrusion surface protruding with a second protrusion width greater than the first protrusion width.
  • the first spacing area may correspond to the first protruding surface
  • the second spacing area may correspond to the second protruding surface.
  • the outer surface of the protection member 170B2 may include a concave surface that is concave toward the inside of the protection member 170B2. At this time, the concave surface of the protection member 170B2 is provided in the first spaced area, and the first width may be larger than the second width.
  • the inner surface of the outer protection member 170B1 is disposed between a first inner surface, a second inner surface facing the first inner surface, and between the first inner surface and the second inner surface, and facing each other. It may include a third inner side and a fourth inner side.
  • the outer surface of the second protective member 170B2 includes a first outer surface adjacent to the first inner surface, a second outer surface adjacent to the second inner surface, a third outer surface adjacent to the third inner surface, And it may include a fourth outer surface adjacent to the fourth inner surface.
  • the separation area between the first inner surface of the outer protection member 170B1 and the first outer surface of the second protection member 170B2 may include the first and second separation areas.
  • the first circuit layer 120 includes a first pad 121 and a second pad 122, respectively.
  • the first circuit layer 120 may include a dummy pattern 123.
  • the dummy pattern 123 may be disposed on the third region R3 of the first insulating layer 111 .
  • the dummy pattern 123 may be covered by the outer protection member 170B1.
  • the dummy pattern 123 may have a planar shape corresponding to the outer protection member 170B1.
  • the dummy pattern 123 may be provided in a closed loop shape along the perimeter 111a.
  • the dummy pattern 123 may be part of a seed layer used for electroplating the first pad 121, the second pad 122, and the post 190.
  • the electrolytic plating process of the post 190 in the fourth embodiment may be performed with the outer protection member 170B1 disposed corresponding to the third region R3. And, because the final seed layer is removed while the outer protective member 170B1 is disposed, the seed layer disposed below the outer protective member 170B1 is not removed.
  • the first circuit layer 120 of the circuit board of the fourth embodiment may further include a dummy pattern 123 disposed under the outer protection member 170B1 in the third region R3.
  • the dummy pattern 123 may correspond to the first metal layer 120-1 of the first circuit layer 120. That is, the dummy pattern 123 may have the same thickness as the first pad 121 of the first circuit layer 120 and the first metal layer 120-1 of the second pad 122.
  • the embodiment has a structure in which the dummy pattern 123 is disposed in the third region R3 on the top surface of the first insulating layer 111 of the circuit board. Additionally, the dummy pattern 123 may function to improve bending characteristics by suppressing bending of the circuit board. For example, the dummy pattern 123 may function as a rigid member that improves the rigidity of the circuit board. Furthermore, the outer protection member 170B1 may serve a protective function of protecting the outermost edge area on the upper surface of the first insulating layer 111.
  • circuit board of the fourth embodiment may have the outer protection member 170B1 and the dummy pattern 123 will be described in more detail in the description of the circuit board manufacturing method below.
  • FIGS. 15 to 28 are diagrams for explaining the manufacturing method of the circuit board of the first embodiment shown in FIG. 2 in process order.
  • a method of manufacturing a circuit board of the first embodiment will be described with reference to FIGS. 15 to 28.
  • the method of forming the dummy portion of the first circuit layer and the first protective layer of the fourth embodiment will also be described.
  • the following description will focus on the process of forming the first circuit layer 120, the first protective layer 170, and the post 190 on the upper side of the first insulating layer 111 in the circuit board. .
  • the first insulating layer 111 is prepared.
  • the step of preparing the first insulating layer 111 includes the third circuit layer 140 being disposed on the third insulating layer 113. This may refer to a process of stacking the first insulating layer 111.
  • the first metal layer 120-1 may be formed on the first insulating layer 111.
  • the first metal layer 120-1 may refer to a copper foil layer disposed on the first insulating layer 111.
  • the first metal layer 120-1 may be an electroless plating layer formed by performing electroless plating on the first insulating layer 111.
  • the first metal layer 120-1 may be a chemical copper plating layer.
  • the first metal layer 120-1 may include both the copper foil layer and the chemical copper plating layer.
  • the circuit board of the embodiment may be manufactured in strip units or panel units. That is, the strip includes a plurality of circuit boards, and the panel includes a plurality of strips.
  • the first insulating layer 111 may be divided into a plurality of regions.
  • the first insulating layer 111 includes a plurality of effective areas AR corresponding to the circuit board area and a dummy area DR disposed between the plurality of effective areas AR.
  • the plurality of circuit boards can be separated by performing sawing using the line between the effective area AR and the dummy area DR as a sawing line.
  • the effective area AR may include the first area R1 and the second area R2 of the circuit board 100 as described above.
  • the first region R1 of the circuit board 100 may refer to an area adjacent to the dummy region DR.
  • a first mask M1 is formed on the first metal layer 120-1.
  • the first mask M1 may be disposed on the effective area AR and the dummy area DR.
  • the first mask M1 is provided on the effective area AR and may include an open area OR1 that opens an area where the first circuit layer 120 will be formed.
  • the second metal layer 120-2 is formed to fill the open area OR1 of the first mask M1 using the first metal layer 120-1 as a seed layer. do.
  • the embodiment may proceed with a process of removing the first mask M1.
  • the second mask M2 may include an open area OR2.
  • the open area OR2 of the second mask M2 includes a first metal layer 120-1 and a second metal layer 120-2 that vertically overlap the second area R2 of the effective area AR. can be vertically overlapped.
  • the second mask M2 may cover the first metal layer 120-1 and the second metal layer 120-2 disposed in the first region R1 of the effective area AR. .
  • the second mask M2 may cover the first metal layer 120-1 disposed in the dummy region DR.
  • the first metal layer 120-1 of the first region R1 and the first metal layer 120-1 of the dummy region DR covered through the second mask M2 are later used as a post 190. It can be used as a seed layer for electroplating.
  • the embodiment may proceed with a process of removing the first metal layer 120-1 exposed through the open area OR2 of the second mask M2 by etching. Specifically, in the embodiment, a portion of the first metal layer 120-1 disposed in the second region R2 that does not vertically overlap the second metal layer 120-2 may be removed by etching. Through this, the embodiment is the second pad 122 of the first circuit layer 120 including the first metal layer 120-1 and the second metal layer 120-2 in the second region R2. can be formed.
  • the embodiment may proceed with a process of removing the second mask M2. Through this, the first metal layer 120-1 disposed in the first region R1 and the first metal layer 120-1 disposed in the dummy region DR may be opened.
  • the embodiment may proceed with a process of forming a resist layer 170R entirely on the effective area AR and the dummy area DR.
  • the resist layer 170R may refer to a layer before the first opening 171 and the second opening 172 are formed in the first protective layer 170 of the embodiment.
  • the resist layer 170R may cover the first metal layer 120-1 and the second metal layer 120-2 in the first region R1.
  • the resist layer 170R may cover the first insulating layer 111 and the second pad 122 in the second region R2. Additionally, the resist layer 170R may cover the first metal layer 120-1 in the dummy region DR.
  • the embodiment may proceed with a process of exposing and developing the resist layer 170R to form a first opening 171 that entirely opens the first region R1. Additionally, the embodiment may proceed with a process of forming a second opening 172 that partially opens the second pad 122 disposed in the second region R2. At this time, when forming the first opening 171, the resist layer 170R on the dummy region DR may also be completely removed.
  • the embodiment is not limited to this.
  • a portion of the resist layer 170R disposed in the dummy region DR adjacent to the first region R1 e.g., a portion of the resist layer 170R disposed in the dummy region DR
  • the third region (R3) of the substrate may not be removed.
  • the embodiment may proceed with a process of forming the third mask M3.
  • the third mask M3 is disposed entirely on the dummy region DR and the effective region AR and is vertically aligned with a portion of the upper surface of the second metal layer 120-2 located in the first region R1. It may include an overlapping open area (OR3).
  • the width of the open area OR3 may be smaller than the width of the second metal layer 120-2 of the first area R1. Accordingly, the third mask M3 may partially open the upper surface of the second metal layer 120-2 in the first region R1.
  • a post ( 190) can be formed.
  • the post 190 is electroplated with the first metal layer 120-1 disposed in the first region R1 and the first metal layer 120-1 disposed in the dummy region DR as a seed layer. It can be formed by doing so.
  • the first region (R1) is arranged to surround the second region (R2).
  • the dummy area DR is arranged to surround the first area R1.
  • the first metal layer 120-1 in the first region R1 and the first metal layer 120-1 in the dummy region DR remain without being removed. Accordingly, the first metal layer 120-1 in the dummy region DR, the first metal layer 120-1 in the first region R1, and the second metal layer 120-1 in the first region R1. 2) are electrically connected to each other. Accordingly, electrolytic plating may be performed on the second metal layer 120-2 to form the post 190 that fills the open area OR3 of the third mask M3.
  • the embodiment may proceed with a process of removing the third mask M3.
  • the first metal layer 120-1 in the first region R1 and the first metal layer 120-1 in the dummy region DR may be open.
  • the resist layer 170R is not removed from a portion of the dummy region DR adjacent to the first region R1 (i.e., the third region R3), the third region R3
  • the first metal layer 120-1 may not be open.
  • the open first metal layer 120-1 in the first region R1 and the dummy region DR is removed by etching to form the first circuit layer 120.
  • the first pad 121 can be formed.
  • the resist layer 170R remains in the third region R3, the first metal layer 120-1 disposed in the third region R3 may not be removed.
  • the line between the dummy area DR and the first area R1 is used as a sawing line to separate the effective area AR from the dummy area DR. You can. Through this, the circuit board 100 can be manufactured.
  • the sawing line is inserted between the dummy region DR and the third region R3.
  • the dummy pattern 123 corresponding to the first metal layer 120-1 in the third region R3 and the resist layer 170R on the dummy pattern 123 A corresponding dummy protective layer may be formed.
  • the final circuit board may include a portion of the dummy area DR in the effective area AR.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Structure Of Printed Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

실시 예에 따른 회로 기판은 절연층; 상기 절연층 상에 배치된 보호 부재; 및 상기 절연층 상에 상기 보호 부재의 둘레를 따라 배치된 복수의 포스트를 포함하고, 상기 보호 부재는 상면, 하면, 상기 상면 및 상기 하면 사이에 배치된 측면을 포함하고, 상기 보호 부재의 하면은 상기 절연층의 상면과 서로 마주보고, 상기 복수의 포스트의 측면은 상기 보호 부재의 측면과 서로 마주보고, 상기 보호 부재의 측면은 상기 복수의 포스트 사이로 돌출된 돌출부를 포함한다.

Description

회로 기판 및 이를 포함하는 반도체 패키지
실시 예는 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 회로 기판에 반도체 칩이 부착된 구조를 가진다. 반도체 패키지는 서로 다른 소자가 부착된 복수의 패키지를 하나로 통합하여 제공될 수 있다. 이러한 반도체 패키지는 복수의 소자가 하나의 패키지로 구현됨에 따라 짧은 패스를 통해 고속 신호의 전송이 가능한 장점이 있다. 이에 따라 반도체 패키지는 모바일 기기 등에 많이 적용되고 있다.
한편, 반도체 칩과 같은 전자소자를 회로기판에 부착시킬 때 와이어를 적용하여 반도체 패키지를 수행하였다. 와이어 구조를 가지는 반도체 패키지는 부피가 증가하는 문제를 가진다. 이에 따라 최근에는 반도체 패키지가 플립-칩 패키징(flip chip packaging)에 의해서 수행되고 있다. 플립 칩 패키징은 반도체 칩과 같은 전자소자를 회로기판에 부착시킬 때 와이어와 같은 추가적인 연결 부재를 사용하지 않고 반도체 칩이나 회로기판의 접속 패턴에 솔더 범프를 융착하여 반도체 칩과 회로 기판을 본딩하고 패키징하는 방식이다.
최근 고속 대용량 데이터 처리의 요구와 전자제품의 경박단소화에 따라 전자소자의 범프 피치(bump pitch)가 점자 작아지고 있다. 이러한 추세에 따라 플립 칩 패키징은 회로기판과 반도체 칩의 범프 접속의 신뢰성이 감소하고 있다. 이와 같은 신뢰성 감소를 방지하기 위해서 한국 공개 특허 10-2013-0027870호에서는 신뢰성이 향상된 포스트를 포함하는 구조를 제안하고 있다.
실시 예는 새로운 구조의 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 복수의 포스트 사이의 간격 또는 피치를 줄일 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 회로 집적도를 향상시킬 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 포스트와 패드 사이의 물리적 및/또는 전기적 접속 신뢰성이 향상된 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 절연층; 상기 절연층 상에 배치된 보호 부재; 및 상기 절연층 상에 상기 보호 부재의 둘레를 따라 배치된 복수의 포스트를 포함하고, 상기 보호 부재는 상면, 하면, 상기 상면 및 상기 하면 사이에 배치된 측면을 포함하고, 상기 보호 부재의 하면은 상기 절연층의 상면과 서로 마주보고, 상기 복수의 포스트의 측면은 상기 보호 부재의 측면과 서로 마주보고, 상기 보호 부재의 측면은 상기 복수의 포스트 사이로 돌출된 돌출부를 포함한다.
또한, 상기 보호 부재의 측면은 제1 방향으로 연장된 제1 측면, 상기 제1 방향으로 연장되고, 상기 제1 측면과 이격된 제2 측면, 상기 제1 방향에 대하여 수직한 제2 방향으로 연장된 제3 측면, 및 상기 제2 방향으로 연장되고 상기 제3 측면과 이격된 제4 측면을 포함하고, 상기 보호 부재의 돌출면은 상기 제1 측면, 및 상기 제3 측면에 구비된다.
또한, 상기 제3 측면은 상기 복수의 포스트와 상기 제1 방향을 따라 제1 이격 거리를 갖는 제1면, 상기 제1 이격 거리보다 작은 제2 이격 거리를 갖는 제2면, 및 상기 제1 이격 거리보다 큰 제3 이격 거리를 갖는 제3면을 갖는다.
또한, 상기 제4 측면과 상기 복수의 포스트 사이의 상기 제1 방향을 따르는 이격 거리는 균일하다.
또한, 상기 보호 부재의 제2 측면은 상기 보호 부재의 제1 측면을 향하여 오목한 오목면을 포함한다.
또한, 상기 보호 부재는 복수의 관통홀을 포함하고, 상기 복수의 관통홀의 폭은 상기 포스트의 폭보다 작다.
또한, 상기 회로 기판은 상기 절연층 상에 배치되고, 관통홀을 갖는 외측 보호 부재를 포함하고, 상기 포스트와 보호 부재는 상기 외측 보호 부재의 관통홀 내에 배치된다.
또한, 상기 회로 기판은 상기 포스트 상에 배치된 표면 처리층을 더 포함한다.
또한, 상기 회로 기판은 상기 절연층과 상기 보호 부재 사이에 배치된 복수의 패드를 포함하고, 상기 보호 부재의 복수의 관통홀의 폭은 상기 복수의 패드의 폭보다 작고, 상기 포스트의 폭은 상기 패드의 폭보다 작다.
또한, 상기 회로 기판은 상기 보호 부재의 복수의 관통홀 각각에 배치된 표면 처리층을 더 포함하고, 상기 보호 부재의 복수의 관통홀에 각각 배치된 표면 처리층과 상기 포스트 상에 배치된 표면 처리층은 서로 같은 물질로 구비된다.
또한, 상기 보호 부재 및 상기 외측 보호 부재는 상기 절연층의 상면에 구비된 상부 보호층을 구성한다.
또한, 상기 외측 보호 부재는 상기 기판의 상면의 테두리를 따라 구비된다.
또한, 상기 보호 부재는 수평 방향으로의 이격 영역을 사이에 두고 상기 외측 보호 부재의 내측에 구비된다.
또한, 상기 외측 보호 부재의 내측면과 상기 보호 부재의 외측면 사이의 상기 이격 영역은, 상기 수평 방향을 따라 제1폭을 갖는 제1 이격 영역 및 상기 제1 폭과 다른 제2폭을 갖는 제2 이격 영역을 포함한다.
또한, 상기 이격 영역은 상기 보호 부재의 외측면을 따라 폐루프로 구비된다.
또한, 상기 보호 부재의 외측면은 상기 외측 보호 부재의 내측면을 향하여 돌출된 돌출면을 포함한다.
또한, 상기 보호 부재의 상기 돌출면은 상기 제2 이격 영역에 구비되고, 상기 제1 폭은 상기 제2폭보다 크다.
또한, 상기 보호 부재의 외측면은 상기 보호 부재의 내측을 향하여 오목한 오목면을 포함한다.
또한, 상기 보호 부재의 상기 오목면은 상기 제1 이격 영역에 구비되고, 상기 제1 폭은 상기 제2폭보다 크다.
또한, 상기 보호 부재의 상기 돌출면은 상기 외측 보호 부재의 내측면을 향하여 제1 돌출 폭을 가지고 돌출된 제1 돌출면과, 상기 외측 보호 부재의 내측면을 향하여 상기 제1 돌출 폭보다 더 큰 제2 돌출폭을 가지고 돌출된 제2 돌출면을 포함한다.
또한, 상기 외측 보호 부재의 상기 내측면은 제1 내측면, 상기 제1 내측면과 마주보는 제2 내측면, 상기 제1 내측면과 상기 제2 내측면 사이에 배치되고, 서로 마주보는 제3 내측면, 및 제4 내측면을 포함하고, 상기 보호 부재의 외측면은 상기 제1 내측면에 인접한 제1 외측면, 상기 제2 내측면에 인접한 제2 외측면, 상기 제3 내측면에 인접한 제3 외측면, 및 상기 제4 내측면에 인접한 제4 외측면을 포함하고, 상기 외측 보호 부재의 상기 제1 내측면과 상기 보호 부재의 상기 제1 외측면 사이의 이격 영역은 상기 제1 및 제2 이격 영역을 포함한다.
또한, 상기 절연층과 상기 포스트 사이에 구비된 복수의 패드 간의 간격은 상기 복수의 패드 각각의 폭보다 작다.
실시 예에 따른 회로 기판은 절연층, 및 상기 절연층 상에 배치된 보호층을 포함한다. 이때, 보호층은 절연층의 상면의 일부 영역에 구비된 보호 부재라 칭할 수 있다. 이때, 회로 기판은 절연층 상에 보호 부재의 둘레를 따라 배치된 복수의 포스트를 포함한다. 또한, 보호 부재는 상면, 하면, 상기 상면 및 상기 하면 사이에 배치된 측면을 포함하고, 상기 보호 부재의 하면은 상기 절연층의 상면과 서로 마주보고, 상기 복수의 포스트의 측면은 상기 보호 부재의 측면과 서로 마주보고, 상기 보호 부재의 측면은 상기 복수의 포스트 사이로 돌출된 돌출부를 포함한다.
예시적으로, 보호 부재의 외측면은 둘레를 따라 수평 방향으로 단차를 가질 수 있다. 구체적으로, 보호 부재는 포스트를 향하여 돌출된 돌출면 또는 오목면을 포함할 수 있다. 그리고, 돌출면 및 오목면은 포스트들의 위치를 기준으로 디자인될 수 있다. 예시적으로, 돌출면은 복수의 패드들 사이 영역을 향하여 돌출될 수 있다. 이를 통해 실시 예는 패드들의 배치를 위한 디자인 자유도를 향상시킬 수 있다. 이를 통해 실시 예는 패드 및 포스트의 집적도를 향상시킬 수 있다.
또한, 실시 예의 보호 부재의 외측면은 절연층의 외측면보다 일정 거리만큼 더 내측에 위치할 수 있다. 이를 통해, 실시 예는 보호 부재의 외측면의 돌출면을 이용하여 회로 기판의 휨 특성을 향상시킬 수 있다. 즉, 보호 부재는 회로 기판에 구비된 최상측의 절연층일 수 있다. 또한, 보호 부재를 형성하는 공정에는 노광, 현상 및 경화하는 공정이 포함된다. 그리고 보호 부재를 노광, 현상 및 경화하는 공정에서, 회로 기판에 응력이 가해지고, 이에 따라 회로 기판의 측단이 상측 또는 하측 방향으로 휘어질 수 있다. 이때, 실시 예는 보호 부재의 외측면이 절연층의 외측면보다 더 내측에 위치하도록 할 수 있고, 이에 따라 히트 사이클에 의한 팽창 및/또는 수축에 기인한 응력을 최소화할 수 있다. 따라서, 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 휨 특성을 향상시킬 수 있고, 나아가 제품 신뢰성을 향상시킬 수 있다. 또한, 실시 예는 절연층과 보호 부재 사이의 계면, 패드와 보호 부재 사이의 계면 등을 포함한 회로 기판의 각 구성들 사이의 계면에 작용하는 응력을 최소화할 수 있고, 이에 따른 크랙 등의 이슈로부터 회로 기판 및 반도체 패키지를 안정적으로 보호할 수 있다.
또한, 회로 기판은 보호 부재의 외측에 구비된 외측 보호 부재를 더 포함한다. 이때, 외측 보호 부재는 절연층의 상면의 테두리를 따라 구비되고, 보호 부재는 이격 영역을 사이에 두고 상기 외측 보호 부재의 내측에 구비된다. 이때, 외측 보호 부재의 내측면과 보호 부재의 외측면 사이의 이격 영역은, 수평 방향을 따라 제1폭을 갖는 제1 이격 영역 및 상기 제1 폭과 다른 제2폭을 갖는 제2 이격 영역을 포함한다.
이를 통해, 실시 예는 제1 및 제2 이격 영역에서 외측 보호 부재의 내측면 및 보호 부재의 외측면의 둘레를 따라 서로 다른 폭의 제1 이격 영역 및 제2 영역을 포함하도록 하고, 이를 통해 각각의 이격 영역에서 서로 다른 회로 집적도를 가지도록 한다. 예시적으로, 제1폭은 제2 폭보다 클 수 있다. 이에 따라 제1폭을 가진 제1 이격 영역에 인접한 보호 부재 내에는 상대적으로 높은 집적도를 갖는 패드들이 구비되도록 하고, 제2폭을 가진 제2 이격 영역에 인접한 보호 부재 내에는 상대적으로 낮은 집적도를 갖는 패드들이 구비되도록 한다. 이를 통해, 실시 예는 패드들의 배치 설계를 통해 제1 및 제2 이격 영역을 포함한 제1 및 보호 부재를 제공할 수 있고, 이에 따라 반도체 패키지의 전기적 신뢰성 및/또는 기계적 신뢰성을 향상시킬 수 있다. 나아가, 실시 예는 회로 집적도의 제어를 통해 신호 전송 거리를 감소시킬 수 있고, 이에 따른 신호 전송 손실을 최소화하여 신호 전송 특성을 향상시킬 수 있다.
또한, 보호 부재와 외측 보호 부재 사이의 이격 영역에는 복수의 제1 패드들이 배치된다. 이때, 제1 패드들은 보호층(보호 부재 및 외측 보호 부재)과 접촉하지 않는다. 예시적으로, 복수의 제1 패드들은 제1 및 보호 부재 각각과 접촉하지 않는다. 이를 통해, 실시 예는 상기 이격 영역에서의 상기 보호층에 형성 가능한 SRO(Solder Resister Open) 사이즈의 제약 문제를 해결할 수 있다. 따라서, 실시 예는 상기 이격 영역에 배치된 제1 패드들의 폭을 줄일 수 있다. 나아가, 실시 예는 상기 이격 영역에서의 상기 제1 패드들의 회로 집적도를 향상시킬 수 있다.
나아가, 실시 예는 상기 이격 영역에서의 상기 복수의 제1 패드들 사이에 보호층이 배치되지 않는 구조를 가진다. 이에 따라, 상호 인접한 제1 패드들 사이의 간격을 줄일 수 있다. 나아가, 실시 예는 상호 인접한 제1 패드들 사이의 간격을 상기 제1 패드가 가지는 폭보다 더 작게 할 수 있다. 이를 통해 실시 예는 상기 이격 영역에서의 상기 제1 패드들의 밀집도를 증가시킬 수 있다. 따라서, 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 면적을 감소시킬 수 있다.
또한, 포스트는 제1 패드 상에 배치된다. 이때, 포스트와 패드 사이에는 포스트의 시드층이 배치되지 않는다. 구체적으로, 실시 예의 포스트는 상기 제1 패드와 직접 접촉한다. 더욱 구체적으로, 포스트는 상기 제1 패드를 전해 도금하는데 사용한 시드층을 이용하여 전해 도금된다. 따라서, 실시 예는 제1 패드와 포스트 사이에 화학동도금층이 배치되지 않는 구조를 가진다. 따라서, 실시 예는 제1 패드와 포스트는 동일한 시드층을 통해 전해 도금됨에 따라 제1 패드와 포스트 사이의 물리적 접속성 및 전기적 접속성을 향상시킬 수 있다. 이는, 화학동도금과 전해 도금 사이의 접촉성보다 전해동 간의 접촉성이 더 좋기 때문이다. 나아가, 실시 예는 화학동 도금층에 의해 발생하는 신호 전송 손실을 해결할 수 있고, 이에 따라 신호 전송 특성을 향상시킬 수 있다.
또한, 실시 예는 상기 화학동도금층을 에칭함에 의해 발생하는 포스트의 하측단의 패임 문제를 해결할 수 있다. 이를 통해 실시 예는 포스트의 상면과 하면이 실질적으로 동일한 폭을 가지도록 할 수 있다. 따라서, 실시 예는 포스트의 상면과 하면의 폭의 차이로 인해 발생하는 전자 이동(electromigration)에 의한 수지상정(dendrite) 문제를 해결할 수 있고, 이에 의해 포스트의 전기적 특성 및/또는 물리적 특성을 더욱 향상시킬 수 있다.
또한, 실시 예는 포스트를 형성하기 위한 화학동도금층 형성 공정 및 화학동도금층 에칭 공정을 생략할 수 있다. 이를 통해, 실시 예는 회로 기판의 제조 공정을 간소화할 수 있다. 따라서, 실시 예는 공정 수율을 향상시킬 수 있다.
도 1은 비교 예에 따른 회로 기판을 나타낸 단면도이다.
도 2는 제1 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 3은 도 2의 제1 보호층 및 포스트가 제거된 상태에서의 회로 기판의 평면도이다.
도 4는 도 2의 제1 보호층의 평면도이다.
도 5는 도 2의 회로 기판의 평면도이다.
도 6은 도 2의 제1 관통 전극, 제1 회로층 및 포스트의 상세 층 구조를 나타낸 단면도이다.
도 7은 제2 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 8은 도 7의 일부 영역을 확대한 확대도이다.
도 9는 제1 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 10은 제3 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 11은 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 12는 제4 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 13은 도 12의 회로 기판을 상측에서 바라본 평면도이다.
도 14는 도 12의 회로 기판의 일 영역을 확대한 확대도이다.
도 15 내지 도 28은 도 2에 도시된 제1 실시 예의 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “및(와) B, C중 적어도 하나(또는 한개이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나이상을 포함 할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다.
또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
- 비교 예 -
도 1은 비교 예에 따른 회로 기판을 나타낸 단면도이다.
도 1을 참조하면, 회로 기판은 절연층(10)을 포함한다.
그리고, 절연층(10)의 상면에는 제1 회로 패턴(20)이 배치되고, 절연층(10)의 하면에는 제2 회로 패턴(30)이 배치된다. 상기 제1 회로 패턴(20)은 패드를 포함한다. 또한, 비교 예의 회로 기판은 절연층(10)을 관통하는 관통 전극을 포함한다. 상기 절연층(10)의 상면에는 상기 제1 회로 패턴(20)의 패드의 상면과 수직 방향으로 중첩되는 개구를 가지는 보호층(50)이 배치된다.
그리고, 상기 제1 회로 패턴(20)의 패드 상에는 포스트(70)가 배치된다. 상기 포스트(70)는 일정 높이 또는 두께를 가지고 상기 제1 회로 패턴(20)의 패드 상에 돌출된다. 따라서, 상기 포스트(70)는 최소 80㎛ 이상의 높이 또는 두께를 가진다. 이에 의해, 상기 포스트(70)를 무전해 도금으로 형성이 어렵다.
이에 의해, 상기 범프(70)와 상기 제1 회로 패턴(20)의 패드 사이에는 상기 포스트(70)를 전해도금하기 위한 시드층(60)이 배치된다. 상기 시드층(60)은 화학동도금층이다. 상기 시드층(60)은 상기 제1 회로 패턴(20)의 패드의 상면 및 상기 보호층(50)의 내벽에 각각 배치된다.
즉, 비교 예는 포스트(70)와 제1 회로 패턴(20)의 패드 사이에 시드층(60)이 배치된 구조를 가진다. 이에 따라 비교 예는 상기 시드층(60)을 형성하는 공정을 추가로 진행해야 하며, 이에 따른 제조 공정이 복잡해지거나, 제조 시간이 증가하는 문제를 가졌다.
또한, 비교 예의 회로기판은 무전해 도금으로 형성되는 시드층(60)의 디스미어 공정에서 사용되는 용액에 의해 보호층(50)의 화이트닝(whitening) 현상이 발생한다. 또한, 비교 예의 회로기판은 패드와 포스트(70) 사이에 시드층(60)이 배치된 구조를 가지고, 이에 의해 범프 레이어는 다공성(porous)의 미세 구조를 가지게 된다. 이때, 다공성 구조는 금속의 밀집도가 낮으며, 이에 따라 외부 충격이나 기타 물리적인 힘에 의해 다공성을 가진 시드층(60)에 크랙이 발생하는 문제가 있다. 그리고 상기 크랙의 발생에 의해 포스트(70)의 파괴되고, 이에 의한 제품 신뢰성이나 내구성이 급격하게 저하되는 문제점이 있다. 나아가 비교 예는 상기 시드층(60)이 패드와 포스트(70) 사이에 추가로 배치되는 것에 의해, 신호 전송 시에 손실이 커지고, 이에 따른 신호 전송 특성이 저하되는 문제점이 있다.
-전자 디바이스-
실시 예의 설명에 앞서, 실시 예의 반도체 패키지를 포함하는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지에는 다양한 칩이 실장될 수 있다. 크게, 상기 반도체 패키지에는, 다양한 소자 또는 칩을 포함할 수 있다. 상기 소자 또는 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩과, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등을 포함할 수 있다.
또한, 상기 소자 또는 칩은 능동 소자 및 수동 소자를 포함할 수 있다.
상기 능동 소자는 신호 특성 중 비선형 부분을 적극적으로 이용한 소자를 의미한다. 그리고 수동 소자는 선형 및 비선형 신호 특성이 모두 존재하여도 비선형 신호 특성은 이용하지 않는 소자를 의미한다. 예를 들어, 능동 소자에는 트랜지스터, IC 반도체소자 등이 포함될 수 있으며, 상기 수동 소자에는 콘덴서, 저항 및 인덕터 등을 포함할 수 있다. 상기 수동 소자는 상기 능동 소자인 반도체 칩의 신호 처리 속도를 높이거나, 필터링 기능 등을 수행할 수 있다. 또한, 상기 칩은 와이파이(wi-fi)나 5G 통신 등에 이용 가능한 무선 통신 칩일 수 있다.
한편, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
이때, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
- 회로 기판 및 반도체 패키지 -
이하에서는 실시 예에 따른 회로 기판 및 반도체 패키지에 대해 설명한다.
도 2는 제1 실시 예에 따른 회로 기판을 나타낸 단면도이다. 이하에서는, 도 2를 참조하여 제1 실시 예의 회로 기판의 전체적인 구조에 대해 설명한다.
도 2를 참조하면, 회로 기판(100)은 적어도 1개의 칩이 부착될 수 있도록 한다. 또한, 실시 예의 회로 기판(100)은 전자 디바이스의 메인 보드에 부착될 수 있도록 한다. 상기 메인보드는 전자 디바이스의 마더 보드를 의미할 수 있다. 상기 회로 기판(100)은 적어도 하나의 칩 및 마더 보드와 연결되어 제1 패키지를 구성할 수 있다.
또한, 실시 예의 회로 기판(100)을 포함하는 제1 패키지는 제2 패키지와 결합할 수 있다. 상기 제2 패키지는 메모리 패키지일 수 있다. 일 실시 예에서, 상기 회로 기판(100)은 상기 제2 패키지의 메모리 기판과 결합할 수 있다. 다른 실시 예에서 상기 회로 기판은 상기 메모리 기판에 결합된 인터포저와 결합할 수 있다.
회로 기판(100)은 절연층(110)을 포함한다. 상기 절연층(110)은 복수의 층을 포함할 수 있다. 일 실시 예에서, 상기 절연층(110)은 3층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다. 이때, 절연층(110)은 회로 기판(100)을 지지하는 지지 기판이라 할 수 있고, 이에 따라 이를 '기판'이라 칭할 수 있다.
일 실시 예에서, 회로 기판(100)은 코어 기판일 수 있다. 예를 들어, 회로 기판(100)은 코어층을 포함할 수 있다. 예를 들어, 실시 예의 회로 기판(100)의 절연층(110)은 강화 섬유를 포함하는 코어층에 대응하는 제3 절연층(113)을 포함할 수 있다.
회로 기판(100)은 제3 절연층(113)을 사이에 두고 이의 상부 및 하부에 각각 적어도 하나의 절연층이 적층된 구조를 가질 수 있다. 일 실시 예에서, 상기 제3 절연층(113)의 상부에 적층된 절연층과 하부에 적층된 절연층은 대칭 구조를 가질 수 있다. 다른 실시 예에서, 상기 제3 절연층(113)의 상부에 적층된 절연층과 하부에 적층된 절연층은 비대칭 구조를 가질 수 있다.
이하에서는 실시 예의 회로 기판(100)이 코어 기판이고, 이에 따라 상기 제3 절연층(113)이 코어층인 것으로 하여 설명한다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 다른 실시 예의 회로 기판(100)은 코어층을 포함하지 않는 코어리스 기판일 수 있다.
한편, 실시 예의 회로 기판의 구조적 특징은 보호층의 개구 및 상기 보호층의 개구에 배치되는 최외층의 회로층 및 포스트에 있다. 그리고, 이하에서 설명되는 보호층, 회로층 및 포스트는 코어리스 기판에 적용될 수 있다. 나아가, 실시 예의 최외층의 회로층 중 적어도 하나는 절연층(110)의 표면에 매립된 ETS(Embedded Trace Substrate) 구조를 가질 수도 있을 것이다.
실시 예의 회로 기판(100)의 절연층(또는, 기판)(110)은 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)을 포함할 수 있다.
상기 제3 절연층(113)은 복수의 절연층 중 내측에 배치된 내층 절연층을 의미할 수 있다. 상기 제3 절연층(113)은 상기 제1 절연층(111)과 제2 절연층(112) 사이에 배치될 수 있다. 상기 제3 절연층(113)은 프리프레그를 포함할 수 있다. 상기 제3 절연층(113)은 강화 섬유를 포함할 수 있다.
상기 제1 절연층(111)은 상기 제3 절연층(113) 상에 배치될 수 있다. 예를 들어, 상기 제1 절연층(111)은 상기 제3 절연층(113)의 상면에 배치될 수 있다. 상기 제1 절연층(111)은 회로 기판(100)의 절연층(110)에서 제1 최외층의 절연층을 의미할 수 있다. 예를 들어, 상기 제1 절연층(111)은 회로 기판(100)의 절연층(110)에서 최상측에 배치된 절연층을 의미할 수 있다. 상기 제1 절연층(111)은 적어도 하나의 칩이 실장되는 실장 영역을 제공하거나, 제1 외부 기판이 결합되는 제1 결합 영역을 제공할 수 있다. 상기 제1 외부 기판은 전자디바이스의 메인 보드일 수 있다.
상기 제2 절연층(112)은 상기 제3 절연층(113) 하에 배치될 수 있다. 상기 제2 절연층(112)은 회로 기판(100)의 절연층(110)에서 제2 최외층의 절연층을 의미할 수 있다. 예를 들어, 상기 제2 절연층(112)은 회로 기판(100)의 절연층(110)에서 최하측에 배치된 절연층을 의미할 수 있다. 상기 제2 절연층(112)은 적어도 하나의 칩이 실장되는 실장 영역을 제공하거나, 제2 외부 기판이 결합되는 제2 결합 영역을 제공할 수 있다. 상기 제2 외부 기판은 메모리 기판 또는 인터포저일 수 있다.
상기 제1 절연층(111) 및 제2 절연층(112)은 리지드(rigid) 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 제1 절연층(111) 및 제2 절연층(112)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 제1 절연층(111) 및 제2 절연층(112)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함할 수 있다. 또는, 상기 제1 절연층(111) 및 제2 절연층(112)은 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함할 수 있다. 또는 상기 제1 절연층(111) 및 제2 절연층(112)은 사파이어를 포함할 수 있다.
또한, 상기 제1 절연층(111) 및 제2 절연층(112)은 광등방성 필름을 포함할 수 있다. 일례로, 상기 제1 절연층(111) 및 제2 절연층(112)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.
또한, 상기 제1 절연층(111) 및 제2 절연층(112)은 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 상기 제1 절연층(111) 및 제2 절연층(112)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지 내에 실리카, 알루미나 등의 무기 필러가 분산된 구조를 포함할 수 있다. 예를 들어, 상기 제1 절연층(111) 및 제2 절연층(112)은 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등을 포함할 수 있다.
상기 제1 절연층(111) 및 제2 절연층(112) 각각은 10㎛ 내지 60㎛의 범위의 두께를 가질 수 있다. 바람직하게, 상기 제1 절연층(111) 및 제2 절연층(112) 각각은 12㎛ 내지 50㎛의 범위의 두께를 가질 수 있다. 더욱 바람직하게, 상기 제1 절연층(111) 및 제2 절연층(112) 각각은 15㎛ 내지 40㎛의 두께를 가질 수 있다.
상기 제1 절연층(111) 또는 제2 절연층(112)의 두께가 10㎛ 미만이면, 회로 기판(100)에 포함된 회로층이 안정적으로 보호되지 않을 수 있다. 또한, 상기 제1 절연층(111) 또는 제2 절연층(112)의 두께가 60㎛를 초과하면, 상기 회로 기판(100)의 두께가 증가할 수 있고, 이에 의해 반도체 패키지의 두께가 증가할 수 있다. 또한, 상기 제1 절연층(111) 또는 제2 절연층(112)의 두께가 60㎛를 초과하면, 이에 대응하게 회로층의 두께 및 관통 전극의 두께가 증가할 수 있다. 그리고 상기 회로층의 두께 및 관통 전극의 두께가 증가하는 경우, 미세화 구현이 어려워 회로 집적도가 감소할 수 있다. 나아가, 신호 전송 거리가 증가하여 신호 전송 손실이 증가할 수 있다.
한편, 상기 제1 절연층(111)은 방향으로 복수의 영역으로 구분될 수 있다.
상기 제1 절연층(111)은 상기 제1 절연층(111)의 둘레(111a)에 인접한 제1 영역(R1)을 포함할 수 있다. 상기 제1 절연층(111)의 둘레(111a)는 상기 제1 절연층(111)의 상면의 둘레를 의미할 수 있다. 상기 제1 절연층(111)의 둘레(111a)는 상기 제1 절연층(111)의 측면에 인접한 상기 제1 절연층(111)의 상면의 테두리를 의미할 수 있다. 상기 제1 절연층(111)은 상기 제1 영역(R1) 이외의 제2 영역(R2)을 포함할 수 있다. 상기 제1 절연층(111)의 둘레(111a)는 상기 제1 절연층(111)의 측면과 가장 인접한 상기 제1 절연층(111)의 상면의 최외곽 부분을 의미할 수 있다. 이때, 제1 영역(R1)은 추후 설명될 보호층의 제1 개구에 대응하는 영역일 수 있고, 나아가 다른 실시 예의 외측 보호 부재와 보호 부재 사이의 이격 영역에 대응할 수 있다.
상기 제2 영역(R2)은 상기 제1 영역(R1)보다 상기 제1 절연층(111)의 둘레(111a)로부터 멀리 떨어진 영역을 의미할 수 있다.
이때, 상기 제1 절연층(111)의 상기 제1 영역(R1)은 상기 제1 절연층(111)의 둘레 방향을 따라 형성될 수 있다. 그리고, 상기 제1 절연층(111)의 상기 제2 영역(R2)은 상기 둘레 방향을 따라 형성된 상기 제1 영역(R1)의 내측 영역을 의미할 수 있다. 예를 들어, 상기 제1 절연층(111)의 상기 제1 영역(R1)은 상기 제1 절연층(111)의 상면의 외곽 영역을 의미할 수 있고, 상기 제2 영역(R2)은 상기 제1 영역(R1)을 제외한 상기 제1 절연층(111)의 상면의 내측 영역을 의미할 수 있다.
한편, 상기 제1 영역(R1) 및 제2 영역(R2)은 상기 제1 절연층(111)의 제1 영역(R1) 및 제2 영역(R2)인 것으로 설명하였으나, 이에 한정되지 않는다. 예를 들어, 상기 제1 영역(R1) 및 제2 영역(R2)은 회로 기판(100)의 제1 영역(R1) 및 제2 영역(R2)을 의미할 수도 있다.
실시 예의 회로 기판(100)은 절연층(110)의 표면에 배치된 회로층을 포함한다.
예를 들어, 회로 기판(100)은 제1 절연층(111)의 상면에 배치된 제1 회로층(120)을 포함할 수 있다. 예를 들어, 회로 기판(100)은 제2 절연층(112)의 하면에 배치된 제2 회로층(130)을 포함할 수 있다. 또한, 회로 기판(100)은 제1 절연층(111)의 하면 및 제3 절연층(113)의 상면 사이에 배치된 제3 회로층(140)을 포함할 수 있다. 예를 들어, 회로 기판(100)은 제2 절연층(112)의 상면 및 제3 절연층(113)의 하면 사이에 배치된 제4 회로층(150)을 포함할 수 있다.
상기 제1 회로층(120), 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
상기 제1 회로층(120)은 회로 기판(100)의 제1 최외층에 배치된 회로층을 의미할 수 있다. 그리고, 제2 회로층(130)은 회로 기판(100)의 제2 최외층에 배치된 회로층을 의미할 수 있다.
상기 제1 회로층(120)은 제1 절연층(111) 상에 배치된 복수의 패드를 포함할 수 있다.
상기 제1 회로층(120)은 상기 제1 절연층(111)의 상기 제1 영역(R1) 상에 배치된 제1 패드(121)를 포함할 수 있다. 또한, 상기 제1 회로층(120)은 상기 제1 절연층(111)의 상기 제2 영역(R2) 상에 배치된 제2 패드(122)를 포함할 수 있다. 상기 제2 패드(122)는 상기 제1 패드(121)보다 상기 제1 절연층(111)의 둘레(111a)에서 멀리 이격될 수 있다.
상기 제1 패드(121)는 제1 기능을 할 수 있고, 상기 제2 패드(122)는 상기 제1 기능과 다른 제2 기능을 할 수 있다.
상기 제1 패드(121)의 상기 제1 기능은 상기 회로 기판(100)에 제1 외부 기판을 결합하기 위한 기능을 의미할 수 있다. 또한, 상기 제2 패드(122)의 제2 기능은 상기 회로 기판(100)에 칩을 실장하기 위한 기능을 의미할 수 있다.
한편, 상기 제1 회로층(120)은 트레이스를 더 포함할 수 있다. 상기 제1 회로층(120)의 상기 트레이스는 상기 제1 절연층(111)의 제1 영역(R1) 및 제2 영역(R2) 상에 배치될 수 있다. 상기 제1 회로층(120)의 상기 트레이스는 복수의 제1 패드 사이, 복수의 제2 패드 사이, 또는 제1 패드(121)와 제2 패드(122) 사이를 연결할 수 있다.
상기 제1 패드(121)의 평면 면적은 상기 제2 패드(122)의 평면 면적과 다를 수 있다. 예를 들어, 상기 제1 패드(121)의 제1 수평 방향으로의 직경은 상기 제2 패드(122)의 제1 수평 방향으로의 직경과 다를 수 있다. 예를 들어, 상기 제1 패드(121)의 폭은 상기 제2 패드(122)의 폭과 다를 수 있다.
즉, 상기 제1 패드(121)는 제1 외부 기판과의 결합을 위한 패드이고, 상기 제2 패드(122)은 칩의 실장을 위한 패드이다. 그리고 5G, 사물인터넷(IOT, Internet of Things), 화질 증가, 통신 속도 증가 등의 이유로 칩의 단자의 개수가 증가하거나, 칩의 단자의 폭 또는 피치이 미세화되고 있다. 이에 반하여, 상기 제1 외부 기판에 구비된 패드들은 상기 칩의 단자보다는 큰 폭 또는 간격을 가질 수 있다. 따라서, 상기 제1 패드(121)의 평면 면적, 제1 수평 방향으로의 직경 또는 폭은 상기 제2 패드(122)의 평면 면적, 제1 수평 방향으로의 직경 또는 폭보다 클 수 있다.
상기 제1 패드(121)는 상기 제1 영역(R1)에 배치되면서, 회로 기판(100)의 보호층과 접촉하지 않을 수 있다. 예를 들어, 상기 제1 패드(121)의 측면 및 상면은 보호층과 접촉하지 않을 수 있다. 이에 대해서는 하기에서 더욱 상세히 설명하기로 한다.
이에 반하여, 상기 제2 패드(122)는 상기 제2 영역(R2)에 배치되면서, 상기 회로 기판(100)의 보호층과 접촉할 수 있다. 예를 들어, 상기 제2 패드(122)의 측면 및 상면의 적어도 일부는 보호층과 접촉할 수 있다.
한편, 상기 제2 회로층(130)도 복수의 패드를 포함할 수 있다. 제1 실시 예의 회로 기판(100)의 상기 제2 회로층(130)의 패드는 칩의 실장을 위한 패드만을 포함할 수 있으나, 이에 한정되는 것은 아니다.
한편, 상기 제1 회로층(120), 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한, 상기 제1 회로층(120), 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로층(120), 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)은 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
한편, 상기 제1 회로층(120) 및 제2 회로층(130)은 5㎛ 내지 30㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 회로층(120) 및 제2 회로층(130)은 6㎛ 내지 25㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로층(120) 및 제2 회로층(130)은 7㎛ 내지 20㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로층(120) 및 제2 회로층(130)의 두께가 5㎛ 미만이면 저항 증가 및 신호 전송 손실이 증가할 수 있다. 상기 제1 회로층(120) 및 제2 회로층(130)의 두께가 30㎛를 초과하는 경우에는 미세화가 어렵고, 이에 따른 회로 집적도가 감소할 수 있다.
실시 예의 회로 기판(100)은 포스트(190)를 포함할 수 있다.
상기 포스트(190)는 상기 제1 회로층(120) 상에 배치될 수 있다. 바람직하게, 상기 포스트(190)는 상기 제1 회로층(120)의 상기 제1 패드(121) 상에 배치될 수 있다.
상기 포스트(190)는 상기 제1 패드(121)의 직경 또는 폭보다 작은 직경 또는 폭을 가질 수 있다. 이에 따라, 상기 제1 패드(121)의 일부는 상기 포스트(190)와 수직으로 중첩되고, 상기 제1 패드(121)의 나머지 일부는 상기 포스트(190)와 수직으로 중첩되지 않을 수 있다.
상기 포스트(190)는 이하에서 설명되는 제1 보호층(170)과 접촉하지 않을 수 있다. 예를 들어, 상기 포스트(190)는 상기 제1 보호층(170)의 제1 개구(171) 내에 배치될 수 있다. 이에 대응하게, 상기 제1 회로층(120)의 상기 제1 패드(121)도 상기 제1 보호층(170)의 제1 개구(171) 내에 배치될 수 있다. 이때, 제1 실시 예에서의 제1 보호층(170)은 이하에서 설명되는 다른 실시 예에서의 “보호 부재”만을 포함하는 구조를 가질 수 있다. 이에 따라 제1 보호층(170)의 제1 개구(170)는 이하에서 설명되는 '외측 보호 부재'와 보호 부재 사이의 이격 영역에 대응할 수 있다.
상기 포스트(190)는 상기 제1 패드(121) 상에 일정 높이를 가지고 배치될 수 있다. 상기 높이는 상기 포스트(190)의 상면으로부터 하면까지의 수직 거리를 의미할 수 있다. 상기 포스트(190)의 높이는 100㎛ 초과, 120㎛ 초과, 140㎛ 초과, 160㎛ 초과 또는 200㎛를 초과할 수 있다.
예를 들어, 상기 포스트(190)의 높이는 100㎛ 내지 220㎛의 범위를 만족할 수 있다. 바람직하게, 상기 포스트(190)의 높이는 110㎛ 내지 215㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 포스트(190)의 높이는 115㎛ 내지 210㎛의 범위를 만족할 수 있다.
상기 포스트(190)의 높이가 100㎛ 미만이면, 상기 포스트(190) 상에 제1 외부 기판을 안정적으로 결합하지 못할 수 있다. 상기 포스트(190)의 높이가 100㎛ 미만이면, 상기 제1 외부 기판과 상기 회로 기판(100) 사이의 거리가 감소하고, 이에 따라 상호 간의 신호 간섭에 의해 신호 전송 특성이 저하될 수 있다. 또한, 상기 포스트(190)의 높이가 220㎛를 초과하면, 상기 포스트(190)의 강성이 저하될 수 있다. 그리고 상기 포스트(190)의 강성이 저하되는 경우, 상기 제1 외부 기판과의 결합 과정에서 무너짐과 같은 물리적 신뢰성 문제가 발생할 수 있다. 상기 포스트(190)의 높이가 220㎛를 초과하면, 회로 기판(100)의 두께 및 반도체 패키지의 두께가 증가할 수 있다.
실시 예의 회로 기판(100)은 관통 전극을 포함할 수 있다. 관통 전극은 절연층(110)을 관통할 수 있다.
예를 들어, 회로 기판(100)은 상기 제1 절연층(111)을 관통하는 제1 관통 전극(161)을 포함할 수 있다. 또한, 회로 기판(100)은 제2 절연층(112)을 관통하는 제2 관통 전극(162)을 포함할 수 있다. 또한, 회로 기판(100)은 제3 절연층(113)을 관통하는 제3 관통 전극(163)을 포함할 수 있다.
상기 제1 관통 전극(161), 제2 관통 전극(162) 및 제3 관통 전극(163)은 적어도 하나의 절연층을 관통하는 관통 홀 내에 배치될 수 있다. 예를 들어, 상기 제1 관통 전극(161), 제2 관통 전극(162) 및 제3 관통 전극(163)은 상기 관통 홀을 전도성 물질로 충진하여 형성할 수 있다.
상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀은 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 기계 가공 방식으로 형성될 수 있다. 또한, 상기 관통 홀은 UV나 CO2 레이저 방식을 사용할 수 있다. 또한, 상기 제1 관통 홀은 미노실란, 케톤류 등을 포함하는 약품을 이용한 화학 가공 방식을 사용할 수 있다.
한편, 상기 제1 관통 전극(161)은 제1 절연층(111) 내에서 수평 방향으로 이격되어 복수 개 형성될 수 있다.
이때, 상기 제1 관통 전극(161)은 상기 제1 회로층(120)과 수직 방향으로 중첩될 수 있다.
상기 제1 관통 전극(161)은 제1 패드(121) 및 제2 패드(122) 중 적어도 하나와 수직으로 중첩될 수 있다. 예를 들어, 상기 제1 관통 전극(161)은 상기 제1 패드(121)와 수직으로 중첩되는 제1 전극 파트와, 상기 제2 패드(122)와 수직으로 중첩되는 제2 전극 파트를 포함할 수 있다. 그리고 상기 제1 관통 전극(161)의 상기 제1 전극 파트 및 제2 전극 파트는 서로 다른 폭을 가질 수 있다. 이때, 상기 제1 관통 전극(161)의 제1 전극 파트 및 제2 전극 파트 각각은 상면에서 하면을 향하여 폭이 감소하는 경사를 가질 수 있다. 그리고 상기 제1 관통 전극(161)의 제1 전극 파트의 상면은 상기 제1 관통 전극(161)의 제2 전극 파트의 상면보다 큰 폭을 가질 수 있다. 즉, 상기 제1 관통 전극(161)의 제1 전극 파트는 상기 제1 관통 전극(161)의 제2 전극 파트와 연결된 제2 패드(122)보다 상대적으로 큰 폭을 가지는 제1 패드(121)와 연결된다. 이에 따라, 상기 제1 관통 전극(161)의 제1 전극 파트는 상기 제2 전극 파트보다 큰 폭을 가질 수 있다.
이를 통해, 실시 예는 동일층 내에서 수평 방향으로 서로 이격되는 복수의 전극 파트들의 폭을 서로 다르게 하여 회로 집적도를 향상시킬 수 있다. 구체적으로, 상기 제1 관통 전극(161)의 제2 전극 파트는 칩과 연결되는 제2 패드(122)와 연결된다. 그리고 상기 제2 전극 파트는 상대적으로 작은 폭을 가지며, 이에 따라 상기 제2 패드(122)의 폭 및 피치를 줄일 수 있도록 한다. 이를 통해, 실시 예는 상기 제2 패드(122)에 배치된 제2 영역(R2)에서의 회로 집적도를 향상시킬 수 있다. 나아가, 실시 예는 상기 제1 전극 파트는 상대적으로 큰 폭을 가진다. 이에 따라, 실시 예는 상기 제1 전극 파트를 통해 회로 기판(100)에서 발생하는 열의 전달 특성을 향상시킬 수 있다. 이를 통해, 실시 예는 회로 기판(100) 및 이를 포함하는 반도체 패키지의 방열 특성을 향상시킬 수 있다.
한편, 실시 예의 회로 기판(100)은 보호층을 포함한다.
구체적으로, 제1 절연층(111)의 상면에는 제1 보호층(170)이 배치된다. 상기 제1 보호층(170)은 개구를 포함한다. 상기 개구는 상기 제1 보호층(170)의 상면 및 하면을 관통하는 '관통 홀'로 정의될 수 있다. 또한, 상기 개구(171)는 상기 제1 절연층(111)의 상면 및/또는 상기 제1 회로층(120)의 상면에서 상기 제1 보호층(170)이 배치되지 않은 '미배치 영역' 또는 '오픈 영역'으로도 정의될 수 있다. 또한, 제1 보호층(170)의 개구는 이격 영역으로 정의될 수 있다. 이때, 제1 실시 예의 제1 보호층(170)은 다른 실시 예의 보호층의 보호 부재만을 포함하는 구조를 가지며, 이에 따라 상기 이격 영역은 절연층의 외측과 제1 보호층(170)의 외측 사이의 이격 영역을 의미할 수 있다. 예시적으로, 제 실시 예의 제1 보호층(170)은 '보호 부재'라 칭할 수 있다.
그리고, 상기 제1 보호층(170)의 개구와 수직으로 중첩된 영역에서의 제1 절연층(111)의 상면 및/또는 제1 회로층(120)의 상면은 회로 기판(100)의 상측으로 노출될 수 있다.
상기 제1 보호층(170)은 제1 개구(171) 및 제2 개구(172)를 포함할 수 있다.
상기 제1 보호층(170)의 상기 제1 개구(171)는 상기 제1 영역(R1) 상에 구비될 수 있다. 그리고, 상기 제1 보호층(170)의 상기 제2 개구(172)는 상기 제1 보호층(170)의 상기 제2 영역(R2) 상에 구비될 수 있다. 상기 제1 개구(171)와 제2 개구(172)의 개수는 다를 수 있다. 상기 제1 개구(171)는 1개일 수 있다. 예를 들어, 상기 제1 보호층(170)은 복수의 제1 패드(121)와 공통으로 수직으로 중첩되는 1개의 제1 개구(171)를 포함할 수 있다. 또한, 상기 제1 개구(171)는 상기 제1 패드(121) 상에 배치된 포스트(190)와도 수직으로 중첩될 수 있다. 한편, 상기 제2 개구(172)는 복수 개일 수 있다. 예를 들어, 상기 제1 보호층(170)은 복수의 제2 패드(122) 각각과 수직으로 중첩되는 복수의 제2 개구(172)를 포함할 수 있다.
이때, 상기 제1 보호층(170)의 상기 제1 개구(171)는 상기 제1 영역(R1)과 전체적으로 수직으로 중첩될 수 있다. 즉, 상기 제1 보호층(170)의 상기 제1 개구(171)는 상기 제1 영역(R1)에서, 상기 제1 절연층(111)의 상면 및 제1 회로층(120)의 상면 및 측면을 전체적으로 오픈할 수 있다. 이에 따라, 상기 제1 개구(171)는 실질적으로 상기 제1 절연층(111) 및 제1 회로층(120) 상에서 상기 제1 보호층(170)이 배치되지 않은 미배치 영역을 의미할 수 있다. 그리고, 상기 제1 개구(171)는 상기 복수의 제2 개구(172)와 연결되지 않을 수 있다.
상기 제1 보호층(170)의 상기 제2 개구(172)는 상기 제2 영역(R2)과 부분적으로 수직으로 중첩될 수 있다. 즉, 상기 제1 보호층(170)의 상기 제2 개구(172)는 상기 제2 영역(R2)에서, 상기 제1 절연층(111)의 상면 및 상기 제1 회로층(120)의 상면과 부분적으로 수직으로 중첩될 수 있다.
예를 들어, 상기 제1 영역(R1)은 상기 복수의 제1 패드들과 수직으로 중첩되는 제1 서브 영역을 포함할 수 있다. 그리고 상기 제1 보호층(170)은 상기 제1 서브 영역과 수직으로 중첩되지 않는다. 예를 들어, 상기 제1 보호층(170)의 제1 개구(171)는 상기 제1 서브 영역과 수직으로 중첩된다. 나아가, 상기 제1 영역(R1)은 서로 인접한 복수의 제1 패드들 사이 영역에 대응하는 제2 서브 영역을 포함할 수 있다. 그리고 상기 제1 보호층(170)은 상기 제2 서브 영역과 수직으로 중첩되지 않는다. 다시 말해서, 상기 제1 보호층(170)의 상기 제1 개구(171)는 상기 제2 서브 영역과 수직으로 중첩된다.
따라서, 실시 예의 제1 보호층(170)의 상기 제1 개구(171)는 상기 제1 영역(R1)과 전체적으로 수직으로 중첩되고, 상기 제2 개구(172)는 상기 제2 영역(R2)과 부분적으로 수직으로 중첩될 수 있다.
한편, 회로 기판(100)은 제2 절연층(112)의 하면에 배치된 제2 보호층(180)을 더 포함할 수 있다.
상기 제2 보호층(180)은 적어도 하나의 개구를 포함할 수 있다. 예를 들어, 상기 제2 보호층(180)은 상기 제2 회로층(130)의 적어도 일부와 수직으로 중첩되는 개구를 포함할 수 있다. 상기 제2 보호층(180)의 개구는 상기 제2 회로층(130) 중 칩과 연결되는 패드와 전체적 또는 부분적으로 수직으로 중첩될 수 있다.
상기 제1 보호층(170) 및 제2 보호층(180)은 절연성 물질을 포함할 수 있다. 상기 제1 보호층(170) 및 제2 보호층(180)은 절연층과 회로층의 표면을 보호하기 위해 도포된 후 가열하여 경화될 수 있는 다양한 물질을 포함할 수 있다.
상기 제1 보호층(170) 및 제2 보호층(180)은 유기 고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 상기 제1 보호층(170) 및 제2 보호층(180)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 상기 제1 보호층(170) 및 제2 보호층(180)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 상기 제1 보호층(170) 및 제2 보호층(180)은 포토 솔더 레지스트층, 커버레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.
상기 제1 보호층(170) 및 제2 보호층(180)의 두께는 1㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(170) 및 제2 보호층(180)의 두께는 1㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 제1 보호층(170) 및 제2 보호층(180)의 두께는 5㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(170) 및 제2 보호층(180)의 두께가 20㎛를 초과하는 경우, 회로 기판 및 반도체 패키지의 전체적인 두께가 증가할 수 있다.
이하에서는 도 2에 도시된 회로 기판(100)의 일부 구성에 대해 구체적으로 설명한다.
도 3은 도 2의 제1 보호층 및 포스트가 제거된 상태에서의 회로 기판의 평면도이고, 도 4는 도 2의 제1 보호층의 평면도이며, 도 5는 도 2의 회로 기판의 평면도이고, 도 6은 도 2의 제1 관통 전극, 제1 회로층 및 포스트의 상세 층 구조를 나타낸 단면도이다.
도 3을 참조하면, 제1 절연층(111)은 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 상기 제1 절연층(111)의 상기 제1 영역(R1)은 상기 제1 절연층(111)의 둘레(111a)에 인접한 영역일 수 있다. 예를 들어, 상기 제1 절연층(111)의 상기 제1 영역(R1)은 상기 제1 절연층(111)의 상면의 외곽 영역일 수 있다.
상기 제1 영역(R1)은 상기 제1 절연층(111)의 둘레(111a)에 인접하면서, 상기 제1 절연층(111)의 둘레 방향으로 구비될 수 있다. 예를 들어, 상기 제1 영역(R1)은 상기 제1 절연층(111)의 둘레(111a)에 인접하면서, 상기 둘레(111a)에 대응하는 폐루프 형상을 가질 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 상기 제1 영역(R1)은 상기 둘레 방향의 둘레 영역 중 일부 영역만을 포함하는 개루프 형상을 가질 수도 있을 것이다.
상기 제1 절연층(111)의 상기 제1 영역(R1) 상에는 복수의 제1 패드(121)가 배치될 수 있다. 상기 복수의 제1 패드(121)는 상기 제1 절연층(111)의 상기 제1 영역(R1)에서 상기 제1 절연층(111)의 둘레 방향을 따라 배치될 수 있다.
또한, 상기 제1 절연층(111)의 상기 제2 영역(R2) 상에는 복수의 제2 패드(122)가 배치될 수 있다. 상기 복수의 제2 패드(122)는 상기 제1 패드(121)와 수평 방향으로 이격되면서 상기 제1 절연층(111)의 상기 제2 영역(R2)에 선택적으로 배치될 수 있다.
한편, 도 3에는 도시되지 않았지만, 상기 제1 절연층(111)의 제2 영역(R2) 상에는 상기 제1 회로층(120)의 트레이스가 배치될 수 있다. 상기 제1 회로층(120)의 트레이스는 상기 제2 영역(R2) 상에 배치된 복수의 제2 패드 사이를 전기적으로 연결할 수 있다.
나아가, 상기 제1 회로층(120)의 트레이스는 상기 제1 절연층(111)의 상기 제1 영역(R1) 상에는 배치되지 않을 수 있다. 구체적으로, 상기 제1 절연층(111)의 상기 제1 영역(R1) 상에는 복수의 제1 패드(121)만이 배치될 수 있다. 그리고 상기 제1 패드(121)는 제1 관통 전극(161)을 통해 상기 회로 기판(100)은 다른 회로층들과 전기적으로 연결될 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 제1 영역(R1)에도 제1 회로층(120)의 트레이스가 배치될 수도 있을 것이다.
상기 제1 패드(121)는 제1 폭(W1)을 가질 수 있다. 또한, 상기 제2 패드(122)는 상기 제2 폭(W2)을 가질 수 있다. 이때, 상기 제1 폭(W1)은 제2 폭(W2)과 다를 수 있다.
구체적으로, 상기 제1 폭(W1)은 상기 회로 기판(100)에 결합되는 제1 외부 기판(바람직하게, 전자 디바이스의 메인 보드)에 구비된 패드에 대응할 수 있다. 그리고, 상기 제2 폭(W2)은 칩에 구비된 단자의 폭에 대응할 수 있다.
이때, 상기 제1 외부 기판에 구비된 패드는 칩의 단자의 폭보다는 상대적으로 큰 폭을 가진다. 이에 따라, 상기 제1 패드(121)의 제1 폭(W1)은 제2 패드(122)의 제2 폭(W2)보다 클 수 있다.
상기 제1 패드(121)의 상기 제1 폭(W1)은 25㎛ 내지 85㎛ 일 수 있다. 바람직하게, 상기 제1 패드(121)의 상기 제1 폭(W1)은 30㎛ 내지 80㎛일 수 있다. 더욱 바람직하게, 상기 제1 패드(121)의 상기 제1 폭(W1)은 32㎛ 내지 75㎛일 수 있다.
상기 제1 패드(121)의 상기 제1 폭(W1)이 25㎛ 미만이면, 상기 제1 외부 기판과의 결합성이 저하될 수 있다. 상기 제1 패드(121)의 상기 제1 폭(W1)이 25㎛ 미만이면, 이에 대응하게 상기 제1 패드(121) 상에 배치되는 상기 포스트(190)의 폭(W3)이 감소할 수 있다. 그리고 상기 포스트(190)의 폭(W3)이 감소하면, 이에 대응하게 형성 가능한 상기 포스트(190)의 높이(H1)가 감소할 수 있다. 또한, 상기 제1 패드(121)의 상기 제1 폭(W1)이 25㎛ 미만이면, 회로 기판(100)의 방열 특성이 저하될 수 있다.
상기 제1 패드(121)의 제1 폭(W1)이 85㎛를 초과하면, 상기 제1 영역(R1) 상에 배치 가능한 제1 패드(121)의 개수가 감소할 수 있다. 예를 들어, 상기 제1 패드(121)의 제1 폭(W1)이 85㎛를 초과하면, 상기 제1 영역(R1)에서의 회로 집적도가 저하될 수 있다. 이에 따라, 상기 제1 영역(R1)에 상기 제1 외부 기판과 연결되는 제1 패드들을 모두 배치하기 위하여 상기 회로 기판(100)의 면적이 증가할 수 있다.
한편, 상기 제1 패드(121)는 평면 형상이 원형일 수 있다. 그리고 상기 제1 패드(121)의 평면 형상이 원형인 경우, 상기 제1 폭(W1)은 상기 제1 패드(121)의 직경을 의미할 수 있다.
다른 실시 예에서, 상기 제1 패드(121)의 평면 형상은 정사각형 또는 직사각형일 수 있다. 그리고 상기 제1 패드(121)의 평면 형상이 정사각형 또는 직사각형인 경우, 상기 제1 패드(121)의 상기 제1 폭(W1)은 상기 제1 패드(121)의 폭 방향으로의 폭 및 길이 방향으로의 폭 중 작은 폭을 의미할 수 있다.
또 다른 실시 예에서, 상기 제1 패드(121)의 평면 형상은 타원형일 수 있다. 그리고, 상기 제1 패드(121)의 평면 형상이 타원형인 경우, 상기 제1 패드(121)의 상기 제1 폭(W1)은 타원에서 단축 방향으로의 직경을 의미할 수 있다.
한편, 상기 제1 영역(R1)에서 복수의 제1 패드들 사이는 제1 간격(D1)을 가지고 이격될 수 있다. 상기 제1 간격(D1)은 상기 제1 영역(R1)에 배치된 복수의 제1 패드들 중 인접하게 배치된 2개의 제1 패드 사이의 최소 간격을 의미할 수 있다.
일 실시 예에서, 상기 제1 간격(D1)은 1개의 제1 패드(121)의 상기 제1 폭(W1)에 대응하는 범위를 가질 수 있다.
다른 실시 예에서, 상기 제1 간격(D1)은 1개의 제1 패드(121)의 상기 제1 폭(W1)보다 작을 수 있다.
예를 들어, 상기 복수의 제1 패드들 사이의 제1 간격(D1)은 제1 패드(121)의 제1 폭(W1)의 20% 내지 90%의 범위를 만족할 수 있다. 바람직하게, 상기 복수의 제1 패드들 사이의 제1 간격(D1)은 상기 제1 패드(121)의 제1 폭(W1)의 23% 내지 88%의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 복수의 제1 패드들 사이의 제1 간격(D1)은 상기 제1 패드(121)의 제1 폭(W1)의 25% 내지 85%의 범위를 만족할 수 있다.
상기 복수의 제1 패드들 사이의 제1 간격(D1)이 상기 제1 패드(121)의 제1 폭(W1)의 20% 미만이면, 회로 기판(100)을 제조하는 공정에서의 공정 능력에 따라 복수의 제1 패드(121) 사이가 서로 연결되는 회로 쇼트가 발생할 수 있고, 이에 의해 회로 기판(100)의 전기적 신뢰성이 저하될 수 있다. 또한, 상기 복수의 제1 패드들 사이의 제1 간격(D1)이 상기 제1 패드(121)의 제1 폭(W1)의 20% 미만이면, 복수의 제1 패드(121)를 통해 전달되는 신호들 사이에 간섭이 발생할 수 있다. 그리고, 상기 간섭이 발생하는 경우, 신호 전송 손실이 증가하고, 이에 따라 신호 전송 특성이 저하될 수 있다.
한편, 상기 복수의 제1 패드들 사이의 제1 간격(D1)이 상기 제1 패드(121)의 제1 폭(W1)의 90%를 초과하면, 비교 예 대비 상기 제1 영역(R1)에서의 회로 집적도의 향상 효과가 미비할 수 있다.
이때, 비교 예에서는 복수의 제1 패드들 사이의 간격이 상기 제1 패드의 제1 폭의 95%를 초과하였다. 이는, 상기 제1 패드들 사이의 간격을 결정하는 팩터 중의 하나에 보호층의 개구 사이즈에 포함되었기 때문이다. 즉, 비교 예의 제1 보호층은 상기 제1 영역과 부분적으로 수직으로 중첩되는 복수의 제1 개구를 포함하였다. 구체적으로, 비교 예의 제1 보호층의 제1 개구는 상기 제1 패드들의 개수에 대응하게 구비되었다. 그리고, 비교 예의 제1 보호층의 복수의 제1 개구들은 복수의 제1 패드들과 1:1로 수직으로 중첩되는 구조를 가졌다. 이에 따라, 비교 예에서는 상기 제1 보호층에 복수의 제1 개구를 형성하는 공정에서의 공정 능력 및 공정 오차 등을 고려하여, 상기 복수의 제1 패드들의 제1 폭 및 상기 복수의 제1 패드들 사이의 제1 간격을 결정하였다.
이에 반하여, 실시 예의 회로 기판의 제1 보호층(170)은 상기 제1 영역(R1)을 전체적으로 오픈하는 제1 개구(171)를 포함한다. 이때, 상기 제1 영역(R1)을 전체적으로 오픈하는 구성을 상기 제1 보호층(170)의 제1 개구(171)라고 칭하였지만, 실질적으로 상기 제1 보호층(170)은 상기 제1 영역(R1)을 제외한 제2 영역(R2)에만 배치될 수 있다. 즉, 상기 제1 보호층(170)은 상기 제1 영역(R1)에는 미배치되면서, 상기 제2 영역(R2)에만 선택적으로 배치될 수 있다.
따라서, 실시 예는 상기 제1 보호층(170)에 복수의 제1 개구를 형성하는 공정에서의 공정 능력 및 공정 오차 등을 고려하지 않아도 된다. 이에 의해, 실시 예는 비교 예 대비 상기 제1 패드(121)의 제1 폭(W1) 및 복수의 제1 패드들 사이의 제1 간격(D1)을 줄일 수 있다.
다만, 일반적으로, 상기 제1 패드(121)의 제1 폭(W1)은 상기 제1 외부 기판에 대응하는 메인 보드에 구비된 패드의 폭 및 이에 대응하는 포스트(190)의 폭(W3)을 기준으로 결정된다. 따라서, 실시 예에서는 상기 제1 패드(121)의 제1 폭(W1)을 줄이는 것이 가능하지만, 상기 제1 패드(121)의 상기 제1 폭(W1)을 줄이는 대신에, 상기 복수의 제1 패드들 사이의 제1 간격(D1)을 줄이도록 한다. 이를 통해, 실시 예는 기존의 제1 패드(121)가 가지는 폭을 그대로 유지하면서, 회로 집적도를 향상시킬 수 있다.
한편, 상기 제2 패드(122)의 제2 폭(W2)은 상기 제1 패드(121)의 상기 제1 폭(W1)보다 작을 수 있다.
상기 제2 패드(122)의 상기 제2 폭(W2)은 15㎛ 내지 50㎛ 일 수 있다. 바람직하게, 상기 제2 패드(122)의 상기 제2 폭(W2)은 18㎛ 내지 45㎛일 수 있다. 더욱 바람직하게, 상기 제2 패드(122)의 상기 제2 폭(W2)은 20㎛ 내지 40㎛일 수 있다.
상기 제2 패드(122)의 상기 제2 폭(W2)이 15㎛ 미만이면, 상기 제2 패드(122)를 통해 전송되는 신호의 저항이 증가하고, 이에 의해 신호 전송 손실이 증가할 수 있다. 상기 제2 패드(122)의 상기 제2 폭(W2)이 50㎛를 초과하면, 회로 집적도가 저하될 수 있다. 그리고 상기 회로 집적도가 저하되면, 제한된 공간 내에 칩의 단자와 연결되는 모든 제2 패드들을 배치하지 못할 수 있다. 또한, 상기 제2 패드(122)의 제2 폭(W2)이 50㎛를 초과하면, 칩의 단자와 연결되는 복수의 제2 패드들 사이의 간격도 증가할 수 있다. 이때, 상기 제2 패드들은 서로 연결되는 적어도 2개의 제2 패드를 포함한다. 그리고 상기 간격이 증가하는 경우, 상기 적어도 2개의 제2 패드들 사이의 신호 전송 거리가 증가하고, 이로 인해 신호 전송 손실이 증가할 수 있다. 이에 의해, 신호 전송 특성이 저하될 수 있다.
한편, 도 4를 참조하면, 상기 제1 보호층(170)은 상기 제1 절연층(111) 상에 부분적으로 배치된다. 구체적으로, 상기 제1 보호층(170)은 상기 제1 절연층(111)의 상기 제2 영역(R2) 상에 배치된다. 즉, 상기 제1 보호층(170)은 상기 제1 절연층(111)의 상기 제1 영역(R1) 상에는 배치되지 않는다.
이를 다르게 표현하면, 상기 제1 보호층(170)은 제1 영역(R1)을 전체적으로 오픈하는 제1 개구(171)를 포함하면서 상기 제2 영역(R2)에만 선택적으로 배치될 수 있다. 이에 따라, 상기 제1 개구(171)는 상기 제1 보호층(170)의 오픈 영역 또는 미배치 영역이라고 할 수 있다. 또한, 상기 제1 보호층(170)은 복수의 제1 패드들 사이 영역에 배치되지 않는다. 즉, 상기 제1 보호층(170)은 상기 제1 영역(R1)을 전체적으로 오픈한다. 이에 의해, 상기 복수의 제1 패드들 사이에는 상기 제1 보호층(170)이 배치되지 않는 구조를 가질 수 있다.
또한, 상기 제1 보호층(170)은 상기 제2 영역(R2)의 상기 제2 패드(122)와 수직으로 중첩되는 제2 개구(172)를 포함할 수 있다.
이때, 상기 제1 보호층(170)의 상기 제1 개구(171)의 평면 면적은 상기 제1 보호층(170)의 상기 제2 개구(172)의 평면 면적과 다를 수 있다. 바람직하게, 상기 제1 보호층(170)의 제1 개구(171)의 평면 면적은 상기 제2 개구(172)의 평면 면적보다 클 수 있다. 이때, 상기 제2 개구(172)는 상기 제2 영역(R2)과 수직으로 중첩되는 상기 제1 보호층(170)에 복수 개 구비될 수 있다. 이때, 복수 개로 구비된다는 것은 복수의 개구 사이가 서로 연결되지 않고 수평 방향으로 이격된다는 것을 의미할 수 있다.
그리고, 상기 제1 개구(171)는 1개로 구성된다. 여기에서, 제1 개구(171)가 1개로 구성된다는 것은, 상기 제1 영역(R1)과 수직으로 중첩되는 영역에는 제1 보호층(170)이 존재하지 않는다는 것을 의미할 수 있다.
이에 따라, 상기 제1 보호층(170)의 외측면은 상기 제1 절연층(111)의 둘레(111a)보다 내측에 위치할 수 있다. 구체적으로, 상기 제1 보호층(170)의 외측면은 상기 제1 절연층(111)의 외측면보다 상기 제1 영역(R1)의 폭만큼 내측에 위치할 수 있다.
그리고 실시 예는 상기 제1 보호층(170)의 외측면이 상기 제1 절연층(111)의 외측면보다 내측에 위치함에 따라 회로 기판의 휨 특성을 향상시킬 수 있다. 즉 상기 제1 보호층(170)은 회로 기판(100)의 최외층의 절연층이다. 그리고, 상기 제1 보호층(170)을 형성하는 공정에는 상기 제1 보호층(170)을 노광, 현상 및 경화하는 공정이 포함된다. 그리고 상기 제1 보호층(170)을 노광, 현상 및 경화하는 공정에서, 상기 회로 기판에 응력이 가해지고, 이에 따라 회로 기판의 측단이 상측 또는 하측 방향으로 휘어질 수 있다. 이때, 실시 예는 상기 제1 보호층(170)의 외측면이 상기 제1 절연층(111)의 외측면보다 내측에 위치함에 따라 상기 가해지는 응력을 최소화할 수 있다. 이에 의해, 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 휨 특성을 향상시킬 수 있고, 나아가 제품 신뢰성을 향상시킬 수 있다.
상기 제1 보호층(170)의 외측면은 둘레를 따라 수평 방향으로 단차를 가질 수 있다. 구체적으로, 상기 제1 보호층(170)의 외측면은 제1 부분(170a)을 포함할 수 있다. 그리고, 상기 제1 보호층(170)의 외측면은 상기 제1 부분(170a)을 기준으로 내측으로 오목한 오목면에 대응하는 제2 부분(170b)를 포함할 수 있다. 또한, 상기 제1 보호층(170)의 외측면은 상기 제1 부분(170a)을 기준으로 외측으로 볼록 또는 돌출된 제3 부분(170c)을 포함할 수 있다. 이에 따라, 기판의 외측과 상기 제1 보호층(170)의 외측면 사이의 이격 영역은 제1폭을 갖는 제1 이격 영역 및 제1 폭과 다른 제2 폭을 갖는 제2 이격 영역을 포함할 수 있다. 제1폭은 제2 폭보다 클 수 있고, 제1 이격 영역은 기판의 외측과 제1 보호층(170)의 오목면에 대응하는 제2 부분(170b) 사이의 수평 방향의 폭을 의미할 수 있다. 또한, 제2 이격 영역은 기판의 외측과 제1 보호층(170)의 볼록면에 대응하는 제3 부분(170c) 사이의 수평 방향의 폭을 의미할 수 있다.
이때, 상기 제1 보호층(170)의 상기 제1 부분(170a), 제2 부분(170b) 및 제3 부분(170c)은 상기 제1 보호층(170)에 인접하게 위치한 제1 패드들의 위치를 기준으로 디자인될 수 있다.
예를 들어, 상기 제1 보호층(170)의 상기 제2 부분(170b)은 상기 제1 보호층(170)에 인접한 제1 패드와 길이 방향 또는 폭 방향으로 중첩될 수 있다. 그리고, 제1 보호층(170)의 상기 제1 보호층(170)의 상기 제3 부분(170c)은 상기 제1 보호층(170)에 인접하게 배치된 복수의 제1 패드들 사이 영역과 길이 방향 또는 폭 방향으로 중첩될 수 있다.
상기와 같이 실시 예는 상기 보호층(170)의 외측면이 제1 부분(170a)만을 포함하는 것이 아닌 제2 부분(170b) 및 제3 부분(170c)을 포함하도록 하여 상기 제1 영역(R1)의 제1 패드들의 배치를 위한 디자인 자유도를 향상시킬 수 있다. 이를 통해 실시 예는 상기 제1 영역(R1)에서의 상기 제1 패드들의 집적도를 더욱 향상시킬 수 있다.
즉, 포스트(190)는 제1 보호층(170)의 외측면의 둘레를 빠라 구비될 수 잇다. 이때, 제1 보호층(170)은 상면, 하면, 및 상기 상면과 상기 하면 사이에 배치된 측면을 포함한다. 이때, 제1 보호층(170)의 하면은 절연층(예를 들어, 최상측 절연층(의 상면과 서로 마주볼 수 있다. 또한, 복수의 포스트(190)는 상기 제1 보호층(170)의 측면과 서로 마주볼 수 있다. 또한, 제1 보호층(170)의 측면은 상기 복수의 포스트 사이로 돌출된 돌출부를 포함할 수 있다.
예시적으로, 제1 보호층(170)의 측면은 제1방향으로 연장된 제1 측면, 상기 제1방향으로 연장되고, 상기 제1 측면과 이격된 제2 측면, 상기 제1방향에 대하여 수직한 제2 향으로 연장된 제3 측면, 및 상기 제2 방향으로 연장되고 상기 제3 측면과 이격된 제4 측면을 포함할 수 있다. 이때, 제1 보호층(170)의 돌출면은 상기 제1 측면, 및 상기 제3 측면에 구비될 수 있다.
이에 따라, 제1 보호층(170)의 제3측면은 복수의 포스트와 상기 제1 방향을 따라 제1 이격 거리를 갖는 제1 면, 상기 제1 이격 거리보다 작은 제2 이격 거리를 갖는 제2 면, 및 상기 제1 이격 거리보다 큰 제3 이격 거리를 갖는 제3 면을 가질 수 있다. 이는, 제1 보호층(170)의 제3측면 제1 부분(170a), 제2 부분(170b) 및 제3 부분(170c)이 모두 구비될 수 있기 때문이다.
나아가, 제1 보호층(170)의 제4 측면과 상기 복수의 포스트 사이의 상기 제1 방향을 따르는 이격 거리는 균일할 수 있다. 이는, 회로 기판이 휘어지는 방향을 고려한 설계일 수 있고, 제1 보호층(170)의 적어도 일 측면에는 돌출 및 오목면이 구비되지 않도록 할 수 있다.
또한, 제1 보호층(170)의 제2측면은 제1 보호층(170)의 제1 측면을 향하여 오목한 오목면을 포함할 수 있다.
한편, 도 5를 참조하면, 상기 포스트(190)는 상기 제1 영역(R1) 상에 위치한 제1 패드(121) 상에 배치된다. 상기 포스트(190)는 상기 제1 패드(121)의 제1 폭(W1)보다 작은 제3 폭(W3)을 가질 수 있다.
구체적으로, 상기 포스트(190)는 상기 제1 보호층(170)의 제1 개구(171)를 통해 전체적으로 오픈된 제1 패드(121) 상에 배치될 수 있다. 이를 통해, 실시 예는 제1 보호층(170)의 개구를 마스크로 사용하여 상기 포스트(190)를 형성하는 것이 아닌, 별도의 드라이 필름을 마스크로 사용하여 상기 포스트(190)를 형성할 수 있다. 이때, 드라이 필름은 솔더 레지스트 대비 작은 사이즈의 개구의 형성이 가능하면서 더 큰 두께를 가질 수 있다. 이를 통해 실시 예는 상기 포스트(190)가 상기 제1 패드(121)보다 작은 폭을 가지도록 할 수 있다.
이에 더하여, 실시 예는 상기 제1 패드(121)를 전해 도금하는데 사용한 시드층을 그대로 이용하여 상기 포스트(190)를 형성할 수 있다. 이를 통해, 실시 예의 제1 패드(121)와 상기 포스트(190) 사이에는 상기 포스트(190)를 전해도금하기 위한 시드층이 존재하지 않는다. 그리고 실시 예는 포스트(190)의 전해 도금을 위한 별도의 시드층을 제거함에 따라, 상기 드라이 필름의 개구 사이즈만을 고려하여 상기 포스트(190)를 형성할 수 있다. 이를 통해, 실시 예는 상기 포스트(190)의 제3 폭(W3)이 상기 제1 패드(121)의 제1 폭(W1)보다 작도록 할 수 있다.
상기 포스트(190)의 제3 폭(W3)은 상기 제1 패드(121)의 제1 폭(W1)의 60% 내지 95%의 범위를 만족할 수 있다. 바람직하게, 상기 포스트(190)의 제3 폭(W3)은 상기 제1 패드(121)의 제1 폭(W1)의 65% 내지 92%의 범위를 만족할 수 있다. 상기 포스트(190)의 제3 폭(W3)은 상기 제1 패드(121)의 제1 폭(W1)의 70% 내지 90%의 범위를 만족할 수 있다.
상기 포스트(190)의 제3 폭(W3)이 상기 제1 패드(121)의 제1 폭(W1)의 60%보다 작으면, 회로 기판의 방열 특성이 저하될 수 있다. 상기 포스트(190)의 제3 폭(W3)이 상기 제1 패드(121)의 제1 폭(W1)의 60%보다 작으면, 회로 기판 상에 제1 외부 기판을 안정적으로 배치하지 못할 수 있다. 상기 포스트(190)의 제3 폭(W3)이 상기 제1 패드(121)의 제1 폭(W1)의 60%보다 작으면, 상기 포스트(190)의 높이(H1)를 일정 수준 이상으로 형성하지 못할 수 있다.
상기 포스트(190)의 제3 폭(W3)이 상기 제1 패드(121)의 제1 폭(W1)의 95%보다 크면, 상기 포스트(190)를 형성하는 공정에서의 공정 오차로 인해 상기 포스트(190)가 상기 제1 패드(121)보다 큰 폭을 가질 수 있다. 이와 같은 경우, 이웃하는 2개의 포스트(190)가 서로 연결되는 회로 쇼트 문제가 발생할 수 있다. 즉, 이웃하는 2개의 포스트(190) 사이의 간격이 작아짐에 따라 전기적 신뢰성 문제가 발생할 수 있다.
구체적으로, 도 6을 참조하면, 상기 포스트(190)는 상기 제1 패드(121) 상에 상기 제1 패드(121)의 폭보다 작은 폭을 가지고 배치된다. 그리고, 상기 포스트(190)는 상기 제1 패드(121) 상에 일정 높이(H1)를 가지고 배치된다.
상기 높이(H1)는 상기 포스트(190)의 상면으로부터 하면까지의 수직 거리를 의미할 수 있다. 상기 포스트(190)의 높이(H1)는 100㎛ 초과, 120㎛ 초과, 140㎛ 초과, 160㎛ 초과 또는 200㎛를 초과할 수 있다. 예를 들어, 상기 포스트(190)의 높이(H1)는 100㎛ 내지 220㎛의 범위를 만족할 수 있다. 바람직하게, 상기 포스트(190)의 높이(H1)는 110㎛ 내지 215㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 포스트(190)의 높이는 115㎛ 내지 210㎛의 범위를 만족할 수 있다.
상기 포스트(190)의 높이(H1)가 100㎛ 미만이면, 상기 포스트(190) 상에 제1 외부 기판을 안정적으로 결합하지 못할 수 있다. 상기 포스트(190)의 높이(H1)가 100㎛ 미만이면, 상기 제1 외부 기판과 상기 회로 기판(100) 사이의 거리가 감소하고, 이에 따라 상호 간의 신호 간섭에 의해 신호 전송 특성이 저하될 수 있다. 또한, 상기 포스트(190)의 높이(H1)가 220㎛를 초과하면, 상기 포스트(190)의 강성이 저하될 수 있다. 그리고 상기 포스트(190)의 강성이 저하되는 경우, 상기 제1 외부 기판과의 결합 과정에서 무너짐과 같은 물리적 신뢰성 문제가 발생할 수 있다. 상기 포스트(190)의 높이(H1)가 220㎛를 초과하면, 회로 기판(100)의 두께 및 반도체 패키지의 두께가 증가할 수 있다.
상기 포스트(190)는 1층의 금속층으로 구성된다. 구체적으로, 상기 포스트(190)는 화학동도금층과 같은 무전해 도금층을 포함하지 않으면서, 전해 도금층만을 포함할 수 있다.
그리고, 상기 제1 회로층(120)은 적어도 2층의 금속층으로 구성된다. 상기 제1 회로층(120)의 제1 패드(121) 및 제2 패드(122)는 동일한 층 구조를 가질 수 있다. 나아가, 상기 제1 관통 전극(161)은 상기 제1 회로층(120)에 대응하는 2개의 금속층을 포함할 수 있다.
즉, 상기 제1 회로층(120)의 제1 패드(121) 및 제2 패드(122) 각각은 제1 금속층(120-1) 및 제2 금속층(120-2)을 포함할 수 있다.
나아가, 상기 제1 관통 전극(161)은 상기 제1 회로층(120)의 상기 제1 금속층(120-1)에 대응하는 제3 금속층(161-1) 및 상기 제2 금속층(120-2)에 대응하는 제4 금속층(161-2)을 포함할 수 있다.
이때, 상기 제1 금속층(120-1)과 상기 제3 금속층(161-1)은 실질적으로 1개의 층을 의미하며, 이를 배치 위치에 따라 구분한 것일 수 있다. 또한, 상기 제2 금속층(120-2)과 상기 제4 금속층(161-2)도 실질적으로 1개의 금속층을 의미하며, 이를 배치 위치에 따라 구분한 것일 수 있다.
또한, 상기 제1 금속층(120-1)은 실질적으로 2개의 층일 수 있다. 상기 제1 금속층(120-1)은 구리 호일(Cu foil) 상에 제3 금속층(161-1)과 동일한 금속층을 포함하는 2개의 금속층일 수 있다.
또한, 상기 제1 금속층(120-1)은 구리 호일(Cu foil)의 1개의 층일 수 있다.
이에 따라, 이하에서는 상기 제1 금속층(120-1) 및 제2 금속층(120-2)에 대해서만 설명하기로 한다.
상기 제1 회로층(120)의 제1 금속층(120-1)은 시드층일 수 있다. 상기 제1 회로층(120)의 제1 금속층(120-1)은 화학동도금층일 수 있다. 상기 제1 회로층(120)의 제1 금속층(120-1)은 동박층일 수 있다. 상기 제1 회로층(120)의 상기 제1 금속층(120-1)은 상기 동박층 및 화학동 도금층을 모두 포함할 수 있다.
상기 제1 회로층(120)의 상기 제1 금속층(120-1)의 두께는 1.0㎛ 내지 3.0㎛의 범위를 만족할 수 있다. 바람직하게, 상기 제1 회로층(120)의 상기 제1 금속층(120-1)의 두께는 1.2㎛ 내지 2.8㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제1 회로층(120)의 상기 제1 금속층(120-1)의 두께는 1.5㎛ 내지 2.5㎛의 범위를 만족할 수 있다.
상기 제1 회로층(120)의 상기 제1 금속층(120-1)의 두께가 1.0㎛ 미만이면, 상기 제1 회로층(120)의 제1 금속층(120-1)이 시드층으로 기능하지 못할 수 있다. 상기 제1 회로층(120)의 상기 제1 금속층(120-1)의 두께가 1.0㎛ 미만이면, 상기 제1 절연층(110)의 상면에 균일한 두께의 제1 금속층(120-1)을 형성하기 어려울 수 있다.
상기 제1 회로층(120)의 상기 제1 금속층(120-1)의 두께가 3.0㎛를 초과하면, 상기 제1 회로층(120)의 제1 금속층(120-1)을 형성하기 위한 공정 시간이 증가하고, 이에 따른 수율이 감소할 수 있다. 또한, 상기 제1 회로층(120)의 상기 제1 금속층(120-1)의 두께가 3.0㎛를 초과하면, 상기 제1 회로층(120)의 형성 공정에서의 상기 제1 금속층(120-1)의 에칭 시간이 증가할 수 있다. 또한, 상기 제1 회로층(120)의 상기 제1 금속층(120-1)의 두께가 3.0㎛를 초과하면, 상기 제1 회로층(120)의 제1 금속층(120-1)의 에칭 시에 상기 제1 회로층(120)의 제2 금속층(120-2)의 변형이 발생할 수 있다. 여기에서, 제1 회로 패턴층(120)의 제2 금속층(120-2)의 변형은 상기 제1 금속층(120-1)의 에칭 시에 상기 제2 금속층(120-2)의 측부도 함께 에칭됨에 따라, 상기 제2 금속층(120-2)의 상면의 폭과 하면의 폭의 차이가 커지는 것을 의미할 수 있다. 또한, 상기 제1 회로층(120)의 제1 금속층(120-1)의 두께가 3.0㎛를 초과하면, 상기 제1 금속층(120-1)의 에칭 공정에서의 에칭량이 증가하고, 이에 따라 상기 제1 금속층(120-1)의 측부 및 상기 제2 금속층(120-2)의 측부에 형성되는 패임(예를 들어, 언더 컷)의 깊이가 증가할 수 있다. 예를 들어, 상기 제1 금속층(120-1)의 에칭 공정에서의 에칭량이 증가하는 경우, 상기 제1 금속층(120-1)의 폭과 상기 제2 금속층(120-2)의 폭의 차이가 커질 수 있다. 그리고 상기 제1 금속층(120-1)의 폭과 상기 제2 금속층(120-2)의 폭의 차이가 커지는 경우, 신호 전송 손실이 증가함에 따른 전기적 특성이 저하될 수 있다. 또한, 상기 제1 금속층(120-1)의 폭과 상기 제2 금속층(120-2)의 폭의 차이가 커지는 경우, 전자 이동(electromigration)에 의해 수지상정(dendrite)이 형성될 수 있고, 이에 의해 제1 회로 패턴층(120)의 전기적 특성 및/또는 물리적 특성이 저하될 수 있다.
상기 제1 회로층(120)의 제2 금속층(120-2)은 상기 제1 금속층(120-1)을 시드층으로 전해 도금된 전해 도금층일 수 있다. 상기 제1 회로층(120)의 제2 금속층(120-2)은 상기 제1 금속층(120-1) 상에 일정 두께를 가지고 형성될 수 있다. 상기 제1 회로층(120)의 제2 금속층(120-2)은 상기 제1 회로층(120)의 제1 금속층(120-1)과 동일한 금속을 포함할 수 있으나, 이에 한정되는 것은 아니다. 일 예로, 상기 제1 회로층(120)의 상기 제1 금속층(120-1) 및 제2 금속층(120-2)은 각각 구리를 포함할 수 있다.
상기 제1 회로층(120)의 상기 제2 금속층(120-2)의 두께는 상기 제1 회로층(120)의 두께 범위에서 상기 제1 금속층(120-1)의 두께를 뺀 값에 대응할 수 있다. 그리고, 상기 제1 회로층(120)의 두께 범위는 상기에서 이미 설명하였으므로, 이에 대한 설명은 생략한다.
그리고, 상기 포스트(190)는 상기 제1 회로층(120)의 상기 제2 금속층(120-2) 상에 상기 제1 금속층(120-1)을 시드층으로 전해 도금하여 형성될 수 있다. 예를 들어, 상기 포스트(190)는 제3 금속층만을 포함할 수 있다. 그리고, 상기 제3 금속층은 상기 제1 금속층(120-1)을 시드층으로 전해 도금을 진행하여 상기 제2 금속층(120-2) 상에 일정 높이(H1)를 가지고 형성될 수 있다. 즉, 상기 제3 금속층의 하면은 상기 제2 금속층(120-2)의 상면과 직접 접촉한다. 또한, 상기 제3 금속층의 상면은 상기 제1 보호층(170)의 상면보다 높게 위치한다. 이는, 상기 포스트(190)가 상기 제2 금속층(120-2)과 제3 금속층 사이에 시드층을 포함하지 않는다는 것을 의미할 수 있다.
도 7은 제2 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 8은 도 7의 일부 영역을 확대한 확대도이다.
도 7 및 도 8을 참조하면, 제2 실시 예의 회로 기판은 도 2의 회로 기판 대비 표면 처리층이 배치된다는 점에서 상이할 수 있다. 이하에서는 도 2의 회로 기판과 실질적으로 동일한 부분에 대해서는 이의 설명을 생략하기로 한다.
제2 실시 예의 회로 기판은 표면 처리층을 포함할 수 있다.
구체적으로, 회로 기판은 제1 표면 처리층(210)을 포함할 수 있다.
상기 제1 표면 처리층(210)은 상기 제1 패드(121) 및 상기 포스트(190) 상에 배치될 수 있다.
구체적으로, 상기 제1 패드(121) 및 상기 포스트(190)가 배치된 영역에는 상기 제1 보호층(170)이 배치되지 않는다. 따라서, 상기 제1 표면 처리층(210)은 상기 제1 패드(121) 및 상기 포스트(190)의 노출면을 전체적으로 덮을 수 있다.
상기 제1 표면 처리층(210)은 복수의 부분으로 구분될 수 있다.
예를 들어, 상기 제1 표면 처리층(210)은 상기 제1 패드(121)의 측면에 배치되는 제1 부분(210-1), 상기 제1 패드(121)의 상면에 배치되는 제2 부분(120-2), 상기 포스트(190)의 측면에 배치되는 제3 부분(210-3) 및 상기 포스트(190)의 상면에 배치되는 제4 부분(210-4)을 포함할 수 있다.
또한, 회로 기판은 제2 표면 처리층(220)을 포함할 수 있다. 상기 제2 표면 처리층(220)은 상기 제2 패드(122) 상에 배치될 수 있다. 구체적으로, 상기 제2 표면 처리층(220)은 상기 제1 보호층(170)의 상기 제2 개구(172)를 통해 오픈된 상기 제2 패드(122)의 상면에 배치될 수 있다.
또한, 회로 기판은 제3 표면 처리층(230)을 포함할 수 있다. 상기 제3 표면 처리층(230)은 상기 제2 회로층(130)의 패드 하에 배치될 수 있다. 구체적으로, 상기 제3 표면 처리층(230)은 상기 제2 보호층(180)의 개구를 통해 오픈된 상기 제2 회로층(130)의 패드의 하면에 배치될 수 있다.
상기 제1 표면 처리층(210), 제2 표면 처리층(220) 및 제3 표면 처리층(230)은 OSP(Organic Solderability Preservative) 층일 수 있다. 예를 들어, 상기 제1 표면 처리층(210), 제2 표면 처리층(220) 및 제3 표면 처리층(230)은 상기 벤지미다졸(Benzimidazole)과 같은 유기물로 코팅된 유기 코팅층일 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 제1 표면 처리층(210), 제2 표면 처리층(220) 및 제3 표면 처리층(230)은 도금층일 수 있다. 예를 들어, 상기 제1 표면 처리층(210), 제2 표면 처리층(220) 및 제3 표면 처리층(230)은 니켈(Ni) 도금층, 팔라듐(Pd) 도금층 및 금(Au) 도금층 중 적어도 하나 이상을 포함할 수 있다.
도 9는 제1 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 9 및 도 10을 참조하면, 반도체 패키지는 도 2의 회로 기판(100)을 포함한다.
제1 실시 예의 반도체 패키지는, 회로 기판(100) 상에 복수의 칩 및 제1 외부 기판에 결합된 구조를 가질 수 있다.
이를 위해, 회로 기판(100)은 제1 회로층(120)의 제1 패드(121) 및 제2 패드(122)를 포함한다. 그리고, 상기 제1 패드(121) 상에는 포스트(190)가 배치된다.
또한, 반도체 패키지는 상기 제2 패드(122) 상에 배치된 제1 접속부(310)를 포함한다. 상기 제1 접속부(310)는 육면체 형상을 가질 수 있다. 예를 들어, 상기 제1 접속부(310)의 단면은 사각형 형상을 포함할 수 있다. 상기 제1 접속부(310)의 단면은 직사각형 또는 정사각형을 포함할 수 있다. 예를 들어, 상기 제1 접속부(310)는 구형 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(310)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(310)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 상기 제1 접속부(310)의 단면 형상은 일측면에서 평면이고, 다른 일측면에서 곡면일 수 있다. 상기 제1 접속부(310)는 솔더 볼일 수 있으나, 이에 한정되는 것은 아니다.
반도체 패키지는 상기 제1 접속부(310) 상에 배치된 제1 칩(320)을 포함할 수 있다. 상기 제1 칩(320)은 단자(325)를 포함할 수 있다. 상기 제1 칩(320)의 단자(325)는 상기 제1 접속부(310)를 통해 상기 제2 패드(122)와 전기적으로 연결될 수 있다.
반도체 패키지는 제2 회로층(130)의 제1 그룹의 패드 하에 배치된 제2 접속부(330)를 포함할 수 있다. 그리고, 상기 제2 접속부(330)에는 제2 칩(340)이 실장될 수 있다. 상기 제2 칩(340)은 단자(345)를 포함할 수 있다. 상기 제2 칩(340)의 단자(345)는 상기 제2 접속부(330)를 통해 상기 제1 그룹의 패드와 전기적으로 연결될 수 있다.
반도체 패키지는 제2 회로층(130)의 제2 그룹의 패드 하에 배치된 제3 접속부(350)를 포함할 수 있다. 그리고, 상기 제3 접속부(350)에는 제3 칩(360)이 실장될 수 있다. 상기 제3 칩(360)은 단자(365)를 포함할 수 있다. 상기 제3 칩(360)의 단자(365)는 상기 제3 접속부(350)를 통해 상기 제2 그룹의 패드와 전기적으로 연결될 수 있다.
반도체 패키지는 제2 회로층(130)의 제3 그룹의 패드 하에 배치된 제4 접속부(370)를 포함할 수 있다. 그리고, 상기 제4 접속부(370)에는 제4 칩(380)이 실장될 수 있다. 상기 제4 칩(380)은 단자(385)를 포함할 수 있다. 상기 제4 칩(380)의 단자(385)는 상기 제4 접속부(370)를 통해 상기 제3 그룹의 패드와 전기적으로 연결될 수 있다.
상기 제1 칩(320), 제2 칩(340), 제3 칩(360) 및 제4 칩(380) 중 적어도 하나는 로직 칩을 포함할 수 있다. 예를 들어, 상기 제1 칩(320), 제2 칩(340), 제3 칩(360) 및 제4 칩(380) 중 적어도 하나는 애플리케이션 프로세서 칩을 포함할 수 있다. 예를 들어, 상기 제1 칩(320), 제2 칩(340), 제3 칩(360) 및 제4 칩(380) 중 적어도 하나는 아날로그-디지털 컨버터 또는 ASIC(application-specific IC)을 포함할 수 있다. 예를 들어, 상기 제1 칩(320), 제2 칩(340), 제3 칩(360) 및 제4 칩(380) 중 적어도 하나는 메모리 칩을 포함할 수 있다. 상기 메모리 칩은 HBM 등의 스택 메모리일 수 있다. 예를 들어, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등을 포함할 수 있다. 또한, 상기 제1 칩(320), 제2 칩(340), 제3 칩(360) 및 제4 칩(380) 중 적어도 하나는 구동 IC 칩(Drive IC chip), 다이오드 칩, 전원 IC 칩, 터치 센서 IC 칩, MLCC(Multi layer ceramic condenser) 칩, BGA(Ball Grid Array) 칩, 칩 콘덴서 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 제1 칩(320), 제2 칩(340), 제3 칩(360) 및 제4 칩(380) 중 적어도 하나는 능동 소자일 수 있고, 적어도 다른 하나는 수동 소자일 수 있다.
반도체 패키지는 제1 몰딩층(390)을 포함할 수 있다.
상기 제1 몰딩층(390)은 상기 제1 칩(320) 및 상기 포스트(190)를 몰딩할 수 있다. 이때, 상기 제1 절연층(111)의 상기 제1 영역(R1)에는 상기 제1 보호층(170)이 배치되지 않는다. 이에 따라, 상기 제1 몰딩층(390)은 상기 제1 절연층(111)의 상기 제1 영역(R1)을 몰딩할 수 있다. 예를 들어, 상기 제1 몰딩층(390)은 상기 제1 절연층(111)의 상기 제1 영역(R1)의 상면을 몰딩할 수 있다. 예를 들어, 이에 따라, 상기 제1 절연층(111)의 제1 영역(R1)의 상면 중 적어도 일부는 상기 제1 몰딩층(390)과 직접 접촉할 수 있다. 또한, 상기 제1 몰딩층(390)은 상기 제1 영역(R1)에 배치된 제1 패드(121) 및 상기 제1 패드(121) 상에 배치된 포스트(190)를 몰딩할 수 있다. 예를 들어, 상기 제1 패드(121)의 상면 및 측면 중 적어도 일부는 상기 제1 몰딩층(390)과 직접 접촉할 수 있다. 예를 들어, 상기 포스트(190)의 측면은 상기 제1 몰딩층(390)과 직접 접촉할 수 있다. 이때, 도 7과 같이, 제1 표면 처리층(210)을 포함하는 경우, 상기 제1 몰딩층(390)은 상기 제1 절연층(111)의 제1 영역(R1)의 상면 및 상기 제1 표면 처리층(210)을 몰딩할 수 있다.
상기 제1 몰딩층(390)은 오픈 영역을 포함할 수 있다. 예를 들어, 상기 제1 몰딩층(390)은 상기 포스트(190)의 상면을 오픈하는 제1 오픈 영역을 포함할 수 있다. 예를 들어, 상기 제1 몰딩층(390)은 상기 제1 칩(320)의 상면을 오픈하는 제2 오픈 영역을 포함할 수 있다. 상기 제1 오픈 영역 및 제2 오픈 영역은 상기 제1 몰딩층(390)을 형성한 상태에서, 상기 제1 칩(320)의 상면과 동일 높이를 가지도록 상기 제1 몰딩층(390)의 상면 및 상기 포스트(190)의 상면을 그라인딩하여 형성할 수 있다.
다만, 상기 제1 몰딩층(390)은 상기 제1 칩(320)의 상면을 전체적으로 몰딩할 수 있고, 이에 따라, 상기 포스트(190)의 상면을 오픈하는 제1 오픈 영역만을 포함할 수 있다.
반도체 패키지는 제2 몰딩층(395)을 포함할 수 있다.
상기 제2 몰딩층(395)은 상기 제2 절연층(112)의 하면에 배치될 수 있다. 상기 제2 몰딩층(395)은 상기 제2 칩(340), 제3 칩(360) 및 제4 칩(380)을 몰딩할 수 있다.
상기 제1 몰딩층(390) 및 제2 몰딩층(395)은 EMC(Epoxy Mold Compound)일 수 있으나, 이에 한정되는 것은 아니다.
이때, 상기 제1 몰딩층(390) 및 제2 몰딩층(395)은 방열 특성을 높이기 위해, 저유전율을 가질 수 있다. 예를 들어, 상기 제1 몰딩층(390) 및 제2 몰딩층(395)의 유전율(Dk)은 0.2 내지 10일 수 있다. 예를 들어, 상기 제1 몰딩층(390) 및 제2 몰딩층(395)의 유전율(Dk)은 0.5 내지 8일 수 있다. 예를 들어, 상기 제1 몰딩층(390) 및 제2 몰딩층(395)의 유전율(Dk)은 0.8 내지 5일 수 있다. 이에 따라, 실시 예에서는 상기 제1 몰딩층(390) 및 제2 몰딩층(395)이 저유전율을 가지도록 하여, 상기 제1 내지 제4 칩(320, 340, 360, 380)에서 발생하는 열의 효율적으로 외부로 방출할 수 있다.
반도체 패키지는 제5 접속부(410)를 포함할 수 있다. 상기 제5 접속부(410)는 상기 제1 몰딩층(390)의 제1 오픈 영역을 통해 오픈된 상기 포스트(190)의 상면에 배치될 수 있다.
반도체 패키지는 상기 제5 접속부(410) 상에 배치된 제1 외부 기판(420)을 포함할 수 있다. 상기 제1 외부 기판(420)은 메인보드일 수 있다. 예를 들어, 상기 제1 외부 기판(420)은 전자 디바이스의 마더 보드일 수 있다.
도 10은 제3 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 10을 참조하면, 제3 실시 예의 회로 기판(100A)은 도 2의 회로 기판(100)에 비교하여, 회로 기판(100A)이 상하 대칭 구조를 가진다는 점에서 상이할 수 있다. 이하에서는 도 2의 회로 기판과 실질적으로 동일한 부분에 대해서는 이의 설명을 생략하기로 한다.
회로 기판(100A)은 제1 절연층(111) 상에 제1 개구(171) 및 제2 개구(172)를 포함하는 제1 보호층(170)이 배치될 수 있다. 그리고, 제1 회로층(120)의 제1 패드(121) 상에는 제1 포스트(190)가 배치될 수 있다.
회로 기판(100A)은 상기 제1 보호층(170) 및 제1 포스트(190)에 대응하게, 회로 기판(100A)의 하측에도 제2 보호층(180a) 및 제2 포스트(195)가 배치될 수 있다.
구체적으로, 상기 제1 절연층(111)에 대응하게, 제2 절연층(112)도 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 그리고, 상기 제2 보호층(180a)은 상기 제1 영역(R1)을 전체적으로 오픈하는 제3 개구(181)를 포함할 수 있다. 또한, 상기 제2 보호층(180a)은 상기 제2 영역(R2)을 부분적으로 오픈하는 제4 개구(182)를 포함할 수 있다. 즉, 상기 제2 보호층(180a)은 상기 제1 보호층(170)에 대응하는 구조를 가질 수 있다. 이때, 상기 제1 절연층(111) 및 제2 절연층(112)의 각각의 제1 영역 및 제2 영역의 서로 수직 방향으로 중첩된다고 하였으나, 이에 한정되지는 않는다. 예를 들어, 제1 절연층에서의 제1 영역과 제2 절연층에서의 제1 영역은 서로 다른 면적을 가질 수 있을 것이다.
상기 제2 회로층(130)은 상기 제2 절연층(112)의 제1 영역(R1) 하에 배치된 제3 패드 및 제2 영역(R2) 하에 배치된 제4 패드를 포함할 수 있다. 그리고, 상기 제2 회로층(130)의 제3 패드는 상기 제1 회로층(120)의 제1 패드(121)에 대응하는 구조를 가질 수 있다. 상기 제2 회로층(130)의 제4 패드는 상기 제1 회로층(120)의 제2 패드(122)에 대응하는 구조를 가질 수 있다.
또한, 상기 제2 회로층(130)의 제3 패드 하에는 제2 포스트(195)가 배치된다. 상기 제2 포스트(195)는 상기 제1 포스트(190)에 대응하는 구조를 가질 수 있다. 상기 제1 포스트(190)에 대해 이전 실시 예에서 이미 설명하였으므로, 이의 설명은 생략하기로 한다.
제3 실시 예의 회로 기판(100A)은 포스트가 기판의 양측에 각각 배치될 수 있다. 제3 실시 예의 회로 기판(100A)은 PoP 구조에 적용될 수 있다.
도 11은 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 11을 참조하면, 제2 실시 예에 따른 반도체 패키지는 제1 실시 예의 반도체 패키지에 제2 외부 기판(520)이 추가로 배치된 구조를 가질 수 있다.
상기 회로 기판(100A)의 제2 포스트(195)의 하면에는 제6 접속부(510)가 배치될 수 있다.
이를 위해, 상기 제2 몰딩층(395)은 상기 제2 포스트(195)의 하면을 오픈하는 제3 오픈 영역을 포함할 수 있다.
상기 제6 접속부(510)에는 제2 외부 기판(520)이 결합될 수 있다. 상기 제2 외부 기판(520)은 메모리 패키지일 수 있다. 이를 위해, 상기 제2 외부 기판(520)은 메모리 기판(521), 상기 메모리 기판(521)에 부착된 메모리 칩(522) 및 상기 메모리 기판(521)과 상기 메모리 칩(522) 사이를 연결하는 연결 부재(543)를 포함할 수 있다.
다만, 실시 예는 이에 한정되지 않으며, 상기 제2 외부 기판(520)은 상기 메모리 패키지와 상기 제2 포스트(195) 사이에 배치되는 인터포저일 수 있다.
도 12는 제4 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 13은 도 12의 회로 기판을 상측에서 바라본 평면도이며, 도 14는 도 12의 회로 기판의 일 영역을 확대한 확대도이다.
도 12 내지 도 14을 참조하면, 제4 실시 예의 회로 기판(100B)은 도 2의 회로 기판(100)에 비교하여, 회로 기판(100B)의 제1 보호층이 보강 패턴을 포함한다는 점에서 차이가 있다. 이하에서는 도 2의 회로 기판과 실질적으로 동일한 부분에 대해서는 이의 설명을 생략하기로 한다.
제1 실시 예의 회로 기판에서 제1 보호층(170)은 제1 절연층(111)의 상면의 둘레(111a)를 포함한 제1 영역(R1)에 전체적으로 배치되지 않았다. 즉, 제1 실시 예의 회로 기판의 제1 보호층(170)은 상기 제1 절연층(111)의 상면의 둘레(111a)를 포함하는 제1 영역(R1)을 전체적으로 오픈하는 제1 개구(171)를 포함하였다.
이와 다르게, 제4 실시 예에서의 제1 보호층(170B)은 복수의 보호 부재를 포함할 수 있다.
상기 제1 보호층(170B)은 외측 보호 부재(170B1)를 포함할 수 있다. 상기 제1 보호층(170B)의 외측 보호 부재(170B1)는 상기 제1 절연층(111)의 상면의 둘레(111a)에 인접한 둘레 영역 또는 테두리 영역에 배치될 수 있다.
구체적으로, 제1 절연층(111)은 제1 영역(R1) 및 제2 영역(R2) 뿐 아니라, 제3 영역(R3)을 더 포함할 수 있다.
상기 제3 영역(R3)은 제1 실시 예의 제1 영역(R1)에서, 제1 절연층(111)의 상면의 둘레(111a)를 포함하면서, 상기 둘레(111a)에 인접한 둘레 영역 또는 테두리 영역을 의미할 수 있다. 즉, 상기 제1 보호층(170B)은 상기 제1 영역(R1)을 전체적으로 오픈하면서 상기 둘레(111a)에 인접한 상기 제3 영역(R3)에 배치된 외측 보호 부재(170B1)를 포함한다. 상기 제1 보호층(170B)는 상기 제1 절연층(111)의 상면의 테두리 영역에 상기 제1 절연층(111)의 둘레 방향을 따라 배치될 수 있다. 즉, 상기 제1 보호층(170B)의 상기 외측 보호 부재(170B1)는 상기 제1 영역(R1) 및 제2 영역(R2)을 전체적으로 오픈하는 오픈 영역을 포함하는 폐루프 형상을 가질 수 있다.
상기 제1 보호층(170B)의 상기 외측 보호 부재(170B1)는 회로 기판(100B)의 강성을 향상시키는 보강 부재라고도 할 수 있다. 상기 제1 보호층(170B)의 상기 외측 보호 부재(170B1)는 실시 예의 회로 기판을 제조하는 공정 중 기판 스트립을 유닛 단위로 분리하는 소잉(SAWING) 공정에서, 소잉 라인을 조절하는 것에 의해 형성될 수 있다.
상기 제1 보호층(170B)의 보호 부재(170B2)는 상기 제1 절연층(111)의 제2 영역(R2) 상에 배치될 수 있다. 상기 제1 보호층(170B)의 보호 부재(170B2)는 제1 실시 예의 제1 보호층(170)에 대응한다. 이에 따라 이에 대한 상세한 설명은 생략한다.
상기 외측 보호 부재(170B1)는 상기 제1 개구(171)를 사이에 두고 상기 보호 부재(170B2)와 수평 방향으로 이격될 수 있다. 여기에서, 제1 개구(171)는 외측 보호 부재(170B1)의 내측면과 보호 부재(170B2)의 외측면 사이의 이격 영역이라고 할 수 있다.
즉, 상기 제1 개구(171)는 상기 외측 보호 부재(170B1)와 상기 보호 부재(170B2) 사이를 이격 시키는 이격 공간이라고도 할 수 있다. 상기 외측 보호 부재(170B1)는 상기 제1 절연층(111)의 둘레 방향을 따라 폐루프 형상을 가지고 배치될 수 있다. 이에 따라, 상기 외측 보호 부재(170B1)의 내측면과 상기 보호 부재(170B2)의 외측면 사이에는 폐루프 형상을 가지며 상기 제1 개구(171)가 구비될 수 있다.
이때, 상기 보호 부재(170B2)의 외측면에는 이전 실시 예에서 설명한 바와 같은 외측으로 돌출된 부분 및 내측으로 오목한 부분을 포함한다. 따라서, 상기 제1 개구(171)의 수평 방향이 폭은 상기 보호 부재(170B2)의 외측면을 따라 서로 다른 폭을 포함할 수 있다.
즉, 상기 외측 보호 부재(170B1)는 절연층에 대응하는 기판의 상면의 테두리를 따라 구비되고, 상기 보호 부재(170B2)는 상기 이격 영역을 사이에 두고 상기 외측 보호 부재(170B1)의 내측에 구비된다. 이때, 상기 외측 보호 부재(170B1)의 내측면과 상기 보호 부재(170B2)의 외측면 사이의 상기 이격 영역은, 상기 수평 방향을 따라 제1폭을 갖는 제1 이격 영역 및 상기 제1 폭과 다른 제2폭을 갖는 제2 이격 영역을 포함할 수 있다. 이는, 보호 부재(170B2)의 외측면에 구비되는 오목면 및/또는 볼록면에 의한 것일 수 있다. 또한, 상기 이격 영역은 상기 보호 부재(170B2)의 외측면을 따라 폐루프로 구비된다.
이때, 상기 보호 부재(170B2)의 외측면은 상기 외측 보호 부재(170B1)의 내측면을 향하여 돌출된 돌출면을 포함한다. 그리고, 상기 보호 부재(170B2)의 상기 돌출면은 상기 제2 이격 영역에 구비되고, 상기 제1 폭은 상기 제2폭보다 클 수 있다.
이때, 상기 보호 부재(170B2)의 상기 돌출면은 상기 외측 보호 부재(170B1)의 내측면을 향하여 제1 돌출 폭을 가지고 돌출된 제1 돌출면과, 상기 외측 보호 부재(170B1)의 내측면을 향하여 상기 제1 돌출 폭보다 더 큰 제2 돌출폭을 가지고 돌출된 제2 돌출면을 포함할 수 있다. 이 경우, 제1 이격 영역은 제1 돌출면에 대응할 수 있고, 제2 이격 영역은 제2 돌출면에 대응할 수 있다.
또한, 상기 보호 부재(170B2)의 외측면은 상기 보호 부재(170B2)의 내측을 향하여 오목한 오목면을 포함할 수 있다. 이때, 상기 보호 부재(170B2)의 상기 오목면은 상기 제1 이격 영역에 구비되고, 상기 제1 폭은 상기 제2폭보다 클 수 있다.
한편, 외측 보호 부재(170B1)의 상기 내측면은 제1 내측면, 상기 제1 내측면과 마주보는 제2 내측면, 상기 제1 내측면과 상기 제2 내측면 사이에 배치되고, 서로 마주보는 제3 내측면, 및 제4 내측면을 포함할 수 있다.
또한, 상기 제2 보호부재(170B2)의 외측면은 상기 제1 내측면에 인접한 제1 외측면, 상기 제2 내측면에 인접한 제2 외측면, 상기 제3 내측면에 인접한 제3 외측면, 및 상기 제4 내측면에 인접한 제4 외측면을 포함할 수 있다.
이때, 상기 외측 보호 부재(170B1)의 상기 제1 내측면과 상기 제2 보호부재(170B2)의 상기 제1 외측면 사이의 이격 영역은 상기 제1 및 제2 이격 영역을 포함할 수 있다.
그리고, 상기 제1 회로층(120)은 제1 패드(121) 및 제2 패드(122)를 각각 포함한다.
이때, 상기 제1 회로층(120)은 더미 패턴(123)을 포함할 수 있다. 상기 더미 패턴(123)은 상기 제1 절연층(111)의 상기 제3 영역(R3) 상에 배치될 수 있다. 상기 더미 패턴(123)은 상기 외측 보호 부재(170B1)에 의해 덮일 수 있다.
상기 더미 패턴(123)은 상기 외측 보호 부재(170B1)에 대응하는 평면 형상을 가질 수 있다. 예를 들어, 상기 더미 패턴(123)은 상기 둘레(111a)를 따라 폐루프 형상을 가지고 구비될 수 있다.
상기 더미 패턴(123)은 상기 제1 패드(121) 및 제2 패드(122), 그리고 포스트(190)를 전해 도금하는데 사용된 시드층의 일부일 수 있다.
즉 제4 실시 예에서의 상기 포스트(190)의 전해 도금 공정은, 상기 제3 영역(R3)에 대응하게 외측 보호 부재(170B1)가 배치된 상태에서 진행될 수 있다. 그리고, 상기 외측 보호 부재(170B1)가 배치된 상태에서, 최종적인 시드층의 제거가 이루어지기 때문에, 상기 외측 보호 부재(170B1) 아래에 배치된 시드층은 제거되지 않는다. 이에 따라, 제4 실시 예의 회로 기판의 제1 회로층(120)은 상기 제3 영역(R3)의 상기 외측 보호 부재(170B1) 하에 배치되는 더미 패턴(123)을 더 포함할 수 있다. 상기 더미 패턴(123)은 상기 제1 회로층(120)의 제1 금속층(120-1)에 대응할 수 있다. 즉, 상기 더미 패턴(123)은 상기 제1 회로층(120)의 제1 패드(121) 및 제2 패드(122)의 제1 금속층(120-1)과 동일한 두께를 가질 수 있다.
실시 예는 상기 회로 기판의 제1 절연층(111)의 상면의 제3 영역(R3)에 상기 더미 패턴(123)이 배치된 구조를 가진다. 그리고, 상기 더미 패턴(123)은 상기 회로 기판의 휨을 억제하여 휨 특성을 향상시키는 기능을 할 수 있다. 예를 들어, 상기 더미 패턴(123)은 회로 기판의 강성을 향상시키는 강성 부재로 기능할 수 있다. 나아가, 상기 외측 보호 부재(170B1)은 상기 제1 절연층(111)의 상면에서, 최외측의 테두리 영역을 보호하는 보호 기능을 할 수 있다.
상기 제4 실시 예의 회로 기판이 상기 외측 보호 부재(170B1) 및 더미 패턴(123)을 가질 수 있는 이유에 대해서는 하기의 회로 기판의 제조 방법의 설명에서 더욱 구체적으로 하기로 한다.
- 회로 기판의 제조 방법 -
도 15 내지 도 28은 도 2에 도시된 제1 실시 예의 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다. 이하에서는 도 15 내지 도 28을 참조하여, 제1 실시 예의 회로 기판의 제조 방법에 대해 설명한다. 나아가, 상기 제1 실시 예의 회로 기판의 제조 방법의 설명에서, 제4 실시 예의 제1 회로층 및 제1 보호층의 더미부를 형성하는 방법도 함께 설명하기로 한다.
또한, 이하에서는 회로 기판에서, 제1 절연층(111)을 중심으로 이의 상측에 제1 회로층(120), 제1 보호층(170) 및 포스트(190)를 형성하는 공정을 중심으로 설명한다.
도 15를 참조하면, 실시 예는 제1 절연층(111)을 준비한다. 바람직하게, 상기 제1 절연층(111)을 준비하는 단계는 상기 제3 절연층(113) 상에 제3 회로층(140)이 배치된 상태에서, 상기 제3 절연층(113) 상에 상기 제1 절연층(111)을 적층하는 공정을 의미할 수 있다. 다음으로, 실시 예는 상기 제1 절연층(111) 상에 제1 금속층(120-1)을 형성할 수 있다. 상기 제1 금속층(120-1)은 상기 제1 절연층(111) 상에 배치된 동박층을 의미할 수 있다. 이와 다르게, 상기 제1 금속층(120-1)은 상기 제1 절연층(111) 상에 무전해 도금을 진행하여 형성한 무전해 도금층일 수 있다. 예를 들어, 상기 제1 금속층(120-1)은 화학동도금층일 수 있다. 이와 다르게, 상기 제1 금속층(120-1)은 상기 동박층 및 상기 화학동도금층을 모두 포함할 수 있다.
이때, 실시 예의 회로 기판은 스트립 단위 또는 판넬 단위로 제조될 수 있다. 즉, 스트립은 복수의 회로 기판을 포함하며, 판넬은 복수의 스트립을 포함한다.
이에 따라, 상기 제1 절연층(111)은 복수의 영역으로 구분될 수 있다. 예를 들어, 상기 제1 절연층(111)은 회로 기판 영역에 대응하는 복수의 유효 영역(AR)과, 상기 복수의 유효 영역(AR)들 사이에 배치되는 더미 영역(DR)을 포함한다. 그리고, 최종적으로 상기 유효 영역(AR)과 더미 영역(DR) 사이의 라인을 소잉 라인으로 하여 소잉을 진행하는 것에 의해 복수의 회로 기판을 분리시킬 수 있다. 그리고, 상기 유효 영역(AR)은 상기 설명한 바와 같이 회로 기판(100)의 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 상기 회로 기판(100)의 상기 제1 영역(R1)은 상기 더미 영역(DR)에 인접한 영역을 의미할 수 있다.
다음으로, 도 16을 참조하면, 실시 예는 상기 제1 금속층(120-1) 상에 제1 마스크(M1)를 형성한다. 상기 제1 마스크(M1)는 상기 유효 영역(AR) 및 상기 더미 영역(DR) 상에 배치될 수 있다. 이때, 상기 제1 마스크(M1)는 상기 유효 영역(AR) 상에 구비되고, 제1 회로층(120)이 형성될 영역을 오픈하는 오픈 영역(OR1)을 포함할 수 있다.
다음으로, 도 17을 참조하면, 실시 예는 상기 제1 금속층(120-1)을 시드층으로 상기 제1 마스크(M1)의 오픈 영역(OR1)을 채우는 제2 금속층(120-2)을 형성한다.
다음으로, 도 18을 참조하면, 실시 예는 상기 제1 마스크(M1)를 제거하는 공정을 진행할 수 있다.
다음으로, 도 19를 참조하면, 실시 예는 제2 마스크(M2)를 형성하는 공정을 진행할 수 있다. 상기 제2 마스크(M2)는 오픈 영역(OR2)을 포함할 수 있다. 상기 제2 마스크(M2)의 오픈 영역(OR2)은 상기 유효 영역(AR)의 상기 제2 영역(R2)과 수직으로 중첩된 제1 금속층(120-1) 및 제2 금속층(120-2)과 수직으로 중첩될 수 있다. 예를 들어, 상기 제2 마스크(M2)는 상기 유효 영역(AR)의 상기 제1 영역(R1)에 배치된 제1 금속층(120-1) 및 제2 금속층(120-2)을 덮을 수 있다. 또한, 상기 제2 마스크(M2)는 상기 더미 영역(DR)에 배치된 상기 제1 금속층(120-1)을 덮을 수 있다. 그리고, 상기 제2 마스크(M2)를 통해 덮인 상기 제1 영역(R1)의 제1 금속층(120-1)과 상기 더미 영역(DR)의 제1 금속층(120-1)은 추후 포스트(190)를 전해 도금하기 위한 시드층으로 이용될 수 있다.
다음으로, 도 20을 참조하면, 실시 예는 상기 제2 마스크(M2)의 오픈 영역(OR2)을 통해 노출된 제1 금속층(120-1)을 에칭으로 제거하는 공정을 진행할 수 있다. 구체적으로, 실시 예는 상기 제2 영역(R2)에 배치된 제1 금속층(120-1) 중 상기 제2 금속층(120-2)과 수직으로 중첩되지 않는 부분을 에칭으로 제거할 수 있다. 이를 통해, 실시 예는 상기 제2 영역(R2)에서의 제1 금속층(120-1)과 제2 금속층(120-2)을 포함하는 제1 회로층(120)의 제2 패드(122)를 형성할 수 있다.
다음으로, 도 21을 참조하면, 실시 예는 상기 제2 마스크(M2)를 제거하는 공정을 진행할 수 있다. 이를 통해, 상기 제1 영역(R1)에 배치된 제1 금속층(120-1)과, 상기 더미 영역(DR)에 배치된 제1 금속층(120-1)이 오픈될 수 있다.
다음으로, 도 22를 참조하면, 실시 예는 상기 유효 영역(AR) 및 상기 더미 영역(DR) 상에 전체적으로 레지스트층(170R)을 형성하는 공정을 진행할 수 있다. 상기 레지스트층(170R)는 실시 예의 제1 보호층(170)에서 제1 개구(171) 및 제2 개구(172)가 형성되기 전의 층을 의미할 수 있다. 상기 레지스트층(170R)은 제1 영역(R1)에서 상기 제1 금속층(120-1) 및 제2 금속층(120-2)을 덮을 수 있다. 상기 레지스트층(170R)은 제2 영역(R2)에서 제1 절연층(111) 및 제2 패드(122)를 덮을 수 있다. 또한, 상기 레지스트층(170R)은 더미 영역(DR)에서 상기 제1 금속층(120-1)을 덮을 수 있다.
다음으로, 도 23을 참조하면, 실시 예는 상기 레지스트층(170R)을 노광 및 현상하여, 상기 제1 영역(R1)을 전체적으로 오픈하는 제1 개구(171)를 형성하는 공정을 진행할 수 있다. 또한, 실시 예는 상기 제2 영역(R2)에 배치된 제2 패드(122)를 부분적으로 오픈하는 제2 개구(172)를 형성하는 공정을 진행할 수 있다. 이때, 상기 제1 개구(171)를 형성할 때, 상기 더미 영역(DR) 상의 레지스트층(170R)도 전체적으로 제거될 수 있다. 다만, 실시 예는 이에 한정되지 않는다.
예를 들어, 제4 실시 예의 회로 기판을 제조하기 위하여, 상기 더미 영역(DR)에 배치된 레지스트층(170R) 중 상기 제1 영역(R1)에 인접한 부분(예를 들어, 제4 실시 예의 회로 기판의 제3 영역(R3))은 제거하지 않을 수 있다.
다음으로, 도 24를 참조하면, 실시 예는 제3 마스크(M3)를 형성하는 공정을 진행할 수 있다. 상기 제3 마스크(M3)는 상기 더미 영역(DR) 및 상기 유효 영역(AR) 상에 전체적으로 배치되면서 상기 제1 영역(R1)에 위치한 제2 금속층(120-2)의 상면의 일부와 수직으로 중첩되는 오픈 영역(OR3)을 포함할 수 있다. 상기 오픈 영역(OR3)의 폭은 상기 제1 영역(R1)의 제2 금속층(120-2)의 폭보다 작을 수 있다. 이에 따라, 상기 제3 마스크(M3)는 상기 제1 영역(R1)의 상기 제2 금속층(120-2)의 상면을 부분적으로 오픈할 수 있다.
다음으로, 도 25를 참조하면, 실시 예는 상기 제3 마스크(M3)의 오픈 영역(OR3)을 통해 오픈된 상기 제1 영역(R1)의 상기 제2 금속층(120-2) 상에 포스트(190)를 형성하는 공정을 진행할 수 있다. 이때, 상기 포스트(190)는 상기 제1 영역(R1)에 배치된 제1 금속층(120-1)과 상기 더미 영역(DR)에 배치된 제1 금속층(120-1)을 시드층으로 전해도금하여 형성할 수 있다.
구체적으로, 상기 제1 영역(R1)은 상기 제2 영역(R2)을 둘러싸며 배치된다. 그리고, 상기 더미 영역(DR)은 상기 제1 영역(R1)을 둘러싸며 배치된다. 그리고, 상기 제1 영역(R1)에서의 상기 제1 금속층(120-1)과 상기 더미 영역(DR)에서의 상기 제1 금속층(120-1)은 제거되지 않고 잔존하고 있다. 이에 따라, 더미 영역(DR)의 제1 금속층(120-1), 상기 제1 영역(R1)의 제1 금속층(120-1), 및 상기 제1 영역(R1)의 제2 금속층(120-2)은 서로 전기적으로 연결된 상태이다. 따라서, 상기 제2 금속층(120-2) 상에 전해 도금을 진행하여 상기 제3 마스크(M3)의 오픈 영역(OR3)을 채우는 포스트(190)를 형성할 수 있다.
다음으로, 도 26을 참조하면, 실시 예는 상기 제3 마스크(M3)를 제거하는 공정을 진행할 수 있다. 이를 통해, 상기 제1 영역(R1)에서의 제1 금속층(120-1)과 더미 영역(DR)에서의 제1 금속층(120-1)은 오픈될 수 있다. 이때, 상기 제1 영역(R1)과 인접한 더미 영역(DR)의 일부(즉, 제3 영역(R3))에서 상기 레지스트층(170R)이 제거되지 않은 상태이면, 상기 제3 영역(R3)의 제1 금속층(120-1)은 오픈되지 않을 수 있다.
다음으로, 도 27을 참조하면, 실시 예는 상기 제1 영역(R1) 및 상기 더미 영역(DR)에서 오픈된 상기 제1 금속층(120-1)을 에칭으로 제거하여 제1 회로층(120)의 제1 패드(121)를 형성할 수 있다. 이때, 상기 제3 영역(R3)에 레지스트층(170R)이 남아있는 상태라면, 상기 제3 영역(R3)에 배치된 제1 금속층(120-1)은 제거되지 않을 수 있다.
다음으로, 도 28을 참조하면, 실시 예는 상기 더미 영역(DR)과 상기 제1 영역(R1) 사이의 라인을 소잉 라인으로 하여, 상기 유효 영역(AR)을 더미 영역(DR)으로부터 분리할 수 있다. 이를 통해 회로 기판(100)이 제조될 수 있다.
이때, 상기 제3 영역(R3)에 제1 금속층(120-1) 및 상기 레지스트층(170R)이 남아있는 상태라면, 상기 소잉라인을 상기 더미 영역(DR)과 상기 제3 영역(R3) 사이로 할 수 있다. 따라서, 제4 실시 예에서와 같은, 상기 제3 영역(R3)에서의 제1 금속층(120-1)에 대응하는 더미 패턴(123)과, 상기 더미 패턴(123) 상의 상기 레지스트층(170R)에 대응하는 더미 보호층이 형성될 수 있다. 이때, 최종적인 회로 기판은 상기 더미 영역(DR)의 일부가 유효 영역(AR)에 포함될 수 있다.
상술한 실시 예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시 예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 절연층;
    상기 절연층 상에 배치된 보호 부재; 및
    상기 절연층 상에 상기 보호 부재의 둘레를 따라 배치된 복수의 포스트를 포함하고,
    상기 보호 부재는 상면, 하면, 상기 상면 및 상기 하면 사이에 배치된 측면을 포함하고,
    상기 보호 부재의 하면은 상기 절연층의 상면과 서로 마주보고,
    상기 복수의 포스트의 측면은 상기 보호 부재의 측면과 서로 마주보고,
    상기 보호 부재의 측면은 상기 복수의 포스트 사이로 돌출된 돌출부를 포함한 회로 기판.
  2. 제1항에 있어서,
    상기 보호 부재의 측면은 제1 방향으로 연장된 제1 측면, 상기 제1 방향으로 연장되고, 상기 제1 측면과 이격된 제2 측면, 상기 제1 방향에 대하여 수직한 제2 방향으로 연장된 제3 측면, 및 상기 제2 방향으로 연장되고 상기 제3 측면과 이격된 제4 측면을 포함하고,
    상기 보호 부재의 돌출면은 상기 제1 측면, 및 상기 제3 측면에 구비된 회로 기판.
  3. 제2항에 있어서,
    상기 제3 측면은 상기 복수의 포스트와 상기 제1 방향을 따라 제1 이격 거리를 갖는 제1면, 상기 제1 이격 거리보다 작은 제2 이격 거리를 갖는 제2면, 및 상기 제1 이격 거리보다 큰 제3 이격 거리를 갖는 제3면을 갖는 회로 기판.
  4. 제2항에 있어서,
    상기 제4 측면과 상기 복수의 포스트 사이의 상기 제1 방향을 따르는 이격 거리는 균일한 회로 기판.
  5. 제2항에 있어서,
    상기 보호 부재의 제2 측면은 상기 보호 부재의 제1 측면을 향하여 오목한 오목면을 포함한, 회로 기판.
  6. 제1항에 있어서,
    상기 보호 부재는 복수의 관통홀을 포함하고,
    상기 복수의 관통홀의 폭은 상기 포스트의 폭보다 작은 회로 기판.
  7. 제1항에 있어서,
    상기 절연층 상에 배치되고, 관통홀을 갖는 외측 보호 부재를 포함하고,
    상기 포스트와 보호 부재는 상기 외측 보호 부재의 관통홀 내에 배치된 회로 기판.
  8. 제6항에 있어서,
    상기 포스트 상에 배치된 표면 처리층을 더 포함한 회로 기판.
  9. 제8 항에 있어서,
    상기 절연층과 상기 보호 부재 사이에 배치된 복수의 패드를 포함하고,
    상기 보호 부재의 복수의 관통홀의 폭은 상기 복수의 패드의 폭보다 작고,
    상기 포스트의 폭은 상기 패드의 폭보다 작은 회로 기판.
  10. 제9항에 있어서,
    상기 보호 부재의 복수의 관통홀 각각에 배치된 표면 처리층을 더 포함하고,
    상기 보호 부재의 복수의 관통홀에 각각 배치된 표면 처리층과 상기 포스트 상에 배치된 표면 처리층은 서로 같은 물질로 구비된 회로 기판.
PCT/KR2023/010645 2022-07-22 2023-07-24 회로 기판 및 이를 포함하는 반도체 패키지 WO2024019601A1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020220090827A KR20240013370A (ko) 2022-07-22 2022-07-22 회로 기판 및 이를 포함하는 반도체 패키지
KR10-2022-0090827 2022-07-22

Publications (1)

Publication Number Publication Date
WO2024019601A1 true WO2024019601A1 (ko) 2024-01-25

Family

ID=89618380

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2023/010645 WO2024019601A1 (ko) 2022-07-22 2023-07-24 회로 기판 및 이를 포함하는 반도체 패키지

Country Status (2)

Country Link
KR (1) KR20240013370A (ko)
WO (1) WO2024019601A1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160004106A (ko) * 2014-07-02 2016-01-12 삼성전기주식회사 패키지 구조체 및 그 제조 방법
KR20170067481A (ko) * 2015-12-08 2017-06-16 삼성전기주식회사 인쇄회로기판, 전자소자 패키지 및 그 제조방법
KR101897417B1 (ko) * 2017-02-07 2018-09-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 더미 금속 캡과 재분배 라인의 라우팅 설계
KR20210024870A (ko) * 2019-08-26 2021-03-08 엘지이노텍 주식회사 인쇄회로기판 및 이를 포함하는 패키지 기판
US10985100B2 (en) * 2017-10-31 2021-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package with recessed interposer substrate

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160004106A (ko) * 2014-07-02 2016-01-12 삼성전기주식회사 패키지 구조체 및 그 제조 방법
KR20170067481A (ko) * 2015-12-08 2017-06-16 삼성전기주식회사 인쇄회로기판, 전자소자 패키지 및 그 제조방법
KR101897417B1 (ko) * 2017-02-07 2018-09-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 더미 금속 캡과 재분배 라인의 라우팅 설계
US10985100B2 (en) * 2017-10-31 2021-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package with recessed interposer substrate
KR20210024870A (ko) * 2019-08-26 2021-03-08 엘지이노텍 주식회사 인쇄회로기판 및 이를 포함하는 패키지 기판

Also Published As

Publication number Publication date
KR20240013370A (ko) 2024-01-30

Similar Documents

Publication Publication Date Title
WO2021215784A1 (ko) 회로기판
WO2022060166A1 (ko) 회로기판
WO2024019601A1 (ko) 회로 기판 및 이를 포함하는 반도체 패키지
WO2023229350A1 (ko) 반도체 패키지
WO2024054072A1 (ko) 회로 기판 및 이를 포함하는 반도체 패키지
WO2023239162A1 (ko) 회로 기판 및 이를 포함하는 반도체 패키지
WO2024005496A1 (ko) 회로 기판 및 이를 포함하는 반도체 패키지
WO2024039228A1 (ko) 회로 기판 및 이를 포함하는 반도체 패키지
WO2023008965A1 (ko) 회로 기판 및 이를 포함하는 반도체 패키지
WO2023008966A1 (ko) 회로 기판 및 이를 포함하는 반도체 패키지
WO2024043695A1 (ko) 회로 기판 및 이를 포함하는 반도체 패키지
WO2023043188A1 (ko) 회로기판 및 이를 포함하는 반도체 패키지
WO2023043250A1 (ko) 반도체 패키지
WO2023113386A1 (ko) 회로 기판
WO2023239224A1 (ko) 회로기판 및 이를 포함하는 반도체 패키지
WO2023027554A1 (ko) 회로 기판 및 이를 포함하는 반도체 패키지
WO2024085687A1 (ko) 회로 기판 및 이를 포함하는 반도체 패키지
WO2023003435A1 (ko) 회로기판
WO2024005494A1 (ko) 반도체 패키지
WO2023229349A1 (ko) 반도체 패키지
WO2024035151A1 (ko) 회로 기판 및 이를 포함하는 반도체 패키지
WO2023090843A1 (ko) 회로기판 및 이를 포함하는 반도체 패키지
WO2023101442A1 (ko) 반도체 패키지
WO2024014877A1 (ko) 반도체 패키지
WO2023014165A1 (ko) 회로 기판 및 이를 포함하는 반도체 패키지

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23843447

Country of ref document: EP

Kind code of ref document: A1