WO2024014877A1 - 반도체 패키지 - Google Patents

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유호돌
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엘지이노텍 주식회사
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    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling

Definitions

  • the embodiment relates to a semiconductor package.
  • a typical package substrate has a processor package on which a processor chip is placed and a memory package on which a memory chip is attached, connected as one. These package substrates have the advantage of reducing the chip mounting area and enabling high-speed signals through a short path by manufacturing the processor chip and memory chip into one integrated package.
  • the above package substrate is widely applied to mobile devices, etc.
  • conventional semiconductor packages employ a cover member (or lid) to improve bending characteristics and heat dissipation characteristics.
  • the cover member includes a metal material with excellent heat conductivity.
  • the cover member is attached to an adhesive member applied on the package substrate.
  • the adhesive member in the conventional semiconductor package is applied in a closed loop shape to the peripheral area of the upper surface of the package substrate.
  • gas may not be discharged during the thermal process that occurs after attachment of the cover member, or gas may expand due to heat generated during operation of the product.
  • a physical reliability problem occurs when a semiconductor device mounted on the semiconductor package is separated from the package substrate or the cover member is separated from the package substrate.
  • the adhesive member is not applied to some of the peripheral areas of the upper surface of the package substrate. That is, conventionally, the adhesive member is applied in an open loop shape on the package substrate. And some areas where the adhesive member is not applied function as a gas outlet (vent hole) for discharging the gas.
  • Patent Document 1 KR 10-2017-0107596 A
  • the embodiment provides a semiconductor package with a new structure.
  • the embodiment provides a semiconductor package with improved heat dissipation characteristics.
  • the embodiment provides a semiconductor package with improved adhesion between the package substrate and the cover member.
  • the embodiment provides a semiconductor package with improved gas emission characteristics in a thermal process after the adhesive member application process.
  • the embodiment provides a semiconductor package that can increase the area of the gas outlet while increasing the application area of the adhesive member.
  • the embodiment provides a semiconductor package that can be slimmed and miniaturized.
  • a semiconductor package includes a substrate; a protective layer disposed on the substrate; a first adhesive member disposed on the protective layer and having an open loop shape along the circumferential direction of the upper surface of the protective layer; and a cover member disposed on the first adhesive member, wherein the lower surface of the cover member includes a first lower surface that is in contact with the first adhesive member and a second lower surface that is not in contact with the first adhesive member.
  • the protective layer includes a first opening that vertically overlaps the second lower surface of the cover member and does not vertically overlap the first adhesive member.
  • the second lower surface of the cover member does not vertically overlap the first opening.
  • the upper surface of the protective layer includes a peripheral area adjacent to the periphery of the upper surface of the protective layer, and the first adhesive member is partially disposed in the peripheral area along the circumferential direction.
  • the first opening vertically overlaps an area in the peripheral area where the first adhesive member is not disposed.
  • the circumferential width of the area where the first adhesive member is not disposed is greater than the circumferential width of the first opening.
  • first openings are provided in plural numbers and spaced apart from each other along the circumferential direction
  • first adhesive member includes a plurality of first adhesive patterns disposed along the circumferential direction between the plurality of first openings.
  • the first opening is connected to the outer surface of the protective layer.
  • the protective layer includes a recess that is concave from the upper surface to the lower surface of the protective layer and vertically overlaps the first adhesive member, and the first adhesive member is disposed within the recess.
  • the recess is spaced apart from the outer surface of the protective layer and connected to the first opening.
  • the substrate includes an insulating layer; and a first electrode layer disposed on the insulating layer, wherein the protective layer includes a second opening that penetrates the upper and lower surfaces of the protective layer and vertically overlaps the first electrode layer.
  • the first opening does not vertically overlap the first electrode layer.
  • the semiconductor package may include: a first connection portion disposed on the first electrode layer vertically overlapping the second opening; and a semiconductor element disposed on the first connection portion.
  • the cover member includes a side plate portion that is spaced apart from the semiconductor device and covers a side area of the semiconductor device; and a top plate part extending from the side plate part and covering an upper area of the semiconductor device, wherein the lower surface of the cover member is the lower surface of the side plate part.
  • the semiconductor package further includes a second adhesive member disposed between the upper surface of the semiconductor device and the lower surface of the upper plate.
  • the semiconductor package may include a third adhesive member disposed on the upper surface of the upper plate portion; and a heat sink disposed on the third adhesive member.
  • the semiconductor package further includes a molding member disposed on the substrate and molding the first connection portion and a side surface of the semiconductor device.
  • the protective layer includes solder resist.
  • the semiconductor package of the embodiment includes a substrate and a protective layer disposed on the substrate.
  • the protective layer is provided in a peripheral area of the upper surface of the protective layer and includes a first opening penetrating the upper and lower surfaces of the protective layer.
  • the semiconductor package includes a first adhesive member disposed in the peripheral area of the upper surface of the protective layer and a cover member disposed on the first adhesive member.
  • the first adhesive member may be partially disposed in the peripheral area of the protective layer.
  • the first adhesive member may have an open loop shape along the circumferential direction of the upper surface of the protective layer.
  • the peripheral area includes a placement area where the first adhesive member is disposed and a non-disposition area where the first adhesive member is not disposed. At this time, the unplaced area vertically overlaps the first opening.
  • the lower surface of the cover member includes a first lower surface that is in contact with the first adhesive member and a second lower surface that is not in contact with the first adhesive member. Additionally, the first opening vertically overlaps the second lower surface of the cover member and does not vertically overlap the first adhesive member.
  • the embodiment can use not only the non-placed area of the first adhesive member but also the first opening of the protective layer connected to the non-placed area as a gas outlet. Accordingly, the embodiment can easily discharge the gas existing in the cavity space defined as the inner space of the cover member to the outside. Thereby, the embodiment can solve physical reliability problems and electrical reliability problems caused by the presence of gas in the cavity space. Accordingly, the embodiment can further improve product reliability of the semiconductor package.
  • the protective layer of the embodiment includes a recess connected to the first opening and provided in an area where the first adhesive member is to be disposed. And, the first adhesive member may be disposed in the recess.
  • the embodiment can lower the height of the semiconductor package by the depth of the recess. Accordingly, the embodiment can miniaturize the semiconductor package.
  • the embodiment allows the width of the area where the first adhesive member is not placed to be larger than the width of the first opening.
  • the width of the first opening and the width of the unplaced area each mean the width of the upper surface of the protective layer in the circumferential direction.
  • the embodiment can prevent the first adhesive member from overflowing into the first opening.
  • the embodiment can further improve product reliability of the semiconductor package.
  • the embodiment provides a step between the non-placed area and the first opening so that gas generated within the cavity space can flow in a direction toward the first opening. Through this, the embodiment can further improve the emission characteristics of the gas.
  • FIG. 1 is a cross-sectional view showing a semiconductor package according to a first embodiment.
  • Figure 2 is a cross-sectional view showing a semiconductor package according to a second embodiment.
  • Figure 3 is a cross-sectional view showing a semiconductor package according to a third embodiment.
  • Figure 4 is a cross-sectional view showing a semiconductor package according to a fourth embodiment.
  • Figure 5 is a plan view showing the first protective layer of the first embodiment.
  • Figure 6 is a plan view showing the first protective layer of the second embodiment.
  • Figure 7 is a plan view showing the first protective layer of the third embodiment.
  • Figure 8 is a plan view showing the first protective layer of the fourth embodiment.
  • Figure 9 is a view showing a state in which the first adhesive member is disposed on the first protective layer in the first embodiment.
  • Figure 10 is a diagram showing a state in which the first adhesive member is disposed on the first protective layer in the second embodiment.
  • Figure 11 is a cross-sectional view showing a semiconductor package according to a fifth embodiment.
  • FIG. 12 is a plan view showing the first protective layer of the semiconductor package of FIG. 11.
  • FIG. 13 is a view showing a state in which the first adhesive member is disposed on the first protective layer of FIG. 12.
  • 14 to 23 are cross-sectional views for explaining a method of manufacturing a semiconductor package according to an embodiment in process order.
  • the technical idea of the present invention is not limited to some of the described embodiments, but may be implemented in various different forms, and as long as it is within the scope of the technical idea of the present invention, one or more of the components may be optionally used between the embodiments. It can be used by combining and replacing.
  • top or bottom means not only when two components are in direct contact with each other, but also when two components are in direct contact with each other. This also includes cases where another component described above is formed or placed between two components.
  • top (above) or bottom (bottom) it may include not only the upward direction but also the downward direction based on one component.
  • the electronic device includes a main board (not shown).
  • the main board may be physically and/or electrically connected to various components.
  • the main board may be connected to the semiconductor package of the embodiment.
  • Various semiconductor devices may be mounted on the semiconductor package.
  • the semiconductor device may include active devices and/or passive devices. Active devices may be semiconductor chips in the form of integrated circuits (ICs) in which hundreds to millions of devices are integrated into one chip.
  • Semiconductor chips may be logic chips, memory chips, etc.
  • the logic chip may be a central processor (CPU), a graphics processor (GPU), or the like.
  • the logic chip is an AP that includes at least one of a central processor (CPU), a graphics processor (GPU), a digital signal processor, a cryptographic processor, a microprocessor, and a microcontroller, or an analog-to-digital converter, an ASIC (application -specific IC), etc., or it may be a chip set containing a specific combination of those listed so far.
  • the memory chip may be a stack memory such as HBM. Additionally, the memory chip may include memory chips such as volatile memory (eg, DRAM), non-volatile memory (eg, ROM), and flash memory.
  • volatile memory eg, DRAM
  • non-volatile memory eg, ROM
  • flash memory e.g., NAND
  • Chip Scale Package (CSP), Flip Chip-Chip Scale Package (FC-CSP), Flip Chip Ball Grid Array (FC-BGA), Package On Package (POP), and SIP ( System In Package), but is not limited to this.
  • CSP Chip Scale Package
  • FC-CSP Flip Chip-Chip Scale Package
  • FC-BGA Flip Chip Ball Grid Array
  • POP Package On Package
  • SIP System In Package
  • the electronic device may include a smart phone, a personal digital assistant, a digital video camera, a digital still camera, a network system, and a computer. ), monitor, tablet, laptop, netbook, television, video game, smart watch, automotive, etc.
  • a smart phone a personal digital assistant
  • a digital video camera a digital still camera
  • a network system a network system
  • a computer a computer.
  • monitor tablet, laptop, netbook, television, video game, smart watch, automotive, etc.
  • it is not limited to this, and of course, it can be any other electronic device that processes data.
  • FIG. 1 is a cross-sectional view showing a semiconductor package according to a first embodiment.
  • a semiconductor package includes a substrate 100.
  • the substrate 100 may be a package substrate.
  • the substrate 100 may be a substrate disposed between a semiconductor element and a main board of an electronic device.
  • the substrate 100 may be a substrate disposed between the main board and an interposer on which semiconductor devices are mounted.
  • the interposer may be an active interposer that performs both semiconductor device functions, or it may be a passive interposer that only performs an electrical connection function.
  • the substrate 100 may be an interposer.
  • the substrate 100 may be a substrate disposed between a semiconductor device and a package substrate 600 connected to the main board of an electronic device. This is shown in FIG. 2, and will be described below with reference to FIG. 2.
  • the substrate 100 includes an insulating layer 110, an electrode layer 120, and a through electrode 130.
  • the insulating layer 110 of the substrate 100 may have a layer structure of at least one layer.
  • the insulating layer 110 of the substrate 100 may have a plurality of stacked structures.
  • the substrate 100 of the embodiment can efficiently electrically connect the main board of the electronic device and the semiconductor device.
  • the insulating layer 110 of the substrate 100 in FIG. 1 is shown as having a three-layer structure, but is not limited thereto.
  • the insulating layer 110 of the substrate 100 may have a number of layers of two or less, and may have a number of layers of four or more.
  • the plurality of insulating layers of the substrate 100 may include the same insulating material, but is not limited thereto.
  • at least one insulating layer among the plurality of insulating layers of the substrate 100 may include an insulating material different from the other insulating layer.
  • the insulating layer 110 of the substrate 100 may be rigid or flexible.
  • the insulating layer 110 of the substrate 100 may include glass or plastic.
  • the insulating layer 110 of the substrate 100 may include chemically strengthened/semi-strengthened glass such as soda lime glass or aluminosilicate glass.
  • the insulating layer 110 of the substrate 100 is reinforced with polyimide (PI), polyethylene terephthalate (PET), propylene glycol (PPG), polycarbonate (PC), etc. May contain soft plastic.
  • the insulating layer 110 of the substrate 100 may include sapphire.
  • the insulating layer 110 of the substrate 100 may include an optically isotropic film.
  • the insulating layer 110 of the substrate 100 is made of Cyclic Olefin Copolymer (COC), Cyclic Olefin Polymer (COP), wide isotropic polycarbonate (PC), or wide isotropic polymethyl methacrylate (PMMA). It can be included.
  • the insulating layer 110 of the substrate 100 may be formed of a material containing an inorganic filler and an insulating resin.
  • the insulating layer 110 of the substrate 100 may have a structure in which an inorganic filler of silica or alumina is disposed on a thermosetting resin or thermoplastic resin.
  • the insulating layer 100 of the substrate 100 includes a first insulating layer including reinforcing fibers, and a second insulating layer disposed above and below the first insulating layer and not including reinforcing fibers. May include layers. Accordingly, the substrate 100 may be a core substrate.
  • the insulating layer 100 of the substrate 100 may be composed only of an insulating layer that does not include reinforcing fibers. Accordingly, the substrate 100 may be a coreless substrate.
  • the insulating layer 110 of the substrate 100 has excellent processability and rigidity, enables slimming of the substrate 100, and miniaturization of the electrode layer 120 of the substrate 100. It may contain organic materials that do not contain possible reinforcing elements.
  • the reinforcing member may also be referred to as reinforcing fiber or glass fiber.
  • the insulating layer 110 of the substrate 100 may be made of Ajinomoto Build-up Film (ABF), FR-4, Bismaleimide Triazine (BT), Photo Imagable Dielectric Resin (PID), or BT.
  • the insulating layer 110 of the substrate 100 is composed of Ajinomoto build-up film (ABF)
  • ABSF Ajinomoto build-up film
  • the insulating layer 110 of the substrate 100 is composed of ABF (Ajinomoto Build-up Film), and at least one ABF among the ABFs constituting the plurality of insulating layers of the substrate 100 May contain reinforcing materials that can improve flexural properties.
  • ABF Ajinomoto Build-up Film
  • the insulating layer 110 of the substrate 100 includes a layer composed of first ABF including resin and filler. Additionally, the insulating layer 110 of the substrate 100 includes a layer composed of a second ABF in which a reinforcing material is further included in the first ABF. At this time, the reinforcing material included in the second ABF may be glass fiber and may include a GCP (Glass Core Primer) material, but is not limited thereto.
  • GCP Glass Core Primer
  • Each layer of the insulating layer 110 of the substrate 100 may have a thickness ranging from 10 ⁇ m to 40 ⁇ m.
  • each layer of the insulating layer 110 of the substrate 100 may satisfy a thickness ranging from 15 ⁇ m to 35 ⁇ m. More preferably, each layer of the insulating layer 110 of the substrate 100 may satisfy a thickness ranging from 18 ⁇ m to 32 ⁇ m. If the thickness of each layer of the insulating layer 110 of the substrate 100 is less than 10 ⁇ m, the bending characteristics of the substrate 100 may be reduced. In addition, if the thickness of each layer of the insulating layer 110 of the substrate 100 is less than 10 ⁇ m, the electrode layer 120 of the substrate 100 may not be stably protected, which may reduce electrical reliability. there is.
  • the thickness of each layer of the insulating layer 110 of the substrate 100 exceeds 40 ⁇ m, the overall thickness of the substrate 100 increases, and accordingly, the thickness of the semiconductor package may increase. Additionally, if the thickness of each layer of the insulating layer 110 of the substrate 100 exceeds 40 ⁇ m, it may be difficult to miniaturize the electrode layer 120 of the substrate 100.
  • each layer of the insulating layer 110 of the substrate 100 may correspond to the distance in the vertical direction of the substrate between electrode layers disposed in different layers. That is, the thickness may mean the length from the top to the bottom of the substrate 100, or from the bottom to the top, and may mean the length in the vertical direction of the substrate.
  • the upper surface may mean the highest position of each component along the vertical direction
  • the lower surface may mean the lowest position of each component along the vertical direction. And, their positions may be referred to as opposites to each other.
  • the semiconductor package of the embodiment includes a first protective layer 140 disposed on the upper surface of the substrate 100. Additionally, the semiconductor package includes a second protective layer 150 disposed on the lower surface of the substrate 100.
  • the insulating layer 110 of the substrate 100 may have a multiple layer structure.
  • the top surface of the insulating layer 110 described below may refer to the top surface of the layer disposed on the uppermost side among the insulating layers provided with a plurality of layers.
  • the lower surface of the insulating layer 110 described below may refer to the lower surface of the layer disposed on the lowest side among the plurality of layers of the insulating layer 110.
  • the second protective layer 150 which is a protective layer made of a material different from the material constituting the insulating layer 110, is disposed on the lower surface of the insulating layer 110, the lower surface of the insulating layer 110 and the upper surface of the second protective layer 150 may be distinguished.
  • the substrate 100 includes an electrode layer 120.
  • the electrode layer 120 may be disposed on the surface of the insulating layer 110 of the substrate 100.
  • the electrode layer 120 may be disposed on each surface of the three insulating layers.
  • one of the electrode layers 120 of the substrate 100 may have an Embedded Trace Substrate (ETS) structure.
  • ETS Embedded Trace Substrate
  • the electrode layer disposed on the top surface of the insulating layer 110 of the substrate 100 may have an ETS structure. Accordingly, at least a portion of the electrode layer disposed on the uppermost side of the substrate 100 may be disposed within a recess (not shown) formed on the upper surface of the insulating layer 110. Accordingly, the ETS structure can also be called an embedded structure.
  • the ETS structure is advantageous for miniaturization compared to an electrode layer having a general protruding structure.
  • the embodiment allows the electrode layer disposed on the upper surface of the insulating layer 110 of the substrate 100 to have an ETS structure, thereby enabling miniaturization. That is, the electrode layer disposed on the upper surface of the insulating layer 110 includes electrodes connected to a semiconductor device or an external substrate. Accordingly, the embodiment allows the formation of the electrodes corresponding to the size and pitch of the terminals provided in the semiconductor device. Through this, the embodiment can improve circuit integration. Furthermore, the embodiment can minimize the transmission distance of the signal transmitted through the semiconductor device, thereby minimizing signal transmission loss.
  • the first electrode pattern 120a-1 of the electrode layer 120 may include a protrusion that protrudes more toward the semiconductor device 220 than the upper surface of the first protective layer 140.
  • the protrusion may be referred to as a bump.
  • the protrusion may also be referred to as a post.
  • the protrusion may also be referred to as a pillar. That is, as the pitch of the terminals 225 of the semiconductor device 220 becomes finer, a problem may occur in which the conductive adhesive disposed on the plurality of terminals 225 is short-circuited. Accordingly, in order to reduce the volume of the conductive adhesive disposed on each of the plurality of terminals 225, the first electrode pattern 120a-1 may include a protrusion.
  • the protrusion may function to improve the fit between the first electrode pattern 120a-1 and the terminal 225 of the semiconductor device 220 and to prevent diffusion of the conductive adhesive.
  • the electrode layer 120 of the substrate 100 is at least one selected from gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper (Cu), and zinc (Zn). It can be formed from a metal material.
  • the electrode layer 120 of the substrate 100 is made of gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper (Cu), and zinc (Zn), which have excellent bonding properties. It may be formed of a paste or solder paste containing at least one metal material selected from among.
  • the electrode layer 120 of the substrate 100 may be formed of copper (Cu), which has high electrical conductivity and is relatively inexpensive.
  • the electrode layer 120 of the substrate 100 may have a thickness ranging from 7 ⁇ m to 20 ⁇ m.
  • the electrode layer 120 of the substrate 100 may have a thickness ranging from 9 ⁇ m to 17 ⁇ m.
  • the electrode layer 120 of the substrate 100 may have a thickness ranging from 10 ⁇ m to 13 ⁇ m. If the thickness of the electrode layer 120 of the substrate 100 is less than 7 ⁇ m, the resistance of the electrode layer 120 may increase and the allowable current of a signal that can be transmitted may decrease. Additionally, if the thickness of the electrode layer 120 of the substrate 100 exceeds 20 ⁇ m, it may be difficult to miniaturize the electrode layer 120.
  • the electrode layer 120 of the substrate 100 may include a through pad connected to the through electrode 130 of the substrate 100 and at least one electrode pattern connected to an external substrate or a semiconductor device. Additionally, the electrode layer 120 of the substrate 100 may include a trace of a signal transmission line connected to the through pad or the electrode pattern.
  • the through pad or electrode pattern of the electrode layer 120 of the substrate 100 may have a width ranging from 15 ⁇ m to 90 ⁇ m.
  • the through pad or electrode pattern of the electrode layer 120 of the substrate 100 may have a width ranging from 20 ⁇ m to 85 ⁇ m.
  • the through pad or electrode pattern of the electrode layer 120 of the substrate 100 may have a width ranging from 25 ⁇ m to 80 ⁇ m.
  • the through pad or electrode pattern of the electrode layer 120 of the substrate 100 may have different widths within the range described above depending on the function. Additionally, the electrodes of the electrode layer 120 of the substrate 100 may have different widths corresponding to the size of the terminal of the connected semiconductor device or the size of the pad of the external substrate.
  • the electrode layer 120 of the substrate 100 may include a plurality of electrode patterns.
  • the electrode layer 120 of the substrate 100 may include a first electrode layer 120a disposed on the upper surface of the insulating layer 110.
  • the first electrode layer 120a may include a plurality of electrode patterns.
  • the first electrode layer 120a may include a first electrode pattern 120a-1 that vertically overlaps the semiconductor device 220.
  • the first electrode pattern 120a-1 may refer to a pattern directly connected to the terminal 225 of the semiconductor device 220.
  • the first electrode layer 120a may include a second electrode pattern 120a-2 that does not vertically overlap the semiconductor device 220.
  • the first electrode pattern 120a-1 is directly connected to the terminal 225 of the semiconductor device 220.
  • the semiconductor device 220 may be provided with a plurality of terminals 225, and accordingly, the first electrode pattern 120a-1 may also be provided with a plurality of terminals 225.
  • the shape, size, and pitch of at least one electrode pattern among the plurality of first electrode patterns 120a-1 may be different from the shape, size, and pitch of at least one other electrode pattern.
  • the width of the protrusion may range from 4 ⁇ m to 70 ⁇ m. If the width of the protrusion is less than 40 ⁇ m, the width of the protrusion may be too small, causing a problem of collapse during TC bonding. Additionally, if the width of the protrusion is greater than 70 ⁇ m, it may be difficult to correspond to the fine pitch of the terminal 225 of the semiconductor device 220.
  • the substrate 100 may include a penetrating electrode 130.
  • the penetrating electrode 130 of the substrate 100 may penetrate the insulating layer 110 of the substrate 100.
  • the through electrode 130 of the substrate 100 may connect electrode layers disposed on different insulating layers of the substrate 100.
  • the penetrating electrode 130 may refer to an electrode connecting the electrode layer 120 and the first electrode pattern 120a-1 or the electrode layer 120 and the second electrode pattern 120-2.
  • the width of the through electrode 130 may be smaller than the width of the first electrode pattern 120a-1 and/or the second electrode pattern 120-2.
  • the vertical thickness of the through electrode 130 may be greater than the vertical thickness of the first electrode pattern 120a-1 and/or the second electrode pattern 120-2.
  • the penetrating electrode 130 may penetrate between electrode layers disposed in the insulating layer. Additionally, when the electrode layer protrudes from the upper and lower surfaces of the insulating layer, the penetrating electrode 130 can penetrate the entire insulating layer.
  • the through electrode 130 of the substrate 100 can be formed by filling the inside of a through hole penetrating the insulating layer 110 of the substrate 100 with a conductive material.
  • the through hole may be formed by any one of mechanical, laser, and chemical processing.
  • methods such as milling, drilling, and routing can be used.
  • laser processing UV or CO 2 laser methods can be used.
  • chemical processing chemicals containing aminosilanes, ketones, etc. can be used.
  • the inside of the through hole can be filled with a conductive material to form the through electrode 130 of the substrate 100.
  • the metal material forming the through electrodes may be any one material selected from copper (Cu), silver (Ag), tin (Sn), gold (Au), nickel (Ni), and palladium (Pd).
  • the conductive material filling may be performed using any one of electroless plating, electrolytic plating, screen printing, sputtering, evaporation, ink jetting, and dispensing, or a combination thereof. .
  • the semiconductor package of the first embodiment may include a first protective layer 140 disposed on the substrate 100. Additionally, the semiconductor package may include a second protective layer 150 disposed under the substrate 100. At this time, the upper surface of the package substrate may refer to the upper surface of the first protective layer 140, and the lower surface of the package substrate may refer to the lower surface of the second protective layer 150. However, when the package substrate does not include the first and second protective layers 140 and 150, the top and bottom surfaces of the package substrate may refer to the top and bottom surfaces of the substrate 100.
  • the first protective layer 140 and the second protective layer 150 may function to protect the substrate 100.
  • the first protective layer 140 and the second protective layer 150 may function to protect the surface of the insulating layer 110 or the surface of the electrode layer 120 of the substrate 100.
  • the first protective layer 140 and the second protective layer 150 may also be functionally expressed as 'protective layers'.
  • the first protective layer 140 and the second protective layer 150 may be resist layers.
  • the first protective layer 140 and the second protective layer 150 may be a solder resist layer containing an organic polymer material.
  • the first protective layer 140 and the second protective layer 150 may include an epoxy acrylate-based resin.
  • the first protective layer 140 and the second protective layer 150 may include resin, curing agent, photoinitiator, pigment, solvent, filler, additive, acrylic monomer, etc.
  • the embodiment is not limited to this, and the first protective layer 140 and the second protective layer 150 may be any one of a photo solder resist layer, a cover-lay, and a polymer material. Of course.
  • Each of the first protective layer 140 and the second protective layer 150 may have a thickness of 1 ⁇ m to 20 ⁇ m.
  • Each of the first protective layer 140 and the second protective layer 150 may have a thickness of 1 ⁇ m to 15 ⁇ m.
  • the thickness of each of the first protective layer 140 and the second protective layer 150 may be 5 ⁇ m to 20 ⁇ m.
  • the thickness of the semiconductor package may increase, or stress may be applied to the substrate 100.
  • the thickness of each of the first protective layer 140 and the second protective layer 150 is less than 1 ⁇ m, the electrode layer 120 included in the substrate 100 is not stably protected, thereby reducing electrical reliability or physical stability. Reliability may decrease.
  • the first protective layer 140 may be divided into a plurality of regions in the horizontal direction. For example, it may include a peripheral area 140a, an outer area, or a border area adjacent to the upper surface 140c of the first protective layer 140. Additionally, the first protective layer 140 may include an inner area 140b excluding the peripheral area 140a.
  • the first protective layer 140 may include a plurality of open areas.
  • the first protective layer 140 includes an upper surface and a lower surface opposite to the upper surface.
  • the first protective layer 140 may include a plurality of open areas penetrating the upper and lower surfaces.
  • the open area may also be referred to as an ‘opening’.
  • the first protective layer 140 may include a first opening 141 provided in the peripheral area 140a adjacent to the upper surface 140c of the first protective layer 140. Additionally, the first protective layer 140 may include a second opening 142 provided in the inner region 140b.
  • planar shape of the first opening 141 of the first protective layer 140 may be different from the planar shape of the second opening 142, but is not limited thereto.
  • the diameter of the first opening 141 of the first protective layer 140 may be different from the diameter of the second opening 142.
  • the first opening 141 of the first protective layer 140 may be larger than the diameter of the second opening 142. That is, the open area of the first protective layer 140 by one first opening 141 may be larger than the open area of the first protective layer 140 by one second opening 142.
  • the first opening 141 and the second opening 142 may have different functions.
  • the first opening 141 may function as a gas outlet (vent hole). Accordingly, the first opening 141 may be provided adjacent to the outer surface of the first protective layer 140. Additionally, the first opening 141 may have a larger diameter than the second opening 142 to improve gas discharge.
  • the second opening 142 may vertically overlap the first electrode pattern 120a-1 of the first electrode layer 120a. Accordingly, the second opening 142 may have a diameter corresponding to the width of the first electrode pattern 120a-1 of the first electrode layer 120a.
  • the second opening 142 allows the first electrode pattern 120a-1, which is electrically connected to the terminal 225 of the semiconductor device 220, of the first electrode layer 120a to be separated from the first protective layer 140. It can have an open function. Accordingly, the second opening 142 may have a smaller diameter than the first opening 141. Meanwhile, the diameter may mean the width in the first horizontal direction or the width in the second horizontal direction, but is not limited thereto.
  • the diameter of the first opening 141 may be determined depending on the total area of the substrate 100 and the amount of adhesive member 240 applied accordingly. For example, the diameter of the first opening 141 may increase in proportion to the area of the substrate 100 or the amount of adhesive member 240 applied.
  • the diameter of the second opening 142 may be determined by the width of the first electrode pattern 120a-1 of the first electrode layer 120a. At this time, as the terminal 225 of the semiconductor device 220 is miniaturized, the width of the first electrode pattern 120a-1 is also miniaturized. Accordingly, the diameter of the second opening 142 may be smaller than the diameter of the first opening 141.
  • the first opening 141 may not vertically overlap the first electrode layer 120a.
  • the first opening 141 may not vertically overlap the first electrode pattern 120a-1 and the second electrode pattern 120a-2 of the first electrode layer 120a. Accordingly, the first opening 141 may expose the top surface of the insulating layer 110 of the substrate 100, rather than the top surface of the first electrode layer 120a.
  • the first opening 141 may vertically overlap at least one electrode pattern of the first electrode layer 120a.
  • the first electrode layer 120a may include an electrode pattern corresponding to a ground electrode that functions as a ground, or an electrode pattern that corresponds to a heat dissipation electrode that functions as a heat dissipation function.
  • the first opening 141 may vertically overlap the ground electrode pattern or the heat dissipation electrode pattern of the first electrode layer 120a. Accordingly, the embodiment allows gas to be discharged through the first opening 141 and heat transmitted through the ground electrode pattern or heat dissipation electrode pattern to be discharged to the outside.
  • the second opening 142 may be provided to expose the first electrode pattern 120a-1 of the first electrode layer 120a coupled to the terminal 225 of the semiconductor device 220.
  • the second opening 142 may be provided in a bonding area between the terminal 225 of the semiconductor device 220 and the first electrode pattern 120a-1 of the first electrode layer 120a.
  • the bonding between the terminal 225 of the semiconductor device 220 and the first electrode pattern 120a-1 of the first electrode layer 120a may mean wire bonding, solder bonding, direct bonding between metals, etc. You can. Wire bonding may mean electrically coupling the terminal 225 of the semiconductor device 220 and the first electrode pattern 120a-1 using a conductive wire such as gold (Au).
  • solder bonding may mean electrically coupling the terminal 225 of the semiconductor device 220 and the first electrode pattern 120a-1 using a material containing at least one of Sn, Ag, and Cu.
  • direct bonding between metals involves recrystallization by applying heat and pressure to the first electrode pattern 120a-1 and the terminal 225 of the semiconductor device 220 without solder, wire, conductive adhesive, etc., and through this, 1 This may mean direct coupling between the electrode pattern 120a-1 and the terminal 225 of the semiconductor device.
  • the first opening 141 may be connected to the outer surface of the first protective layer 140. That is, the first opening 141 may mean a through hole that is concave from the outer surface of the first protective layer 140 toward the inner direction and penetrates the upper and lower surfaces of the first protective layer 140. .
  • the second opening 142 may be spaced apart from the first opening 141 and also from the outer surface of the first protective layer 140.
  • the second protective layer 150 may also include an opening.
  • the opening of the second protective layer 150 may vertically overlap the electrode pattern disposed on the lower surface of the insulating layer 110 of the substrate 100.
  • the semiconductor package of the embodiment includes a first connection portion 210. That is, the first connection part 210 is disposed on the substrate 100.
  • the first connection portion 210 is disposed on the first electrode pattern 120a-1 of the first electrode layer 120a of the substrate 100.
  • the first connection portion 210 may be omitted.
  • the first connection portion 210 is recrystallized by the direct bonding. It may mean a metal layer.
  • the first connection part 210 may have a hexahedral shape.
  • the cross section of the first connection part 210 may have a square shape.
  • the cross section of the first connection part 210 may include a rectangle or square.
  • the first connection part 210 may have a spherical shape.
  • the cross-section of the first connection part 210 may include a circular shape or a semicircular shape.
  • the cross section of the first connection portion 210 may include a partially or entirely rounded shape.
  • the cross-sectional shape of the first connection part 210 may be flat on one side and curved on the other side.
  • the first connection part 210 may be a solder ball, but is not limited thereto.
  • the semiconductor package of the embodiment includes a component disposed on the first connection portion 210.
  • the component disposed on the first connection unit 210 may be a semiconductor device, or alternatively, it may be an interposer.
  • the description will be made on the assumption that the component disposed on the first connection portion 210 is the semiconductor device 220.
  • the semiconductor device 220 may be a logic chip, but is not limited thereto.
  • the semiconductor device 220 may be a central processor (eg, CPU), graphics processor (eg, GPU), digital signal processor, cryptographic processor, microprocessor, or application processor (AP) chip among microcontrollers.
  • the semiconductor device 220 includes a terminal 225 on its lower surface. Additionally, the terminal 225 of the semiconductor device 220 may be electrically connected to the first electrode pattern 120a-1 of the electrode layer 120 of the substrate 100 through the first connection portion 210.
  • the semiconductor package may include a molding member 230.
  • the molding member 230 may mold a portion of the structure coupled to the substrate 100 .
  • the molding member 230 may refer to an underfill that molds the side of the semiconductor device 220.
  • the molding member 230 may refer to a molding layer that molds the side of the semiconductor device 220.
  • the molding member 230 may include both the underfill and the molding layer.
  • the molding member 230 may mold the first connection portion 210. Additionally, the molding member 230 may mold the terminal 225 of the semiconductor device 220. Additionally, the molding member 230 may mold at least a portion of the side of the semiconductor device 220. The molding member 230 may open the upper surface of the semiconductor device 220.
  • the molding member 230 may be EMC (Epoxy Mold Compound), but is not limited thereto.
  • the molding member 230 may have a low dielectric constant.
  • the dielectric constant (Dk) of the molding member 230 may be 0.2 to 10.
  • the dielectric constant (Dk) of the molding member 230 may be 0.5 to 8.
  • the dielectric constant (Dk) of the molding member 230 may be 0.8 to 5. Accordingly, in the embodiment, the molding member 230 has a low dielectric constant so that heat generated in the semiconductor device 220 can be efficiently dissipated to the outside.
  • the semiconductor package includes a second connection portion 260.
  • the second connection part 260 may be disposed on the lower surface of the substrate 100.
  • the second connection portion 260 may be disposed on the lower surface of the electrode pattern of the electrode layer 120 disposed on the lower surface of the substrate 100.
  • the second connection part 260 may be disposed in an opening of the second protective layer 150.
  • the second connection portion 260 may be solder for connecting the semiconductor package of the embodiment to a separate external board (for example, a main board of an electronic device), but is not limited thereto.
  • the semiconductor package includes an adhesive member 240.
  • the adhesive member 240 may be disposed on the upper surface of the first protective layer 140.
  • the adhesive member 240 may include a material having adhesive properties.
  • the adhesive member 240 may be epoxy, but is not limited thereto.
  • the adhesive member 240 may be any one of a thermosetting adhesive, an ultraviolet curing adhesive, and an adhesive film.
  • the adhesive member 240 may be disposed on the upper surface of the first protective layer 140 along the circumferential direction of the upper surface of the first protective layer 140 .
  • the circumferential direction may refer to an edge direction provided along the edge of the upper surface of the first protective layer 140.
  • the adhesive member 240 may be disposed in the peripheral area 140a of the upper surface of the first protective layer 140 along the circumferential direction of the upper surface of the first protective layer 140. That is, the peripheral area 140a is adjacent to the perimeter 140c of the upper surface of the first protective layer 140 and is provided along the circumferential direction of the upper surface of the first protective layer 140. And the adhesive member 240 may be disposed in the peripheral area 140a of the first protective layer 140.
  • the adhesive member 240 may be disposed in an open loop shape along the circumferential direction of the upper surface of the first protective layer 140.
  • the adhesive member 240 may not be entirely disposed in the peripheral area 140a of the first protective layer 140 but may be partially disposed.
  • the peripheral area 140a of the first protective layer 140 includes an adhesive member placement area where the adhesive member 240 is disposed and an adhesive member non-disposition area where the adhesive member 240 is not disposed. may include.
  • the area where the adhesive member is not placed may mean a spaced area between one end and the other end of the adhesive member 240 having the open loop shape.
  • the embodiment allows the adhesive member 240 to have an open loop shape, and accordingly, the adhesive member 240 is disposed in at least a portion of the peripheral area 140a of the first protective layer 140. Make sure it doesn't happen.
  • the area in the peripheral area 140a where the adhesive member 240 is not disposed may function as a gas outlet.
  • gas existing in the cavity space defined as the inner space of the cover member 300 may not be discharged to the outside of the cavity space. That is, the embodiment may proceed with a heat process to combine the adhesive member 240 and the cover member 300. Additionally, gas may be generated in the inner space during the thermal process.
  • the adhesive member 240 has the closed loop shape, gas generated in the cavity space may not be discharged to the outside. Therefore, in the embodiment, the adhesive member 240 has an open loop shape, and through this, the gas existing in the cavity space is allowed to flow into the cavity space through the spaced area between one end and the other end of the adhesive member 240. so that it can be discharged to the outside.
  • the spaced area between one end and the other end of the adhesive member 240 may not sufficiently discharge the gas existing in the cavity space to the outside.
  • the area of the semiconductor package is increasing due to the higher specifications of the semiconductor package. Accordingly, the application amount of the adhesive member 240 is increasing. For this reason, if the gas is discharged only in the spaced area between one end and the other end of the adhesive member 240, the gas inside the cavity space may not be sufficiently discharged to the outside, which may cause a physical reliability problem. At this time, the area where the adhesive member 240 is not disposed may be increased to secure a space where the gas can be discharged.
  • the size of the cover member 300 also increases.
  • the embodiment uses the first opening 141 provided in the first protective layer 140 to allow gas existing in the cavity space to be discharged to the outside of the cavity space.
  • the first opening 141 of the first protective layer 140 may vertically overlap the spaced area of the adhesive member 240.
  • the first opening 141 of the first protective layer 140 may be connected to the spaced area of the adhesive member 240. Accordingly, the embodiment may discharge gas existing in the cavity space not only through the separation area, but also through the first opening 141 of the first protective layer 140 connected to the separation area.
  • the peripheral area 140a of the first protective layer 140 includes an area where the adhesive member 240 is disposed and an undisposed area where the adhesive member 240 is not disposed.
  • the first opening 141 of the first protective layer 140 vertically overlaps the undisposed area of the peripheral area 140a. Accordingly, the vertical separation distance between the lower surface of the cover member 300 and the substrate 100 may increase by the depth of the first opening 141.
  • the embodiment can sufficiently discharge the gas generated in the cavity space to the outside. Accordingly, the embodiment can further improve the physical and electrical reliability of the semiconductor package.
  • the semiconductor package includes a cover member 300.
  • the cover member 300 is disposed on the adhesive member 240.
  • the cover member 300 may include a receiving space defined as the cavity space on the inside.
  • the cover member 300 may include the receiving space therein and may have a shape with an open lower side.
  • the cover member 300 is disposed on the substrate 100 and includes a side plate portion 310 that covers a side portion of the semiconductor device 220. Additionally, the side plate portion 310 may include a first portion in contact with the adhesive member 240 and a second portion extending from the first portion in a direction away from the substrate. For example, the side plate portion 310 may have a step shape, but is not limited thereto.
  • the cover member 300 includes an upper plate portion 320 that extends from the top of the side plate portion 310 and covers the upper portion of the semiconductor device 220. And the cover member 300 may form a cavity space for accommodating the semiconductor device 220 inside through the side plate portion 310 and the top plate portion 320.
  • the lower surface of the cover member 300 may be in contact with the adhesive member 240. Specifically, the lower surface of the side plate portion 310 of the cover member 300 may contact the adhesive member 240.
  • the lower surface of the side plate portion 310 of the cover member 300 may include a first lower surface that vertically overlaps the adhesive member 240 and contacts the adhesive member 240 . Additionally, the lower surface of the side plate portion 310 of the cover member 300 may include a second lower surface that does not vertically overlap the adhesive member 240 and does not contact the adhesive member 240 .
  • the second lower surface of the side plate portion 310 of the cover member 300 may be a portion that vertically overlaps the spaced area of the adhesive member 240.
  • the second lower surface of the side plate portion 310 of the cover member 300 may vertically overlap the first opening 141 of the first protective layer 140. Accordingly, at least a portion of the second lower surface of the side plate portion 310 of the cover member 300 is positioned directly facing the upper surface of the substrate 100 through the spaced area and the first opening 141. can do.
  • the cover member 300 may vertically overlap the electrode layer 120.
  • the upper plate portion 320 of the cover member 300 may vertically overlap the semiconductor device 220 and/or the electrode layer 120.
  • the side plate portion 310 of the cover member 300 may vertically overlap the electrode layer 120.
  • the side plate portion 310 may include a first area that vertically overlaps the first opening 141 and a second area that vertically overlaps the first adhesive member 240 .
  • the electrode layer 120 is prevented from being oxidized or deteriorated by gas flowing through the first opening 141. For this reason, the first area may not vertically overlap the electrode layer 120.
  • the wiring design of the electrode layer 120 can be freely designed. This can be done, and accordingly, the second region can vertically overlap the electrode layer 120.
  • the cover member 300 covers the surroundings of the cavity space, and thus may function to protect the semiconductor device 220 accommodated in the cavity space. Furthermore, the cover member 300 may have an emission function that radiates heat generated from the semiconductor device 220 to the outside. To this end, the cover member 300 may include a metal material with excellent heat transfer properties, but is not limited thereto.
  • the semiconductor package of the embodiment includes a second adhesive member 410.
  • the second adhesive member 410 may be disposed on the upper surface of the semiconductor device 220. Additionally, the second adhesive member 410 may be disposed on the lower surface of the upper plate portion 320 of the cover member 300. Specifically, the second adhesive member 410 may be disposed between the semiconductor element 220 and the cover member 300. The second adhesive member 410 allows the cover member 300 to be coupled to the semiconductor device 220 . Additionally, the second adhesive member 410 may transfer heat generated from the semiconductor device 220 to the cover member 300 . To this end, the second adhesive member 410 may include a material with excellent heat transfer properties.
  • the second adhesive member 410 may be a thermal interface material (TIM) capable of heat transfer.
  • the second adhesive member 410 may be TIM paste.
  • the TIM paste may be composed of a mixture of alumina, wax, solvent, etc., but is not limited thereto.
  • the semiconductor package includes a third adhesive member 420.
  • the third adhesive member 420 is disposed on the cover member 300.
  • the third adhesive member 420 is disposed on the upper surface of the upper plate portion 320 of the cover member 300.
  • the third adhesive member 420 may be disposed between the heat sink 430 and the cover member 300.
  • the third adhesive member 420 may allow the heat sink 430 to be coupled to the cover member 300 .
  • the third adhesive member 420 may transfer heat transferred from the cover member 300 to the heat sink 430.
  • the third adhesive member 420 may include a material with excellent heat transfer properties.
  • the third adhesive member 420 may be TIM paste, but is not limited thereto.
  • the semiconductor package includes a heat sink 430 coupled to the third adhesive member 420.
  • the heat sink 430 may be a heat sink.
  • the heat sink 430 may radiate heat transferred from the cover member 300 to the outside.
  • the heat sink 430 may have a structure including a plurality of heat dissipation fins spaced apart from each other, but is not limited thereto.
  • Figure 2 is a cross-sectional view showing a semiconductor package according to a second embodiment.
  • the semiconductor package of the second embodiment may be different in the structure of the substrate 100 compared to the semiconductor package of the first embodiment. Therefore, hereinafter only the structure of the substrate 100 will be described.
  • the semiconductor package of the first embodiment has a structure in which one semiconductor device 220 is mounted on a substrate 100.
  • a plurality of semiconductor devices may be mounted on the substrate 100, spaced apart from each other in the horizontal direction.
  • the substrate 100 of the first embodiment was a package substrate. That is, the substrate 100 of the first embodiment was a package substrate disposed between the semiconductor device and the main board.
  • the substrate 100 of the second embodiment is an interposer. That is, the substrate 100 of the second embodiment may refer to an interposer disposed between the semiconductor device and the package substrate 600.
  • first electrode pattern 120a-1 of the first electrode layer 120a may be divided into a first group of first electrode patterns and a second group of second electrode patterns.
  • the semiconductor package of the second embodiment may include a first semiconductor device 220a disposed on the first electrode pattern of the first group.
  • the terminal 225a of the first semiconductor device 220a may be electrically connected to the first electrode pattern of the first group through the first connection portion 210.
  • the semiconductor package of the second embodiment may include a second semiconductor element 220b disposed on the second electrode pattern of the second group.
  • the terminal 225b of the second semiconductor device 220b may be electrically connected to the first electrode pattern of the second group through the first connection portion 210.
  • the first semiconductor device 220a and the second semiconductor device 220b may be the same type of logic chip, or may be different types of logic chips.
  • the molding member 230 of the semiconductor package of the second embodiment can simultaneously mold the first semiconductor device 220a and the second semiconductor device 220b.
  • the second adhesive member 410 of the semiconductor package of the second embodiment may be disposed on the first semiconductor device 220a and the second semiconductor device 220b. At this time, the second adhesive member 410 may also be disposed in a spaced area between the first semiconductor device 220a and the second semiconductor device 220b, but is not limited thereto.
  • Figure 3 is a cross-sectional view showing a semiconductor package according to a third embodiment.
  • the semiconductor package of the third embodiment may be different in the structure of the substrate 100 compared to the semiconductor package of the first embodiment. Therefore, hereinafter only the structure of the substrate 100 will be described.
  • the semiconductor package of the first embodiment of FIG. 1 may be a core-less substrate.
  • the semiconductor package of the third embodiment of FIG. 3 may be a core substrate.
  • the substrate 100 includes an insulating layer 110. Additionally, the insulating layer 110 may have a multiple layer structure.
  • the insulating layer 110 may include a core layer 111.
  • the core layer 111 may include prepreg. The prepreg can be formed by impregnating an epoxy resin or the like into a fiber layer in the form of a fabric sheet, such as a glass fabric woven with glass fiber yarn, and then performing heat compression.
  • the core layer 111 may include a resin and reinforcing fibers disposed within the resin.
  • the resin may be an epoxy resin, but is not limited thereto.
  • the insulating layer 110 of the substrate 100 may further include an additional insulating layer 112 disposed on the core layer 111.
  • the additional insulating layer 112 may be ABF that does not include the reinforcing material included in the substrate 100 of the first embodiment.
  • the electrodes of the electrode layer 120 of the substrate 100 of the second embodiment may have a structure that protrudes above the upper surface of the insulating layer 110 of the substrate 100.
  • Figure 4 is a cross-sectional view showing a semiconductor package according to a fourth embodiment.
  • the semiconductor package of the fourth embodiment may be different from the semiconductor package of the first embodiment in the configuration of semiconductor devices disposed on the substrate 100. Therefore, hereinafter, only the configuration of the semiconductor device disposed on the substrate 100 will be described.
  • the semiconductor package of the fourth embodiment may include a first component 220 disposed on the first connection portion 210 of the substrate 100.
  • the first component 220 may be a semiconductor device, or alternatively, it may be an interposer. Also, when the first component 220 is an interposer, it may be an active interposer, or alternatively, it may be a passive interposer.
  • the semiconductor package of the fourth embodiment may include a fifth connection portion 510 disposed on the first component 220.
  • the fifth connection part 510 may be electrically connected to the first component 220.
  • the fifth connection portion 510 may be disposed on a terminal of the semiconductor device.
  • the fifth connection portion 510 may be disposed on an electrode of the interposer.
  • the semiconductor package of the fourth embodiment may include a second component 520 disposed on the fifth connection portion 510.
  • the second component 520 may be a semiconductor device.
  • the second component 520 may be a CPU or GPU, but is not limited thereto.
  • the second configuration 520 includes a terminal 525 . Additionally, the terminal 525 of the second component 520 may be electrically connected to the first component 220 through the fifth connection portion 510. Through this, the second component 520 can be electrically connected to the substrate 100.
  • a plurality of semiconductor devices 220 and 520 may be disposed on the substrate 100 in a stacked structure. Additionally, in the semiconductor package of the third embodiment, the substrate 100 and the semiconductor device 520 may be electrically connected through an active or passive interposer 220.
  • the molding member 230 of the fourth embodiment can mold the first component 220 and the second component 520.
  • cover member 300 of the fourth embodiment may cover the side and upper areas of the first component 220 and the second component 520.
  • the first component 220 and the second component 520 may be disposed in the cavity space defined as the accommodation space of the cover member 300.
  • the second adhesive member 410 of the fourth embodiment may be disposed on the upper surface of the second component 520.
  • FIG. 5 is a plan view showing the first protective layer of the first embodiment
  • FIG. 6 is a plan view showing the first protective layer of the second embodiment
  • FIG. 7 is a plan view showing the first protective layer of the third embodiment
  • FIG. 8 is a plan view showing the first protective layer of the fourth embodiment
  • FIG. 9 is a view showing a state in which the first adhesive member is disposed on the first protective layer of the first embodiment
  • FIG. 10 is a view showing the first protective layer of the second embodiment. This is a diagram showing the state in which the first adhesive member is disposed on the layer.
  • the first protective layer 140 is disposed on the substrate 100 .
  • the first protective layer 140 may include an open area.
  • the first protective layer 140 may be divided into a plurality of regions.
  • the first protective layer 140 may include a peripheral area 140a adjacent to the perimeter 140c of the upper surface of the first protective layer 140.
  • the first protective layer 140 may include an inner region 140b excluding the perimeter 140c.
  • the perimeter 140c may also be referred to as an edge of the upper surface of the first protective layer 140. Additionally, the perimeter 140c may also be referred to as an edge of the upper surface of the first protective layer 140 connected to the outer surface of the first protective layer 140.
  • the open area of the first protective layer 140 includes a first opening 141 and a second opening 142.
  • the first opening 141 in the first embodiment may be comprised of one.
  • the first opening 141 may be provided in the peripheral area 140a of the first protective layer 140.
  • the first opening 141 may be a through hole penetrating the upper and lower surfaces of the peripheral area 140a of the first protective layer 140.
  • the first opening 141 may be connected to the outer surface of the first protective layer 140. Accordingly, the first opening 141 is a recess recessed in the inner direction from the outer surface of the first protective layer 140, and is referred to as a through hole penetrating the upper and lower surfaces of the first protective layer 140. can do.
  • the second openings 142 may be configured in plural numbers.
  • the second openings 142 may have a number corresponding to the number of terminals 225 of the semiconductor device 220 or the number of first electrode patterns 120a-1 disposed on the substrate 100. It is not limited to this.
  • the number of second openings 142 may be smaller than the number of first electrode patterns 120a-1. In this case, at least one second opening among the plurality of second openings may simultaneously open the plurality of first electrode patterns 120a-1.
  • the first opening 141 in the first embodiment may be provided in an area spaced apart from the corner area in the peripheral area 140a of the first protective layer 140.
  • the first opening 141 in the second embodiment may be comprised of a plurality.
  • the first protective layer 140 of the second embodiment may include a plurality of first openings 141 provided in the peripheral area 140a and spaced apart from each other.
  • the plurality of first openings 141 are 1-1 to 1-4 openings 141-1, 141-2, 141-3, which are arranged to be spaced apart from each other in the peripheral area 140a. 141-4) may be included.
  • the 1-1st to 1-4th openings 141-1, 141-2, 141-3, and 141-4 may be spaced apart from each other along the circumferential direction of the upper surface of the first protective layer 140.
  • each of the 1-1st to 1-4th openings 141-1, 141-2, 141-3, and 141-4 may be connected to the outer surface of the first protective layer 140.
  • the first protective layer 140 of the third embodiment may have one first opening 141a. At this time, the first opening 141 of the first protective layer 140 was disposed at a position spaced apart from the corner area of the upper surface of the first protective layer 140.
  • the first opening 141a of the first protective layer 140 of the third embodiment may be disposed in the corner area. Accordingly, the circumference of the outer surface of the first protective layer 140 constituting the first opening 141a may include a bent portion.
  • the planar shape of the first opening 141 in the third embodiment may have an “L” shape including a bent portion, but is not limited thereto.
  • the first openings 141a in the fourth embodiment may be comprised of a plurality.
  • the first protective layer 140 of the fourth embodiment may include a plurality of first openings 141a provided in the peripheral area 140a and spaced apart from each other.
  • the plurality of first openings 141a are 1-1 to 1-4 openings 141-1a, 141-2a, 141-3a, which are arranged to be spaced apart from each other in the peripheral area 140a. 141-4a) may be included.
  • the 1-1st to 1-4th openings 141-1a, 141-2a, 141-3a, and 141-4a may be spaced apart from each other along the circumferential direction of the upper surface of the first protective layer 140.
  • each of the 1-1st to 1-4th openings 141-1a, 141-2a, 141-3a, and 141-4a may be connected to the outer surface of the first protective layer 140.
  • the 1-1st to 1-4th openings 141-1a, 141-2a, 141-3a, and 141-4a are different corner areas of the peripheral area 140a of the upper surface of the first protective layer 140. It can be provided in .
  • the first opening of the first protective layer 140 of the embodiment may be provided as a combination of the structures of the first openings of at least two embodiments among the first to fourth embodiments.
  • a first adhesive member 240 is disposed in the peripheral area 140a of the first protective layer 140.
  • a first connection part 210 may be disposed in the second opening 142 of the first protective layer 140.
  • the first adhesive member 240 may be disposed on the peripheral area 140a of the first protective layer 140 along the circumferential direction of the upper surface of the first protective layer 140. At this time, the first adhesive member 240 may have an open loop shape. For example, the first adhesive member 240 may be partially disposed in the peripheral area 140a. For example, the peripheral area 140a may include an undisposed area in which the first adhesive member 240 is not disposed along the circumferential direction.
  • the non-placed area may mean a spaced area between one end 241e1 and the other end 241e2 of the first adhesive member 240 having the open loop shape. For example, the non-placed area may mean an area that vertically overlaps the second lower surface of the side plate portion 310 of the cover member 300. The second lower surface of the side plate portion 310 of the cover member 300 does not vertically overlap the adhesive member 240 and does not contact the first adhesive member 240 among the lower surfaces of the side plate portion 310. It may mean the part that is not.
  • first opening 141 of the first protective layer 140 may vertically overlap the undisposed area. At this time, the unplaced area may partially overlap the first opening 141 of the first protective layer 140 vertically.
  • a portion of the undisposed area may be provided with the first opening 141, and a remaining portion may not be provided with the first opening 141.
  • the first opening 141 in the embodiment may have a first width W1.
  • the first width W1 may mean the width of the upper surface of the first protective layer 140 in the circumferential direction.
  • the first width may mean the length of the first opening 141 in the horizontal direction.
  • the unplaced area or the spaced area in the embodiment may have a second width (W2) that is larger than the first width (W1).
  • the second width W2 may refer to the width of the upper surface of the first protective layer 140 in the circumferential direction.
  • the second width W2 may mean the spacing between the spacing areas.
  • the second width W2 may mean the separation distance between one end 240e1 and the other end 240e2 of the first adhesive member 240.
  • the first width (W1) is larger than the second width (W2).
  • the embodiment can guide the discharge path of the gas existing in the cavity space toward the first opening 141. Through this, the embodiment can further improve gas emission characteristics.
  • the first width W1 is larger than the second width W2, so that the first adhesive member 240 disposed on the first protective layer 140 is the first width W2. It is possible to prevent overflow through the opening 141. Accordingly, the embodiment can further improve the gas emission characteristics without affecting the gas emission characteristics.
  • the first openings 141 may be provided in plural numbers.
  • the first openings 141 are spaced apart from each other in the peripheral area 140a, and openings 1-1 to 1-4 are provided along the circumferential direction of the upper surface of the first protective layer 140. It may include openings 141-1, 141-2, 141-3, and 141-4.
  • the first adhesive member 240 is disposed between the 1-1st to 1-4th openings 141-1, 141-2, 141-3, and 141-4, along the circumferential direction. It may include a plurality of adhesive patterns.
  • the first adhesive member 240 includes a first adhesive pattern 241- disposed along the circumferential direction between the 1-1 opening 141-1 and the 1-2 opening 141-2. 1) may be included.
  • the first adhesive member 240 may include a second adhesive pattern 241- disposed along the circumferential direction between the 1-2 opening 141-2 and the 1-3 opening 141-3. 2) may be included.
  • the first adhesive member 240 may include a third adhesive pattern 241- disposed along the circumferential direction between the 1-3 opening 141-3 and the 1-4 opening 141-4. 3) may include.
  • the first adhesive member 240 includes a fourth adhesive pattern 241- disposed along the circumferential direction between the 1-1 opening 141-1 and the 1-4 opening 141-4. 4) may be included.
  • FIG. 11 is a cross-sectional view showing a semiconductor package according to a fifth embodiment
  • FIG. 12 is a plan view showing the first protective layer of the semiconductor package of FIG. 11,
  • FIG. 13 is a first adhesive member on the first protective layer of FIG. 12. This is a drawing showing the arrangement.
  • the semiconductor package may be different from the semiconductor package of the first embodiment in that a recess 143 is provided in the first protective layer 140 of the substrate 100. Therefore, hereinafter, only the structure of the recess 143 of the first protective layer 140 will be described.
  • the first protective layer 140 may include a recess 143 provided in the peripheral area 140a.
  • the recess 143 may have a concave shape from the top to the bottom of the first protective layer 140.
  • the recess 143 may be spaced apart from the perimeter 140c of the top portion 320 of the first protective layer 140.
  • the recess 143 may be connected to the first opening 141 of the first protective layer 140.
  • the embodiment allows the first adhesive member 240 to be disposed in the recess 143 and allow gas to be discharged through the first opening 141.
  • the embodiment may reduce the thickness of the semiconductor package by the depth of the recess 143. Accordingly, the embodiment enables miniaturization of the semiconductor package.
  • the semiconductor package of the embodiment includes a substrate and a first protective layer disposed on the substrate.
  • the first protective layer is provided in a peripheral area of the upper surface of the first protective layer and includes a first opening penetrating the upper and lower surfaces of the first protective layer.
  • the semiconductor package includes a first adhesive member disposed in the peripheral area of the upper surface of the first protective layer and a cover member disposed on the first adhesive member.
  • the first adhesive member may be partially disposed in the peripheral area of the first protective layer.
  • the first adhesive member may have an open loop shape along the circumferential direction of the upper surface of the first protective layer.
  • the peripheral area includes a placement area where the first adhesive member is disposed and a non-disposition area where the first adhesive member is not disposed. At this time, the unplaced area vertically overlaps the first opening.
  • the lower surface of the cover member includes a first lower surface that is in contact with the first adhesive member and a second lower surface that is not in contact with the first adhesive member. Additionally, the first opening vertically overlaps the second lower surface of the cover member and does not vertically overlap the first adhesive member.
  • the embodiment can use not only the non-placed area of the first adhesive member but also the first opening of the first protective layer connected to the non-placed area as a gas outlet. Accordingly, the embodiment can easily discharge the gas existing in the cavity space defined as the inner space of the cover member to the outside. Thereby, the embodiment can solve physical reliability problems and electrical reliability problems caused by the presence of gas in the cavity space. Accordingly, the embodiment can further improve product reliability of the semiconductor package.
  • the first protective layer of the embodiment includes a recess connected to the first opening and provided in an area where the first adhesive member is to be disposed. And, the first adhesive member may be disposed within the recess.
  • the embodiment can lower the height of the semiconductor package by the depth of the recess. Accordingly, the embodiment can miniaturize the semiconductor package.
  • the embodiment allows the width of the area where the first adhesive member is not placed to be larger than the width of the first opening.
  • the width of the first opening and the width of the unplaced area each mean the width of the upper surface of the first protective layer in the circumferential direction.
  • the embodiment can prevent the first adhesive member from overflowing into the first opening.
  • the embodiment can further improve product reliability of the semiconductor package.
  • the embodiment provides a step between the non-placed area and the first opening so that gas generated within the cavity space can flow in a direction toward the first opening. Through this, the embodiment can further improve the emission characteristics of the gas.
  • 14 to 23 are cross-sectional views for explaining a method of manufacturing a semiconductor package according to an embodiment in process order.
  • the manufacturing method of the semiconductor package of FIG. 1 will be described in process order. Meanwhile, the semiconductor packages of the second to fifth embodiments may be manufactured based on the manufacturing process described below.
  • the embodiment prepares a carrier board for manufacturing the ETS structure substrate 100.
  • the carrier board includes a carrier insulating layer (CB1) and a carrier metal layer (CB2) disposed on at least one surface of the carrying insulating layer (CB1).
  • the carrier metal layer CB2 is shown to be disposed only on the lower surface of the carrier insulating layer CB1, but the present invention is not limited thereto.
  • the carrier metal layer CB2 may also be disposed on the top surface of the carrier insulating layer CB1. Accordingly, the embodiment can proceed with a process of manufacturing a plurality of substrates 100 simultaneously using the carrier metal layer (CB2) disposed on both sides of the carrier insulating layer (CB1).
  • the carrier metal layer (CB2) disposed on at least one surface of the carrier insulating layer (CB1) is used as a seed layer, and the electrode layer of the substrate 100 is placed on the lower surface of the carrier metal layer (CB2).
  • the embodiment proceeds with a process of forming the first electrode layer 120a, which is an electrode layer disposed on the uppermost side of the substrate 100, on the lower surface of the carrier metal layer CB2.
  • the first electrode layer 120a may include a first electrode pattern 120a-1 and a second electrode pattern 120a-2.
  • the stacking process of the insulating layer 110, the through hole forming process, the through electrode forming process, and the electrode layer forming process are performed at least once.
  • the substrate 100 can be formed.
  • the embodiment may proceed with a process of removing the carrier board.
  • the embodiment may proceed with a process of separating the carrier insulating layer (CB1) and the carrier metal layer (CB2).
  • the embodiment may proceed with a process of removing the carrier metal layer CB2 disposed on the substrate 100 by etching.
  • the embodiment may proceed with a process of forming the first protective layer 140 on the substrate 100.
  • the embodiment applies an insulating material that entirely covers the upper part of the substrate 100, removes the applied insulating material through exposure and development, and opens the first opening 141 of the first protective layer 140. And a process of forming the second opening 142 may be performed.
  • the first opening 141 is formed in the peripheral area 140a of the first protective layer 140, and the second opening 142 is formed in the inner area 140b of the first protective layer 140. It can be.
  • the embodiment may proceed with a process of forming a second protective layer 150 on the lower part of the substrate 100.
  • the first connection portion 210 is disposed on the first electrode pattern 120a-1 exposed through the second opening 142 of the first protective layer 140. The process can proceed.
  • the embodiment may proceed with a process of mounting the semiconductor device 220 on the first connection portion 210.
  • the terminal 225 of the semiconductor device 220 may be electrically connected to the first electrode pattern 120a-1 through the first connection part 210.
  • the embodiment may proceed with a process of forming a molding member 230 for molding the semiconductor device 220 and the first connection portion 210.
  • the embodiment may proceed with a process of applying the first adhesive member 240 to the peripheral area of the upper surface of the first protective layer 140.
  • the first adhesive member 240 is disposed in an open loop shape along the circumferential direction of the upper surface of the first protective layer 140.
  • the peripheral area 140a of the first protective layer 140 includes an undisposed area where the first adhesive member 240 is not disposed.
  • the non-placed area may be a spaced area where one end and the other end of the first adhesive member 240 are spaced apart. Additionally, the unplaced area may vertically overlap the first opening 141 provided in the first protective layer 140.
  • the embodiment may proceed with a process of applying the second adhesive member 410 to the upper surface of the semiconductor device 220.
  • the embodiment may proceed with a process of attaching the cover member 300 to the substrate 100 using the first adhesive member 240 and the second adhesive member 410. there is. And, after the cover member 300 is attached, a heat process to harden the first adhesive member 240 may be performed. At this time, gas may be generated during the thermal process, and the generated gas may pass through the unplaced area of the first adhesive member 240 and the first opening 141 of the first protective layer 140. It may be discharged to the outside of the cover member 300.
  • the embodiment may proceed with a process of applying the third adhesive member 420 to the upper surface of the upper plate portion 320 of the cover member 300. Thereafter, the embodiment may proceed with a process of attaching the heat sink 430 to the third adhesive member 420.
  • the semiconductor package having the characteristics of the above-described invention can safely protect the semiconductor chip from external moisture or contaminants, and can prevent problems such as leakage current or electrical short circuits between terminals, or terminals supplying the semiconductor chip.
  • the problem of electrical openness can be solved.
  • the noise problem can be solved.
  • the semiconductor package having the characteristics of the above-described invention can maintain the stable function of IT devices or home appliances, so that the entire product and the semiconductor package to which the present invention is applied can achieve functional integrity or technical interoperability with each other.
  • a semiconductor package having the characteristics of the above-mentioned invention is used in a transportation device such as a vehicle, it is possible to solve the problem of distortion of signals transmitted to the transportation device, or to safely protect the semiconductor chip that controls the transportation device from the outside and prevent leakage.
  • the stability of the transport device can be further improved by solving the problem of electrical short-circuiting between currents or terminals, or the problem of electrical opening of the terminal supplying the semiconductor chip. Accordingly, the transportation device and the semiconductor package to which the present invention is applied can achieve functional unity or technical interoperability with each other.

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Abstract

실시 예에 따른 반도체 패키지는 기판; 상기 기판 상에 배치된 보호층; 상기 보호층 상에 배치되고, 상기 보호층의 상면의 둘레 방향을 따라 개루프 형상을 가지는 제1 접착 부재; 및 상기 제1 접착 부재 상에 배치된 커버 부재를 포함하고, 상기 커버 부재의 하면은, 상기 제1 접착 부재와 접촉하는 제1 하면과, 상기 제1 접착 부재와 접촉하지 않는 제2 하면을 포함하고, 상기 보호층은, 상기 커버 부재의 상기 제2 하면과 수직으로 중첩되면서, 상기 제1 접착 부재와 수직으로 중첩되지 않는 제1 개구를 포함한다.

Description

반도체 패키지
실시 예는 반도체 패키지에 관한 것이다.
전기/전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 기판에 더 많은 수의 패키지를 부착하기 위한 기술들이 제안 및 연구되고 있다. 다만, 일반적인 패키지는 하나의 반도체 칩이 탑재되는 것을 기본으로 하기 때문에, 원하는 성능을 얻는데 한계가 있다.
일반적인 패키지 기판은 프로세서 칩이 배치된 프로세서 패키지와, 메모리 칩이 부착된 메모리 패키지가 하나로 연결된 형태를 가진다. 이러한 패키지 기판은 프로세서 칩과 메모리 칩을 하나의 통합 패키지로 제조함으로써, 칩의 실장 면적을 줄이고, 짧은 패스를 통해 고속 신호이 가능한 장점이 있다.
이러한 장점으로 인해, 상기와 같은 패키지 기판은 모바일 기기 등에 많이 적용되고 있다.
한편, 최근 들어 모바일 기기와 같은 전자기기의 고사양화, HBM(High Bandwidth Memory) 채용 등으로, 패키지의 면적이 넓어지고 커지고 있다.
그리고 반도체 패키지의 면적이 넓어질수록 더 크게 휘어지는 문제를 가진다. 또한, 반도체 패키지의 면적이 넓어질수록 발열이 심해지고, 이에 따라 방열 특성을 더 크게 개선해야 하는 문제를 가진다.
이에 따라, 종래의 반도체 패키지는 휨 특성 향상 및 방열 특성 향상을 위하여 커버 부재(또는 리드(lid))를 채용하고 있다. 상기 커버 부재는 열전달성이 우수한 금속 물질을 포함한다.
상기 커버 부재는 패키지 기판상에 도포된 접착 부재 상에 부착된다. 이때, 종래의 반도체 패키지에서의 상기 접착 부재는 상기 패키지 기판의 상면의 둘레 영역에 폐루프 형상을 가지며 도포된다. 그리고 상기 접착 부재가 상기 기판상에 폐루프 형상을 가지고 도포되는 경우, 상기 커버 부재의 부착 이후에 진행되는 열 공정에서 가스가 배출되지 못하거나, 제품의 동작 중 발생하는 열에 의해 팽창하는 가스에 의해 상기 반도체 패키지에 실장된 반도체 소자가 패키지 기판으로부터 분리되거나, 상기 커버 부재가 상기 패키지 기판으로부터 분리되는 물리적 신뢰성 문제가 발생한다.
한편, 상기 문제를 해결하기 위해, 종래에는 상기 패키지 기판의 상면의 둘레 영역 중 일부 영역에 상기 접착 부재가 도포되지 않도록 한다. 즉, 종래에는 상기 접착 부재가 상기 패키지 기판상에 개루프 형상을 가지고 도포된다. 그리고 상기 접착 부재가 도포되지 않은 일부 영역은 상기 가스를 배출하는 가스 배출구(vent hole)로 기능한다.
그러나 상기 패키지 기판상의 상기 접착 부재가 도포되지 않는 일부 영역의 폭이 증가하면, 상기 접착 부재를 통한 상기 패키지 기판과 상기 커버 부재 간의 접착력이 저하되는 문제가 발생한다.
또한, 상기 패키지 기판상의 상기 접착 부재가 도포되지 않는 일부 영역의 폭이 감소하면, 상기 가스 배출구의 면적을 충분히 확보하지 못하고, 이로 인해 상기 가스 배출이 용이하게 이루어지지 않음에 따른 물리적 신뢰성 문제가 발생할 수 있다.
(특허문헌 1) KR 10-2017-0107596 A
실시 예는 새로운 구조의 반도체 패키지를 제공한다.
또한, 실시 예는 방열 특성을 향상된 반도체 패키지를 제공한다.
또한, 실시 예는 패키지 기판과 커버 부재 사이의 접착력이 향상된 반도체 패키지를 제공한다.
또한, 실시 예는 접착 부재의 도포 공정 이후의 열 공정에서의 가스 배출 특성이 향상된 반도체 패키지를 제공한다.
또한, 실시 예는 접착 부재의 도포 면적을 증가하면서 가스 배출구의 면적을 증가시킬 수 있는 반도체 패키지를 제공한다.
또한, 실시 예는 슬림화 및 소형화가 가능한 반도체 패키지를 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 반도체 패키지는 기판; 상기 기판 상에 배치된 보호층; 상기 보호층 상에 배치되고, 상기 보호층의 상면의 둘레 방향을 따라 개루프 형상을 가지는 제1 접착 부재; 및 상기 제1 접착 부재 상에 배치된 커버 부재를 포함하고, 상기 커버 부재의 하면은, 상기 제1 접착 부재와 접촉하는 제1 하면과, 상기 제1 접착 부재와 접촉하지 않는 제2 하면을 포함하고, 상기 보호층은, 상기 커버 부재의 상기 제2 하면과 수직으로 중첩되면서, 상기 제1 접착 부재와 수직으로 중첩되지 않는 제1 개구를 포함한다.
또한, 상기 커버 부재의 상기 제2 하면의 적어도 일부는 상기 제1 개구와 수직으로 중첩되지 않는다.
또한, 상기 보호층의 상면은, 상기 보호층의 상면의 둘레에 인접한 둘레 영역을 포함하고, 상기 제1 접착 부재는 상기 둘레 방향을 따라 상기 둘레 영역에 부분적으로 배치된다.
또한, 상기 제1 개구는 상기 둘레 영역 중 상기 제1 접착 부재가 배치되지 않은 영역과 수직으로 중첩된다.
또한, 상기 제1 접착 부재가 배치되지 않은 영역의 상기 둘레 방향의 폭은 상기 제1 개구의 상기 둘레 방향의 폭보다 크다.
또한, 상기 제1 개구는 상기 둘레 방향을 따라 서로 이격되며 복수 개 구비되고, 상기 제1 접착 부재는 상기 복수의 제1 개구 사이에서 상기 둘레 방향을 따라 배치되는 복수의 제1 접착 패턴을 포함한다.
또한, 상기 제1 개구는 상기 보호층의 외측면과 연결된다.
또한, 상기 보호층은 상기 보호층의 상면으로부터 하면을 향하여 오목하고 상기 제1 접착 부재와 수직으로 중첩되는 리세스를 포함하고, 상기 제1 접착 부재는 상기 리세스 내에 배치된다.
또한, 상기 리세스는 상기 보호층의 외측면으로부터 이격되고 상기 제1 개구와 연결된다.
또한, 상기 기판은 절연층; 및 절연층 상에 배치된 제1 전극층을 포함하고, 상기 보호층은, 상기 보호층의 상면 및 하면을 관통하고, 상기 제1 전극층과 수직으로 중첩되는 제2 개구를 포함한다.
또한, 상기 제1 개구는 상기 제1 전극층과 수직으로 중첩되지 않는다.
또한, 상기 반도체 패키지는 상기 제2 개구와 수직으로 중첩된 상기 제1 전극층 상에 배치된 제1 접속부; 및 상기 제1 접속부 상에 배치된 반도체 소자를 더 포함한다.
또한, 상기 커버 부재는, 상기 반도체 소자와 이격되며, 상기 반도체 소자의 측부 영역을 커버하는 측판부; 및 상기 측판부로부터 연장되고, 상기 반도체 소자의 상부 영역을 커버하는 상판부를 포함하고, 상기 커버 부재의 하면은 상기 측판부의 하면이다.
또한, 상기 반도체 패키지는 상기 반도체 소자의 상면과 상기 상판부의 하면 사이에 배치된 제2 접착 부재를 더 포함한다.
또한, 상기 반도체 패키지는 상기 상판부의 상면에 배치된 제3 접착 부재; 및 상기 제3 접착 부재 상에 배치된 방열판을 더 포함한다.
또한, 상기 반도체 패키지는 상기 기판 상에 배치되고, 상기 제1 접속부 및 상기 반도체 소자의 측면을 몰딩하는 몰딩 부재를 더 포함한다.
또한, 상기 보호층은 솔더 레지스트를 포함한다.
실시 예의 반도체 패키지는 기판 및 상기 기판 상에 배치되는 보호층을 포함한다. 그리고, 상기 보호층은 상기 보호층의 상면의 둘레 영역에 구비되고 상기 보호층의 상면 및 하면을 관통하는 제1 개구를 포함한다. 또한, 상기 반도체 패키지는 보호층의 상면의 상기 둘레 영역에 배치된 제1 접착 부재 및 상기 제1 접착 부재 상에 배치된 커버 부재를 포함한다.
이때, 상기 제1 접착 부재는 상기 보호층의 상기 둘레 영역에 부분적으로 배치될 수 있다. 구체적으로, 상기 제1 접착 부재는 상기 보호층의 상면의 둘레 방향을 따라 개루프 형상을 가질 수 있다.
이에 따라, 상기 둘레 영역은 상기 제1 접착 부재가 배치된 배치 영역과, 상기 제1 접착 부재가 배치되지 않는 미배치 영역을 포함한다. 이때, 상기 미배치 영역은 상기 제1 개구와 수직으로 중첩된다.
다시 말해서, 상기 커버 부재의 하면은 상기 제1 접착 부재와 접촉하는 제1 하면과, 상기 제1 접착 부재와 접촉하지 않는 제2 하면을 포함한다. 그리고, 상기 제1 개구는 상기 커버 부재의 상기 제2 하면과 수직으로 중첩되면서, 상기 제1 접착 부재와 수직으로 중첩되지 않는다.
이를 통해, 실시 예는 상기 제1 접착 부재의 미배치 영역뿐 아니라, 상기 미배치 영역과 연결되는 상기 보호층의 상기 제1 개구를 가스 배출구로 이용할 수 있다. 따라서, 실시 예는 상기 커버 부재의 내측 공간으로 정의되는 캐비티 공간에 존재하는 가스를 외측으로 용이하게 배출할 수 있다. 이에 의해, 실시 예는 상기 캐비티 공간에 가스가 존재하는 것에 의해 발생하는 물리적 신뢰성 문제 및 전기적 신뢰성 문제를 해결할 수 있다. 따라서, 실시 예는 반도체 패키지의 제품 신뢰성을 더욱 향상시킬 수 있다.
한편, 실시 예의 상기 보호층은 상기 제1 개구와 연결되면서 상기 제1 접착 부재가 배치될 영역에 구비되는 리세스를 포함한다. 그리고, 상기 제1 접착 부재는 상기 리세스 내에 배치될 수 있다. 이를 통해 실시 예는 상기 리세스의 깊이만큼 반도체 패키지의 높이를 낮출 수 있다. 따라서, 실시 예는 반도체 패키지를 소형화할 수 있다.
또한, 실시 예는 상기 제1 개구의 폭보다 상기 제1 접착 부재의 미배치 영역의 폭이 더 크도록 한다. 이때, 상기 제1 개구의 폭 및 상기 미배치 영역의 폭 각각은 상기 보호층의 상면의 둘레 방향으로의 폭을 의미한다. 이를 통해, 실시 예는 상기 제1 접착 부재가 상기 제1 개구로 흘러넘치는 것을 방지할 수 있다. 이를 통해, 실시 예는 반도체 패키지의 제품 신뢰성을 더욱 향상시킬 수 있다. 나아가, 실시 예는 상기 미배치 영역과 상기 제1 개구에 단차를 두어 상기 캐비티 공간 내에서 발생한 가스가 상기 제1 개구를 향하는 방향으로 유동될 수 있도록 한다. 이를 통해 실시 예는 상기 가스의 배출 특성을 더욱 향상시킬 수 있다.
도 1은 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 3은 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 4는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 5는 제1 실시 예의 제1 보호층을 나타낸 평면도이다.
도 6은 제2 실시 예의 제1 보호층을 나타낸 평면도이다.
도 7은 제3 실시 예의 제1 보호층을 나타낸 평면도이다.
도 8은 제4 실시 예의 제1 보호층을 나타낸 평면도이다.
도 9는 제1 실시 예의 제1 보호층 상에 제1 접착 부재가 배치된 상태를 보여주는 도면이다.
도 10은 제2 실시 예의 제1 보호층 상에 제1 접착 부재가 배치된 상태를 보여주는 도면이다.
도 11은 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 12는 도 11의 반도체 패키지의 제1 보호층을 나타낸 평면도이다.
도 13은 도 12의 제1 보호층 상에 제1 접착 부재가 배치된 상태를 보여주는 도면이다.
도 14 내지 도 23은 실시 예에 따른 반도체 패키지의 제조 방법을 공정 순으로 설명하기 위한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 "상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우 뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
-전자 디바이스-
실시 예의 설명에 앞서, 실시 예의 반도체 패키지를 포함하는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지에는 다양한 반도체 소자가 실장될 수 있다.
상기 반도체 소자는 능동소자 및/또는 수동소자를 포함할 수 있다. 능동소자는 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC) 형태의 반도체칩일 수 있다. 반도체칩은 로직 칩, 메모리칩 등일 수 있다. 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 AP 이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다.
메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
또한, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
-반도체 패키지-
이하에서는 실시 예에 따른 반도체 패키지에 대해 설명한다.
도 1은 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1을 참조하면, 반도체 패키지는 기판(100)을 포함한다.
일 실시 예에서, 상기 기판(100)은 패키지 기판일 수 있다. 예를 들어, 상기 기판(100)은 반도체 소자와 전자 디바이스의 메인 보드 사이에 배치된 기판일 수 있다. 예를 들어, 상기 기판(100)은 반도체 소자가 실장된 인터포저와 상기 메인 보드 사이에 배치된 기판일 수 있다. 이때, 상기 인터포저는 반도체 소자 기능을 함께 수행하는 액티브 인터포저일 수 있고, 전기적 연결 기능만을 수행하는 패시브 인터포저일 수 있다.
다른 실시 예에서, 상기 기판(100)은 인터포저일 수 있다. 예를 들어, 상기 기판(100)은 전자 디바이스의 메인 보드와 연결되는 패키지 기판(600)과 반도체 소자 사이에 배치된 기판일 수 있다. 이는 도 2에 도시되어 있으며, 이하에서 도 2를 참조하여 설명하기로 한다.
상기 기판(100)은 절연층(110), 전극층(120) 및 관통 전극(130)을 포함한다.
상기 기판(100)의 절연층(110)은 적어도 1층 이상의 층 구조를 가질 수 있다. 바람직하게, 상기 기판(100)의 절연층(110)은 복수의 적층 구조를 가질 수 있다. 이를 통해, 실시 예의 기판(100)은 전자 디바이스의 메인 보드와 반도체 소자 사이를 효율적으로 전기적으로 연결할 수 있다. 이때, 도 1에서의 상기 기판(100)의 절연층(110)은 3층 구조를 가지는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 상기 기판(100)의 절연층(110)은 2층 이하의 층수를 가질 수 있고, 4층 이상의 층수를 가질 수도 있을 것이다.
상기 기판(100)의 절연층(110)이 복수의 층 구조를 가지는 경우, 상기 기판(100)의 복수의 절연층은 서로 동일한 절연물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 기판(100)의 복수의 절연층 중 적어도 하나의 절연층은 다른 하나의 절연층과는 다른 절연물질을 포함할 수 있다.
상기 기판(100)의 절연층(110)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 기판(100)의 절연층(110)은 유리 또는 플라스틱을 포함할 수 있다. 예를 들어, 상기 기판(100)의 절연층(110)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함할 수 있다. 예를 들어, 기판(100)의 절연층(110)은 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함할 수 있다. 예를 들어, 기판(100)의 절연층(110)은 사파이어를 포함할 수 있다. 예를 들어, 기판(100)의 절연층(110)은 광등방성 필름을 포함할 수 있다. 예를 들어, 기판(100)의 절연층(110)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA)를 포함할 수 있다. 예를 들어, 상기 기판(100)의 절연층(110)은 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 기판(100)의 절연층(110)은 열경화성 수지 또는 열가소성 수지에 실리카 또는 알루미나의 무기 필러가 배치된 구조를 가질 수 있다.
구체적으로, 일 실시 예에서 기판(100)의 절연층(100)은 강화 섬유를 포함하는 제1 절연층과, 상기 제1 절연층의 상부 및 하부에 배치되며 강화 섬유를 포함하지 않는 제2 절연층을 포함할 수 있다. 따라서, 상기 기판(100)은 코어 기판일 수 있다.
또한, 다른 실시 예에서, 상기 기판(100)의 절연층(100)은 강화 섬유를 포함하지 않는 절연층으로만 구성될 수 있다. 따라서, 상기 기판(100)은 코어리스 기판일 수 있다.
일 실시 예에서의 상기 기판(100)의 절연층(110)은 가공성이 우수하고, 강성이 우수하며, 기판(100)의 슬림화가 가능하고, 상기 기판(100)의 전극층(120)의 미세화가 가능한 보강 부재를 포함하지 않는 유기 물질을 포함할 수 있다. 상기 보강 부재는 강화 섬유 또는 유리 섬유라고도 할 수 있다.
예를 들어, 상기 기판(100)의 절연층(110)은 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다.
이때, 상기 기판(100)의 절연층(110)이 ABF(Ajinomoto Build-up Film)로 구성되는 경우, 상기 기판(100)의 휨 특성이 저하될 수 있다.
따라서, 다른 실시 예에서의 상기 기판(100)의 절연층(110)은 ABF(Ajinomoto Build-up Film)로 구성되면서, 상기 기판(100)의 복수의 절연층을 구성하는 ABF 중 적어도 하나의 ABF에는 휨 특성을 향상시킬 수 있는 보강 물질이 포함될 수 있다.
예를 들어, 상기 기판(100)의 절연층(110)은 수지 및 필러를 포함하는 제1 ABF로 구성된 층을 포함한다. 또한, 상기 기판(100)의 절연층(110)은 상기 제1 ABF에 보강 물질이 더 포함된 제2 ABF로 구성된 층을 포함한다. 이때, 상기 제2 ABF에 포함된 보강 물질은 유리 섬유일 수 있고, GCP(Glass Core Primer) 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
상기 기판(100)의 절연층(110)의 각각의 층은 10㎛ 내지 40㎛의 범위의 두께를 가질 수 있다. 바람직하게, 상기 기판(100)의 절연층(110)의 각각의 층은 15㎛ 내지 35㎛의 범위의 두께를 만족할 수 있다. 더욱 바람직하게, 상기 기판(100)의 절연층(110)의 각각의 층은 18㎛ 내지 32㎛의 범위의 두께를 만족할 수 있다. 상기 기판(100)의 절연층(110)의 각각의 층의 두께가 10㎛ 미만이면, 상기 기판(100)의 휨 특성이 저하될 수 있다. 또한, 상기 기판(100)의 절연층(110)의 각각의 층의 두께가 10㎛ 미만이면, 상기 기판(100)의 전극층(120)이 안정적으로 보호되지 못하고, 이에 의해 전기적 신뢰성이 저하될 수 있다. 또한, 상기 기판(100)의 절연층(110)의 각각의 층의 두께가 40㎛를 초과하면, 상기 기판(100)의 전체적인 두께가 증가하고, 이에 따라 반도체 패키지의 두께가 증가할 수 있다. 또한, 상기 기판(100)의 절연층(110)의 각각의 층의 두께가 40㎛를 초과하면, 상기 기판(100)의 전극층(120)의 미세화가 어려울 수 있다.
상기 기판(100)의 절연층(110)의 각각의 층의 두께는 서로 다른 층에 배치된 전극층들 사이의 기판 수직 방향으로의 거리에 대응할 수 있다. 즉, 두께는 상기 기판(100)의 상면에서 하면을 향하는 방향, 또는 하면에서 상면을 향하는 방향으로의 길이를 의미할 수 있고, 기판 수직 방향의 길이를 의미할 수 있다. 여기서, 상면은 각 구성요소에서 상기 수직 방향을 따라 가장 높은 위치를 의미할 수 있고, 하면은 각 구성요소에서 상기 수직 방향을 따라 가장 낮은 위치를 의미할 수 있다. 그리고, 이의 위치는 서로 반대로 지칭될 수 있다.
한편, 실시 예의 반도체 패키지는 상기 기판(100)의 상면에 배치되는 제1 보호층(140)을 포함한다. 또한, 상기 반도체 패키지는 상기 기판(100)의 하면에 배치되는 제2 보호층(150)을 포함한다.
상기 기판(100)의 절연층(110)은 복수의 층 구조를 가질 수 있다. 그리고, 이하에서 기재되는 절연층(110)의 상면은 복수의 층으로 구비된 절연층 중에서 최상측에 배치된 층의 상면을 의미할 수 있다. 또한, 이하에서 기재되는 절연층(110)의 하면은 상기 절연층(110)의 복수의 층 중 최하측에 배치된 층의 하면을 의미할 수 있다. 이때, 상기 절연층(110)을 구성하는 물질과 상이한 물질로 구비되는 보호층인 제1 보호층(140)이 상기 절연층(110)의 상면에 배치되는 경우, 상기 절연층(110)의 상면과 상기 제1 보호층(140)의 하면은 구분될 수 있다. 또한, 상기 절연층(110)을 구성하는 물질과 상이한 물질로 구비되는 보호층인 제2 보호층(150)이 상기 절연층(110)의 하면에 배치되는 경우, 상기 절연층(110)의 하면과 상기 제2 보호층(150)의 상면은 구분될 수 있다.
상기 기판(100)은 전극층(120)을 포함한다. 상기 전극층(120)은 상기 기판(100)의 절연층(110)의 표면에 배치될 수 있다. 예를 들어, 상기 기판(100)의 절연층(110)이 3층 구조를 가지는 경우, 상기 3층의 절연층의 표면에는 각각 상기 전극층(120)이 배치될 수 있다.
이때, 상기 기판(100)의 전극층(120) 중 어느 하나의 전극층은 ETS(Embedded Trace Substrate) 구조를 가질 수 있다. 예를 들어, 상기 기판(100)의 절연층(110)의 상면에 배치된 전극층은 ETS 구조를 가질 수 있다. 이에 따라, 기판(100)의 최상측에 배치된 전극층의 적어도 일부는 상기 절연층(110)의 상면에 형성된 리세스(미도시) 내에 배치될 수 있다. 이에 따라 상기 ETS 구조는 매립 구조라고도 할 수 있다. 상기 ETS 구조는 일반적인 돌출 구조를 가지는 전극층 대비 미세화에 유리하다. 이에 따라, 실시 예는 기판(100)의 절연층(110)의 상면에 배치된 전극층이 ETS 구조를 가지도록 하여, 이의 미세화가 가능하도록 한다. 즉, 상기 절연층(110)의 상면에 배치된 전극층은 반도체 소자나 외부 기판과 연결되는 전극들을 포함한다. 이에 따라, 실시 예는 상기 반도체 소자에 구비된 단자들의 사이즈 및 피치에 대응하게 상기 전극들의 형성이 가능하도록 한다. 이를 통해 실시 예는 회로 집적도를 향상시킬 수 있다. 나아가, 실시 예는 상기 반도체 소자를 통해 전달되는 신호의 전송 거리를 최소화할 수 있고, 이를 통해 신호 전송 손실을 최소화할 수 있도록 한다.
이때, 전극층(120) 중 제1 전극 패턴(120a-1)은 상기 제1 보호층(140)의 상면보다 상기 반도체 소자(220)를 향하여 더 돌출된 돌출부를 포함할 수 있다. 상기 돌출부는 범프(bump)라고 할 수 있다. 상기 돌출부는 포스트(post)라고도 할 수 있다. 상기 돌출부는 필라(pillar)라고도 할 수 있다. 즉, 상기 반도체 소자(220)의 단자(225)의 피치가 미세화되면서, 복수의 단자(225)에 배치되는 도전성 접착제가 단락되는 문제가 발생할 수 있다. 따라서, 상기 복수의 단자(225)에 각각 배치되는 도전성 접착제의 볼륨을 줄이기 위해 상기 제1 전극 패턴(120a-1)은 돌출부를 포함할 수 있다. 또한, 상기 제1 전극 패턴(120a-1)과 상기 반도체 소자(220)의 단자(225) 사이에 배치되는 도전성 접착제에 열과 압력을 인가하여 결합시키는 TC(Thermal Compression) 본딩을 이용하는 경우, 상기 돌출부는 상기 제1 전극 패턴(120a-1)과 상기 반도체 소자(220)의 단자(225) 사이의 정합도 및 상기 도전성 접착제의 확산을 방지하기 위한 기능을 할 수도 있다.
상기 기판(100)의 전극층(120)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한, 기판(100)의 전극층(120)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 기판(100)의 전극층(120)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 기판(100)의 전극층(120)은 7㎛ 내지 20㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 기판(100)의 전극층(120)은 9㎛ 내지 17㎛의 범위의 두께를 가질 수 있다. 상기 기판(100)의 전극층(120)은 10㎛ 내지 13㎛의 범위의 두께를 가질 수 있다. 상기 기판(100)의 전극층(120)의 두께가 7㎛ 미만이면, 상기 전극층(120)의 저항이 증가하고, 전송 가능한 신호의 허용 전류가 감소할 수 있다. 또한, 상기 기판(100)의 전극층(120)의 두께가 20㎛를 초과하면, 상기 전극층(120)의 미세화가 어려울 수 있다.
상기 기판(100)의 전극층(120)은 상기 기판(100)의 관통 전극(130)과 연결되는 관통 패드, 외부 기판이나 반도체 소자와 연결되는 적어도 하나의 전극 패턴을 포함할 수 있다. 또한, 상기 기판(100)의 전극층(120)은 상기 관통 패드 또는 상기 전극 패턴과 연결되는 신호 전송 라인의 트레이스를 포함할 수 있다.
상기 기판(100)의 전극층(120)의 관통 패드나 전극 패턴은 15㎛ 내지 90㎛의 범위의 폭을 가질 수 있다. 상기 기판(100)의 전극층(120)의 관통 패드나 전극 패턴은 20㎛ 내지 85㎛의 범위의 폭을 가질 수 있다. 기판(100)의 전극층(120)의 관통 패드나 전극 패턴은 25㎛ 내지 80㎛의 범위의 폭을 가질 수 있다.
이때, 상기 기판(100)의 전극층(120)의 관통 패드나 전극 패턴은 기능에 따라 상기 기재된 범위 내에서 서로 다른 폭을 가질 수 있다. 또한, 상기 기판(100)의 전극층(120)의 전극들은 연결되는 반도체 소자의 단자의 사이즈 또는 외부 기판의 패드의 사이즈에 대응하게 서로 다른 폭을 가질 수 있다.
예를 들어, 상기 기판(100)의 전극층(120)은 복수의 전극 패턴을 포함할 수 있다. 예를 들어, 상기 기판(100)의 전극층(120)은 상기 절연층(110)의 상면에 배치된 제1 전극층(120a)을 포함할 수 있다. 그리고 상기 제1 전극층(120a)은 복수의 전극 패턴을 포함할 수 있다. 예를 들어, 상기 제1 전극층(120a)은 반도체 소자(220)와 수직으로 중첩되는 제1 전극 패턴(120a-1)을 포함할 수 있다. 상기 제1 전극 패턴(120a-1)은 상기 반도체 소자(220)의 단자(225)와 직접 연결되는 패턴을 의미할 수 있다. 또한, 상기 제1 전극층(120a)은 상기 반도체 소자(220)와 수직으로 중첩되지 않는 제2 전극 패턴(120a-2)을 포함할 수 있다.
상기 제1 전극 패턴(120a-1)은 상기 반도체 소자(220)의 단자(225)와 직접 연결된다. 상기 반도체 소자(220)의 단자(225)는 복수 개로 구비되고, 이에 따라 상기 제1 전극 패턴(120a-1)도 복수 개로 구비될 수 있다. 이때, 상기 복수 개의 제1 전극 패턴(120a-1) 중 적어도 하나의 전극 패턴의 형상, 사이즈 및 피치는 적어도 다른 하나의 전극 패턴의 형상, 사이즈 및 피치와 다를 수 있다.
상기 제1 전극 패턴(120a-1)이 돌출부를 포함하는 경우, 상기 돌출부의 폭은 4 ㎛ 내지 70㎛ 사이의 범위를 가질 수 있다. 상기 돌출부의 폭이 40㎛보다 작은 경우, 돌출부의 폭이 지나치게 작아 TC 본딩 시에 무너지는 문제가 발생할 수 있다. 또한, 상기 돌출부의 폭이 70㎛보다 크면, 상기 반도체 소자(220)의 단자(225)의 미세 피치에 대응되기 어려운 문제를 가질 수 있다.
상기 기판(100)은 관통 전극(130)을 포함할 수 있다. 상기 기판(100)의 관통 전극(130)은 상기 기판(100)의 절연층(110)을 관통할 수 있다. 상기 기판(100)의 관통 전극(130)은 상기 기판(100)의 서로 다른 절연층에 배치된 전극층 사이를 연결할 수 있다. 관통 전극(130)은 상기 전극층(120)과 제1 전극 패턴(120a-1) 또는 상기 전극층(120)과 제2 전극 패턴(120-2) 사이를 연결하는 전극을 의미할 수 있다. 상기 관통 전극(130)의 폭은 제1 전극 패턴(120a-1) 및/또는 제2 전극 패턴(120-2)의 폭보다 작을 수 있다. 또한, 상기 관통 전극(130)의 수직 방향의 두께는 상기 제1 전극 패턴(120a-1) 및/또는 제2 전극 패턴(120-2)의 수직 방향의 두께보다 클 수 있다. 전극층이 절연층 내에 매립되는 경우, 상기 관통 전극(130)은 절연층 내에 배치된 전극층 사이를 관통할 수 있다. 또한, 상기 전극층이 절연층의 상하면으로부터 각각 돌출되는 경우, 상기 관통 전극(130)은 절연층 전체를 관통할 수 잇다.
상기 기판(100)의 관통 전극(130)은 상기 기판(100)의 절연층(110)을 관통하는 관통 홀 내부를 전도성 물질로 충진하여 형성할 수 있다.
상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있다. 또한, 상기 관통 홀이 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있다. 또한, 상기 관통 홀이 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용할 수 있다.
상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 상기 기판(100)의 관통 전극(130)을 형성할 수 있다. 상기 관통 전극들을 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있다. 또한, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
제1 실시 예의 반도체 패키지는 상기 기판(100) 상에 배치된 제1 보호층(140)을 포함할 수 있다. 또한, 상기 반도체 패키지는 상기 기판(100) 하에 배치된 제2 보호층(150)을 포함할 수 있다. 이때, 패키지 기판의 상면은 제1 보호층(140)의 상면을 의미할 수 있고, 패키지 기판의 하면은 제2 보호층(150)의 하면을 의미할 수 있다. 그러나, 패키지 기판이 제1 및 제2 보호층(140, 150)을 포함하지 않을 경우, 패키지 기판의 상면 및 하면은 상기 기판(100)의 상면 및 하면을 의미할 수 있다.
상기 제1 보호층(140) 및 제2 보호층(150)은 상기 기판(100)을 보호하는 기능을 할 수 있다. 예를 들어, 상기 제1 보호층(140) 및 제2 보호층(150)은 상기 기판(100)의 절연층(110)의 표면이나 전극층(120)의 표면을 보호하는 기능을 할 수 있다. 이에 따라 상기 제1 보호층(140) 및 제2 보호층(150)은 기능적으로 '보호층'이라고도 표현할 수 있다.
예를 들어, 상기 제1 보호층(140) 및 제2 보호층(150)은 레지스트(resist)층일 수 있다. 바람직하게, 상기 제1 보호층(140) 및 제2 보호층(150)은 유기 고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 상기 제1 보호층(140) 및 제2 보호층(150)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 상기 제1 보호층(140) 및 제2 보호층(150)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 상기 제1 보호층(140) 및 제2 보호층(150)은 포토솔더 레지스트층, 커버-레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.
상기 제1 보호층(140) 및 제2 보호층(150)의 각각의 두께는 1㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(140) 및 제2 보호층(150)의 각각의 두께는 1㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 제1 보호층(140) 및 제2 보호층(150)의 각각의 두께는 5㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(140) 및 제2 보호층(150)의 각각의 20㎛ 초과인 경우, 반도체 패키지의 두께가 증가할 수 있고, 또는 상기 기판(100)에 응력을 인가할 수 있다. 상기 제1 보호층(140) 및 제2 보호층(150)의 각각의 두께가 1㎛ 미만인 경우, 기판(100)에 포함된 전극층(120)이 안정적으로 보호되지 않고, 이에 의해 전기적 신뢰성 또는 물리적 신뢰성이 저하될 수 있다.
상기 제1 보호층(140)은 수평 방향으로 복수의 영역으로 구분될 수 있다. 예를 들어, 상기 제1 보호층(140)의 상면의 둘레(140c)에 인접한 둘레 영역(140a) 또는 외곽 영역 또는 테두리 영역을 포함할 수 있다. 또한, 상기 제1 보호층(140)은 상기 둘레 영역(140a)을 제외한 내측 영역(140b)을 포함할 수 있다.
그리고, 제1 보호층(140)은 복수의 오픈 영역을 포함할 수 있다. 예를 들어, 상기 제1 보호층(140)은 상면 및 상기 상면과 반대되는 하면을 포함한다.
그리고, 상기 제1 보호층(140)은 상면 및 하면을 관통하는 복수의 오픈 영역을 포함할 수 있다. 상기 오픈 영역은 '개구'라고도 할 수 있다.
예를 들어, 상기 제1 보호층(140)은 상기 제1 보호층(140)의 상면의 둘레(140c)에 인접한 둘레 영역(140a)에 구비된 제1 개구(141)를 포함할 수 있다. 또한, 상기 제1 보호층(140)은 상기 내측 영역(140b)에 구비된 제2 개구(142)를 포함할 수 있다.
이때, 상기 제1 보호층(140)의 상기 제1 개구(141)의 평면 형상은 상기 제2 개구(142)의 평면 형상과 다를 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 보호층(140)의 상기 제1 개구(141)의 직경은 상기 제2 개구(142)이 직경과 다를 수 있다. 바람직하게, 상기 제1 보호층(140)의 상기 제1 개구(141)는 상기 제2 개구(142)의 직경보다 클 수 있다. 즉, 1개의 제1 개구(141)에 의한 상기 제1 보호층(140)의 오픈 면적은 1개의 제2 개구(142)에 의한 상기 제1 보호층(140)의 오픈 면적보다 클 수 있다.
상기 제1 개구(141) 및 제2 개구(142)는 서로 다른 기능을 할 수 있다.
상기 제1 개구(141)는 가스 배출구(vent hole)로 기능할 수 있다. 이에 따라, 상기 제1 개구(141)는 상기 제1 보호층(140)의 외측면에 인접하게 구비될 수 있다. 그리고, 상기 제1 개구(141)는 가스 배출성을 향상시키기 위해 상기 제2 개구(142)보다 큰 직경을 가질 수 있다.
상기 제2 개구(142)는 상기 제1 전극층(120a)의 제1 전극 패턴(120a-1)과 수직으로 중첩될 수 있다. 이에 따라, 상기 제2 개구(142)는 상기 제1 전극층(120a)의 상기 제1 전극 패턴(120a-1)의 폭이 대응하는 직경을 가질 수 있다. 상기 제2 개구(142)는 상기 제1 전극층(120a) 중에서 반도체 소자(220)의 단자(225)와 전기적으로 연결되는 제1 전극 패턴(120a-1)을 상기 제1 보호층(140)으로부터 오픈하는 기능을 할 수 있다. 이에 따라, 상기 제2 개구(142)는 상기 제1 개구(141)보다 작은 직경을 가질 수 있다. 한편, 상기 직경은 제1 수평 방향으로의 폭 또는 제2 수평 방향으로의 폭을 의미할 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 개구(141)의 직경은 상기 기판(100)의 전체 면적 및 이에 따른 접착 부재(240)의 도포량에 따라 결정될 수 있다. 예를 들어, 상기 제1 개구(141)의 직경은 상기 기판(100)의 면적 또는 접착 부재(240)의 도포량에 비례하여 커질 수 있다.
한편, 상기 제2 개구(142)의 직경은 상기 제1 전극층(120a)의 제1 전극 패턴(120a-1)의 폭에 의해 결정될 수 있다. 이때, 상기 반도체 소자(220)의 단자(225)의 미세화에 의해 상기 제1 전극 패턴(120a-1)의 폭도 미세화되고 있다. 따라서, 상기 제2 개구(142)의 직경은 상기 제1 개구(141)의 직경보다 작을 수 있다.
일 실시 예에서, 상기 제1 개구(141)는 수직으로 상기 제1 전극층(120a)과 중첩되지 않을 수 있다. 예를 들어, 상기 제1 개구(141)는 상기 제1 전극층(120a)의 상기 제1 전극 패턴(120a-1) 및 제2 전극 패턴(120a-2)과 수직으로 중첩되지 않을 수 있다. 따라서, 상기 제1 개구(141)는 상기 제1 전극층(120a)의 상면이 아닌, 상기 기판(100)의 절연층(110)의 상면을 노출할 수 있다.
다른 실시 예에서, 상기 제1 개구(141)는 상기 제1 전극층(120a) 중 적어도 하나의 전극 패턴과 수직으로 중첩될 수 있다. 예를 들어, 상기 제1 전극층(120a)은 그라운드 기능을 하는 그라운드 전극에 대응하는 전극 패턴이나, 방열 기능을 하는 방열 전극에 대응하는 전극 패턴을 포함할 수 있다. 그리고 상기 제1 개구(141)는 상기 제1 전극층(120a) 중 그라운드 전극 패턴이나 방열 전극 패턴과 수직으로 중첩될 수 있다. 이에 따라, 실시 예는 상기 제1 개구(141)를 통해 가스 배출을 하면서, 상기 그라운드 전극 패턴 또는 방열 전극 패턴을 통해 전달되는 열을 외부로 방출할 수 있도록 한다.
이와 다르게, 상기 제2 개구(142)는 반도체 소자(220)의 단자(225)와 결합되는 제1 전극층(120a)의 제1 전극 패턴(120a-1)을 노출하도록 구비될 수 있다. 예를 들어, 상기 제2 개구(142)는 상기 반도체 소자(220)의 단자(225)와 제1 전극층(120a)의 제1 전극 패턴(120a-1) 사이의 결합 영역에 구비될 수 있다. 이때, 상기 반도체 소자(220)의 단자(225)와 상기 제1 전극층(120a)의 상기 제1 전극 패턴(120a-1) 사이의 결합은 와이어 본딩, 솔더 본딩, 메탈 간 다이렉트 본딩 등을 의미할 수 있다. 와이어 본딩은 금(Au) 등의 도선을 이용하여 반도체 소자(220)의 단자(225)와 상기 제1 전극 패턴(120a-1)을 전기적 결합하는 것을 의미할 수 있다. 또한, 솔더 본딩은 Sn, Ag, Cu 중 적어도 하나를 포함하는 물질을 이용하여 반도체 소자(220)의 단자(225)와 제1 전극 패턴(120a-1)을 전기적으로 결합하는 것을 의미할 수 있다. 또한, 메탈 간 다이렉트 본딩은 솔더, 와이어, 전도성 접착제 등이 없이 상기 제1 전극 패턴(120a-1)과 반도체 소자(220)의 단자(225)에 열과 압력을 인가하여 재결정화하고, 이를 통해 제1 전극 패턴(120a-1)과 반도체 소자의 단자(225) 사이를 직접 결합시키는 것을 의미할 수 있다.
한편, 상기 제1 개구(141)는 상기 제1 보호층(140)의 외측면과 연결될 수 있다. 즉, 상기 제1 개구(141)는 상기 제1 보호층(140)의 외측면에서 내측 방향을 향하여 오목하면서 상기 제1 보호층(140)의 상면 및 하면을 관통하는 관통 홀을 의미할 수 있다.
이에 반하여, 상기 제2 개구(142)는 상기 제1 개구(141)와 이격되면서, 상기 제1 보호층(140)의 외측면하고도 이격될 수 있다.
한편, 제2 보호층(150)도 개구를 포함할 수 있다. 상기 제2 보호층(150)의 개구는 상기 기판(100)의 절연층(110)의 하면에 배치된 전극 패턴과 수직 방향으로 중첩될 수 있다.
실시 예의 반도체 패키지는 제1 접속부(210)를 포함한다. 즉, 상기 기판(100) 상에는 제1 접속부(210)가 배치된다. 예를 들어, 상기 기판(100)의 제1 전극층(120a)의 제1 전극 패턴(120a-1) 상에는 제1 접속부(210)가 배치된다. 이때, 상기 제1 전극 패턴(120a-1)과 상기 반도체 소자(220)의 단자(225)가 메탈 간 다이렉트 본딩으로 결합되는 경우, 상기 제1 접속부(210)는 생략될 수 있다. 이와 다르게, 상기 제1 전극 패턴(120a-1)과 상기 반도체 소자(220)의 단자(225)가 메탈 간 다이렉트 본딩으로 결합되는 경우, 상기 제1 접속부(210)는 상기 다이렉트 본딩에 의해 재결정화된 금속층을 의미할 수 있다.
상기 제1 접속부(210)는 육면체 형상을 가질 수 있다. 상기 제1 접속부(210)의 단면은 사각형 형상을 포함할 수 있다. 상기 제1 접속부(210)의 단면은 직사각형 또는 정사각형을 포함할 수 있다. 예를 들어, 상기 제1 접속부(210)는 구형 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(210)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(210)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 상기 제1 접속부(210)의 단면 형상은 일측면에서 평면이고, 다른 일측면에서 곡면일 수 있다. 상기 제1 접속부(210)는 솔더 볼일 수 있으나, 이에 한정되는 것은 아니다.
실시 예의 반도체 패키지는 상기 제1 접속부(210) 상에 배치된 구성을 포함한다. 상기 제1 접속부(210) 상에 배치된 구성은 반도체 소자일 수 있고, 이와 다르게 인터포저일 수 있다. 이하에서는 상기 제1 접속부(210) 상에 배치된 구성이 반도체 소자(220)인 것으로 하여 설명한다.
상기 반도체 소자(220)는 로직 칩일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 반도체 소자(220)는 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 어플리케이션 프로세서(AP) 칩일 수 있다. 상기 반도체 소자(220)는 하면에 단자(225)를 포함한다. 그리고, 상기 반도체 소자(220)의 단자(225)는 상기 제1 접속부(210)를 통해 상기 기판(100)의 전극층(120)의 제1 전극 패턴(120a-1)과 전기적으로 연결될 수 있다.
또한, 반도체 패키지는 몰딩 부재(230)를 포함할 수 있다. 상기 몰딩 부재(230)는 상기 기판(100) 상에 결합된 구성의 일부를 몰딩할 수 있다. 상기 몰딩 부재(230)는 상기 반도체 소자(220)의 측부를 몰딩하는 언더필을 의미할 수 있다. 또한, 상기 몰딩 부재(230)는 상기 반도체 소자(220)의 측부를 몰딩하는 몰딩층을 의미할 수 있다. 또한, 상기 몰딩 부재(230)는 상기 언더필 및 몰딩층을 모두 포함할 수도 있다.
상기 몰딩 부재(230)는 상기 제1 접속부(210)부를 몰딩할 수 있다. 또한 상기 몰딩 부재(230)는 상기 반도체 소자(220)의 단자(225)를 몰딩할 수 있다. 또한, 상기 몰딩 부재(230)는 상기 반도체 소자(220)의 측부의 적어도 일부를 몰딩할 수 있다. 상기 몰딩 부재(230)는 상기 반도체 소자(220)의 상면을 개방할 수 있다.
상기 몰딩 부재(230)는 EMC(Epoxy Mold Compound)일 수 있으나, 이에 한정되는 것은 아니다. 상기 몰딩 부재(230)는 저유전율을 가질 수 있다. 예를 들어, 상기 몰딩 부재(230)의 유전율(Dk)은 0.2 내지 10일 수 있다. 예를 들어, 상기 몰딩 부재(230)의 유전율(Dk)은 0.5 내지 8일 수 있다. 예를 들어, 상기 몰딩 부재(230)의 유전율(Dk)은 0.8 내지 5일 수 있다. 이에 따라, 실시 예에서는 상기 몰딩 부재(230)가 저유전율을 가지도록 하여, 상기 반도체 소자(220)에서 발생하는 열을 효율적으로 외부로 방출할 수 있도록 한다.
반도체 패키지는 제2 접속부(260)를 포함한다.
상기 제2 접속부(260)는 상기 기판(100)의 하면에 배치될 수 있다. 예를 들어, 상기 제2 접속부(260)는 상기 기판(100)의 하면에 배치된 전극층(120)의 전극 패턴의 하면에 배치될 수 있다. 예를 들어, 상기 제2 접속부(260)는 상기 제2 보호층(150)의 개구에 배치될 수 있다. 상기 제2 접속부(260)는 실시 예의 반도체 패키지를 별도의 외부 기판(예를 들어, 전자 디바이스의 메인 보드)에 연결하기 위한 솔더일 수 있으나, 이에 한정되는 것은 아니다.
반도체 패키지는 접착 부재(240)를 포함한다.
상기 접착 부재(240)는 상기 제1 보호층(140)의 상면에 배치될 수 있다. 바람직하게, 상기 접착 부재(240)는 접착성을 가지는 물질을 포함할 수 있다. 상기 접착 부재(240)는 에폭시일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 접착 부재(240)는 열경화성 접착제, 자외선 경화성 접착제, 및 접착 필름 중 어느 하나일 수도 있을 것이다.
상기 접착 부재(240)는 상기 제1 보호층(140)의 상면에 상기 제1 보호층(140)의 상면의 둘레 방향을 따라 배치될 수 있다. 상기 둘레 방향은 상기 제1 보호층(140)의 상면의 테두리를 따라 구비되는 테두리 방향을 의미할 수 있다.
예를 들어, 상기 접착 부재(240)는 상기 제1 보호층(140)의 상면의 둘레 영역(140a)에 상기 제1 보호층(140)의 상면의 둘레 방향을 따라 배치될 수 있다. 즉, 상기 둘레 영역(140a)은 상기 제1 보호층(140)의 상면의 둘레(140c)에 인접하면서 상기 제1 보호층(140)의 상면의 둘레 방향을 따라 구비된다. 그리고 상기 접착 부재(240)는 상기 제1 보호층(140)의 상기 둘레 영역(140a)에 배치될 수 있다.
이때, 상기 접착 부재(240)는 상기 제1 보호층(140)의 상면의 둘레 방향을 따라 개루프 형상을 가지고 배치될 수 있다. 예를 들어, 상기 접착 부재(240)는 상기 제1 보호층(140)의 둘레 영역(140a)에 전체적으로 배치되지 않고 부분적으로 배치될 수 있다. 예를 들어, 상기 제1 보호층(140)의 상기 둘레 영역(140a)은 상기 접착 부재(240)가 배치되는 접착 부재 배치 영역과, 상기 접착 부재(240)가 배치되지 않는 접착 부재 미배치 영역을 포함할 수 있다. 상기 접착 부재 미배치 영역은 상기 개루프 형상을 가지는 상기 접착 부재(240)의 일단부와 타단부 사이의 이격 영역을 의미할 수 있다.
이를 통해, 실시 예는 상기 접착 부재(240)가 개루프 형상을 가지도록 하고, 이에 따라 상기 제1 보호층(140)의 둘레 영역(140a) 중 적어도 일부 영역에 상기 접착 부재(240)가 배치되지 않도록 한다. 그리고 상기 둘레 영역(140a)에서 상기 접착 부재(240)가 배치되지 않은 영역은 가스 배출구로 기능할 수 있다. 예를 들어, 상기 접착 부재(240)가 폐루프 형상을 가지는 경우, 커버 부재(300)의 내측 공간으로 정의되는 캐비티 공간에 존재하는 가스가 상기 캐비티 공간의 외부로 배출되지 못할 수 있다. 즉, 실시 예는 상기 접착 부재(240)와 상기 커버 부재(300)를 결합하기 위한 열 공정을 진행할 수 있다. 그리고 상기 열 공정에서 상기 내측 공간에 가스가 발생할 수 있다. 이때, 상기 접착 부재(240)가 상기 폐루프 형상을 가지는 경우, 상기 캐비티 공간에서 발생한 가스가 외부로 배출되지 못할 수 있다. 따라서, 실시 예에는 상기 접착 부재(240)가 개루프 형상을 가지도록 하고, 이를 통해 상기 접착 부재(240)의 일단부와 타단부 사이의 이격 영역을 통해 상기 캐비티 공간 내에 존재하는 가스가 캐비티 공간의 외부로 배출될 수 있도록 한다.
다만, 상기 접착 부재(240)의 일단부와 타단부 사이의 이격 영역만으로는 상기 캐비티 공간 내에 존재하는 가스를 외부로 충분히 배출하지 못할 수 있다. 즉, 반도체 패키지의 고사양화로 인해 상기 반도체 패키지의 면적이 커지고 있다. 이에 따라, 상기 접착 부재(240)의 도포량이 증가하고 있다. 이로 인해 상기 접착 부재(240)의 일단부와 타단부 사이의 이격 영역에서만 상기 가스가 배출되는 경우, 상기 캐비티 공간 내부의 가스가 외부로 충분히 배출되지 못하고, 이에 의해 물리적 신뢰성 문제가 발생할 수 있다. 이때, 상기 접착 부재(240)가 미배치되는 상기 이격 영역의 면적을 증가시켜 상기 가스가 배출될 수 있는 공간을 확보할 수도 있다. 그러나 상기 반도체 패키지의 면적이 증가하고, 이에 따라 상기 커버 부재(300)의 사이즈도 커지고 있다. 그리고 상기 이격 영역의 면적이 증가하는 경우, 상기 커버 부재(300)와 상기 기판(100) 사이의 밀착력을 충분히 확보하지 못할 수 있고, 이로 인해 상기 커버 부재(300)가 상기 기판(100)으로부터 분리되는 물리적 신뢰성 문제가 발생할 수 있다. 다시 말해서, 상기 이역 영역의 면적이 감소하면 상기 가스가 충분히 배출되지 못하는 문제가 발생하고, 상기 이격 영역의 면적이 증가하면 상기 커버 부재(300)와 기판(100) 사이의 밀착력이 확보되지 못하는 문제가 있다.
따라서, 실시 예는 상기 제1 보호층(140)에 구비된 상기 제1 개구(141)를 이용하여 상기 캐비티 공간에 존재하는 가스가 캐비티 공간 외부로 배출될 수 있도록 한다.
이를 위해, 상기 제1 보호층(140)의 상기 제1 개구(141)는 상기 접착 부재(240)의 상기 이격 영역과 수직으로 중첩될 수 있다. 다시 말해서, 상기 제1 보호층(140)의 상기 제1 개구(141)는 상기 접착 부재(240)의 상기 이격 영역과 연결될 수 있다. 따라서, 실시 예는 상기 이격 영역뿐 아니라, 상기 이격 영역과 연결된 상기 제1 보호층(140)의 상기 제1 개구(141)를 통해 상기 캐비티 공간에 존재하는 가스를 배출시킬 수 있다.
다시 말해서, 상기 제1 보호층(140)의 상기 둘레 영역(140a)은 상기 접착 부재(240)가 배치되는 영역 및 상기 접착 부재(240)가 배치되지 않은 미배치 영역을 포함한다. 그리고, 상기 제1 보호층(140)의 상기 제1 개구(141)는 상기 둘레 영역(140a)의 상기 미배치 영역과 수직으로 중첩된다. 이에 따라, 상기 커버 부재(300)의 하면과 상기 기판(100) 사이의 수직 방향으로 이격 거리는 상기 제1 개구(141)의 깊이만큼 증가할 수 있다. 이를 통해, 실시 예는 상기 캐비티 공간에 발생된 가스를 외부로 충분히 배출할 수 있다. 이에 따라 실시 예는 반도체 패키지의 물리적 신뢰성 및 전기적 신뢰성을 더욱 향상시킬 수 있다.
반도체 패키지는 커버 부재(300)를 포함한다.
상기 커버 부재(300)는 상기 접착 부재(240) 상에 배치된다. 상기 커버 부재(300)는 내측에 상기 캐비티 공간으로 정의되는 수용 공간을 포함할 수 있다.
상기 커버 부재(300)는 내부에 상기 수용공간을 포함하면서 하측이 개방된 형상을 가질 수 있다.
상기 커버 부재(300)는 상기 기판(100) 상에 배치되고 상기 반도체 소자(220)의 측부를 커버하는 측판부(310)를 포함한다. 또한, 상기 측판부(310)는 상기 접착 부재(240)와 접촉하는 제1 부분과, 상기 제1 부분으로부터 상기 기판에서 멀어지는 방향으로 연장되는 제2 부분을 포함할 수 있다. 예를 들어, 상기 측판부(310)는 계단 형상을 가질 수 있으나, 이에 한정되는 것은 아니다.
상기 커버 부재(300)는 상기 측판부(310)의 상단으로부터 연장되고 상기 반도체 소자(220)의 상부를 커버하는 상판부(320)를 포함한다. 그리고 상기 커버 부재(300)는 상기 측판부(310)와 상기 상판부(320)를 통해 내측에 상기 반도체 소자(220)를 수용하는 캐비티 공간을 형성할 수 있다.
상기 커버 부재(300)의 하면은 상기 접착 부재(240)와 접촉할 수 있다. 구체적으로, 상기 커버 부재(300)의 상기 측판부(310)의 하면은 상기 접착 부재(240)와 접촉할 수 있다.
이때, 상기 커버 부재(300)의 측판부(310)의 하면은 상기 접착 부재(240)와 수직으로 중첩되면서 상기 접착 부재(240)와 접촉하는 제1 하면을 포함할 수 있다. 또한, 상기 커버 부재(300)의 측판부(310)의 하면은 상기 접착 부재(240)와 수직으로 중첩되지 않으면서 상기 접착 부재(240)와 접촉하지 않는 제2 하면을 포함할 수 있다. 예를 들어, 상기 커버 부재(300)의 측판부(310)의 상기 제2 하면은 상기 접착 부재(240)의 상기 이격 영역과 수직으로 중첩되는 부분일 수 있다. 이때, 상기 커버 부재(300)의 측판부(310)의 상기 제2 하면은 상기 제1 보호층(140)의 상기 제1 개구(141)와 수직으로 중첩될 수 있다. 이에 따라, 상기 커버 부재(300)의 상기 측판부(310)의 상기 제2 하면의 적어도 일부는 상기 이격 영역 및 상기 제1 개구(141)를 통해 상기 기판(100)의 상면과 직접 마주보며 위치할 수 있다.
상기 커버 부재(300)는 전극층(120)가 수직으로 중첩될 수 있다. 상기 커버 부재(300)의 상판부(320)는 반도체 소자(220) 및/또는 전극층(120)과 수직으로 중첩될 수 있다. 또한, 상기 커버 부재(300)의 측판부(310)는 상기 전극층(120)과 수직으로 중첩될 수 있다. 상기 측판부(310)는 제1 개구(141)와 수직으로 중첩되는 제1 영역과, 제1 접착 부재(240)와 수직으로 중첩되는 제2 영역을 포함할 수 있다. 또한, 상기 제1 영역이 상기 제1 보호층(140)과 수직으로 중첩되지 않는 경우, 상기 제1 개구(141)를 통해 유동하는 가스에 의해 상기 전극층(120)이 산화 또는 열화되는 것을 방지하기 위해 상기 제1 영역은 상기 전극층(120)과 수직으로 중첩되지 않을 수 있다. 그러나, 상기 제2 영역에서는 유동하는 가스로부터 제1 보호층(140) 및/또는 제1 접착 부재(240)에 의해 상기 전극층(120)이 보호되기 때문에, 상기 전극층(120)의 배선 설계를 자유롭게 할 수 있으며, 이에 따라 상기 제2 영역은 상기 전극층(120)과 수직으로 중첩될 수 있다.
상기 커버 부재(300)는 상기 캐비티 공간의 주위를 커버하며, 이에 따라 상기 캐비티 공간 내에 수용된 반도체 소자(220)를 보호하는 기능을 할 수 있다. 나아가, 상기 커버 부재(300)는 반도체 소자(220)에서 발생하는 열을 외부로 방출하는 방출 기능을 할 수 있다. 이를 위해, 커버 부재(300)는 열 전달 특성이 우수한 금속 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
한편, 실시 예의 반도체 패키지는 제2 접착 부재(410)를 포함한다. 상기 제2 접착 부재(410)는 상기 반도체 소자(220)의 상면에 배치될 수 있다. 또한, 상기 제2 접착 부재(410)는 상기 커버 부재(300)의 상기 상판부(320)의 하면에 배치될 수 있다. 구체적으로, 상기 제2 접착 부재(410)는 상기 반도체 소자(220)와 상기 커버 부재(300) 사이에 배치될 수 있다. 상기 제2 접착 부재(410)는 상기 반도체 소자(220)에 상기 커버 부재(300)가 결합되도록 한다. 그리고, 상기 제2 접착 부재(410)는 상기 반도체 소자(220)에서 발생하는 열을 상기 커버 부재(300)로 전달할 수 있다. 이를 위해, 상기 제2 접착 부재(410)는 열 전달 특성이 우수한 물질을 포함할 수 있다. 예를 들어, 상기 제2 접착 부재(410)는 열전달이 가능한 TIM(Thermal Interface Material)일 수 있다. 바람직하게, 상기 제2 접착 부재(410)는 TIM 페이스트일 수 있다. 상기 TIM 페이스트는 알루미나, 왁스, 솔벤트 등의 혼합으로 구성될 수 있으나, 이에 한정되는 것은 아니다.
또한, 반도체 패키지는 제3 접착 부재(420)를 포함한다. 상기 제3 접착 부재(420)는 상기 커버 부재(300) 상에 배치된다. 바람직하게, 상기 제3 접착 부재(420)는 상기 커버 부재(300)의 상기 상판부(320)의 상면에 배치된다. 상기 제3 접착 부재(420)는 상기 방열판(430)과 상기 커버 부재(300) 사이에 배치될 수 있다. 상기 제3 접착 부재(420)는 상기 커버 부재(300) 상에 상기 방열판(430)이 결합되도록 할 수 있다. 상기 제3 접착 부재(420)는 상기 커버 부재(300)로부터 전달되는 열을 상기 방열판(430)으로 전달할 수 있다. 이를 위해, 상기 제3 접착 부재(420)는 열 전달 특성이 우수한 물질을 포함할 수 있다. 예를 들어, 상기 제3 접착 부재(420)는 TIM 페이스트일 수 있으나, 이에 한정되는 것은 아니다.
반도체 패키지는 상기 제3 접착 부재(420) 상에 결합되는 방열판(430)을 포함한다. 상기 방열판(430)은 히트싱크일 수 있다. 상기 방열판(430)은 상기 커버 부재(300)로부터 전달되는 열을 외부로 방출할 수 있다. 상기 방열판(430)은 상호 이격되는 복수의 방열 핀을 포함하는 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
도 2는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2를 참조하면, 제2 실시 예의 반도체 패키지는 제1 실시 예의 반도체 패키지 대비 기판(100)의 구조에 있어 상이할 수 있다. 따라서, 이하에서는 상기 기판(100)의 구조에 대해서만 설명하기로 한다.
제1 실시 예의 반도체 패키지는 기판(100) 상에 1개의 반도체 소자(220)가 실장된 구조를 가진다. 이와 다르게, 제2 실시 예의 반도체 패키지는 상기 기판(100) 상에 수평 방향으로 상호 이격되며 복수의 반도체 소자가 실장될 수 있다.
또한, 상기 제1 실시 예의 기판(100)은 패키지 기판이었다. 즉, 제1 실시 예의 기판(100)은 반도체 소자와 메인 보드 사이에 배치되는 패키지 기판이었다.
이와 다르게, 제2 실시 예의 기판(100)은 인터포저이다. 즉, 제2 실시 예의 기판(100)은 반도체 소자와 패키지 기판(600) 사이에 배치되는 인터포저를 의미할 수 있다.
또한, 상기 제1 전극층(120a)의 제1 전극 패턴(120a-1)은 제1 그룹의 제1 전극 패턴 및 제2 그룹의 제2 전극 패턴으로 구분될 수 있다.
그리고 제2 실시 예의 반도체 패키지는 상기 제1 그룹의 제1 전극 패턴 상에 배치된 제1 반도체 소자(220a)를 포함할 수 있다. 상기 제1 반도체 소자(220a)의 단자(225a)는 제1 접속부(210)를 통해 상기 제1 그룹의 제1 전극 패턴과 전기적으로 연결될 수 있다.
또한, 제2 실시 예의 반도체 패키지는 상기 제2 그룹의 제2 전극 패턴 상에 배치된 제2 반도체 소자(220b)를 포함할 수 있다. 상기 제2 반도체 소자(220b)의 단자(225b)는 제1 접속부(210)를 통해 상기 제2 그룹의 제1 전극 패턴과 전기적으로 연결될 수 있다.
상기 제1 반도체 소자(220a) 및 제2 반도체 소자(220b)는 서로 동일한 종류의 로직 칩일 수 있고, 이와 다르게 서로 다른 종류의 로직 칩일 수 있다.
한편, 제2 실시 예의 반도체 패키지의 몰딩 부재(230)는 상기 제1 반도체 소자(220a) 및 제2 반도체 소자(220b)를 동시에 몰딩할 수 있다.
또한, 제2 실시 예의 반도체 패키지의 제2 접착 부재(410)는 상기 제1 반도체 소자(220a) 및 제2 반도체 소자(220b) 상에 배치될 수 있다. 이때, 상기 제2 접착 부재(410)는 상기 제1 반도체 소자(220a) 및 제2 반도체 소자(220b) 사이의 이격 영역에도 배치될 수 있으나, 이에 한정되는 것은 아니다.
도 3은 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 3을 참조하면, 제3 실시 예의 반도체 패키지는 제1 실시 예의 반도체 패키지 대비 기판(100)의 구조에 있어 상이할 수 있다. 따라서, 이하에서는 상기 기판(100)의 구조에 대해서만 설명하기로 한다.
도 1의 제1 실시 예의 반도체 패키지는 코어-리스 기판일 수 있다. 그리고 도 3의 제3 실시 예의 반도체 패키지는 코어기판일 수 있다.
도 3을 참조하면, 기판(100)은 절연층(110)을 포함한다. 그리고, 상기 절연층(110)은 복수의 층 구조를 가질 수 있다. 상기 절연층(110)은 코어층(111)을 포함할 수 있다. 상기 코어층(111)은 프리프레그(prepreg)를 포함할 수 있다. 상기 프리프레그는 유리 섬유 실(glass yarn)으로 직조된 글라스 패브릭(glass fabric)과 같은 직물 시트(fabric sheet) 형태의 섬유층에 에폭시 수지 등을 함침한 후 열 압착을 진행함으로써 형성될 수 있다. 상기 코어층(111)은 수지 및 수지 내에 배치되는 강화 섬유를 포함할 수 있다. 상기 수지는 에폭시 수지일 수 있으나, 이에 한정되는 것은 아니다.
상기 기판(100)의 절연층(110)은 상기 코어층(111) 상에 배치된 추가 절연층(112)을 더 포함할 수 있다. 추가 절연층(112)은 제1 실시 예의 기판(100)에 포함된 보강 물질을 포함하지 않는 ABF일 수 있다.
이때, 제2 실시 예의 기판(100)의 전극층(120)의 전극들은 상기 기판(100)의 절연층(110)의 상면 위로 돌출된 구조를 가질 수 있다.
도 4는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 4를 참조하면, 제4 실시 예의 반도체 패키지는 제1 실시 예의 반도체 패키지 대비 기판(100) 상에 배치되는 반도체 소자의 구성에 있어 상이할 수 있다. 따라서, 이하에서는 기판(100) 상에 배치되는 반도체 소자의 구성에 대해서만 설명하기로 한다.
제4 실시 예의 반도체 패키지는 상기 기판(100)의 제1 접속부(210) 상에 배치된 제1 구성(220)을 포함할 수 있다. 상기 제1 구성(220)은 반도체 소자일 수 있고, 이와 다르게 인터포저일 수 있다. 그리고, 상기 제1 구성(220)이 인터포저인 경우, 이는 액티브 인터포저일 수 있고, 이와 다르게 패시브 인터포저일 수 있다.
또한, 제4 실시 예의 반도체 패키지는 상기 제1 구성(220) 상에 배치된 제5 접속부(510)를 포함할 수 있다. 상기 제5 접속부(510)는 상기 제1 구성(220)과 전기적으로 연결될 수 있다. 예를 들어, 상기 제1 구성(220)이 반도체 소자인 경우, 상기 제5 접속부(510)는 상기 반도체 소자의 단자 상에 배치될 수 있다. 예를 들어, 상기 제1 구성(220)이 인터포저인 경우, 상기 제5 접속부(510)는 상기 인터포저의 전극 상에 배치될 수 있다.
또한, 제4 실시 예의 반도체 패키지는 상기 제5 접속부(510) 상에 배치된 제2 구성(520)을 포함할 수 있다. 상기 제2 구성(520)은 반도체 소자일 수 있다. 예를 들어, 상기 제2 구성(520)은 CPU 또는 GPU일 수 있으나, 이에 한정되는 것은 아니다. 상기 제2 구성(520)은 단자(525)를 포함한다. 그리고, 상기 제2 구성(520)의 단자(525)는 상기 제5 접속부(510)를 통해 상기 제1 구성(220)과 전기적으로 연결될 수 있다. 이를 통해 상기 제2 구성(520)은 상기 기판(100)과 전기적으로 연결될 수 있다.
예를 들어, 제4 실시 예의 반도체 패키지는 기판(100) 상에 복수의 반도체 소자(220, 520)가 적층 구조를 가지고 배치될 수 있다. 또한, 제3 실시 예의 반도체 패키지는 액티브 또는 패시브 인터포저(220)를 통해 상기 기판(100)과 반도체 소자(520) 사이가 전기적으로 연결될 수 있다.
그리고 제4 실시 예의 몰딩 부재(230)은 상기 제1 구성(220)과 제2 구성(520)을 몰딩할 수 있다.
또한, 제4 실시 예의 커버 부재(300)는 상기 제1 구성(220)과 제2 구성(520)의 측부 및 상부 영역을 커버할 수 있다. 예를 들어, 상기 커버 부재(300)의 수용 공간으로 정의되는 캐비티 공간에는 상기 제1 구성(220) 및 제2 구성(520)이 배치될 수 있다.
또한, 제4 실시 예의 제2 접착 부재(410)는 상기 제2 구성(520)의 상면에 배치될 수 있다.
이하에서는 제1 보호층(140)의 오픈 영역의 구조, 및 상기 제1 접착 부재(240)의 배치 구조, 그리고 상기 커버 부재(300)의 배치 구조에 대해 보다 구체적으로 설명한다.
도 5는 제1 실시 예의 제1 보호층을 나타낸 평면도이고, 도 6은 제2 실시 예의 제1 보호층을 나타낸 평면도이고, 도 7은 제3 실시 예의 제1 보호층을 나타낸 평면도이고, 도 8은 제4 실시 예의 제1 보호층을 나타낸 평면도이며, 도 9는 제1 실시 예의 제1 보호층 상에 제1 접착 부재가 배치된 상태를 보여주는 도면이고, 도 10은 제2 실시 예의 제1 보호층 상에 제1 접착 부재가 배치된 상태를 보여주는 도면이다.
도 5를 참조하면, 제1 보호층(140)은 기판(100) 상에 배치된다. 상기 제1 보호층(140)은 오픈 영역을 포함할 수 있다.
이때, 상기 제1 보호층(140)은 복수의 영역으로 구분될 수 있다. 예를 들어, 상기 제1 보호층(140)은 상기 제1 보호층(140)의 상면의 둘레(140c)에 인접한 둘레 영역(140a)을 포함할 수 있다. 그리고, 상기 제1 보호층(140)은 상기 둘레(140c)을 제외한 내측 영역(140b)을 포함할 수 있다.
이때, 상기 둘레(140c)는 상기 제1 보호층(140)의 상면의 테두리라고도 할 수 있다. 또한, 상기 둘레(140c)는 상기 제1 보호층(140)의 외측면과 연결되는 상기 제1 보호층(140)의 상면의 모서리라고도 할 수 있다.
상기 제1 보호층(140)의 오픈 영역은 제1 개구(141) 및 제2 개구(142)를 포함한다.
이때, 제1 실시 예에서의 상기 제1 개구(141)는 1개로 구성될 수 있다.
상기 제1 개구(141)는 상기 제1 보호층(140)의 상기 둘레 영역(140a)에 구비될 수 있다. 상기 제1 개구(141)는 상기 제1 보호층(140)의 상기 둘레 영역(140a)의 상면 및 하면을 관통하는 관통 홀일 수 있다. 이때, 상기 제1 개구(141)는 상기 제1 보호층(140)의 외측면과 연결될 수 있다. 이에 따라, 상기 제1 개구(141)는 상기 제1 보호층(140)의 외측면에서 내측 방향으로 함몰된 리세스이면서, 상기 제1 보호층(140)의 상면 및 하면을 관통하는 관통 홀이라고 할 수 있다.
상기 제2 개구(142)는 복수 개 구성될 수 있다. 상기 제2 개구(142)는 상기 기판(100) 상에 배치되는 반도체 소자(220)의 단자(225)의 개수 또는 제1 전극 패턴(120a-1)의 개수에 대응하는 개수를 가질 수 있으나, 이에 한정되지는 않는다. 예를 들어, 상기 제2 개구(142)의 개수는 상기 제1 전극 패턴(120a-1)의 개수보다 작을 수 있다. 이 경우, 복수의 제2 개구 중 적어도 1개의 제2 개구는 복수의 제1 전극 패턴(120a-1)을 동시에 오픈할 수 있다.
제1 실시 예에서의 상기 제1 개구(141)는 상기 제1 보호층(140)의 둘레 영역(140a) 영역 중에서 코너 영역과 이격된 영역에 구비될 수 있다.
도 6을 참조하면, 제2 실시 예에서의 상기 제1 개구(141)는 복수 개로 구성될 수 있다.
예를 들어, 제2 실시 예의 제1 보호층(140)은 상기 둘레 영역(140a)에 구비되고 서로 이격되는 복수의 제1 개구(141)를 포함할 수 있다.
예를 들어, 상기 복수의 제1 개구(141)는 상기 둘레 영역(140a)에서 서로 이격되며 배치되는 제1-1 개구 내지 제1-4 개구(141-1, 141-2, 141-3, 141-4)를 포함할 수 있다. 상기 제1-1 개구 내지 제1-4 개구(141-1, 141-2, 141-3, 141-4)는 상기 제1 보호층(140)의 상면의 둘레 방향을 따라 서로 이격될 수 있다. 그리고, 제1-1 개구 내지 제1-4 개구(141-1, 141-2, 141-3, 141-4) 각각은 상기 제1 보호층(140)의 외측면과 연결될 수 있다.
도 7을 참조하면, 제3 실시 예의 제1 보호층(140)은 1개의 제1 개구(141a)를 구비할 수 있다. 이때, 제1 보호층(140)의 제1 개구(141)는 상기 제1 보호층(140)의 상면의 코너 영역과 이격된 위치에 배치되었다.
이와 다르게, 제3 실시 예의 제1 보호층(140)의 제1 개구(141a)는 상기 코너 영역에 배치될 수 있다. 이에 따라 상기 제1 개구(141a)를 구성하는 상기 제1 보호층(140)의 외측면의 둘레는 절곡된 부분을 포함할 수 있다. 예를 들어, 제3 실시 예의 제1 개구(141)의 평면 형상은 절곡된 부분을 포함하는 "L"자 형상을 가질 수 있으나, 이에 한정되는 것은 아니다.
도 8을 참조하면, 제4 실시 예에서의 상기 제1 개구(141a)는 복수 개로 구성될 수 있다.
예를 들어, 제4 실시 예의 제1 보호층(140)은 상기 둘레 영역(140a)에 구비되고 서로 이격되는 복수의 제1 개구(141a)를 포함할 수 있다.
예를 들어, 상기 복수의 제1 개구(141a)는 상기 둘레 영역(140a)에서 서로 이격되며 배치되는 제1-1 개구 내지 제1-4 개구(141-1a, 141-2a, 141-3a, 141-4a)를 포함할 수 있다. 상기 제1-1 개구 내지 제1-4 개구(141-1a, 141-2a, 141-3a, 141-4a)는 상기 제1 보호층(140)의 상면의 둘레 방향을 따라 서로 이격될 수 있다. 그리고, 제1-1 개구 내지 제1-4 개구(141-1a, 141-2a, 141-3a, 141-4a) 각각은 상기 제1 보호층(140)의 외측면과 연결될 수 있다. 제1-1 개구 내지 제1-4 개구(141-1a, 141-2a, 141-3a, 141-4a)는 상기 제1 보호층(140)의 상면의 둘레 영역(140a)의 서로 다른 코너 영역에 구비될 수 있다.
한편, 실시 예의 제1 보호층(140)의 제1 개구는 제1 내지 제4 실시 예 중 적어도 2개의 실시 예의 제1 개구의 구조의 조합으로도 구비될 수도 있을 것이다.
한편, 도 9를 참조하면, 상기 제1 보호층(140)의 상기 둘레 영역(140a)에는 제1 접착 부재(240)가 배치된다. 그리고 상기 제1 보호층(140)의 상기 제2 개구(142)에는 제1 접속부(210)가 배치될 수 있다.
상기 제1 접착 부재(240)는 상기 제1 보호층(140)의 상기 둘레 영역(140a) 상에 상기 제1 보호층(140)의 상면의 둘레 방향을 따라 배치될 수 있다. 이때, 상기 제1 접착 부재(240)는 개루프 형상을 가질 수 있다. 예를 들어, 상기 제1 접착 부재(240)는 상기 둘레 영역(140a)에 부분적으로 배치될 수 있다. 예를 들어, 상기 둘레 영역(140a)은 상기 둘레 방향을 따라 상기 제1 접착 부재(240)가 배치되지 않은 미배치 영역을 포함할 수 있다. 상기 미배치 영역은 상기 개루프 형상은 가지는 상기 제1 접착 부재(240)의 일단부(241e1) 및 타단부(241e2) 사이의 이격 영역을 의미할 수 있다. 예를 들어, 상기 미배치 영역은 상기 커버 부재(300)의 측판부(310)의 제2 하면과 수직으로 중첩되는 영역을 의미할 수 있다. 상기 커버 부재(300)의 측판부(310)의 제2 하면은 상기 측판부(310)의 하면 중 상기 접착 부재(240)와 수직으로 중첩되지 않으면서 상기 제1 접착 부재(240)와 접촉하지 않는 부분을 의미할 수 있다.
그리고 상기 제1 보호층(140)의 상기 제1 개구(141)는 상기 미배치 영역과 수직으로 중첩될 수 있다. 이때, 상기 미배치 영역은 수직으로 부분적으로 상기 제1 보호층(140)의 제1 개구(141)와 중첩될 수 있다.
구체적으로, 상기 미배치 영역 중 일부에는 상기 제1 개구(141)가 구비되고, 나머지 일부에는 상기 제1 개구(141)가 구비되지 않을 수 있다.
구체적으로, 실시 예의 상기 제1 개구(141)는 제1 폭(W1)을 가질 수 있다. 이때, 상기 제1 폭(W1)은 상기 제1 보호층(140)의 상면의 둘레 방향으로의 폭을 의미할 수 있다. 예를 들어, 상기 제1 폭은 상기 제1 개구(141)의 수평 방향으로의 길이를 의미할 수도 있다.
또한, 실시 예의 상기 미배치 영역 또는 상기 이격 영역은 상기 제1 폭(W1)보다 큰 제2 폭(W2)을 가질 수 있다. 상기 제2 폭(W2)은 상기 제1 보호층(140)의 상면의 둘레 방향으로의 폭을 의미할 수 있다. 예를 들어, 상기 제2 폭(W2)은 상기 이격 영역의 이격 간격을 의미할 수 있다. 예를 들어, 상기 제2 폭(W2)은 상기 제1 접착 부재(240)의 일단부(240e1) 및 타단부(240e2) 사이의 이격 거리를 의미할 수 있다.
실시 예에서는 상기 제1 폭(W1)이 상기 제2 폭(W2)보다 크도록 한다. 이를 통해, 실시 예는 상기 캐비티 공간에 존재하는 가스의 배출 경로를 상기 제1 개구(141)를 향하는 방향으로 유도할 수 있다. 이를 통해 실시 예는 가스 배출 특성을 더욱 향상시킬 수 있다.
또한, 실시 예에서는 상기 제1 폭(W1)이 상기 제2 폭(W2)보다 크도록 하고, 이를 통해 상기 제1 보호층(140) 상에 배치된 제1 접착 부재(240)가 상기 제1 개구(141)로 흘러 넘치는 것을 방지할 수 있다. 이에 따라, 실시 예는 상기 가스 배출 특성에 영향을 주지 않으면서, 상기 가스 배출 특성을 더욱 향상시킬 수 있다.
한편, 도 10을 참조하면, 상기 제1 개구(141)는 복수 개로 구비될 수 있다.
예를 들어, 상기 제1 개구(141)는 상기 둘레 영역(140a)에서 상호 이격되고, 상기 제1 보호층(140)의 상면의 둘레 방향을 따라 구비된 제1-1 개구 내지 제1-4 개구(141-1, 141-2, 141-3, 141-4)를 포함할 수 있다.
이에 따라, 상기 제1 접착 부재(240)는 상기 제1-1 개구 내지 제1-4 개구(141-1, 141-2, 141-3, 141-4) 사이에서, 상기 둘레 방향을 따라 배치되는 복수의 접착 패턴을 포함할 수 있다.
예를 들어, 제1 접착 부재(240)는 상기 제1-1 개구(141-1)와 제1-2 개구(141-2) 사이에서 상기 둘레 방향을 따라 배치된 제1 접착 패턴(241-1)을 포함할 수 있다.
예를 들어, 제1 접착 부재(240)는 상기 제1-2 개구(141-2)와 제1-3 개구(141-3) 사이에서 상기 둘레 방향을 따라 배치된 제2 접착 패턴(241-2)을 포함할 수 있다.
예를 들어, 제1 접착 부재(240)는 상기 제1-3 개구(141-3)와 제1-4 개구(141-4) 사이에서 상기 둘레 방향을 따라 배치된 제3 접착 패턴(241-3)을 포함할 수 있다.
예를 들어, 제1 접착 부재(240)는 상기 제1-1 개구(141-1)와 제1-4 개구(141-4) 사이에서 상기 둘레 방향을 따라 배치된 제4 접착 패턴(241-4)을 포함할 수 있다.
도 11은 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 12는 도 11의 반도체 패키지의 제1 보호층을 나타낸 평면도이고, 도 13은 도 12의 제1 보호층 상에 제1 접착 부재가 배치된 상태를 보여주는 도면이다.
도 11 내지 도 13을 참조하면, 반도체 패키지는 제1 실시 예의 반도체 패키지 대비 기판(100)의 제1 보호층(140)에 리세스(143)가 구비되는 점에서 상이할 수 있다. 따라서, 이하에서는 상기 제1 보호층(140)의 리세스(143)의 구조에 대해서만 설명하기로 한다.
상기 제1 보호층(140)은 상기 둘레 영역(140a)에 구비되는 리세스(143)를 포함할 수 있다. 상기 리세스(143)는 상기 제1 보호층(140)의 상면에서 하면을 향하여 오목한 형상을 가질 수 있다. 상기 리세스(143)는 상기 제1 보호층(140)의 상판부(320)의 둘레(140c)와 이격될 수 있다.
또한, 상기 리세스(143)는 상기 제1 보호층(140)의 제1 개구(141)와 연결될 수 있다. 이를 통해, 실시 예는 상기 리세스(143)에 상기 제1 접착 부재(240)가 배치되도록 하면서, 상기 제1 개구(141)를 통해 가스의 배출이 이루어질 수 있도록 한다.
또한, 실시 예는 상기 리세스(143)의 깊이만큼 반도체 패키지의 두께를 줄일 수 있다. 이에 따라 실시 예는 반도체 패키지의 소형화가 가능하다.
실시 예의 반도체 패키지는 기판 및 상기 기판 상에 배치되는 제1 보호층을 포함한다. 그리고, 상기 제1 보호층은 상기 제1 보호층의 상면의 둘레 영역에 구비되고 상기 제1 보호층의 상면 및 하면을 관통하는 제1 개구를 포함한다. 또한, 상기 반도체 패키지는 제1 보호층의 상면의 상기 둘레 영역에 배치된 제1 접착 부재 및 상기 제1 접착 부재 상에 배치된 커버 부재를 포함한다.
이때, 상기 제1 접착 부재는 상기 제1 보호층의 상기 둘레 영역에 부분적으로 배치될 수 있다. 구체적으로, 상기 제1 접착 부재는 상기 제1 보호층의 상면의 둘레 방향을 따라 개루프 형상을 가질 수 있다.
이에 따라, 상기 둘레 영역은 상기 제1 접착 부재가 배치된 배치 영역과, 상기 제1 접착 부재가 배치되지 않는 미배치 영역을 포함한다. 이때, 상기 미배치 영역은 상기 제1 개구와 수직으로 중첩된다.
다시 말해서, 상기 커버 부재의 하면은 상기 제1 접착 부재와 접촉하는 제1 하면과, 상기 제1 접착 부재와 접촉하지 않는 제2 하면을 포함한다. 그리고, 상기 제1 개구는 상기 커버 부재의 상기 제2 하면과 수직으로 중첩되면서, 상기 제1 접착 부재와 수직으로 중첩되지 않는다.
이를 통해, 실시 예는 상기 제1 접착 부재의 미배치 영역뿐 아니라, 상기 미배치 영역과 연결되는 상기 제1 보호층의 상기 제1 개구를 가스 배출구로 이용할 수 있다. 따라서, 실시 예는 상기 커버 부재의 내측 공간으로 정의되는 캐비티 공간에 존재하는 가스를 외측으로 용이하게 배출할 수 있다. 이에 의해, 실시 예는 상기 캐비티 공간에 가스가 존재하는 것에 의해 발생하는 물리적 신뢰성 문제 및 전기적 신뢰성 문제를 해결할 수 있다. 따라서, 실시 예는 반도체 패키지의 제품 신뢰성을 더욱 향상시킬 수 있다.
한편, 실시 예의 상기 제1 보호층은 상기 제1 개구와 연결되면서 상기 제1 접착 부재가 배치될 영역에 구비되는 리세스를 포함한다. 그리고, 상기 제1 접착 부재는 상기 리세스 내에 배치될 수 있다. 이를 통해 실시 예는 상기 리세스의 깊이만큼 반도체 패키지의 높이를 낮출 수 있다. 따라서, 실시 예는 반도체 패키지를 소형화할 수 있다.
또한, 실시 예는 상기 제1 개구의 폭보다 상기 제1 접착 부재의 미배치 영역의 폭이 더 크도록 한다. 이때, 상기 제1 개구의 폭 및 상기 미배치 영역의 폭 각각은 상기 제1 보호층의 상면의 둘레 방향으로의 폭을 의미한다. 이를 통해, 실시 예는 상기 제1 접착 부재가 상기 제1 개구로 흘러넘치는 것을 방지할 수 있다. 이를 통해, 실시 예는 반도체 패키지의 제품 신뢰성을 더욱 향상시킬 수 있다. 나아가, 실시 예는 상기 미배치 영역과 상기 제1 개구에 단차를 두어 상기 캐비티 공간 내에서 발생한 가스가 상기 제1 개구를 향하는 방향으로 유동될 수 있도록 한다. 이를 통해 실시 예는 상기 가스의 배출 특성을 더욱 향상시킬 수 있다.
도 14 내지 도 23은 실시 예에 따른 반도체 패키지의 제조 방법을 공정 순으로 설명하기 위한 단면도이다.
이하에서는 도 14 내지 도 23을 참조하여, 도 1의 반도체 패키지의 제조 방법을 공정 순으로 설명하기로 한다. 한편, 이하에서 설명되는 제조 공정을 기초로 하여 제2 내지 제5 실시 예의 반도체 패키지를 제조할 수도 있을 것이다.
도 14를 참조하면, 실시 예는 기판(100)의 제조에 기초가 되는 자재를 준비한다. 예를 들어, 실시 예는 ETS 구조의 기판(100)을 제조하기 위한 캐리어 보드를 준비한다. 상기 캐리어 보드는 캐리어 절연층(CB1) 및 상기 캐링 절연층(CB1)의 적어도 일면에 배치된 캐리어 금속층(CB2)을 포함한다. 도 14에는 상기 캐리어 금속층(CB2)이 상기 캐리어 절연층(CB1)의 하면에만 배치되는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 상기 캐리어 금속층(CB2)은 상기 캐리어 절연층(CB1)의 상면에도 배치될 수 있다. 이에 의해, 실시 예는 상기 캐리어 절연층(CB1)의 양측에 각각 배치된 캐리어 금속층(CB2)을 이용하여 복수의 기판(100)을 동시에 제조하는 공정을 진행할 수 있다.
다음으로, 도 15를 참조하면, 실시 예는 상기 캐리어 절연층(CB1)의 적어도 일면에 배치된 캐리어 금속층(CB2)을 시드층으로, 상기 캐리어 금속층(CB2)의 하면에 기판(100)의 전극층(120)의 일부를 형성한다. 예를 들어, 실시 예는 상기 캐리어 금속층(CB2)의 하면에 상기 기판(100)의 최상측에 배치되는 전극층인 제1 전극층(120a)을 형성하는 공정을 진행한다. 이때, 상기 제1 전극층(120a)은 제1 전극 패턴(120a-1) 및 제2 전극 패턴(120a-2)을 포함할 수 있다.
다음으로, 도 16을 참조하면, 실시 예는 상기 제1 전극층(120a)이 형성되면, 절연층(110)의 적층 공정, 관통 홀 형성 공정, 관통 전극 형성 공정 및 전극층 형성 공정을 적어도 1회 진행하여, 기판(100)을 형성할 수 있다.
다음으로, 도 17을 참조하면, 실시 예는 상기 캐리어 보드를 제거하는 공정을 진행할 수 있다. 예를 들어, 실시 예는 상기 캐리어 절연층(CB1)과 상기 캐리어 금속층(CB2)을 분리시키는 공정을 진행할 수 있다. 다음으로, 실시 예는 상기 기판(100) 상에 배치된 캐리어 금속층(CB2)을 에칭으로 제거하는 공정을 진행할 수 있다.
다음으로, 도 18을 참조하면, 실시 예는 상기 기판(100) 상에 제1 보호층(140)을 형성하는 공정을 진행할 수 있다.
이를 위해, 실시 예는 상기 기판(100)의 상부를 전체적으로 덮는 절연물질을 도포하고, 상기 도포된 절연물질을 노광 및 현상으로 제거하여, 상기 제1 보호층(140)의 제1 개구(141) 및 제2 개구(142)를 형성하는 공정을 진행할 수 있다. 상기 제1 개구(141)는 상기 제1 보호층(140)의 둘레 영역(140a)에 형성되고, 상기 제2 개구(142)는 상기 제1 보호층(140)의 내측 영역(140b)에 형성될 수 있다.
이에 대응하게, 실시 예는 상기 기판(100)의 하부에 제2 보호층(150)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 19를 참조하면, 실시 예는 상기 제1 보호층(140)의 제2 개구(142)를 통해 노출된 제1 전극 패턴(120a-1) 상에 제1 접속부(210)를 배치하는 공정을 진행할 수 있다.
다음으로, 도 20을 참조하면, 실시 예는 상기 제1 접속부(210) 상에 반도체 소자(220)를 실장하는 공정을 진행할 수 있다. 상기 반도체 소자(220)의 단자(225)는 상기 제1 접속부(210)를 통해 상기 제1 전극 패턴(120a-1)과 전기적으로 연결될 수 있다. 이후, 실시 예는 상기 반도체 소자(220) 및 상기 제1 접속부(210)를 몰딩하는 몰딩 부재(230)를 형성하는 공정을 진행할 수 있다.
다음으로, 도 21을 참조하면, 실시 예는 상기 제1 보호층(140)의 상면의 둘레 영역에 제1 접착 부재(240)를 도포하는 공정을 진행할 수 있다. 이때, 상기 제1 접착 부재(240)는 상기 제1 보호층(140)의 상면의 둘레 방향을 따라 개루프 형상을 가지고 배치된다. 예를 들어, 상기 제1 보호층(140)의 둘레 영역(140a)에는 상기 제1 접착 부재(240)가 배치되지 않는 미배치 영역을 포함한다. 상기 미배치 영역은 상기 제1 접착 부재(240)의 일단부 및 타단부가 이격되는 이격 영역일 수 있다. 그리고, 상기 미배치 영역은 상기 제1 보호층(140)에 구비된 제1 개구(141)와 수직으로 중첩될 수 있다. 다음으로, 실시 예는 상기 반도체 소자(220)의 상면에 제2 접착 부재(410)를 도포하는 공정을 진행할 수 있다.
다음으로, 도 22를 참조하면, 실시 예는 상기 제1 접착 부재(240) 및 제2 접착 부재(410)를 이용하여 상기 기판(100) 상에 커버 부재(300)를 부착하는 공정을 진행할 수 있다. 그리고, 상기 커버 부재(300)가 부착된 이후에 상기 제1 접착 부재(240)를 경화하는 열 공정을 진행할 수 있다. 이때, 상기 열 공정 시에 가스가 발생할 수 있고, 상기 발생하는 가스는 상기 제1 접착 부재(240)의 미배치 영역 및 상기 제1 보호층(140)의 상기 제1 개구(141)를 통해 상기 커버 부재(300)의 외측으로 배출될 수 있다.
다음으로, 도 23을 참조하면, 실시 예는 상기 커버 부재(300)의 상판부(320)의 상면에 제3 접착 부재(420)를 도포하는 공정을 진행할 수 있다. 이후, 실시 예는 상기 제3 접착 부재(420) 상에 방열판(430)을 부착하는 공정을 진행할 수 있다.
한편, 상술한 발명의 특징을 갖는 반도체 패키지가 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 반도체 패키지는 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 반도체 패키지는 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 반도체 패키지가 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 반도체 패키지가 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 반도체 패키지는 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 기판;
    상기 기판 상에 배치된 보호층;
    상기 보호층 상에 배치되고, 상기 보호층의 상면의 둘레 방향을 따라 개루프 형상을 가지는 제1 접착 부재; 및
    상기 제1 접착 부재 상에 배치된 커버 부재를 포함하고,
    상기 커버 부재의 하면은,
    상기 제1 접착 부재와 접촉하는 제1 하면과,
    상기 제1 접착 부재와 접촉하지 않는 제2 하면을 포함하고,
    상기 보호층은,
    상기 커버 부재의 상기 제2 하면과 수직으로 중첩되면서, 상기 제1 접착 부재와 수직으로 중첩되지 않는 제1 개구를 포함하는,
    반도체 패키지.
  2. 제1항에 있어서,
    상기 커버 부재의 상기 제2 하면의 적어도 일부는 상기 제1 개구와 수직으로 중첩되지 않는,
    반도체 패키지.
  3. 제1항에 있어서,
    상기 보호층의 상면은,
    상기 보호층의 상면의 둘레에 인접한 둘레 영역을 포함하고,
    상기 제1 접착 부재는 상기 둘레 방향을 따라 상기 둘레 영역에 부분적으로 배치되는,
    반도체 패키지.
  4. 제3항에 있어서,
    상기 제1 개구는 상기 둘레 영역 중 상기 제1 접착 부재가 배치되지 않은 영역과 수직으로 중첩되는,
    반도체 패키지.
  5. 제4항에 있어서,
    상기 제1 접착 부재가 배치되지 않은 영역의 상기 둘레 방향의 폭은,
    상기 제1 개구의 상기 둘레 방향의 폭보다 큰,
    반도체 패키지.
  6. 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 개구는 상기 둘레 방향을 따라 서로 이격되며 복수 개 구비되고,
    상기 제1 접착 부재는 상기 복수의 제1 개구 사이에서 상기 둘레 방향을 따라 배치되는 복수의 제1 접착 패턴을 포함하는,
    반도체 패키지.
  7. 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 개구는 상기 보호층의 외측면과 연결되는,
    반도체 패키지.
  8. 제7항에 있어서,
    상기 보호층은 상기 보호층의 상면으로부터 하면을 향하여 오목하고 상기 제1 접착 부재와 수직으로 중첩되는 리세스를 포함하고,
    상기 제1 접착 부재는 상기 리세스 내에 배치되는,
    반도체 패키지.
  9. 제8항에 있어서,
    상기 리세스는 상기 보호층의 외측면으로부터 이격되고 상기 제1 개구와 연결되는,
    반도체 패키지.
  10. 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 기판은
    절연층; 및
    상기 절연층 상에 배치된 제1 전극층을 포함하고,
    상기 보호층은,
    상기 보호층의 상면 및 하면을 관통하고, 상기 제1 전극층과 수직으로 중첩되는 제2 개구를 포함하는,
    반도체 패키지.
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