KR20240054825A - 회로 기판 및 이를 포함하는 반도체 패키지 - Google Patents

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KR20240054825A
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임세훈
명세호
윤남규
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엘지이노텍 주식회사
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Abstract

실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층 상에 배치되고, 제1 패드를 포함하는 제1 회로층; 상기 제1 절연층 상에 배치되고, 상기 제1 패드와 수직으로 중첩된 제1 오픈 영역을 포함하는 제1 보호층을 포함하고, 상기 제1 오픈 영역의 수평 방향의 폭은 상기 제1 패드의 수평 방향의 폭보다 작고, 상기 제1 보호층의 상기 제1 오픈 영역은, 상기 제1 패드의 상면과 수직으로 중첩된 제1 파트; 및 상기 제1 파트와 연결되고, 상기 제1 파트로부터 상기 제1 패드의 측면을 향하는 방향으로 돌출된 제2 파트를 포함한다.

Description

회로 기판 및 이를 포함하는 반도체 패키지{CIRCUIT BOARD AND SEMICONDUCTOR PACKAGE HAVING THE SAME}
실시 예는 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
일반적으로, 인쇄회로기판(PCB : Printed Circuit Board)은 절연층과 도체층이 교대로 적층된 적층 구조체이고, 도체층은 패터닝에 의해 회로 패턴으로 형성될 수 있다.
이와 같은 인쇄회로기판은 적층체의 최외측에 형성된 회로를 보호하고, 도체층의 산화를 방지함과 아울러 인쇄회로기판 상에 실장되는 칩 또는 다른 기판과의 전기적 접속시 절연 역할을 하는 솔더 레지스트(SR)가 구비된다.
통상의 솔더 레지스트는 솔더 또는 범프 등의 접속수단이 결합되어 전기적 연결 통로가 되는 오프닝 영역(SRO: Solder Resist Opening)이 형성되고, 솔더 레지스트의 오프닝 영역은 인쇄회로기판이 고성능, 고밀도화됨에 따라 I/O(Input/Output) 성능이 향상됨에 의해서 더 많은 수의 오프닝 영역이 요구되며, 이에 의해서 오프닝 영역의 작은 범프 피치(bump pitch)가 요구된다. 이때, 오프닝 영역의 범프 피치는 솔더 레지스트 오프닝 영역의 범프 피치는 인접한 오프닝 영역 간의 센터 거리를 의미한다
한편, 상기 솔더 레지스트의 오프닝 영역(SRO)은 SMD(Solder Mask Defined type) 타입과, NSMD(Non-Solder Mask Defined Type) 타입을 포함한다.
상기 SMD 타입은 상기 오프닝 영역(SRO)의 폭이, 상기 오프닝 영역(SRO)을 통해 노출되는 패드의 폭보다 작은 것을 특징으로 하며, 이에 따라 SMD 타입에서 패드의 상면의 적어도 일부는 상기 솔더 레지스트에 의해 덮이게 된다.
또한 ,NSMD 타입은 상기 오프닝 영역(SRO)의 폭이 상기 오프닝 영역(SRO)을 통해 노출되는 패드의 폭보다 큰 것을 특징으로 하여, 이에 따라, 상기 NSMD 타입에서, 상기 솔더 레지스트는 상기 패드와 일정 간격 이격되어 배치되며, 이에 따라 상기 패드의 상면 및 측면이 모두 노출되는 구조를 가진다.
그러나, 상기 SMD 타입의 경우, 메인 보드에 반도체 패키지가 결합된 후, 솔더 볼의 결합력에 대한 솔더 볼 조인트 신뢰성(Solder ball Joint Reliability) 테스트시 상기 오프닝 영역(SRO)을 통해 노출된 패드로부터 상기 솔더 볼이 분리되는 문제점이 있다.
또한, SMD 타입의 솔더 레지스트의 오픈 영역 내에 포스트 범프가 배치될 수 있다. 그러나, 종래의 반도체 패키지에서는 외부로부터 충격 발생 시에 상기 포스트 범프에 전체적으로 상기 충격이 전달될 수 있고, 이로 인해 상기 포스트 범프에 크랙이 발생하는 문제가 있다.
실시 예는 새로운 구조의 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 기계적 신뢰성 및 물리적 신뢰성이 향상된 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 새로운 디자인의 오픈 영역을 구비한 보호층을 포함하는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층 상에 배치되고, 제1 패드를 포함하는 제1 회로층; 상기 제1 절연층 상에 배치되고, 상기 제1 패드와 수직으로 중첩된 제1 오픈 영역을 포함하는 제1 보호층을 포함하고, 상기 제1 오픈 영역의 수평 방향의 폭은 상기 제1 패드의 수평 방향의 폭보다 작고, 상기 제1 보호층의 상기 제1 오픈 영역은, 상기 제1 패드의 상면과 수직으로 중첩된 제1 파트; 및 상기 제1 파트와 연결되고, 상기 제1 파트로부터 상기 제1 패드의 측면을 향하는 방향으로 돌출된 제2 파트를 포함한다.
또한, 상기 제1 오픈 영역의 상기 제2 파트는, 상기 제1 파트의 서로 다른 위치에 각각 구비되고, 상기 제1 파트로부터 멀어지는 방향으로 돌출된 복수의 서브 파트를 포함한다.
또한, 상기 제1 보호층의 상기 제1 오픈 영역은 상기 제1 파트에 대응하는 제1 내벽 및 상기 제2 파트에 대응하는 제2 내벽을 포함하고, 상기 제1 내벽과 상기 제2 내벽은 수평 방향으로 단차를 가진다.
또한, 상기 제2 파트의 평면 형상은 원형 또는 타원형 형상을 가진다.
또한, 상기 제1 파트의 평면 형상은, 원형, 타원형, 사각형, 삼각형, 및 다각 형상 중 적어도 하나의 형상을 가진다.
또한, 상기 제1 오픈 영역의 상기 제1 파트 및 제2 파트 각각은, 상기 제1 패드의 상면의 테두리와 수직으로 중첩되지 않는다.
또한, 상기 회로 기판은 상기 제1 오픈 영역과 수직으로 중첩된 제1 패드 상에 배치된 제1 범프를 더 포함하고, 상기 제1 범프의 하면은 상기 제1 오픈 영역의 평면 형상에 대응하는 평면 형상을 가진다.
또한, 상기 제1 오픈 영역에서 최대 폭을 가지는 영역의 수평 방향의 폭은, 상기 제1 패드의 수평 방향의 폭은 70% 내지 90%의 범위를 만족한다.
또한, 상기 제1 오픈 영역의 상기 제1 파트의 수평 방향의 폭은, 상기 제1 패드의 수평 방향의 폭의 30% 내지 70%의 범위를 만족하고, 상기 제1 오픈 영역의 상기 제2 파트의 수평 방향의 폭은, 상기 제1 패드의 수평 방향의 폭의 5% 내지 30%의 범위를 만족한다.
또한, 상기 제1 회로층은 상기 제1 패드와 수평 방향으로 이격된 제2 패드를 더 포함하고, 상기 제1 보호층은 상기 제2 패드와 수직으로 중첩된 제2 오픈 영역을 더 포함하며, 상기 제2 오픈 영역의 평면 형상은 상기 제1 오픈 영역의 평면 형상과 다르다.
또한, 상기 제2 패드의 수평 방향의 폭은 상기 제1 패드의 수평 방향의 폭보다 작고, 상기 제2 오픈 영역의 수평 방향의 폭은 상기 제2 패드의 수평 방향의 폭보다 작다.
또한, 상기 제1 오픈 영역의 내벽은 수평 방향으로 단차를 가지고, 상기 제2 오픈 영역의 내벽은 수평 방향으로 단차를 가지지 않는다.
한편, 실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층 상에 배치된 제1 패드; 상기 제1 절연층 상에 배치되고, 상기 제1 패드와 수평 방향으로 이격된 제2 패드; 및 상기 제1 절연층 상에 배치되고, 상기 제1 패드와 수직으로 중첩된 제1 오픈 영역 및 상기 제2 패드와 수직으로 중첩된 제2 오픈 영역을 포함하는 제1 보호층을 포함하고, 상기 제2 오픈 영역의 평면 형상은 상기 제1 오픈 영역의 평면 형상과 다르다.
또한, 상기 제2 패드의 수평 방향의 폭은 상기 제1 패드의 수평 방향의 폭보다 작고, 상기 제2 오픈 영역의 수평 방향의 폭은 상기 제2 패드의 수평 방향의 폭보다 작다.
또한, 상기 제1 오픈 영역의 내벽은 수평 방향으로 단차를 가지고, 상기 제2 오픈 영역의 내벽은 수평 방향으로 단차를 가지지 않는다.
한편, 실시 예에 따른 반도체 패키지는 제1 절연층; 상기 제1 절연층 상에 배치되고, 제1 패드를 포함하는 제1 회로층; 상기 제1 절연층 상에 배치되고, 상기 제1 패드와 수직으로 중첩된 제1 오픈 영역을 포함하는 제1 보호층; 상기 제1 오픈 영역과 수직으로 중첩된 상기 제1 패드 상에 배치된 제1 범프; 상기 제1 범프 상에 배치된 제1 접속부; 및 상기 제1 접속부 상에 결합된 제1 반도체 소자 또는 제1 외부 기판을 포함하고, 상기 제1 오픈 영역의 수평 방향의 폭은 상기 제1 패드의 수평 방향의 폭보다 작고, 상기 제1 보호층의 상기 제1 오픈 영역은, 상기 제1 패드의 상면과 수직으로 중첩된 제1 파트; 및 상기 제1 파트와 연결되고, 상기 제1 파트로부터 상기 제1 패드의 측면을 향하는 방향으로 돌출된 제2 파트를 포함하고, 상기 제1 오픈 영역의 상기 제1 파트의 내벽과 상기 제2 파트의 내벽은 수평 방향으로 단차를 가진다.
또한, 상기 반도체 패키지는 상기 제1 절연층 하에 배치된 제2 절연층; 상기 제2 절연층 하에 배치된 제3 패드; 및 상기 제2 절연층 하에 배치되고, 상기 제3 패드와 수직으로 중첩된 제3 오픈 영역을 포함하는 제2 보호층을 포함하고, 상기 제3 오픈 영역의 평면 형상은 상기 제1 오픈 영역의 평면 형상에 대응한다.
또한, 상기 제3 패드 하에 배치된 제2 접속부; 및 상기 제2 접속부 하에 배치된 제2 반도체 소자 또는 제2 외부 기판을 더 포함한다.
실시 예의 회로 기판은 제1 패드 및 상기 제1 패드와 수직으로 중첩된 제1 오픈 영역을 포함하는 제1 보호층을 포함할 수 있다. 상기 제1 보호층의 상기 제1 오픈 영역의 내벽은 수평 방향을 따라 단차를 가질 수 있다. 예를 들어, 상기 제1 보호층의 제1 오픈 영역은 제1 파트 및 상기 제1 파트에서 외측 방향을 향하여 돌출된 제2 파트를 포함할 수 있다. 상기 제2 파트는 복수 개 구비될 수 있고 상기 제1 파트의 서로 다른 위치에서 각각 돌출될 수 있다. 상기 제1 보호층의 제1 오픈 영역은 상기 제1 파트의 내벽 및 제2 파트의 내벽을 포함할 수 있고, 상기 제1 파트의 내벽과 제2 파트의 내벽은 수평 방향으로 단차를 가질 수 있다.
이를 통해, 실시 예는 제1 패드와 제1 범프의 결합 신뢰성을 향상시킬 수 있고, 나아가 외부 기판 및/또는 반도체 소자와의 결합 신뢰성을 향상시킬 수 있다.
예를 들어, 상기 제1 오픈 영역의 내벽이 수평 방향으로 단차를 가지지 않는 경우, 상기 제1 범프와 상기 제1 패드 사이의 결합 신뢰성이 저하될 수 있다. 예를 들어, 외부로부터 충격이 발생하면, 상기 제1 오픈 영역의 내벽이 단차를 가지지 않음에 따라 상기 제1 범프의 전체 영역에 동시에 상기 충격이 전달될 수 있고, 이로 인해 상기 제1 범프에 크랙이 발생할 수 있다.
이와 다르게, 실시 예의 상기 제1 오픈 영역의 내벽은 수평 방향으로 단차를 가질 수 있다. 이에 의해, 외부로부터 충격이 발생하면, 상기 제1 오픈 영역의 내벽이 단차를 가짐에 따라 상기 제1 범프의 전체 영역 중 상대적으로 외측에 위치한 영역에만 상기 충격이 전달될 수 있고, 상대적으로 내측에 위치한 영역에는 상기 충격이 전달되지 않을 수 있다. 예를 들어, 실시 예는 상기 제1 오픈 영역의 내벽이 단차를 가지도록 하고, 상기 단차를 토대로 상기 제1 범프에 발생하는 충격을 분산시킬 수 있다. 이를 통해, 실시 예는 상기 제1 범프의 기계적 신뢰성 및/또는 전기적 신뢰성을 향상시킬 수 있고, 이에 다른 회로 기판과 반도체 소자 및/또는 외부 기판 사이의 기계적 신뢰성 및/또는 전기적 신뢰성을 향상시킬 수 있다.
도 1은 제1 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 2는 제2 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 3은 도 2의 회로 기판에서 제1 범프가 제거된 상태의 평면도이다.
도 4는 도 2의 회로 기판에서 제1 범프가 배치된 상태의 평면도이다.
도 5a 및 도 5b는 실시 예에 따른 제1 보호층의 제1 오픈 영역을 설명하기 위한 도면이다.
도 6은 실시 예에 따른 제1 보호층의 제2 오픈 영역을 설명하기 위한 도면이다.
도 7은 실시 예의 제1-1 패드 상에 구비된 제1 오픈 영역을 확대한 확대도이다.
도 8은 실시 예의 제1-2 패드 상에 구비된 제1 오픈 영역을 확대한 확대도이다.
도 9는 실시 예에 따른 제1 오픈 영역의 변형 예이다.
도 9는 실시 예에 따른 제1 오픈 영역의 변형 예이다.
도 10은 제1 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 11은 제2 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 12는 제3 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 13은 제4 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우 뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
-전자 디바이스 -
실시 예의 설명에 앞서, 실시 예의 반도체 패키지가 적용되는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지에는 다양한 반도체 소자가 실장될 수 있다.
상기 반도체 소자는 능동소자 및/또는 수동소자를 포함할 수 있다. 능동소자는 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC) 형태의 반도체칩일 수 있다. 반도체 소자는 로직 칩, 메모리칩 등일 수 있다. 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 애플리케이션 프로세서(AP) 칩이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다.
메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
또한, 상기 전자 디바이스는 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 차량, 고성능 서버, 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 1은 제1 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 2는 제2 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 1 및 도 2를 비교하면, 회로 기판은 반도체 소자 및/또는 외부 기판과의 결합을 위한 범프를 포함할 수 있다. 이때, 도 1은 회로 기판의 일측에만 상기 범프가 배치될 수 있다.
도 1의 제1실시 예에 따르면, 상기 회로 기판의 일측에서의 반도체 소자 및/또는 외부 기판은 상기 범프를 통해 전기적으로 결합될 수 있고, 상기 회로 기판의 타측에서의 반도체 소자 및/또는 외부 기판은 범프 없이 솔더와 같은 접속 부재를 통해 전기적으로 결합될 수 있다.
도 2의 제2 실시 예에 따르면, 상기 회로 기판의 일측 타측 각각에서의 반도체 소자 및/또는 외부 기판은 상기 범프를 통해 전기적으로 결합될 수 있다.
이하에서는 도 2를 참조하여 실시 예에 따른 회로 기판의 전체적인 구조에 대해 설명한다.
도 2를 참조하면, 회로 기판(100)은 적어도 1개의 반도체 소자가 결합되도록 할 수 있다. 또한, 실시 예의 회로 기판(100)은 외부 기판이 결합되도록 할 수 있다.
일 실시 예에서의 상기 외부 기판은 전자 디바이스에 구비된 기판을 의미할 수 있다. 예를 들어, 상기 외부 기판은 전자 디바이스의 메인 보드를 의미할 수 있다. 예를 들어, 상기 메인 보드는 전자 디바이스의 마더 보드를 의미할 수 있다.
다른 실시 예에서의 상기 외부 기판은 별도의 패키지를 의미할 수 있다. 예를 들어, 상기 회로 기판이 POP(Package On Package) 구조에 적용되는 경우, 상기 외부 기판은 별도의 반도체 소자가 결합된 패키지 기판일 수 있다. 예를 들어, 상기 별도의 반도체 소자는 메모리 소자를 의미할 수 있고, 상기 패키지 기판은 상기 메모리 소자를 포함하는 메모리 기판이거나, 상기 메모리 기판과 상기 회로 기판 사이를 연결하는 인터포저일 수 있다.
또한, 상기 회로 기판(100)에 실장되는 반도체 소자는 1개일 수 있으며, 이와 다르게 2개 이상일 수 있다. 예를 들어, 회로 기판(100)에는 1개의 프로세서 칩이 실장될 수 있다. 예를 들어, 회로 기판(100)에는 서로 다른 기능을 하는 적어도 2개의 프로세서 칩이 실장될 수 있다. 예를 들어, 회로 기판(100)에는 1개의 프로세서 칩과 함께 1개의 메모리 칩이 실장될 수 있다. 예를 들어, 회로 기판(100)에는 서로 다른 기능을 하는 적어도 2개의 프로세서 칩과 적어도 1개의 메모리 칩이 실장될 수 있다.
회로 기판(100)은 절연층(110)을 포함할 수 있다.
상기 절연층(110)은 복수의 적층 구조를 가질 수 있다. 예를 들어, 도면에 도시된 바와 같이 상기 절연층(110)은 3층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
이때, 실시 예의 회로 기판(100)은 코어 기판일 수 있다. 예를 들어, 회로 기판(100)은 코어층을 포함할 수 있다. 예를 들어, 실시 예의 회로 기판(100)의 절연층(110)은 코어층에 대응하는 제3 절연층(113)을 포함할 수 있다.
예를 들어, 회로 기판(100)은 제3 절연층(113)을 중심으로 이의 상부 및 하부에 상호 대칭 구조를 가지는 복수의 절연층이 적층된 구조를 가질 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 제3 절연층(113)을 중심으로 이의 상부 및 하부에는 서로 비대칭 구조를 가지며 복수의 절연층이 배치될 수도 있을 것이다.
이하에서는 실시 예의 회로 기판(100)이 코어 기판이고, 이에 따라 상기 제3 절연층(113)이 코어층인 것으로 하여 설명한다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 실시 예의 회로 기판(100)은 코어층을 포함하지 않는 코어리스 기판일 수 있다. 실시 예의 회로 기판(100)에서의 구조적 특징은 회로 기판(100)의 최외층의 회로층 및 상기 회로층 상에 배치되는 범프에 있다. 그리고 이하에서는 실시 예의 회로 기판(100)의 최외층의 회로층 및 범프의 구조를 중심으로 설명하기로 한다.
이에 따라, 이하에서 설명되는 회로 기판(100)의 최외층의 회로층(120, 130) 및 범프(180, 190)의 구조는 코어 기판에 적용될 수 있고, 이와 다르게 코어리스 기판에 적용될 수 있을 것이다.
나아가, 상기 최외층의 회로층(120, 130) 중 어느 하나는 절연층(110)에 매립된 구조를 가질 수 있다. 예를 들어, 실시 예의 회로 기판은 ETS(Embedded Trace Substrate) 구조를 가질 수 있다. 그리고, 실시 예의 범프(180, 190)는 ETS 구조를 가지는 최외층의 회로층(120, 130) 상에 배치될 수도 있을 것이다.
상기 절연층(110)은 제1 최외층의 절연층인 제1 절연층(111)을 포함할 수 있다. 예를 들어, 상기 제1 절연층(111)은 복수의 절연층 중 최상측에 배치된 절연층을 의미할 수 있다. 또한, 절연층(110)은 제2 최외층의 절연층인 제2 절연층(112)을 포함할 수 있다. 예를 들어, 상기 제2 절연층(112)은 복수의 절연층 중 최하측에 배치된 절연층을 의미할 수 있다.
또한, 절연층(110)은 상기 제1 절연층(111)과 제2 절연층(112) 사이에 배치된 제3 절연층(113)을 포함할 수 있다. 상기 제3 절연층(113)은 내측 절연층일 수 있다.
상기 제3 절연층(113)은 상기 회로 기판(100)의 복수의 절연층 중 내층에 배치된 내층 절연층을 의미할 수 있다.
이때, 도면상에서 상기 제3 절연층(113)이 1층 구조를 가지는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제3 절연층(113)은 다층 구조를 가질 수 있다. 예를 들어, 상기 회로 기판(100)은 4층 이상의 층 구조를 가질 수 있다. 이때, 상기 회로 기판(100)의 내층 절연층에 대응하는 제3 절연층(113)은 상기 회로 기판(100)의 전체 층수를 기준으로 복수의 층 구조를 가질 수 있다. 상기 제3 절연층(113)이 복수의 층 구조를 가지는 경우, 상기 제3 절연층(113)의 복수의 층은 서로 다른 절연 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 절연층(111)은 상기 제3 절연층(113) 상에 배치될 수 있다. 예를 들어, 상기 제1 절연층(111)은 상기 제3 절연층(113)의 상면에 배치될 수 있다.
상기 제1 절연층(111)은 칩이 실장되는 실장 영역을 제공하거나, 외부 기판이 결합되는 결합 영역을 제공할 수 있다.
상기 제2 절연층(112)은 상기 제3 절연층(113)의 하면에 배치될 수 있다. 상기 제2 절연층(112)은 회로 기판(100)의 절연층(110)에서 제2 최외층의 절연층을 의미할 수 있다. 예를 들어, 상기 제2 절연층(112)은 회로 기판(100)의 절연층(110)에서 최하측에 배치된 절연층을 나타낸 것일 수 있다.
상기 제1 절연층(111) 및 제2 절연층(112)은 리지드(rigid) 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 제1 절연층(111) 및 제2 절연층(112)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 제1 절연층(111) 및 제2 절연층(112)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함할 수 있다. 또는, 상기 제1 절연층(111) 및 제2 절연층(112)은 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함할 수 있다. 또는 상기 제1 절연층(111) 및 제2 절연층(112)은 사파이어를 포함할 수 있다.
또한, 상기 제1 절연층(111) 및 제2 절연층(112)은 광등방성 필름을 포함할 수 있다. 일례로, 상기 제1 절연층(111) 및 제2 절연층(112)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.
또한, 상기 제1 절연층(111) 및 제2 절연층(112)은 무기 필러 및 절연 수지를 포함하는 절연 물질로 형성될 수 있다. 예를 들어, 상기 제1 절연층(111) 및 제2 절연층(112)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지 내에 실리카, 알루미나 등의 무기 필러가 분산된 구조를 포함할 수 있다. 예를 들어, 상기 제1 절연층(111) 및 제2 절연층(112)은 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imageable Dielectric resin), BT 등을 포함할 수 있다.
또한, 제1 절연층(111) 및 제2 절연층(112)은 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 제1 절연층(111) 및 제2 절연층(112)은 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 제1 절연층(111) 및 제2 절연층(112)은 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.
상기 제1 절연층(111) 및 제2 절연층(112) 각각은 10㎛ 내지 60㎛의 범위의 두께를 가질 수 있다. 바람직하게, 상기 제1 절연층(111) 및 제2 절연층(112) 각각은 12㎛ 내지 50㎛의 범위의 두께를 가질 수 있다. 더욱 바람직하게, 상기 제1 절연층(111) 및 제2 절연층(112) 각각은 15㎛ 내지 40㎛의 두께를 가질 수 있다.
상기 제1 절연층(111) 또는 제2 절연층(112)의 두께가 10㎛ 미만이면, 회로 기판(100)에 포함된 회로층이 안정적으로 보호되지 않을 수 있다.
또한, 상기 제1 절연층(111) 또는 제2 절연층(112)의 두께가 60㎛를 초과하면, 상기 회로 기판(100)의 두께가 증가할 수 있고, 이에 의해 반도체 패키지의 두께가 증가할 수 있다. 또한, 상기 제1 절연층(111) 또는 제2 절연층(112)의 두께가 60㎛를 초과하면, 이에 대응하게 회로층의 두께 및 관통 전극의 두께가 증가할 수 있다. 그리고 상기 회로층의 두께 및 관통 전극의 두께가 증가하는 경우, 미세화 구현이 어려워 회로 집적도가 감소할 수 있고, 신호 전송 거리가 증가하여 신호 전송 손실이 증가할 수 있다.
실시 예의 회로 기판(100)은 절연층(110)에 배치된 회로층을 포함한다.
예를 들어, 회로 기판(100)은 제1 절연층(111)의 상면에 배치된 제1 회로층(120)을 포함할 수 있다.
예를 들어, 회로 기판(100)은 제2 절연층(112)의 하면에 배치된 제2 회로층(130)을 포함할 수 있다.
또한, 회로 기판(100)은 제1 절연층(111)의 하면 및 제3 절연층(113)의 상면 사이에 배치된 제3 회로층(140)을 포함할 수 있다.
예를 들어, 회로 기판(100)은 제2 절연층(112)의 상면 및 제3 절연층(113)의 하면 사이에 배치된 제4 회로층(150)을 포함할 수 있다.
상기 제1 회로층(120), 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
상기 제1 회로층(120)은 회로 기판(100)의 제1 최외층에 배치된 회로층을 의미할 수 있다. 그리고, 제2 회로층(130)은 회로 기판(100)의 제2 최외층에 배치된 회로층을 의미할 수 있다.
상기 제1 회로층(120)은 제1 절연층(111)의 상면 위로 돌출된 구조를 가질 수 있다. 또한, 상기 제2 회로층(130)은 상기 제2 절연층(112)의 하면 아래로 돌출된 구조를 가질 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 실시 예의 회로 기판(100)이 ETS 구조를 가지는 경우, 상기 제1 회로층(120) 및 제2 회로층(130) 중 어느 하나는 절연층의 표면 내에 매립된 구조를 가질 수 있다.
상기 제1 회로층(120)은 기능에 따라 복수의 회로 패턴으로 구분될 수 있다.
예를 들어, 상기 제1 회로층(120)은 복수의 패드를 포함할 수 있다.
예를 들어, 상기 제1 회로층(120)은 제1 패드(121) 및 제2 패드(122)를 포함할 수 있다. 또한, 상기 제1 회로층(120)은 트레이스(121-3)를 포함할 수 있다. 상기 트레이스(121-3)는 필수 구성요소는 아닐 수 있다.
예를 들어, 일 실시 예에서의 회로 기판의 최상측에 배치된 회로층은 트레이스(121-3)를 포함할 수 있고, 상기 제1 패드(121) 및 제2 패드(122) 중 적어도 하나는 상기 트레이스(121-3)를 통해 적어도 다른 하나와 전기적으로 연결될 수 있다.
다른 실시 예에서, 상기 회로 기판의 최상측에 배치된 회로층은 트레이스(121-3)를 구비하지 않을 수 있다. 이 경우, 상기 제1 패드(121) 및 제2 패드(122)는 상기 제1 절연층(111) 상에서 서로 직접 연결되지 않을 수 있다. 예를 들어, 상기 제1 패드(121) 및 제2 패드(122)는 제1 관통 전극(161)과 연결될 수 있고, 이를 통해 서로 전기적으로 연결될 수 있다.
상기 제1 패드(121)는 복수 개로 구비될 수 있다. 바람직하게, 상기 제1 패드(121)는 물리적으로 서로 이격된 위치에 복수 개 구비될 수 있다.
상기 제2 패드(122)는 복수 개로 구비될 수 있다. 바람직하게, 상기 제2 패드(122)는 물리적으로 서로 이격된 위치에 복수 개 구비될 수 있다.
일 실시 예에서, 상기 제1 패드(121)는 회로 기판(100) 상에 외부 기판(예를 들어, 인터포져 또는 다른 패키지 기판)과 전기적으로 결합하기 위한 패드로 기능할 수 있다. 다른 실시 예에서, 상기 제1 패드(121)는 반도체 소자와 전기적으로 결합하기 위한 패드로 기능할 수 있다.
상기 제2 패드(122)는 반도체 소자와 전기적으로 결합하기 위한 패드로 기능할 수 있다.
또한, 상기 제1 회로층(120)은 상기 제1 패드(121) 및 제2 패드(122) 중 적어도 하나와 연결되는 트레이스를 포함할 수 있다.
상기 제1 패드(121) 및 상기 제2 패드(122)는 서로 다른 폭을 가질 수 있다. 예를 들어, 상기 제1 패드(121) 및 제2 패드(122)의 각각의 평면 면적은 서로 다를 수 있다. 여기에서 평면 면적은 각각의 패드의 상면의 면적을 의미할 수 있다.
일 실시 예에서, 상기 제1 패드(121) 및 제2 패드(122) 각각은 반도체 소자와 전기적으로 결합되는 패드일 수 있다. 이때, 상기 제1 패드(121)에 결합되는 반도체 소자에 구비된 단자의 폭 및/또는 복수의 단자들 사이의 간격은 상기 제2 패드(122)에 결합되는 반도체 소자에 구비된 단자의 폭 및/또는 복수의 단자들 사이의 간격과 다를 수 있다. 바람직하게, 이때, 상기 제1 패드(121)에 결합되는 반도체 소자에 구비된 단자의 폭 및/또는 복수의 단자들 사이의 간격은 상기 제2 패드(122)에 결합되는 반도체 소자에 구비된 단자의 폭 및/또는 복수의 단자들 사이의 간격보다 클 수 있다.
다른 실시 예에서, 상기 제1 패드(121)는 외부 기판과 전기적으로 결합되는 패드이고, 제2 패드(122)는 반도체 소자와 전기적으로 결합되는 패드일 수 있다. 이때, 상기 제1 패드(121)에 결합되는 외부 기판에 구비된 외부 패드의 폭 및/또는 복수의 외부 패드들 사이의 간격은 상기 제2 패드(122)에 결합되는 반도체 소자에 구비된 단자의 폭 및/또는 복수의 단자들 사이의 간격과 다를 수 있다. 바람직하게, 상기 제1 패드(121)에 결합되는 외부 기판에 구비된 외부 패드의 폭 및/또는 복수의 외부 패드들 사이의 간격은 상기 제2 패드(122)에 결합되는 반도체 소자에 구비된 단자의 폭 및/또는 복수의 단자들 사이의 간격보다 클 수 있다.
이에 따라, 상기 제1 패드(121)의 평면 면적은 상기 제2 패드(122)의 평면 면적보다 클 수 있다. 예를 들어, 상기 제1 패드(121)의 평면 면적은 상기 제2 패드(122)의 평면 면적의 1.2배 이상일 수 있다. 예를 들어, 상기 제1 패드(121)의 평면 면적은 상기 제2 패드(122)의 평면 면적의 1.5배 이상일 수 있다. 예를 들어, 상기 제1 패드(121)의 평면 면적은 상기 제2 패드(122)의 평면 면적의 2배 이상일 수 있다.
구체적으로, 상기 제1 패드(121)의 평면 면적은 상기 제2 패드(122)의 평면 면적의 1.2배 내지 5배의 범위를 가질 수 있다. 바람직하게, 상기 제1 패드(121)의 평면 면적은 상기 제2 패드(122)의 평면 면적의 1.5배 내지 4배의 범위를 가질 수 있다. 더욱 바람직하게, 상기 제1 패드(121)의 평면 면적은 상기 제2 패드(122)의 평면 면적의 2배 내지 3.5배의 범위를 가질 수 있다.
상기 제1 패드(121)의 평면 면적이 상기 제2 패드(122)의 평면 면적의 1.2배 미만이면, 상기 제1 패드(121) 상에 반도체 소자 또는 외부 기판이 안정적으로 결합되지 못할 수 있다. 또한, 상기 제1 패드(121)의 평면 면적이 상기 제2 패드(122)의 평면 면적의 1.2배 미만이면, 상기 제1 패드(121)의 평면 면적에 비례하여 향상되는 회로 기판 및 반도체 패키지의 방열 성능이 저하될 수 있다. 예를 들어, 상기 제1 패드(121)의 평면 면적이 상기 제2 패드(122)의 평면 면적의 1.2배 미만이면, 상기 회로 기판(100) 상에 실장된 반도체 소자 또는 외부 기판의 방열 특성이 저하되고, 이에 의해 상기 반도체 소자의 동작 속도가 감소하거나, 동작 신뢰성이 저하될 수 있다.
한편, 상기 제1 패드(121)의 평면 면적이 상기 제2 패드(122)의 평면 면적의 5배를 초과하면, 상기 제1 패드(121)를 형성하는데 소요되는 시간이 증가하고, 이에 따른 회로 기판의 제품 수율이 감소할 수 있다. 또한, 상기 제1 패드(121)의 평면 면적이 상기 제2 패드(122)의 평면 면적의 5배를 초과하면, 상기 제1 패드(121)의 평탄도가 저하될 수 있다. 예를 들어, 상기 제1 패드(121)의 평면 면적이 상기 제2 패드(122)의 평면 면적의 5배를 초과하면, 상기 제1 패드(121)의 상면의 영역별 높이 차이가 커질 수 있고, 나아가 상기 제1 패드(121) 상에 배치되는 제1 범프(181)의 평탄도가 저하될 수 있다. 그리고 상기 제1 패드(121) 또는 제1 범프(181)의 평탄도가 저하되거나, 상기 영역별 높이 차이가 커지는 경우, 상기 제1 패드(121)의 평탄도를 맞추는 공정이 필요하고, 이에 따른 제조 공정이 복잡해질 수 있다. 또한, 상기 제1 패드(121)의 평면 면적이 상기 제2 패드(122)의 평면 면적의 5배를 초과하면, 상기 제1 패드(121) 상에 배치되는 제1 범프(181)의 평탄도를 맞추기 위한 그라인딩 공정이 필수적으로 진행되어야 하거나, 상기 그라인딩 공정을 진행하는 시간이 증가할 수 있다. 또한, 상기 제1 패드(121)의 평면 면적이 상기 제2 패드(122)의 평면 면적의 5배를 초과하면, 상기 제1 패드(121)에 의한 회로 집적도가 저하될 수 있고, 이에 의해 회로 기판 및 반도체 패키지의 볼륨이 커질 수 있다.
한편, 상기 평면 면적은 수평 방향으로의 폭으로도 표현할 수 있다. 예를 들어, 상기 제1 패드(121)의 수평 방향으로의 폭은 상기 제2 패드(122)의 수평 방향으로의 폭보다 클 수 있다. 이때, 상기 제1 패드(121) 및 제2 패드(122)는 원형 형상을 가질 수 있고, 상기 수평 방향으로의 폭은 상기 원형 형상의 제1 패드(121) 및 제2 패드(122) 각각의 직경을 의미할 수 있다. 이때, 상기 제1 패드(121) 및 제2 패드(122)는 타원형 형상을 가질 수 있고, 상기 수평 방향으로의 폭은 상기 원형 형상의 제1 패드(121) 및 제2 패드(122) 각각의 장축 방향 또는 단축 방향으로의 직경을 의미할 수 있다. 또한, 상기 제1 패드(122) 및 제2 패드(122)는 사각형 형상을 가질 수 있고, 상기 수평 방향으로의 폭은 상기 사각형 형상의 제1 패드(121) 및 제2 패드(122) 각각의 가로 방향으로의 수평 거리, 세로 방향으로의 수평 거리 및 대각 방향으로의 수평 거리 중 어느 하나를 의미할 수 있다.
예를 들어, 상기 제2 회로층(130)은 제3 패드(131) 및 제4 패드(132)를 포함할 수 있다. 이때, 도면상에는 상기 제2 회로층(130)이 제3 패드(131) 및 제4 패드(132)만을 포함하는 것으로 도시하였으나, 이에 한정되지는 않는다.
상기 제3 패드(131)는 복수 개 구비될 수 있다. 바람직하게, 상기 제3 패드(131)는 물리적으로 서로 이격된 위치에서 복수 개 구비될 수 있다.
상기 제4 패드(132)는 복수 개 구비될 수 있다. 바람직하게, 상기 제4 패드(132)는 물리적으로 서로 이격된 위치에서 복수 개 구비될 수 있다.
한편, 상기 제2 회로층(130)의 제3 패드(131)는 외부 기판과 전기적으로 결합되는 패드이거나, 반도체 소자와 전기적으로 결합되는 패드일 수 있다. 또한, 상기 제4 패드(132)는 반도체 소자와 전기적으로 결합되는 패드일 수 있다.
이때, 상기 제3 패드(131)는 상기 제1 패드(121)의 구조에 대응하는 구조를 가질 수 있고, 상기 제4 패드(132)는 상기 제2 패드(122)의 구조에 대응하는 구조를 가질 수 있다. 이에 따라, 상기 제3 패드(131) 및 상기 제4 패드(132)의 구체적인 설명은 생략하기로 한다.
상기 제1 회로층(120), 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한, 상기 제1 회로층(120), 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로층(120), 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)은 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
한편, 상기 제1 회로층(120) 및 제2 회로층(130)은 5㎛ 내지 20㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 회로층(120) 및 제2 회로층(130)은 6㎛ 내지 17㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로층(120) 및 제2 회로층(130)은 7㎛ 내지 13㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로층(120) 및 제2 회로층(130)의 두께가 5㎛ 미만인 경우에는 저항이 증가할 수 있다. 상기 제1 회로층(120) 및 제2 회로층(130)의 두께가 20㎛를 초과하는 경우에는 회로 미세화가 어렵고, 이에 따른 회로 집적도가 감소할 수 있다.
한편, 회로 기판은 절연층(110)의 적어도 일부 영역을 관통하는 관통 전극을 포함할 수 있다.
예를 들어, 상기 제1 절연층(111)에는 제1 관통 전극(161)이 구비될 수 있다. 예를 들어, 제2 절연층(112)에는 제2 관통 전극(162)이 구비될 수 있다. 예를 들어, 상기 제3 절연층(113)에는 제3 관통 전극(163)이 구비될 수 있다.
상기 제1 관통 전극(161)은 상기 제1 회로층(120)과 제3 회로층(140) 사이를 수직 방향을 따라 전기적으로 연결할 수 있다.
상기 제2 관통 전극(162)은 상기 제2 회로층(130)과 제4 회로층(150) 사이를 수직 방향을 따라 전기적으로 연결할 수 있다.
상기 제3 관통 전극(163)은 상기 제3 회로층(140)과 제4 회로층(150) 사이를 수직 방향을 따라 전기적으로 연결할 수 있다.
상기 제1 관통 전극(161)은 수평 방향을 따라 서로 이격되며 복수 개 구비될 수 있다. 상기 제1 관통 전극(161) 중 적어도 하나는 상기 제1 패드(121)와 수직으로 중첩될 수 있다. 또한, 상기 제1 관통 전극(161) 중 적어도 다른 하나는 상기 제2 패드(122)와 수직으로 중첩될 수 있다.
이때, 상기 제1 패드(121)와 수직으로 중첩된 제1 관통 전극(161) 및 상기 제2 패드(122)와 수직으로 중첩된 제1 관통 전극(161)은 서로 다른 수평 방향으로의 폭을 가질 수 있다. 예를 들어, 상기 제1 패드(121)와 수직으로 중첩된 제1 관통 전극(161)의 수평 방향으로의 폭은 상기 제2 패드(122)와 수직으로 중첩된 제1 관통 전극(161)의 수평 방향으로의 폭보다 클 수 있다.
또한, 상기 제2 관통 전극(162)은 수평 방향을 따라 서로 이격되며 복수 개 구비될 수 있다. 상기 제2 관통 전극(162) 중 적어도 하나는 상기 제3 패드(131)와 수직으로 중첩될 수 있다. 또한, 상기 제2 관통 전극(162) 중 적어도 다른 하나는 상기 제4 패드(132)와 수직으로 중첩될 수 있다.
이때, 상기 제3 패드(131)와 수직으로 중첩된 제2 관통 전극(162) 및 상기 제4 패드(132)와 수직으로 중첩된 제2 관통 전극(162)은 서로 다른 수평 방향으로의 폭을 가질 수 있다. 예를 들어, 상기 제3 패드(131)와 수직으로 중첩된 제2 관통 전극(162)의 수평 방향으로의 폭은 상기 제4 패드(132)와 수직으로 중첩된 제2 관통 전극(162)의 수평 방향으로의 폭보다 클 수 있다.
따라서, 실시 예는 각각의 패드가 가지는 수평 방향으로의 폭을 기준으로 각각의 관통 전극이 가지는 수평 방향으로의 폭을 조절할 수 있다. 이를 통해, 실시 예는 상기 관통 전극의 폭과 상기 패드의 폭의 차이를 최소화할 수 있고, 상기 폭의 차이가 커짐에 따라 발생할 수 있는 신호 전송 손실을 최소화할 수 있다. 이를 통해, 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 전기적 특성을 더욱 향상시킬 수 있다.
상기 제1 관통 전극(161), 제2 관통 전극(162) 및 제3 관통 전극(163)은 각각의 절연층을 관통하는 관통 홀의 내부를 전도성 물질로 충진하여 형성할 수 있다. 상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀은 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 기계 가공 방식으로 형성될 수 있다. 또한, 상기 관통 홀은 UV나 CO2 레이저 방식을 사용할 수 있다. 또한, 상기 제1 관통 홀은 미노실란, 케톤류 등을 포함하는 약품을 이용한 화학 가공 방식을 사용할 수 있다.
상기 관통 홀이 형성되면, 상기 관통 홀 내부를 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 금속 물질로 충진하여 상기 제1 관통 전극(161), 제2 관통 전극(162) 및 제3 관통 전극(163)을 형성할 수 있다. 이때, 상기 전도성 물질의 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
실시 예의 회로 기판(100)은 패드 상에 배치된 범프부를 포함한다.
구체적으로, 실시 예의 회로 기판(100)은 제1 회로층(120) 상에 배치된 제1 범프(180)를 포함할 수 있다. 상기 제1 범프(180)는 상기 제1 회로층(120)의 제1 패드(121) 상에 배치될 수 있다. 상기 제1 범프(180)는 포스트 범프일 수 있다. 상기 제1 범프(180)는 반도체 소자 및/또는 외부 기판과의 전기적 결합성을 향상시키기 위해 구비될 수 있다.
즉, 기판 상에 결합되는 반도체 소자의 단자의 폭 및 단자들의 피치가 미세화됨에 따라, 솔더 등의 전도성 접착제에 의해 상기 반도체 소자를 실장하는 경우, 상기 전도성 접착제의 확산이 이루어질 수 있고, 이로 인해 복수의 전도성 접착제가 서로 연결되는 문제가 발생할 수 있다. 이를 통해, 실시 예는 상기 전도성 접착제의 볼륨을 줄이기 위해 열 압착 본딩(Thermal Compression Bonding)을 진행할 수 있다. 이때, 상기 제1 범프(180)가 기판에 구비되지 않는 경우, 상기 전도성 접착제의 볼륨을 줄이기 어려울 수 있다. 이는, 상기 전도성 접착제가 배치되는 전극의 높이가 제1 보호층(170)의 상면보다 낮게 위치하고, 이에 따라 상기 전극의 높이와 절연층의 높이 차이만큼 상기 전도성 접착제의 볼륨이 커지기 때문일 수 있다.
따라서, 실시 예는 상기 반도체 소자의 단자와의 정합도 및 상기 전도성 접착제와 전극부 사이에 형성되는 금속간 화합물(Inter Metallic Compound, IMC)이 기판으로 확산되는 것을 방지하는 확산 방지력 확보를 위해 상기 제1 보호층(170) 상으로 돌출되는 제1 범프(180)를 구비할 수 있다.
한편, 상기 제2 회로층(130)의 하면에는 제2 범프(190)가 구비될 수 있다. 예를 들어, 상기 제2 범프(190)는 상기 제2 회로층(130)의 제3 패드(131)의 하면에 구비될 수 있다. 상기 제2 범프(190)는 상기 제1 범프(180)에 대응하는 구조를 가질 수 있으며, 이에 따라 이에 대한 상세한 설명은 생략하기로 한다.
상기 제1 범프(180) 및 제2 범프(190)는 각각 일정 수준의 수직 방향으로의 두께를 가질 수 있다. 상기 제1 범프(180) 및 제2 범프(190)의 각각의 수직 방향으로의 두께는 75㎛ 내지 210㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1 범프(180) 및 제2 범프(190)의 각각의 수직 방향으로의 두께는 80㎛ 내지 200㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1 범프(180) 및 제2 범프(190)의 각각의 수직 방향으로의 두께는 90㎛ 내지 180㎛의 범위를 만족할 수 있다.
상기 제1 범프(180) 및 제2 범프(190)의 수직 방향으로의 두께가 75㎛ 미만이면, 상기 제1 범프(180) 및 제2 범프(190) 상에 외부 기판 및/또는 반도체 소자가 안정적으로 결합되지 못할 수 있다. 이에 따라, 상기 외부 기판 및/또는 반도체 소자의 동작 특성이 저하될 수 있다. 상기 제1 범프(180) 및 제2 범프(190)의 수직 방향으로의 두께가 75㎛ 미만이면, 상기 솔더와 같은 전도성 접착제의 볼륨을 줄이지 못할 수 있고, 이에 따른 금속간 화합물의 확산에 따른 물리적 신뢰성 및/또는 전기적 신뢰성 문제가 발생할 수 있다. 또한, 상기 제1 범프(180) 및 제2 범프(190)의 수직 방향으로의 두께가 210㎛를 초과하면, 범프의 강성이 저하될 수 있고, 이에 따라 상기 반도체 소자 및/또는 외부 기판이 결합된 상태에서 무너짐과 같은 신뢰성 문제가 발생할 수 있다. 상기 제1 범프(180) 및 제2 범프(190)의 수직 방향으로의 두께가 210㎛를 초과하면, 회로 기판(100)의 두께 및 반도체 패키지의 두께가 증가할 수 있다.
실시 예의 회로 기판(100)은 보호층을 포함할 수 있다.
구체적으로, 제1 절연층(111) 상에는 제1 보호층(170)이 배치될 수 있다. 상기 제1 보호층(170)은 적어도 하나의 오픈 영역을 포함할 수 있다. 바람직하게, 상기 제1 보호층(170)은 복수의 오픈 영역을 포함할 수 있다.
상기 제1 보호층(170)은 상기 제1 패드(121)와 수직 방향으로 중첩되는 제1 오픈 영역(171)을 포함할 수 있다. 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)은 상기 제1 패드(121)의 상면의 일부를 오픈할 수 있다. 예를 들어, 상기 제1 보호층(170)은 상기 제1 패드(121)의 상면의 적어도 일부를 덮을 수 있고, 상기 제1 패드(121)의 상면을 부분적으로 오픈하는 제1 오픈 영역(171)을 포함할 수 있다. 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)은 상기 제1 패드(121)의 상면 중 제1 범프(180)가 배치될 부분을 노출할 수 있다. 이에 따라, 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)은 상기 제1 범프(180)로 채워질 수 있다.
상기 제1 보호층(170)은 상기 제2 패드(122)와 수직으로 중첩되는 제2 오픈 영역(172)을 포함할 수 있다. 상기 제1 보호층(170)의 상기 제2 오픈 영역(172)은 상기 제2 패드(122)의 상면의 일부를 오픈할 수 있다. 예를 들어, 상기 제1 보호층(170)의 상기 제2 오픈 영역(172)은 상기 제2 패드(122)의 상면의 적어도 일부를 덮을 수 있고, 상기 제2 패드(122)의 상면을 부분적으로 오픈하는 제2 오픈 영역(172)을 포함할 수 있다.
구체적으로, 상기 제1 보호층(170)의 상기 제1 오픈 영역(171) 및 제2 오픈 영역(172) 각각은 SMD(Solder Mask Defined type) 타입으로 구비될 수 있다.
상기 제1 보호층(170)의 상기 제1 오픈 영역(171)의 평면 면적은 상기 제2 오픈 영역(172)의 평면 면적과 다를 수 있다. 바람직하게, 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)의 평면 형상은 상기 제2 오픈 영역(172)의 평면 형상과 다를 수 있다.
예를 들어, 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)의 평면 형상은 서로 이격된 복수의 돌출 부분을 포함하는 눈꽃 형상을 가질 수 있다. 이에 따라, 상기 제1 패드(121)의 측면으로부터 상기 제1 보호층(170)의 제1 오픈 영역(171)의 내벽 사이의 수평 거리는 상기 제1 패드(121)의 상면의 둘레를 따라 서로 다른 수평 거리를 가질 수 있다. 예를 들어, 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)의 돌출 부분에서의 수평 거리는 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)의 돌출 부분 이외의 부분에서의 수평 거리보다 작을 수 있다.
상기 제1 보호층(170)의 상기 제2 오픈 영역(172)의 평면 형상은 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)의 평면 형상과 다를 수 있다. 예를 들어, 상기 제1 보호층(170)의 상기 제2 오픈 영역(172)의 평면 형상은 상기 제1 오픈 영역(171)의 평면 형상에서 상기 돌출 부분을 구비하지 않을 수 있다. 예를 들어, 상기 제2 오픈 영역(172)의 평면 형상은 사각 형상, 원형 형상, 타원 형상 및 다각 형상 중 어느 하나일 수 있다.
한편, 상기 제2 절연층(112) 하에는 제2 보호층(175)이 배치될 수 있다. 상기 제2 보호층(175)은 제3 오픈 영역(176) 및 제4 오픈 영역(177)을 포함할 수 있다. 상기 제2 보호층(175)의 제3 오픈 영역(176)은 상기 제1 보호층(170)의 제1 오픈 영역(171)에 대응하는 평면 형상을 가질 수 있다. 또한, 상기 제2 보호층(175)의 제4 오픈 영역(177)은 상기 제1 보호층(170)의 제2 오픈 영역(172)에 대응하는 평면 형상을 가질 수 있다.
한편, 상기 제2 보호층(175)이 제3 오픈 영역(176) 및 제4 오픈 영역(177)을 포함한다고 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 보호층(175)은 실시 예에 따른 제3 오픈 영역(176)만을 포함할 수 있고, 제4 오픈 영역(177)만을 포함할 수 있으며, 제3 오픈 영역(176) 및 제4 오픈 영역(177)을 모두 포함할 수도 있을 것이다.
상기 제1 보호층(170) 및 제2 보호층(175)은 절연성 물질을 포함할 수 있다. 상기 제1 보호층(170) 및 제2 보호층(175)은 절연층과 회로층의 표면을 보호하기 위해 도포된 후 가열하여 경화될 수 있는 다양한 물질을 포함할 수 있다.
상기 제1 보호층(170) 및 제2 보호층(175)은 유기 고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 상기 제1 보호층(170) 및 제2 보호층(175)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 상기 제1 보호층(170) 및 제2 보호층(175)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 상기 제1 보호층(170) 및 제2 보호층(175)은 포토 솔더 레지스트층, 커버레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.
상기 제1 보호층(170) 및 제2 보호층(175)의 두께는 1㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(170) 및 제2 보호층(175)의 두께는 1㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 제1 보호층(170) 및 제2 보호층(175)의 두께는 5㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(170) 및 제2 보호층(175)의 두께가 20㎛를 초과하는 경우, 회로 기판 및 반도체 패키지의 전체적인 두께가 증가할 수 있다.
이하에서는 실시 예에 따른 제1 보호층(170) 및 제2 보호층(175)에 각각 구비된 오픈 영역에 대해 설명하기로 한다.
다만, 상기 제2 보호층(175)에 구비된 제3 오픈 영역(176) 및 제4 오픈 영역(177)은 상기 제1 보호층(170)에 구비된 제1 오픈 영역(171) 및 제2 오픈 영역(172)에 대응할 수 있다. 따라서, 이하에서는 상기 제1 회로층(120)의 제1 패드(121) 및 제2 패드(122)와 함께 상기 제1 보호층(170)에 구비되는 제1 오픈 영역(171) 및 제2 오픈 영역(172)에 대해 설명하기로 한다.
도 3은 도 2의 회로 기판에서 제1 범프가 제거된 상태의 평면도이고, 도 4는 도 2의 회로 기판에서 제1 범프가 배치된 상태의 평면도이며, 도 5a 및 도 5b는 실시 예에 따른 제1 보호층의 제1 오픈 영역을 설명하기 위한 도면이고, 도 6은 실시 예에 따른 제1 보호층의 제2 오픈 영역을 설명하기 위한 도면이며, 도 7은 실시 예의 제1-1 패드 상에 구비된 제1 오픈 영역을 확대한 확대도이고, 도 8은 실시 예의 제1-2 패드 상에 구비된 제1 오픈 영역을 확대한 확대도이며, 도 9는 실시 예에 따른 제1 오픈 영역의 변형 예이다.
이하에서는 도 3 내지 9를 참조하여, 실시 예의 제1 보호층(170)에 구비된 제1 오픈 영역(171) 및 제2 오픈 영역(172)에 대해 구체적으로 설명하기로 한다.
도 3 및 도 4를 참조하면, 제1 절연층(111) 상에는 제1 회로층(120)이 배치될 수 있다.
상기 제1 회로층(120)은 제1 패드(121) 및 제2 패드(122)를 포함할 수 있다. 이때, 도면에는 도시하지 않았지만, 상기 제1 회로층(120)은 상기 제1 패드(121) 및 제2 패드(122) 중 적어도 하나와 연결되는 트레이스를 포함할 수 있다.
또한, 상기 제1 절연층(111) 상에는 제1 보호층(170)이 배치될 수 있다. 이때, 상기 제1 보호층(170)은 제1 오픈 영역(171) 및 제2 오픈 영역(172)을 포함할 수 있다.
이때, 상기 제1 보호층(170)은 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 상기 제1 영역(R1)은 제1 보호층(170)의 가장자리 영역을 의미할 수 있으나, 이에 한정되는 것은 아니다. 상기 제1 영역(R1)은 상기 제1 보호층(170)에서 제1 회로층(120)의 제1 패드(121)와 수직으로 중첩되는 영역을 의미할 수 있다. 상기 제2 영역(R2)은 상기 제1 보호층(170)의 중앙 영역을 의미할 수 있으나, 이에 한정되는 것은 아니다. 상기 제2 영역(R2)은 상기 제1 보호층(170)에서 상기 제1 회로층(120)의 제2 패드(122)와 수직으로 중첩되는 영역을 의미할 수 있다.
그리고 상기 제1 오픈 영역(171)은 상기 제1 보호층(170)의 상기 제1 영역(R1)에 구비될 수 있다. 또한, 상기 제2 오픈 영역(172)은 상기 제1 보호층(170)의 제2 영역(R2)에 구비될 수 있다.
한편, 상기 제1 회로층(120)의 제1 패드(121) 및 제2 패드(122) 각각은 상기 제1 보호층(170)의 제1 오픈 영역(171) 및 제2 오픈 영역(172)과 수직 방향으로 중첩될 수 있다.
예를 들어, 상기 제1 패드(121)는 상기 제1 보호층(170)의 제1 오픈 영역(171)과 수직 방향으로 중첩될 수 있다. 이때, 상기 제1 패드(121)의 상면은 상기 제1 보호층(170)의 제1 오픈 영역(171)과 부분적으로 수직 방향으로 중첩될 수 있다. 예를 들어, 상기 제1 패드(121)의 상면은 상기 제1 보호층(170)으로 덮이는 부분과, 상기 제1 오픈 영역(171)과 수직 방향으로 중첩되어 노출되는 부분을 포함할 수 있다.
이때, 상기 제1 패드(121)의 상면의 테두리는 상기 제1 보호층(170)의 제1 오픈 영역(171)과 수직으로 중첩되지 않을 수 있다. 바람직하게, 상기 제1 패드(121)의 상면의 테두리는 상기 제1 보호층(170)으로 덮일 수 있다. 따라서, 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)은 상기 제1 패드(121)의 상면 중 상기 제1 패드(121)의 상면의 테두리로부터 이격된 영역을 부분적으로 노출할 수 있다.
예를 들어, 상기 제2 패드(122)는 상기 제1 보호층(170)의 제2 오픈 영역(172)과 수직 방향으로 중첩될 수 있다. 이때, 상기 제2 패드(122)의 상면은 상기 제1 보호층(170)의 제2 오픈 영역(172)과 부분적으로 수직 방향으로 중첩될 수 있다. 예를 들어, 상기 제2 패드(122)의 상면은 상기 제1 보호층(170)으로 덮이는 부분과, 상기 제2 오픈 영역(172)과 수직 방향으로 중첩되어 노출되는 부분을 포함할 수 있다.
또한, 상기 제2 패드(122)의 상면의 테두리는 상기 제1 보호층(170)의 제2 오픈 영역(172)과 수직으로 중첩되지 않을 수 있다. 바람직하게, 상기 제2 패드(122)의 상면의 테두리는 상기 제1 보호층(170)으로 덮일 수 있다. 따라서, 상기 제1 보호층(170)의 상기 제2 오픈 영역(172)은 상기 제2 패드(122)의 상면 중 상기 제2 패드(122)의 상면의 테두리로부터 이격된 영역을 부분적으로 노출할 수 있다.
상기 제1 패드(121)의 수평 방향으로의 폭은 70㎛ 내지 110㎛의 범위를 만족할 수 있다. 바람직하게, 상기 제1 패드(121)의 수평 방향으로의 폭은 75㎛ 내지 105㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제1 패드(121)의 수평 방향으로의 폭은 80㎛ 내지 100㎛의 범위를 만족할 수 있다. 상기 제1 패드(121)의 수평 방향으로의 폭이 70㎛보다 작으면, 상기 제1 패드(121)와 제1 범프(180) 사이의 접촉 면적이 감소할 수 있고, 이에 따른 상호 간의 물리적 접합 신뢰성이 저하될 수 있다. 상기 제1 패드(121)의 수평 방향으로의 폭이 70㎛보다 작으면, 상기 제1 패드(121) 상에 상기 제1 범프(180)가 안정적으로 배치되지 못할 수 있고, 나아가 상기 제1 범프(180) 상에 반도체 소자 및/또는 외부 기판이 안정적으로 배치되지 못할 수 있다.
상기 제1 패드(121)의 수평 방향으로의 폭이 110㎛보다 크면, 상기 제1 패드(121)가 차지하는 공간이 증가할 수 있고, 이에 따른 회로 기판 및 반도체 패키지의 면적이 증가할 수 있다. 예를 들어, 상기 제1 패드(121)의 수평 방향으로의 폭이 110㎛보다 크면, 제한된 공간 내에 상기 제1 패드(121)를 모두 배치하지 못할 수 있고, 이에 따른 회로 집적도가 저하될 수 있다.
상기 제2 패드(122)의 수평 방향으로의 폭은 상기 제1 패드(121)의 수평 방향으로의 폭보다 작을 수 있다. 예를 들어, 상기 제2 패드(122)의 수평 방향으로의 폭은 20㎛ 내지 70㎛의 범위를 만족할 수 있다. 바람직하게, 상기 제2 패드(122)의 수평 방향으로의 폭은 25㎛ 내지 65㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제2 패드(122)의 수평 방향으로의 폭은 30㎛ 내지 60㎛의 범위를 만족할 수 있다. 상기 제2 패드(122)의 수평 방향으로의 폭이 20㎛보다 작으면, 상기 제2 패드(122) 상에 반도체 소자를 안정적으로 배치하지 못할 수 있다. 예를 들어, 상기 제2 패드(122)의 수평 방향으로의 폭이 20㎛보다 작으면, 상기 반도체 소자와의 전기적 연결 신뢰성이 저하될 수 있다. 상기 제2 패드(122)의 수평 방향으로의 폭이 70㎛보다 크면, 제한된 공간 내에 상기 제2 패드(122)를 모두 배치하지 못할 수 있다. 상기 제2 패드(122)의 수평 방향으로의 폭이 70㎛보다 크면, 반도체 소자의 단자와 연결되는 복수의 제2 패드들 사이의 간격이 커질 수 있고, 이에 따른 신호 전송 거리가 증가할 수 있다. 상기 신호 전송 거리가 증가하는 경우, 상기 신호 전송 거리에 비례하여 신호 전송 손실이 증가할 수 있고, 이에 따른 전기적 신뢰성이 저하될 수 있다. 예를 들어, 상기 제2 패드(122)의 수평 방향으로의 폭이 70㎛보다 크면, 반도체 소자의 동작 특성이 저하될 수 있다.
한편, 상기 제1 패드(121) 및 제2 패드(122)의 평면 형상은 서로 동일할 수 있고, 이와 다르게 서로 다를 수 있다.
예를 들어, 상기 제1 패드(121)는 제1 평면 형상을 가지는 제1-1 패드(121-1)를 포함할 수 있다. 예를 들어, 상기 제1-1 패드(121-1)는 원형 또는 타원 형상의 평면 형상을 가질 수 있다.
또한, 상기 제1 패드(121)는 제2 평면 형상을 가지는 제1-2 패드(121-2)를 포함할 수 있다. 예를 들어, 상기 제1-2 패드(121-2)는 사각 형상의 평면 형상을 가질 수 있다.
또한, 상기 제2 패드(122)는 제1 평면 형상을 가지는 제2-1 패드(122-1)를 포함할 수 있다. 예를 들어, 상기 제2-1 패드(122-1)는 원형 또는 타원 형상의 평면 형상을 가질 수 있다.
또한, 상기 제2 패드(122)는 제2 평면 형상을 가지는 제2-2 패드(122-2)를 포함할 수 있다. 예를 들어, 상기 제2-2 패드(122-2)는 사각 형상의 평면 형상을 가질 수 있다.
또한, 상기 제1-1 패드(121-1)는 트레이스(121-3)와 선택적으로 연결될 수 있다. 또한, 상기 제1-2 패드(121-2)는 트레이스(121-3)와 선택적으로 연결될 수 있다. 또한, 상기 제2 패드(122)는 트레이스(121-3)와 선택적으로 연결될 수 있다.
한편, 상기 제1 보호층(170)의 제1 오픈 영역(171)은 상기 제1 패드(121)의 평면 형상과 다른 평면 형상을 가질 수 있다. 또한, 상기 제1 보호층(170)의 제1 오픈 영역(171)은 상기 제2 패드(122)의 평면 형상과 다른 평면 형상을 가질 수 있다. 또한, 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)은 상기 제1 보호층(170)의 제2 오픈 영역(172)의 평면 형상과 다른 평면 형상을 가질 수 있다.
상기 제1 패드(121)의 제1-1 패드(121-1) 및 제1-2 패드(121-2) 각각은 상기 제1 보호층(170)의 제1 오픈 영역(171)과 수직으로 중첩될 수 있다. 예를 들어, 상기 제1 패드(121)의 제1-1 패드(121-1) 및 제1-2 패드(121-2) 각각은 상기 제1 보호층(170)의 제1 오픈 영역(171)과 부분적으로 수직으로 중첩될 수 있다.
상기 제1 패드(121)의 제1-1 패드(121-1) 및 제1-2 패드(121-2) 각각은 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)과 수직으로 중첩되지 않는 비중첩 영역 및 상기 제1 오픈 영역(171)과 수직으로 중첩되는 중첩 영역을 포함할 수 있다.
예를 들어, 상기 제1 패드(121)의 상기 제1-1 패드(121-1)는 상기 제1 보호층(170)으로 덮이는 제1 부분(121a1)을 포함할 수 있다. 상기 제1 패드(121)의 상기 제1-1 패드(121-1)의 상기 제1 부분(121a1)은 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)과 수직으로 중첩되지 않을 수 있다. 상기 제1 패드(121)의 상기 제1-1 패드(121-1)의 상기 제1 부분(121a1)은 상기 제1-1 패드(121-1)의 상면의 테두리를 따라 구비될 수 있다. 즉, 상기 제1-1 패드(121-1)의 상기 제1 부분(121a1)에 대응하는 상기 제1-1 패드(121-1)의 상면의 테두리 부분은 상기 제1 보호층(170)을 통해 전체적으로 덮일 수 있고 상기 제1 오픈 영역(171)과 수직으로 중첩되지 않을 수 있다.
또한, 상기 제1 패드(121)의 상기 제1-1 패드(121-1)는 상기 제1 보호층(170)의 제1 오픈 영역(171)과 수직으로 중첩되는 제2 부분(121b1)을 포함할 수 있다.
또한, 상기 제1 패드(121)의 상기 제1-2 패드(121-2)는 상기 제1 보호층(170)으로 덮이는 제1 부분(121a2)을 포함할 수 있다. 상기 제1 패드(121)의 상기 제1-2 패드(121-2)의 상기 제1 부분(121a2)은 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)과 수직으로 중첩되지 않을 수 있다. 상기 제1 패드(121)의 상기 제1-2 패드(121-2)의 상기 제1 부분(121a2)은 상기 제1-2 패드(121-2)의 상면의 테두리를 따라 구비될 수 있다. 즉, 상기 제1-2 패드(121-2)의 상기 제1 부분(121a2)에 대응하는 상기 제1-2 패드(121-2)의 상면의 테두리 부분은 상기 제1 보호층(170)을 통해 전체적으로 덮일 수 있고 상기 제1 오픈 영역(171)과 수직으로 중첩되지 않을 수 있다.
또한, 상기 제1 패드(121)의 상기 제1-2 패드(121-2)는 상기 제1 보호층(170)의 제1 오픈 영역(171)과 수직으로 중첩되는 제2 부분(121b2)을 포함할 수 있다.
또한, 상기 제2 패드(122)는 상기 제1 보호층(170)으로 덮이는 제1 부분(122a)을 포함할 수 있다. 상기 제2 패드(122)의 상기 제1 부분(122a)은 상기 제1 보호층(170)의 제2 오픈 영역(172)과 수직으로 중첩되지 않을 수 있다. 상기 제2 패드(122)의 상기 제1 부분(122a)은 상기 제2 패드(122)의 상면의 테두리를 따라 구비될 수 있다. 즉, 상기 제2 패드(122)의 상기 제1 부분(122a)에 대응하는 상기 제2 패드(122)의 상면의 테두리 부분은 상기 제1 보호층(170)을 통해 전체적으로 덮일 수 있고 상기 제2 오픈 영역(172)과 수직으로 중첩되지 않을 수 있다.
또한, 상기 제2 패드(122)는 상기 제1 보호층(170)의 제2 오픈 영역(172)과 수직으로 중첩되는 제2 부분(122b)을 포함할 수 있다.
한편, 상기 제1 범프(180)는 상기 제1 패드(121) 상에 배치될 수 있다. 예를 들어, 상기 제1 범프(180)는 상기 제1 패드(121)의 제1-1 패드(121-1) 및 제1-2 패드(121-2) 각각의 제1 부분(121a1, 121a2) 상에 배치될 수 있다. 예를 들어, 상기 제1 범프(180)는 상기 제1 보호층(170)의 상기 제1 오픈 영역(171) 내에 배치될 수 있다. 바람직하게, 상기 제1 범프(180)는 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)에 배치된 부분을 포함할 수 있다. 상기 제1 범프(180)의 평면 형상은 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)의 평면 형상에 대응할 수 있다. 예를 들어, 상기 제1 범프(180)의 하면의 평면 형상은 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)의 평면 형상에 대응할 수 있다. 예를 들어, 상기 제1 범프(180)의 하면은 상호 이격된 복수의 돌출 부분을 포함하는 평면 형상을 가질 수 있다. 예를 들어, 상기 제1 범프(180)의 하면은 눈꽃 형상을 가질 수 있다.
상기 제1 오픈 영역(171) 및 제2 오픈 영역(172)의 평면 형상에 대해 보다 구체적으로 설명하면 다음과 같다.
도 5a를 참조하면, 제1 패드(121)의 제1-1 패드(121-1) 및 제1-2 패드(121-2) 각각은 서로 다른 평면 형상을 가질 수 있다. 이때, 상기 제1-1 패드(121-1) 및 제1-2 패드(121-2)는 트레이스(121-3)와 직접 연결되지 않을 수 있다. 예를 들어, 도 5a의 상기 제1-1 패드(121-1) 및 제1-2 패드(121-2)는 트레이스(121-3)와 연결되지 않은 패드를 의미할 수 있다.
도 5a의 (A)를 참조하면, 상기 제1 패드(121)의 제1-1 패드(121-1)의 평면 형상은 원형 형상일 수 있다. 또한, 도 5a의 (B)를 참조하면, 상기 제1 패드(121)의 제1-2 패드(121-2)의 평면 형상은 사각 형상일 수 있다.
이때, 상기 제1 보호층(170)은 상기 제1-1 패드(121-1) 및 제1-2 패드(121-2)와 각각 수직으로 중첩되는 제1 오픈 영역(171)을 포함할 수 있다. 상기 제1-1 패드(121-1)와 수직으로 중첩된 제1 오픈 영역의 평면 형상은 상기 제1-2 패드(121-2)와 수직으로 중첩된 제1 오픈 영역의 평면 형상과 동일할 수 있다.
다만, 실시 예는 이에 한정되지 않으며, 상기 제1-1 패드(121-1)와 수직으로 중첩된 제1 오픈 영역의 평면 형상은 상기 제1-2 패드(121-2)와 수직으로 중첩된 제1 오픈 영역의 평면 형상과 다를 수 있다. 예를 들어, 상기 제1-2 패드(121-2)와 수직으로 중첩된 제1 오픈 영역의 평면 형상은 도 5의 (B)에 도시된 바와 같을 수 있다. 상기 제1-1 패드(121-1)와 수직으로 중첩된 제1 오픈 영역의 평면 형상은 도 9에 도시된 바와 같을 수 있다. 예를 들어, 상기 제1 오픈 영역(171)은 이하에서 설명되는 제1 파트(171-1) 및 제2 파트(171-2)를 포함할 수 있다. 그리고 상기 제1 오픈 영역(171)의 상기 제1 파트(171-1)는 이와 수직으로 중첩된 패드의 형상을 따라갈 수 있다. 예를 들어, 상기 제1-1 패드(121-1)와 수직으로 중첩된 제1 오픈 영역의 제1 파트(171-1)는 상기 제1-1 패드(121-1)의 평면 형상에 대응하게 원형 형상을 가질 수 있다. 또한, 상기 제1-2 패드(121-2)와 수직으로 중첩된 제1 오픈 영역의 제1 파트(171-1)는 상기 제1-2 패드(121-2)의 평면 형상에 대응하게 사각 형상을 가질 수 있다.
한편, 상기 제1 오픈 영역(171)의 상기 제1 파트(171-1) 및 제2 파트(171-2)는 서로 연결될 수 있다. 즉, 상기 제1 오픈 영역(171)의 상기 제2 파트(171-2)는 상기 제1 파트(171-1)로부터 외측 방향으로 돌출된 부분일 수 있다. 예를 들어, 상기 제1 오픈 영역(171)의 제2 파트(171-2)는 상기 제1 파트(171-1)로부터 상기 제1 패드(121)의 상면의 둘레를 향하여 돌출 또는 확장된 부분일 수 있다. 상기 제1 오픈 영역(171)의 제2 파트(171-2)는 복수 개로 구비될 수 있다. 예를 들어, 상기 제1 오픈 영역(171)은 제1 파트(171-1) 및 상기 제1 파트(171-1)로부터 외측 방향을 향하여 돌출되며 서로 이격된 복수의 제2 파트(171-2)를 포함할 수 있다.
따라서, 도 5a의 (A) 및 (B)를 참조하면, 제1 패드(121)의 측면으로부터 상기 제1 보호층(170)의 제1 오픈 영역(171)의 내벽 사이의 수평 거리는 상기 제1 패드(121)의 상면의 둘레를 따라 서로 다른 수평 거리를 가질 수 있다. 예를 들어, 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)의 상기 제2 파트(171-2)에서의 수평 거리(D1)는 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)의 상기 제1 파트(171-1)에서의 수평 거리(D2)보다 작을 수 있다. 예를 들어, 상기 제1 오픈 영역(171)의 제1 파트(171-1)의 제1 내벽 및 제2 파트(171-2)의 제2 내벽은 수평 방향으로 단차를 가질 수 있다. 예를 들어, 상기 제1 오픈 영역(171)의 상기 제1 파트(171-1)의 제1 내벽은 상기 제2 파트(171-2)의 제2 내벽보다 더 내측에 위치할 수 있다. 이와 반대로, 상기 제1 오픈 영역(171)의 상기 제2 파트(171-2)의 제2 내벽은 상기 제1 파트(171-2)의 제1 내벽보다 더 외측에 위치할 수 있다. 여기에서, 상기 제1 내벽 및 제2 내벽이 단차를 가진다는 것은, 상기 제1 오픈 영역(171)의 전체 내벽이 상대적으로 외측에 위치한 외측 부분, 및 상기 외측 부분으로부터 내측으로 돌출되는 돌출 면의 내측 부분을 포함하는 것을 의미할 수 있다.
한편, 도 5b를 참조하면, 상기 제1-1 패드(121-1) 및 제1-2 패드(121-2)는 트레이스(121-3)와 연결될 수 있다.
상기 트레이스(121-3)는 상기 제1 보호층(170)의 제1 오픈 영역(171)과 수직으로 중첩되지 않을 수 있다. 구체적으로, 상기 트레이스(121-3)는 상기 제1-1 패드(121-1) 및/또는 제1-2 패드(121-2)의 측부에 연결된다. 이때, 상기 제1-1 패드(121-1) 및 제1-2 패드(121-2)의 측부에 인접한 제1-1 패드(121-1) 및 제1-2 패드(121-2)의 상면의 테두리 영역은 상기 제1 보호층(170)의 제1 오픈 영역(171)과 수직으로 중첩되지 않을 수 있다. 이에 따라, 상기 트레이스(121-3)도 상기 제1 보호층(170)의 제1 오픈 영역(171)과 수직으로 중첩되지 않을 수 있다.
상기 트레이스(121-3)의 일측면과 타측면 사이의 수평 거리(D3)는 상기 제1-1 패드(121-1) 및 제1-2 패드(121-2)의 폭 및 상기 제1 보호층(170)의 오픈 영역(171)의 폭에 의해 결정될 수 있다. 상기 트레이스(121-3)의 일측면과 타측면 사이의 수평 거리(D3)는 상기 트레이스(121-3)의 수평 방향으로의 폭(D3)을 의미할 수 있다. 이에 대해서는 하기에서 더욱 상세히 설명하기로 한다.
한편, 도 6을 참조하면, 상기 제1 보호층(170)의 제2 오픈 영역(172)의 내벽은 수평 방향으로 단차를 가지지 않을 수 있다. 예를 들어, 상기 제1 보호층(170)의 상기 제2 오픈 영역(172)은 상기 제1 오픈 영역(171)에서의 돌출 부분을 포함하지 않을 수 있다.
예를 들어, 도 6의 (A)를 참조하면, 상기 제1 보호층(170)의 제2 오픈 영역(172)은 상기 제2 패드(122)의 제2-1 패드(122-1)와 수직으로 중첩되는 제2-1 오픈 영역(172-1)을 포함할 수 있다. 상기 제2 패드(122)의 제2-1 패드(122-1)의 평면 형상은 원형 형상을 가질 수 있다. 이에 대응하게, 상기 제2-1 오픈 영역(172-1)의 평면 형상은 상기 제2 패드(122)의 제2-1 패드(122-1)의 평면 형상에 대응하게 원형 형상을 가질 수 있다.
예를 들어, 도 6의 (B)를 참조하면, 상기 제1 보호층(170)의 제2 오픈 영역(172)은 상기 제2 패드(122)의 제2-2 패드(122-2)와 수직으로 중첩되는 제2-2 오픈 영역(172-2)을 포함할 수 있다. 상기 제2 패드(122)의 제2-2 패드(122-2)의 평면 형상은 사각 형상을 가질 수 있다. 이에 대응하게, 상기 제2-2 오픈 영역(172-2)의 평면 형상은 상기 제2 패드(122)의 제2-2 패드(122-2)의 평면 형상에 대응하게 사각 형상을 가질 수 있다.
이때, 상기 제1 보호층(170)의 상기 제2-1 오픈 영역(172-1) 및 제2-2 오픈 영역(172-2)의 내벽은 수평 방향으로 단차를 가지지 않을 수 있다. 예를 들어, 상기 제1 보호층(170)의 상기 제2-1 오픈 영역(172-1) 및 제2-2 오픈 영역(172-2)은 상기 제1 오픈 영역(171)에서의 제2 파트(171-2)를 포함하지 않을 수 있다. 예를 들어, 상기 제1 보호층(170)의 상기 제2-1 오픈 영역(172-1) 및 제2-2 오픈 영역(172-2)은 상기 제1 오픈 영역(171)에서의 제1 파트(171-1)만을 포함할 수 있다.
즉, 상기 제2 패드(122) 상에는 범프가 배치되지 않을 수 있다. 또한, 상기 제2 패드(122)는 상기 제1 패드(121)보다 상대적으로 작은 폭을 가질 수 있다. 따라서, 상기 제2 패드(122)와 수직으로 중첩된 제2 오픈 영역(172)의 내벽이 수평 방향으로 단차를 가지지 않아도 반도체 소자와의 결합성 또는 범프와의 결합성에 영향을 주지 않을 수 있다.
다만, 상기 제1 패드(121) 상에는 상기 제1 범프(180)가 배치될 수 있다. 따라서, 상기 제1 패드(121)와 수직으로 중첩된 제1 오픈 영역(171)은 상기 제1 범프(180)와의 결합 신뢰성과, 외부 기판 및/또는 반도체 소자와의 결합 신뢰성에 영향을 줄 수 있다.
예를 들어, 상기 제1 오픈 영역(171)의 내벽이 수평 방향으로 단차를 가지지 않는 경우, 상기 제1 범프(180)와 상기 제1 패드(121) 사이의 결합 신뢰성이 저하될 수 있다. 예를 들어, 외부로부터 충격이 발생하면, 상기 제1 오픈 영역(171)의 내벽이 단차를 가지지 않음에 따라 상기 제1 범프(180)의 전체 영역에 동시에 상기 충격이 전달될 수 있고, 이로 인해 상기 제1 범프(180)에 크랙이 발생할 수 있다.
이와 다르게, 실시 예의 상기 제1 오픈 영역(171)의 내벽은 수평 방향으로 단차를 가질 수 있다. 이에 의해, 외부로부터 충격이 발생하면, 상기 제1 오픈 영역(171)의 내벽이 단차를 가짐에 따라 상기 제1 범프(180)의 전체 영역 중 상대적으로 외측에 위치한 영역에만 상기 충격이 전달될 수 있고, 상대적으로 내측에 위치한 영역에는 상기 충격이 전달되지 않을 수 있다. 예를 들어, 실시 예는 상기 제1 오픈 영역(171)의 내벽이 단차를 가지도록 하고, 상기 단차를 토대로 상기 제1 범프(180)에 발생하는 충격을 분산시킬 수 있다. 이를 통해, 실시 예는 상기 제1 범프(180)의 기계적 신뢰성 및/또는 전기적 신뢰성을 향상시킬 수 있고, 이에 다른 회로 기판과 반도체 소자 및/또는 외부 기판 사이의 기계적 신뢰성 및/또는 전기적 신뢰성을 향상시킬 수 있다.
이를 정리하면, 상기 제1 오픈 영역(171)은 제1 파트(171-1) 및 상기 제1 파트(171-1)로부터 외측으로 돌출된 제2 파트(171-2)를 포함할 수 있다. 그리고, 상기 제1 오픈 영역(171)의 내벽은 상기 제1 파트(171-1) 및 제2 파트(171-2)에 따라 수평 방향으로 단차를 가질 수 있다. 따라서, 실시 예는 상기 제1 오픈 영역(171)의 내벽이 가지는 단차를 토대로 상기 제1 범프(180)에 가해지는 물리적 충격을 분산시킬 수 있다. 즉, 실시 예는 상기 제1 오픈 영역(171)의 내벽이 수평 방향으로 단차를 가짐에 따라 기계적 스트레스에 대한 상기 제1 범프(180)의 저항성을 높일 수 있고, 이를 통해 회로 기판 및 이를 포함하는 반도체 패키지의 기계적 및/또는 물리적 신뢰성을 향상시킬 수 있다.
한편, 도 7 및 도 8을 참조하면, 상기 제1 오픈 영역(171)은 제1 파트(171-1) 및 제2 파트(171-2)를 포함할 수 있다. 상기 제2 파트(171-2)는 서로 이격된 위치에 복수 개 구비될 수 있다.
상기 제1 오픈 영역(171)의 상기 제1 파트(171-1)는 사각 형상을 가질 수 있다. 상기 제2 파트(171-2)는 상기 제1 파트(171-1)의 4개의 모서리 부분 각각에서 외측으로 돌출될 수 있다.
예를 들어, 상기 제2 파트(171-2)는 상기 제1 파트(171-1)의 서로 다른 위치에서 외측으로 각각 돌출된 제1 내지 제4 서브 파트(171-2a, 171-2b, 171-2c, 171-2d)를 포함할 수 있다.
이때, 상기 제1 오픈 영역(171)의 전체 폭, 상기 제1 파트(171-1)의 폭 및 상기 제2 파트(171-2)의 폭은 상기 제1 패드(121)의 폭을 기준으로 결정될 수 있다.
상기 제1 패드(121)의 폭(W1)은 상기에서 이미 설명하였으므로, 이의 상세한 설명은 생략한다. 예를 들어, 상기 제1 패드(121)가 도 7의 제1-1 패드(121-1)와 같은 원형 형상일 경우, 상기 폭(W1)은 제1-1 패드(121-1)의 직경을 의미할 수 있다. 예를 들어, 상기 제1 패드(121)가 도 8의 제1-2 패드(121-2)와 같은 사각 형상일 경우, 상기 폭(W1)은 제1-2 패드(121-2)의 수평 방향으로의 폭을 의미할 수 있다.
상기 제1 오픈 영역(171)은 제2 폭(W2)을 가질 수 있다. 상기 제2 폭(W2)은 상기 제1 오픈 영역(171)의 전체 영역에서 가장 큰 폭을 가지는 영역의 폭을 의미할 수 있다. 예를 들어, 상기 제2 폭(W2)은 상기 제2 파트(171-2)의 서로 마주보는 2개의 서브 파트의 각 단부 사이의 폭을 의미할 수 있다.
따라서, 상기 제1 오픈 영역(171)의 제2 폭(W2)은 상기 제1 오픈 영역(171)의 최대 폭을 의미할 수 있다.
상기 제1 오픈 영역(171)의 최대 폭(W2)은 상기 제1 패드(121)의 폭(W1)의 70% 내지 95%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 오픈 영역(171)의 최대 폭(W2)은 상기 제1 패드(121)의 폭(W1)의 72% 내지 92%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 오픈 영역(171)의 최대 폭(W2)은 상기 제1 패드(121)의 폭(W1)의 75% 내지 90%의 범위를 만족할 수 있다.
상기 제1 오픈 영역(171)의 최대 폭(W2)이 상기 제1 패드(121)의 폭(W1)의 70% 미만이면, 상기 제1 오픈 영역(171)을 통해 노출되는 상기 제1 패드(121)의 상면의 면적이 감소할 수 있다. 그리고, 상기 노출되는 상기 제1 패드(121)의 상면의 면적이 감소하는 경우, 상기 제1 패드(121)와 제1 범프(180) 사이의 접촉 면적이 감소할 수 있고, 이에 따른 상기 제1 범프(180)가 상기 제1 패드(121)로부터 박리되는 문제가 발생할 수 있다. 또한, 상기 제1 오픈 영역(171)의 최대 폭(W2)이 상기 제1 패드(121)의 폭(W1)의 70% 미만이면, 상기 제1 범프(180)와 상기 제1 패드(121) 사이의 폭의 차이가 커질 수 있고, 이로 인한 신호 전송 손실이 증가할 수 있다. 또한, 상기 제1 오픈 영역(171)의 최대 폭(W2)이 상기 제1 패드(121)의 폭(W1)의 95%를 초과하면, 상기 제1 패드(121)의 상면의 테두리 중 적어도 일부가 상기 제1 오픈 영역(171)을 통해 노출될 수 있다. 예를 들어, 상기 제1 오픈 영역(171)의 최대 폭(W2)이 상기 제1 패드(121)의 폭(W1)의 95%를 초과하면, 상기 제1 오픈 영역(171)을 형성하는 공정에서의 공정 오차로 인해 상기 제1 패드(121)의 측면의 적어도 일부가 상기 제1 보호층(170)으로 덮이지 않을 수 있고, 이에 따른 기계적 신뢰성 및/또는 전기적 신뢰성 문제가 발생할 수 있다.
한편, 상기 제1 오픈 영역(171)의 상기 제1 파트(171-1)의 폭(W3)은 상기 제1 패드(121)의 폭(W1)의 30% 내지 70%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 오픈 영역(171)의 상기 제1 파트(171-1)의 폭(W3)은 상기 제1 패드(121)의 폭(W1)의 32% 내지 68%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 오픈 영역(171)의 상기 제1 파트(171-1)의 폭(W3)은 상기 제1 패드(121)의 폭(W1)의 35% 내지 65%의 범위를 만족할 수 있다.
상기 제1 오픈 영역(171)의 제1 파트(171-1)의 폭(W3)이 상기 제1 패드(121)의 폭(W1)의 30% 미만이면, 상기 제1 범프(180)와 상기 제1 패드(121) 사이의 접촉 면적이 감소하고, 이에 따른 기계적 신뢰성 및/또는 물리적 신뢰성 문제가 발생할 수 있다. 예를 들어, 상기 제1 상기 제1 오픈 영역(171)의 제1 파트(171-1)의 폭(W3)이 상기 제1 패드(121)의 폭(W1)의 30% 미만이면, 상기 제1 범프(180)에 폭이 급격히 감소하는 영역이 구비될 수 있고, 이에 따른 상기 제1 범프(180)에 크랙이 발생할 수 있다.
상기 제1 오픈 영역(171)의 상기 제1 파트(171-1)의 폭(W3)이 상기 제1 패드(121)의 폭(W1)의 70%를 초과하면, 상기 제1 오픈 영역(171)의 단차의 수평 길이가 감소할 수 있고, 이에 따른 실시 예의 단차 구조에 의한 기계적 스트레스의 분산 효과가 미비할 수 있다.
한편, 상기 제1 오픈 영역(171)의 상기 제2 파트(171-2)의 각각의 폭(W4)은 상기 제1 패드(121)의 폭(W1)의 5% 내지 30%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 오픈 영역(171)의 상기 제2 파트(171-2)의 각각의 폭(W4)은 상기 제1 패드(121)의 폭(W1)의 8% 내지 27%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 오픈 영역(171)의 상기 제2 파트(171-2)의 각각의 폭(W4)은 상기 제1 패드(121)의 폭(W1)의 10% 내지 20%의 범위를 만족할 수 있다.
상기 제1 오픈 영역(171)의 상기 제2 파트(171-2)의 각각의 폭(W4)이 상기 제1 패드(121)의 폭(W1)의 5% 미만이면, 상기 제2 파트(171-2)에 의한 상기 제1 오픈 영역(171)의 단차의 수평 길이가 감소할 수 있고, 이에 의해 실시 예의 단차 구조에 의한 기계적 스트레스의 분산 효과가 미비할 수 있다. 상기 제1 오픈 영역(171)의 상기 제2 파트(171-2)의 각각의 폭(W4)이 상기 제1 패드(121)의 폭(W1)의 30%를 초과하면, 공정 오차로 인해 상기 제2 파트(171-2)가 상기 제1 패드(121)의 상면의 테두리와 수직으로 중첩될 수 있다. 또한, 상기 제1 오픈 영역(171)의 상기 제2 파트(171-2)의 각각의 폭(W4)이 상기 제1 패드(121)의 폭(W1)의 30%를 초과하면, 이에 대응하게 상기 제1 파트(171-1)의 폭(W3)이 감소할 수 있고, 이를 통해 상기 제1 패드(121)와 제1 범프(180) 사이의 기계적 신뢰성 및/또는 물리적 신뢰성이 저하될 수 있다.
한편, 상기 제1 파트(171-1)는 사각 형상을 가질 수 있고, 제2 파트(171-2)는 원형 형상을 가질 수 있다고 설명하였으나, 이에 한정되지 않는다. 예를 들어, 도 9를 참조하면, 상기 제1 파트(171-1) 및 상기 제2 파트(171-2) 각각은 원형 형상을 가질 수 있고, 이들 사이의 폭의 제어를 통해 상기 제1 오픈 영역(171)의 내벽이 수평 방향으로 단차를 가지도록 할 수 있다.
다만, 상기 제2 파트(171-2)의 내벽은 상기 제1 파트(171-1)보다 외측에 위치하며, 외부의 기계적 스트레스가 가장 먼저 전달되는 부분일 수 있다. 이때, 상기 제2 파트(171-2)가 평면 형상이 곡선의 원형이 아닌 에지를 가지는 사각 형상을 가지는 경우, 상기 에지 부분에 스트레스가 집중될 수 있고, 이로 인해 상기 단차에 의한 기계적 스트레스의 분산 효과가 저하될 수 있다. 따라서, 상기 제2 파트(171-2)의 평면 형상은 원형 형상을 가지도록 하는 것이 바람직하며, 상기 제1 파트(171-1)는 원형, 타원형, 사각형, 삼각형, 및 다각 형상 등의 다양한 형상으로 변형될 수 있도록 한다.
한편, 상기 제1 회로층(120)에 트레이스(121-3)가 구비되고, 이에 따라 상기 제1 패드(121)가 상기 트레이스(121-3)와 연결되는 경우, 상기 트레이스(121-3)의 폭(D3)은 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)의 폭에 의해 결정될 수 있다. 이와 반대로, 상기 트레이스(121-3)가 구비되는 경우, 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)의 폭은 상기 트레이스(121-3)의 폭(D3)을 기준으로 결정될 수 있다.
상기 트레이스(121-3)의 폭(D3)은 상기 제1 오픈 영역(171)의 상기 제1 파트(171-1)의 폭(W3)보다 작을 수 있다. 상기 트레이스(121-3)의 폭(D3)이 상기 제1 오픈 영역(171)의 상기 제1 파트(171-1)의 폭(W3)보다 클 경우, 상기 제1 패드(121)의 폭 대비 상기 트레이스(121-3)의 폭의 비율이 상당히 커질 수 있고, 이에 따라 상기 제1 패드(121) 및 상기 트레이스(121-3)를 통해 전달되는 신호의 전송 손실이 증가할 수 있다. 나아가, 상기 트레이스(121-3)의 폭이 상기 제1 오픈 영역(171)의 상기 제1 파트(171-1)의 폭(W3)보다 클 경우, 상기 제1 절연층(111) 상에서 상기 트레이스(121-3)가 차지하는 면적이 증가할 수 있고, 이를 통해 회로 기판이 박형화가 어려울 수 있다.
상기 트레이스(121-3)의 폭(D3)은 상기 제1 오픈 영역(171)의 상기 제2 파트(171-2)의 폭(W4)보다 작을 수 있거나 클 수 있다. 예를 들어, 상기 트레이스(121-3)의 폭(D3)은 상기 제1 오픈 영역(171)의 상기 제2 파트(171-2)의 폭(W4)의 50% 이상일 수 있다. 예를 들어, 상기 트레이스(121-3)의 폭(D3)은 상기 제1 오픈 영역(171)의 상기 제2 파트(171-2)의 폭(W4)의 55% 이상일 수 있다. 예를 들어, 상기 트레이스(121-3)의 폭(D3)은 상기 제1 오픈 영역(171)의 상기 제2 파트(171-2)의 폭(W4)의 60% 이상일 수 있다. 상기 트레이스(121-3)의 폭(D3)이 상기 제1 오픈 영역(171)의 상기 제2 파트(171-2)의 폭(W4)의 50% 미만일 경우, 상기 제1 패드(121)의 폭 대비 상기 트레이스(121-3)의 폭이 상당히 작을 수 있고, 상기 제1 패드(121)와 트레이스(121-3)의 폭의 차이로 인한 신호 전송 손실이 증가할 수 있다. 상기 트레이스(121-3)의 폭(D3)이 상기 제1 오픈 영역(171)의 상기 제2 파트(171-2)의 폭(W4)의 50% 미만일 경우, 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)에서 상기 제2 파트(171-2)가 차지하는 면적이 증가할 수 있고, 이에 따라 상기 제1 패드(121)의 상면의 테두리 영역의 적어도 일부가 상기 제1 보호층(170)의 제1 오픈 영역(171)과 수직으로 중첩되는 문제가 발생할 수 있다. 상기 트레이스(121-3)의 폭(D3)이 상기 제1 오픈 영역(171)의 상기 제2 파트(171-2)의 폭(W4)의 50% 미만일 경우, 상기 제1 오픈 영역(171)의 상기 제1 파트(171-1)의 폭(W3)보다 상기 제2 파트(171-2)의 폭(W4)이 커질 수 있고, 이로 인해 상기 제1 패드(121)의 상면의 노출 면적이 감소할 수 있다. 그리고, 상기 노출 면적이 감소하는 경우, 상기 제1 패드(121) 상에 반도체 소자를 안정적으로 결합하지 못할 수 있고, 이에 따라 상기 반도체 소자가 안정적으로 동작하지 못하거나 상기 반도체 소자의 동작 특성이 저하될 수 있다. 예를 들어, 상기 제1 보호층(170)의 상기 제1 오픈 영역(171)의 제2 파트(171-2)의 폭(W4)이 5㎛ 내지 10㎛일 경우, 상기 트레이스(121-3)의 폭(D3)은 2.5㎛ 내지 5㎛보다 클 수 있다.
한편, 상기 트레이스(121-3)의 폭(D3)은 상기 제1 오픈 영역(171)의 상기 제1 파트(171-1)의 폭(W3)과 상기 제1 패드(121)의 폭(W1)의 차이 값의 1/2 값의 1/3보다 클 수 있다. 예를 들어, 상기 트레이스(121-3)의 폭(D3)은 상기 제1 패드(121)의 측면으로부터 상기 제1 보호층(170)의 제1 오픈 영역(171)의 제1 파트(171-1)의 내벽까지의 수평 거리(D2)의 1/3보다 클 수 있다. 상기 트레이스(121-3)의 폭(D3)이 상기 제1 패드(121)의 측면으로부터 상기 제1 보호층(170)의 제1 오픈 영역(171)의 제1 파트(171-1)의 내벽까지의 수평 거리(D2)의 1/3보다 작을 경우, 상기 제1 오픈 영역(171)과 수직으로 중첩되는 상기 제1 패드(121)의 평면 면적이 기준 범위를 벗어날 수 있다. 예를 들어, 상기 제1 패드(121)의 평면 면적이 기준 범위를 초과하는 경우, 상기 제1 패드(121)의 상면의 테두리 영역이 상기 제1 오픈 영역(171)으로부터 노출됨에 따른 전기적 및/또는 물리적 신뢰성 문제가 발생할 수 있다. 또한, 상기 제1 패드(121)의 평면 면적이 기준 범위보다 작을 경우, 상기 제1 패드(121)와 전도성 접착제인 솔더와의 접촉 면적이 감소할 수 있고, 이에 따른 상기 제1 패드(121)와 반도체 소자 사이의 결합력이 저하될 수 있다.
실시 예의 회로 기판은 제1 패드 및 상기 제1 패드와 수직으로 중첩된 제1 오픈 영역을 포함하는 제1 보호층을 포함할 수 있다. 상기 제1 보호층의 상기 제1 오픈 영역의 내벽은 수평 방향을 따라 단차를 가질 수 있다. 예를 들어, 상기 제1 보호층의 제1 오픈 영역은 제1 파트 및 상기 제1 파트에서 외측 방향을 향하여 돌출된 제2 파트를 포함할 수 있다. 상기 제2 파트는 복수 개 구비될 수 있고 상기 제1 파트의 서로 다른 위치에서 각각 돌출될 수 있다. 상기 제1 보호층의 제1 오픈 영역은 상기 제1 파트의 내벽 및 제2 파트의 내벽을 포함할 수 있고, 상기 제1 파트의 내벽과 제2 파트의 내벽은 수평 방향으로 단차를 가질 수 있다.
이를 통해, 실시 예는 제1 패드와 제1 범프의 결합 신뢰성을 향상시킬 수 있고, 나아가 외부 기판 및/또는 반도체 소자와의 결합 신뢰성을 향상시킬 수 있다.
예를 들어, 상기 제1 오픈 영역의 내벽이 수평 방향으로 단차를 가지지 않는 경우, 상기 제1 범프와 상기 제1 패드 사이의 결합 신뢰성이 저하될 수 있다. 예를 들어, 외부로부터 충격이 발생하면, 상기 제1 오픈 영역의 내벽이 단차를 가지지 않음에 따라 상기 제1 범프의 전체 영역에 동시에 상기 충격이 전달될 수 있고, 이로 인해 상기 제1 범프에 크랙이 발생할 수 있다.
이와 다르게, 실시 예의 상기 제1 오픈 영역의 내벽은 수평 방향으로 단차를 가질 수 있다. 이에 의해, 외부로부터 충격이 발생하면, 상기 제1 오픈 영역의 내벽이 단차를 가짐에 따라 상기 제1 범프의 전체 영역 중 상대적으로 외측에 위치한 영역에만 상기 충격이 전달될 수 있고, 상대적으로 내측에 위치한 영역에는 상기 충격이 전달되지 않을 수 있다. 예를 들어, 실시 예는 상기 제1 오픈 영역의 내벽이 단차를 가지도록 하고, 상기 단차를 토대로 상기 제1 범프에 발생하는 충격을 분산시킬 수 있다. 이를 통해, 실시 예는 상기 제1 범프의 기계적 신뢰성 및/또는 전기적 신뢰성을 향상시킬 수 있고, 이에 다른 회로 기판과 반도체 소자 및/또는 외부 기판 사이의 기계적 신뢰성 및/또는 전기적 신뢰성을 향상시킬 수 있다.
- 반도체 패키지 -
이하에서는 실시 예에 따른 반도체 패키지에 대해 설명하기로 한다.
도 10은 제1 실시 예에 따른 반도체 패키지를 나타낸 도면이고, 도 11은 제2 실시 예에 따른 반도체 패키지를 나타낸 도면이며, 도 12는 제3 실시 예에 따른 반도체 패키지를 나타낸 도면이고, 도 13은 제4 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 10을 참조하면, 반도체 패키지는 회로 기판을 포함한다.
또한, 반도체 패키지는 회로 기판의 제1 회로층(120)의 제2 패드(122) 상에 배치된 제1 접속부(210)를 포함할 수 있다.
상기 제1 접속부(210)는 구형 형상을 포함할 수 있다. 예를 들어, 제1 접속부(210)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(210)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 예를 들어, 제1 접속부(210)의 단면 형상은 일 측면에서 평면이고, 다른 일측면에서 곡면을 가질 수 있다.
반도체 패키지는 상기 제1 접속부(210) 상에 배치되는 제1 반도체 소자(220)를 포함할 수 있다. 상기 제1 반도체 소자(220)는 단자(225)를 포함한다. 상기 제1 반도체 소자(220)의 단자(225)는 상기 제1 접속부(210)를 통해 상기 제2 패드(122)에 전기적으로 결합될 수 있다. 상기 제1 반도체 소자(220)는, 로직 칩을 포함할 수 있다. 예를 들어, 상기 제1 반도체 소자(220)는 애플리케이션 프로세서 칩을 포함할 수 있다. 예를 들어, 상기 제1 반도체 소자(220)는 아날로그-디지털 컨버터 또는 ASIC(application-specific IC)을 포함할 수 있다. 예를 들어, 상기 제1 반도체 소자(220)는 메모리 칩을 포함할 수 있다. 상기 메모리 칩은 HBM 등의 스택 메모리일 수 있다. 예를 들어, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등을 포함할 수 있다. 또한, 상기 제1 반도체 소자(220)는 구동 IC 칩(Drive IC chip), 다이오드 칩, 전원 IC 칩, 터치 센서 IC 칩, MLCC(Multi layer ceramic condenser) 칩, BGA(Ball Grid Array) 칩, 칩 콘덴서 중 적어도 하나를 포함할 수 있다.
또한, 반도체 패키지는 상기 제1 범프(180) 상에 배치되는 제2 접속부(230)를 포함할 수 있다. 상기 제2 접속부(230) 상에는 적어도 하나의 제2 반도체 소자(240)가 배치될 수 있다. 예를 들어, 상기 적어도 하나의 제2 반도체 소자(240)의 단자(245)는 상기 제2 접속부(230)를 통해 상기 제1 범프(180)에 전기적으로 결합될 수 있다.
또한, 반도체 패키지는 제1 몰딩 부재(250)를 더 포함할 수 있다. 상기 제1 몰딩 부재(250)는 상기 제1 반도체 소자(220) 및 제2 반도체 소자(240)를 몰딩할 수 있다. 또한, 상기 제1 몰딩 부재(250)는 상기 제1 범프(180)를 몰딩할 수 있다.
상기 제1 몰딩 부재(250)는 방열 특성을 높이기 위해, 저유전율을 가질 수 있다. 예를 들어, 상기 제1 몰딩 부재(250)의 유전율(Dk)은 0.2 내지 10일 수 있다. 예를 들어, 상기 제1 몰딩 부재(250)의 유전율(Dk)은 0.5 내지 8일 수 있다. 예를 들어, 상기 제1 몰딩 부재(250)의 유전율(Dk)은 0.8 내지 5일 수 있다. 이에 따라, 실시 예에서는 상기 제1 몰딩 부재(250)가 저유전율을 가지도록 하여, 상기 제1 및 제2 반도체 소자의 방열 특성을 높일 수 있도록 한다.
한편, 반도체 패키지는 제3 접속부(260)를 포함할 수 있다. 이때, 상기 반도체 패키지의 제2 회로층(130)의 하면에는 제2 범프(190)가 구비되지 않을 수 있다. 그리고, 상기 제3 접속부(260)는 상기 제2 범프(190)의 기능까지 할 수 있다.
상기 제3 접속부(260) 하에는 제1 외부 기판(300)이 결합될 수 있다. 상기 제1 외부 기판(300)은 적어도 하나의 외부 패드(310) 및 상기 외부 패드(310)와 수직으로 중첩되는 오픈 영역을 포함하는 외부 보호층(320)을 포함할 수 있다. 상기 제1 외부 기판(300)은 전자 디바이스의 메인 보드일 수 있다. 다른 실시 예에서의 상기 제1 외부 기판(300)은 별개의 패키지일 수 있다. 예를 들어, 제1 외부 기판(300)은 메모리 패키지일 수 있다. 예를 들어, 상기 제1 외부 기판(300)은 메모리 소자가 배치된 메모리 기판과 연결되는 인터포저일 수 있다. 이와 다르게 상기 제1 외부 기판(300)은 메모리 기판일 수 있다.
또한, 반도체 패키지는 상기 회로 기판과 상기 제1 외부 기판(300) 사이에 배치되는 제2 몰딩 부재(250)를 포함할 수 있다. 상기 제2 몰딩 부재(250)는 상기 제3 접속부(260)를 몰딩할 수 있다.
한편, 도 11을 참조하면, 제2 실시 예의 반도체 패키지는 상기 제1 실시 예의 반도체 패키지 대비 상기 제2 접속부(230) 상에 적어도 하나의 제2 반도체 소자 대신에 제2 외부 기판(330)이 결합될 수 있다. 상기 제2 외부 기판(330)은 적어도 하나의 외부 패드(335)를 포함할 수 있고, 상기 외부 패드(335)는 상기 제2 접속부(230)를 통해 상기 제1 범프(180)에 전기적으로 결합될 수 있다.
한편, 도 12를 참조하면, 제3 실시 예의 반도체 패키지는 상기 제1 실시 예의 반도체 패키지 대비, 상기 제2 회로층(130) 하에 배치된 제2 범프(190)를 포함할 수 있다. 그리고, 상기 제3 접속부(260)는 상기 제2 범프(190) 하에 배치될 수 있다.이때, 상기 제3 접속부(260)에는 적어도 하나의 제3 반도체 소자(280)가 결합될 수 있다. 예를 들어, 상기 적어도 하나의 제3 반도체 소자(280)의 단자(285)는 상기 제3 접속부(260)를 통해 상기 제2 범프(190)에 전기적으로 결합될 수 있다. 한편, 상기 제3 접속부(260)에는 상기 제3 반도체 소자(280) 대신에 제1 외부 기판(300)이 결합될 수도 있을 것이다.
한편, 도 13을 참조하면, 제4 실시 예의 반도체 패키지는 상기 제3 실시 예의 반도체 패키지 대비 적어도 하나의 제3 반도체 소자 및 제1 외부 기판이 모두 결합된 구조를 가질 수 있다.
예를 들어, 반도체 패키지는 상기 제2 범프(190) 하에 배치된 제3 접속부(260)에 제1 외부 기판(300)의 외부 패드(310)가 결합될 수 있다. 또한, 반도체 패키지는 상기 제2 회로층(130)의 제4 패드(132) 하에 배치된 제4 접속부(290)를 포함할 수 있다. 상기 제4 접속부(290)에는 적어도 하나의 제3 반도체 소자(280)의 단자(285)가 결합될 수 있다.
한편, 상술한 발명의 특징을 갖는 회로기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 회로기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (18)

  1. 제1 절연층;
    상기 제1 절연층 상에 배치되고, 제1 패드를 포함하는 제1 회로층;
    상기 제1 절연층 상에 배치되고, 상기 제1 패드와 수직으로 중첩된 제1 오픈 영역을 포함하는 제1 보호층을 포함하고,
    상기 제1 오픈 영역의 수평 방향의 폭은 상기 제1 패드의 수평 방향의 폭보다 작고,
    상기 제1 보호층의 상기 제1 오픈 영역은,
    상기 제1 패드의 상면과 수직으로 중첩된 제1 파트; 및
    상기 제1 파트와 연결되고, 상기 제1 파트로부터 상기 제1 패드의 측면을 향하는 방향으로 돌출된 제2 파트를 포함하는, 회로 기판.
  2. 제1항에 있어서,
    상기 제1 오픈 영역의 상기 제2 파트는,
    상기 제1 파트의 서로 다른 위치에 각각 구비되고, 상기 제1 파트로부터 멀어지는 방향으로 돌출된 복수의 서브 파트를 포함하는, 회로 기판,
  3. 제1항 또는 제2항에 있어서,
    상기 제1 보호층의 상기 제1 오픈 영역은 상기 제1 파트에 대응하는 제1 내벽 및 상기 제2 파트에 대응하는 제2 내벽을 포함하고,
    상기 제1 내벽과 상기 제2 내벽은 수평 방향으로 단차를 가지는, 회로 기판.
  4. 제1항에 있어서,
    상기 제2 파트의 평면 형상은 원형 또는 타원형 형상을 가지는, 회로 기판.
  5. 제4항에 있어서,
    상기 제1 파트의 평면 형상은, 원형, 타원형, 사각형, 삼각형, 및 다각 형상 중 적어도 하나의 형상을 가지는, 회로 기판.
  6. 제1항에 있어서,
    상기 제1 오픈 영역의 상기 제1 파트 및 제2 파트 각각은,
    상기 제1 패드의 상면의 테두리와 수직으로 중첩되지 않는, 회로 기판.
  7. 제1항에 있어서,
    상기 제1 오픈 영역과 수직으로 중첩된 제1 패드 상에 배치된 제1 범프를 더 포함하고,
    상기 제1 범프의 하면은 상기 제1 오픈 영역의 평면 형상에 대응하는 평면 형상을 가지는, 회로 기판.
  8. 제1항에 있어서,
    상기 제1 오픈 영역에서 최대 폭을 가지는 영역의 수평 방향의 폭은,
    상기 제1 패드의 수평 방향의 폭은 70% 내지 90%의 범위를 만족하는, 회로 기판.
  9. 제8항에 있어서,
    상기 제1 오픈 영역의 상기 제1 파트의 수평 방향의 폭은,
    상기 제1 패드의 수평 방향의 폭의 30% 내지 70%의 범위를 만족하고,
    상기 제1 오픈 영역의 상기 제2 파트의 수평 방향의 폭은,
    상기 제1 패드의 수평 방향의 폭의 5% 내지 30%의 범위를 만족하는, 회로 기판.
  10. 제1항에 있어서,
    상기 제1 회로층은 상기 제1 패드와 수평 방향으로 이격된 제2 패드를 더 포함하고,
    상기 제1 보호층은 상기 제2 패드와 수직으로 중첩된 제2 오픈 영역을 더 포함하며,
    상기 제2 오픈 영역의 평면 형상은 상기 제1 오픈 영역의 평면 형상과 다른, 회로 기판.
  11. 제10항에 있어서,
    상기 제2 패드의 수평 방향의 폭은 상기 제1 패드의 수평 방향의 폭보다 작고,
    상기 제2 오픈 영역의 수평 방향의 폭은 상기 제2 패드의 수평 방향의 폭보다 작은, 회로 기판.
  12. 제11항에 있어서,
    상기 제1 오픈 영역의 내벽은 수평 방향으로 단차를 가지고,
    상기 제2 오픈 영역의 내벽은 수평 방향으로 단차를 가지지 않는, 회로 기판.
  13. 제1 절연층;
    상기 제1 절연층 상에 배치된 제1 패드;
    상기 제1 절연층 상에 배치되고, 상기 제1 패드와 수평 방향으로 이격된 제2 패드; 및
    상기 제1 절연층 상에 배치되고, 상기 제1 패드와 수직으로 중첩된 제1 오픈 영역 및 상기 제2 패드와 수직으로 중첩된 제2 오픈 영역을 포함하는 제1 보호층을 포함하고,
    상기 제2 오픈 영역의 평면 형상은 상기 제1 오픈 영역의 평면 형상과 다른, 회로 기판.
  14. 제13항에 있어서,
    상기 제2 패드의 수평 방향의 폭은 상기 제1 패드의 수평 방향의 폭보다 작고,
    상기 제2 오픈 영역의 수평 방향의 폭은 상기 제2 패드의 수평 방향의 폭보다 작은, 회로 기판.
  15. 제13항 또는 제14항에 있어서,
    상기 제1 오픈 영역의 내벽은 수평 방향으로 단차를 가지고,
    상기 제2 오픈 영역의 내벽은 수평 방향으로 단차를 가지지 않는, 회로 기판.
  16. 제1 절연층;
    상기 제1 절연층 상에 배치되고, 제1 패드를 포함하는 제1 회로층;
    상기 제1 절연층 상에 배치되고, 상기 제1 패드와 수직으로 중첩된 제1 오픈 영역을 포함하는 제1 보호층;
    상기 제1 오픈 영역과 수직으로 중첩된 상기 제1 패드 상에 배치된 제1 범프;
    상기 제1 범프 상에 배치된 제1 접속부; 및
    상기 제1 접속부 상에 결합된 제1 반도체 소자 또는 제1 외부 기판을 포함하고,
    상기 제1 오픈 영역의 수평 방향의 폭은 상기 제1 패드의 수평 방향의 폭보다 작고,
    상기 제1 보호층의 상기 제1 오픈 영역은,
    상기 제1 패드의 상면과 수직으로 중첩된 제1 파트; 및
    상기 제1 파트와 연결되고, 상기 제1 파트로부터 상기 제1 패드의 측면을 향하는 방향으로 돌출된 제2 파트를 포함하고,
    상기 제1 오픈 영역의 상기 제1 파트의 내벽과 상기 제2 파트의 내벽은 수평 방향으로 단차를 가지는, 반도체 패키지.
  17. 제16항에 있어서,
    상기 제1 절연층 하에 배치된 제2 절연층;
    상기 제2 절연층 하에 배치된 제3 패드; 및
    상기 제2 절연층 하에 배치되고, 상기 제3 패드와 수직으로 중첩된 제3 오픈 영역을 포함하는 제2 보호층을 포함하고,
    상기 제3 오픈 영역의 평면 형상은 상기 제1 오픈 영역의 평면 형상에 대응하는, 반도체 패키지.
  18. 제17항에 있어서,
    상기 제3 패드 하에 배치된 제2 접속부; 및
    상기 제2 접속부 하에 배치된 제2 반도체 소자 또는 제2 외부 기판을 더 포함하는, 반도체 패키지.
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