KR20240027244A - 회로 기판 및 이를 포함하는 반도체 패키지 - Google Patents

회로 기판 및 이를 포함하는 반도체 패키지 Download PDF

Info

Publication number
KR20240027244A
KR20240027244A KR1020220105212A KR20220105212A KR20240027244A KR 20240027244 A KR20240027244 A KR 20240027244A KR 1020220105212 A KR1020220105212 A KR 1020220105212A KR 20220105212 A KR20220105212 A KR 20220105212A KR 20240027244 A KR20240027244 A KR 20240027244A
Authority
KR
South Korea
Prior art keywords
insulating layer
layer
circuit board
disposed
cavity
Prior art date
Application number
KR1020220105212A
Other languages
English (en)
Inventor
신준식
이동건
최소희
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to KR1020220105212A priority Critical patent/KR20240027244A/ko
Priority to PCT/KR2023/012290 priority patent/WO2024039228A1/ko
Publication of KR20240027244A publication Critical patent/KR20240027244A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0313—Organic insulating material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

실시 예에 따른 회로 기판은 제1 절연층; 및 상기 제1 절연층 상에 배치된 제2 절연층을 포함하고, 상기 제1 절연층은 제1 절연 물질을 포함하고, 상기 제2 절연층은 상기 제1 절연 물질과 다른 제2 절연 물질을 포함하며, 상기 제1 절연층의 외측면은 상기 제2 절연층의 외측면과 단차를 가진다.

Description

회로 기판 및 이를 포함하는 반도체 패키지{CIRCUIT BOARD AND SEMICONDUCTOR PACKAGE COMPRISING THE SAME}
실시 예는 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
전기/전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 기판에 더 많은 수의 패키지를 부착하기 위한 기술들이 제안 및 연구되고 있다.
일반적인 반도체 패키지는 다수의 칩이 배치된 구조를 가진다. 그리고 최근의 상기 반도체 패키지가 적용되는 제품의 고 사양화 및 HBM(High Bandwidth Memory) 등의 다수의 칩 채용 등으로 인해 반도체 패키지의 사이즈가 커지고 있다. 이를 통해, 상기 반도체 패키지는 다수의 칩을 연결하기 위해 인터포저를 포함하고 있다.
또한, 사물 인터넷(IoT:Internet of Things)을 제공하는 제품, 자율 주행차 및 고성능 서버 등에 적용되는 반도체 패키지는 고집적화 추세에 따라 높은 성능 및 높은 신뢰성이 요구된다.
나아가, 반도체 패키지는 다수의 기판, 인터포저 및 반도체 소자 사이의 수직적 연결 구조를 가진다. 이에 따라, 상기 반도체 패키지는 상기 기판, 인터포저 및 반도체 소자의 두께 및 개수에 따라 수직 방향으로의 두께가 커질 수 있다.
따라서, 상기 반도체 패키지는 캐비티를 구비한 기판을 이용하여 수직 방향으로의 두께를 줄이고 있다.
이때, 캐비티를 포함하는 기판을 제조하는 공정에서 디스미어 공정은 필수적으로 진행되어야 한다. 즉, 상기 디스미어 공정이 진행되지 않으면, 상기 캐비티에 배치되는 몰딩 부재와 기판 사이의 밀착력이 저하되는 문제가 발생하고, 이에 따라 상기 몰딩 부재가 상기 기판으로부터 분리되는 문제가 발생하기 때문이다.
그리고 상기 디스미어 공정이 진행되면, 상기 캐비티의 측벽과 함께 캐비티의 바닥면도 함께 에칭이 진행될 수 있다. 이에 의해 상기 캐비티의 바닥면에 손상이 발생하여 기판의 물리적 신뢰성에 문제가 발생할 수 있다.
나아가, 상기 캐비티의 바닥면은 유리 섬유를 포함하는 열 경화성 수지의 상면일 수 있다. 그리고, 상기 디스미어 공정이 진행됨에 따라 상기 열 경화성 수지의 에칭이 이루어지고, 이에 의해 상기 열 경화성 수지에 구비된 유리 섬유가 상기 캐비티를 통해 노출되는 문제가 발생할 수 있다. 또한, 상기 노출된 유리 섬유는 구리 마이그레이션과 같은 불량을 유발시키는 요인으로 작용할 수 있다.
(특허문헌 1) KR 10-2012-0045639 A
실시 예는 새로운 구조의 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 캐비티를 포함하는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 서로 다른 절연 물질을 포함하는 복수의 절연층들 사이의 밀착력을 향상시킬 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 휨 특성이 개선된 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 측면에서의 이물질 발생을 방지할 수 있는 회로 기판 및 반도체 패키지를 제공한다.
또한, 실시 예는 회로 집적도를 향상시킬 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 절연층에 구비된 유리 섬유가 캐비티를 통해 노출됨에 따라 발생하는 신뢰성 문제를 해결할 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 방열 특성을 향상시킬 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 제1 절연층; 및 상기 제1 절연층 상에 배치된 제2 절연층을 포함하고, 상기 제1 절연층은 제1 절연 물질을 포함하고, 상기 제2 절연층은 상기 제1 절연 물질과 다른 제2 절연 물질을 포함하며, 상기 제1 절연층의 외측면은 상기 제2 절연층의 외측면과 단차를 가진다.
또한, 상기 제1 절연층은 열 경화성 수지를 포함하고, 상기 제2 절연층은 광 경화성 수지를 포함한다.
또한, 상기 제1 절연층의 외측 폭은 상기 제2 절연층의 외측 폭보다 크다.
또한, 상기 제2 절연층의 외측면은, 상기 제1 절연층의 외측면보다 더 내측에 위치한다.
또한, 상기 회로 기판은 상기 제2 절연층 상에 배치된 제1 보호층을 더 포함하고, 상기 제1 보호층의 적어도 일부는 상기 제1 절연층과 접촉한다.
또한, 상기 제1 보호층은, 상기 제1 절연층의 상면의 테두리 영역과 접촉하는 제1 부분과, 상기 제2 절연층의 외측면과 접촉하는 제2 부분과, 상기 제2 절연층의 상면과 접촉하는 제3 부분을 포함한다.
또한, 상기 제2 절연층의 외측면은, 상기 제2 절연층의 상면에서 상기 제2 절연층의 하면을 향하여 상기 제2 절연층의 외측 폭이 변화하는 경사를 가진다.
또한, 상기 회로 기판은 상기 제1 절연층 하에 배치된 제3 절연층; 및 상기 제3 절연층 하에 배치된 제2 보호층을 더 포함하고, 상기 제3 절연층의 외측면은 상기 제1 절연층의 외측면보다 더 내측에 배치되고, 상기 제2 보호층은, 상기 제1 절연층의 하면의 테두리 영역과 접촉하는 제1 부분과, 상기 제3 절연층의 외측면과 접촉하는 제2 부분과, 상기 제3 절연층의 하면과 접촉하는 제3 부분을 포함한다.
또한, 상기 제1 절연층의 외측면으로부터 상기 제2 절연층의 외측면까지의 수평 거리는 2㎛ 내지 30㎛의 범위를 만족한다.
또한, 상기 회로 기판은 상기 제1 절연층 상에 배치된 제1 회로 패턴층을 더 포함하고, 상기 제2 절연층은 상기 제2 절연층의 상면 및 하면을 관통하는 캐비티를 포함하고, 상기 제1 절연층은, 상기 캐비티와 수직으로 중첩되고 상기 제2 절연층과 접촉하지 않는 제1 영역과, 상기 캐비티와 수직으로 중첩되지 않고, 상기 제2 절연층과 접촉하는 제2 영역을 포함하고, 상기 제1 영역에서 상기 제1 회로 패턴층과 접촉하지 않는 부분의 평면 면적은 상기 제1 영역의 전체 평면 면적의 50% 내지 90%의 범위를 만족한다.
또한, 상기 제1 회로 패턴층은, 상기 제1 절연층의 상기 제1 영역에 배치되고 상호 이격되는 제1 패드 및 더미 패턴과, 상기 제1 절연층의 상기 제2 영역에 배치된 제2 패드를 포함한다.
또한, 상기 회로 기판은 상기 제1 절연층을 관통하는 제1 관통 전극을 더 포함하고, 상기 제1 관통 전극은, 상기 제1 패드와 수직으로 중첩되고 상기 제1 패드와 연결된 제1 관통부; 및 상기 더미 패턴과 수직으로 중첩되고 상기 더미 패턴과 연결된 제2 관통부를 포함한다.
또한, 상기 제1 회로 패턴층은 상기 제1 절연층의 상기 제1 및 제2 영역에 배치되고, 상기 제1 패드 및 상기 제2 패드를 연결하는 연결 패턴을 더 포함한다.
또한, 상기 제2 절연층은 제1층 및 상기 제1층 상에 배치된 제2층을 포함하고, 상기 캐비티는, 상기 제2 절연층의 상기 제1층을 관통하는 제1 파트와, 상기 제2 절연층의 상기 제2층을 관통하는 제2 파트를 포함하고, 상기 캐비티의 상기 제1 파트의 측벽과 상기 제2 파트의 측면은 단차를 가진다.
한편, 실시 예의 반도체 패키지는 제1 절연층; 상기 제1 절연층 상에 배치되고, 캐비티를 포함하며, 상기 제1 절연층의 외측면과 단차를 가지는 외측면을 포함하는 제2 절연층; 상기 캐비티와 수직으로 중첩된 상기 제1 절연층의 제1 영역 상에 배치된 제1 패드를 포함하는 제1 회로 패턴층; 상기 제2 절연층 상에 배치되고, 상기 캐비티와 수직으로 중첩된 개구를 포함하는 제1 보호층; 상기 제1 패드 상에 배치된 접속 부재; 및 상기 접속 부재 상에 배치된 연결 부재를 포함하고, 상기 제2 절연층의 외측 폭은 상기 제1 절연층의 외측 폭보다 작고, 상기 제1 보호층의 적어도 일부는 상기 제1 절연층과 접촉한다.
또한, 상기 연결 부재는, 인터포저, 반도체 소자, 실리콘 브리지 기판, 및 유기 브리지 기판 중 적어도 하나를 포함한다.
실시 예에 따른 회로 기판은 제1 절연층 및 상기 제1 절연층 상에 배치된 제2 절연층을 포함할 수 있다. 이때, 상기 제1 절연층은 제1 절연 물질을 포함하고, 상기 제2 절연층은 상기 제1 절연 물질과 다른 제2 절연 물질을 포함할 수 있다. 그리고 상기 제1 절연층의 외측면은 상기 제2 절연층의 외측면과 단차를 가질 수 있다. 이를 통해, 실시 예는 상기 제1 절연층과 제2 절연층 사이의 밀착력을 향상시키면서, 회로 기판이 특정 방향으로 휘어지는 것을 방지할 수 있다.
예를 들어, 상기 제1 절연층은 열 경화성 수지를 포함하고, 상기 제2 절연층은 광 경화성 수지를 포함할 수 있다. 이에 의해, 상기 제1 절연층과 제2 절연층 사이의 밀착력이 저하될 수 있다. 나아가, 상기 제1 절연층과 제2 절연층은 서로 다른 열팽창 계수를 가질 수 있다. 따라서, 상기 제1 절연층과 제2 절연층 사이의 열팽창 계수의 차이로 인해 기판이 특정 방향으로 크게 휘어지는 문제가 발생할 수 있다. 이때, 상기 기판의 휘어짐은 상기 광 경화성 수지를 포함하는 제2 절연층에 의해 발생할 수 있다.
따라서, 실시 예는 상기 제2 절연층의 외측 폭이 상기 제1 절연층의 외측 폭보다 작도록 할 수 있다. 따라서, 실시 예는 상기 제2 절연층에 의해 상기 회로 기판의 특정 방향으로 휘어지는 것을 방지할 수 있다. 이를 통해, 실시 예는 회로 기판의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.
나아가, 실시 예는 상기 제2 절연층 상에 상기 제2 절연층의 상면 및 외측면을 감싸며 제1 보호층이 배치되도록 할 수 있다. 상기 제1 보호층은 상기 제2 절연층 상에 배치된 회로 패턴층을 보호하면서, 상기 제1 절연층과 제2 절연층 사이의 밀착력을 향상시키는 기능을 할 수 있다. 이를 통해, 실시 예는 상기 제1 절연층과 제2 절연층 사이의 밀착력을 향상시킬 수 있다. 이에 의해, 실시 예는 상기 제2 절연층이 상기 제1 절연층으로부터 박리되는 문제 또는 상기 제2 절연층 상에 배치되는 회로 패턴층이 상기 제2 절연층으로부터 박리되는 물리적 신뢰성 문제를 해결할 수 있다.
또한, 실시 예의 회로 기판은 제1 절연층 하에 배치된 제3 절연층을 포함할 수 있다. 상기 제3 절연층은 상기 제2 절연층에 대응하는 절연 물질 및 상기 제2 절연층에 대응하는 구조를 가지면서 상기 제1 절연층 하에 배치될 수 있다. 예를 들어, 상기 제3 절연층의 구조는 상기 제1 절연층을 중심으로 상기 제2 절연층의 구조와 대칭 구조를 가질 수 있다. 이를 통해, 실시 예는 비대칭 구조에 의해 발생하는 회로 기판의 휨 문제를 해결할 수 있고, 이에 의해 회로 기판 및 이를 포함하는 반도체 패키지의 전기적 신뢰성 및/또는 물리적 신뢰성을 향상시킬 수 있다.
한편, 실시 예의 회로 기판의 외측면은 상기 제2 절연층 및/또는 상기 제3 절연층에 대응하는 부분을 포함하지 않는다. 예를 들어, 상기 제2 절연층 및/또는 제3 절연층의 외측면은 제1 보호층 및 제2 보호층에 의해 덮일 수 있다. 이에 의해, 상기 제2 절연층 및/또는 제3 절연층의 외측면은 회로 기판의 외측으로 노출되지 않을 수 있다. 이에 따라, 실시 예는 상대적으로 강성이 약한 제2 절연층 및/또는 제3 절연층의 외측면이 회로 기판의 외측으로 노출됨에 따라 발생하는 손상 문제를 해결할 수 있다. 나아가, 실시 예는 스트립 단위로 회로 기판을 제조하는 공정에서의 소잉(sawing) 공정에서, 상기 제2 절연층 및/또는 제3 절연층에 의해 이물질이 발생하는 것을 해결할 수 있다. 따라서, 실시 예는 회로 기판 및 반도체 패키지의 전체적인 제품 신뢰성을 향상시킬 수 있다.
또한, 실시 예의 회로 기판은 상기 제1 절연층 상에 배치된 제1 회로 패턴층을 포함할 수 있다. 또한, 상기 제2 절연층은 캐비티를 포함할 수 있다. 또한, 상기 제1 회로 패턴층은 상기 캐비티와 수직으로 중첩된 상기 제1 절연층의 제1 영역 상에 배치된 제1 회로 패턴부를 포함한다. 이때, 상기 제1 영역에서 상기 제1 회로 패턴부가 차지하는 평면 면적은 상기 제1 영역의 전체 평면 면적의 50% 내지 90%의 범위를 만족할 수 있다. 즉, 상기 제1 절연층의 상기 제1 영역에서 상기 제1 회로 패턴부가 배치되지 않은 부분의 평면 면적은 상기 제1 영역의 전체 평면 면적의 10% 내지 50%의 범위를 만족할 수 있다. 이를 통해, 실시 예는 상기 캐비티가 형성된 이후의 디스미어 공정에서 상기 제1 절연층의 상기 제1 영역의 상면이 손상되는 것을 방지할 수 있다. 이를 통해 실시 예는 상기 디스미어 공정에서 상기 제1 절연층의 제1 영역의 에칭에 의해 발생하는 구리 마이그레이션 등의 신뢰성 문제를 방지할 수 있다. 따라서, 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 전기적 신뢰성을 향상시킬 수 있다.
또한, 실시 예는 상기 디스미어 공정에서의 상기 제1 절연층의 손상을 고려하지 않아도 됨에 따라 상기 디스미어 공정 조건을 선정하는데 유리할 수 있다. 이를 통해, 실시 예는 제2 절연층 상에 배치되는 제2 회로 패턴층과 상기 제2 절연층 사이의 밀착력을 개선할 수 있다. 구체적으로, 상기 캐비티는 제2 절연층의 제2 관통 전극에 대응하는 관통 홀을 형성하는 공정에서, 상기 관통 홀과 함께 형성될 수 있다. 이를 통해, 실시 예는 디스미어 공정 이후에 상기 제2 절연층 상에 제2 회로 패턴층이 배치될 수 있다. 따라서, 실시 예는 상기 디스미어 공정의 조건 선정에 유리함에 따라 상기 제2 회로 패턴층과의 밀착력을 향상시킬 수 있는 조건으로 디스미어 공정을 진행할 수 있다. 이를 통해 실시 예는 제2 절연층과 제2 회로 패턴층 사이의 밀착력을 향상시킬 수 있다.
또한, 상기 제1 회로 패턴부는 접속 부재가 배치되는 제1 패드 및 상기 제1 패드 이외의 더미 패턴을 포함할 수 있다. 그리고, 상기 더미 패턴은 상기 제1 절연층의 상기 제1 영역의 상면을 보호하면서, 상기 회로 기판의 강성 및 방열 특성을 향상시킬 수 있다. 이에 따라 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 제품 신뢰성을 향상시킬 수 있다. 또한, 실시 예는 상기 제1 절연층을 관통하며 상기 더미 패턴과 연결된 관통부를 포함한다. 그리고 실시 예는 상기 관통부를 통해 상기 더미 패턴으로부터 전달되는 열을 외부로 방출할 수 있도록 한다. 이를 통해 실시 예는 회로 기판의 방열 특성을 더욱 향상시킬 수 있다. 이를 통해 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 동작 신뢰성을 향상시킬 수 있다.
또한, 상기 제1 회로 패턴부는 상기 제1 패드와 전기적으로 연결되는 연결 패턴을 포함한다. 그리고 상기 연결 패턴은 제1 절연층의 제1 영역 및 제2 영역에 각각 배치된 복수의 패드 사이를 직접 연결할 수 있다. 즉, 실시 예는 상기 제1 절연층 상에 상기 제1 패드와 상기 제2 패드를 직접 연결하는 연결 패턴을 배치한다. 이를 통해, 실시 예는 상기 제1 패드와 제2 패드 사이의 신호 전송 거리를 줄일 수 있다. 나아가, 실시 예는 상기 신호 전송 거리의 감소에 따른 신호 전송 손실을 최소화할 수 있다. 이에 따라, 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 전기적 특성을 향상시킬 수 있다. 나아가, 실시 예는 회로 기판의 회로 집적도를 향상시킬 수 있다.
도 1a는 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1b는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1c는 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1d는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1e는 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1f는 제6 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1g는 제7 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 제1 실시 예의 회로 기판을 나타낸 단면도이다.
도 3은 도 2의 회로 기판에서 일부 구성을 제거한 평면도이다.
도 4는 일 실시 예의 도 2의 A-A' 방향을 따라 절단된 단면도이다.
도 5는 도 2의 제2 관통 전극의 평면 형상을 보여주는 도면이다.
도 6은 도 2의 캐비티의 평면 형상을 보여주는 도면이다.
도 7은 제2 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 8은 제3 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 9는 제4 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 10은 도 9의 회로 기판의 일 구성을 생략한 평면도이다.
도 11은 제5 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 12는 도 11의 회로 기판의 일 구성을 생략한 평면도이다.
도 13 내지 18은 실시 예에 따른 도 2의 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C 중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우 뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
-전자 디바이스-
실시 예의 설명에 앞서, 실시 예의 반도체 패키지가 적용되는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지에는 다양한 반도체 소자가 실장될 수 있다.
상기 반도체 소자는 능동소자 및/또는 수동소자를 포함할 수 있다. 능동소자는 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC) 형태의 반도체칩일 수 있다. 반도체 소자는 로직 칩, 메모리칩 등일 수 있다. 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 애플리케이션 프로세서(AP) 칩이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다.
메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
또한, 상기 전자 디바이스는 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 차량, 고성능 서버, 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
이하에서는 실시 예에 따른 회로 기판을 포함하는 반도체 패키지에 대해 설명하기로 한다. 실시 예의 반도체 패키지는 추후 설명될 회로 기판을 포함한 다양한 패키지 구조를 가질 수 있다.
도 1a는 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1b는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1c는 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1d는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1e는 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1f는 제6 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1g는 제7 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1a를 참조하면, 제1 실시 예의 반도체 패키지는 제1 기판(1100), 제2 기판(1200) 및 반도체 소자(1300)를 포함할 수 있다.
상기 제1 기판(1100)은 패키지 기판을 의미할 수 있다.
예를 들어, 상기 제1 기판(1100)은 적어도 하나의 외부 기판이 결합되는 공간을 제공할 수 있다. 상기 외부 기판은 상기 제1 기판(1100) 상에 결합되는 제2 기판(1200)을 의미할 수 있다. 또한, 상기 외부 기판은 상기 제1 기판(1100)의 하부에 결합되는 전자 디바이스에 포함된 메인 보드를 의미할 수 있다.
또한, 도면상에 도시하지는 않았지만, 상기 제1 기판(1100)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다.
상기 제1 기판(1100)은 적어도 하나의 절연층, 상기 적어도 하나의 절연층에 배치된 회로 패턴층, 및 상기 적어도 하나의 절연층을 관통하는 관통 전극을 포함할 수 있다.
상기 제1 기판(1100) 상에는 제2 기판(1200)이 배치될 수 있다.
상기 제2 기판(1200)은 인터포저일 수 있다. 예를 들어, 상기 제2 기판(1200)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다. 상기 제2 기판(1200)은 상기 적어도 하나의 반도체 소자(1300)와 연결될 수 있다. 예를 들어, 제2 기판(1200)은 제1 반도체 소자(1310) 및 제2 반도체 소자(1320)가 실장되는 공간을 제공할 수 있다. 상기 제2 기판(1200)은 상기 제1 반도체 소자(1310)와 제2 반도체 소자(1320) 사이를 전기적으로 연결하면서, 상기 제1 및 제2 반도체 소자(1310, 1320)와 상기 제1 기판(1100) 사이를 전기적으로 연결할 수 있다. 즉, 상기 제2 기판(1200)은 복수의 반도체 소자 사이의 수평적 연결 기능 및 반도체 소자와 패키지 기판 사이의 수직적 연결 기능을 할 수 있다.
도 1a에서는 상기 제2 기판(1200) 상에 2개의 반도체 소자(1310, 1320)가 배치되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 기판(1200) 상에는 1개의 반도체 소자가 배치될 수 있고, 이와 다르게 3개 이상의 반도체 소자가 배치될 수 있다.
제2 기판(1200)은 상기 적어도 하나 이상의 반도체 소자(1300)와 상기 제1 기판(1100) 사이에 배치될 수 있다.
일 실시 예에서, 상기 제2 기판(1200)은 반도체 소자 기능을 하는 액티브 인터포저일 수 있다. 상기 제2 기판(1200)이 반도체 소자 기능을 하는 경우, 실시 예의 반도체 패키지는 상기 제1 기판(1100) 상에 수직 방향으로의 적층 구조를 가지고 복수의 로직 칩의 기능을 가질 수 있다. 로직 칩의 기능을 가질 수 있다는 것은, 능동 소자 및 수동 소자의 기능을 가질 수 있음을 의미할 수 있다. 능동 소자의 경우 수동 소자와 다르게 전류와 전압의 특성이 선형적이지 않을 수 있고, 액티브 인터포저의 경우 능동 소자의 기능을 가질 수 있다. 또한, 액티브 인터포저는 해당 로직 칩의 기능을 하면서, 이의 상부에 배치된 제2 로직 칩과 상기 제1 기판(1100) 사이의 신호 전달 기능을 수행할 수 있다.
다른 실시 예에 따르면, 상기 제2 기판(1200)은 패시브 인터포져일 수 있다. 예를 들어, 상기 제2 기판(1200)은 상기 반도체 소자(1300)와 상기 제1 기판(1100) 사이에서의 신호 중계 기능을 할 수 있고, 저항, 캐패시터, 인덕터 등의 패시브 소자 기능을 가질 수 있다. 예를 들어, 상기 반도체 소자(1300)는 5G, 사물인터넷(IOT, Internet of Things), 화질 증가, 통신 속도 증가 등의 이유로 단자의 개수가 점차 증가하고 있다. 즉 상기 반도체 소자(1300)에 구비되는 단자의 개수가 증가하고, 이에 의해 단자의 폭이나 복수의 단자들 사이의 간격이 감소하고 있다. 이때, 상기 제1 기판(1100)은 전자 디바이스의 메인 보드와 연결된다. 이에 따라, 상기 제1 기판(1100)에 구비된 전극들이 상기 반도체 소자(1300) 및 상기 메인 보드와 각각 연결되기 위한 폭 및 간격을 가지기 위해서는 상기 제1 기판(1100)의 두께가 증가하거나, 상기 제1 기판(1100)의 층 구조가 복잡해지는 문제가 있다. 따라서, 제1 실시 예는 상기 제1 기판(1100)과 상기 반도체 소자(1300)에 제2 기판(1200)을 배치한다. 그리고 상기 제2 기판(1200)은 상기 반도체 소자(1300)의 단자에 대응하는 미세 폭 및 간격을 가지는 전극을 포함할 수 있다.
상기 반도체 소자(1300)는 로직 칩, 메모리칩 등일 수 있다. 상기 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 AP 이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다. 그리고 상기 메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 제1 실시 예의 반도체 패키지는 접속 부재를 포함할 수 있다.
예를 들어, 반도체 패키지는 제1 기판(1100)과 상기 제2 기판(1200) 사이에 배치되는 제1 접속 부재(1410)를 포함한다. 상기 제1 접속 부재(1410)는 상기 제1 기판(1100)에 상기 제2 기판(1200)을 결합시키면서 이들 사이를 전기적으로 연결한다.
예를 들어, 반도체 패키지는 제2 기판(1200)과 반도체 소자(1300) 사이에 배치되는 제2 접속 부재(1420)를 포함할 수 있다. 상기 제2 접속 부재(1420)는 상기 제2 기판(1200) 상에 상기 반도체 소자(1300)를 결합시키면서 이들 사이를 전기적으로 연결할 수 있다.
반도체 패키지는 제1 기판(1100)의 하면에 배치된 제3 접속 부재(1430)를 포함한다. 상기 제3 접속 부재(1430)는 상기 제1 기판(1100)을 메인 보드에 결합시키면서, 이들 사이를 전기적으로 연결할 수 있다.
이때, 상기 제1 접속 부재(1410), 제2 접속 부재(1420) 및 제3 접속 부재(1430)는 와이어 본딩, 솔더 본딩, 메탈 간 다이렉트 본딩 중 적어도 하나의 본딩 방식을 이용하여 복수의 구성 요소 사이를 전기적으로 연결할 수 있다. 즉, 상기 제1 접속 부재(1410), 제2 접속 부재(1420) 및 제3 접속 부재(1430)는 복수의 구성 요소를 전기적으로 연결하는 기능을 갖기 때문에, 메탈 간 다이렉트 본딩을 이용할 경우 반도체 패키지는 솔더나 와이어가 아닌, 전기적으로 연결되는 부분으로 이해될 수 있다.
상기 와이어 본딩 방식은 금(Au) 등의 도선을 이용하여 복수의 구성 요소 사이를 전기적으로 연결하는 것을 의미할 수 있다. 또한, 상기 솔더 본딩 방식은 Sn, Ag, Cu 중 적어도 하나를 포함하는 물질을 이용하여 복수의 구성요소 사이를 전기적으로 연결할 수 있다. 또한, 메탈 간 다이렉트 본딩 방식은 솔더, 와이어, 전도성 접착제 등의 부재 없이, 복수의 구성 요소 사이에 열과 압력을 인가하여 재결정화하고, 이를 통해 복수의 구성요소 사이를 직접 결합시키는 것을 의미할 수 있다. 그리고, 메탈 간 다이렉트 본딩 방식은 상기 제2 접속 부재(1420)에 의한 본딩 방식을 의미할 수 있다. 이 경우, 상기 제2 접속 부재(1420)는 상기 재결정화에 의해 복수의 구성요소 사이에 형성되는 금속층을 의미할 수 있다.
구체적으로, 상기 제1 접속 부재(1410), 제2 접속 부재(1420) 및 제3 접속 부재(1430)는 TC(Thermal Compression) 본딩 방식에 의해 복수의 구성을 서로 결합시킬 수 있다. 상기 TC 본딩은 상기 제1 접속 부재(1410), 제2 접속 부재(1420) 및 제3 접속 부재(1430)에 열과 압력을 가하여 복수의 구성 사이를 직접 결합시키는 방식을 의미할 수 있다.
이때, 상기 제1 기판(1100) 및 제2 기판(1200) 중 적어도 하나에서, 상기 제1 접속 부재(1410), 제2 접속 부재(1420) 및 제3 접속 부재(1430)가 배치되는 전극에는 돌출부가 배치될 수 있다. 상기 돌출부는 상기 제1 기판(1100) 또는 제2 기판(1200)에서 외측 방향을 향하여 돌출될 수 있다.
상기 돌출부는 범프(bump)라고 할 수 있다. 상기 돌출부는 포스트(post)라고도 할 수 있다. 상기 돌출부는 필라(pillar)라고도 할 수 있다. 바람직하게, 상기 돌출부는 제2 기판(1200)의 전극 중 상기 반도체 소자(1300)와의 결합을 위한 제2 접속 부재(1420)가 배치된 전극을 의미할 수 있다. 즉, 상기 반도체 소자(1300)의 단자들의 피치가 미세화되면서, 솔더 등의 전도성 접착제가 상기 반도체 소자(1300)의 복수의 단자와 각각 연결되는 복수의 제2 접속 부재(1420) 간의 단락이 발생할 수 있다. 따라서, 실시 예는 상기 제2 접속 부재(1420)의 볼륨을 줄이기 위해 열압착 본딩(Thermal Compression Bonding)을 진행할 수 있고, 정합도와 확산력, 솔더 등의 전도성 접착제와 돌출부 사이에 형성되는 금속간 화합물(Inter Metallic Compound, IMC)이 인터포저 및/또는 기판으로 확산되는 것을 방지하는 확산 방지력 확보를 위해 상기 제2 접속 부재(1420)가 배치되는 상기 제2 기판(1200)의 전극에 돌출부가 포함되도록 할 수 있다
한편, 도 1b를 참조하면, 제2 실시 예의 반도체 패키지는 상기 제2 기판(1200)에 연결 기판(1210)이 배치되는 점에서 제1 실시 예의 반도체 패키지와 차이가 있다. 상기 연결 기판(1210)은 브리지 기판이라고 할 수 있다. 예를 들어, 상기 연결 기판(1210)은 재배선층을 포함할 수 있다. 연결 기판(1210)은 복수의 반도체 소자를 수평적으로 서로 전기적 연결을 하는 기능을 할 수 있다. 예시적으로, 일반적으로 반도체 소자가 가져야 할 면적이 너무 크기 때문에 상기 연결 기판(1210)은 재배선층을 포함할 수 있다. 반도체 패키지와 반도체 소자는 회로 패턴의 폭이나 너비 등이 서로 큰 차이를 가지기 때문에, 전기적 접속을 위한 회로 패턴의 완충 역할이 필요하다. 완충 역할은 반도체 패키지의 회로 패턴의 폭이나 너비 등의 크기와 반도체 소자의 회로 패턴의 폭이나 너비 등의 크기의 중간 크기를 갖도록 하는 것을 의미할 수 있고, 재배선층은 상기 완충 역할을 하는 기능을 포함할 수 있다.
일 실시 예에서, 연결 기판(1210)은 실리콘 브리지일 수 있다. 즉, 상기 연결 기판(1210)은 실리콘 기판과 상기 실리콘 기판 상에 배치되는 재배선층을 포함할 수 있다.
다른 실시 예에서, 상기 연결 기판(1210)은 유기 브리지일 수 있다. 예를 들어, 상기 연결 기판(1210)은 유기물을 포함할 수 있다. 예를 들어, 상기 연결 기판(1210)은 상기 실리콘 기판 대신에 유기물을 포함하는 유기 기판을 포함한다.
상기 연결 기판(1210)은 상기 제2 기판(1200) 내에 매립될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 연결 기판(1210)은 상기 제2 기판(1200) 상에 돌출되는 구조를 가지고 배치될 수 있다.
또한, 상기 제2 기판(1200)은 캐비티를 포함할 수 있고, 상기 연결 기판(1210)은 상기 제2 기판(1200)의 상기 캐비티 내에 배치될 수 있다.
상기 연결 기판(1210)은 상기 제2 기판(1200) 상에 배치되는 복수의 반도체 소자 사이를 수평적으로 연결할 수 있다.
도 1c를 참조하면, 제3 실시 예의 반도체 패키지는 제2 기판(1200) 및 반도체 소자(1300)를 포함할 수 있다. 이때, 제3 실시 예의 반도체 패키지는 제2 실시 예의 반도체 패키지 대비 제1 기판(1100)이 제거된 구조를 가진다.
즉, 제3 실시 예의 제2 기판(1200)은 인터포저 기능을 하면서 패키지 기판의 기능을 할 수 있다.
상기 제2 기판(1200)의 하면에 배치된 제1 접속 부재(1410)는 전자 디바이스의 메인 보드에 상기 제2 기판(1200)을 결합시킬 수 있다.
도 1d를 참조하면, 제4 실시 예의 반도체 패키지는 제1 기판(1100) 및 반도체 소자(1300)를 포함할 수 있다.
이때, 제4 실시 예의 반도체 패키지는 제2 실시 예의 반도체 패키지 대비 제2 기판(1200)이 제거된 구조를 가진다.
즉, 제4 실시 예의 제1 기판(1100)은 패키지 기판 기능을 하면서, 상기 반도체 소자(1300)와 메인 보드 사이를 연결하는 기능을 할 수 있다. 이를 위해, 제1 기판(1100)에는 복수의 반도체 소자 사이를 연결하기 위한 연결 기판(1110)을 포함할 수 있다. 상기 연결 기판(1110)은 복수의 반도체 소자 사이를 연결하는 실리콘 브리지 또는 유기물 브리지일 수 있다.
도 1e를 참조하면, 제5 실시 예의 반도체 패키지는 제4 실시 예의 반도체 패키지 대비, 제3 반도체 소자(1330)를 더 포함한다.
이를 위해, 제1 기판(1100)의 하면에는 제4 접속 부재(1440)가 배치될 수 있다. 그리고, 상기 제4 접속 부재(1400)에는 제3 반도체 소자(1330)가 배치될 수 있다. 즉, 제5 실시 예의 반도체 패키지는 상측 및 하측에 각각 반도체 소자가 실장되는 구조를 가질 수 있다.
이때, 상기 제3 반도체 소자(1330)는 도 1c의 반도체 패키지에서, 제2 기판(1200)의 하면에 배치된 구조를 가질 수도 있을 것이다.
도 1f를 참조하면, 제6 실시 예의 반도체 패키지는 제1 기판(1100)을 포함한다.
상기 제1 기판(1100) 상에는 제1 반도체 소자(1310)가 배치될 수 있다. 이를 위해, 상기 제1 기판(1100)과 상기 제1 반도체 소자(1310) 사이에는 제1 접속 부재(1410)가 배치될 수 있다.
또한, 상기 제1 기판(1100)은 도전성 결합부(1450)를 포함할 수 있다. 상기 도전성 결합부(1450)는 상기 제1 기판(1100)에서 제2 반도체 소자(1320)를 향하여 더 돌출될 수 있다. 상기 도전성 결합부(1450)는 범프라고 할 수 있고, 이와 다르게 포스트라고도 할 수 있다. 상기 도전성 결합부(1450)는 상기 제1 기판(1100)의 최상측에 배치된 전극 상에 돌출된 구조를 가지고 배치될 수 있다.
상기 도전성 결합부(1450) 상에는 제2 반도체 소자(1320)가 배치될 수 있다. 이때, 상기 제2 반도체 소자(1320)는 상기 도전성 결합부(1450)를 통해 상기 제1 기판(1100)과 연결될 수 있다. 또한, 상기 제1 반도체 소자(1310)와 상기 제2 반도체 소자(1320) 상에는 제2 접속 부재(1420)가 배치될 수 있다.
이에 따라, 상기 제2 반도체 소자(1320)는 상기 제2 접속 부재(1420)를 통해 상기 제1 반도체 소자(1310)와 전기적으로 연결될 수 있다.
즉, 제2 반도체 소자(1320)는 도전성 결합부(1450)를 통해 제1 기판(1100)과 연결되면서, 상기 제2 접속 부재(1420)를 통해 상기 제1 반도체 소자(1310)와도 연결될 수 있다.
이때, 상기 제2 반도체 소자(1320)는 상기 도전성 결합부(1450)를 통해 전원신호 및/또는 전력을 제공받을 수 있다. 또한, 상기 제2 반도체 소자(1320)는 상기 제2 접속 부재(1420)를 통해 상기 제1 반도체 소자(1310)와 통신 신호를 주고받을 수 있다.
제6 실시 예의 반도체 패키지는 도전성 결합부(1450)를 통해 상기 제2 반도체 소자(1320)에 전원신호 및/또는 전력을 제공함으로써, 상기 제2 반도체 소자(1320)의 구동을 위한 충분한 전력의 제공이나, 전원 동작의 원활한 제어가 가능하다.
이에 따라, 실시 예는 상기 제2 반도체 소자(1320)의 구동 특성을 향상시킬 수 있다. 즉, 실시 예는 제2 반도체 소자(1320)에 제공되는 전력이 부족해지는 문제를 해결할 수 있다. 나아가, 실시 예는 상기 제2 반도체 소자(1320)의 전원 신호, 전력 및 통신 신호 중 적어도 하나가 상기 도전성 결합부(1450)와 제2 접속 부재(1420)를 통해 서로 다른 경로를 통해 제공되도록 한다. 이를 통해, 실시 예는 상기 전원 신호에 의해 상기 통신 신호의 손실이 발생하는 문제를 해결할 수 있다. 예를 들어, 실시 예는 전원 신호의 통신 신호 사이의 상호 간섭을 최소화할 수 있다.
한편, 제6 실시 예에서의 상기 제2 반도체 소자(1320)는 복수의 패키지 기판이 적층된 형태인 POP(Package On Package) 구조를 가지고 제1 기판(1100) 상에 배치될 수 있다. 예를 들어, 상기 제2 반도체 소자(1320)는 메모리 칩을 포함하는 메모리 패키지일 수 있다. 그리고 상기 메모리 패키지는 상기 도전성 결합부(1450) 상에 결합될 수 있다. 이때, 상기 메모리 패키지는 상기 제1 반도체 소자(1310)와는 연결되지 않을 수 있다.
한편, 제6 실시 예에서의 반도체 패키지는 몰딩 부재(1460)를 포함할 수 있다. 상기 몰딩 부재(1460)는 상기 제1 기판(1100)과 상기 제2 반도체 소자(1320) 사이에 배치될 수 있다. 예를 들어, 상기 몰딩 부재(1460)는 상기 제1 접속 부재(1410), 제2 접속 부재(1420), 제1 반도체 소자(1310) 및 도전성 결합부(1450)를 몰딩할 수 있다.
도 1g를 참조하면, 제7 실시 예의 반도체 패키지는 제1 기판(1100), 제1 접속 부재(1410), 제1 접속 부재(1410), 반도체 소자(1300) 및 제3 접속 부재(1430)를 포함할 수 있다. 이때, 제7 실시 예의 반도체 패키지는 제4 실시 예의 반도체 패키지 대비 연결 기판(1110)이 제거되면서, 상기 제1 기판(1100)이 복수의 기판층을 포함하는 것에서 차이가 있다.
상기 제1 기판(1100)은 복수의 기판층을 포함할 수 있다. 예를 들어, 제1 기판(1100)은 패키지 기판에 대응하는 제1 기판층(1100A)과 연결 기판에 대응되는 제2 기판층(1100B)을 포함할 수 있다.
다시 말해서, 제7 실시 예의 반도체 패키지는 도 1a에 개시된 제1 기판(패키지 기판, 1100)과 제2 기판(인터포저, 1200)가 일체로 형성된 제1 기판층(1100A) 및 제2 기판층(1100B)을 포함할 수 있다. 상기 제2 기판층(1100B)의 절연층의 물질은 제1 기판층(1100A)의 절연층의 물질과 다를 수 있다. 예를 들어, 제2 기판층(1100B)의 절연층의 물질은 광 경화성 물질을 포함할 수 있다. 예를 들어, 상기 제2 기판층(1100B)은 PID(Photo Imageable Dielectric)일 수 있다. 그리고, 상기 제2 기판층(1100B)은 광 경화성 물질을 포함함에 따라 전극의 미세화가 가능하다. 따라서, 제7 실시 예는 제1 기판층(1100A) 상에 광 경화성 물질의 절연층을 순차적으로 적층하고, 상기 광 경화성 물질의 절연층 상에 미세화된 전극을 형성하는 것에 의해 제2 기판층(1100B)을 형성할 수 있다. 이를 통해 상기 제2 기판(1100B)은 미세화된 전극을 포함하는 재배선층 기능을 포함할 수 있고, 복수의 반도체 소자(1310, 1320)를 수평적으로 연결하는 기능을 포함할 수 있다.
이하에서는 실시 예의 회로 기판에 대해 설명한다.
도 2는 제1 실시 예의 회로 기판을 나타낸 단면도이고, 도 3은 도 2의 회로 기판에서 일부 구성을 제거한 평면도이고, 도 4는 일 실시 예의 도 2의 A-A' 방향을 따라 절단된 단면도이고, 도 5는 도 2의 제2 관통 전극의 평면 형상을 보여주는 도면이고, 도 6은 도 2의 캐비티의 평면 형상을 보여주는 도면이다.
실시 예의 회로 기판의 설명에 앞서, 이하에서 설명되는 회로 기판은 상기 반도체 패키지에 포함된 복수의 기판 중 어느 하나의 기판을 의미할 수 있다.
바람직하게, 이하에서 설명되는 일 실시 예의 회로 기판은 상기 반도체 패키지에 포함된 제1 기판(1100) 및 제2 기판(1200) 중 어느 하나일 수 있다. 그리고 상기 제1 기판(1100) 및 제2 기판(1200) 중 적어도 하나는 이하에서 설명되는 캐비티를 포함할 수 있다.
이때, 상기 캐비티에는 연결 부재가 배치될 수 있다. 상기 회로 기판이 상기 제1 기판(1100)일 경우, 상기 연결 부재는 연결 기판, 제2 기판 및 반도체 소자 중 어느 하나일 수 있다. 또한, 상기 회로 기판이 상기 제2 기판(1200)일 경우, 상기 연결 부재는 반도체 소자 및 연결 기판 중 어느 하나일 수 있다.
도 2를 참조하면, 실시 예의 회로 기판은 복수의 절연층(110)을 포함할 수 있다. 상기 복수의 절연층(110) 각각은 단층 구조를 가질 수 있고, 이와 다르게 복수의 층으로 구성될 수 있다.
구체적으로, 절연층(110)은 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)을 포함할 수 있다.
상기 제1 절연층(111)은 도 2에 도시된 바와 같이 복수의 층 구조를 가질 수 있고, 이와 다르게 단층 구조를 가질 수 있다. 예를 들어, 상기 제1 절연층(111)은 아래에서부터 제1층(111-1), 제2층(111-2), 제3층(111-3), 제4층(111-4)을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 다른 실시 예에서의 상기 제1 절연층(111)은 4층 미만의 층 구조를 가질 수 있다. 예를 들어, 또 다른 실시 예에서의 상기 제1 절연층(111)은 5층 이상의 층 구조를 가질 수 있다.
제2 절연층(112)은 상기 제1 절연층(111) 상에 배치될 수 있다. 예를 들어, 상기 제1 절연층(111)이 복수의 층 구조를 가지는 경우, 상기 제2 절연층(112)은 상기 복수의 제1 절연층 중 최상측에 배치된 제1 절연층 상에 배치될 수 있다. 상기 제2 절연층(112)은 단층 구조를 가질 수 있고, 이와 다르게 복수의 층 구조를 가질 수 있다. 상기 제2 절연층(112)은 캐비티(150)를 포함할 수 있다. 그리고, 상기 제2 절연층(112)이 복수의 층 구조를 가지는 경우, 상기 캐비티(150)는 상기 복수의 제2 절연층을 관통할 수 있다.
제3 절연층(113)은 상기 제1 절연층(111) 하에 배치될 수 있다. 예를 들어, 상기 제1 절연층(111)이 복수의 층 구조를 가지는 경우, 상기 제3 절연층(113)은 상기 복수의 제1 절연층 중 최하측에 배치된 제1 절연층 하에 배치될 수 있다.
다만, 이하에서는 설명의 편의를 위해 상기 제2 절연층(112) 및 제3 절연층(113)이 각각 1층 구조를 가지는 것으로 하여 설명한다.
한편, 상기 제1 절연층(111)이 복수의 층 구조를 가지는 경우, 이하에서 설명되는 제1 절연층(111)의 상면은 상기 제1 절연층(111)의 최상층의 상면을 의미할 수 있고, 제1 절연층(111)의 하면은 상기 제1 절연층(111)의 최하층의 하면을 의미할 수 있다.
제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)은 서로 다른 절연 물질을 포함할 수 있다. 예를 들어, 상기 제1 절연층(111)은 열 경화성 수지를 포함할 수 있다. 그리고 상기 제2 절연층(112) 및 제3 절연층(113)은 광 경화성 수지를 포함할 수 있다.
상기 제1 절연층(111)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함할 수 있다. 예를 들어, 상기 제1 절연층(111)은 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함할 수 있다. 예를 들어, 상기 제1 절연층(111)은 사파이어를 포함할 수 있다. 예를 들어, 제1 절연층(111)은 광등방성 필름을 포함할 수 있다. 예를 들어, 상기 제1 절연층(111)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA)를 포함할 수 있다. 예를 들어, 상기 제1 절연층(111)은 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 상기 제1 절연층(111)은 열경화성 수지 또는 열가소성 수지에 실리카 또는 알루미나의 무기 필러가 배치된 구조를 가질 수 있다.
한편, 상기 제2 절연층(112) 및 제3 절연층(113) 각각은 상기 제1 절연층(111)과 다른 절연 물질을 포함할 수 있다. 바람직하게, 상기 제2 절연층(112) 및 제3 절연층(113)은 광 경화성 수지를 포함할 수 있다. 상기 광 경화성 수지는 노광 및 현상 공정을 통해 캐비티의 형성이 가능하고, 이에 따라 캐비티 형성 공정에서 필요로 하는 스토퍼를 제거할 수 있다.
상기 광 경화성 수지를 포함하는 제2 절연층(112) 및/또는 제3 절연층(113)에 구비된 SiO2와 같은 세라믹 입자의 함량은 열 경화성 수지를 포함하는 제1 절연층(111)에 구비된 세라믹 입자의 함량보다 높을 수 있다. 이를 토대로 상기 광 경화성 수지와 열 경화성 수지의 계면이 구분이 가능할 수 있다.
예를 들어, 광 경화성 수지의 XPS(X-ray Photoelectron Spectroscopy) 분석을 하는 경우, 아크릴과 에폭시의 2개에서 상대적으로 높은 파워의 피크 값이 검출될 수 있다. 그리고 열 경화성 수지의 XPS 분석을 하는 경우, 에폭시에서만 피크 값이 검출될 수 있다.
상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)은 각각 10㎛ 내지 60㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 각각은 15㎛ 내지 55㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 각각은 20㎛ 내지 50㎛의 범위의 두께를 가질 수 있다. 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)의 두께가 10㎛ 미만이면, 회로 기판에 포함된 회로 패턴층이 안정적으로 보호되지 않을 수 있다. 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)의 각각의 두께가 60㎛를 초과하면, 회로 기판의 전체적인 두께가 증가할 수 있다. 또한, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)의 각각의 두께가 60㎛를 초과하면, 이에 대응하게 회로 패턴층이나 관통 전극의 두께도 증가하고, 이에 따른 회로 패턴을 통해 전달되는 신호의 손실이 증가할 수 있다.
이때, 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)의 두께는 서로 다른 층에 배치된 회로패턴층들 사이의 두께 방향으로의 거리에 대응할 수 있다.
한편, 도 3 및 4를 참조하면, 상기 제2 절연층(112)은 캐비티(150)를 포함할 수 있다. 상기 캐비티(150)는 상기 제2 절연층(112)의 상면 및 하면을 관통할 수 있다. 상기 캐비티(150)는 바닥면(111US1) 및 측벽(112IS)을 포함할 수 있다. 상기 캐비티(150)의 바닥면(111US1)은 상기 캐비티(150)와 수직으로 중첩된 제1 절연층(111)의 상면을 의미할 수 있다. 그리고, 상기 캐비티(150)의 측벽(112IS)은 상기 캐비티(150)를 포함하는 제2 절연층(112)의 측벽을 의미할 수 있다.
상기 캐비티(150)의 측벽(112IS)은 경사를 가질 수 있다. 예를 들어, 상기 캐비티(150)의 측벽은 상기 제2 절연층(112)의 상면에서 하면을 향하여 상기 캐비티(150)의 폭이 감소하는 경사를 가질 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 측벽(112IS)은 상기 제2 절연층(112)의 하면에서 상기 제2 절연층(112)의 상면으로 갈수록 상기 캐비티(150)의 폭이 감소하는 경사를 가질 수도 있다. 나아가, 도면에는 상기 측벽(112IS)이 1개의 경사를 가지는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 측벽(112IS)은 적어도 하나의 변곡부를 포함할 수 있고, 상기 변곡부에서 서로 다른 경사를 가지고 기울어질 수 있다.
한편, 상기 캐비티(150)는 상기 광 경화성 수지를 포함하는 제2 절연층(112)을 노광 및 현상하여 형성될 수 있다. 따라서, 상기 캐비티(150)의 평면 형상은 다양한 형상을 가질 수 있다. 예를 들어, 도 6의 (a)를 참조하면, 상기 캐비티(150)의 평면 형상은 사각 형상을 가질 수 있다. 예를 들어, 도 6의 (b)를 참조하면, 상기 캐비티(150)의 평면 형상은 플러스(+) 형상을 가질 수 있다. 예를 들어, 도 6의 (c)를 참조하면, 상기 캐비티(150)의 평면 형상은 중앙 영역이 개방되지 않은 사각 형상을 가질 수 있다. 예를 들어, 도 6의 (d)를 참조하면, 상기 캐비티(150)의 평면 형상은 "L" 형상을 가질 수 있다.
상기 제1 절연층(111)의 상면은 복수의 영역으로 구분할 수 있다. 예를 들어, 상기 제1 절연층(111)은 상기 캐비티(150)와 수직으로 중첩된 제1 영역을 포함할 수 있다. 이때, 상기 캐비티(150)가 상기 제2 절연층(112)의 두께 방향으로 폭이 변화하는 경우, 상기 제1 영역은 상기 측벽(112IS)의 하단부에 대응하는 상기 캐비티(150)의 하부 영역과 수직으로 중첩되는 영역을 의미할 수 있다.
또한, 상기 제1 절연층(111)은 상기 캐비티(150)와 수직으로 중첩되지 않는 제2 영역을 포함할 수 있다. 상기 제2 영역은 상기 제1 절연층(111)의 상면 중 상기 제2 절연층(112)으로 덮이는 영역을 의미할 수 있다.
또한, 제1 절연층(111)은 상기 캐비티(150)와 수직으로 중첩되지 않으면서 상기 제2 절연층(112)과 접촉하지 않는 제3 영역을 포함할 수 있다. 상기 제3 영역은 상기 제1 절연층(111)의 테두리 영역에 대응할 수 있다. 예를 들어, 상기 제3 영역은 상기 제1 절연층(111)의 측면에 인접한 상기 제1 절연층(111)의 상면의 외곽 영역에 대응할 수 있다.
그리고 상기 제2 절연층(112)은 상기 제1 절연층(111)의 상기 제3 영역에 배치되지 않을 수 있다.
구체적으로, 상기 제1 절연층(111)의 외측 폭(OW1)은 상기 제2 절연층(112)의 외측 폭(OW2)과 다를 수 있다. 바람직하게, 상기 제1 절연층(111)의 외측 폭(OW1)은 상기 제2 절연층(112)의 외측 폭보(OW2)다 클 수 있다.
따라서, 상기 제1 절연층(111)의 외측면(111OS)은 상기 제2 절연층(112)의 외측면(112OS)보다 더 외측에 위치할 수 있다. 예를 들어, 상기 제2 절연층(112)의 외측면(112OS)은 상기 제1 절연층(111)의 외측면(111OS)보다 더 내측에 위치할 수 있다.
예를 들어, 상기 제2 절연층(112)은 상기 제1 절연층(111)의 상기 제3 영역과 수직으로 중첩되는 오픈 영역을 포함할 수 있다. 이에 따라, 제2 절연층(112)의 상기 오픈 영역은 상기 제2 절연층(112)의 외측면(112OS)과 연결될 수 있다. 따라서, 상기 제2 절연층(112)의 외측 폭(OW2)은 상기 제1 절연층(111)의 외측 폭(OW1) 대비 상기 오픈 영역의 폭만큼 작을 수 있다. 예를 들어, 상기 제1 절연층(111)의 외측 폭(OW1)은 상기 제2 절연층(112)의 외측(OW2) 폭 대비 상기 오픈 영역의 폭만큼 클 수 있다. 상기 오픈 영역은 도 15에 도시된 제2 관통 홀(VH2)을 의미할 수 있다.
상기 제2 절연층(112)의 상기 오픈 영역은 제2 관통 전극(132)에 대응하는 관통 홀 및 상기 캐비티(150)와 함께 형성될 수 있다. 예를 들어, 상기 제2 절연층(112)의 상기 오픈 영역은 노광 및 현상 공정을 통해 상기 관통 홀 및 상기 캐비티(150)와 함께 형성될 수 있다. 따라서, 상기 제2 절연층(112)의 외측면(112OS)은 경사를 가질 수 있다. 예를 들어, 상기 제2 절연층(112)의 외측면(112OS)은 상기 제2 절연층(112)의 상면에서 상기 제2 절연층(112)의 하면을 향하여 일정 경사를 가지고 기울어질 수 있다. 예를 들어, 상기 제2 절연층(112)의 외측면(112OS)과 상기 제1 절연층(111)의 외측면(111OS) 사이의 수평 거리는 수직 방향으로 서로 다른 거리를 가질 수 있다.
예를 들어, 상기 제2 절연층(112)의 외측면(112OS)은 상기 제1 절연층(111)의 외측면(111OS)에 인접할수록 상기 수평 거리가 작아지는 경사를 가질 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 제2 절연층(112)의 외측면(112OS)은 상기 제1 절연층(111)의 외측면(111OS)에 인접할수록 상기 수평 거리가 커지는 경사를 가질 수도 있을 것이다.
예를 들어, 상기 제2 절연층(112)의 외측면(112OS)은 상기 제2 절연층(111)의 상면에서 상기 제2 절연층(112)의 하면을 향하여 상기 제2 절연층(112)의 외측 폭(OW2)이 변화하는 경사를 가질 수 있다. 일 예로, 상기 제2 절연층(112)의 외측면(112OS)은 상기 제2 절연층(111)의 상면에서 상기 제2 절연층(112)의 하면을 향하여 상기 제2 절연층(112)의 외측 폭(OW2)이 증가하는 경사를 가질 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 제2 절연층(112)의 외측면(112OS)은 상기 제2 절연층(111)의 상면에서 상기 제2 절연층(112)의 하면을 향하여 상기 제2 절연층(112)의 외측 폭(OW2)이 감소하는 경사를 가질 수도 있을 것이다.
이에 따라, 상기 제1 절연층(111)의 외측면(111OS)과 상기 제2 절연층(112)의 외측면(112OS)은 수평 방향으로 단차를 가질 수 있다.
예를 들어, 상기 단차는 상기 제1 절연층(111)의 외측면(111OS)과 상기 제2 절연층(112)의 외측면(112OS) 사이의 수평 거리(W1)를 의미할 수 있다.
상기 수평 거리(W1)는 2㎛ 내지 30㎛의 범위를 만족할 수 있다. 예를 들어, 상기 수평 거리(W1)는 3㎛ 내지 28㎛의 범위를 만족할 수 있다. 예를 들어, 상기 수평 거리(W1)는 5㎛ 내지 25㎛의 범위를 만족할 수 있다.
상기 수평 거리(W1)가 2㎛ 미만이면, 실시 예에 따른 상기 제1 절연층(111)과 제2 절연층(112) 사이의 밀착력 향상 효과가 미비할 수 있다. 이로 인해, 반도체 소자를 실장하는 공정 진행 중에 상기 제2 절연층(112)으로부터 떨어져서 제1 패드부 상에 올라갈 경우, 반도체 소자 실장 시에 접촉 불량을 발생시키는 이물이 될 수 있다.
또한, 상기 수평 거리(W1)가 30㎛를 초과하면, 회로 집적도가 저하될 수 있다. 예를 들어, 상기 수평 거리(W1)가 30㎛를 초과하면, 기판의 전체 영역에서 상기 제2 절연층(112)의 상기 수평 거리(W1)에 대응하는 영역에 제2 회로 패턴층(122)이 배치되지 못함을 의미할 수 있다. 이에 따라 상기 제2 회로 패턴층(122)이 배치되지 못하는 영역이 증가함에 따른 회로 집적도가 저하될 수 있다.
이를 통해 실시 예는 회로 기판의 절연층(110)의 밀착력을 향상시킬 수 있다.
예를 들어, 상기 제1 절연층(111)과 제2 절연층(112)은 서로 다른 절연물질을 포함할 수 있다. 그리고 상기 제2 절연층(112)은 상기 제1 절연층(111)과는 다르게 광 경화성 수지를 포함할 수 있다. 이에 의해, 상기 제1 절연층(111)과 제2 절연층(112) 사이의 밀착력이 저하될 수 있다. 나아가, 상기 제1 절연층(111)과 제2 절연층(112)은 서로 다른 열팽창 계수를 가질 수 있다. 따라서, 상기 제1 절연층(111)과 제2 절연층(112) 사이의 열팽창 계수의 차이로 인해 기판이 특정 방향으로 크게 휘어지는 문제가 발생할 수 있다.
이때, 실시 예는 상기 제2 절연층(112)의 외측 폭(OW2)이 상기 제1 절연층(111)의 외측 폭(OW1)보다 작도록 한다. 따라서, 실시 예는 상기 제2 절연층(112)에 의해 상기 회로 기판의 특정 방향으로 휘어지는 것을 방지할 수 있다. 이를 통해, 실시 예는 회로 기판의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.
나아가, 실시 예는 상기 제2 절연층(112) 상에 상기 제2 절연층(112)의 상면 및 외측면(112OS)을 감싸며 제1 보호층(141)이 배치될 수 있다. 상기 제1 보호층(141)은 상기 제2 절연층(112) 상에 배치된 회로 패턴층을 보호하면서, 상기 제1 절연층(111)과 제2 절연층(112) 사이의 밀착력을 향상시키는 기능을 할 수 있다. 이를 통해, 실시 예는 상기 제1 절연층(111)과 제2 절연층(112) 사이의 밀착력을 향상시킬 수 있다. 이에 의해, 실시 예는 상기 제2 절연층(112)이 상기 제1 절연층(111)으로부터 박리되는 문제 또는 상기 제2 절연층(112) 상에 배치되는 회로 패턴층이 상기 제2 절연층(112)으로부터 박리되는 물리적 신뢰성 문제를 해결할 수 있다. 상기 제1 보호층(141)의 구조에 대해서는 하기에서 더욱 상세히 설명한다.
한편, 상기 제3 절연층(113)은 상기 제1 절연층(111) 하에 배치될 수 있다. 상기 제3 절연층(113)의 층 구조는 상기 제1 절연층(111)을 중심으로 상기 제2 절연층(112)의 층 구조와 대칭 구조를 가질 수 있다. 이를 통해, 실시 예는 비대칭 구조에 의해 발생하는 회로 기판의 휨 문제를 해결할 수 있고, 이에 의해 회로 기판 및 이를 포함하는 반도체 패키지의 전기적 신뢰성 및/또는 물리적 신뢰성을 향상시킬 수 있다.
예를 들어, 상기 제3 절연층(113)의 외측 폭은 상기 제1 절연층(111)의 외측 폭(OW1)보다 작을 수 있다. 이를 통해, 상기 제3 절연층(113)의 외측면(113OS)과 상기 제1 절연층(111)의 외측면(111OS)은 단차를 가질 수 있다.
한편, 도 2에서는 상기 제3 절연층(113)의 외측면(113OS)과 상기 제2 절연층(112)의 외측면(112OS)이 동일 수직선상에 위치하는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 상기 회로 기판이 휘어지는 방향을 기준으로 상기 제3 절연층(113)의 외측면(113OS)과 상기 제2 절연층(112)의 외측면(112OS)도 단차를 가질 수 있다.
예를 들어, 상기 회로 기판이 제1 수직 방향으로 크게 휘어지는 경우, 상기 제2 절연층(112)의 외측면(112OS)은 상기 제3 절연층(113)의 외측면(113OS)보다 더 내측에 위치할 수 있다. 이와 반대로, 상기 회로 기판의 상기 제1 수직 방향과 반대되는 제2 수직 방향으로 크게 휘어지는 경우, 상기 제2 절연층(112)의 외측면(112OS)은 상기 제3 절연층(113)의 외측면(113OS)보다 더 외측에 위치할 수 있다.
한편, 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)에는 회로 패턴층(120)이 배치될 수 있다.
예를 들어, 상기 제1 절연층(111)에는 제1 회로 패턴층(121)이 배치될 수 있다. 예를 들어, 상기 제1 절연층(111)의 제1층(111-1)의 하면, 상기 제1층(111-1)의 상면과 제2층(111-2) 사이의 하면 사이, 상기 제2층(111-2)의 상면과 제3층(111-3)의 하면 사이, 상기 제3층(111-3)의 상면과 제4층(111-4)의 하면 사이, 그리고 상기 제4층(111-4)의 상면에는 각각 제1 회로 패턴층이 배치될 수 있다.
또한, 상기 제2 절연층(112) 상에는 제2 회로 패턴층(122)이 배치될 수 있다.
또한, 상기 제3 절연층(113) 하에는 제3 회로 패턴층(123)이 배치될 수 있다.
상기 제1 회로 패턴층(121)은 상기 제1 절연층(111)의 상면에 배치되는 복수의 회로 패턴들을 포함할 수 있다. 예를 들어, 상기 제1 회로 패턴층(121)은 상기 제1 절연층(111)의 제4층(111-4) 상에 배치된 복수의 회로 패턴들을 포함할 수 있다.
즉, 상기 제1 회로 패턴층(121), 제2 회로 패턴층(122), 및 제3 회로 패턴층(123)은 각각 기능에 따라 패드 및 트레이스(또는 연결 패턴)를 포함할 수 있다. 상기 패드는 소자나 칩이 실장되는 실장 패드나 외부 기판과 연결되는 단자 패드일 수 있다. 상기 트레이스는 복수의 패드 사이를 연결하는 기다란 신호 배선 라인일 수 있다. 상기 트레이스는 상기 패드보다 작은 폭을 가지는 미세 패턴이다. 예를 들어, 실시 예에서의 복수의 트레이스들 사이의 간격은 2㎛ 내지 15㎛의 범위를 가지고, 각각의 트레이스의 선폭이 2㎛ 내지 15㎛의 범위를 가질 수 있다.
상기와 같은 회로 패턴층(120)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한, 상기 회로 패턴층(120)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)은 각각 10㎛ 내지 25㎛의 범위의 두께를 가질 수 있다. 예를 들어, 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)은 각각 10㎛ 내지 23㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)은 각각 10㎛ 내지 20㎛의 범위의 두께를 가질 수 있다.
상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)의 각각의 두께가 10㎛ 미만인 경우에는 회로 패턴의 저항이 증가하고, 이에 따른 신호 전송 효율이 감소할 수 있다. 예를 들어, 상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)의 각각의 두께가 10㎛ 미만인 경우에는 신호 전송 손실이 증가할 수 있다. 예를 들어, 상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)의 각각의 두께가 25㎛를 초과하는 경우에는 상기 회로 패턴들의 선폭이 증가하고, 이에 따른 회로 기판의 전체적인 부피가 증가할 수 있다.
상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
상기 제1 회로 패턴층(121)은 복수의 패드를 포함할 수 있다.
즉, 상기 제1 회로 패턴층(121)은 상기 제1 절연층(111)의 상기 제1 영역 상에 배치된 제1 패드(121-1)를 포함할 수 있다. 상기 제1 패드(121-1)는 상기 캐비티(150)와 수직으로 중첩될 수 있다. 따라서, 상기 제1 패드(121-1)는 상기 제2 절연층(112)과 접촉하지 않을 수 있다.
상기 제1 회로 패턴층(121)은 상기 제1 절연층(111)의 상기 제2 영역 상에 배치된 제2 패드(121-2)를 포함할 수 있다. 상기 제2 패드(121-2)는 상기 캐비티(150)와 수직으로 중첩되지 않을 수 있다. 따라서, 상기 제2 패드(121-2)는 상기 제2 절연층(112)으로 덮일 수 있다.
다시 도 2를 참조하면, 실시 예의 회로 기판은 관통 전극(130)을 포함할 수 있다. 상기 관통 전극(130)은 서로 다른 층에 배치된 회로 패턴층들을 서로 전기적으로 연결하는 기능을 할 수 있다. 상기 관통 전극은 '비아'라고도 칭할 수 있다.
상기 관통 전극은 회로 기판에 포함된 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나를 관통할 수 있다. 이에 따라 서로 다른 층에 배치된 회로 패턴들 사이를 전기적으로 연결할 수 있다. 이때, 상기 관통 전극(130)은 1개의 절연층만을 관통하며 형성될 수 있으며, 이와 다르게 적어도 2개 이상의 절연층을 공통으로 관통하며 형성될 수 있다.
예를 들어, 회로 기판은 제1 관통 전극(131)을 포함할 수 있다. 상기 제1 관통 전극(131)은 상기 제1 절연층(111)을 관통하며 형성될 수 있다. 예를 들어, 상기 제1 관통 전극(131)은 상기 제1 절연층(111)의 제1층(111-1), 제2층(111-2), 제3층(111-3) 및 제4층(111-4) 중 적어도 하나를 관통할 수 있다. 상기 제1 관통 전극(131)은 상기 제1 절연층(111)의 서로 다른 층에 배치된 제1 회로 패턴층(121)들을 서로 전기적으로 연결할 수 있다.
또한, 상기 회로 기판은 제2 관통 전극(132)을 포함할 수 있다. 상기 제2 관통 전극(132)은 상기 제2 절연층(112)을 관통할 수 있다. 상기 제2 관통 전극(132)은 상기 제1 회로 패턴층(121)과 상기 제2 회로 패턴층(122) 사이를 전기적으로 연결할 수 있다.
또한, 상기 회로 기판은 제3 관통 전극(133)을 포함할 수 있다. 상기 제3 관통 전극(133)은 상기 제3 절연층(113)을 관통할 수 있다. 상기 제3 관통 전극(133)은 상기 제1 회로 패턴층(121)과 제3 회로 패턴층(123) 사이를 전기적으로 연결할 수 있다.
상기 제1 내지 제3 관통 전극(131, 132, 133)은 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)을 관통하는 관통 홀을 형성하고, 상기 형성된 관통 홀 내부를 전도성 물질로 충진하는 것에 의해 형성될 수 있다.
상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 복수의 절연층 중 적어도 하나의 절연층을 개방할 수 있다.
이때, 상기 제1 절연층(111)을 관통하는 관통 홀과 상기 제2 절연층(112) 및 제3 절연층(113)을 관통하는 관통 홀은 서로 다른 방식에 의해 형성될 수 있다.
예를 들어, 상기 제1 절연층(111)은 열 경화성 수지를 포함할 수 있다. 따라서, 상기 제1 절연층(111)에는 레이저 공정을 통해 관통 홀을 형성할 수 있다.
예를 들어, 상기 제2 절연층(112) 및 제3 절연층(113)은 광 경화성 수지를 포함할 수 있다. 상기 제2 절연층(112) 및 제3 절연층(113)에는 노광 및 현상 공정을 통해 관통 홀을 형성할 수 있다.
따라서, 일 실시 예에서의 상기 제1 절연층(111)을 관통하는 관통 홀과 상기 제2 절연층(112) 및 제3 절연층(113)을 관통하는 관통 홀은 서로 다른 평면 형상을 가질 수 있다.
또한, 다른 실시 예에서의 상기 제1 절연층(111)을 관통하는 관통 홀과 상기 제2 절연층(112) 및 제3 절연층(113)을 관통하는 관통 홀은 서로 동일한 평면 형상을 가질 수 있다.
따라서, 실시 예에 따라 상기 제1 관통 전극(131)은 상기 제2 관통 전극(132) 및 제3 관통 전극(133)과 동일한 평면 형상을 가질 수 있고, 이와 다르게 서로 다른 평면 형상을 가질 수 있을 것이다.
예를 들어, 상기 제1 관통 전극(131)의 평면 형상은 원형 형상 또는 타원형 형상을 가질 수 있다.
그리고, 상기 제2 관통 전극(132) 및 제3 관통 전극(133)은 다양한 평면 형상을 가질 수 있다.
예를 들어, 도 5의 (a)를 참조하면, 상기 제2 관통 전극(132) 및 제3 관통 전극(133)의 평면 형상은 상기 제1 관통 전극(131)과 동일한 원형 형상 또는 타원형 형상을 가질 수 있다.
예를 들어, 도 5의 (b)를 참조하면, 상기 제2 관통 전극(132) 및 제3 관통 전극(133)의 평면 형상은 상기 제1 관통 전극(131)과 다른 사각형 형상을 가질 수 있다.
예를 들어, 도 5의 (c)를 참조하면, 상기 제2 관통 전극(132) 및 제3 관통 전극(133)의 평면 형상은 상기 제1 관통 전극(131)과 다른 삼각형 형상을 가질 수 있다.
즉, 상기 제2 관통 전극(132) 및 제3 관통 전극(133)은 노광 및 현상 공정에 의해 형성된 관통 홀 내에 충진될 수 있다. 그리고 상기 노광 및 현상 공정을 통해 다양한 평면 형상의 관통 홀의 형성이 가능하다. 따라서, 상기 제2 관통 전극(132) 및 제3 관통 전극(133)은 상기 제1 관통 전극(131)과 동일한 평면 형상을 가질 수 있고, 이와 다르게 서로 다른 평면 형상을 가질 수도 있을 것이다.
한편, 상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 상기 제1 관통 전극(131), 제2 관통 전극(132) 및 제3 관통 전극(133)을 형성할 수 있다. 상기 제1 관통 전극(131), 제2 관통 전극(132) 및 제3 관통 전극(133)을 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있다. 또한, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
한편, 실시 예의 회로 기판은 제1 보호층(141) 및 제2 보호층(142)을 포함할 수 있다. 상기 제1 보호층(141) 및 제2 보호층(142)은 회로 기판의 최외층에 배치될 수 있다.
예를 들어, 제1 보호층(141)은 회로 기판의 최상측에 배치될 수 있다. 예를 들어, 상기 제1 보호층(141)은 상기 제2 절연층(112) 상에 배치될 수 있다.
예를 들어, 제2 보호층(142)은 회로 기판의 최하측에 배치될 수 있다. 예를 들어, 상기 제2 보호층(142)은 상기 제3 절연층(113) 하에 배치될 수 있다.
상기 제1 보호층(141)은 적어도 하나의 개구부(미도시)를 포함할 수 있다. 예를 들어, 상기 제1 보호층(141)은 제2 회로 패턴층(122) 중 적어도 하나와 수직으로 중첩되는 개구부를 포함할 수 있다. 예를 들어, 상기 제1 보호층(141)은 외부 기판과의 연결을 위한 도전성 결합부가 배치될 제2 회로 패턴층(122)의 패드(미도시)와 수직으로 중첩되는 개구부를 포함할 수 있다.
상기 제2 보호층(142)은 적어도 하나의 개구부(미도시)를 포함할 수 있다. 예를 들어, 제2 보호층(142)은 제3 회로 패턴층(123) 중 적어도 하나와 수직으로 중첩되는 개구부를 포함할 수 있다.
상기 제1 보호층(141) 및 제2 보호층(142)은 절연성 물질을 포함할 수 있다. 상기 제1 보호층(141) 및 제2 보호층(142)은 절연층들의 표면 및 회로패턴층들의 표면을 보호하기 위해 도포된 후 가열하여 경화될 수 있는 다양한 물질을 포함할 수 있다. 상기 제1 보호층(141) 및 제2 보호층(142)은 레지스트(resist)층일 수 있다. 예를 들어, 제1 보호층(141) 및 제2 보호층(142)은 유기고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 상기 제1 보호층(141) 및 제2 보호층(142)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 제1 보호층(141) 및 제2 보호층(142)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 상기 제1 보호층(141) 및 제2 보호층(142)은 포토솔더 레지스트층, 커버레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.
상기 제1 보호층(141) 및 제2 보호층(142)의 두께는 1㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(141) 및 제2 보호층(142)의 두께는 1㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 제1 보호층(141) 및 제2 보호층(142)의 두께는 5㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(141) 및 제2 보호층(142)의 두께가 20㎛ 초과인 경우에는 회로기판의 두께가 증가할 수 있다. 상기 제1 보호층(141) 및 제2 보호층(142)의 두께가 1㎛ 미만인 경우에는 회로기판에 포함된 회로 패턴층들이 안정적으로 보호되지 않음에 따른 전기적 신뢰성 또는 물리적 신뢰성이 저하될 수 있다.
이때, 도면 상에는 도시하지 않았지만, 상기 제1 보호층(141) 및 제2 보호층(142)의 개구부 중 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)과 수직으로 중첩되는 개구부 내에는 표면 처리층(미도시)이 배치될 수 있다. 상기 표면 처리층은 상기 제1 보호층(141)의 개구부와 수직으로 중첩된 제2 회로 패턴층(122) 및 상기 제2 보호층(142)의 개구부와 수직으로 중첩된 제3 회로 패턴층(123)의 표면의 부식 및 산화를 방지하면서 솔더링 특성을 향상시키기 위해 형성될 수 있다.
상기 표면 처리층은 OSP(Organic Solderability Preservative) 층일 수 있다. 예를 들어, 상기 표면 처리층은 벤지미다졸(Benzimidazole)과 같은 유기물로 형성된 유기층일 수 있다.
다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 표면 처리층은 도금층일 수 있다. 예를 들어, 상기 표면 처리층은 니켈(Ni) 도금층, 팔라듐(Pd) 도금층 및 금(Au) 도금층 중 적어도 하나를 포함할 수 있다.
상기 제1 보호층(141) 및 제2 보호층(142)의 각각의 표면은 단차를 가질 수 있다.
예를 들어, 상기 제1 보호층(141)의 하면은 단차를 가질 수 있다. 예를 들어, 상기 제2 보호층(142)의 상면은 단차를 가질 수 있다.
구체적으로, 상기 제1 보호층(141)은 상기 제2 절연층(112) 상에 배치될 수 있다. 그리고 상기 제1 보호층(141)의 하면은 상기 제2 절연층(112)의 상면보다 낮게 위치하는 부분을 포함할 수 있다. 또한, 상기 제1 보호층(141)의 하면은 상기 제2 회로 패턴층(122)의 상면 및 하면보다 낮게 위치하는 부분을 포함할 수 있다. 예를 들어, 상기 제1 보호층(141)은 상기 제2 절연층(112)의 오픈 영역에 배치된 부분을 포함할 수 있다. 그리고 상기 제1 보호층(141)은 상기 제2 절연층(112)의 상기 오픈 영역을 채우며 구비될 수 있다.
따라서, 상기 제1 보호층(141)의 적어도 일부는 상기 제1 절연층(111)과 접촉할 수 있다. 예를 들어, 상기 제1 보호층(141)은 상기 제1 절연층(111) 상에 상기 제2 절연층(112)을 덮으며 배치될 수 있다.
구체적으로, 상기 제1 보호층(141)은 상기 캐비티(150)와 수직으로 중첩되는 개구를 포함할 수 있다.
또한, 상기 제1 보호층(141)은 상기 제2 절연층(112)의 상면(112US)과 접촉하는 부분을 포함할 수 있다. 또한, 상기 제1 보호층(141)은 상기 제2 절연층(112)의 외측면(112OS)과 접촉하는 부분을 포함할 수 있다. 또한, 상기 제1 보호층(141)은 상기 제1 절연층(111)의 상기 제3 영역의 상면(111US2)과 접촉하는 부분을 포함할 수 있다.
즉, 실시 예의 회로 기판에서, 상기 제2 절연층(112)의 외측면(112OS)은 외부로 노출되지 않을 수 있다. 즉, 상기 제2 절연층(112)의 외측면(112OS)은 상기 제1 보호층(141)으로 덮임에 따라 외측으로 노출되지 않을 수 있다. 따라서, 실시 예의 회로 기판의 외측면은 상기 제1 절연층(111)으로 구성되는 부분과, 상기 제1 보호층(141)으로 구성되는 부분을 포함할 수 있다. 다시 말해서, 실시 예의 회로 기판의 외측면은 상기 제2 절연층(112)으로 구성되는 부분을 포함하지 않을 수 있다.
이를 통해, 실시 예는 상기 제1 보호층(141)이 상기 제1 절연층(111) 상에 상기 제2 절연층(112)을 둘러싸며 배치될 수 있다. 따라서, 실시 예는 상기 제2 절연층(112) 및/또는 상기 제2 회로 패턴층(122)이 상기 제1 절연층(111)으로부터 분리되는 물리적 신뢰성 문제 및/또는 전기적 신뢰성 문제를 해결할 수 있다.
또한, 이에 대응하게, 상기 제2 보호층(142)은 상기 제3 절연층(113) 하에 배치될 수 있다. 그리고 상기 제2 보호층(142)의 상면은 상기 제3 절연층(113)의 하면보다 높게 위치하는 부분을 포함할 수 있다. 또한, 상기 제2 보호층(142)의 상면은 상기 제3 회로 패턴층(123)의 상면 및 하면보다 높게 위치하는 부분을 포함할 수 있다. 예를 들어, 상기 제2 보호층(142)은 상기 제3 절연층(113)의 오픈 영역에 배치된 부분을 포함할 수 있다. 그리고 상기 제2 보호층(142)은 상기 제3 절연층(113)의 상기 오픈 영역을 채우며 구비될 수 있다.
따라서, 상기 제2 보호층(142)의 적어도 일부는 상기 제1 절연층(111)과 접촉할 수 있다. 예를 들어, 상기 제2 보호층(142)은 상기 제1 절연층(111) 하에 상기 제3 절연층(113)을 덮으며 배치될 수 있다.
또한, 상기 제2 보호층(142)은 상기 제3 절연층(113)의 하면과 접촉하는 부분, 상기 제3 절연층(113)의 외측면(113OS)과 접촉하는 부분, 상기 제1 절연층(111)의 하면과 접촉하는 부분을 포함할 수 있다.
이에 따라, 상기 제3 절연층(113)의 외측면(113OS)은 상기 제2 보호층(142)으로 덮임에 따라 외측으로 노출되지 않을 수 있다. 따라서, 실시 예의 회로 기판의 외측면은 상기 제1 절연층(111)으로 구성되는 부분과, 상기 제1 보호층(141)으로 구성되는 부분, 그리고 상기 제2 보호층(142)으로 구성되는 부분만을 포함할 수 있다. 다시 말해서, 실시 예의 회로 기판의 외측면은 상기 제2 절연층(112)으로 구성되는 부분 및 상기 제3 절연층(113)으로 구성되는 부분을 포함하지 않을 수 있다.
이를 통해, 실시 예는 상기 제1 보호층(141) 및 제2 보호층(142)이 상기 제1 절연층(111) 상 및/또는 하에서 상기 제2 절연층(112) 및 제3 절연층(113)을 둘러싸며 배치될 수 있다. 따라서, 실시 예는 상기 제2 절연층(112), 상기 제2 회로 패턴층(122), 제3 절연층(113), 및 제3 회로 패턴층(123)이 상기 제1 절연층(111)으로부터 분리되는 물리적 신뢰성 문제 및/또는 전기적 신뢰성 문제를 해결할 수 있다.
도 7은 제2 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 7을 참조하면, 제2 실시 예의 회로 기판은 도 2의 제1 실시 예의 회로 기판과 전반적인 구조가 동일할 수 있다.
다만, 제2 실시 예의 회로 기판은 상기 제3 절연층(113)에 캐비티(160)가 배치되는 점에서 상기 제1 실시 예의 회로 기판의 구조와 상이할 수 있다.
예를 들어, 제2 실시 예의 회로 기판은 제2 절연층(112)에 제1 캐비티(150)가 구비될 수 있다.
또한, 제2 실시 예의 회로 기판은 제3 절연층(113)에 제2 캐비티(160)가 구비될 수 있다.
따라서, 상기 제1 회로 패턴층(121)은 상기 제1 절연층(111) 상에 배치되고 상기 제1 캐비티(150)를 통해 노출된 제1 패드부(121-1a)를 포함할 수 있다.
또한, 상기 제1 회로 패턴층(121)은 상기 제1 절연층(111) 하에 배치되고 상기 제2 캐비티(160)를 통해 노출된 제2 패드부(121-1b)를 포함할 수 있다.
도 8은 제3 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 8을 참조하면, 제3 실시 예의 회로 기판은 제1 실시 예의 회로기판 대비 상기 제2 절연층의 층수 및 이에 따른 캐비티의 구조에 있어 상이할 수 있다.
예를 들어, 상기 제2 절연층(112)은 복수의 층을 포함할 수 있다.
예를 들어, 상기 제2 절연층(112)은 상기 제1 절연층(111) 상에 배치된 제1층(112-1) 및 상기 제1층(112-1) 상에 배치된 제2층(112-2)을 포함할 수 있다.
그리고 상기 제2 절연층(112)에는 캐비티(150)가 구비될 수 있다. 상기 캐비티(150)는 상기 제2 절연층(112)을 관통할 수 있다.
예를 들어, 상기 캐비티(150)는 상기 제2 절연층(112)의 제1층(112-1)을 관통하는 제1 파트(151) 및 상기 제2 절연층(112)의 제2층(112-2)을 관통하는 제2 파트(152)를 포함할 수 있다. 예를 들어, 상기 제2 절연층(112)이 복수의 층을 포함하는 경우, 상기 캐비티(150)는 상기 제2 절연층(112)의 복수의 층을 관통할 수 있다.
이때, 상기 캐비티(150)의 상기 제1 파트(151) 및 제2 파트(152)는 개별적인 공정에서 형성될 수 있다. 예를 들어, 상기 캐비티(150)의 상기 제1 파트(151)는 상기 제2 절연층(112)의 상기 제1층(112-1)에 제1 관통 홀을 형성하는 공정에서 상기 제1 관통 홀과 함께 형성될 수 있다. 또한, 상기 캐비티(150)의 상기 제2 파트(152)는 상기 제2 절연층(112)의 상기 제2층(112-2)에 제2 관통 홀을 형성하는 공정에서 상기 제2 관통 홀과 함께 형성될 수 있다.
이에 따라, 상기 캐비티(150)의 제1 파트(151)와 제2 파트(152)는 서로 다른 폭을 가질 수 있다. 예를 들어, 상기 캐비티(150)는 복수의 측벽을 포함할 수 있다. 예를 들어, 상기 캐비티(150)는 상기 제1 파트(151)에 대응하는 제1 측벽(112-1IS)을 포함할 수 있다. 또한, 상기 캐비티(150)는 상기 제2 파트(152)에 대응하는 제2 측벽(112-2IS)을 포함할 수 있다. 그리고, 상기 제1 측벽(112IS)과 제2 측벽(112-2IS)은 단차를 가질 수 있다. 예를 들어, 제1 파트(151)의 폭과 제2 파트(152)의 폭은 서로 다를 수 있다.
이를 통해, 실시 예의 캐비티(150)의 측벽은 계단 형상을 가질 수 있다. 이에 의해, 실시 예는 상기 캐비티(150)를 채우는 몰딩 부재와의 접촉 면적을 증가시킬 수 있다. 따라서, 실시 예는 상기 몰딩 부재와 회로 기판 사이의 밀착력을 향상시킬 수 있고, 이에 의해 상기 몰딩 부재가 상기 회로 기판으로부터 분리되는 물리적 신뢰성 문제를 해결할 수 있다.
한편, 상기 제2 절연층(112)의 제1층(112-1)의 외측면과 제2층(112-2)의 외측면도 서로 단차를 가질 수 있다. 이를 통해, 실시 예는 제1 보호층(141)과 상기 제2 절연층(112)의 제1층(112-1) 및 제2층(112-2) 사이의 접촉 면적을 향상시킬 수 있다. 이를 통해, 실시 예는 상기 제2 절연층(112)이 상기 제1 절연층(111)으로부터 분리되는 물리적 신뢰성 문제를 해결할 수 있다.
한편, 도면에 도시하지는 않았지만, 상기 제3 절연층(113)의 구조는 도 8에서 설명한 제2 절연층(112)의 구조에 대응될 수 있다.
도 9는 제4 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 10은 도 9의 회로 기판의 일 구성을 생략한 평면도이다.
도 9 및 10을 참조하면, 제4 실시 예의 회로 기판은 제1 실시 예의 회로 기판 대비 상기 제2 절연층(112)의 캐비티(150)를 통해 노출된 제1 회로 패턴층(121)의 구조 및 제1 관통 전극(131)의 구조가 상이할 수 있다.
예를 들어, 상기 제1 회로 패턴층(121)은 제1 절연층(111) 상에 배치되고 캐비티(150)와 수직으로 중첩된 제1 패드(121-1)를 포함할 수 있다.
또한, 상기 제1 회로 패턴층(121)은 상기 제1 절연층(111) 상에 배치되고 상기 캐비티(150)와 수직으로 중첩되지 않는 제2 패드(121-2)를 포함할 수 있다.
또한, 상기 상기 제1 회로 패턴층(121)은 상기 제1 절연층(111) 상이 배치되고 적어도 일부가 상기 캐비티(150)와 수직으로 중첩된 더미 패턴(121-3)을 더 포함할 수 있다. 상기 더미 패턴(121-3)은 상기 캐비티(150)와 수직으로 중첩된 상기 제1 절연층(111)의 상기 제1 영역 중 상기 제1 패드(121-1)가 배치되지 않은 영역에 배치될 수 있다.
예를 들어, 회로 기판은 상기 제1 절연층(111)의 상기 제1 영역 상에 상기 제1 패드(121-1)와 이격된 더미 패턴(121-3)을 더 포함할 수 있다.
상기 더미 패턴(121-3)은 상기 제1 절연층(111)의 상기 제1 영역의 상면(111US1) 중 상기 제1 패드(121-1)가 배치되지 않은 부분을 보호하는 기능을 할 수 있다. 예를 들어, 상기 더미 패턴(121-3)은 상기 제1 절연층(111)의 상기 제1 영역의 상면(111US1)을 보호하는 보호 패턴 또는 배리어 패턴이라고도 할 수 있다.
즉, 일반적인 회로 기판의 상기 제1 절연층(111)의 상기 제1 영역의 상면(111US1)에는 상기 제1 패드(121-1)만이 배치된다. 이때, 상기 더미 패턴(121-3)이 배치되지 않은 상태에서 상기 캐비티(150)의 형성 이후에 디스미어 공정이 진행되는 경우, 상기 제1 절연층(111)의 상기 제1 영역의 상면(111US1) 중 상기 제1 패드(121-1)가 배치되지 않은 영역도 함께 에칭될 수 있다. 그리고, 상기 디스미어 공정에서 상기 제1 절연층(111)의 제1 영역의 상면(111US1)이 에칭되는 경우, 상기 제1 절연층(111)에 포함된 유리 섬유가 상기 캐비티(150)를 통해 노출되는 문제가 발생할 수 있다. 그리고, 상기 노출되는 유리 섬유는 구리 마이그레이션 등의 신뢰성 문제를 야기시킬 수 있다.
따라서, 실시 예는 상기 제1 절연층(111)의 상기 제1 영역의 상면(111US1) 중 상기 제1 패드(121-1)가 배치되지 않은 부분에 상기 더미 패턴(121-3)을 배치할 수 있다. 그리고, 상기 디스미어 공정 시에 상기 더미 패턴(121-3)에 의해 상기 제1 절연층(111)의 제1 영역의 상면(111US1)의 에칭이 발생하는 것을 방지할 수 있다. 이를 통해 실시 예는 상기 제1 절연층(111)의 제1 영역의 상면(111US1)의 에칭에 의해 발생하는 구리 마이그레이션 등의 신뢰성 문제를 방지할 수 있다. 따라서, 실시 예는 회로 기판의 전기적 신뢰성을 향상시킬 수 있다.
이에 따라, 실시 예는 상기 디스미어 공정에서의 상기 제1 절연층(111)의 손상을 고려하지 않아도 됨에 따라 상기 디스미어 공정 조건을 선정하는데 유리할 수 있다. 이를 통해, 실시 예는 제2 절연층(112) 상에 배치되는 제2 회로 패턴층(122)과 상기 제2 절연층(112) 사이의 밀착력을 개선할 수 있다. 구체적으로, 상기 캐비티(150)는 제2 절연층(112)의 제2 관통 전극(132)에 대응하는 관통 홀을 형성하는 공정에서, 상기 관통 홀과 함께 형성될 수 있다. 이를 통해, 실시 예는 디스미어 공정 이후에 상기 제2 절연층(112) 상에 제2 회로 패턴층(122)이 배치될 수 있다. 따라서, 실시 예는 상기 디스미어 공정의 조건 선정에 유리함에 따라 상기 제2 회로 패턴층(122)과의 밀착력을 향상시킬 수 있는 조건으로 디스미어 공정을 진행할 수 있다. 이를 통해 실시 예는 제2 절연층(112)과 제2 회로 패턴층(122) 사이의 밀착력을 향상시킬 수 있다.
한편, 상기 더미 패턴(121-3)은 상기 제1 영역의 상면(111US1)에서 상기 제1 패드(121-1)와 이격될 수 있다. 예를 들어, 상기 더미 패턴(121-3)은 상기 제1 패드(121-1)와 접촉하지 않은 상태에서 상기 제1 패드(121-1)의 주위를 감싸며 배치될 수 있다. 예를 들어, 상기 더미 패턴(121-3)은 상기 제1 패드(121-1)와 제1 폭(W2)만큼 이격될 수 있다. 상기 제1 폭(W2)은 10㎛ 내지 30㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1 폭(W2)은 12㎛ 내지 28㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1 폭(W2)은 15㎛ 내지 25㎛의 범위를 만족할 수 있다.
상기 제1 폭(W2)이 10㎛ 미만이면, 상기 제1 패드(121-1) 상에 접속 부재가 배치될 때, 상기 접속 부재와 상기 더미 패턴(121-3)이 연결되는 문제가 발생할 수 있다. 이때, 상기 더미 패턴(121-3)은 제1 회로 패턴층(121)의 다른 패턴들과는 전기적으로 연결되어 있지 않음에 따라 상기 접속 부재가 상기 더미 패턴(121-3)과 연결되더라도 회로 쇼트와 같은 문제는 발생하지 않는다. 그러나, 상기 접속 부재가 상기 더미 패턴(121-3)과 연결되는 경우, 이에 따른 연결 부재와 제1 회로 패턴층(121) 사이의 신호 전송 특성이 저하될 수 있다. 예를 들어, 상기 제1 폭(W2)이 10㎛ 미만이면, 회로 기판의 전기적 특성이 저하될 수 있다.
상기 제1 폭(W2)이 30㎛를 초과하면, 상기 제1 패드(121-1)와 상기 더미 패턴(121-3) 사이의 이격 공간 사이로 디스미어 공정에 따른 에칭액이 침투할 수 있다. 그리고, 상기 에칭액이 침투하는 경우, 상기 제1 절연층(111)의 상기 이격 공간의 상면도 함께 에칭되는 문제가 발생할 수 있다.
한편, 실시 예는 상기 제1 절연층(111)의 상기 캐비티(150)와 수직으로 중첩된 상기 제1 영역의 상면(111US1)의 전체 면적 중 적어도 일정 면적을 차지하며 상기 제1 회로 패턴층(121)이 배치되도록 한다. 구체적으로, 상기 제1 회로 패턴층(121)은 상기 제1 절연층(111)의 상기 제1 영역에 배치된 제1 회로 패턴부와, 상기 제2 영역에 배치된 제2 회로 패턴부를 포함할 수 있다. 이때, 상기 제1 회로 패턴부는 상기 제1 패드(121-1) 및 상기 더미 패턴(121-3)을 의미할 수 있다. 또한, 상기 제2 회로 패턴부는 상기 제2 패드(121-2)를 의미할 수 있다.
그리고, 상기 제1 회로 패턴부의 평면 면적은 상기 제1 절연층(111)의 상기 제1 영역의 평면 면적의 50% 내지 90%의 범위를 만족할 수 있다. 상기 제1 회로 패턴부의 평면 면적은 상기 제1 절연층(111)의 상기 제1 영역의 평면 면적의 50% 내지 90%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 회로 패턴부의 평면 면적은 상기 제1 절연층(111)의 상기 제1 영역의 평면 면적의 55% 내지 85%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 회로 패턴부의 평면 면적은 상기 제1 절연층(111)의 상기 제1 영역의 평면 면적의 60% 내지 85%의 범위를 만족할 수 있다. 즉, 상기 제1 절연층(111)의 제1 영역의 상면(111US1)에서 상기 제1 회로 패턴층(121)과 접촉하는 부분의 평면 면적은 상기 제1 영역의 전체 평면 면적의 50% 내지 90%의 범위, 55% 내지 85%의 범위, 또는 60% 내지 85%의 범위를 만족할 수 있다. 즉, 상기 제1 절연층(111)의 제1 영역의 상면(111US1)에서 상기 제1 회로 패턴층(121)과 접촉하지 않는 부분의 평면 면적은 상기 제1 영역의 전체 평면 면적의 10% 내지 50%의 범위, 15% 내지 45%의 범위, 또는 15% 내지 40%의 범위를 만족할 수 있다.
상기 제1 회로 패턴부의 평면 면적이 상기 제1 절연층(111)의 상기 제1 영역의 상면(111US1)의 평면 면적의 50% 미만이면, 상기 캐비티(150)의 형성 이후의 디스미어 공정에서 상기 제1 회로 패턴부가 배치되지 않은 제1 절연층(111)의 제1 영역의 상면(111US1)이 에칭되는 문제가 발생할 수 있다. 또한, 상기 제1 회로 패턴부의 평면 면적이 상기 제1 절연층(111)의 상기 제1 영역의 상면(111US1)의 평면 면적의 90%를 초과하면, 상기 접속 부재를 배치하는 공정에서 상기 접속 부재의 일부가 상기 더미 패턴(121-3)과 접촉하는 문제가 발생할 수 있다.
한편, 상기 더미 패턴(121-3)은 상기 제2 절연층(112)과 접촉하지 않을 수 있다. 예를 들어, 상기 더미 패턴(121-3)은 상기 제1 절연층(111)의 상기 제1 영역의 상면(111US1)에만 배치될 수 있다. 나아가, 상기 더미 패턴(121-3)은 상기 캐비티(150)를 구비하는 상기 제2 절연층(112)의 상기 측벽과 접촉하지 않을 수 있다. 다만, 실시 예는 이에 한정되지 않는다.
예를 들어, 다른 일 실시 예에서의 상기 더미 패턴(121-3)의 적어도 일부는 상기 제2 절연층(112)으로 덮일 수 있다. 이를 통해, 상기 더미 패턴(121-3)의 측단 및 상면의 일부는 상기 제2 절연층(112)으로 덮일 수 있다.
예를 들어, 또 다른 실시 예에서의 상기 더미 패턴(121-3)의 측단은 상기 제2 절연층(112)의 상기 캐비티(150)의 측벽(112IS)과 정렬될 수 있다. 이를 통해, 상기 더미 패턴(121-3)의 상면은 상기 제2 절연층(112)으로 덮이지 않으면서 상기 더미 패턴(121-3)의 측단은 상기 제2 절연층(112)으로 덮일 수 있다.
한편, 상기 제1 절연층(111)에는 제1 관통 전극(131)이 배치될 수 있다. 이때, 상기 제1 관통 전극(131)은 복수의 관통부를 포함할 수 있다.
예를 들어, 상기 제1 관통 전극(131)은 상기 제1 패드(121-1)와 수직으로 주첩되는 제1 관통부(131-1)를 포함할 수 있다. 상기 제1 관통부(131-1)는 상기 제1 패드(121-1)와 전기적으로 연결되는 신호 관통 전극일 수 있다.
또한, 상기 제1 관통 전극(131)은 상기 제1 영역과 수직으로 중첩되고, 상기 제1 관통부(131-1)와 수평으로 이격되는 제2 관통부(131-2)를 포함할 수 있다. 상기 제2 관통부(131-2)는 상기 더미 패턴(121-3)과 수직으로 중첩될 수 있다. 예를 들어, 상기 제2 관통부(131-2)는 상기 더미 패턴(121-3)과 연결되는 더미 관통 전극일 수 있다. 이때, 상기 제2 관통부(131-2)는 복수 개 구비될 수 있다. 예를 들어, 상기 제2 관통부(131-2)는 수평으로 이격되면서 하나의 더미 패턴(121-3)과 공통 연결되는 복수의 관통 파트를 포함할 수 있다.
이때, 상기 더미 패턴(121-3)과 상기 제2 관통부(131-2)는 회로 기판의 방열 특성을 향상시키는 기능을 할 수 있다. 예를 들어, 상기 더미 패턴(121-3)과 상기 제2 관통부(131-2)는 상기 캐비티(150)에 배치된 연결 부재에서 발생한 열을 상기 회로 기판의 외부로 전달할 수 있다. 이를 통해, 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 방열 특성을 향상시킬 수 있다. 따라서, 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 제품 신뢰성을 향상시킬 수 있다.
도 11은 제5 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 12는 도 11의 회로 기판의 일 구성을 생략한 평면도이다.
도 11 및 12를 참조하면, 제5 실시 예의 회로 기판의 상기 제1 회로 패턴층(121)은 상기 제1 영역에 배치된 제1 패드(121-1)를 포함할 수 있다. 또한, 상기 제1 회로 패턴층(121)은 상기 제2 영역에 배치된 제2 패드(121-2)를 포함할 수 있다.
또한, 상기 제1 회로 패턴층(121)은 상기 제1 영역에 배치되고 상기 제1 패드(121-1)와 전기적 및 물리적으로 분리된 더미 패턴(121-3)을 포함할 수 있다.
한편, 제4 실시 예에서의 상기 제1 패드와 제2 패드는 제1 회로 패턴층에 의해 서로 직접 연결되지 못하는 구조를 가졌다.
이와 다르게, 제5 실시 예의 제1 회로 패턴층(121)의 상기 제1 패드(121-1)와 제2 패드(121-2)는 상기 제1 회로 패턴층(121)으로 서로 직접 연결되는 구조를 가질 수 있다.
구체적으로, 상기 제1 패드(121-1)와 제2 패드(121-2)는 제1 관통 전극(131)과의 연결 없이 제1 절연층(111) 상에서 상호 전기적 신호를 직접 주고받을 수 있다.
이를 위해, 상기 제1 회로 패턴층(121)은 연결 패턴(121-4)을 포함할 수 있다.
상기 연결 패턴(121-4)은 상기 제1 절연층(111)의 상기 제1 영역 및 제2 영역 상에 배치될 수 있다. 이때, 상기 제1 회로 패턴층(121)은 복수의 연결 패턴을 포함할 수 있으며, 이하에서 설명되는 연결 패턴(121-4)은 복수의 연결 패턴 중 제1 패드(121-1)와 제2 패드(121-2)를 연결하는 연결 패턴을 의미하는 것일 수 있다.
상기 연결 패턴(121-4)은 상기 제1 영역에 배치된 제1 패드(121-1)와 제2 영역에 배치된 제2 패드(121-2) 사이를 직접 연결할 수 있다. 이를 통해, 실시 예는 상기 제1 패드(121-1)와 제2 패드(121-2) 사이의 신호 전송 거리를 줄일 수 있다. 따라서, 실시 예는 신호 전송 손실을 최소화할 수 있고, 나아가 회로 기판 및 이를 포함하는 반도체 패키지의 전기적 특성을 향상시킬 수 있다.
상기 연결 패턴(121-4)은 상기 제1 영역에 배치되고 상기 제1 패드(121-1)와 연결되는 제1 부분을 포함할 수 있다. 또한, 상기 연결 패턴(121-4)은 상기 제2 영역에 배치되고 상기 제2 패드(121-2)와 연결되는 제2 부분을 포함할 수 있다.
그리고 상기 연결 패턴(121-4)의 상기 제1 및 제2부분은 서로 직접 연결될 수 있다.
따라서, 상기 제1 패드(121-1)와 상기 제2 패드(121-2)는 상기 제1 관통 전극(131)을 경유하지 않고 상기 연결 패턴(121-4)을 이용하여 상호 전기적 신호를 직접 주고받을 수 있다.
이를 통해, 실시 예는 상기 제1 절연층(111)의 상기 제1 영역에 상기 연결 패턴(121-4)을 배치함에 따라 회로 기판의 회로 집적도를 향상시킬 수 있다.
한편, 상기 연결 패턴(121-4)은 상기 제1 영역에서 상기 제1 패드(121-1)와 접촉하면서 상기 더미 패턴(121-3)과 물리적으로 분리될 수 있다.
나아가, 제4 실시 예에서의 상기 제1 영역의 상면(111US1)의 전체 면적에서 50% 내지 90%의 범위, 55% 내지 85%의 범위, 또는 60% 내지 85%의 범위를 차지하는 제1 회로 패턴부는 상기 제1 패드(121-1) 및 더미 패턴(121-3)을 포함하였다.
그리고 제5 실시 예에서의 상기 제1 영역의 전체 면적에서 50% 내지 90%의 범위, 55% 내지 85%의 범위, 또는 60% 내지 85%의 범위를 차지하는 제1 회로 패턴부는 상기 제1 패드(121-1), 더미 패턴(121-3) 및 연결 패턴(121-4)을 포함할 수 있다.
실시 예에 따른 회로 기판은 제1 절연층 및 상기 제1 절연층 상에 배치된 제2 절연층을 포함할 수 있다. 이때, 상기 제1 절연층은 제1 절연 물질을 포함하고, 상기 제2 절연층은 상기 제1 절연 물질과 다른 제2 절연 물질을 포함할 수 있다. 그리고 상기 제1 절연층의 외측면은 상기 제2 절연층의 외측면과 단차를 가질 수 있다. 이를 통해, 실시 예는 상기 제1 절연층과 제2 절연층 사이의 밀착력을 향상시키면서, 회로 기판이 특정 방향으로 휘어지는 것을 방지할 수 있다.
예를 들어, 상기 제1 절연층은 열 경화성 수지를 포함하고, 상기 제2 절연층은 광 경화성 수지를 포함할 수 있다. 이에 의해, 상기 제1 절연층과 제2 절연층 사이의 밀착력이 저하될 수 있다. 나아가, 상기 제1 절연층과 제2 절연층은 서로 다른 열팽창 계수를 가질 수 있다. 따라서, 상기 제1 절연층과 제2 절연층 사이의 열팽창 계수의 차이로 인해 기판이 특정 방향으로 크게 휘어지는 문제가 발생할 수 있다. 이때, 상기 기판의 휘어짐은 상기 광 경화성 수지를 포함하는 제2 절연층에 의해 발생할 수 있다.
따라서, 실시 예는 상기 제2 절연층의 외측 폭이 상기 제1 절연층의 외측 폭보다 작도록 할 수 있다. 따라서, 실시 예는 상기 제2 절연층에 의해 상기 회로 기판의 특정 방향으로 휘어지는 것을 방지할 수 있다. 이를 통해, 실시 예는 회로 기판의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.
나아가, 실시 예는 상기 제2 절연층 상에 상기 제2 절연층의 상면 및 외측면을 감싸며 제1 보호층이 배치되도록 할 수 있다. 상기 제1 보호층은 상기 제2 절연층 상에 배치된 회로 패턴층을 보호하면서, 상기 제1 절연층과 제2 절연층 사이의 밀착력을 향상시키는 기능을 할 수 있다. 이를 통해, 실시 예는 상기 제1 절연층과 제2 절연층 사이의 밀착력을 향상시킬 수 있다. 이에 의해, 실시 예는 상기 제2 절연층이 상기 제1 절연층으로부터 박리되는 문제 또는 상기 제2 절연층 상에 배치되는 회로 패턴층이 상기 제2 절연층으로부터 박리되는 물리적 신뢰성 문제를 해결할 수 있다.
또한, 실시 예의 회로 기판은 제1 절연층 하에 배치된 제3 절연층을 포함할 수 있다. 상기 제3 절연층은 상기 제2 절연층에 대응하는 절연 물질 및 상기 제2 절연층에 대응하는 구조를 가지면서 상기 제1 절연층 하에 배치될 수 있다. 예를 들어, 상기 제3 절연층의 구조는 상기 제1 절연층을 중심으로 상기 제2 절연층의 구조와 대칭 구조를 가질 수 있다. 이를 통해, 실시 예는 비대칭 구조에 의해 발생하는 회로 기판의 휨 문제를 해결할 수 있고, 이에 의해 회로 기판 및 이를 포함하는 반도체 패키지의 전기적 신뢰성 및/또는 물리적 신뢰성을 향상시킬 수 있다.
한편, 실시 예의 회로 기판의 외측면은 상기 제2 절연층 및/또는 상기 제3 절연층에 대응하는 부분을 포함하지 않는다. 예를 들어, 상기 제2 절연층 및/또는 제3 절연층의 외측면은 제1 보호층 및 제2 보호층에 의해 덮일 수 있다. 이에 의해, 상기 제2 절연층 및/또는 제3 절연층의 외측면은 회로 기판의 외측으로 노출되지 않을 수 있다. 이에 따라, 실시 예는 상대적으로 강성이 약한 제2 절연층 및/또는 제3 절연층의 외측면이 회로 기판의 외측으로 노출됨에 따라 발생하는 손상 문제를 해결할 수 있다. 나아가, 실시 예는 스트립 단위로 회로 기판을 제조하는 공정에서의 소잉(sawing) 공정에서, 상기 제2 절연층 및/또는 제3 절연층에 의해 이물질이 발생하는 것을 해결할 수 있다. 따라서, 실시 예는 회로 기판 및 반도체 패키지의 전체적인 제품 신뢰성을 향상시킬 수 있다.
또한, 실시 예의 회로 기판은 상기 제1 절연층 상에 배치된 제1 회로 패턴층을 포함할 수 있다. 또한, 상기 제2 절연층은 캐비티를 포함할 수 있다. 또한, 상기 제1 회로 패턴층은 상기 캐비티와 수직으로 중첩된 상기 제1 절연층의 제1 영역 상에 배치된 제1 회로 패턴부를 포함한다. 이때, 상기 제1 영역에서 상기 제1 회로 패턴부가 차지하는 평면 면적은 상기 제1 영역의 전체 평면 면적의 50% 내지 90%의 범위를 만족할 수 있다. 즉, 상기 제1 절연층의 상기 제1 영역에서 상기 제1 회로 패턴부가 배치되지 않은 부분의 평면 면적은 상기 제1 영역의 전체 평면 면적의 10% 내지 50%의 범위를 만족할 수 있다. 이를 통해, 실시 예는 상기 캐비티가 형성된 이후의 디스미어 공정에서 상기 제1 절연층의 상기 제1 영역의 상면이 손상되는 것을 방지할 수 있다. 이를 통해 실시 예는 상기 디스미어 공정에서 상기 제1 절연층의 제1 영역의 에칭에 의해 발생하는 구리 마이그레이션 등의 신뢰성 문제를 방지할 수 있다. 따라서, 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 전기적 신뢰성을 향상시킬 수 있다.
또한, 실시 예는 상기 디스미어 공정에서의 상기 제1 절연층의 손상을 고려하지 않아도 됨에 따라 상기 디스미어 공정 조건을 선정하는데 유리할 수 있다. 이를 통해, 실시 예는 제2 절연층 상에 배치되는 제2 회로 패턴층과 상기 제2 절연층 사이의 밀착력을 개선할 수 있다. 구체적으로, 상기 캐비티는 제2 절연층의 제2 관통 전극에 대응하는 관통 홀을 형성하는 공정에서, 상기 관통 홀과 함께 형성될 수 있다. 이를 통해, 실시 예는 디스미어 공정 이후에 상기 제2 절연층 상에 제2 회로 패턴층이 배치될 수 있다. 따라서, 실시 예는 상기 디스미어 공정의 조건 선정에 유리함에 따라 상기 제2 회로 패턴층과의 밀착력을 향상시킬 수 있는 조건으로 디스미어 공정을 진행할 수 있다. 이를 통해 실시 예는 제2 절연층과 제2 회로 패턴층 사이의 밀착력을 향상시킬 수 있다.
또한, 상기 제1 회로 패턴부는 접속 부재가 배치되는 제1 패드 및 상기 제1 패드 이외의 더미 패턴을 포함할 수 있다. 그리고, 상기 더미 패턴은 상기 제1 절연층의 상기 제1 영역의 상면을 보호하면서, 상기 회로 기판의 강성 및 방열 특성을 향상시킬 수 있다. 이에 따라 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 제품 신뢰성을 향상시킬 수 있다. 또한, 실시 예는 상기 제1 절연층을 관통하며 상기 더미 패턴과 연결된 관통부를 포함한다. 그리고 실시 예는 상기 관통부를 통해 상기 더미 패턴으로부터 전달되는 열을 외부로 방출할 수 있도록 한다. 이를 통해 실시 예는 회로 기판의 방열 특성을 더욱 향상시킬 수 있다. 이를 통해 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 동작 신뢰성을 향상시킬 수 있다.
또한, 상기 제1 회로 패턴부는 상기 제1 패드와 전기적으로 연결되는 연결 패턴을 포함한다. 그리고 상기 연결 패턴은 제1 절연층의 제1 영역 및 제2 영역에 각각 배치된 복수의 패드 사이를 직접 연결할 수 있다. 즉, 실시 예는 상기 제1 절연층 상에 상기 제1 패드와 상기 제2 패드를 직접 연결하는 연결 패턴을 배치한다. 이를 통해, 실시 예는 상기 제1 패드와 제2 패드 사이의 신호 전송 거리를 줄일 수 있다. 나아가, 실시 예는 상기 신호 전송 거리의 감소에 따른 신호 전송 손실을 최소화할 수 있다. 이에 따라, 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 전기적 특성을 향상시킬 수 있다. 나아가, 실시 예는 회로 기판의 회로 집적도를 향상시킬 수 있다.
이하에서는 실시 예의 회로 기판의 제조 방법에 대해 설명하기로 한다.
도 13 내지 18은 실시 예에 따른 도 2의 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
도 13을 참조하면, 실시 예는 회로 기판의 내층을 제조하는 공정을 진행할 수 있다. 여기에서, 상기 회로 기판의 내층은 제1 절연층(111), 제1 관통 전극(131) 및 제1 회로 패턴층(121)을 포함할 수 있다.
다음으로, 도 14를 참조하면, 실시 예는 상기 제1 절연층(111) 상에 제2 절연층(112)을 배치할 수 있다. 또한, 실시 예는 상기 제1 절연층(111) 하에 제3 절연층(113)을 배치할 수 있다.
이때, 상기 제2 절연층(112) 및 제3 절연층(113)은 상기 제1 절연층(111)과 다른 절연 물질을 포함할 수 있다. 예를 들어, 상기 제2 절연층(112)과 제3 절연층(113)은 광 경화성 수지를 포함할 수 있다.
다음으로, 도 15를 참조하면, 실시 예는 상기 제2 절연층(112) 및 제3 절연층(113)을 각각 노광 및 현상하는 공정을 진행할 수 있다.
예를 들어, 실시 예는 상기 제2 절연층(112)을 노광 및 현상하여 제1 관통 홀(VH1), 제2 관통 홀(VH2) 및 캐비티(150)를 형성하는 공정을 진행할 수 있다. 상기 제2 절연층(112)의 상기 제1 관통 홀(VH1)은 제2 관통 전극(132)이 배치될 영역에 대응하게 구비될 수 있다. 또한, 상기 제2 절연층(112)의 제2 관통 홀(VH2)은 상기 제2 절연층(112)의 테두리 영역을 관통할 수 있다. 이를 통해, 상기 제2 절연층(112)의 상기 제2 관통 홀(VH2)을 통해 상기 제1 절연층(111)의 테두리 영역의 상면이 노출될 수 있다. 또한, 이에 대응하게 상기 제3 절연층(113)에도 제1 관통 홀(VH1) 및 제2 관통 홀(VH2)이 구비될 수 있다.
다음으로, 도 16을 참조하면, 실시 예는 제2 회로 패턴층(122), 제2 관통 전극(132), 제3 회로 패턴층(123) 및 제3 관통 전극(133)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 17을 참조하면, 실시 예는 상기 제2 절연층(112) 상에 제1 레지스트층(141R)을 형성하는 공정을 진행할 수 있다. 상기 제1 레지스트층(141R)은 상기 제2 절연층(112)의 상기 제2 관통 홀(VH2) 및 상기 캐비티(150)를 채우며 구비될 수 있다. 또한, 실시 예는 상기 제3 절연층(113) 하에 제2 레지스트층(142R)을 형성하는 공정을 진행할 수 있다. 그리고, 상기 제2 레지스트층(142R)은 상기 제3 절연층(113)의 제2 관통 홀(VH2)을 채우며 구비될 수 있다.
이후, 도 18을 참조하면, 실시 예는 상기 제1 레지스트층(141R)에 상기 캐비티(150)와 수직으로 중첩되는 개구 및 상기 제2 회로 패턴층(122)과 수직으로 중첩되는 개구를 형성하여 제1 보호층(141)을 형성하는 공정을 진행할 수 있다.
또한, 실시 예는 상기 제2 레지스트층(142R)에 상기 제3 회로 패턴층(123)과 수직으로 중첩되는 개구를 형성하여 제2 보호층(142)을 형성하는 공정을 진행할 수 있다.
한편, 상술한 발명의 특징을 갖는 회로기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 회로기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (16)

  1. 제1 절연층; 및
    상기 제1 절연층 상에 배치된 제2 절연층을 포함하고,
    상기 제1 절연층은 제1 절연 물질을 포함하고,
    상기 제2 절연층은 상기 제1 절연 물질과 다른 제2 절연 물질을 포함하며,
    상기 제1 절연층의 외측면은 상기 제2 절연층의 외측면과 단차를 가지는,
    회로 기판.
  2. 제1항에 있어서,
    상기 제1 절연층은 열 경화성 수지를 포함하고,
    상기 제2 절연층은 광 경화성 수지를 포함하는,
    회로 기판.
  3. 제2항에 있어서,
    상기 제1 절연층의 외측 폭은 상기 제2 절연층의 외측 폭보다 큰,
    회로 기판.
  4. 제2항에 있어서,
    상기 제2 절연층의 외측면은,
    상기 제1 절연층의 외측면보다 더 내측에 위치한,
    회로 기판.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 절연층 상에 배치된 제1 보호층을 더 포함하고,
    상기 제1 보호층의 적어도 일부는 상기 제1 절연층과 접촉하는,
    회로 기판.
  6. 제5항에 있어서,
    상기 제1 보호층은,
    상기 제1 절연층의 상면의 테두리 영역과 접촉하는 제1 부분과,
    상기 제2 절연층의 외측면과 접촉하는 제2 부분과,
    상기 제2 절연층의 상면과 접촉하는 제3 부분을 포함하는,
    회로 기판.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 절연층의 외측면은,
    상기 제2 절연층의 상면에서 상기 제2 절연층의 하면을 향하여 상기 제2 절연층의 외측 폭이 변화하는 경사를 가지는,
    회로 기판.
  8. 제5항에 있어서,
    상기 제1 절연층 하에 배치된 제3 절연층; 및
    상기 제3 절연층 하에 배치된 제2 보호층을 더 포함하고,
    상기 제3 절연층의 외측면은 상기 제1 절연층의 외측면보다 더 내측에 배치되고,
    상기 제2 보호층은,
    상기 제1 절연층의 하면의 테두리 영역과 접촉하는 제1 부분과,
    상기 제3 절연층의 외측면과 접촉하는 제2 부분과,
    상기 제3 절연층의 하면과 접촉하는 제3 부분을 포함하는,
    회로 기판.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 절연층의 외측면으로부터 상기 제2 절연층의 외측면까지의 수평 거리는 2㎛ 내지 30㎛의 범위를 만족하는,
    회로 기판.
  10. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 절연층 상에 배치된 제1 회로 패턴층을 더 포함하고,
    상기 제2 절연층은 상기 제2 절연층의 상면 및 하면을 관통하는 캐비티를 포함하고,
    상기 제1 절연층은,
    상기 캐비티와 수직으로 중첩되고 상기 제2 절연층과 접촉하지 않는 제1 영역과,
    상기 캐비티와 수직으로 중첩되지 않고, 상기 제2 절연층과 접촉하는 제2 영역을 포함하고,
    상기 제1 영역에서 상기 제1 회로 패턴층과 접촉하지 않는 부분의 평면 면적은
    상기 제1 영역의 전체 평면 면적의 50% 내지 90%의 범위를 만족하는,
    회로 기판.
  11. 제10항에 있어서,
    상기 제1 회로 패턴층은,
    상기 제1 절연층의 상기 제1 영역에 배치되고 상호 이격되는 제1 패드 및 더미 패턴과,
    상기 제1 절연층의 상기 제2 영역에 배치된 제2 패드를 포함하는,
    회로 기판.
  12. 제11항에 있어서,
    상기 제1 절연층을 관통하는 제1 관통 전극을 더 포함하고,
    상기 제1 관통 전극은,
    상기 제1 패드와 수직으로 중첩되고, 상기 제1 패드와 연결된 제1 관통부; 및
    상기 더미 패턴과 수직으로 중첩되고, 상기 더미 패턴과 연결된 제2 관통부를 포함하는,
    회로 기판.
  13. 제11항에 있어서,
    상기 제1 회로 패턴층은 상기 제1 절연층의 상기 제1 및 제2 영역에 배치되고, 상기 제1 패드 및 상기 제2 패드를 연결하는 연결 패턴을 더 포함하는,
    회로 기판.
  14. 제10항에 있어서,
    상기 제2 절연층은 제1층 및 상기 제1층 상에 배치된 제2층을 포함하고,
    상기 캐비티는, 상기 제2 절연층의 상기 제1층을 관통하는 제1 파트와, 상기 제2 절연층의 상기 제2층을 관통하는 제2 파트를 포함하고,
    상기 캐비티의 상기 제1 파트의 측벽과 상기 제2 파트의 측면은 단차를 가지는,
    회로 기판.
  15. 제1 절연층;
    상기 제1 절연층 상에 배치되고, 캐비티를 포함하며, 상기 제1 절연층의 외측면과 단차를 가지는 외측면을 포함하는 제2 절연층;
    상기 캐비티와 수직으로 중첩된 상기 제1 절연층의 제1 영역 상에 배치된 제1 패드를 포함하는 제1 회로 패턴층;
    상기 제2 절연층 상에 배치되고, 상기 캐비티와 수직으로 중첩된 개구를 포함하는 제1 보호층;
    상기 제1 패드 상에 배치된 접속 부재; 및
    상기 접속 부재 상에 배치된 연결 부재를 포함하고,
    상기 제2 절연층의 외측 폭은 상기 제1 절연층의 외측 폭보다 작고,
    상기 제1 보호층의 적어도 일부는 상기 제1 절연층과 접촉하는,
    반도체 패키지.
  16. 제15항에 있어서,
    상기 연결 부재는,
    인터포저, 반도체 소자, 실리콘 브리지 기판, 및 유기 브리지 기판 중 적어도 하나를 포함하는,
    반도체 패키지.
KR1020220105212A 2022-08-18 2022-08-23 회로 기판 및 이를 포함하는 반도체 패키지 KR20240027244A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020220105212A KR20240027244A (ko) 2022-08-23 2022-08-23 회로 기판 및 이를 포함하는 반도체 패키지
PCT/KR2023/012290 WO2024039228A1 (ko) 2022-08-18 2023-08-18 회로 기판 및 이를 포함하는 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220105212A KR20240027244A (ko) 2022-08-23 2022-08-23 회로 기판 및 이를 포함하는 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20240027244A true KR20240027244A (ko) 2024-03-04

Family

ID=90297872

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220105212A KR20240027244A (ko) 2022-08-18 2022-08-23 회로 기판 및 이를 포함하는 반도체 패키지

Country Status (1)

Country Link
KR (1) KR20240027244A (ko)

Similar Documents

Publication Publication Date Title
US10991669B2 (en) Semiconductor package using flip-chip technology
KR20240027244A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR20240025210A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR20240061986A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR20240020538A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR20240054825A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR102705985B1 (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR20240020913A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR20240001627A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR20240038360A (ko) 반도체 패키지
CN118435711A (zh) 电路板和包括该电路板的半导体封装
KR20240027243A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR20230168460A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR20240038358A (ko) 반도체 패키지
KR20240034563A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR20240077905A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR20240098882A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
KR20240019478A (ko) 반도체 패키지
KR20240030463A (ko) 반도체 패키지
KR20240083227A (ko) 반도체 패키지 및 이를 포함하는 전자 디바이스
KR20240027289A (ko) 반도체 패키지
KR20240020914A (ko) 반도체 패키지
KR20230172218A (ko) 반도체 패키지
KR20240027990A (ko) 반도체 패키지
KR20240022056A (ko) 회로 기판 및 이를 포함하는 반도체 패키지