KR20240061986A

KR20240061986A - 회로 기판 및 이를 포함하는 반도체 패키지

Info

Publication number: KR20240061986A
Application number: KR1020220143962A
Authority: KR
Inventors: 최소희; 신준식; 이동건
Original assignee: 엘지이노텍 주식회사
Priority date: 2022-11-01
Filing date: 2022-11-01
Publication date: 2024-05-08

Abstract

실시 예의 회로 기판은 제1 절연층; 상기 제1 절연층 상에 배치된 제1 회로 패턴층; 및 상기 제1 절연층 상에 배치되고, 캐비티를 포함하는 제2 절연층을 포함하고, 상기 제1 절연층은 보강 부재를 포함하고, 상기 제2 절연층은 상기 제1 절연층과 다른 절연 물질을 포함하고, 상기 제1 절연층의 상면으로부터 상기 보강 부재의 최상단 사이의 수직 거리는 상기 제1 절연층의 하면으로부터 상기 보강 부재의 최하단 사이의 수직 거리와 다르고, 상기 제1 절연층은 상기 캐비티와 수직으로 중첩되고 상기 제1 절연층의 하면을 향하여 오목한 요철을 구비한다.

Description

회로 기판 및 이를 포함하는 반도체 패키지{CIRCUIT BOARD AND SEMICONDUCTOR PACKAGE COMPRISING THE SAME}

실시 예는 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.

전기/전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 기판에 더 많은 수의 패키지를 부착하기 위한 기술들이 제안 및 연구되고 있다.

일반적인 반도체 패키지는 다수의 칩이 배치된 구조를 가진다. 그리고 최근의 상기 반도체 패키지가 적용되는 제품의 고 사양화 및 HBM(High Bandwidth Memory) 등의 다수의 칩 채용 등으로 인해 반도체 패키지의 사이즈가 커지고 있다. 이를 통해, 상기 반도체 패키지는 다수의 칩을 연결하기 위해 인터포저를 포함하고 있다.

또한, 사물 인터넷(IoT:Internet of Things)을 제공하는 제품, 자율 주행차 및 고성능 서버 등에 적용되는 반도체 패키지는 고집적화 추세에 따라 높은 성능 및 높은 신뢰성이 요구된다.

나아가, 반도체 패키지는 다수의 기판, 인터포저 및 반도체 소자 사이의 수직적 연결 구조를 가진다. 이에 따라, 상기 반도체 패키지는 상기 기판, 인터포저 및 반도체 소자의 두께 및 개수에 따라 수직 방향으로의 두께가 커질 수 있다.

따라서, 상기 반도체 패키지는 캐비티를 구비한 기판을 이용하여 수직 방향으로의 두께를 줄이고 있다.

이때, 캐비티를 포함하는 기판을 제조하는 공정에서 디스미어 공정은 필수적으로 진행되어야 한다. 즉, 상기 디스미어 공정이 진행되지 않으면, 상기 캐비티에 배치되는 몰딩 부재와 기판 사이의 밀착력이 저하되거나 절연층과 전극층 사이의 밀착력이 저하되는 문제가 발생하고, 이에 따라 상기 몰딩 부재 및/또는 전극층이 상기 기판으로부터 분리되는 문제가 발생하기 때문이다.

이때, 상기 디스미어 공정이 진행되면, 상기 캐비티의 측벽과 함께 캐비티의 바닥면도 함께 에칭이 진행될 수 있다. 이에 의해 상기 캐비티의 바닥면에 손상이 발생하여 기판의 물리적 신뢰성에 문제가 발생할 수 있다.

나아가, 상기 캐비티의 바닥면은 유리 섬유를 포함하는 열 경화성 수지의 상면일 수 있다. 그리고, 상기 디스미어 공정이 진행됨에 따라 상기 열 경화성 수지의 에칭이 이루어지고, 이에 의해 상기 열 경화성 수지에 구비된 유리 섬유가 상기 캐비티를 통해 노출되는 문제가 발생할 수 있다. 또한, 상기 노출된 유리 섬유는 구리 마이그레이션과 같은 불량을 유발시키는 요인으로 작용할 수 있다.

(특허문헌 1) KR 10-2012-0045639 A

실시 예는 새로운 구조의 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.

또한, 실시 예는 캐비티를 포함하는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.

또한, 실시 예는 회로 집적도를 향상시킬 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.

또한, 실시 예는 절연층에 구비된 유리섬유가 캐비티를 통해 노출됨에 따라 발생하는 신뢰성 문제를 해결할 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.

또한, 실시 예는 절연층과 전극층 사이의 밀착력을 향상시킬 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.

제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

또한, 상기 제1 절연층은 열 경화성 수지를 포함하고, 상기 제2 절연층은 광 경화성 수지를 포함한다.

또한, 상기 제1 절연층은, 보강 부재를 포함하는 제1층; 및 상기 제1층 상에 배치되고 보강 부재를 포함하지 않는 제2층을 포함한다.

또한, 상기 보강 부재는 유리 섬유를 포함하고, 상기 제1 절연층의 상기 제1층 및 제2층 중 적어도 하나에는 상기 보강 부재와 구분되는 필러가 배치된다.

또한, 상기 제1 절연층의 상기 제2층은 상기 캐비티와 수직으로 중첩되고 상기 제2 절연층과 접촉하지 않는 제1 영역; 및 상기 제2 절연층과 접촉하고, 상기 제1 영역을 제외한 제2 영역을 포함하고, 상기 요철은 상기 제2층의 제1 영역의 상면에 구비된다.

또한, 상기 제1 영역의 상면의 표면 거칠기는, 상기 제2 영역의 상면의 표면 거칠기보다 크다.

또한, 상기 제2층의 상기 제2 영역의 두께는 상기 제1층의 두께보다 작다.

또한, 상기 제1 회로 패턴층은, 상기 제2층 상에 배치된 제1 금속층; 및 상기 제1 금속층 상에 배치된 제2 금속층을 포함하고, 상기 제2층의 제2영역의 두께는 상기 제1 금속층의 두께의 1.5배 내지 20배 사이의 범위를 가진다.

또한, 상기 제1 절연층은 상기 제1층의 상면으로부터 상기 보강 부재의 최상단 사이의 제1 수직 거리를 가지고, 상기 제2층의 제2 영역의 두께는, 상기 제1 수직 거리의 1배 내지 30배 사이의 범위를 가진다.

또한, 상기 제2층의 제1 영역의 상면의 최하단으로부터 상기 제2층의 제2영역의 최상단 사이는 제2 수직 거리를 가지고, 상기 제2층의 제2 영역의 두께는, 상기 제2 수직 거리의 2배 내지 25배의 범위를 가진다.

또한, 상기 제1층 및 제2층 중 적어도 하나에는 필러가 구비되고, 상기 제2층의 제2영역의 두께는, 상기 필러의 직경의 1.5배 내지 10배 사이의 범위를 가진다.

또한, 상기 제2 절연층의 상면에는 상기 제2층의 상기 제1영역의 상면에 구비된 요철에 대응하는 요철이 구비된다.

또한, 상기 제2 절연층의 상면의 표면 거칠기는, 상기 제2층의 상기 제2 영역의 상면의 표면 거칠기보다 크다.

또한, 상기 제2 절연층을 관통하며, 상기 제1 회로 패턴층과 연결된 관통 전극을 포함하고, 상기 관통 전극의 측면 및 상기 캐비티의 내벽 중 적어도 하나에는 상기 제2 절연층의 상면에 구비된 요철에 대응하는 요철이 구비된다.

또한, 상기 제2층에 구비된 필러 중 적어도 하나는, 상기 제2층의 상기 제1 영역의 상면을 통해 노출된다.

또한, 상기 제1 회로 패턴층은, 상기 제2층의 상기 제1 영역 상에 배치된 제1 패드; 상기 제2층의 상기 제2 영역 상에 배치된 제2 패드; 및 상기 제2층의 상기 제1 및 제2 영역 상에 배치되고, 상기 제1 및 제2 패드 사이를 연결하는 연결 패턴을 포함한다.

한편, 실시 예에 따른 반도체 패키지는 제1 절연층; 상기 제1 절연층 상에 배치되고, 캐비티를 포함하는 제2 절연층; 상기 제1 절연층 상에 배치되고, 상기 캐비티와 수직으로 중첩된 제1 패드를 포함하는 제1 회로 패턴층; 상기 제1 패드 상에 배치된 접속 부재; 및 상기 접속 부재 상에 배치된 연결 부재를 포함하고, 상기 제1 절연층은, 보강 부재를 포함하는 제1층; 및 상기 제1층 상에 배치되고 보강 부재를 포함하지 않는 제2층을 포함하고, 상기 제2 절연층은 상기 제1 절연층의 상기 제1 및 제2 층과 다른 절연 물질을 포함하며, 상기 제1 절연층의 상기 제2층은 상기 캐비티와 수직으로 중첩되고 상기 제2 절연층과 접촉하지 않는 제1 영역; 및 상기 제2 절연층과 접촉하고, 상기 제1 영역을 제외한 제2 영역을 포함하고, 상기 제1 영역의 표면 거칠기는 상기 제2 영역의 표면 거칠기보다 크다.

또한, 상기 연결 부재는, 인터포저, 반도체 소자, 무기물 브리지 및 유기물 브리지 중 적어도 하나를 포함한다.

실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 물리적 신뢰성 및/또는 전기적 신뢰성을 향상시킬 수 있다.

즉, 실시 예의 회로 기판은 제1 절연층 및 제2 절연층을 포함하고, 상기 제2 절연층은 캐비티를 구비할 수 있다. 상기 제1 절연층은 보강 부재를 포함하고, 상기 제2 절연층은 상기 제1 절연층과 다른 절연 물질을 포함하고, 상기 제1 절연층의 상면으로부터 상기 보강 부재의 최상단 사이의 제1 수직 거리는 상기 제1 절연층의 하면으로부터 상기 보강 부재의 최하단 사이의 제2 수직 거리와 다를 수 있고, 상기 제1 절연층의 상면은 상기 캐비티와 수직으로 중첩되고 상기 제1 절연층의 하면을 향하여 오목한 요철을 구비할 수 있다.

이때, 실시 예는 상기 제1 절연층이 가지는 제1 수직 거리 및 제2 수직 거리에 의해, 상기 제1 절연층에 요철이 구비되면서 상기 제1 절연층 내에 구비된 보강 부재가 상기 캐비티를 통해 노출되는 것을 방지할 수 있다.

즉, 비교 예의 제1 절연층은 상기 제1 및 제2 수직 거리가 동일하였다. 이에 의해, 비교 예는 상기 캐비티를 형성한 이후에 진행되는 디스미어 공정에서 상기 제1 절연층의 상면이 에칭되고, 이에 의해 상기 보강 부재가 상기 캐비티를 통해 노출되는 문제가 발생하였다. 이때, 상기 노출된 보강 부재는 상기 캐비티 내에 배치된 제1 패드의 구리 이온(Cu² ⁺)과의 마이그레이션을 일으킬 수 있고, 이에 따른 전기적 특성이 저하시키거나, 회로 쇼트를 발생시킬 수 있다. 또한, 상기 보강 부재가 노출되는 경우, 상기 노출된 보강 부재의 틈 사이로 이후 공정에서의 약액 침투가 이루어질 수 있고, 이로 인한 산화 및/또는 부식이 발생할 수 있다. 이에 의해, 복수의 절연층들 사이 및/또는 절연층과 회로 패턴층 사이의 밀착력이 저하되어 박리 문제가 발생할 수 있다.

이에 반하여, 실시 예는 상기 제1 수직 거리 및 제2 수직 거리를 가지는 제1 절연층을 제공할 수 있다. 즉, 실시 예의 제1 절연층은 보강 부재를 포함하는 제1층 및 상기 제1층 상에 구비되고 보강 부재를 포함하지 않는 제2층을 포함할 수 있다.

이에 따라, 실시 예는 상기 디스미어 공정에서 상기 보강 부재가 노출되는 것을 방지할 수 있고, 이에 따른 물리적 신뢰성 및/또는 전기적 신뢰성 문제를 해결할 수 있다. 나아가, 실시 예는 상기 보강 부재가 노출되는 것을 고려하지 않은 조건으로 디스미어 공정 조건을 결정할 수 있다. 예를 들어, 실시 예는 제2 절연층과 제2 회로 패턴층 사이의 밀착력을 최적으로 향상시킬 수 있는 조건으로 상기 디스미어 조건을 결정할 수 있으며, 이를 통해 상기 보강 부재가 노출되는 문제 없이 상기 제2 절연층과 제2 회로 패턴층 사이의 밀착력을 향상시킬 수 있다.

한편, 실시 예의 디스미어 공정은 상기 제2 절연층을 관통하는 관통 홀 및 캐비티가 형성된 상태에서 진행될 수 있다. 따라서, 상기 디스미어 공정에서 상기 관통 홀의 내벽 및 상기 캐비티의 내벽도 함께 표면 처리될 수 있다. 이를 통해, 상기 관통 홀에 배치되는 제2 관통 전극과 상기 제2 절연층 사이의 밀착력을 향상시킬 수 있다. 나아가 실시 예는 상기 캐비티에 배치되는 몰딩 부재와 제2 절연층 사이의 밀착력을 향상시킬 수 있다.

도 1은 제1 실시 예의 회로 기판을 나타낸 단면도이다.
도 2는 도 1의 회로 기판에서 일부 구성을 제거한 평면도이다.
도 3은 도 2의 A-A' 방향을 따라 절단된 단면도이다.
도 4는 실시 예 및 비교 예의 캐비티의 바닥면을 비교한 도면이다.
도 5는 도 3의 회로 기판의 제1 변형 예를 나타낸 단면도이다.
도 6은 도 3의 회로 기판의 제2 변형 예를 나타낸 단면도이다.
도 7은 도 6의 제1 절연층의 제2층의 제1상면을 나타낸 도면이다.
도 8은 제2 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 9는 도 8의 회로 기판에서 일부 구성을 제거한 평면도이다.
도 10은 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 11 내지 20은 실시 예에 따른 도 1의 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.

다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.

또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.

본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.

이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.

또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우 뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.

-전자 디바이스-

실시 예의 설명에 앞서, 실시 예의 반도체 패키지가 적용되는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지에는 다양한 반도체 소자가 실장될 수 있다.

상기 반도체 소자는 능동소자 및/또는 수동소자를 포함할 수 있다. 능동소자는 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC) 형태의 반도체칩일 수 있다. 반도체 소자는 로직 칩, 메모리칩 등일 수 있다. 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 애플리케이션 프로세서(AP) 칩이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다.

메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.

한편, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.

또한, 상기 전자 디바이스는 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 차량, 고성능 서버, 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.

이하에서는 실시 예에 따른 회로 기판을 포함하는 반도체 패키지에 대해 설명하기로 한다. 반도체 패키지는 이하에서 설명되는 회로 기판을 포함하는 다양한 수직 및 수평 적층 구조를 가질 수 있다. 예를 들어, 상기 반도체 패키지는 상기 회로 기판에 결합된 적어도 하나의 반도체 소자 및/또는 고밀도의 배선의 브리지 기판, 인터포저 중 적어도 하나를 포함하는 연결 부재를 포함할 수 있다.

이하에서는 실시 예의 회로 기판에 대해 설명한다.

도 1은 제1 실시 예의 회로 기판을 나타낸 단면도이고, 도 2는 도 1의 회로 기판에서 일부 구성을 제거한 평면도이고, 도 3은 도 2의 A-A' 방향을 따라 절단된 단면도이고, 도 4는 실시 예 및 비교 예의 캐비티의 바닥면을 비교한 도면이다.

실시 예의 회로 기판의 설명에 앞서, 이하에서 설명되는 회로 기판은 상기 반도체 패키지에 포함된 복수의 기판 중 어느 하나의 기판을 의미할 수 있다. 상기 복수의 기판은 전자 디바이스의 메인 보드에 결합되는 패키지 기판 및 상기 패키지 기판과 반도체 소자 사이에 배치되는 인터포저를 포함할 수 있고, 이하의 회로 기판은 상기 패키지 기판 및 인터포저 중 어느 하나를 포함할 수 있다.

도 1을 참조하면, 실시 예의 회로 기판은 복수의 절연층을 포함한다. 복수의 절연층 각각은 단층 구조를 가질 수 있고, 이와 다르게 복수의 층으로 구성될 수 있다.

구체적으로, 회로 기판은 제1 절연층(111) 및 제2 절연층(112)을 포함할 수 있다. 이때, 도 1과 같이, 제1 절연층(111)은 전극층을 기준으로 단층 구조를 가질 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제1 절연층(111)은 복수의 층 구조를 가질 수 있고, 상기 복수의 제1 절연층 사이에는 전극층이 배치될 수 있을 것이다.

제2 절연층(112)은 상기 제1 절연층(111) 상에 배치된다. 상기 제2 절연층(112)은 단층 구조를 가질 수 있고, 이와 다르게 복수의 층 구조를 가질 수 있다. 상기 제2 절연층(112)은 캐비티(150)를 포함할 수 있다. 그리고, 상기 제2 절연층(112)이 복수의 층 구조를 가지는 경우, 상기 캐비티(150)는 상기 복수의 제2 절연층을 관통할 수 있다.

다만, 이하에서는 설명의 편의를 위해 상기 제1 절연층(111) 및 제2 절연층(112)이 각각 1층 구조를 가지는 것으로 하여 설명한다.

한편, 도면에는 도시하지 않았지만, 상기 제2 절연층(112)은 상기 제1 절연층(111)의 상하부에 각각 구비될 수 있다. 이 경우, 상기 제2 절연층(112)은 상기 제1 절연층(111)을 기준으로 대칭 구조를 가질 수 있다. 그리고, 상기 제2 절연층(112)이 상기 제1 절연층(111)의 상하부에 각각 구비되는 경우, 상기 상하부에 배치된 제2 절연층 각각에는 이하에서 설명되는 캐비티가 구비될 수 있고, 이와 다르게 어느 하나의 제2 절연층에만 캐비티가 구비될 수 있다.

제1 절연층(111)은 제1층(111-1) 및 제2층(111-2)을 포함할 수 있다.

제1 절연층(111)의 제1층(111-1)은 제2층(111-2) 하에 배치될 수 있다. 제1 절연층(111)의 제1층(111-1) 및 제2층(111-2)은 서로 다른 절연물질을 포함할 수 있다.

예를 들어, 제1 절연층(111)의 제1층(111-1)은 유리 섬유와 같은 보강 부재를 포함할 수 있다. 제1 절연층(111)의 제2층(111-2)은 유리 섬유와 같은 보강 부재를 포함하지 않을 수 있다.

제1 절연층(111)의 제2층(111-2)은 제1 절연층(111)의 상기 제1층(111-1)보다 상기 제2 절연층(112)에 인접하게 배치될 수 있다. 예를 들어, 상기 제1 절연층(111)의 제2층(111-2)은 상기 제1 절연층(111)의 상기 제1층(111-1)보다 상기 캐비티(150)에 인접하게 위치할 수 있다. 상기 제1 절연층(111)의 제2층(111-2)의 상면의 적어도 일부는 상기 제2 절연층(112)에 구비된 캐비티(150)의 바닥면을 구성할 수 있다.

이때, 도면상에서 상기 제1 절연층(111)은 제1층(111-1) 및 제1층(111-1) 상에 적층된 제2층(111-2)을 포함하는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 상기 제1 절연층(111)은 보강 부재를 포함할 수 있고, 상기 제1 절연층(111)의 상면으로부터 보강 부재의 최상단 사이의 수직 거리는 상기 제1 절연층(111)의 하면으로부터 보강 부재의 최하단 사이의 수직 거리보다 클 수 있다. 예를 들어, 실시 예는 상기 제1 절연층(111)에 구비된 보강 부재의 위치를 조절하는 것에 의해, 하나의 단일층으로 상기 제1층(111-1) 및 제2층(111-2)을 포함하는 것과 같은 제1 절연층(111)을 구성할 수도 있을 것이다.

상기 제2 절연층(112)은 상기 제1 절연층(111) 상에 배치될 수 있다. 바람직하게, 상기 제2 절연층(112)은 상기 제1 절연층(111)의 제2층(111-2) 상에 배치될 수 있다.

상기 제1 절연층(111) 및 제2 절연층(112)은 서로 다른 절연 물질을 포함할 수 있다. 바람직하게,

예를 들어, 상기 제1 절연층(111)은 열 경화성 수지를 포함할 수 있다. 예를 들어, 상기 제1 절연층(111)이 제1층(111-1) 및 제2층(111-2) 각각은 열경화성 수지를 포함할 수 있다.

상기 제2 절연층(112)은 광 경화성 수지를 포함할 수 있다.

상기 제1 절연층(111)의 제1층(111-1)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함할 수 있다. 예를 들어, 상기 제1 절연층(111)의 제1 층은 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함할 수 있다. 예를 들어, 상기 제1 절연층(111)의 제1층(111-1)은 사파이어를 포함할 수 있다.

바람직하게, 상기 제1 절연층(111)의 상기 제1층(111-1)은 열경화성 수지 내에 필러 및 유리 섬유가 함침된 프리프레그일 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제1 절연층(111)의 상기 제1층(111-1)은 열경화성 수지에 유리 섬유가 함침된 다른 다양한 절연물질을 포함할 수 있다.

예를 들어, 상기 제1 절연층(111)의 제1층(111-1)은 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 상기 제1 절연층(111)의 제1층(111-1)은 열경화성 수지 또는 열가소성 수지에 유리 섬유가 구비되면서, 실리카 또는 알루미나의 무기 필러를 구비할 수 있다.

상기 제1 절연층(111)의 제2층(111-2)은 제1층(111-1)과 다른 절연 물질을 포함할 수 있다. 여기에서, 다른 절연 물질을 포함한다는 것은 상기 제2층(111-2)에는 상기 제1층(111-1)에 구비된 절연 물질을 구비하지 않는다는 것을 의미할 수 있다.

일 실시 예에서, 제1 절연층(111)의 제2층(111-2)은 상기 제1층(111-1)에 구비된 유리 섬유 및 필러를 모두 구비하지 않을 수 있다.

다른 실시 예에서, 제1 절연층(111)의 제2층(111-2)은 상기 제1층(111-1)에 구비된 필러를 구비하면서 유리 섬유를 구비하지 않을 수 있다.

이때, 도면상서 상기 제1 절연층(111)의 제1층(111-1) 및 제2층(111-2)이 서로 구분된 층인 것으로 도시하였으나, 이에 한정되지는 않는다.

예를 들어, 제1 절연층(111)에 구비된 유리 섬유는 상기 제1 절연층(111)의 상면보다 하면에 인접하게 구비될 수 있다. 이에 따라, 상기 제1 절연층(111)의 상기 제2층(111-2)은 상기 제1 절연층(111)의 상면에 인접하면서 상기 유리 섬유가 구비되지 않은 상기 제1 절연층(111)의 일부 영역을 의미할 수 있다. 다만, 이하에서는 상기 제1 절연층(111)이 서로 구분된 제1층(111-1) 및 제2층(111-2)을 구비하는 것으로 하여 설명한다.

한편, 상기 제2 절연층(112)은 상기 제1 절연층(111)과 다른 절연 물질을 포함할 수 있다. 바람직하게, 상기 제2 절연층(112)은 광 경화성 수지를 포함할 수 있다. 상기 광 경화성 수지는 노광 및 현상 공정을 통해 캐비티의 형성이 가능하고, 이에 따라 캐비티 형성 공정에서 필요로 하는 스토퍼를 제거할 수 있다.

상기 광 경화성 수지를 포함하는 제2 절연층(112)에 구비된 SiO₂와 같은 세라믹 입자의 함량은 열 경화성 수지를 포함하는 제1 절연층(111)에 구비된 세라믹 입자의 함량보다 높을 수 있다. 이를 토대로 상기 광 경화성 수지와 열 경화성 수지의 계면이 구분이 가능할 수 있다.

예를 들어, 광 경화성 수지의 XPS(X-ray Photoelectron Spectroscopy) 분석을 하는 경우, 아크릴과 에폭시의 2개에서 상대적으로 높은 파워의 피크 값이 검출될 수 있다. 그리고 열 경화성 수지의 XPS 분석을 하는 경우, 에폭시에서만 피크 값이 검출될 수 있다.

상기 제1 절연층(111) 및 제2 절연층(112)은 각각 10㎛ 내지 60㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 절연층(111) 및 제2 절연층(112)은 각각 15㎛ 내지 55㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 절연층(111) 및 제2 절연층(112)은 각각 20㎛ 내지 50㎛의 범위의 두께를 가질 수 있다. 상기 제1 절연층(111) 및 제2 절연층(112)의 두께가 10㎛ 미만이면, 회로 기판에 포함된 회로 패턴층이 안정적으로 보호되지 않을 수 있다. 상기 제1 절연층(111) 및 제2 절연층(112)의 각각의 두께가 60㎛를 초과하면, 회로 기판의 전체적인 두께가 증가할 수 있다. 또한, 상기 제1 절연층(111) 및 제2 절연층(112)의 각각의 두께가 60㎛를 초과하면, 이에 대응하게 회로 패턴층이나 관통 전극의 두께도 증가하고, 이에 따른 회로 패턴을 통해 전달되는 신호의 손실이 증가할 수 있다.

한편, 상기 제1 절연층(111)의 제1층(111-1)의 두께는 제2층(111-2)의 두께보다 클 수 있다. 이를 통해, 실시 예는 회로 기판의 강성을 유지하면서 상기 제1 절연층(111)의 제2층(111-2)에 의한 전기적 신뢰성 및 기계적 신뢰성을 향상시킬 수 있도록 한다.

이때, 제1 절연층(111) 및 제2 절연층(112)의 두께는 서로 다른 층에 배치된 회로패턴층들 사이의 두께 방향으로의 거리에 대응할 수 있다.

예를 들어, 제1 절연층(111)의 두께는 제1 회로 패턴층(121)의 하면과 제3 회로 패턴층(123)의 상면 사이의 수직 거리를 의미할 수 있다. 예를 들어, 제2 절연층(112)의 두께는 제1 회로 패턴층(121)의 상면과 제2 회로 패턴층(122)의 하면 사이의 두께 방향으로의 수직 직선 거리를 의미할 수 있다.

상기 제2 절연층(112)은 캐비티(150)를 포함할 수 있다. 상기 캐비티(150)는 상기 제2 절연층(112)의 상면 및 하면을 관통할 수 있다. 상기 캐비티(150)는 바닥면 및 측벽을 포함할 수 있다. 상기 캐비티(150)의 바닥면은 상기 캐비티(150)와 수직으로 중첩된 제1 절연층(111)의 상면을 의미할 수 있다. 상기 캐비티(150)의 측벽은 상기 캐비티(150)를 포함하는 제2 절연층(112)의 측벽을 의미할 수 있다.

상기 캐비티(150)의 측벽은 경사를 가질 수 있다. 예를 들어, 상기 캐비티(150)의 측벽은 상기 제2 절연층(112)의 상면에서 하면을 향하여 상기 캐비티(150)의 폭이 감소하는 경사를 가질 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 측벽은 상기 제2 절연층(112)의 하면에서 상기 제2 절연층(112)의 상면으로 갈수록 상기 캐비티(150)의 폭이 감소하는 경사를 가질 수도 있다. 나아가, 도면에는 상기 측벽이 1개의 경사를 가지는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 측벽은 적어도 하나의 변곡부를 포함할 수 있고, 상기 변곡부에서 서로 다른 경사를 가지고 기울어질 수 있다.

상기 제1 절연층(111)의 상면은 복수의 영역으로 구분할 수 있다. 바람직하게, 상기 제1 절연층(111)의 제2층(111-2)의 상면은 복수의 영역으로 구분될 수 있다.

예를 들어, 상기 제1 절연층(111)은 상기 캐비티(150)와 수직으로 중첩된 제1 영역(R1)을 포함할 수 있다. 이때, 상기 캐비티(150)가 상기 제2 절연층(112)의 두께 방향으로 서로 다른 폭을 가지는 경우, 상기 제1 영역(R1)은 상기 측벽의 하단부에 대응하는 상기 캐비티(150)의 하부 영역과 수직으로 중첩되는 영역을 의미할 수 있다. 예를 들어, 상기 제1 영역(R1)은 상기 제1 절연층(111)의 상면 중 상기 제2 절연층(112)과 접촉하지 않는 영역을 의미할 수 있다.

또한, 상기 제1 절연층(111)은 상기 캐비티(150)와 수직으로 중첩되지 않는 제2 영역(R2)을 포함할 수 있다. 상기 제2 영역(R2)은 상기 제1 절연층(111)의 상면 중 상기 제2 절연층(112)으로 덮이는 영역을 의미할 수 있다.

상기 제1 절연층(111)의 상기 제2층(111-2)의 상면은 수직 방향으로 단차를 가질 수 있다. 예를 들어, 상기 제1 절연층(111)의 제2층(111-2)의 상면의 일부 영역에는 하면을 향하여 오목한 오목 부분이 구비될 수 있다. 상기 오목 부분은 요철이라고도 할 수 있다. 여기에서, 상기 요철 또는 오목 부분이 구비된다는 것은, 상기 요철 또는 오목 부분이 구비된 영역의 표면 거칠기가 상기 요철 또는 오목 부분이 구비되지 않은 영역의 표면 거칠기보다 크다는 것을 의미할 수 있다.

예를 들어, 상기 제1 절연층(111)의 상기 제2층(111-2)의 상면은 영역에 따라 서로 다른 표면 거칠기를 가질 수 있다. 예를 들어, 상기 제1 절연층(111)의 제2층(111-2)의 제1 영역(R1) 및 제2 영역(R2)은 서로 다른 높이 또는 서로 다른 표면 거칠기를 가질 수 있다. 예를 들어, 상기 제1 절연층(111)의 상기 제2층(111-2)의 제1 영역(R1)은 오목 부분을 구비할 수 있고, 제1 절연층(111)의 상기 제2층(111-2)의 제2 영역(R2)은 오목 부분을 구비하지 않을 수 있다.

즉, 종래의 회로 기판의 제1 절연층(111)은 제1층(111-1)만으로 구성된다. 예를 들어, 비교 예의 회로 기판의 제1 절연층은 제2층(111-2)을 구비하지 않는다.

이때, 상기 제1 절연층(111)이 상기 제2층(111-2)을 구비하지 않은 상태에서, 상기 캐비티(150)의 형성 이후에 디스미어 공정이 진행되는 경우, 상기 제1 절연층(111)의 상기 제1 영역(R1) 중 제1 패드(121-1)가 배치되지 않은 영역도 함께 에칭될 수 있다. 상기 디스미어 공정에서 상기 제1 절연층(111)의 제1 영역(R1)이 에칭되는 경우, 상기 제1 절연층(111)에 제1층(111-1)에 포함된 유리 섬유가 상기 캐비티(150)를 통해 노출되는 문제가 발생할 수 있다. 상기 노출되는 유리 섬유는 몰딩 부재와의 밀착력을 저하시키키는 등의 기계적 신뢰성 문제를 야기시킬 수 있다. 또한, 상기 노출되는 유리 섬유는 신호 전송 손실 또는 구리 마이그레이션 등의 전기적 신뢰성 문제를 야기시킬 수 있다.

따라서, 실시 예의 회로 기판은 상기 제1 절연층(111)이 유리 섬유를 구비하지 않은 제2층(111-2)을 더 포함하도록 한다. 상기 제2층(111-2)의 상면의 일부는상기 캐비티(150)의 바닥면을 구성할 수 있다. 이를 통해, 상기 디스미어 공정 시에 상기 제1 절연층(111)의 제1층(111-1)이 아닌 제2층(111-2)의 에칭이 이루어지도록 할 수 있다. 이때, 상기 제1 절연층(111)의 제2층(111-2)에는 유리 섬유가 구비되지 않을 수 있고, 이에 의해 상기 디스미어 공정에서 유리 섬유가 노출되는 문제를 해결할 수 있다. 이를 통해 실시 예는 상기 디스미어 공정에 의해 발생할 수 있는 기계적 신뢰성 및/또는 전기적 신뢰성 문제를 해결할 수 있다. 따라서, 실시 예는 회로 기판의 기계적 및/또는 전기적 신뢰성을 향상시킬 수 있다.

이에 따라, 실시 예는 상기 디스미어 공정에서의 상기 제1 절연층(111)의 손상을 고려하지 않아도 됨에 따라 상기 디스미어 공정 조건을 선정하는데 유리할 수 있다. 이를 통해, 실시 예는 제2 절연층(112) 상에 배치되는 제2 회로 패턴층(122)과 상기 제2 절연층(112) 사이의 밀착력을 개선할 수 있다. 구체적으로, 상기 캐비티(150)는 제2 절연층(112)의 제2 관통 전극(132)에 대응하는 관통 홀을 형성하는 공정에서, 상기 관통 홀과 함께 형성될 수 있다. 이를 통해, 실시 예는 디스미어 공정 이후에 상기 제2 절연층(112) 상에 제2 회로 패턴층(122)이 배치될 수 있다. 따라서, 실시 예는 상기 디스미어 공정의 조건 선정에 유리함에 따라 상기 제2 회로 패턴층(122)과의 밀착력을 향상시킬 수 있는 조건으로 디스미어 공정을 진행할 수 있다. 이를 통해 실시 예는 제2 절연층(112)과 제2 회로 패턴층(122) 사이의 밀착력을 향상시킬 수 있다.

한편, 제1 절연층(111) 및 제2 절연층(112)의 표면에는 회로 패턴층이 배치된다.

예를 들어, 제1 절연층(111)의 상면과 제2 절연층(112)의 하면 사이에는 제1 회로 패턴층(121)이 배치될 수 있다. 예를 들어, 제2 절연층(112)의 상면에는 제2 회로 패턴층(122)이 배치될 수 있다. 예를 들어, 제1 절연층(111)의 하면에는 제3 회로 패턴층(123)이 배치될 수 있다.

제1 회로 패턴층(121)은 상기 제1 절연층(111) 상에 배치될 수 있다. 예를 들어, 상기 제1 회로 패턴층(121)은 상기 제1 절연층(111)의 상면 위로 돌출될 수 있다.

상기 제2 회로 패턴층(122)은 상기 제2 절연층(112)의 상면 위로 돌출될 수 있다. 상기 제2 회로 패턴층(122)은 회로 기판의 최상측에 배치된 최상측 회로 패턴층을 의미할 수 있다.

제3 회로 패턴층(123)은 상기 제1 절연층(111)의 하면 아래로 돌출될 수 있다. 상기 제3 회로 패턴층(123)은 회로 기판의 최하측에 배치된 최하측 회로 패턴층을 의미할 수 있다.

상기 제1 회로 패턴층(121), 제2 회로 패턴층(122), 및 제3 회로 패턴층(123)은 각각 기능에 따라 패드 및 트레이스(또는 연결 패턴)를 포함할 수 있다. 상기 패드는 소자나 칩이 실장되는 실장 패드나 외부 기판과 연결되는 단자 패드일 수 있다. 상기 트레이스는 복수의 패드 사이를 연결하는 기다란 신호 배선 라인일 수 있다. 상기 트레이스는 상기 패드보다 작은 폭을 가지는 미세 패턴이다. 예를 들어, 실시 예에서의 복수의 트레이스들 사이의 간격은 2㎛ 내지 15㎛의 범위를 가지고, 각각의 트레이스의 선폭이 2㎛ 내지 15㎛의 범위를 가질 수 있다.

상기와 같은 회로 패턴층들은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한, 상기 회로 패턴층들은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.

상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)은 각각 10㎛ 내지 25㎛의 범위의 두께를 가질 수 있다. 예를 들어, 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)은 각각 10㎛ 내지 23㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)은 각각 10㎛ 내지 20㎛의 범위의 두께를 가질 수 있다.

상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)의 각각의 두께가 10㎛ 미만인 경우, 회로 패턴의 저항이 증가하고, 이에 따른 신호 전송 효율이 감소할 수 있다. 예를 들어, 상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)의 각각의 두께가 10㎛ 미만인 경우, 신호 전송에서 허용될 수 있는 허용 전류가 감소할 수 있고, 또는 신호 전송 손실이 증가할 수 있다. 예를 들어, 상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)의 각각의 두께가 25㎛를 초과하는 경우에는 상기 회로 패턴들의 선폭이 증가하고, 이에 따른 회로 기판의 전체적인 부피가 증가할 수 있다.

상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.

상기 제1 회로 패턴층(121)은 복수의 패드를 포함할 수 있다.

도 2를 참조하면, 상기 제1 회로 패턴층(121)은 상기 제1 절연층(111)의 상기 제1 영역(R1) 상에 배치된 제1 패드(121-1)를 포함할 수 있다. 상기 제1 패드(121-1)는 상기 캐비티(150)와 수직으로 중첩될 수 있다. 따라서, 상기 제1 패드(121-1)는 상기 제2 절연층(112)과 접촉하지 않을 수 있다. 상기 제1 패드(121-1)는 상기 제1 영역(R1)에서 수평 방향으로 상호 이격되며 복수 개 구비될 수 있다. 이때, 상기 제1 패드(121-1)는 상기 제1 절연층(111)의 상기 제1층(111-1)과 접촉하지 않을 수 있다. 구체적으로, 상기 제1 패드(121-1)는 상기 제1 절연층(111)의 제1층(111-1)과 접촉하지 않으면서 상기 제2층(111-2) 상에 배치될 수 있다. 이를 통해, 실시 예는 상기 제1 회로 패턴층(121)을 더욱 미세화할 수 있다.

구체적으로, 상기 제2 절연층(112)은 광 경화성 수지를 포함하며, 이를 통해 제2 회로 패턴층(122)의 미세화가 가능하다. 이에 반하여, 상기 제1 절연층(111)은 유리섬유를 포함하면서 열경화성 수지를 포함하며, 이에 의해 상기 제1 회로 패턴층(121)은 상기 제2 절연층(112) 상에 배치된 제2 회로 패턴층(122) 대비 큰 선폭 및 큰 간격을 가질 수 있다. 이때, 실시 예의 상기 제1 절연층(111)은 제1층(111-1) 및 제2층(111-2)을 포함하며, 상기 제1 회로 패턴층(121)은 상기 제2층(111-2) 상에 구비될 수 있다. 그리고 상기 제2층(111-2)에는 유리 섬유가 구비되지 않는다. 이를 통해, 실시 예는 상기 제1 회로 패턴층(121)의 선폭 및 간격을 기존 대비 줄일 수 있다. 따라서, 실시 예는 상기 제1 회로 패턴층(121)과 제2 회로 패턴층(122) 사이의 선폭 및 간격의 차이를 최소화할 수 있고, 상기 차이에 의해 발생할 수 있는 신호 전송 손실을 최소화할 수 있다.

한편, 상기 제1 회로 패턴층(121)은 상기 제1 절연층(111)의 상기 제2 영역(R2) 상에 배치된 제2 패드(121-2)를 포함할 수 있다. 상기 제2 패드(121-2)는 상기 캐비티(150)와 수직으로 중첩되지 않을 수 있다. 따라서, 상기 제2 패드(121-2)는 상기 제2 절연층(112)으로 덮일 수 있다. 상기 제2 패드(121-1)는 상기 제1 절연층(111)의 상기 제2층(111-2) 상에 구비될 수 있다.

한편, 실시 예의 회로 기판은 관통 전극을 포함한다. 상기 관통 전극은 서로 다른 층에 배치된 회로 패턴층들을 서로 전기적으로 연결하는 기능을 할 수 있다. 상기 관통 전극은 '비아'라고도 칭할 수 있다.

상기 관통 전극은 회로 기판에 포함된 제1 절연층(111) 및 제2 절연층(112)을 관통하며, 이에 따라 서로 다른 층에 배치된 회로 패턴들 사이를 전기적으로 연결할 수 있다. 이때, 상기 관통 전극은 1개의 절연층만을 관통하며 형성될 수 있으며, 이와 다르게 적어도 2개 이상의 절연층을 공통으로 관통하며 형성될 수 있다.

예를 들어, 회로 기판은 제1 관통 전극(131)을 포함한다. 상기 제1 관통 전극(131)은 상기 제1 절연층(111)을 관통하며 형성될 수 있다. 상기 제1 관통 전극(131)은 상기 제1 회로 패턴층(121)과 제3 회로 패턴층(123) 사이를 전기적으로 연결할 수 있다. 예를 들어, 상기 제1 관통 전극(131)의 상면은 상기 제1 회로 패턴층(121)의 하면과 직접 연결될 수 있다. 예를 들어, 상기 제1 관통 전극(131)의 하면은 상기 제3 회로 패턴층(123)과 직접 연결될 수 있다.

이에 따라, 상기 제1 회로 패턴층(121) 및 제3 회로 패턴층(123)은 상기 제1 관통 전극(131)을 통해 상호 전기적으로 연결되어 신호를 전달할 수 있다.

이때, 상기 제1 관통 전극(131)은 상기 제1 패드(121-1)와 연결되는 제1 관통부와 상기 제2 패드(121-2)와 연결되는 제2 관통부를 포함할 수 있으나 이에 한정되는 것은 아니다.

예를 들어, 실시 예의 제1 관통 전극(131)은 상기 제1 패드(121-1)와 직접 연결되지 않을 수 있다. 즉, 상기 캐비티(150)는 광 경화성 물질의 제2 절연층(112)에 구비될 수 있다. 이를 통해, 상기 캐비티(150)를 형성하는 공정에서 상기 제1 절연층(111)의 상면에 손상되는 것을 방지하는 스토퍼가 구비되지 않을 수 있다. 이때, 상기 스토퍼가 구비되지 않는 경우, 상기 제1 패드(121-1) 및 제2 패드(121-2)가 상기 제1 절연층(111) 상에서 서로 직접 연결될 수 있다. 예를 들어, 상기 제1 회로 패턴층(121)은 트레이스를 포함할 수 있고, 상기 트레이스는 상기 제1 절연층(111) 상에서 관통 전극과 연결 없이 상기 제1 패드(121-1) 및 제2 패드(121-2) 사이를 연결할 수 있다.

또한, 회로 기판은 제2 관통 전극(132)을 포함한다. 상기 제2 관통 전극(132)은 제2 절연층(112)을 관통하며 형성될 수 있다. 상기 제2 관통 전극(132)은 상기 제1 회로 패턴층(121) 및 제2 회로 패턴층(122) 사이를 전기적으로 연결할 수 있다. 예를 들어, 상기 제2 관통 전극(132)의 하면은 상기 제1 회로 패턴층(121)과 직접 연결될 수 있다. 예를 들어, 상기 제2 관통 전극(132)의 상면은 제2 회로 패턴층(122)과 직접 연결될 수 있다. 이에 따라, 상기 제1 회로 패턴층(121)과 제2 회로 패턴층(122)은 상기 제2 관통 전극(132)을 통해 상호 직접 전기적으로 연결되어 신호를 전달할 수 있다.

상기 제1 관통 전극(131) 및 제2 관통 전극(132)은 상기 제1 절연층(111) 및 제2 절연층(112)을 관통하는 관통 홀을 형성하고, 상기 형성된 관통 홀 내부를 전도성 물질로 충진하는 것에 의해 형성될 수 있다.

상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO₂ 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 복수의 절연층 중 적어도 하나의 절연층을 개방할 수 있다.

상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 상기 제1 관통 전극(131) 및 제2 관통 전극(132)을 형성할 수 있다. 상기 제1 관통 전극(131) 및 제2 관통 전극(132)을 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.

한편, 실시 예의 회로 기판은 제1 보호층(141) 및 제2 보호층(142)을 포함할 수 있다. 상기 제1 보호층(141) 및 제2 보호층(142)은 회로 기판의 최외측에 배치될 수 있다.

예를 들어, 제1 보호층(141)은 회로 기판의 제1 최외곽 또는 최하측에 배치될 수 있다. 예를 들어, 제1 보호층(141)은 제2 절연층(112)의 상면에 배치될 수 있다.

예를 들어, 제2 보호층(142)은 회로 기판의 제2 최외곽 또는 최상측에 배치될 수 있다. 예를 들어, 제2 보호층(142)은 제1 절연층(111)의 하면에 배치될 수 있다.

상기 제1 보호층(141)은 적어도 하나의 개구부(미도시)를 포함할 수 있다. 예를 들어, 상기 제1 보호층(141)은 제2 회로 패턴층(122) 중 적어도 하나와 수직으로 중첩되는 개구부를 포함할 수 있다. 예를 들어, 상기 제1 보호층(141)은 외부 기판과의 연결을 위한 도전성 결합부가 배치될 제2 회로 패턴층(122)의 단자 패드(미도시)와 수직으로 중첩되는 개구부를 포함할 수 있다. 또한, 상기 제1 보호층(141)은 상기 제2 절연층(112)의 캐비티(150)와 수직으로 중첩되는 관통 홀(미도시)을 포함할 수 있다.

상기 제2 보호층(142)은 적어도 하나의 개구부(미도시)를 포함할 수 있다. 예를 들어, 제2 보호층(142)은 제3 회로 패턴층(123) 중 적어도 하나와 수직으로 중첩되는 개구부를 포함할 수 있다. 예를 들어, 제2 보호층(142)은 메모리 기판 또는 인터포져 기판과의 연결을 위한 도전성 결합부가 배치될 제3 회로 패턴층(123)의 단자 패드(미도시)와 수직으로 중첩되는 개구부를 포함할 수 있다.

상기 제1 보호층(141) 및 제2 보호층(142)은 절연성 물질을 포함할 수 있다. 상기 제1 보호층(141) 및 제2 보호층(142)은 절연층들의 표면 및 회로패턴층들의 표면을 보호하기 위해 도포된 후 가열하여 경화될 수 있는 다양한 물질을 포함할 수 있다. 상기 제1 보호층(141) 및 제2 보호층(142)은 레지스트(resist)층일 수 있다. 예를 들어, 제1 보호층(141) 및 제2 보호층(142)은 유기고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 상기 제1 보호층(141) 및 제2 보호층(142)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 제1 보호층(141) 및 제2 보호층(142)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 상기 제1 보호층(141) 및 제2 보호층(142)은 포토솔더 레지스트층, 커버레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.

상기 제1 보호층(141) 및 제2 보호층(142)의 두께는 1㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(141) 및 제2 보호층(142)의 두께는 1㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 제1 보호층(141) 및 제2 보호층(142)의 두께는 5㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(141) 및 제2 보호층(142)의 두께가 20㎛ 초과인 경우에는 회로기판의 두께가 증가할 수 있다. 상기 제1 보호층(141) 및 제2 보호층(142)의 두께가 1㎛ 미만인 경우에는 회로기판에 포함된 회로 패턴층들이 안정적으로 보호되지 않음에 따른 전기적 신뢰성 또는 물리적 신뢰성이 저하될 수 있다.

이때, 도면상에는 도시하지 않았지만, 상기 제1 보호층(141) 및 제2 보호층(142)의 개구부 중 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)과 수직으로 중첩되는 개구부 내에는 표면 처리층(미도시)이 배치될 수 있다. 상기 표면 처리층은 상기 제1 보호층(141)의 개구부와 수직으로 중첩된 제2 회로 패턴층(122) 및 상기 제2 보호층(142)의 개구부와 수직으로 중첩된 제3 회로 패턴층(123)의 표면의 부식 및 산화를 방지하면서 솔더링 특성을 향상시키기 위해 형성될 수 있다.

상기 표면 처리층은 OSP(Organic Solderability Preservative) 층일 수 있다. 예를 들어, 상기 표면 처리층은 벤지미다졸(Benzimidazole)과 같은 유기물로 형성된 유기층일 수 있다.

다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 표면 처리층은 도금층일 수 있다. 예를 들어, 상기 표면 처리층은 니켈(Ni) 도금층, 팔라듐(Pd) 도금층 및 금(Au) 도금층 중 적어도 하나를 포함할 수 있다.

도 3을 참조하여, 실시 제1 회로 패턴층(121)의 층 구조 및 상기 제1 절연층(111)의 제1층(111-1)의 상면의 구조에 대해 구체적으로 설명한다.

도 3을 참조하면, 상기 제1 회로 패턴층(121)은 복수의 금속층을 포함한다.

상기 제1 회로 패턴층(121)은 상기 제1 절연층(111) 상에 배치된 제1 금속층(121a)을 포함한다. 상기 제1 금속층(121a)은 상기 제1 회로 패턴층(121)의 제2 금속층(121b)을 전해 도금하기 위한 시드층을 의미할 수 있다.

예를 들어, 상기 제1 금속층(121a)은 화학동도금층일 수 있다. 예를 들어, 상기 제1 금속층(121a)은 동박층(Cu foil)일 수 있다.

일 실시 예에서, 상기 제1 금속층(121a)은 상기 화학동 도금층 및 상기 동박층 중 어느 하나의 층만을 포함할 수 있다.

다른 실시 예에서, 상기 제1 금속층(121a)은 상기 화학동도금층 및 상기 동박층을 모두 포함할 수 있다.

상기 제1 금속층(121a)의 두께(T3)는 1.0㎛ 내지 4.0㎛의 범위를 만족할 수 있다. 바람직하게, 상기 제1 금속층(121a)의 두께(T3)는 1.2㎛ 내지 3.5㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제1 금속층(121a)의 두께(T3)는 1.5㎛ 내지 3.0㎛의 범위를 만족할 수 있다.

상기 제1 금속층(121a)의 두께(T3)가 1.0㎛ 미만이면, 상기 제1 금속층(121a)이 시드층으로 기능하지 못할 수 있다. 상기 제1 금속층(121a)의 두께(T3)가 1.0㎛ 미만이면, 상기 제1 절연층(111)의 상면에 균일한 두께의 제1 금속층(121a)을 형성하기 어려울 수 있다.

상기 제1 금속층(121a)의 두께(T3)가 4.0㎛를 초과하면, 상기 제1 금속층(121a)을 에칭하는데 소요되는 시간이 증가할 수 있다. 상기 제1 금속층(121a)의 두께(T3)가 4.0㎛을 초과하면, 상기 제1 금속층(121a)의 에칭 시에 상기 제2 금속층(121b)의 변형이 발생할 수 있다. 상기 제2 금속층(121b)의 변형은 상기 제1 금속층(121a)의 측부도 함께 에칭됨에 따라, 상기 제2 금속층(121b)의 상면의 폭과 하면의 폭의 차이가 커지는 것을 의미할 수 있다.

상기 제1 금속층(121a) 상에는 제2 금속층(121b)이 배치된다. 상기 제2 금속층(121b)은 상기 제1 금속층(121a)을 시드층으로 전해도금된 전해 도금층일 수 있다.

상기 제2 금속층(121b)의 두께는 상기 제1 회로 패턴층(121)이 가지는 전체 두께에서 상기 제1 금속층(121a)이 가지는 두께를 뺀 값에 대응할 수 있다. 상기 제1 회로 패턴층(121)의 전체 두께는 상기에서 이미 설명하였므로, 이에 대한 상세한 설명은 생략한다.

한편, 상기 제1 회로 패턴층(121)의 상기 제1 패드(121-1) 및 제2 패드(121-2) 각각은 상기 제1 금속층(121a) 및 제2 금속층(121b)을 포함한다. 이때, 상기 제1 패드(121-1) 및 제2 패드(121-2)는 서로 동일한 상기 제1 금속층(121a) 및 제2 금속층(121b)을 포함하는 하나의 회로 패턴을 의미하며, 이를 단지 배치 위치 및 기능에 따라 구분한 것일 수 있다.

한편, 상기 제1 절연층(111)의 제2층(111-2)은 상기 제1층(111-1)의 제1층(111-1)과 제2 절연층(112) 사이 및 상기 제1층(111-1)과 상기 제1 회로 패턴층(121) 사이에 구비될 수 있다.

상기 제2층(111-2)은 유리 섬유 및 필러를 구비하지 않을 수 있다. 예를 들어, 상기 제2층(111-2)은 열 경화성 수지를 포함하는 순수 레진으로 구비될 수 있다. 상기 제2층(111-2)은 상기 제2 절연층(112)에 캐비티(150)를 형성하는 공정에서 광에 영향을 받지 않을 수 있다. 이를 통해 상기 캐비티(150)를 형성하는 공저에서 상기 제1 절연층(111)의 제2층(111-2)의 적어도 일부가 제거되는 것을 방지할 수 있다.

상기 제2층(111-2)은 일정 두께를 가질 수 있다. 상기 제2층(111-2)의 두께(T1)는 상기 제2층(111-2)의 제2 영역(R2)의 두께를 의미할 수 있다. 구체적으로, 상기 제2층(111-2)의 두께(T1)는 상기 제1 절연층(111)의 제1층(111-1)이 상면 및 상기 제2 절연층(112)이 하면 사이의 수직 거리를 의미할 수 있다.

상기 제2층(111-2)의 두께(T1)는 상기 제1 회로 패턴층(121)의 상기 제1 금속층(121a)의 두께(T3)보다 클 수 있다. 예를 들어, 상기 제2층(111-2)의 두께(13)는 상기 제1 회로 패턴층(121)의 제1 금속층(121a)의 두께(T3)의 1.5배 이상일 수 있다. 예를 들어, 상기 제2층(111-2)의 두께(T1)는 상기 제1 회로 패턴층(121)의 제1 금속층(121a)의 두께(T3)의 2배 이상일 수 있다. 예를 들어, 상기 제2층(111-2)의 두께(T3)는 상기 제1 회로 패턴층(121)의 제1 금속층(121a)의 두께(T3)의 3배 이상일 수 있다.

또한, 상기 제2층(111-2)의 두께(T1)는 상기 제1 회로 패턴층(121)의 상기 제1 금속층(121a)의 두께(T3)의 20배 이하, 18배 이하, 또는 15배 이하일 수 있다.

따라서, 상기 제2층(111-2)의 두께(T1)는 상기 제1 회로 패턴층(121)의 상기 제1 금속층(121a)의 두께(T3)의 1.5배 내지 20배 사이의 범위, 또는 2배 내지 18배 사이의 범위, 또는 3배 내지 15배 사이의 범위를 가질 수 있다.

상기 제2층(111-2)의 두께(T1)가 상기 제1 회로 패턴층(121)의 제1 금속층(121a)의 두께(T3)의 1.5배 미만이면, 상기 제2층(111-2) 상에서 상기 제1 금속층(121a)이 안정적으로 배치되지 않을 수 있고, 이에 의해 상기 제1 회로 패턴층(121)의 제조 공정에서의 공정 특성이 저하될 수 있다. 상기 제2층(111-2)의 두께(T1)가 상기 제1 회로 패턴층(121)의 제1 금속층(121a)의 두께(T3)의 1.5배 미만이면, 상기 제2층(111-2)에 의해 달성되는 기계적 신뢰성 및/또는 전기적 신뢰성 향상 효과가 미비할 수 있다. 예를 들어, 상기 제2층(111-2)의 두께(T1)가 상기 제1 회로 패턴층(121)의 제1 금속층(121a)의 두께(T3)의 1.5배 미만이면, 상기 캐비티(150)를 형성한 이후의 디스미어 공정에서, 상기 제2층(111-2)의 제1 영역(R1)의 적어도 일부가 수직 방향으로 모두 제거될 수 있고, 이를 통해 상기 제1층(111-1)의 상면 및/또는 상기 제1층(111-1)에 구비된 유리 섬유(111-1GF)가 상기 캐비티(150)를 통해 노출될 수 있다.

상기 제2층(111-2)의 두께(T1)가 상기 제1 회로 패턴층(121)의 제1 금속층(121a)의 두께(T3)의 20배를 초과하면, 상기 제1 절연층(111)의 전체 두께에서 상기 제2층(111-2)이 차지하는 비율이 증가하고, 이를 통해 회로 기판의 휨 특성이 저하될 수 있다. 또한, 상기 회로 기판의 휨 특성을 증가시키기 위해 상기 제1층(111-1)의 제1층(111-1)의 두께를 증가시키는 경우, 상기 회로 기판 및 이를 포함하는 반도체 패키지의 전체 두께가 증가할 수 있다.

상기 제2층(111-2)은 영역별로 서로 다른 높이를 가지는 상면을 구비하거나, 서로 다른 표면 거칠기를 가지는 상면을 구비하거나, 오목 부분을 포함하는 상면을 구비할 수 있다.

한편, 상기 제2층(111-2)의 두께(T1)는 상기 제1층(111-1)에 구비된 유리 섬유(111-1GF)의 위치를 기준으로 결정될 수 있다.

예를 들어, 상기 제1층(111-1)에는 유리 섬유(111-1GF)가 구비될 수 있다. 상기 유리 섬유(111-1GF)는 상기 제1층(111-1)의 상면으로부터 일정 거리 이격될 수 있다. 이때, 상기 제2층(111-2)의 두께(T1)는 상기 제1층(111-1)의 상면 및 상기 제1층(111-1)의 상면과 가장 인접하게 위치한 유리 섬유(111-1GF)의 상면 사이의 수직 거리(T4)를 기준으로 결정될 수 있다.

상기 제2층(111-2)의 두께(T1)는 상기 수직 거리(T4)의 1배 이상일 수 있다. 상기 제2층(111-2)의 두께(T1)는 상기 수직 거리(T4)의 2배 이상일 수 있다. 상기 제2층(111-2)의 두께(T1)는 상기 수직 거리(T4)의 5배 이상일 수 있다.

상기 제2층(111-2)의 두께(T1)는 상기 수직 거리(T4)의 30배 이하일 수 있다. 상기 제2층(111-2)의 두께(T1)는 상기 수직 거리(T4)의 25배 이하일 수 있다. 상기 제2층(111-2)의 두께(T1)는 상기 수직 거리(T4)의 20배 이하일 수 있다.

결론적으로, 상기 제2층(111-2)의 두께(T1)는 상기 수직 거리(T4)의 1배 내지 30배 사이의 범위를 가질 수 있다. 바람직하게, 상기 제2층(111-2)의 두께(T1)는 상기 수직 거리(T4)의 2배 내지 25배 사이의 범위를 가질 수 있다. 더욱 바람직하게, 상기 제2층(111-2)의 두께(T1)는 상기 수직 거리(T4)의 5배 내지 20배 사이의 범위를 가질 수 있다.

상기 제2층(111-2)의 두께(T1)가 상기 수직 거리(T4)의 1배 미만이면, 상기 제2층(111-2) 상에 상기 제1 회로 패턴층(121)이 안정적으로 배치되지 못할 수 있고, 이에 따른 전기적 신뢰성 문제 및/또는 기계적 신뢰성 문제가 발생할 수 있다.

상기 제2층(111-2)의 두께(T1)가 상기 수직 거리(T4)의 1배 미만이면, 상기 디스미어 공정 조건을 자유롭게 조절하지 못할 수 있다. 예를 들어, 상기 제2층(111-2)의 두께(T1)가 상기 수직 거리(T4)의 1배 미만이면, 상기 제2 절연층(112)과 상기 제2 회로 패턴층(122) 사이의 밀착력을 향상시키는 조건으로 상기 디스미어 공정 조건을 설정하지 못할 수 있다. 예를 들어, 상기 제2층(111-2)의 두께(T1)가 상기 수직 거리(T4)의 1배 미만이면, 상기 디스미어 공정 조건에 따라 상기 캐비티(150)를 통해 상기 제2층(111-2)에 구비된 유리 섬유(111-1GF)의 적어도 일부가 노출될 수 있다. 예를 들어, 상기 제2층(111-2)의 두께(T1)가 상기 수직 거리(T4)의 1배 미만이고 상기 제2층(111-2)에 필러가 구비되는 경우, 상기 캐비티(150)를 통해 노출되는 상기 제2층(111-2)의 필러의 면적이 증가할 수 있다. 상기 제2층(111-2)의 필러의 면적이 과하게 증가하는 경우, 상기 필러에 의해 상기 제1 패드(121-1) 상에 반도체 소자를 실장하는 공정에서 공정성이 저하될 수 있다. 또한, 상기 제2층(111-2)의 필러가 과하게 노출되는 경우, 상기 노출된 필러가 회로 패턴층과 접촉할 수 있고, 이에 의해 전기적 신뢰성 문제가 발생할 수 있다.

상기 제2층(111-2)의 두께(T1)가 상기 수직 거리(T4)의 30배를 초과하면, 상기 제2층(111-2)에 의한 상기 제1 절연층(111)의 전체 두께가 증가할 수 있고, 이에 따른 회로 기판의 두께 및 반도체 패키지의 두께가 증가하여 박형화에 어려울 수 있다. 상기 제2층(111-2)의 두께(T1)가 상기 수직 거리(T4)의 30배를 초과하면, 상기 제1 절연층(111)이 일정 두께를 가지는 조건 내에서, 상기 제2층(111-2)의 두께에 따라 상기 제1층(111-1)의 두께가 감소할 수 있다. 상기 제1층(111-1)의 두께가 감소하는 경우, 상기 제1층(111-1)에 구비된 유리 섬유(111-1GF)의 양도 감소할 수 있다. 이에 의해, 회로 기판의 휨 특성이 저하될 수 있고, 이에 따른 전기적 신뢰성 문제 및/또는 기계적 신뢰성 문제가 발생할 수 있다.

한편, 상기 제2층(111-2)은 상기 캐비티(150)와 수직으로 중첩되고 상기 제1 영역(R1)에 대응하는 제1 상면(111-2T1)을 포함할 수 있다. 상기 제2층(111-2)의 제1 상면(111-2T1)은 상기 제2 절연층(112)과 접촉하지 않을 수 있다. 상기 제2층(111-2)의 제1 상면(111-2T1)은 상기 제2 절연층(112)에 구비된 캐비티(150)와 수직으로 중첩될 수 있다. 상기 제2층(111-2)의 제1 상면(111-2T1)은 상기 캐비티(150)의 바닥면을 이룰 수 있다.

상기 제2층(111-2)은 상기 제1 상면(111-2T1)을 제외한 제2 상면(111-2T2)을 포함할 수 있다. 상기 제2층(111-2)의 상기 제2 상면(111-2T2)은 제2 절연층(112)으로 덮일 수 있다. 상기 제2층(111-2)의 제2 상면(111-2T2)은 상기 캐비티(150)와 수직으로 중첩되지 않을 수 있다.

상기 제2층(111-2)의 제1 상면(111-2T1) 및 제2 상면(111-2T2)은 서로 다른 높이를 가질 수 있다. 상기 제2층(111-2)의 제1 상면(111-2T1) 및 제2 상면(111-2T2)은 서로 다른 표면 거칠기를 가질 수 있다. 상기 제2층(111-2)의 제1 상면(111-2T1)은 제1층(111-1)을 향하여 오목한 오목 부분을 구비할 수 있고, 제2 상면(111-2T2)은 오목 부분을 구비하지 않을 수 있다.

상기 제2층(111-2)의 제1 상면(111-2T1)의 적어도 일부는 상기 제2층(111-2)의 제2 상면(111-2T2)보다 낮게 위치할 수 있다. 상기 제2층(111-2)의 제1 상면(111-2T1)의 적어도 일부는 상기 제2층(111-2)의 제2 상면(111-2T2)보다 상기 제1층(111-1)에 인접할 수 있다. 상기 제2층(111-2)의 제1 상면(111-2T1)은 상기 제2층(111-2)의 제2 상면(111-2T2)보다 큰 표면 거칠기를 가질 수 있다.

이때, 상기 제2층(111-2)의 두께(T1)는 상기 제2층(111-2)의 제1 상면(111-2T1)의 최저부로부터 상기 제2 상면(111-2T2)까지의 수직 거리(T2)의 2배 이상일 수 있다. 상기 제1 상면(111-2T1)의 최저부는 상기 제1 상면(111-2T1)에서 가장 낮은 높이를 가지는 부분을 의미할 수 있다. 그리고, 상기 제1 상면(111-2T1)의 최저부는 상기 제1층(111-1)의 상면보다 높게 위치할 수 있다. 상기 제2층(111-2)의 두께(T1)는 상기 제2층(111-2)의 제1 상면(111-2T1)의 최저부로부터 상기 제2 상면(111-2T2)까지의 수직 거리(T2)의 3배 이상일 수 있다. 상기 제2층(111-2)의 두께(T1)는 상기 제2층(111-2)의 제1 상면(111-2T1)의 최저부로부터 상기 제2 상면(111-2T2)까지의 수직 거리(T2)의 5배 이상일 수 있다.

상기 제2층(111-2)의 두께(T1)는 상기 제2층(111-2)의 제1 상면(111-2T1)의 최저부로부터 상기 제2 상면(111-2T2)까지의 수직 거리(T2)의 25배 이하일 수 있다. 상기 제2층(111-2)의 두께(T1)는 상기 제2층(111-2)의 제1 상면(111-2T1)의 최저부로부터 상기 제2 상면(111-2T2)까지의 수직 거리(T2)의 20배 이하일 수 있다. 상기 제2층(111-2)의 두께(T1)는 상기 제2층(111-2)의 제1 상면(111-2T1)의 최저부로부터 상기 제2 상면(111-2T2)까지의 수직 거리(T2)의 15배 이하일 수 있다.

결론적으로, 상기 제2층(111-2)의 두께(T1)는 상기 제2층(111-2)의 제1 상면(111-2T1)의 최저부로부터 상기 제2 상면(111-2T2)까지의 수직 거리(T2)의 2배 내지 25배 사이의 범위를 가질 수 있다. 바람직하게, 상기 제2층(111-2)의 두께(T1)는 상기 제2층(111-2)의 제1 상면(111-2T1)의 최저부로부터 상기 제2 상면(111-2T2)까지의 수직 거리(T2)의 3배 내지 20배 사이의 범위를 가질 수 있다. 더욱 바람직하게, 상기 제2층(111-2)의 두께(T1)는 상기 제2층(111-2)의 제1 상면(111-2T1)의 최저부로부터 상기 제2 상면(111-2T2)까지의 수직 거리(T2)의 5배 내지 15배 사이의 범위를 가질 수 있다.

상기 제2층(111-2)의 두께(T1)가 상기 제2층(111-2)의 제1 상면(111-2T1)의 최저부로부터 상기 제2 상면(111-2T2)까지의 수직 거리(T2)의 2배 미만이면, 상기 제2층(111-2) 상에 상기 제1 회로 패턴층(121)이 안정적으로 배치되지 못할 수 있고, 이에 따른 전기적 신뢰성 문제 및/또는 기계적 신뢰성 문제가 발생할 수 있다.

상기 제2층(111-2)의 두께(T1)가 상기 제2층(111-2)의 제1 상면(111-2T1)의 최저부로부터 상기 제2 상면(111-2T2)까지의 수직 거리(T2)의 2배 미만이면, 상기 디스미어 공정 조건을 자유롭게 조절하지 못할 수 있다. 예를 들어, 상기 제2층(111-2)의 두께(T1)가 상기 제2층(111-2)의 제1 상면(111-2T1)의 최저부로부터 상기 제2 상면(111-2T2)까지의 수직 거리(T2)의 2배 미만이면, 상기 제2 절연층(112)과 상기 제2 회로 패턴층(122) 사이의 밀착력을 향상시키는 조건으로 상기 디스미어 공정 조건을 설정하지 못할 수 있다. 예를 들어, 상기 제2층(111-2)의 두께(T1)가 상기 제2층(111-2)의 제1 상면(111-2T1)의 최저부로부터 상기 제2 상면(111-2T2)까지의 수직 거리(T2)의 2배 미만이면, 상기 디스미어 공정 조건에 따라 상기 캐비티(150)를 통해 상기 제2층(111-2)에 구비된 유리 섬유(111-1GF)의 적어도 일부가 노출될 수 있다. 예를 들어, 상기 제2층(111-2)의 두께(T1)가 상기 제2층(111-2)의 제1 상면(111-2T1)의 최저부로부터 상기 제2 상면(111-2T2)까지의 수직 거리(T2)의 3배 미만이고 상기 제2층(111-2)에 필러가 구비되는 경우, 상기 캐비티(150)를 통해 노출되는 상기 제2층(111-2)의 필러의 면적이 증가할 수 있다.

상기 제2층(111-2)의 두께(T1)가 상기 제2층(111-2)의 제1 상면(111-2T1)의 최저부로부터 상기 제2 상면(111-2T2)까지의 수직 거리(T2)의 25배를 초과하면, 상기 제2층(111-2)에 의한 상기 제1 절연층(111)의 전체 두께가 증가할 수 있고, 이에 따른 회로 기판의 두께 및 반도체 패키지의 두께가 증가하여 박형화에 어려울 수 있다. 상기 제2층(111-2)의 두께(T1)가 상기 제2층(111-2)의 제1 상면(111-2T1)의 최저부로부터 상기 제2 상면(111-2T2)까지의 수직 거리(T2)의 25배를 초과하면, 상기 제1층(111-1)의 두께가 감소할 수 있고, 이에 의해, 회로 기판의 휨 특성이 저하될 수 있고, 이에 따른 전기적 신뢰성 문제 및/또는 기계적 신뢰성 문제가 발생할 수 있다.

한편, 상기 제1 절연층(111)의 상면(예를 들어, 상기 제1 절연층(111)의 제2층(111-2)의 제2 상면(111-2T2)으로부터 상기 유리 섬유(111-1GF)의 최상단까지의 수직 거리(T1+T4)는 3㎛ 내지 35㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1 절연층(111)의 상면(예를 들어, 상기 제1 절연층(111)의 제2층(111-2)의 제2 상면(111-2T2)으로부터 상기 유리 섬유(111-1GF)의 최상단까지의 수직 거리(T1+T4)는 4㎛ 내지 30㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1 절연층(111)의 상면(예를 들어, 상기 제1 절연층(111)의 제2층(111-2)의 제2 상면(111-2T2)으로부터 상기 유리 섬유(111-1GF)의 최상단까지의 수직 거리(T1+T4)는 5㎛ 내지 25㎛의 범위를 만족할 수 있다.

상기 제1 절연층(111)이 제1층(111-1)과 제2층(111-2)을 포함하는 경우, 상기 수직 거리(T1+T4)는 상기 제2층(111-2)의 최상단으로부터 상기 제1층(111-1)에 구비된 유리 섬유의 최상단까지의 수직 거리를 의미할 수 있다. 또한, 상기 제1 절연층(111)이 하나의 단일층으로 구비된 경우, 상기 단일층의 제1 절연층(111)의 최상단으로부터 유리 섬유의 최상단까지의 수직 거리는 상기 제1 절연층(111)의 최하단으로부터 유리 섬유의 최하단가지의 수직 거리보다 크며, 상기 수직 거리(T1+T4)는 상기 단일층의 제1 절연층(111)의 최상단으로부터 유리 섬유의 최상단까지의 수직 거리를 의미할 수 있다.

상기 수직 거리(T1+T4)가 3㎛ 미만이면, 상기 회로 기판의 제조 공정 중에 상기 유리 섬유가 외측으로 노출되는 문제가 발생할 수 있고, 이에 따른 기계적 신뢰성 및/또는 전기적 신뢰성 문제가 발생할 수 있다.

또한, 상기 수직 거리(T1+T4)가 35㎛를 초과하면, 제1 절연층(111)의 두께가 증가할 수 있고, 이에 따른 회로 기판 및 이를 포함하는 반도체 패키지의 두께가 증가할 수 있다.

한편, 도 4를 참조하면, (a)에서와 같이 비교 예의 제1 절연층은 상기 제2층(111-2)을 포함하지 않는 제1층(111-1)만으로 구비된다. 이에 따라, 상기 제2 절연층에 캐비티(150)를 형성한 이후의 디스미어 공정에서 상기 제1 절연층의 상면이 에칭될 수 있다. 이를 통해, 비교 예는 상기 제1 절연층에 구비된 유리 섬유(111-1GF)가 캐비티(150)를 통해 노출될 수 있다. 상기 노출된 유리 섬유(111-1GF)는 상기 캐비티(150) 내에 배치된 제1 패드(121-1)의 구리 이온(Cu² ⁺)과의 마이그레이션을 일으킬 수 있고, 이에 따른 전기적 특성이 저하될 수 있다. 예를 들어, 상기 노출된 유리 섬유(111-1GF)는 회로 쇼트를 발생시킬 수 있다. 또한, 상기 유리 섬유(111-1GF)가 노출되는 경우, 상기 노출된 유리 섬유(111-1GF)의 틈 사이로 추후 공정에서의 약액 침투가 이루어져 산화 및/또는 부식이 발생할 수 있고, 이로 인해 복수의 절연층들 사이 및/또는 절연층과 회로 패턴층 사이의 밀착력이 저하되어 박리 문제가 발생할 수 있다.

이에 반하여, 도 4의 (b)를 참조하면, 실시 예의 제1 절연층(111)은 제1층(111-1) 및 상기 제1층(111-1) 상에 배치된 제2층(111-2)을 포함할 수 있다. 상기 제2층(111-2)은 캐비티(150)에 인접하게 위치할 수 있고, 유리 섬유를 구비하지 않는다. 이를 통해, 상기 제2 절연층(112)에 캐비티(150)를 형성한 이후의 디스미어 공정에서 상기 제1 절연층(111)의 제1층(111-1)이 아닌 제2층(111-2)의 에칭이 이루어질 수 있다. 이를 통해, 실시 예는 상기 디스미어 공정에서 상기 유리 섬유가 노출되는 문제를 해결할 수 있다. 따라서, 실시 예는 상기 유리 섬유가 노출됨에 따라 발생하는 구리 마이그레이션 문제 및 산호 부식에 의한 박리 문제를 해결할 수 있다.

도 5는 도 3의 회로 기판의 제1 변형 예를 나타낸 단면도이고, 도 6은 도 3의 회로 기판의 제2 변형 예를 나타낸 단면도이며, 도 7은 도 6의 제1 절연층의 제2층의 제1상면을 나타낸 도면이다.

도 5를 참조하면, 회로 기판은 제1층(111-1) 및 제2층(111-2)을 포함하는 제1 절연층(111)을 포함할 수 있다. 상기 제1 절연층(111)의 제2층(111-2) 상에는 제2 절연층(112)이 배치될 수 있다. 상기 제2 절연층(112)에는 캐비티(150)가 구비될 수 있다. 상기 캐비티(150)는 상기 제2 절연층(112)의 상면 및 하면을 관통할 수 있다.

상기 제1 절연층(111)의 제2층(111-2)의 상면은 제1 상면(111-2T1) 및 제2 상면(111-2T2)을 포함할 수 있다. 상기 제1 상면(111-2T1)은 하측 방향을 향하여 오목한 오목 부분을 포함할 수 있다. 상기 제1 상면(111-2T1)의 상기 오목 부분은 상기 제1 상면(111-2T1)에 구비된 요철 또는 표면 거칠기로도 표현할 수 있다.

한편, 제1 절연층(111) 상에는 제1 회로 패턴층(121)이 배치될 수 있다. 상기 제1 회로 패턴층(121)은 상기 제1 절연층(111)의 제1 상면(111-2T1)에 배치된 제1 패드(121-1) 및 상기 제2 상면(111-2T2)에 배치된 제2 패드(121-2)를 포함할 수 있다.

한편, 제2 절연층(112) 상에는 제2 회로 패턴층(122)이 배치될 수 있다.

이때, 상기 제2 절연층(112) 상에는 제1 보호층(141)이 배치될 수 있다.

상기 제2 절연층(112)의 상면은 상기 제2 회로 패턴층(122)과 접촉하는 제1 상면(112T1) 및 상기 제1 보호층(141)과 접촉하는 제2 상면(112T2)을 포함할 수 있다.

상기 제2 절연층(112)의 제1 상면(112T1)은 상기 제2 절연층(112)과 상기 제2 회로 패턴층(122) 사이의 계면을 의미할 수 있다. 상기 제2 절연층(112)의 제2 상면(112T2)은 상기 제2 절연층(112)과 상기 제1 보호층(141) 사이의 계면을 의미할 수 있다.

상기 제2 절연층(112)의 제1 상면(112T1)과 제2 상면(112T2)은 서로 대응하는 표면 거칠기를 가질 수 있다. 상기 서로 대응하는 표면 거칠기를 가진다는 것은 상기 제2 절연층(112)의 제1 상면(112T1)과 제2 상면(112T2)의 각각의 표면 거칠기의 차이 값이 제1 상면(112T1)과 제2 상면(112T2)의 표면 거칠기의 평균값의 30% 이하, 20% 이하, 10% 이하, 5% 이하, 또는 2% 이하인 것을 의미할 수 있다.

이때 상기 제2 절연층(112)의 제1 상면(112T1)과 제2 상면(112T2)의 표면 거칠기는 상기 제1 절연층(111)의 일부 영역의 표면 거칠기에 대응할 수 있다.

구체적으로, 상기 제2 절연층(112)의 제1 상면(112T1)과 제2 상면(112T2)의 표면 거칠기는 상기 제1 절연층(111)의 상기 제2층(111-2)의 제1 상면(111-2T1)의 표면 거칠기에 대응할 수 있다.

예를 들어, 상기 제2 절연층(112)의 제1 상면(112T1)과 제2 상면(112T2)에는 상기 제1 절연층(111)의 상기 제2층(111-2)의 제1 상면(111-2T1)에 구비된 오목 부분에 대응하는 오목 부분이 구비될 수 있다.

즉, 상기 제1 절연층(111)의 상기 제2층(111-2)의 제1 상면(111-2T1)은 상기 제2 절연층(112) 상에 상기 제2 회로 패턴층(122)이 배치되기 이전에 진행되는 디스미어 공정에서 처리될 수 있다. 이때, 상기 디스미어 공정에서 상기 제1 절연층(111)의 상기 제2층(111-2)의 제1 상면(111-2T1)과 함께 상기 제2 절연층(112)의 제1 상면(112T1)과 제2 상면(112T2)도 함께 표면 처리될 수 있다. 이에 따라, 상기 제1 절연층(111)의 제2층(111-2)의 제1 상면(111-2T1) 및 상기 제2 절연층(112)의 제1 상면(112T1)과 제2 상면(112T2)은 서로 대응하는 표면 거칠기를 가질 수 있다.

이때, 실시 예는 상기 제2 절연층(112)의 제1 상면(112T1)과 제2 상면(112T2)에 일정 수준 이상의 표면 거칠기를 부여하는 디스미어 공정 시에, 상기 제1 절연층(111)의 제1층(111-1)에 구비된 유리 섬유(111-1GF)가 노출되는 것을 고려하지 않은 상태로 디스미어 조건을 결정할 수 있다. 바람직하게, 실시 예는 상기 제2 절연층(112)과 제2 회로 패턴층(122) 사이의 밀착력을 최적으로 향상시킬 수 있는 조건으로 상기 디스미어 조건을 결정할 수 있으며, 이를 통해 상기 제1 절연층(111)에 구비된 유리 섬유(111-1GF)가 노출되는 문제 없이 상기 제2 절연층(112)과 제2 회로 패턴층(122) 사이의 밀착력을 향상시킬 수 있다.

한편, 도면에는 상기 디스미어 공정에서 제2 절연층(112)의 제1 상면(112T1)과 제2 상면(112T2)이 표면 처리되는 것으로 도시하였으나, 이에 한정되는 것은 아니다.

예를 들어, 상기 디스미어 공정은 상기 제2 절연층(112)을 관통하는 관통 홀 및 캐비티(150)가 형성된 상태에서 진행될 수 있다. 따라서, 상기 디스미어 공정에서 상기 관통 홀의 내벽 및 상기 캐비티(150)의 내벽도 함께 표면 처리될 수 있다. 이를 통해, 상기 관통 홀에 배치되는 제2 관통 전극(132)과 상기 제2 절연층(112) 사이의 밀착력을 향상시킬 수 있다. 나아가 실시 예는 상기 캐비티(150)에 배치되는 몰딩 부재와 제2 절연층(112) 사이의 밀착력을 향상시킬 수 있다.

한편, 도 6을 참조하면, 상기 제1 절연층(111)의 제2층(111-2)은 광 경화성 수지에 분산 배치된 필러(111-2F)를 포함할 수 있다. 상기 필러(111-2F)는 일정 직경을 가지고 상기 제2층(111-2) 내에 분산 배치될 수 있다.

이때, 도 7을 참조하면, 상기 제2층(111-2)에 구비된 필러(111-2F) 중 적어도 하나는 상기 캐비티(150)를 통해 노출될 수 있다. 예를 들어, 상기 디스미어 공정에서 상기 제2층(111-2)에 구비된 필러(111-2F)의 적어도 일부는 상기 제2층(111-2)의 제1 상면(112T1)을 통해 노출될 수 있다. 상기 노출된 필러(111-2F)는 몰딩 부재와의 밀착력을 더욱 향상시킬 수 있으며, 이에 따른 물리적 신뢰성을 더욱 향상시킬 수 있다.

이때, 상기 제2층(111-2)의 두께(T1)는 상기 필러(111-2F)의 직경보다 클 수 있다. 상기 제2층(111-2)의 두께(T1)는 상기 필러(111-2F)의 직경의 1.5배 내지 10배 사이의 범위를 가질 수 있다. 상기 제2층(111-2)의 두께(T1)는 상기 필러(111-2F)의 직경의 2배 내지 9배 사이의 범위를 가질 수 있다. 상기 제2층(111-2)의 두께(T1)는 상기 필러(111-2F)의 직경의 3배 내지 8배 사이의 범위를 가질 수 있다. 이때, 상기 필러(111-2F)는 상기 제1 절연층(111)의 제2층(111-2)에 구비된 필러(111-2F)를 의미할 수 있고, 이와 다르게 상기 제1 절연층(111)의 제1층(111-1)에 구비된 필러를 의미할 수도 있다. 또한, 상기 필러(111-2F)는 서로 다른 직경을 가지며 복수 개 구비될 수 있다. 이때의 상기 필러(111-2F)의 직경은 상기 복수 개의 필러의 평균 직경 또는 최대 직경을 가지는 필러의 직경을 의미할 수 있다.

상기 제2층(111-2)의 두께(T1)가 상기 필러(111-2F)의 직경의 1.5배 미만이면, 상기 제2층(111-2)의 제1 상면(112T1)을 통해 노출되는 필러 면적이 커질 수 있고, 이로 인해 상기 설명한 바와 같은 전기적 신뢰성 문제 및/또는 기계적 신뢰성 문제가 발생할 수 있다. 상기 제2층(111-2)의 두께(T1)가 상기 필러(111-2F)의 10배를 초과하면, 상기 제1 절연층(111)의 전체 두께에서 상기 제1층(111-1)이 차지하는 비율이 감소하고, 이로 인해 휨 특성이 저하될 수 있다.

한편, 상기 제2 절연층(112) 상에는 추가 절연층이 더 적층될 수 있다. 예를 들어, 제2 절연층(112) 상에는 제3 절연층 및 제4 절연층이 더 적층될 수 있다. 이 경우, 제1 보호층(141)은 최상측에 배치된 제4 절연층 상에 배치될 수 있다. 또한, 상기 제3 절연층 및 제4 절연층 각각에는 회로 패턴층이 더 배치될 수 있다. 이 경우, 상기 제1 보호층(141)과 접촉하는 최상측의 절연층(예를 들어, 제4 절연층)의 상면의 표면 거칠기는 상기 제1 절연층(111)의 제2층(111-2)의 제2 상면(111-2T2)의 표면 거칠기보다 클 수 있다. 이를 통해, 상기 최상측 절연층과 제1 보호층(141) 사이의 밀착력을 더욱 향상시킬 수 있다.

또한, 상기 제1 절연층(111) 하에는 추가 절연층이 더 배치될 수 있다. 예를 들어, 제1 절연층(111) 하에는 제5 절연층 및 제6 절연층이 더 배치될 수 있다. 또한, 상기 제5 절연층 및 제6 절연층 하에는 회로 패턴층이 더 배치될 수 있다. 이 경우, 제2 보호층(142)은 최하측에 배치된 절연층(예를 들어, 제6 절연층) 하에 배치될 수 있다.

도 8은 제2 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 9는 도 8의 회로 기판에서 일부 구성을 제거한 평면도이다.

도 8을 참조하면, 제2 실시 예의 회로 기판은 도 2의 제1 실시 예의 회로 기판 대비 제1 회로 패턴층의 전극 패턴의 구조가 상이할 수 있다.

상기 제1 회로 패턴층(121)은 상기 제1 영역(R1)에 배치된 제1 패드(121-1)를 포함할 수 있다. 또한, 상기 제1 회로 패턴층(121)은 상기 제2 영역(R2)에 배치된 제2 패드(121-3)를 포함할 수 있다.

또한, 제1 회로 패턴층(121)은 상기 제1 패드(121-1) 및 제2 패드(121-2) 사이를 연결하는 연결 패턴(121-3)을 포함할 수 있다. 이를 통해, 상기 제1 패드(121-1) 및 제2 패드(121-2)는 관통전극을 경유하지 않으면서 상기 연결 패턴(121-3)을 통해 신호를 교환할 수 있다.

상기 연결 패턴(121-3)은 상기 제1 절연층(111)의 제2층(111-2)의 제1 상면(111-2T1)에 배치되는 제1 부분(121-31)과, 상기 제2층(111-2)의 제2 상면(111-2T2)에 배치되는 제2 부분(121-32)을 포함할 수 있다.

상기 연결 패턴(121-3)은 상기 제1 영역(R1)에 배치된 제1 패드(121-1)와 제2 영역(R2)에 배치된 제2 패드(121-3) 사이를 직접 연결할 수 있다. 이를 통해, 실시 예는 상기 제1 패드(121-1)와 제2 패드(121-3) 사이의 신호 전송 거리를 줄일 수 있다. 따라서, 실시 예는 신호 전송 손실을 최소화할 수 있고, 나아가 회로 기판 및 이를 포함하는 반도체 패키지의 전기적 특성을 향상시킬 수 있다.

도 10은 실시 예에 따른 반도체 패키지를 나타낸 도면이다.

도 10을 참조하면, 반도체 패키지는 상기 제1 패드(121-1) 상에 배치된 접속 부재(210), 상기 접속 부재(210) 상에 배치된 연결 부재(220)를 포함할 수 있다.

상기 연결 부재(220)는 반도체 소자일 수 있고, 이와 다르게 회로 기판상에 배치되는 복수의 반도체 소자 사이를 수평적으로 연결하는 브리지일 수 있다. 상기 브리지는 유기물 브리지일 수 있고, 무기물 브리지일 수 있다. 상기 연결 부재(220)는 전극(225)을 구비할 수 있다. 상기 연결 부재(220)의 전극(225)은 상기 접속 부재(210)를 통해 상기 제1 패드(121-1)에 전기적으로 연결될 수 있다.

한편, 상기 캐비티(150)에는 몰딩 부재(230)가 배치될 수 있다. 상기 몰딩 부재(230)는 상기 캐비티(150) 내에 상기 연결 부재(220)를 몰딩하여 배치될 수 있다.

상기 몰딩 부재(230)는 상기 제1 절연층(111)의 제2층(111-2)의 제1 상면(111-2T1)을 덮을 수 있다. 예를 들어, 상기 몰딩 부재(230)는 상기 제1 절연층(111)의 제2층(111-2)의 제1 상면(111-2T1)에 구비된 오목 부분을 채울 수 있다.

또한, 상기 제1 절연층(111)의 제2층(111-2)에 필러(111-2F)가 구비될 경우, 상기 몰딩 부재(230)의 적어도 일부는 상기 제1 절연층(111)의 상기 제2층(111-2)의 제1 상면(111-2T1)을 통해 노출된 필러(111-2F)와 접촉할 수 있다.

상기 몰딩 부재(230)는 방열 특성을 높이기 위해, 저유전율을 가질 수 있다. 예를 들어, 상기 몰딩 부재(230)의 유전율(Dk)은 0.2 내지 10일 수 있다. 예를 들어, 상기 몰딩 부재(230)의 유전율(Dk)은 0.5 내지 8일 수 있다. 예를 들어, 상기 몰딩 부재(230)의 유전율(Dk)은 0.8 내지 5일 수 있다. 이에 따라, 실시 예에서는 상기 몰딩 부재(230)가 저유전율을 가지도록 하여, 상기 연결 부재의 방열 특성을 높일 수 있도록 한다.

이하에서는 실시 예의 회로 기판의 제조 방법에 대해 설명하기로 한다.

도 11 내지 20은 실시 예에 따른 도 1의 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.

도 11을 참조하면, 실시 예는 회로 기판의 제조에 기초가 절연 부재를 준비한다.

예를 들어, 실시 예는 제1 절연층(111)의 제1층(111-1) 및 상기 제1층(111-1) 상에 금속층을 포함하는 절연 부재를 포함한다.

상기 금속층은 상기 제1 절연층(111)의 제1층(111-1)의 상에 배치된 금속층(121a)과, 상기 제1 절연층(111)의 제1층(111-1) 하에 배치된 금속층(123a)을 포함할 수 있다. 상기 금속층(123a)은 제3 회로 패턴층(123)을 전해 도금으로 형성하기 위한 시드층으로 이용될 수 있다.

다음으로, 도 12를 참조하면, 실시 예는 상기 제1 절연층(111)의 제1층(111-1) 상에 배치된 금속층(121b)을 제거할 수 있다. 예를 들어, 실시 예는 상기 제1 절연층(111)의 제1층(111-1) 상에 배치된 금속층(121b)을 에칭할 수 있다.

다만, 실시 예는 이에 한정되지 않는다.

예를 들어, 상기 준비된 제1 절연층(111)의 제1층(111-1) 상에는 금속층이 배치되지 않을 수 있다.

또한, 실시 예는 제1 절연층(111) 내의 유리 섬유(111-1GF)가 상기 제1층(111-1)의 상면보다 하면에 인접하게 배치될 수 있다. 예를 들어, 상기 제1 절연층(111)의 상면으로부터 이와 인접한 유리 섬유까지의 수직 거리는 상기 제1 절연층(111)의 하면으로부터 이와 인접한 유리 섬유의 수직 거리보다 클 수 있다. 이 경우, 실시 예는 상기 유리 섬유(111-1GF)의 배치 구조를 통해, 하나의 단일층이 이상에서 설명된 제1층(111-1) 및 제2층(111-2)을 포함하는 구조를 가질 수 있다. 이하에서는 상기 제1 절연층(111)의 제1층(111-1) 상에 별도의 제2층(111-2)이 배치되는 것으로 하여 설명한다. 예를 들어, 상기 제1층(111-1)과 제2층(111-2)의 레진은 서로 동일 물질을 포함할 수 있고, 이를 통해 이들 사이의 계면이 구분되지 않을 수 있다. 이 경우, 제1층(111-1)과 제2층(111-2)은 하나의 단일층으로 구성되어 상기 제1 절연층(111)을 형성할 수도 있을 것이다.

다음으로, 도 13을 참조하면, 실시 예는 상기 제1 절연층(111)의 제1층(111-1) 상에 제2층(111-2)을 적층하는 공정을 진행할 수 있다. 이때, 상기 제2층(111-2)의 상에는 금속층(121a)이 배치될 수 있다. 상기 금속층(121a)은 제1 회로 패턴층(121)을 형성하기 위한 시드층으로 사용될 수 있다.

다음으로, 도 14를 참조하면, 실시 예는 상기 금속층(121a, 123a)을 시드층으로 전해 도금을 진행하여, 상기 제1 회로 패턴층(121)의 제2 금속층과, 상기 제3 회로 패턴층(123)의 제2 금속층, 그리고 제1 절연층(111)을 관통하는 제1 관통 전극(131)을 형성할 수 있다.

이때, 일 실시 예에서의 상기 형성된 제1 회로 패턴층(121)은 제1 패드 및 제2 패드를 포함할 수 있다. 다른 실시 예에서의 상기 제1 회로 패턴층(121)은 제1 패드, 제2 패드 및 연결 패턴을 포함할 수 있다.

도 15를 참조하면, 실시 예는 상기 제1 절연층(111) 상에 제2 절연층(112)을 적층하는 공정을 진행할 수 있다. 상기 제2 절연층(112)은 광 경화성 수지를 포함할 수 있다. 상기 제2 절연층(112) 상에는 동박층이 구비될 수 있고, 이를 제거하는 공정을 진행할 수 있다.

다음으로, 도 16을 참조하면, 실시 예는 상기 제2 절연층(112)을 노광 및 현상하여 관통 홀(TH) 및 캐비티(150)를 형성하는 공정을 진행할 수 있다. 이를 통해, 상기 캐비티(150)와 수직으로 중첩된 상기 제1 절연층(111)의 제2층(111-2)의 제1 상면(111-2T1)이 노출될 수 있다. 또한, 상기 관통 홀(TH)은 상기 제1 절연층(111)의 제2층(111-2) 상에 배치된 제2 패드(121-2)와 수직으로 중첩될 수 있다.

다음으로, 도 17을 참조하면, 실시 예는 디스미어 공정을 진행할 수 있다. 상기 디스미어 공정은 상기 제2 절연층(112)의 상면에서 진행될 수 있다. 상기 디스미어 공정은 상기 제2 절연층(112)의 상면에 일정 수준 이상의 표면 거칠기를 부여하여 상기 제2 회로 패턴층(122)과의 밀착력을 향상시키기 위한 것일 수 있다. 이를 통해, 상기 제2 절연층(112)의 상면 및 상기 제1 절연층(111)의 제2층(111-2)의 제1 상면(111-2T1)은 일정 수준의 표면 거칠기를 가질 수 있다. 예를 들어, 상기 제1 절연층(111)의 제2층(111-2)의 제1 상면(111-2T1) 및 상기 제2 절연층(112)의 상면은 상기 제1 절연층(111)의 제2층(111-2)의 제2 상면(111-2T2)보다 큰 표면 거칠기를 가질 수 있다.

이때, 도 17은 상기 디스미어 공정이 제2 절연층(112)의 상면 및 제1 절연층(111)의 제2층(111-2)의 제1 상면(111-2T1)에 대해서만 진행되는 것을 도시한 것이다.

한편, 도 18을 참조하면, 실시 예는 상기 디스미어 공정 시에 상기 제1층(111-1)의 제1 상면(111-2T1) 및 제2 절연층(112)의 상면과 함께 상기 관통 홀(TH)의 내벽 및 상기 캐비티(150)의 내벽도 표면 처리할 수 있다. 이를 통해, 상기 관통 홀(TH)의 내벽 및 상기 캐비티(150)의 내벽에도 일정 수준의 표면 거칠기가 부여될 수 있다.

다음으로, 도 19를 참조하면, 실시 예는 상기 관통 홀(TH)을 채우는 제2 관통 전극, 및 상기 제2 절연층(112) 상의 제2 회로 패턴층(122)을 형성하는 공정을 진행할 수 있다.

다음으로, 도 20을 참조하면, 실시 예는 상기 제2 절연층(112) 상에 제1 보호층(141)을 형성하고, 상기 제1 절연층(111) 상에 제2 보호층(142)을 형성하는 공정을 진행할 수 있다.

한편, 상술한 발명의 특징을 갖는 회로기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.

상술한 발명의 특징을 갖는 회로기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.

이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims

제1 절연층;
상기 제1 절연층 상에 배치된 제1 회로 패턴층; 및
상기 제1 절연층 상에 배치되고, 캐비티를 포함하는 제2 절연층을 포함하고,
상기 제1 절연층은 보강 부재를 포함하고,
상기 제2 절연층은 상기 제1 절연층과 다른 절연 물질을 포함하고,
상기 제1 절연층의 상면으로부터 상기 보강 부재의 최상단 사이의 수직 거리는 상기 제1 절연층의 하면으로부터 상기 보강 부재의 최하단 사이의 수직 거리와 다르고,
상기 제1 절연층의 상면은 상기 캐비티와 수직으로 중첩되고 상기 제1 절연층의 하면을 향하여 오목한 요철을 구비한,
회로 기판.
제1항에 있어서,
상기 제1 절연층은 열 경화성 수지를 포함하고,
상기 제2 절연층은 광 경화성 수지를 포함하는,
회로 기판.
제1항에 있어서,
상기 제1 절연층은,
보강 부재를 포함하는 제1층; 및
상기 제1층 상에 배치되고 보강 부재를 포함하지 않는 제2층을 포함하는,
회로 기판.
제3항에 있어서,
상기 보강 부재는 유리 섬유를 포함하고,
상기 제1 절연층의 상기 제1층 및 제2층 중 적어도 하나에는 상기 보강 부재와 구분되는 필러가 배치된,
회로 기판.
제3항 또는 제4항에 있어서,
상기 제1 절연층의 상기 제2층은
상기 캐비티와 수직으로 중첩되고 상기 제2 절연층과 접촉하지 않는 제1 영역; 및
상기 제2 절연층과 접촉하고, 상기 제1 영역을 제외한 제2 영역을 포함하고,
상기 요철은 상기 제2층의 제1 영역의 상면에 구비된,
회로 기판.
제5항에 있어서,
상기 제1 영역의 상면의 표면 거칠기는,
상기 제2 영역의 상면의 표면 거칠기보다 큰,
회로 기판.
제5항에 있어서,
상기 제2층의 상기 제2 영역의 두께는 상기 제1층의 두께보다 작은,
회로 기판.
제5항에 있어서,
상기 제1 회로 패턴층은,
상기 제2층 상에 배치된 제1 금속층; 및
상기 제1 금속층 상에 배치된 제2 금속층을 포함하고,
상기 제2층의 제2영역의 두께는 상기 제1 금속층의 두께의 1.5배 내지 20배 사이의 범위를 가지는,
회로 기판.
제5항에 있어서,
상기 제1 절연층은 상기 제1층의 상면으로부터 상기 보강 부재의 최상단 사이의 제1 수직 거리를 가지고,
상기 제2층의 제2 영역의 두께는,
상기 제1 수직 거리의 1배 내지 30배 사이의 범위를 가지는,
회로 기판.
제5항에 있어서,
상기 제2층의 제1 영역의 상부 표면의 최하단으로부터 상기 제2층의 제2영역의 최상단 사이는 제2 수직 거리를 가지고,
상기 제2층의 제2 영역의 두께는,
상기 제2 수직 거리의 2배 내지 25배의 범위를 가지는,
회로 기판.
제5항에 있어서,
상기 제1층 및 제2층 중 적어도 하나에는 필러가 구비되고,
상기 제2층의 제2영역의 두께는,
상기 필러의 직경의 1.5배 내지 10배 사이의 범위를 가지는,
회로 기판.
제5항에 있어서,
상기 제2 절연층의 상면에는 상기 제2층의 상기 제1영역의 상면에 구비된 요철에 대응하는 요철이 구비된,
회로 기판.
제12항에 있어서,
상기 제2 절연층의 상면의 표면 거칠기는,
상기 제2층의 상기 제2 영역의 상면의 표면 거칠기보다 큰,
회로 기판.
제12항에 있어서,
상기 제2 절연층을 관통하며, 상기 제1 회로 패턴층과 연결된 관통 전극을 포함하고,
상기 관통 전극의 측면 및 상기 캐비티의 내벽 중 적어도 하나에는 상기 제2 절연층의 상면에 구비된 요철에 대응하는 요철이 구비된,
회로 기판.
제11항에 있어서,
상기 제2층에 구비된 필러 중 적어도 하나는, 상기 제2층의 상기 제1 영역의 상면을 통해 노출된,
회로 기판.
제5항에 있어서,
상기 제1 회로 패턴층은,
상기 제2층의 상기 제1 영역 상에 배치된 제1 패드;
상기 제2층의 상기 제2 영역 상에 배치된 제2 패드; 및
상기 제2층의 상기 제1 및 제2 영역 상에 배치되고, 상기 제1 및 제2 패드 사이를 연결하는 연결 패턴을 포함하는,
회로 기판.
제1 절연층;
상기 제1 절연층 상에 배치되고, 캐비티를 포함하는 제2 절연층;
상기 제1 절연층 상에 배치되고, 상기 캐비티와 수직으로 중첩된 제1 패드를 포함하는 제1 회로 패턴층;
상기 제1 패드 상에 배치된 접속 부재; 및
상기 접속 부재 상에 배치된 연결 부재를 포함하고,
상기 제1 절연층은,
보강 부재를 포함하는 제1층; 및
상기 제1층 상에 배치되고 보강 부재를 포함하지 않는 제2층을 포함하고,
상기 제2 절연층은 상기 제1 절연층의 상기 제1 및 제2 층과 다른 절연 물질을 포함하며,
상기 제1 절연층의 상기 제2층은
상기 캐비티와 수직으로 중첩되고 상기 제2 절연층과 접촉하지 않는 제1 영역; 및
상기 제2 절연층과 접촉하고, 상기 제1 영역을 제외한 제2 영역을 포함하고,
상기 제1 영역의 표면 거칠기는 상기 제2 영역의 표면 거칠기보다 큰,
반도체 패키지.
제17항에 있어서,
상기 연결 부재는,
인터포저, 반도체 소자, 무기물 브리지 및 유기물 브리지 중 적어도 하나를 포함하는,
반도체 패키지.